JP7073873B2 - Switching element - Google Patents
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Description
本明細書に開示の技術は、スイッチング素子に関する。 The techniques disclosed herein relate to switching devices.
特許文献1に開示のスイッチング素子は、半導体基板とゲート電極を有している。半導体基板の上面には、トレンチが設けられている。トレンチ内に、ゲート電極が配置されている。ゲート電極は、ゲート絶縁膜によって半導体基板から絶縁されている。半導体基板は、ソース領域と、ボディ領域と、ドリフト領域と、底部p型領域を有する。ソース領域は、トレンチの側面でゲート絶縁膜に接するn型領域である。ボディ領域は、ソース領域の下側のトレンチの側面でゲート絶縁膜に接するp型領域である。ドリフト領域は、ボディ領域の下側のトレンチの側面とトレンチの底面でゲート絶縁膜に接するn型領域である。底部p型領域は、トレンチの底面から間隔を開けた状態でトレンチの下部に配置されており、ドリフト領域に接しているp型領域である。トレンチの底面と底部p型領域の間の間隔には、ドリフト領域が配置されている。 The switching element disclosed in Patent Document 1 has a semiconductor substrate and a gate electrode. A trench is provided on the upper surface of the semiconductor substrate. A gate electrode is arranged in the trench. The gate electrode is insulated from the semiconductor substrate by a gate insulating film. The semiconductor substrate has a source region, a body region, a drift region, and a bottom p-type region. The source region is an n-type region in contact with the gate insulating film on the side surface of the trench. The body region is a p-shaped region in contact with the gate insulating film on the side surface of the trench below the source region. The drift region is an n-type region in contact with the gate insulating film at the side surface of the trench below the body region and the bottom surface of the trench. The bottom p-type region is a p-type region that is arranged at the lower part of the trench at a distance from the bottom surface of the trench and is in contact with the drift region. A drift region is arranged at the distance between the bottom surface of the trench and the bottom p-shaped region.
特許文献1の半導体装置では、ドリフト領域がトレンチの底面でゲート絶縁膜に接している。したがって、トレンチの底面において、ゲート電極とドリフト領域によってゲート絶縁膜が挟まれたコンデンサ構造が形成されている。このため、特許文献1の半導体装置は、帰還容量(すなわち、ゲート電極とドレイン電極の間の静電容量)が大きく、スイッチング速度が遅いという問題がある。したがって、本明細書では、底部p型領域を有するとともに帰還容量が小さいスイッチング素子を提案する。 In the semiconductor device of Patent Document 1, the drift region is in contact with the gate insulating film at the bottom surface of the trench. Therefore, on the bottom surface of the trench, a capacitor structure in which the gate insulating film is sandwiched between the gate electrode and the drift region is formed. Therefore, the semiconductor device of Patent Document 1 has a problem that the feedback capacitance (that is, the capacitance between the gate electrode and the drain electrode) is large and the switching speed is slow. Therefore, the present specification proposes a switching element having a bottom p-type region and having a small feedback capacitance.
本明細書が開示するスイッチング素子は、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有する。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するn型のソース領域と、前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するp型のボディ領域と、前記ボディ領域の下側の前記側面と前記トレンチの底面で前記ゲート絶縁膜に接するとともに前記ボディ領域によって前記ソース領域から分離されているn型のドリフト領域と、前記底面から間隔を開けた状態で前記トレンチの下部に配置されており、前記ボディ領域に接続されており、前記ドリフト領域に接している底部p型領域を有する。前記底面と前記底部p型領域の間の前記間隔に前記ドリフト領域が配置されている。前記底面と前記底部p型領域の間の距離が、ビルトインポテンシャルによって前記底部p型領域から前記ドリフト領域に空乏層が伸びる距離以下である。 The switching element disclosed in the present specification includes a semiconductor substrate having a trench on the upper surface, a gate insulating film covering the inner surface of the trench, and a gate insulating film arranged in the trench and from the semiconductor substrate by the gate insulating film. It has an insulated gate electrode. The semiconductor substrate has an n-type source region in contact with the gate insulating film on the side surface of the trench, a p-type body region in contact with the gate insulating film on the side surface below the source region, and the body region. An n-shaped drift region that is in contact with the gate insulating film at the lower side surface and the bottom surface of the trench and is separated from the source region by the body region, and a lower portion of the trench in a state of being spaced from the bottom surface. It has a bottom p-shaped region that is arranged in the body region, is connected to the body region, and is in contact with the drift region. The drift region is arranged at the distance between the bottom surface and the bottom p-shaped region. The distance between the bottom surface and the bottom p-type region is equal to or less than the distance at which the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential.
このスイッチング素子では、トレンチの底面と底部p型領域の間の距離が、ビルトインポテンシャルによって底部p型領域からドリフト領域に空乏層が伸びる距離以下である。このため、底部p型領域とドリフト領域の間に電位差がほとんど生じていない状態であっても、底部p型領域からドリフト領域に伸びる空乏層が、トレンチの底面周辺まで分布している。すなわち、トレンチの底面と底部p型領域の間の間隔に配置されたドリフト領域が、スイッチング素子の動作状態にかかわらず、空乏化している。このため、トレンチの底面に、上述したコンデンサ構造が形成されない。したがって、このスイッチング素子の帰還容量は小さい。このため、このスイッチング素子は、スイッチング速度が速い。 In this switching element, the distance between the bottom surface of the trench and the bottom p-type region is less than or equal to the distance that the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential. Therefore, even when there is almost no potential difference between the bottom p-type region and the drift region, the depletion layer extending from the bottom p-type region to the drift region is distributed around the bottom surface of the trench. That is, the drift region arranged at the distance between the bottom surface of the trench and the bottom p-shaped region is depleted regardless of the operating state of the switching element. Therefore, the above-mentioned capacitor structure is not formed on the bottom surface of the trench. Therefore, the feedback capacitance of this switching element is small. Therefore, this switching element has a high switching speed.
図1~3は、実施形態のMOSFET(metal-oxide-semiconductor field effect transistor)10を示している。MOSFET10は、半導体基板12を有している。以下では、半導体基板12の上面12aと平行な一方向をx方向といい、上面12aに平行でx方向に直交する方向をy方向といい、半導体基板12の厚み方向をz方向という。図2は、図1の平面IIにおける断面図であり、図3は図1の平面IIIにおける断面図である。図2、3に示すように、半導体基板12の上面12a上には、電極、絶縁膜等が設けられている。なお、図1では、説明のため、半導体基板12の上面12a上の電極、絶縁膜の図示を省略している。
FIGS. 1 to 3 show MOSFETs (metal-oxide-semiconductor field effect transistors) 10 of the embodiment. The
半導体基板12は、炭化シリコン(SiC)により構成されている。半導体基板12の上面12aには、複数のトレンチ22が設けられている。図1に示すように、複数のトレンチ22は、上面12aにおいて、互いに平行に伸びている。複数のトレンチ22は、上面12aにおいてy方向に直線状に長く伸びている。複数のトレンチ22は、x方向に間隔を開けて配列されている。各トレンチ22の内部に、ゲート絶縁膜24とゲート電極26が配置されている。
The
ゲート絶縁膜24は、トレンチ22の内面を覆っている。ゲート絶縁膜24は、トレンチ22の側面を覆う側面絶縁膜24aと、トレンチ22の底面を覆う底面絶縁膜24bを有している。ゲート絶縁膜24は、酸化シリコンにより構成されている。
The
ゲート電極26は、トレンチ22内に配置されている。ゲート電極26は、ゲート絶縁膜24によって半導体基板12から絶縁されている。図2、3に示すように、ゲート電極26の上面は、層間絶縁膜28によって覆われている。
The
図2、3に示すように、半導体基板12の上面12aには、ソース電極70が配置されている。ソース電極70は、上面12aと層間絶縁膜28を覆っている。ソース電極70は、層間絶縁膜28が設けられていない部分で半導体基板12の上面12aに接している。ソース電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。半導体基板12の下面12bには、ドレイン電極72が配置されている。ドレイン電極72は、半導体基板12の下面12bに接している。
As shown in FIGS. 2 and 3, a
図1に示すように、半導体基板12の内部には、複数のソース領域30、ボディ領域32、複数の底部p型領域36、ドリフト領域34、及び、ドレイン領域35が設けられている。
As shown in FIG. 1, a plurality of
各ソース領域30は、n型領域である。図1、2に示すように、隣接する2つのトレンチ22に挟まれた半導体領域(以下、トレンチ間領域という)のそれぞれに、複数のソース領域30が配置されている。図1に示すように、各トレンチ間領域において、複数のソース領域30が、y方向に間隔を開けて配置されている。図2に示すように、各ソース領域30は、半導体基板12の上面12aに臨む範囲に配置されており、ソース電極70にオーミック接触している。各ソース領域30は、トレンチ間領域の両側に位置する2つのトレンチ22に接している。各ソース領域30は、トレンチ22の上端部において側面絶縁膜24aに接している。
Each
ボディ領域32は、p型領域である。ボディ領域32は、複数のボディコンタクト領域32aと低濃度ボディ領域32bを有している。
The
各ボディコンタクト領域32aは、p型不純物濃度が高いp型領域である。図1に示すように、各ボディコンタクト領域32aは、トレンチ間領域に設けられている。各ボディコンタクト領域32aは、半導体基板12の上面12aに臨む範囲に配置されている。各トレンチ間領域に、複数のボディコンタクト領域32aが配置されている。各トレンチ間領域において、ソース領域30とボディコンタクト領域32aが、y方向に交互に配置されている。したがって、ボディコンタクト領域32aは、2つのソース領域30の間に配置されている。図3に示すように、各ボディコンタクト領域32aは、ソース電極70にオーミック接触している。
Each
低濃度ボディ領域32bは、各ボディコンタクト領域32aよりもp型不純物濃度が低いp型領域である。図1~3に示すように、低濃度ボディ領域32bは、各ソース領域30及び各ボディコンタクト領域32aの下側に配置されている。低濃度ボディ領域32bは、各ソース領域30及び各ボディコンタクト領域32aに対して下側から接している。低濃度ボディ領域32bは、各ソース領域30及び各ボディコンタクト領域32aの下側の全域に分布している。図2に示すように、低濃度ボディ領域32bは、ソース領域30の下側で、側面絶縁膜24aに接している。低濃度ボディ領域32bの下端は、ゲート電極26の下端よりも上側に配置されている。
The low-
図3に示すように、ボディコンタクト領域32aの下部には、低濃度ボディ領域32bから下側に伸びる接続p型領域38が設けられている。接続p型領域38は、トレンチ22の下端よりも下側まで伸びている。図2に示すように、ソース領域30の下部には、接続p型領域38は設けられていない。図1に示すように、ボディコンタクト領域32aと同様に、複数の接続p型領域38が、y方向に間隔を開けて配置されている。
As shown in FIG. 3, a connection p-
ドリフト領域34は、n型不純物濃度が低いn型領域である。図1~3に示すように、ドリフト領域34は、ボディ領域32(より詳細には、低濃度ボディ領域32b)及び接続p型領域38の下側に配置されている。ドリフト領域34は、低濃度ボディ領域32b及び接続p型領域38に接している。ドリフト領域34は、低濃度ボディ領域32bによって各ソース領域30から分離されている。ドリフト領域34は、各トレンチ間領域から各トレンチ22よりも下側の領域まで分布している。ドリフト領域34は、低濃度ボディ領域32bの下側で側面絶縁膜24aに接している。また、ドリフト領域34は、接続p型領域38が存在しない範囲で、底面絶縁膜24bに接している。接続p型領域38の下端よりも下側では、ドリフト領域34は、x方向及びy方向において、半導体基板12の略全域に分布している。
The
ドレイン領域35は、ドリフト領域34よりもn型不純物濃度が高いn型領域である。図1~3に示すように、ドレイン領域35は、ドリフト領域34の下側に配置されている。ドレイン領域35は、ドリフト領域34に対して下側から接している。ドレイン領域35は、半導体基板12の下面12bに臨む範囲に設けられており、ドレイン電極72にオーミック接触している。
The
図1~3に示すように、各底部p型領域36は、対応するトレンチ22の下部に配置されている。各底部p型領域36は、対応するトレンチ22の底面から離れた位置に配置されている。すなわち、トレンチ22の底面と底部p型領域36の間に、間隔が設けられている。図1に示すように、底部p型領域36は、トレンチ22の底面に沿ってy方向に長く伸びている。図2に示すように、ソース領域30の下部では、底部p型領域36の周囲は、ドリフト領域34によって囲まれている。このため、トレンチ22の底面と底部p型領域36の間の間隔には、ドリフト領域34が配置されている。図2の断面では、底部p型領域36は、その上面、側面、及び、下面において、ドリフト領域34と接している。図3に示すように、ボディコンタクト領域32aの下部では、底部p型領域36は、接続p型領域38の下端に接続されている。上述したように、接続p型領域38の上端は低濃度ボディ領域32bに接続されている。したがって、接続p型領域38を介して、底部p型領域36は低濃度ボディ領域32bに接続されている。このため、底部p型領域36は、接続p型領域38、低濃度ボディ領域32b、及び、ボディコンタクト領域32aを介して、ソース電極70に接続されている。したがって、底部p型領域36の電位は、ソース電極70の電位と略等しい。
As shown in FIGS. 1 to 3, each bottom p-shaped
図2の距離Dは、底部p型領域36とドリフト領域34が同電位であるときに、ビルトインポテンシャルによって底部p型領域36からドリフト領域34に空乏層が伸びる距離である。また、図2の範囲90は、底部p型領域36から距離Dの範囲を示している。また、図2の距離Lは、トレンチ22の底面と底部p型領域36の間の距離である。図2から明らかなように、距離Lは距離Dよりも短い。このため、トレンチ22の底面は、範囲90内に位置している。なお、本実施形態では、底部p型領域36のp型不純物濃度が、底部p型領域36全体が空乏化しない濃度(例えば、1×1018atoms/cm3以上の濃度)である。また、本実施形態では、半導体基板12がSiCによって構成されている。この場合、ビルトインポテンシャルによって空乏層が伸びる距離D(μm)は、D=2.4×1018×Nd-5.4の関係を満たす(但し、Ndは、ドリフト領域34のn型不純物濃度(atoms/cm3))。したがって、距離L(μm)がL<2.4×1018×Nd-5.4の関係を満たせば、図2のように、トレンチ22の底面が範囲90内に位置する。
The distance D in FIG. 2 is the distance at which the depletion layer extends from the bottom p-
次に、図4に示す比較例のMOSFETと、その帰還容量について説明する。図4に示す比較例のMOSFETでは、底部p型領域36とトレンチ22の底面の間の距離Lが、距離D(ビルトインポテンシャルによって空乏層が伸びる距離)よりも長い。比較例のMOSFETのその他の構成は、実施形態のMOSFET10と等しい。比較例のMOSFETでは、距離Lが距離Dよりも長いので、トレンチ22の底面が範囲90の外側に位置している。
Next, the MOSFET of the comparative example shown in FIG. 4 and its feedback capacitance will be described. In the MOSFET of the comparative example shown in FIG. 4, the distance L between the bottom p-shaped
比較例のMOSFETがオフしている状態(ゲート電極26の電位がゲート閾値未満の状態)では、ドレイン電極72の電位がソース電極70の電位よりも遥かに高い。この状態では、ドリフト領域34は、ドレイン電極72に近い電位を有する。また、上述したように、底部p型領域36は、ソース電極70と略等しい電位を有する。このため、ドリフト領域34と底部p型領域36の界面のpn接合に高い逆電圧が印加される。したがって、底部p型領域36からドリフト領域34へ、空乏層が広範囲に広がっている。すなわち、空乏層は、範囲90を超えて広く伸びている。このように底部p型領域36からドリフト領域34へ空乏層が広く伸びることで、MOSFETの耐圧が確保される。
In the state where the MOSFET of the comparative example is off (the potential of the
ゲート電極26の電位を、ゲート閾値と略同じ電位まで上昇させると、側面絶縁膜24a近傍の低濃度ボディ領域32bにチャネルが形成される。すると、チャネルによってソース領域30とドリフト領域34が接続され、ドリフト領域34からソース領域30へ電流が流れ始める。このため、ドレイン電極72の電位が、ソース電極70の電位に近い電位(より詳細には、ソース電極70よりも僅かに高い電位)まで低下する。このため、ドリフト領域34の電位が、底部p型領域36と略同電位(より詳細には、底部p型領域36よりも僅かに高い電位)まで低下する。このため、ドリフト領域34へ広がっていた空乏層が、底部p型領域36へ向かって収縮する。その結果、空乏層の分布範囲が、図4の範囲90内のみとなる。言い換えると、ドリフト領域34と底部p型領域36が略同電位となっても、範囲90内にはビルトインポテンシャルによる空乏層が残存する。この状態では、トレンチ22の底面近傍のドリフト領域34が空乏化していない。したがって、各トレンチ22の底面において、空乏化していないドリフト領域34とゲート電極26の間に底面絶縁膜24bが挟まれたコンデンサCbが形成される。コンデンサCbは、ゲート電極26とドレイン電極72の間に接続されたコンデンサとなる。コンデンサCbが形成されるので、比較例のMOSFETの帰還容量は大きい。ゲート電極26を充電する電流は、帰還容量を充電する。帰還容量が充電されている間は、ゲート電極26の電位が一定値(ミラー電位)に固定され、ゲート電極26の電位が上昇しない。帰還容量が充電されると、ゲート電極26の電位が再び上昇する。ゲート電極26の電位がミラー電位から所望の電位まで上昇することによって、MOSFETがオン状態となる。比較例のMOSFETでは、帰還容量が大きいので、帰還容量を充電するのに要する時間が長くなる。すなわち、ゲート電極26の電位がミラー電位に固定される期間が長くなる。このため、比較例のMOSFETでは、オフ状態からオン状態に切り替わるのに要する時間が長い。すなわち、比較例のMOSFETは、スイッチング速度が遅い。
When the potential of the
次に、実施形態のMOSFET10の動作について説明する。実施形態のMOSFET10がオフしている状態では、比較例のMOSFETと同様に、ドレイン電極72の電位がソース電極70の電位よりも遥かに高い。この状態では、ドリフト領域34の電位が底部p型領域36の電位よりも遥かに高いので、底部p型領域36からドリフト領域34へ、空乏層が広範囲に広がっている。すなわち、空乏層は、範囲90を超えて広く伸びている。このように底部p型領域36からドリフト領域34へ空乏層が広く伸びることで、MOSFETの耐圧が確保される。
Next, the operation of the
ゲート電極26の電位をゲート閾値と略同じ電位まで上昇させると、側面絶縁膜24a近傍の低濃度ボディ領域32bにチャネルが形成される。すると、チャネルによってソース領域30とドリフト領域34が接続され、ドリフト領域34からソース領域30へ電流が流れ始める。このため、比較例のMOSFETと同様に、実施形態のMOSFET10でも、ドレイン電極72の電位が低下し、ドリフト領域34の電位が低下する。ドリフト領域34の電位は、底部p型領域36と略同電位(より詳細には、底部p型領域36よりも僅かに高い電位)まで低下する。このため、ドリフト領域34へ広がっていた空乏層が、底部p型領域36へ向かって収縮する。その結果、空乏層の分布範囲が、図2の範囲90内のみとなる。言い換えると、ドリフト領域34と底部p型領域36が略同電位となっても、範囲90内にはビルトインポテンシャルによる空乏層が残存する。図2に示すように、実施形態のMOSFETでは、距離Lが距離Dよりも短いので、トレンチ22の底面が範囲90内に位置している。したがって、残存する空乏層が、トレンチ22の底面の周囲に存在している。このため、実施形態のMOSFET10では、トレンチ22の底面に、コンデンサCb(図4参照)が形成されない。したがって、実施形態のMOSFET10は、帰還容量が小さい。このため、実施形態のMOSFET10では、ゲート電極26を充電するときに、帰還容量が短時間で充電される。帰還容量が充電されると、ゲート電極26の電位が再び上昇し、MOSFET10がオン状態となる。
When the potential of the
以上に説明したように、実施形態のMOSFET10では、コンデンサCbが形成されないので、帰還容量が小さい。このため、帰還容量を充電するのに要する時間(すなわち、ゲート電極26の電位がミラー電位に維持される時間)が短く、MOSFET10がオフ状態からオン状態に切り替わるのに要する時間が短い。すなわち、実施形態のMOSFET10は、スイッチング速度が速い。
As described above, in the
また、比較例のMOSFETでは、オン状態において、トレンチ22の底面近傍のドリフト領域34が空乏化しない。このため、底面絶縁膜24bに印加される電界は、その下部のドリフト領域34の電位よって変化する。このため、底面絶縁膜24bに高電界が印加される場合がある。これに対し、実施形態のMOSFET10では、オン状態において、トレンチ22の底面近傍のドリフト領域34が空乏化している。この場合、底面絶縁膜24bに印加される電界は、空乏化したドリフト領域34内で生じる電界に依存する。誘電率の関係から、底面絶縁膜24bに印加される電界は、空乏化したドリフト領域34内で生じる電界の約2.5培となる。また、空乏化したドリフト領域34内で生じる電界は、ドリフト領域34のn型不純物濃度に依存する。したがって、実施形態のMOSFET10の構造によれば、底面絶縁膜24bに印加される電界を、ドリフト領域34のn型不純物濃度によって制御することができる。例えば、ドリフト領域34のn型不純物濃度を1×1018atoms/cm3とすれば、ドリフト領域34内で生じる電界を1MV/cmよりも遥かに小さい値とすることができ、底面絶縁膜24bに印加される電界を2.5MV/cmよりも遥かに小さい値とすることができる。このように、実施形態のMOSFET10では、底面絶縁膜24bに印加される電界を抑制し、信頼性を向上させることができる。
Further, in the MOSFET of the comparative example, the
また、MOSFET10のオン状態においては、ゲート電極26の電位の影響によって、ドリフト領域34内の電子がゲート絶縁膜24近傍に引き寄せられる。その結果、ゲート絶縁膜24近傍のドリフト領域34に、厚みが数nmの電子蓄積層が形成される。電子蓄積層では、電子の濃度が高く、範囲90内であっても電流が流れることができる。
Further, in the ON state of the
他方、半導体基板12中に、欠陥が形成される場合がある。例えば、SiCにより構成された半導体基板12では、図5に示すように、トレンチ間領域内のドリフト領域34に、数十~数百μmの幅を有する積層欠陥92が形成される場合がある。積層欠陥92近傍では、障壁により空乏層が発生する。したがって、積層欠陥92には電流が流れない。実施形態のMOSFET10では、積層欠陥92が発生した場合に、積層欠陥92の下部のドリフト領域34を流れる電流が、矢印94に示すように、ゲート絶縁膜24近傍の電子蓄積層を通って、隣のトレンチ間領域へ流れる。このため、トレンチ間領域に積層欠陥92が形成されても、積層欠陥92の下部のドリフト領域34の電流が遮断されない。このため、積層欠陥92が形成されても、MOSFET10のオン抵抗が上昇し難い。このように、底部p型領域36がトレンチ22の底面から離れた位置に配置されていることで、トレンチ間領域で欠陥が発生した場合にも、オン抵抗の上昇を抑制することができる。
On the other hand, defects may be formed in the
なお、上述した実施形態のMOSFET10では、底部p型領域36が接続p型領域38によって常時ボディ領域32に接続されていた。しかしながら、MOSFET10がオフ状態からオン状態に切り換わる過程において、接続p型領域38が空乏化した状態から空乏化していない状態に切り換わってもよい。この構成では、MOSFET10がオフ状態のときには、接続p型領域38が空乏化しており、底部p型領域36の電位がフローティングしている。MOSFET10がオン状態のときには、接続p型領域38が空乏化しておらず、底部p型領域36の電位がソース電極70の電位と略等しくなる。この構成でも、接続p型領域38が空乏化していない状態(すなわち、底部p型領域36の電位がソース電極70の電位と略等しい状態)に切り換わった後は、上述した実施形態と同様にトレンチ22の底面の周囲に空乏層が分布するので、帰還容量を低減することができる。
In the
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed herein are listed below. The following technical elements are useful independently.
本明細書が開示する一例のスイッチング素子においては、半導体基板が、炭化シリコンにより構成されていてもよい。この場合、トレンチの底面と底部p型領域の間の間隔に配置されたドリフト領域のn型不純物濃度をNd(atoms/cm3)、トレンチの底面と底部p型領域の間の距離をLとしたときに、L<2.4×1018×Nd-5.4の関係が満たされていてもよい。 In the switching element of the example disclosed in the present specification, the semiconductor substrate may be made of silicon carbide. In this case, the n-type impurity concentration of the drift region arranged at the distance between the bottom surface of the trench and the bottom p-type region is Nd (atoms / cm 3 ), and the distance between the bottom surface of the trench and the bottom p-type region is L. At that time, the relationship of L <2.4 × 10 18 × Nd −5.4 may be satisfied.
この構成によれば、トレンチの底面と底部p型領域の間の距離を、ビルトインポテンシャルによって底部p型領域からドリフト領域に空乏層が伸びる距離以下とすることができる。 According to this configuration, the distance between the bottom surface of the trench and the bottom p-type region can be set to be equal to or less than the distance at which the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential.
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples exemplified above. The technical elements described herein or in the drawings exhibit their technical usefulness, either alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.
12:半導体基板
22:トレンチ
24:ゲート絶縁膜
26:ゲート電極
28:層間絶縁膜
30:ソース領域
32:ボディ領域
34:ドリフト領域
35:ドレイン領域
36:底部p型領域
38:接続p型領域
70:ソース電極
72:ドレイン電極
12: Semiconductor substrate 22: Trench 24: Gate insulating film 26: Gate electrode 28: Interlayer insulating film 30: Source region 32: Body region 34: Drift region 35: Drain region 36: Bottom p-type region 38: Connection p-type region 70 : Source electrode 72: Drain electrode
Claims (2)
上面にトレンチが設けられた半導体基板と、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
を有し、
前記半導体基板が、
前記トレンチの側面で前記ゲート絶縁膜に接するn型のソース領域と、
前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するp型のボディ領域と、
前記ボディ領域の下側の前記側面と前記トレンチの底面で前記ゲート絶縁膜に接し、前記ボディ領域によって前記ソース領域から分離されているn型のドリフト領域と、
前記底面から間隔を開けた状態で前記トレンチの下部に配置されており、前記ドリフト領域に接している底部p型領域と、
前記底部p型領域を前記ボディ領域に接続している接続p型領域、
を有し、
前記底面と前記底部p型領域の間の前記間隔に前記ドリフト領域が配置されており、
前記底面と前記底部p型領域の間の距離が、ビルトインポテンシャルによって前記底部p型領域から前記ドリフト領域に空乏層が伸びる距離以下である、
スイッチング素子。 It is a switching element
A semiconductor substrate with a trench on the top surface and
The gate insulating film that covers the inner surface of the trench and
A gate electrode arranged in the trench and insulated from the semiconductor substrate by the gate insulating film,
Have,
The semiconductor substrate is
An n-type source region in contact with the gate insulating film on the side surface of the trench,
A p-shaped body region in contact with the gate insulating film on the side surface below the source region, and a p-shaped body region.
An n-type drift region that is in contact with the gate insulating film at the side surface below the body region and the bottom surface of the trench and is separated from the source region by the body region.
A bottom p-shaped region that is arranged at the bottom of the trench at a distance from the bottom surface and is in contact with the drift region.
A connection p-type region connecting the bottom p-type region to the body region,
Have,
The drift region is arranged at the distance between the bottom surface and the bottom p-shaped region.
The distance between the bottom surface and the bottom p-type region is less than or equal to the distance that the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential.
Switching element.
前記底面と前記底部p型領域の間の前記間隔に配置された前記ドリフト領域のn型不純物濃度をNd(atoms/cm3)、前記底面と前記底部p型領域の間の距離をL(μm)としたときに、L<2.4×1018×Nd-5.4の関係が満たされる請求項1のスイッチング素子。 The semiconductor substrate is made of silicon carbide, and the semiconductor substrate is made of silicon carbide.
The n-type impurity concentration of the drift region arranged at the distance between the bottom surface and the bottom p-type region is Nd (atoms / cm 3 ), and the distance between the bottom surface and the bottom p-type region is L (μm). ), The switching element according to claim 1, wherein the relationship of L <2.4 × 10 18 × Nd −5.4 is satisfied.
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