JP7073873B2

JP7073873B2 - Switching element

Info

Publication number: JP7073873B2
Application number: JP2018077585A
Authority: JP
Inventors: 順斎藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-04-13
Filing date: 2018-04-13
Publication date: 2022-05-24
Anticipated expiration: 2038-04-13
Also published as: JP2019186459A

Description

本明細書に開示の技術は、スイッチング素子に関する。 The techniques disclosed herein relate to switching devices.

特許文献１に開示のスイッチング素子は、半導体基板とゲート電極を有している。半導体基板の上面には、トレンチが設けられている。トレンチ内に、ゲート電極が配置されている。ゲート電極は、ゲート絶縁膜によって半導体基板から絶縁されている。半導体基板は、ソース領域と、ボディ領域と、ドリフト領域と、底部ｐ型領域を有する。ソース領域は、トレンチの側面でゲート絶縁膜に接するｎ型領域である。ボディ領域は、ソース領域の下側のトレンチの側面でゲート絶縁膜に接するｐ型領域である。ドリフト領域は、ボディ領域の下側のトレンチの側面とトレンチの底面でゲート絶縁膜に接するｎ型領域である。底部ｐ型領域は、トレンチの底面から間隔を開けた状態でトレンチの下部に配置されており、ドリフト領域に接しているｐ型領域である。トレンチの底面と底部ｐ型領域の間の間隔には、ドリフト領域が配置されている。 The switching element disclosed in Patent Document 1 has a semiconductor substrate and a gate electrode. A trench is provided on the upper surface of the semiconductor substrate. A gate electrode is arranged in the trench. The gate electrode is insulated from the semiconductor substrate by a gate insulating film. The semiconductor substrate has a source region, a body region, a drift region, and a bottom p-type region. The source region is an n-type region in contact with the gate insulating film on the side surface of the trench. The body region is a p-shaped region in contact with the gate insulating film on the side surface of the trench below the source region. The drift region is an n-type region in contact with the gate insulating film at the side surface of the trench below the body region and the bottom surface of the trench. The bottom p-type region is a p-type region that is arranged at the lower part of the trench at a distance from the bottom surface of the trench and is in contact with the drift region. A drift region is arranged at the distance between the bottom surface of the trench and the bottom p-shaped region.

特開２００９－１５８６８１号公報Japanese Unexamined Patent Publication No. 2009-158861

特許文献１の半導体装置では、ドリフト領域がトレンチの底面でゲート絶縁膜に接している。したがって、トレンチの底面において、ゲート電極とドリフト領域によってゲート絶縁膜が挟まれたコンデンサ構造が形成されている。このため、特許文献１の半導体装置は、帰還容量（すなわち、ゲート電極とドレイン電極の間の静電容量）が大きく、スイッチング速度が遅いという問題がある。したがって、本明細書では、底部ｐ型領域を有するとともに帰還容量が小さいスイッチング素子を提案する。 In the semiconductor device of Patent Document 1, the drift region is in contact with the gate insulating film at the bottom surface of the trench. Therefore, on the bottom surface of the trench, a capacitor structure in which the gate insulating film is sandwiched between the gate electrode and the drift region is formed. Therefore, the semiconductor device of Patent Document 1 has a problem that the feedback capacitance (that is, the capacitance between the gate electrode and the drain electrode) is large and the switching speed is slow. Therefore, the present specification proposes a switching element having a bottom p-type region and having a small feedback capacitance.

本明細書が開示するスイッチング素子は、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有する。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース領域と、前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型のボディ領域と、前記ボディ領域の下側の前記側面と前記トレンチの底面で前記ゲート絶縁膜に接するとともに前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、前記底面から間隔を開けた状態で前記トレンチの下部に配置されており、前記ボディ領域に接続されており、前記ドリフト領域に接している底部ｐ型領域を有する。前記底面と前記底部ｐ型領域の間の前記間隔に前記ドリフト領域が配置されている。前記底面と前記底部ｐ型領域の間の距離が、ビルトインポテンシャルによって前記底部ｐ型領域から前記ドリフト領域に空乏層が伸びる距離以下である。 The switching element disclosed in the present specification includes a semiconductor substrate having a trench on the upper surface, a gate insulating film covering the inner surface of the trench, and a gate insulating film arranged in the trench and from the semiconductor substrate by the gate insulating film. It has an insulated gate electrode. The semiconductor substrate has an n-type source region in contact with the gate insulating film on the side surface of the trench, a p-type body region in contact with the gate insulating film on the side surface below the source region, and the body region. An n-shaped drift region that is in contact with the gate insulating film at the lower side surface and the bottom surface of the trench and is separated from the source region by the body region, and a lower portion of the trench in a state of being spaced from the bottom surface. It has a bottom p-shaped region that is arranged in the body region, is connected to the body region, and is in contact with the drift region. The drift region is arranged at the distance between the bottom surface and the bottom p-shaped region. The distance between the bottom surface and the bottom p-type region is equal to or less than the distance at which the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential.

このスイッチング素子では、トレンチの底面と底部ｐ型領域の間の距離が、ビルトインポテンシャルによって底部ｐ型領域からドリフト領域に空乏層が伸びる距離以下である。このため、底部ｐ型領域とドリフト領域の間に電位差がほとんど生じていない状態であっても、底部ｐ型領域からドリフト領域に伸びる空乏層が、トレンチの底面周辺まで分布している。すなわち、トレンチの底面と底部ｐ型領域の間の間隔に配置されたドリフト領域が、スイッチング素子の動作状態にかかわらず、空乏化している。このため、トレンチの底面に、上述したコンデンサ構造が形成されない。したがって、このスイッチング素子の帰還容量は小さい。このため、このスイッチング素子は、スイッチング速度が速い。 In this switching element, the distance between the bottom surface of the trench and the bottom p-type region is less than or equal to the distance that the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential. Therefore, even when there is almost no potential difference between the bottom p-type region and the drift region, the depletion layer extending from the bottom p-type region to the drift region is distributed around the bottom surface of the trench. That is, the drift region arranged at the distance between the bottom surface of the trench and the bottom p-shaped region is depleted regardless of the operating state of the switching element. Therefore, the above-mentioned capacitor structure is not formed on the bottom surface of the trench. Therefore, the feedback capacitance of this switching element is small. Therefore, this switching element has a high switching speed.

実施形態のＭＯＳＦＥＴの断面斜視図。Sectional perspective view of MOSFET of embodiment. 図１の平面ＩＩにおける断面図。FIG. 2 is a cross-sectional view taken along the plane II of FIG. 図１の平面ＩＩＩにおける断面図。FIG. 1 is a cross-sectional view taken along the plane III of FIG. 比較例のＭＯＳＦＥＴの断面図。Sectional drawing of MOSFET of comparative example. 図２の断面において積層欠陥発生時の電流経路を示す図。The figure which shows the current path at the time of the stacking defect occurrence in the cross section of FIG.

図１～３は、実施形態のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図２は、図１の平面ＩＩにおける断面図であり、図３は図１の平面ＩＩＩにおける断面図である。図２、３に示すように、半導体基板１２の上面１２ａ上には、電極、絶縁膜等が設けられている。なお、図１では、説明のため、半導体基板１２の上面１２ａ上の電極、絶縁膜の図示を省略している。 FIGS. 1 to 3 show MOSFETs (metal-oxide-semiconductor field effect transistors) 10 of the embodiment. The MOSFET 10 has a semiconductor substrate 12. In the following, one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as the x direction, the direction parallel to the upper surface 12a and orthogonal to the x direction is referred to as the y direction, and the thickness direction of the semiconductor substrate 12 is referred to as the z direction. FIG. 2 is a cross-sectional view taken along the plane II of FIG. 1, and FIG. 3 is a cross-sectional view taken along the plane III of FIG. As shown in FIGS. 2 and 3, electrodes, an insulating film, and the like are provided on the upper surface 12a of the semiconductor substrate 12. In FIG. 1, for the sake of explanation, the electrodes and the insulating film on the upper surface 12a of the semiconductor substrate 12 are not shown.

半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。複数のトレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２の内部に、ゲート絶縁膜２４とゲート電極２６が配置されている。 The semiconductor substrate 12 is made of silicon carbide (SiC). A plurality of trenches 22 are provided on the upper surface 12a of the semiconductor substrate 12. As shown in FIG. 1, the plurality of trenches 22 extend parallel to each other on the upper surface 12a. The plurality of trenches 22 extend linearly long in the y direction on the upper surface 12a. The plurality of trenches 22 are arranged at intervals in the x direction. A gate insulating film 24 and a gate electrode 26 are arranged inside each trench 22.

ゲート絶縁膜２４は、トレンチ２２の内面を覆っている。ゲート絶縁膜２４は、トレンチ２２の側面を覆う側面絶縁膜２４ａと、トレンチ２２の底面を覆う底面絶縁膜２４ｂを有している。ゲート絶縁膜２４は、酸化シリコンにより構成されている。 The gate insulating film 24 covers the inner surface of the trench 22. The gate insulating film 24 has a side insulating film 24a that covers the side surface of the trench 22 and a bottom insulating film 24b that covers the bottom surface of the trench 22. The gate insulating film 24 is made of silicon oxide.

ゲート電極２６は、トレンチ２２内に配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図２、３に示すように、ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。 The gate electrode 26 is arranged in the trench 22. The gate electrode 26 is insulated from the semiconductor substrate 12 by the gate insulating film 24. As shown in FIGS. 2 and 3, the upper surface of the gate electrode 26 is covered with the interlayer insulating film 28.

図２、３に示すように、半導体基板１２の上面１２ａには、ソース電極７０が配置されている。ソース電極７０は、上面１２ａと層間絶縁膜２８を覆っている。ソース電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。ソース電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、ドレイン電極７２が配置されている。ドレイン電極７２は、半導体基板１２の下面１２ｂに接している。 As shown in FIGS. 2 and 3, a source electrode 70 is arranged on the upper surface 12a of the semiconductor substrate 12. The source electrode 70 covers the upper surface 12a and the interlayer insulating film 28. The source electrode 70 is in contact with the upper surface 12a of the semiconductor substrate 12 at a portion where the interlayer insulating film 28 is not provided. The source electrode 70 is insulated from the gate electrode 26 by an interlayer insulating film 28. A drain electrode 72 is arranged on the lower surface 12b of the semiconductor substrate 12. The drain electrode 72 is in contact with the lower surface 12b of the semiconductor substrate 12.

図１に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、複数の底部ｐ型領域３６、ドリフト領域３４、及び、ドレイン領域３５が設けられている。 As shown in FIG. 1, a plurality of source regions 30, a body region 32, a plurality of bottom p-type regions 36, a drift region 34, and a drain region 35 are provided inside the semiconductor substrate 12.

各ソース領域３０は、ｎ型領域である。図１、２に示すように、隣接する２つのトレンチ２２に挟まれた半導体領域（以下、トレンチ間領域という）のそれぞれに、複数のソース領域３０が配置されている。図１に示すように、各トレンチ間領域において、複数のソース領域３０が、ｙ方向に間隔を開けて配置されている。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、ソース電極７０にオーミック接触している。各ソース領域３０は、トレンチ間領域の両側に位置する２つのトレンチ２２に接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ａに接している。 Each source area 30 is an n-type area. As shown in FIGS. 1 and 2, a plurality of source regions 30 are arranged in each of the semiconductor regions (hereinafter referred to as inter-trench regions) sandwiched between two adjacent trenches 22. As shown in FIG. 1, in each inter-trench region, a plurality of source regions 30 are arranged at intervals in the y direction. As shown in FIG. 2, each source region 30 is arranged in a range facing the upper surface 12a of the semiconductor substrate 12 and is in ohmic contact with the source electrode 70. Each source region 30 is in contact with two trenches 22 located on either side of the inter-trench region. Each source region 30 is in contact with the side insulating film 24a at the upper end of the trench 22.

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、複数のボディコンタクト領域３２ａと低濃度ボディ領域３２ｂを有している。 The body region 32 is a p-type region. The body region 32 has a plurality of body contact regions 32a and a low concentration body region 32b.

各ボディコンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、各ボディコンタクト領域３２ａは、トレンチ間領域に設けられている。各ボディコンタクト領域３２ａは、半導体基板１２の上面１２ａに臨む範囲に配置されている。各トレンチ間領域に、複数のボディコンタクト領域３２ａが配置されている。各トレンチ間領域において、ソース領域３０とボディコンタクト領域３２ａが、ｙ方向に交互に配置されている。したがって、ボディコンタクト領域３２ａは、２つのソース領域３０の間に配置されている。図３に示すように、各ボディコンタクト領域３２ａは、ソース電極７０にオーミック接触している。 Each body contact region 32a is a p-type region having a high concentration of p-type impurities. As shown in FIG. 1, each body contact region 32a is provided in the inter-trench region. Each body contact region 32a is arranged in a range facing the upper surface 12a of the semiconductor substrate 12. A plurality of body contact regions 32a are arranged in each inter-trench region. In each trench region, the source region 30 and the body contact region 32a are alternately arranged in the y direction. Therefore, the body contact region 32a is arranged between the two source regions 30. As shown in FIG. 3, each body contact region 32a is in ohmic contact with the source electrode 70.

低濃度ボディ領域３２ｂは、各ボディコンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型領域である。図１～３に示すように、低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側に配置されている。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａに対して下側から接している。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側の全域に分布している。図２に示すように、低濃度ボディ領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ａに接している。低濃度ボディ領域３２ｂの下端は、ゲート電極２６の下端よりも上側に配置されている。 The low-concentration body region 32b is a p-type region having a lower p-type impurity concentration than each body contact region 32a. As shown in FIGS. 1 to 3, the low-concentration body region 32b is arranged below each source region 30 and each body contact region 32a. The low-concentration body region 32b is in contact with each source region 30 and each body contact region 32a from below. The low-concentration body region 32b is distributed over the entire area below each source region 30 and each body contact region 32a. As shown in FIG. 2, the low-concentration body region 32b is in contact with the side insulating film 24a on the lower side of the source region 30. The lower end of the low concentration body region 32b is arranged above the lower end of the gate electrode 26.

図３に示すように、ボディコンタクト領域３２ａの下部には、低濃度ボディ領域３２ｂから下側に伸びる接続ｐ型領域３８が設けられている。接続ｐ型領域３８は、トレンチ２２の下端よりも下側まで伸びている。図２に示すように、ソース領域３０の下部には、接続ｐ型領域３８は設けられていない。図１に示すように、ボディコンタクト領域３２ａと同様に、複数の接続ｐ型領域３８が、ｙ方向に間隔を開けて配置されている。 As shown in FIG. 3, a connection p-type region 38 extending downward from the low-concentration body region 32b is provided below the body contact region 32a. The connection p-shaped region 38 extends below the lower end of the trench 22. As shown in FIG. 2, the connection p-type region 38 is not provided in the lower part of the source region 30. As shown in FIG. 1, similarly to the body contact region 32a, a plurality of connection p-type regions 38 are arranged at intervals in the y direction.

ドリフト領域３４は、ｎ型不純物濃度が低いｎ型領域である。図１～３に示すように、ドリフト領域３４は、ボディ領域３２（より詳細には、低濃度ボディ領域３２ｂ）及び接続ｐ型領域３８の下側に配置されている。ドリフト領域３４は、低濃度ボディ領域３２ｂ及び接続ｐ型領域３８に接している。ドリフト領域３４は、低濃度ボディ領域３２ｂによって各ソース領域３０から分離されている。ドリフト領域３４は、各トレンチ間領域から各トレンチ２２よりも下側の領域まで分布している。ドリフト領域３４は、低濃度ボディ領域３２ｂの下側で側面絶縁膜２４ａに接している。また、ドリフト領域３４は、接続ｐ型領域３８が存在しない範囲で、底面絶縁膜２４ｂに接している。接続ｐ型領域３８の下端よりも下側では、ドリフト領域３４は、ｘ方向及びｙ方向において、半導体基板１２の略全域に分布している。 The drift region 34 is an n-type region having a low n-type impurity concentration. As shown in FIGS. 1 to 3, the drift region 34 is arranged below the body region 32 (more specifically, the low-concentration body region 32b) and the connection p-type region 38. The drift region 34 is in contact with the low concentration body region 32b and the connection p-type region 38. The drift region 34 is separated from each source region 30 by a low concentration body region 32b. The drift region 34 is distributed from the inter-trench region to the region below each trench 22. The drift region 34 is in contact with the side insulating film 24a below the low-concentration body region 32b. Further, the drift region 34 is in contact with the bottom insulating film 24b as long as the connection p-type region 38 does not exist. Below the lower end of the connection p-type region 38, the drift region 34 is distributed in substantially the entire area of the semiconductor substrate 12 in the x-direction and the y-direction.

ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１～３に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、ドレイン電極７２にオーミック接触している。 The drain region 35 is an n-type region having a higher n-type impurity concentration than the drift region 34. As shown in FIGS. 1 to 3, the drain region 35 is arranged below the drift region 34. The drain region 35 is in contact with the drift region 34 from below. The drain region 35 is provided in a range facing the lower surface 12b of the semiconductor substrate 12, and is in ohmic contact with the drain electrode 72.

図１～３に示すように、各底部ｐ型領域３６は、対応するトレンチ２２の下部に配置されている。各底部ｐ型領域３６は、対応するトレンチ２２の底面から離れた位置に配置されている。すなわち、トレンチ２２の底面と底部ｐ型領域３６の間に、間隔が設けられている。図１に示すように、底部ｐ型領域３６は、トレンチ２２の底面に沿ってｙ方向に長く伸びている。図２に示すように、ソース領域３０の下部では、底部ｐ型領域３６の周囲は、ドリフト領域３４によって囲まれている。このため、トレンチ２２の底面と底部ｐ型領域３６の間の間隔には、ドリフト領域３４が配置されている。図２の断面では、底部ｐ型領域３６は、その上面、側面、及び、下面において、ドリフト領域３４と接している。図３に示すように、ボディコンタクト領域３２ａの下部では、底部ｐ型領域３６は、接続ｐ型領域３８の下端に接続されている。上述したように、接続ｐ型領域３８の上端は低濃度ボディ領域３２ｂに接続されている。したがって、接続ｐ型領域３８を介して、底部ｐ型領域３６は低濃度ボディ領域３２ｂに接続されている。このため、底部ｐ型領域３６は、接続ｐ型領域３８、低濃度ボディ領域３２ｂ、及び、ボディコンタクト領域３２ａを介して、ソース電極７０に接続されている。したがって、底部ｐ型領域３６の電位は、ソース電極７０の電位と略等しい。 As shown in FIGS. 1 to 3, each bottom p-shaped region 36 is arranged at the bottom of the corresponding trench 22. Each bottom p-shaped region 36 is arranged at a position away from the bottom surface of the corresponding trench 22. That is, a space is provided between the bottom surface of the trench 22 and the bottom p-shaped region 36. As shown in FIG. 1, the bottom p-shaped region 36 extends long in the y direction along the bottom surface of the trench 22. As shown in FIG. 2, in the lower part of the source region 30, the bottom p-shaped region 36 is surrounded by the drift region 34. Therefore, a drift region 34 is arranged at a distance between the bottom surface of the trench 22 and the bottom p-shaped region 36. In the cross section of FIG. 2, the bottom p-shaped region 36 is in contact with the drift region 34 on its upper surface, side surface, and lower surface. As shown in FIG. 3, in the lower part of the body contact region 32a, the bottom p-type region 36 is connected to the lower end of the connection p-type region 38. As described above, the upper end of the connection p-type region 38 is connected to the low concentration body region 32b. Therefore, the bottom p-type region 36 is connected to the low-concentration body region 32b via the connection p-type region 38. Therefore, the bottom p-type region 36 is connected to the source electrode 70 via the connection p-type region 38, the low-concentration body region 32b, and the body contact region 32a. Therefore, the potential of the bottom p-type region 36 is substantially equal to the potential of the source electrode 70.

図２の距離Ｄは、底部ｐ型領域３６とドリフト領域３４が同電位であるときに、ビルトインポテンシャルによって底部ｐ型領域３６からドリフト領域３４に空乏層が伸びる距離である。また、図２の範囲９０は、底部ｐ型領域３６から距離Ｄの範囲を示している。また、図２の距離Ｌは、トレンチ２２の底面と底部ｐ型領域３６の間の距離である。図２から明らかなように、距離Ｌは距離Ｄよりも短い。このため、トレンチ２２の底面は、範囲９０内に位置している。なお、本実施形態では、底部ｐ型領域３６のｐ型不純物濃度が、底部ｐ型領域３６全体が空乏化しない濃度（例えば、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上の濃度）である。また、本実施形態では、半導体基板１２がＳｉＣによって構成されている。この場合、ビルトインポテンシャルによって空乏層が伸びる距離Ｄ（μｍ）は、Ｄ＝２．４×１０^１８×Ｎｄ^－５．４の関係を満たす（但し、Ｎｄは、ドリフト領域３４のｎ型不純物濃度（ａｔｏｍｓ／ｃｍ^３））。したがって、距離Ｌ（μｍ）がＬ＜２．４×１０^１８×Ｎｄ^－５．４の関係を満たせば、図２のように、トレンチ２２の底面が範囲９０内に位置する。 The distance D in FIG. 2 is the distance at which the depletion layer extends from the bottom p-type region 36 to the drift region 34 due to the built-in potential when the bottom p-type region 36 and the drift region 34 have the same potential. Further, the range 90 in FIG. 2 shows the range of the distance D from the bottom p-type region 36. Further, the distance L in FIG. 2 is the distance between the bottom surface of the trench 22 and the bottom p-shaped region 36. As is clear from FIG. 2, the distance L is shorter than the distance D. Therefore, the bottom surface of the trench 22 is located within the range 90. In this embodiment, the p-type impurity concentration in the bottom p-type region 36 is a concentration at which the entire bottom p-type region 36 is not depleted (for example, a concentration of 1 × 10 ¹⁸ atoms / cm ³ or more). Further, in the present embodiment, the semiconductor substrate 12 is made of SiC. In this case, the distance D (μm) at which the depletion layer extends due to the built-in potential satisfies the relationship of D = 2.4 × 10 ¹⁸ × Nd ^−5.4 (however, Nd is the n-type impurity concentration in the drift region 34 (where Nd is). atoms / cm ³ )). Therefore, if the distance L (μm) satisfies the relationship of L <2.4 × 10 ¹⁸ × Nd ^−5.4 , the bottom surface of the trench 22 is located within the range 90 as shown in FIG.

次に、図４に示す比較例のＭＯＳＦＥＴと、その帰還容量について説明する。図４に示す比較例のＭＯＳＦＥＴでは、底部ｐ型領域３６とトレンチ２２の底面の間の距離Ｌが、距離Ｄ（ビルトインポテンシャルによって空乏層が伸びる距離）よりも長い。比較例のＭＯＳＦＥＴのその他の構成は、実施形態のＭＯＳＦＥＴ１０と等しい。比較例のＭＯＳＦＥＴでは、距離Ｌが距離Ｄよりも長いので、トレンチ２２の底面が範囲９０の外側に位置している。 Next, the MOSFET of the comparative example shown in FIG. 4 and its feedback capacitance will be described. In the MOSFET of the comparative example shown in FIG. 4, the distance L between the bottom p-shaped region 36 and the bottom surface of the trench 22 is longer than the distance D (the distance at which the depletion layer extends due to the built-in potential). Other configurations of the MOSFET of the comparative example are equal to the MOSFET 10 of the embodiment. In the MOSFET of the comparative example, since the distance L is longer than the distance D, the bottom surface of the trench 22 is located outside the range 90.

比較例のＭＯＳＦＥＴがオフしている状態（ゲート電極２６の電位がゲート閾値未満の状態）では、ドレイン電極７２の電位がソース電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４は、ドレイン電極７２に近い電位を有する。また、上述したように、底部ｐ型領域３６は、ソース電極７０と略等しい電位を有する。このため、ドリフト領域３４と底部ｐ型領域３６の界面のｐｎ接合に高い逆電圧が印加される。したがって、底部ｐ型領域３６からドリフト領域３４へ、空乏層が広範囲に広がっている。すなわち、空乏層は、範囲９０を超えて広く伸びている。このように底部ｐ型領域３６からドリフト領域３４へ空乏層が広く伸びることで、ＭＯＳＦＥＴの耐圧が確保される。 In the state where the MOSFET of the comparative example is off (the potential of the gate electrode 26 is less than the gate threshold value), the potential of the drain electrode 72 is much higher than the potential of the source electrode 70. In this state, the drift region 34 has a potential close to that of the drain electrode 72. Further, as described above, the bottom p-type region 36 has a potential substantially equal to that of the source electrode 70. Therefore, a high reverse voltage is applied to the pn junction at the interface between the drift region 34 and the bottom p-type region 36. Therefore, the depletion layer extends over a wide area from the bottom p-type region 36 to the drift region 34. That is, the depletion layer extends widely beyond the range 90. By extending the depletion layer widely from the bottom p-type region 36 to the drift region 34 in this way, the withstand voltage of the MOSFET is ensured.

ゲート電極２６の電位を、ゲート閾値と略同じ電位まで上昇させると、側面絶縁膜２４ａ近傍の低濃度ボディ領域３２ｂにチャネルが形成される。すると、チャネルによってソース領域３０とドリフト領域３４が接続され、ドリフト領域３４からソース領域３０へ電流が流れ始める。このため、ドレイン電極７２の電位が、ソース電極７０の電位に近い電位（より詳細には、ソース電極７０よりも僅かに高い電位）まで低下する。このため、ドリフト領域３４の電位が、底部ｐ型領域３６と略同電位（より詳細には、底部ｐ型領域３６よりも僅かに高い電位）まで低下する。このため、ドリフト領域３４へ広がっていた空乏層が、底部ｐ型領域３６へ向かって収縮する。その結果、空乏層の分布範囲が、図４の範囲９０内のみとなる。言い換えると、ドリフト領域３４と底部ｐ型領域３６が略同電位となっても、範囲９０内にはビルトインポテンシャルによる空乏層が残存する。この状態では、トレンチ２２の底面近傍のドリフト領域３４が空乏化していない。したがって、各トレンチ２２の底面において、空乏化していないドリフト領域３４とゲート電極２６の間に底面絶縁膜２４ｂが挟まれたコンデンサＣｂが形成される。コンデンサＣｂは、ゲート電極２６とドレイン電極７２の間に接続されたコンデンサとなる。コンデンサＣｂが形成されるので、比較例のＭＯＳＦＥＴの帰還容量は大きい。ゲート電極２６を充電する電流は、帰還容量を充電する。帰還容量が充電されている間は、ゲート電極２６の電位が一定値（ミラー電位）に固定され、ゲート電極２６の電位が上昇しない。帰還容量が充電されると、ゲート電極２６の電位が再び上昇する。ゲート電極２６の電位がミラー電位から所望の電位まで上昇することによって、ＭＯＳＦＥＴがオン状態となる。比較例のＭＯＳＦＥＴでは、帰還容量が大きいので、帰還容量を充電するのに要する時間が長くなる。すなわち、ゲート電極２６の電位がミラー電位に固定される期間が長くなる。このため、比較例のＭＯＳＦＥＴでは、オフ状態からオン状態に切り替わるのに要する時間が長い。すなわち、比較例のＭＯＳＦＥＴは、スイッチング速度が遅い。 When the potential of the gate electrode 26 is raised to substantially the same potential as the gate threshold value, a channel is formed in the low concentration body region 32b near the side insulating film 24a. Then, the source region 30 and the drift region 34 are connected by the channel, and a current starts to flow from the drift region 34 to the source region 30. Therefore, the potential of the drain electrode 72 drops to a potential close to the potential of the source electrode 70 (more specifically, a potential slightly higher than that of the source electrode 70). Therefore, the potential of the drift region 34 drops to substantially the same potential as the bottom p-type region 36 (more specifically, a potential slightly higher than the bottom p-type region 36). Therefore, the depletion layer extending to the drift region 34 contracts toward the bottom p-type region 36. As a result, the distribution range of the depletion layer is only within the range 90 of FIG. In other words, even if the drift region 34 and the bottom p-type region 36 have substantially the same potential, a depletion layer due to the built-in potential remains in the range 90. In this state, the drift region 34 near the bottom surface of the trench 22 is not depleted. Therefore, on the bottom surface of each trench 22, a capacitor Cb in which the bottom surface insulating film 24b is sandwiched between the non-depleted drift region 34 and the gate electrode 26 is formed. The capacitor Cb is a capacitor connected between the gate electrode 26 and the drain electrode 72. Since the capacitor Cb is formed, the feedback capacitance of the MOSFET in the comparative example is large. The current that charges the gate electrode 26 charges the feedback capacitance. While the feedback capacitance is being charged, the potential of the gate electrode 26 is fixed at a constant value (mirror potential), and the potential of the gate electrode 26 does not rise. When the feedback capacitance is charged, the potential of the gate electrode 26 rises again. When the potential of the gate electrode 26 rises from the mirror potential to a desired potential, the MOSFET is turned on. In the MOSFET of the comparative example, since the feedback capacity is large, the time required to charge the feedback capacity becomes long. That is, the period in which the potential of the gate electrode 26 is fixed to the mirror potential becomes long. Therefore, in the MOSFET of the comparative example, it takes a long time to switch from the off state to the on state. That is, the MOSFET of the comparative example has a slow switching speed.

次に、実施形態のＭＯＳＦＥＴ１０の動作について説明する。実施形態のＭＯＳＦＥＴ１０がオフしている状態では、比較例のＭＯＳＦＥＴと同様に、ドレイン電極７２の電位がソース電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４の電位が底部ｐ型領域３６の電位よりも遥かに高いので、底部ｐ型領域３６からドリフト領域３４へ、空乏層が広範囲に広がっている。すなわち、空乏層は、範囲９０を超えて広く伸びている。このように底部ｐ型領域３６からドリフト領域３４へ空乏層が広く伸びることで、ＭＯＳＦＥＴの耐圧が確保される。 Next, the operation of the MOSFET 10 of the embodiment will be described. In the state where the MOSFET 10 of the embodiment is off, the potential of the drain electrode 72 is much higher than the potential of the source electrode 70, as in the MOSFET of the comparative example. In this state, since the potential of the drift region 34 is much higher than the potential of the bottom p-type region 36, the depletion layer spreads over a wide range from the bottom p-type region 36 to the drift region 34. That is, the depletion layer extends widely beyond the range 90. By extending the depletion layer widely from the bottom p-type region 36 to the drift region 34 in this way, the withstand voltage of the MOSFET is ensured.

ゲート電極２６の電位をゲート閾値と略同じ電位まで上昇させると、側面絶縁膜２４ａ近傍の低濃度ボディ領域３２ｂにチャネルが形成される。すると、チャネルによってソース領域３０とドリフト領域３４が接続され、ドリフト領域３４からソース領域３０へ電流が流れ始める。このため、比較例のＭＯＳＦＥＴと同様に、実施形態のＭＯＳＦＥＴ１０でも、ドレイン電極７２の電位が低下し、ドリフト領域３４の電位が低下する。ドリフト領域３４の電位は、底部ｐ型領域３６と略同電位（より詳細には、底部ｐ型領域３６よりも僅かに高い電位）まで低下する。このため、ドリフト領域３４へ広がっていた空乏層が、底部ｐ型領域３６へ向かって収縮する。その結果、空乏層の分布範囲が、図２の範囲９０内のみとなる。言い換えると、ドリフト領域３４と底部ｐ型領域３６が略同電位となっても、範囲９０内にはビルトインポテンシャルによる空乏層が残存する。図２に示すように、実施形態のＭＯＳＦＥＴでは、距離Ｌが距離Ｄよりも短いので、トレンチ２２の底面が範囲９０内に位置している。したがって、残存する空乏層が、トレンチ２２の底面の周囲に存在している。このため、実施形態のＭＯＳＦＥＴ１０では、トレンチ２２の底面に、コンデンサＣｂ（図４参照）が形成されない。したがって、実施形態のＭＯＳＦＥＴ１０は、帰還容量が小さい。このため、実施形態のＭＯＳＦＥＴ１０では、ゲート電極２６を充電するときに、帰還容量が短時間で充電される。帰還容量が充電されると、ゲート電極２６の電位が再び上昇し、ＭＯＳＦＥＴ１０がオン状態となる。 When the potential of the gate electrode 26 is raised to substantially the same potential as the gate threshold value, a channel is formed in the low concentration body region 32b near the side insulating film 24a. Then, the source region 30 and the drift region 34 are connected by the channel, and a current starts to flow from the drift region 34 to the source region 30. Therefore, similarly to the MOSFET of the comparative example, in the MOSFET 10 of the embodiment, the potential of the drain electrode 72 is lowered, and the potential of the drift region 34 is lowered. The potential of the drift region 34 drops to substantially the same potential as the bottom p-type region 36 (more specifically, a potential slightly higher than the bottom p-type region 36). Therefore, the depletion layer extending to the drift region 34 contracts toward the bottom p-type region 36. As a result, the distribution range of the depletion layer is only within the range 90 of FIG. In other words, even if the drift region 34 and the bottom p-type region 36 have substantially the same potential, a depletion layer due to the built-in potential remains in the range 90. As shown in FIG. 2, in the MOSFET of the embodiment, since the distance L is shorter than the distance D, the bottom surface of the trench 22 is located within the range 90. Therefore, the remaining depletion layer exists around the bottom surface of the trench 22. Therefore, in the MOSFET 10 of the embodiment, the capacitor Cb (see FIG. 4) is not formed on the bottom surface of the trench 22. Therefore, the MOSFET 10 of the embodiment has a small feedback capacity. Therefore, in the MOSFET 10 of the embodiment, when the gate electrode 26 is charged, the feedback capacity is charged in a short time. When the feedback capacitance is charged, the potential of the gate electrode 26 rises again, and the MOSFET 10 is turned on.

以上に説明したように、実施形態のＭＯＳＦＥＴ１０では、コンデンサＣｂが形成されないので、帰還容量が小さい。このため、帰還容量を充電するのに要する時間（すなわち、ゲート電極２６の電位がミラー電位に維持される時間）が短く、ＭＯＳＦＥＴ１０がオフ状態からオン状態に切り替わるのに要する時間が短い。すなわち、実施形態のＭＯＳＦＥＴ１０は、スイッチング速度が速い。 As described above, in the MOSFET 10 of the embodiment, since the capacitor Cb is not formed, the feedback capacitance is small. Therefore, the time required to charge the feedback capacitance (that is, the time required for the potential of the gate electrode 26 to be maintained at the mirror potential) is short, and the time required for the MOSFET 10 to switch from the off state to the on state is short. That is, the MOSFET 10 of the embodiment has a high switching speed.

また、比較例のＭＯＳＦＥＴでは、オン状態において、トレンチ２２の底面近傍のドリフト領域３４が空乏化しない。このため、底面絶縁膜２４ｂに印加される電界は、その下部のドリフト領域３４の電位よって変化する。このため、底面絶縁膜２４ｂに高電界が印加される場合がある。これに対し、実施形態のＭＯＳＦＥＴ１０では、オン状態において、トレンチ２２の底面近傍のドリフト領域３４が空乏化している。この場合、底面絶縁膜２４ｂに印加される電界は、空乏化したドリフト領域３４内で生じる電界に依存する。誘電率の関係から、底面絶縁膜２４ｂに印加される電界は、空乏化したドリフト領域３４内で生じる電界の約２．５培となる。また、空乏化したドリフト領域３４内で生じる電界は、ドリフト領域３４のｎ型不純物濃度に依存する。したがって、実施形態のＭＯＳＦＥＴ１０の構造によれば、底面絶縁膜２４ｂに印加される電界を、ドリフト領域３４のｎ型不純物濃度によって制御することができる。例えば、ドリフト領域３４のｎ型不純物濃度を１×１０^１８ａｔｏｍｓ／ｃｍ^３とすれば、ドリフト領域３４内で生じる電界を１ＭＶ／ｃｍよりも遥かに小さい値とすることができ、底面絶縁膜２４ｂに印加される電界を２．５ＭＶ／ｃｍよりも遥かに小さい値とすることができる。このように、実施形態のＭＯＳＦＥＴ１０では、底面絶縁膜２４ｂに印加される電界を抑制し、信頼性を向上させることができる。 Further, in the MOSFET of the comparative example, the drift region 34 near the bottom surface of the trench 22 is not depleted in the on state. Therefore, the electric field applied to the bottom insulating film 24b changes depending on the potential of the drift region 34 below the electric field. Therefore, a high electric field may be applied to the bottom insulating film 24b. On the other hand, in the MOSFET 10 of the embodiment, the drift region 34 near the bottom surface of the trench 22 is depleted in the on state. In this case, the electric field applied to the bottom insulating film 24b depends on the electric field generated in the depleted drift region 34. Due to the dielectric constant, the electric field applied to the bottom insulating film 24b is about 2.5 of the electric field generated in the depleted drift region 34. Further, the electric field generated in the depleted drift region 34 depends on the concentration of n-type impurities in the drift region 34. Therefore, according to the structure of the MOSFET 10 of the embodiment, the electric field applied to the bottom insulating film 24b can be controlled by the concentration of n-type impurities in the drift region 34. For example, if the concentration of n-type impurities in the drift region 34 is 1 × 10 ¹⁸ atoms / cm ³ , the electric field generated in the drift region 34 can be set to a value much smaller than 1 MV / cm, and the bottom insulating film 24b. The electric field applied to the can be set to a value much smaller than 2.5 MV / cm. As described above, in the MOSFET 10 of the embodiment, the electric field applied to the bottom insulating film 24b can be suppressed and the reliability can be improved.

また、ＭＯＳＦＥＴ１０のオン状態においては、ゲート電極２６の電位の影響によって、ドリフト領域３４内の電子がゲート絶縁膜２４近傍に引き寄せられる。その結果、ゲート絶縁膜２４近傍のドリフト領域３４に、厚みが数ｎｍの電子蓄積層が形成される。電子蓄積層では、電子の濃度が高く、範囲９０内であっても電流が流れることができる。 Further, in the ON state of the MOSFET 10, the electrons in the drift region 34 are attracted to the vicinity of the gate insulating film 24 due to the influence of the potential of the gate electrode 26. As a result, an electron storage layer having a thickness of several nm is formed in the drift region 34 near the gate insulating film 24. In the electron storage layer, the concentration of electrons is high, and a current can flow even within the range 90.

他方、半導体基板１２中に、欠陥が形成される場合がある。例えば、ＳｉＣにより構成された半導体基板１２では、図５に示すように、トレンチ間領域内のドリフト領域３４に、数十～数百μｍの幅を有する積層欠陥９２が形成される場合がある。積層欠陥９２近傍では、障壁により空乏層が発生する。したがって、積層欠陥９２には電流が流れない。実施形態のＭＯＳＦＥＴ１０では、積層欠陥９２が発生した場合に、積層欠陥９２の下部のドリフト領域３４を流れる電流が、矢印９４に示すように、ゲート絶縁膜２４近傍の電子蓄積層を通って、隣のトレンチ間領域へ流れる。このため、トレンチ間領域に積層欠陥９２が形成されても、積層欠陥９２の下部のドリフト領域３４の電流が遮断されない。このため、積層欠陥９２が形成されても、ＭＯＳＦＥＴ１０のオン抵抗が上昇し難い。このように、底部ｐ型領域３６がトレンチ２２の底面から離れた位置に配置されていることで、トレンチ間領域で欠陥が発生した場合にも、オン抵抗の上昇を抑制することができる。 On the other hand, defects may be formed in the semiconductor substrate 12. For example, in the semiconductor substrate 12 made of SiC, as shown in FIG. 5, a stacking defect 92 having a width of several tens to several hundreds μm may be formed in the drift region 34 in the inter-trench region. In the vicinity of the stacking defect 92, a depletion layer is generated by the barrier. Therefore, no current flows through the stacking defect 92. In the MOSFET 10 of the embodiment, when the stacking defect 92 occurs, the current flowing through the drift region 34 below the stacking defect 92 passes through the electron storage layer in the vicinity of the gate insulating film 24 and is adjacent to the MOSFET 10 as shown by the arrow 94. Flows into the inter-trench area of. Therefore, even if the stacking defect 92 is formed in the inter-trench region, the current in the drift region 34 below the stacking defect 92 is not cut off. Therefore, even if the stacking defect 92 is formed, the on-resistance of the MOSFET 10 is unlikely to increase. As described above, since the bottom p-shaped region 36 is arranged at a position away from the bottom surface of the trench 22, it is possible to suppress an increase in on-resistance even when a defect occurs in the inter-trench region.

なお、上述した実施形態のＭＯＳＦＥＴ１０では、底部ｐ型領域３６が接続ｐ型領域３８によって常時ボディ領域３２に接続されていた。しかしながら、ＭＯＳＦＥＴ１０がオフ状態からオン状態に切り換わる過程において、接続ｐ型領域３８が空乏化した状態から空乏化していない状態に切り換わってもよい。この構成では、ＭＯＳＦＥＴ１０がオフ状態のときには、接続ｐ型領域３８が空乏化しており、底部ｐ型領域３６の電位がフローティングしている。ＭＯＳＦＥＴ１０がオン状態のときには、接続ｐ型領域３８が空乏化しておらず、底部ｐ型領域３６の電位がソース電極７０の電位と略等しくなる。この構成でも、接続ｐ型領域３８が空乏化していない状態（すなわち、底部ｐ型領域３６の電位がソース電極７０の電位と略等しい状態）に切り換わった後は、上述した実施形態と同様にトレンチ２２の底面の周囲に空乏層が分布するので、帰還容量を低減することができる。 In the MOSFET 10 of the above-described embodiment, the bottom p-type region 36 is always connected to the body region 32 by the connection p-type region 38. However, in the process of switching the MOSFET 10 from the off state to the on state, the connection p-type region 38 may be switched from the depleted state to the non-depleted state. In this configuration, when the MOSFET 10 is off, the connection p-type region 38 is depleted and the potential of the bottom p-type region 36 is floating. When the MOSFET 10 is in the ON state, the connected p-type region 38 is not depleted, and the potential of the bottom p-type region 36 becomes substantially equal to the potential of the source electrode 70. Also in this configuration, after the connection p-type region 38 is switched to a state in which the connection p-type region 38 is not depleted (that is, the potential of the bottom p-type region 36 is substantially equal to the potential of the source electrode 70), the same as in the above-described embodiment. Since the depletion layer is distributed around the bottom surface of the trench 22, the feedback capacity can be reduced.

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed herein are listed below. The following technical elements are useful independently.

本明細書が開示する一例のスイッチング素子においては、半導体基板が、炭化シリコンにより構成されていてもよい。この場合、トレンチの底面と底部ｐ型領域の間の間隔に配置されたドリフト領域のｎ型不純物濃度をＮｄ（ａｔｏｍｓ／ｃｍ^３）、トレンチの底面と底部ｐ型領域の間の距離をＬとしたときに、Ｌ＜２．４×１０^１８×Ｎｄ^－５．４の関係が満たされていてもよい。 In the switching element of the example disclosed in the present specification, the semiconductor substrate may be made of silicon carbide. In this case, the n-type impurity concentration of the drift region arranged at the distance between the bottom surface of the trench and the bottom p-type region is Nd (atoms / cm ³ ), and the distance between the bottom surface of the trench and the bottom p-type region is L. At that time, the relationship of L <2.4 × 10 ¹⁸ × Nd ^−5.4 may be satisfied.

この構成によれば、トレンチの底面と底部ｐ型領域の間の距離を、ビルトインポテンシャルによって底部ｐ型領域からドリフト領域に空乏層が伸びる距離以下とすることができる。 According to this configuration, the distance between the bottom surface of the trench and the bottom p-type region can be set to be equal to or less than the distance at which the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples exemplified above. The technical elements described herein or in the drawings exhibit their technical usefulness, either alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１２：半導体基板
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部ｐ型領域
３８：接続ｐ型領域
７０：ソース電極
７２：ドレイン電極 12: Semiconductor substrate 22: Trench 24: Gate insulating film 26: Gate electrode 28: Interlayer insulating film 30: Source region 32: Body region 34: Drift region 35: Drain region 36: Bottom p-type region 38: Connection p-type region 70 : Source electrode 72: Drain electrode

Claims

It is a switching element
A semiconductor substrate with a trench on the top surface and
The gate insulating film that covers the inner surface of the trench and
A gate electrode arranged in the trench and insulated from the semiconductor substrate by the gate insulating film,
Have,
The semiconductor substrate is
An n-type source region in contact with the gate insulating film on the side surface of the trench,
A p-shaped body region in contact with the gate insulating film on the side surface below the source region, and a p-shaped body region.
An n-type drift region that is in contact with the gate insulating film at the side surface below the body region and the bottom surface of the trench and is separated from the source region by the body region.
A bottom p-shaped region that is arranged at the bottom of the trench at a distance from the bottom surface and is in contact with the drift region.
A connection p-type region connecting the bottom p-type region to the body region,
Have,
The drift region is arranged at the distance between the bottom surface and the bottom p-shaped region.
The distance between the bottom surface and the bottom p-type region is less than or equal to the distance that the depletion layer extends from the bottom p-type region to the drift region due to the built-in potential.
Switching element.

The semiconductor substrate is made of silicon carbide, and the semiconductor substrate is made of silicon carbide.
The n-type impurity concentration of the drift region arranged at the distance between the bottom surface and the bottom p-type region is Nd (atoms / cm ³ ), and the distance between the bottom surface and the bottom p-type region is L (μm). ), The switching element according to claim 1, wherein the relationship of L <2.4 × 10 ¹⁸ × Nd ^−5.4 is satisfied.