JP2017112332A - Switching device - Google Patents
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Abstract
Description
本明細書が開示する技術は、スイッチング装置に関する。 The technology disclosed in this specification relates to a switching device.
特許文献1に、MOSFETが開示されている。このMOSFETは、上面にトレンチが形成されている半導体基板を有している。トレンチ内にゲート電極が配置されている。トレンチの内面はゲート絶縁層に覆われており、ゲート絶縁層によってゲート電極が半導体基板から絶縁されている。半導体基板の上面に、上部電極(ソース電極)が設けられている。半導体基板の下面に、下部電極(ドレイン電極)が設けられている。半導体基板内に、n型のソース領域、p型のボディ領域、n型のドレイン領域及びp型の底部領域(保護層)が設けられている。ソース領域は、上部電極及びゲート絶縁層に接している。ボディ領域は、ソース領域の下側でゲート絶縁層に接している。ドレイン領域は、ドリフト領域を含むn型領域であり、ボディ領域の下側でゲート絶縁層に接している。また、ドレイン領域は、下部電極に接している。底部領域は、トレンチの底面を覆っている部分のゲート絶縁層と接している。底部領域は、ドレイン領域に接している。また、底部領域は、p型半導体領域によって上部電極(ソース電極)に接続されている。このため、底部領域の電位は、上部電極の電位と等しい。 Patent Document 1 discloses a MOSFET. This MOSFET has a semiconductor substrate having a trench formed on the upper surface. A gate electrode is disposed in the trench. The inner surface of the trench is covered with a gate insulating layer, and the gate electrode is insulated from the semiconductor substrate by the gate insulating layer. An upper electrode (source electrode) is provided on the upper surface of the semiconductor substrate. A lower electrode (drain electrode) is provided on the lower surface of the semiconductor substrate. An n-type source region, a p-type body region, an n-type drain region, and a p-type bottom region (protective layer) are provided in the semiconductor substrate. The source region is in contact with the upper electrode and the gate insulating layer. The body region is in contact with the gate insulating layer below the source region. The drain region is an n-type region including a drift region, and is in contact with the gate insulating layer below the body region. The drain region is in contact with the lower electrode. The bottom region is in contact with the portion of the gate insulating layer covering the bottom surface of the trench. The bottom region is in contact with the drain region. The bottom region is connected to the upper electrode (source electrode) by a p-type semiconductor region. For this reason, the potential of the bottom region is equal to the potential of the upper electrode.
特許文献1のMOSFETがターンオフするときには、ボディ領域からドレイン領域内に空乏層が広がる。このとき、底部領域からもドレイン領域内に空乏層が広がる。これによって、ドレイン領域の空乏化が促進される。また、底部領域から広がる空乏層によって、トレンチの底部における電界集中が抑制される。 When the MOSFET of Patent Document 1 is turned off, a depletion layer spreads from the body region into the drain region. At this time, a depletion layer also extends from the bottom region into the drain region. This promotes depletion of the drain region. Further, the depletion layer extending from the bottom region suppresses electric field concentration at the bottom of the trench.
特許文献1のMOSFETでは、底部領域の電位が上部電極の電位に固定されている。底部領域と下部電極の間の間隔は、上部電極と下部電極の間の間隔よりも狭い。このため、MOSFETがオフして上部電極と下部電極の間に大きな電位差が生じているときに、その電位差を底部領域と下部電極の間の狭い間隔で保持することになり、底部領域と下部電極の間に高い電界が発生する。このため、特許文献1の構造では、MOSFETの耐圧を十分に高めることができない。 In the MOSFET of Patent Document 1, the potential of the bottom region is fixed to the potential of the upper electrode. The distance between the bottom region and the lower electrode is narrower than the distance between the upper electrode and the lower electrode. For this reason, when the MOSFET is turned off and a large potential difference is generated between the upper electrode and the lower electrode, the potential difference is held at a narrow interval between the bottom region and the lower electrode. A high electric field is generated during this period. For this reason, the structure of Patent Document 1 cannot sufficiently increase the breakdown voltage of the MOSFET.
また、特許文献1には、底部領域を上部電極に接続しなくてもよいと説明されている。底部領域を上部電極に接続しない場合、底部領域がフローティングし、底部領域の電位が上部電極の電位と下部電極の電位に応じて変化する。MOSFETがオンしている場合には、上部電極と下部電極が略同電位であるので、底部領域も上部電極及び下部電極と略同電位となる。MOSFETがターンオフすると、下部電極の電位が上部電極の電位よりも高くなる。すると、下部電極との容量結合によって、底部領域の電位が上昇する。例えば、下部電極が上部電極に対して+800Vまで上昇すると、底部領域が上部電極に対して+250V程度まで上昇する場合がある。底部領域の電位が上部電極の電位に対して高くなると、底部領域から上部電極に向かってリーク電流が流れ、底部領域内の電荷が減少することがある。この場合、その後にMOSFETがターンオンすると、電荷が減少した分だけ底部領域の電位が上部電極の電位よりも低くなる。すると、MOSFETがオンしているにもかかわらず、ドレイン領域内に広がった空乏層が十分に収縮せず、底部領域からドレイン領域に空乏層が伸びている状態が維持される。このため、ドレイン領域に電流が流れ難く、MOSFETのオン抵抗が高いという問題が生じる。 Patent Document 1 describes that the bottom region does not have to be connected to the upper electrode. When the bottom region is not connected to the upper electrode, the bottom region floats, and the potential of the bottom region changes according to the potential of the upper electrode and the potential of the lower electrode. When the MOSFET is turned on, the upper electrode and the lower electrode have substantially the same potential, so that the bottom region also has substantially the same potential as the upper electrode and the lower electrode. When the MOSFET is turned off, the potential of the lower electrode becomes higher than the potential of the upper electrode. Then, the potential of the bottom region increases due to capacitive coupling with the lower electrode. For example, when the lower electrode rises to + 800V with respect to the upper electrode, the bottom region may rise to about + 250V with respect to the upper electrode. When the potential of the bottom region becomes higher than the potential of the upper electrode, a leakage current flows from the bottom region toward the upper electrode, and the charge in the bottom region may decrease. In this case, when the MOSFET is subsequently turned on, the potential of the bottom region becomes lower than the potential of the upper electrode by the amount corresponding to the decrease in charge. Then, even though the MOSFET is turned on, the depletion layer spreading in the drain region is not sufficiently contracted, and the state where the depletion layer extends from the bottom region to the drain region is maintained. For this reason, there is a problem that current hardly flows in the drain region and the on-resistance of the MOSFET is high.
以上に説明したように、底部領域を上部電極に接続すると、MOSFETの耐圧を十分に向上させることができないという問題が生じる。また、底部領域を上部電極に接続しないと、MOSFETのオン抵抗が高くなるという問題が生じる。したがって、本明細書では、MOSFETのオン抵抗を低く維持しながら、MOSFETの耐圧を十分に向上させることができる技術を提供する。 As described above, when the bottom region is connected to the upper electrode, there arises a problem that the breakdown voltage of the MOSFET cannot be sufficiently improved. Further, if the bottom region is not connected to the upper electrode, there arises a problem that the on-resistance of the MOSFET becomes high. Therefore, the present specification provides a technique capable of sufficiently improving the breakdown voltage of the MOSFET while keeping the on-resistance of the MOSFET low.
本明細書は、MOSFETと放電回路を備えるスイッチング装置を提供する。前記MOSFETは、トレンチ、ゲート絶縁層、ゲート電極、上部電極、下部電極、ソース領域、ボディ領域、ドレイン領域及び底部領域を備えている。前記トレンチは、半導体基板の上面に設けられている。前記ゲート絶縁層は、前記トレンチの内面を覆っている。前記ゲート電極は、前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されている。前記上部電極は、前記半導体基板の前記上面に接している。前記下部電極は、前記半導体基板の下面に接している。前記ソース領域は、前記半導体基板内に設けられており、前記上部電極及び前記ゲート絶縁層に接しているn型領域である。前記ボディ領域は、前記半導体基板内に設けられており、前記ソース領域の下側で前記ゲート絶縁層に接しているp型領域である。前記ドレイン領域は、前記半導体基板内に設けられており、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記ソース領域から分離されており、前記下部電極に接しているn型領域である。前記底部領域は、前記半導体基板内に設けられており、前記トレンチの底面を覆っている部分の前記ゲート絶縁層に接しており、前記ドレイン領域に接しているp型領域である。前記放電回路が、電流経路と整流素子を備えている。前記電流経路が、前記底部領域と前記上部電極を接続している。前記整流素子が、前記電流経路に介装されており、前記MOSFETがオフ状態のときに前記底部領域から前記上部電極に向かう電流を阻止し、前記MOSFETがターンオンするときに前記上部電極から前記底部領域へ向かう電流を通過させる。 The present specification provides a switching device including a MOSFET and a discharge circuit. The MOSFET includes a trench, a gate insulating layer, a gate electrode, an upper electrode, a lower electrode, a source region, a body region, a drain region, and a bottom region. The trench is provided on the upper surface of the semiconductor substrate. The gate insulating layer covers the inner surface of the trench. The gate electrode is disposed in the trench and insulated from the semiconductor substrate by the gate insulating layer. The upper electrode is in contact with the upper surface of the semiconductor substrate. The lower electrode is in contact with the lower surface of the semiconductor substrate. The source region is an n-type region provided in the semiconductor substrate and in contact with the upper electrode and the gate insulating layer. The body region is a p-type region provided in the semiconductor substrate and in contact with the gate insulating layer below the source region. The drain region is provided in the semiconductor substrate, is in contact with the gate insulating layer below the body region, is separated from the source region by the body region, and is in contact with the lower electrode N-type region. The bottom region is a p-type region provided in the semiconductor substrate, in contact with the gate insulating layer in a portion covering the bottom surface of the trench, and in contact with the drain region. The discharge circuit includes a current path and a rectifying element. The current path connects the bottom region and the top electrode. The rectifying element is interposed in the current path, prevents current from the bottom region to the top electrode when the MOSFET is in an off state, and from the top electrode to the bottom when the MOSFET is turned on Pass current to the area.
なお、「MOSFETがオフ状態のときに底部領域から上部電極に向かう電流を阻止」する整流素子は、底部領域から上部電極に向かう電流を常時阻止する整流素子であってもよいし、MOSFETがオフ状態のときに底部領域から上部電極に向かう電流を阻止し、その他のときには底部領域から上部電極に向かう電流を通過させる整流素子であってもよい。また、「MOSFETがターンオンするときに上部電極から底部領域へ向かう電流を通過させる」整流素子は、上部電極から底部領域へ向かう電流を常時通過させる整流素子であってもよいし、MOSFETがターンオンするときに上部電極から底部領域へ向かう電流を通過させ、その他のときには上部電極から底部領域へ向かう電流を阻止する整流素子であってもよい。 The rectifying element that “blocks current from the bottom region to the upper electrode when the MOSFET is off” may be a rectifying element that always blocks current from the bottom region to the upper electrode, or the MOSFET is turned off. It may be a rectifying element that blocks current from the bottom region to the upper electrode when in a state and allows current to flow from the bottom region to the upper electrode at other times. Further, the rectifying element that “passes current from the top electrode to the bottom region when the MOSFET is turned on” may be a rectifying element that always passes current from the top electrode to the bottom region, or the MOSFET is turned on. It may be a rectifying element that sometimes passes a current from the top electrode to the bottom region, and otherwise prevents a current from the top electrode to the bottom region.
また、前記整流素子と前記MOSFETが同一の半導体基板に設けられていてもよい。また、前記整流素子が、前記MOSFETが設けられている半導体基板から分離されている半導体層に設けられていてもよい。 The rectifying element and the MOSFET may be provided on the same semiconductor substrate. The rectifying element may be provided in a semiconductor layer separated from a semiconductor substrate provided with the MOSFET.
このスイッチング装置は、MOSFETがオフ状態のときに、下部電極の電位が上部電極の電位よりも高くなるように使用される。MOSFETがターンオフすると、下部電極との容量結合によって、底部領域の電位が上昇する。MOSFETがターンオフすると(すなわち、MOSFETがオフ状態になると)、整流素子によって、電流経路を底部領域から上部電極に向かって流れる電流が阻止される。このため、底部領域はフローティングしており、MOSFETのターンオフ時に、下部電極の電位の上昇に伴って底部領域の電位が比較的高い電位まで上昇する。したがって、MOSFETがオフ状態のときには、底部領域の電位は、上部電極の電位よりも高い。このため、MOSFETがオフ状態のときに、底部領域と下部電極の間に高い電界が生じ難い。また、MOSFETがターンオフすると、底部領域からドレイン領域に向かって空乏層が伸びる。このため、このMOSFETは、耐圧が高い。また、底部領域の電位が上部電極の電位に対して高くなると、底部領域から上部電極に向かってリーク電流が流れ、底部領域内の電荷が減少することがある。この場合、その後にMOSFETがターンオンすると、電荷が減少した分だけ底部領域の電位が上部電極の電位よりも低くなる。しかしながら、このスイッチング装置の場合は、MOSFETがターンオンするときに、整流素子が上部電極から底部領域へ向かう電流を通過させる。このため、MOSFETがターンオフするときに上述したリーク電流が流れ、その後のターンオン時に底部領域の電位が上部電極の電位よりも低くなる現象が生じると、整流素子を介して上部電極から底部領域に向かって電流が流れ、底部領域に電荷が供給される。このため、MOSFETのターンオン時に底部領域の電位が一旦低下しても、その後、短時間で底部領域の電位が上部電極の電位と略同電位まで戻る。このため、MOSFETのターンオン時に、空乏層が短時間でドレイン領域から底部領域に向かって収縮する。したがって、MOSFETのオン抵抗が、ターンオンしてから短時間で低下する。以上に説明したように、このスイッチング装置の構造によれば、MOSFETのオン抵抗を低く維持しながら、MOSFETの耐圧を向上させることができる。 This switching device is used so that the potential of the lower electrode is higher than the potential of the upper electrode when the MOSFET is off. When the MOSFET is turned off, the potential of the bottom region rises due to capacitive coupling with the lower electrode. When the MOSFET is turned off (i.e., when the MOSFET is turned off), the rectifying element prevents current flowing through the current path from the bottom region toward the top electrode. For this reason, the bottom region is floating, and when the MOSFET is turned off, the potential of the bottom region increases to a relatively high potential as the potential of the lower electrode increases. Therefore, when the MOSFET is off, the potential of the bottom region is higher than the potential of the upper electrode. For this reason, when the MOSFET is off, a high electric field is unlikely to be generated between the bottom region and the lower electrode. When the MOSFET is turned off, a depletion layer extends from the bottom region toward the drain region. For this reason, this MOSFET has a high breakdown voltage. Further, when the potential of the bottom region becomes higher than the potential of the upper electrode, a leakage current flows from the bottom region toward the upper electrode, and the charge in the bottom region may decrease. In this case, when the MOSFET is subsequently turned on, the potential of the bottom region becomes lower than the potential of the upper electrode by the amount corresponding to the decrease in charge. However, in the case of this switching device, when the MOSFET is turned on, the rectifying element passes a current from the top electrode to the bottom region. For this reason, when the above-described leakage current flows when the MOSFET is turned off and the potential of the bottom region becomes lower than the potential of the upper electrode at the subsequent turn-on, the phenomenon proceeds from the top electrode to the bottom region via the rectifier element. Current flows and charges are supplied to the bottom region. For this reason, even if the potential of the bottom region once decreases when the MOSFET is turned on, the potential of the bottom region returns to substantially the same potential as that of the upper electrode in a short time. For this reason, when the MOSFET is turned on, the depletion layer shrinks from the drain region to the bottom region in a short time. Therefore, the on-resistance of the MOSFET decreases in a short time after turning on. As described above, according to the structure of this switching device, the withstand voltage of the MOSFET can be improved while maintaining the on-resistance of the MOSFET low.
図1〜3は、実施例1のスイッチング装置10を示している。図2、3に示すように、スイッチング装置10は、半導体基板12と、電極、絶縁層等を備えている。なお、図1では、図の見易さのため、半導体基板12の上面12a上の電極、絶縁層の図示を省略している。以下では、半導体基板12の上面12aと平行な一方向をx方向といい、上面12aに平行でx方向に直交する方向をy方向といい、半導体基板12の厚み方向をz方向という。半導体基板12は、SiCによって構成されている。図1に示すように、半導体基板12は、MOSFETが設けられているMOSFET領域20と、整流素子が設けられている整流素子領域50を有している。
1 to 3 show a
図2に示すように、MOSFET領域20内の半導体基板12の上面12aには、複数のトレンチ22が設けられている。図1に示すように、各トレンチ22は、y方向に直線状に長く伸びている。複数のトレンチ22は、x方向に間隔を開けて配列されている。図2に示すように、各トレンチ22の内面は、ゲート絶縁層24によって覆われている。ゲート絶縁層24は、底部絶縁層24aと側面絶縁層24bを有している。底部絶縁層24aは、トレンチ22の底面を覆っている。側面絶縁層24bは、トレンチ22の側面を覆っている。底部絶縁層24aの厚みは、側面絶縁層24bの厚みよりも厚い。各トレンチ22内には、ゲート電極26が配置されている。各ゲート電極26は、ゲート絶縁層24によって半導体基板12から絶縁されている。各ゲート電極26の上面は、層間絶縁膜28によって覆われている。
As shown in FIG. 2, a plurality of
半導体基板12の上面12aには、上部電極70が配置されている。上部電極70は、層間絶縁膜28が設けられていない部分で半導体基板12の上面12aに接している。上部電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。半導体基板12の下面12bには、下部電極72が配置されている。下部電極72は、半導体基板12の下面12bに接している。
An
図1〜3に示すように、MOSFET領域20内の半導体基板12の内部には、複数のソース領域30、ボディ領域32、ドレイン領域34、複数の底部領域36及び複数の接続領域38が設けられている。
As shown in FIGS. 1 to 3, a plurality of
各ソース領域30は、n型領域である。図2に示すように、各ソース領域30は、半導体基板12の上面12aに露出する位置に配置されており、上部電極70にオーミック接触している。また、各ソース領域30は、トレンチ22の上端部において側面絶縁層24bに接している。
Each
ボディ領域32は、p型領域である。ボディ領域32は、各ソース領域30に接している。ボディ領域32は、2つのソース領域30に挟まれた範囲から各ソース領域の下側まで伸びている。2つのソース領域30に挟まれた範囲では、ボディ領域32内のp型不純物濃度が高い。ボディ領域32は、2つのソース領域30に挟まれた範囲で、上部電極70にオーミック接触している。ソース領域30の下側では、ボディ領域32内のp型不純物濃度が低い。ボディ領域32は、ソース領域30の下側で、側面絶縁層24bに接している。ボディ領域32の下端は、ゲート電極26の下端よりも上側に配置されている。
ドレイン領域34は、n型領域である。ドレイン領域34は、ボディ領域32の下側に配置されており、ボディ領域32によってソース領域30から分離されている。ドレイン領域34は、n型不純物濃度が低いドリフト領域34aと、ドリフト領域34aよりもn型不純物濃度が高いドレインコンタクト領域34bを有している。ドリフト領域34aは、ボディ領域32の下側に配置されている。ドリフト領域34aは、ボディ領域32の下側で側面絶縁層24bに接している。ドレインコンタクト領域34bは、ドリフト領域34aの下側に配置されている。ドレインコンタクト領域34bは、半導体基板12の下面12bに露出している。ドレインコンタクト領域34bは、下部電極72にオーミック接触している。
The
上述したソース領域30、ボディ領域32、ドレイン領域34、ゲート電極26及びゲート絶縁層24等によって、MOSFET領域20内にMOSFETが構成されている。以下では、MOSFET領域20内のMOSFETを、MOSFET20という。
A MOSFET is configured in the
各底部領域36は、p型領域である。各底部領域36は、対応するトレンチ22の底面に露出する範囲に配置されている。各底部領域36は、対応するトレンチ22の底面において、底部絶縁層24aに接している。図3に示すように、各底部領域36は、対応するトレンチ22の底面に沿ってy方向に長く伸びている。各底部領域36は、対応するトレンチ22の底面全域で底部絶縁層24aに接している。図2に示すように、各底部領域36の周囲は、ドリフト領域34aに囲まれている。各底部領域36は、ドリフト領域34aによってボディ領域32から分離されている。
Each
図1、3に示すように、各接続領域38は、対応するトレンチ22のy方向の端部(整流素子領域50側の端部)に位置する側面22aに沿って設けられている。各接続領域38は、p型不純物濃度が低いp型領域である。図3に示すように、各接続領域38の下端は、対応する底部領域36に接続されている。各接続領域38の上端は、半導体基板12の上面12aに露出している。
As shown in FIGS. 1 and 3, each
図3に示すように、MOSFET領域20と整流素子領域50の境界部において、半導体基板12の上面12aに、接続配線60が設けられている。接続配線60は、金属または導電率が高い半導体材料によって構成されている。接続配線60のMOSFET領域20側の端部は、各接続領域38の上端に接している。接続配線60は、各接続領域38に電気的に接続されている。また、接続配線60は、ドリフト領域34aにも接している。しかしながら、ドリフト領域34aのn型不純物濃度が極めて低いので、ドリフト領域34aと接続配線60の界面には高い障壁が存在する。したがって、接続配線60は、ドリフト領域34aから実質的に絶縁されている。接続配線60は、層間絶縁膜28によって覆われている。層間絶縁膜28によって、接続配線60は上部電極70から絶縁されている。
As shown in FIG. 3,
図1、3に示すように、整流素子領域50内の半導体基板12の上面12aには、x方向に長く直線状に伸びる凹部52が設けられている。凹部52の内面は、分離絶縁膜54によって覆われている。凹部52内には、半導体層が配置されている。凹部52内の半導体層は、SiCによって構成されている。凹部52内の半導体層は、分離絶縁膜54によって半導体基板12から絶縁されている。凹部52内の半導体層は、アノード領域62とカソード領域64を有している。カソード領域64は、n型領域である。カソード領域64は、凹部52内の半導体層の上面に部分的に露出している。カソード領域64が露出している部分に、接続配線60が接している。接続配線60は、カソード領域64に電気的に接続されている。アノード領域62は、p型領域である。アノード領域62は、カソード領域64に隣接している。アノード領域62は、凹部52内の半導体層の上面に部分的に露出している。アノード領域62が露出している部分に、上部電極70が接している。上部電極70は、アノード領域62に電気的に接続されている。
As shown in FIGS. 1 and 3, the
上述したアノード領域62とカソード領域64によって、整流素子領域50内にpnダイオードが構成されている。以下では、整流素子領域50内のpnダイオードを、ダイオード50という。
The
上述したように、底部領域36は、接続領域38の下端に接続されている。接続領域38の上端は、接続配線60の一端に接続されている。接続配線60の他端は、ダイオード50のカソード領域64に接続されている。ダイオード50のアノード領域62は、上部電極70に接続されている。したがって、底部領域36は、接続領域38、接続配線60及びダイオード50を介して上部電極70に接続されている。言い換えると、接続領域38、接続配線60及びダイオード50によって、上部電極70と底部領域36を接続する電流経路が構成されている。ダイオード50は、アノードが上部電極70側を向く向きで、この電流経路に介装されている。
As described above, the
図4は、上部電極70、底部領域36及び下部電極72の間に構成されている回路を示している。上部電極70と底部領域36の間の容量が、コンデンサC1によって表されている。また、底部領域36と下部電極72の間の容量が、コンデンサC2によって表されている。また、上述したように、底部領域36は、接続領域38、接続配線60及びダイオード50を介して上部電極70に接続されている。なお、図4では、接続領域38が抵抗によって表されており、接続配線60は接続領域38(抵抗)とダイオード50の間の配線によって表されている。以下に、図4の回路図と、図5のグラフを参照しながら、スイッチング装置10の動作について説明する。なお、図5の抵抗Rは、MOSFET20の抵抗である。MOSFET20がオンしているときの抵抗Rが、オン抵抗に相当する。
FIG. 4 shows a circuit configured between the
MOSFET20の使用時には、MOSFET20と負荷(例えば、モータ)と電源が直列に接続される。MOSFET20と負荷の直列回路に対して、電源電圧(本実施例では、約800V)が印加される。MOSFET20のドレイン側(下部電極72側)がソース側(上部電極70側)よりも高電位となる向きで、電源電圧が印加される。MOSFET20のゲート電位Vg(ゲート電極26の電位)は、図示しない制御装置によって制御される。図5に示すように、ゲート電位Vgは、高電位VHと低電位VLの何れかに制御される。高電位VHはMOSFET20の閾値よりも高く、低電位VLはMOSFET20の閾値よりも低い。
When the
図5のオン期間T1では、ゲート電位Vgが高電位VHに制御される。このため、側面絶縁層24bに隣接する範囲でボディ領域32がn型に反転しており、その範囲にチャネルが形成されている。このため、上部電極70から、ソース領域30、チャネル、ドレイン領域34を介して下部電極72へ電子が流れる。すなわち、下部電極72から上部電極70へ電流が流れる。このように、オン期間T1では、MOSFET20がオンしており、MOSFET20の抵抗Rが小さい。このため、電源電圧が負荷に印加され、MOSFET20(すなわち、下部電極72と上部電極70の間)に印加される電圧は小さい。すなわち、オン期間T1では、下部電極72と上部電極70が略同電位である。したがって、オン期間T1では、底部領域36の電位V36は、下部電極72及び上部電極70の電位と略等しい。このため、図5に示すように、オン期間T1においては、電位V36が略0V(すなわち、上部電極70と略同電位)である。
In the on period T1 in FIG. 5, the gate potential Vg is controlled to the high potential VH. Therefore, the
図5のタイミングt1でゲート電位Vgが高電位VHから低電位VLに引き下げられる。すると、チャネルが消失し、MOSFET20がターンオフする。すると、下部電極72の電位が上昇する。下部電極72の電位は、上部電極70に対して電源電圧分(すなわち、約800V)だけ高い電位まで上昇する。すると、図4のコンデンサC2の容量結合によって、下部電極72の電位の上昇に伴って底部領域36の電位も上昇する。このため、図5に示すように、タイミングt1で底部領域36の電位V36が上昇する。
At timing t1 in FIG. 5, the gate potential Vg is lowered from the high potential VH to the low potential VL. Then, the channel disappears and the
また、下部電極72の電位が上昇するのに伴って、ボディ領域32からドリフト領域34a内に空乏層が広がる。同時に、底部領域36の電位が上昇するのに伴って、底部領域36からドリフト領域34a内に空乏層が広がる。ドリフト領域34aが空乏化されることで、ドリフト領域34aによって電圧が保持される。上記のように、ボディ領域32からだけでなく底部領域36からもドリフト領域34a内に空乏層が広がるので、ドリフト領域34aが短時間で空乏化される。さらに、底部領域36から伸びる空乏層によって各トレンチ22の下端部が保護されるので、各トレンチ22の下端部に電界が集中し難い。したがって、MOSFET20は高い耐圧を有する。なお、ドリフト領域34aに空乏層が広がる際に、接続領域38も空乏化される。
In addition, as the potential of the
タイミングt1で底部領域36の電位V36が上昇するため、底部領域36の電位V36は上部電極70の電位よりも高くなる。ここで、図4に示すように、底部領域36は、接続領域38、接続配線60及びダイオード50を介して上部電極70に接続されている。しかしながら、ダイオード50のアノードが上部電極70に接続されているので、ダイオード50が底部領域36から上部電極70に向かって流れる電流を阻止する。したがって、タイミングt1において、接続領域38、接続配線60及びダイオード50によって構成されている電流経路を介しては、底部領域36から上部電極70に向かって電流は流れない。
Since the potential V36 of the
また、タイミングt1で底部領域36の電位V36が上部電極70の電位よりも高くなると、トレンチ22の側面に沿って底部領域36から上部電極70へリーク電流が流れる場合がある。つまり、コンデンサC1にリーク電流が流れる場合がある。リーク電流が流れると、底部領域36内に存在する電荷(ホール)が減少する。したがって、リーク電流が流れる場合には、リーク電流が流れない場合に比べて、底部領域36の電位が低くなる。本実施例では、リーク電流が流れる場合には、図5の電位V36のグラフで実線により示すように、電位V36は電位V1(200V程度)まで上昇する。また、リーク電流が流れない場合には、図5の電位V36のグラフで破線により示すように、電位V36は電位V2(電位V1よりも高い電位であり、本実施例では250V程度)まで上昇する。リーク電流が流れる場合も流れない場合も、底部領域36の電位V36が比較的高い電位まで上昇する。このため、MOSFET20がオフ状態になったときに、底部領域36と下部電極72の間にそれほど高い電位差は生じない。したがって、底部領域36と下部電極72の間にそれほど高い電界が生じない。このため、MOSFET20は高い耐圧を有する。
Further, when the potential V36 of the
図5に示すように、タイミングt1後のオフ期間T2では、ゲート電位Vgが低電位VLに維持される。したがって、MOSFET20がオフしている状態が維持され、底部領域36の電位V36も略一定に維持される。オフ期間T2の間は、MOSFET20がオフしているので、抵抗Rが極めて大きい。
As shown in FIG. 5, in the off period T2 after timing t1, the gate potential Vg is maintained at the low potential VL. Therefore, the state in which the
オフ期間T2の最後のタイミングt2においてゲート電位Vgが低電位VLから高電位VHに引き上げられる。すると、ボディ領域32にチャネルが形成される。すると、ドリフト領域34aから底部領域36側に空乏層が収縮し、ドリフト領域34aを通って電子が流れるようになる。つまり、MOSFET20がターンオンする。なお、ドリフト領域34aの空乏層が収縮する際に、接続領域38の空乏層も収縮する(接続領域38が導通可能となる)。
At the final timing t2 of the off period T2, the gate potential Vg is raised from the low potential VL to the high potential VH. As a result, a channel is formed in the
タイミングt2でMOSFET20がターンオンすると、下部電極72の電位が上部電極70の電位と略同電位まで低下する。したがって、タイミングt2で、下部電極72の電位が低下するのに伴って、底部領域36の電位も低下する。ここで、ターンオフ時(タイミングt1)にリーク電流が生じなかった場合には、図5の電位V36のグラフで破線により示すように、タイミングt2において底部領域36の電位V36が略0V(上部電極70と略同電位)まで低下する。他方、ターンオフ時(タイミングt1)にリーク電流が生じた場合には、底部領域36内に存在する電荷が減少しているので、図5の電位V36のグラフで実線により示すように、タイミングt2において底部領域36の電位V36が0Vよりも低い電位V3(−50V程度)まで低下する。つまり、底部領域36の電位V36が、その周囲のドリフト領域34aの電位よりも低くなる。このように、底部領域36の電位が周囲のドリフト領域34aの電位よりも低くなると、ドリフト領域34aから底部領域36側に空乏層が完全には収縮しない。図6に示すように、底部領域36からドリフト領域34a内に所定幅伸びる空乏層80が残存している状態となる。この状態では、ドリフト領域34a内を流れる電子が空乏層80を避けて流れるため、ドリフト領域34aの抵抗が高くなる。このため、図5に示すように、タイミングt2でMOSFET20がターンオンしたときの抵抗Rが通常のオン抵抗R1よりも若干高い抵抗R2となる。しかしながら、底部領域36の電位が上部電極70の電位よりも低いと、図4の矢印100に示すように、上部電極70からダイオード50、接続配線60及び接続領域38を介して底部領域36に向かって電流が流れる。この電流によって底部領域36に電荷が供給される。このため、図5に示すように、タイミングt2の後に底部領域36の電位V36が電位V3から略0V(より詳細には、0Vよりもダイオード50の順方向電圧降下分だけ低い電位(本実施例では約−3V))まで上昇する。すると、ドリフト領域34a内に残存する空乏層80が底部領域36側に収縮し、ドリフト領域34aから空乏層が実質的に消滅する。したがって、タイミングt2の後のオン期間T3の間にMOSFET20の抵抗Rが抵抗R2から抵抗R1まで短時間で低下する。
When the
以上に説明したように、本実施例のスイッチング装置10では、リーク電流が生じることでターンオンの時点(タイミングt2)でMOSFET20のオン抵抗が高くなったとしても、その後短時間でオン抵抗が低下する。したがって、本実施例のスイッチング装置10によれば、リーク電流によるオン抵抗上昇の影響をほとんど受けることなく、MOSFET20を低いオン抵抗で動作させることができる。
As described above, in the
なお、以下に、比較のために、図7に示す比較例1のスイッチング装置及び図9に示す比較例2のスイッチング装置の動作について説明する。 In the following, for comparison, the operations of the switching device of Comparative Example 1 shown in FIG. 7 and the switching device of Comparative Example 2 shown in FIG. 9 will be described.
図7に示す比較例1のスイッチング装置は、底部領域36と上部電極70とを接続する電流経路(つまり、接続領域38、接続配線60及びダイオード50)を有していない。比較例1のスイッチング装置は、図8に示すように、オン期間T1及びオフ期間T2の間は、実施例1のスイッチング装置10(すなわち、図5)と同様に動作する。リーク電流が生じた場合のオフ期間T2の電位V36(すなわち、電位V1)は、リーク電流が生じなかった場合のオフ期間T2の電位V36(すなわち、電位V2)よりも低い。リーク電流が生じた場合には、タイミングt2においてMOSFET20がターンオンすると、実施例1のスイッチング装置10と同様に、底部領域36の電位V36が電位V3(−50V程度)まで低下する。比較例1のスイッチング装置では、底部領域36と上部電極70とを接続する電流経路が存在しないので、底部領域36に電荷を供給する電流が流れない。このため、タイミングt2の後のオン期間T3の間は、電位V36が電位V3に維持される。したがって、オン期間T3の間は、抵抗Rが高い抵抗R2に維持され、抵抗Rが低下しない。つまり、オン期間T3の間は、図6のように空乏層80が伸びている状態が維持される。このように、比較例1のスイッチング装置では、オン期間T3においてオン抵抗Rが高い値に維持される。したがって、比較例1のスイッチング装置では、MOSFET20で生じる損失が実施例1のスイッチング装置10よりも大きい。
The switching device of Comparative Example 1 shown in FIG. 7 does not have a current path (that is, the
図9に示す比較例2のスイッチング装置は、ダイオード50と接続配線60を有しておらず、接続領域38が上部電極70に直接接続されている。また、比較例2のスイッチング装置では、実施例1のスイッチング装置と同様に、接続領域38のp型不純物濃度が、MOSFET20がオフ状態のときに接続領域38が空乏化する濃度に設定されている。図10に示すように、タイミングt1でMOSFET20がターンオフすると、コンデンサC2の容量結合によって底部領域36の電位V36が上昇する。すると、電位V36の上昇に伴って、図9の矢印102に示すように、接続領域38を介して底部領域36から上部電極70に向かって電流が流れる。したがって、底部領域36内に存在する電荷が減少する。底部領域36の電位が所定の電位まで上昇すると、接続領域38が空乏化されて、矢印102に示す電流が停止する。その結果、図10に示すように、底部領域36の電位V36が電位V4まで上昇する。矢印102に示す電流は、上述したリーク電流よりも大きい。したがって、比較例2のスイッチング装置では、タイミングt1における底部領域36内の電荷の減少量が、上述したリーク電流による電荷の減少量よりも大きい。このため、図10に示すように、タイミングt1において、底部領域36の電位V36が、図5の電位V1よりも低い電位V4(例えば、150V程度)までしか上昇しない。その後、タイミングt2においてMOSFET20がターンオンすると、底部領域36の電位V36が電位V5(−100V程度)まで低下する。電位V5は、図5の電位V3よりも低い。このように、比較例2のスイッチング装置では、タイミングt1における底部領域36の電荷の減少量が大きいため、タイミングt2において電位V36が実施例1(図5)の電位V3よりも低い電位V5まで低下する。電位V36がより低い電位V5まで低下するので、比較例2のスイッチング装置では、MOSFET20がターンオンした直後にドリフト領域34aに残存している空乏層の幅が、実施例1のスイッチング装置10よりも広い。したがって、図10では、MOSFET20がターンオンした直後におけるオン抵抗R3が、図5に示すオン抵抗R2よりも高い。
The switching device of Comparative Example 2 shown in FIG. 9 does not have the
タイミングt2でMOSFET20がオンすると、接続領域38から空乏層が消滅し、接続領域38が導通可能となる。また、上述したように、タイミングt2で電位V36が上部電極70の電位よりも低くなる。このため、タイミングt2の直後に、図9の矢印104に示すように、接続領域38を介して上部電極70から底部領域36に向かって電流が流れる。この電流によって底部領域36に電荷が供給される。このため、図10に示すように、期間T3の間に、底部領域36の電位V36が電位V5から略0Vまで上昇する。すると、底部領域36の電位V36が上昇するにしたがって、ドリフト領域34aから底部領域36側に空乏層が収縮する。このため、オン期間T3の間に、抵抗Rが抵抗R3から抵抗R1まで低下する。
When
以上のように、比較例2のスイッチング装置では、ターンオン直後におけるMOSFET20のオン抵抗R3が、実施例1のスイッチング装置10のターンオン直後におけるオン抵抗R2(図5参照)よりも大きい。このため、比較例2のスイッチング装置では、ターンオン後に抵抗Rが通常のオン抵抗R1まで低下するのに要する時間Δt2が、実施例1のスイッチング装置10のターンオン後に抵抗Rが抵抗R1まで低下するのに要する時間Δt1(図5参照)よりも長い。したがって、比較例2のスイッチング装置では、MOSFET20で生じる損失が実施例1のスイッチング装置10よりも大きい。
As described above, in the switching device of Comparative Example 2, the on-resistance R3 of the
以上に説明したように、実施例1のスイッチング装置10によれば、比較例1のスイッチング装置とは異なり、リーク電流が生じた場合でも期間T3の間に抵抗Rを通常時のオン抵抗R1まで低下させることができる。また、実施例1のスイッチング装置10によれば、比較例2のスイッチング装置よりも、ターンオン直後における抵抗Rを小さくすることができる。したがって、実施例1のスイッチング装置10によれば、比較例1、2のいずれのスイッチング装置よりも、MOSFET20で生じる損失を小さくすることができる。
As described above, according to the
図11に示す実施例2のスイッチング装置では、整流素子領域50に、ダイオードではなく整流用のMOSFET110が設けられている。実施例2のスイッチング装置のその他の構成は、実施例1のスイッチング装置10と等しい。
In the switching device according to the second embodiment illustrated in FIG. 11, a rectifying
図11に示すように、実施例2のスイッチング装置では、凹部52内の半導体層が、ドレイン領域92、ボディ領域94及びソース領域96を有している。ドレイン領域92は、n型領域であり、上部電極70に接続されている。ソース領域96は、n型領域であり、接続配線60に接続されている。すなわち、ソース領域96は、接続配線60と接続領域38を介して各底部領域36に接続されている。ボディ領域94は、p型領域である。ボディ領域94は、ドレイン領域92とソース領域96を分離している。ボディ領域94は、ドレイン領域92とソース領域96の間の位置で半導体層の上面に露出している。ボディ領域94が露出している範囲の半導体層の上面は、ゲート絶縁膜98によって覆われている。ゲート絶縁膜98上に、ゲート電極99が設けられている。ドレイン領域92、ボディ領域94、ソース領域96、ゲート絶縁膜98及びゲート電極99等によって、整流用のMOSFET110が形成されている。図12に示すように、実施例2のスイッチング装置では、上部電極70と底部領域36の間に、MOSFET110と接続領域38(抵抗)が直列に接続されている。MOSFET110のゲートは、制御装置112に接続されている。制御装置112は、MOSFET110のゲートの電位を制御する。また、制御装置112は、MOSFET20のゲートの電位も制御する。
As shown in FIG. 11, in the switching device according to the second embodiment, the semiconductor layer in the
実施例2のスイッチング装置は、制御装置112によって、図13に示すように制御される。なお、図13のゲート電位Vg2は、整流用のMOSFET110のゲート電位(すなわち、ゲート電極99の電位)である。図13に示すように、オン期間T1の前半部分では、ゲート電位Vgが高電位VHに制御され、ゲート電位Vg2が高電位VH2(MOSFET110の閾値よりも高い電位)に制御される。したがって、MOSFET20とMOSFET110が共にオンしている。この段階では、MOSFET110がオンしているので、底部領域36の電位V36は、上部電極70の電位と略等しい電位(すなわち、略0V)となっている。また、この段階では、MOSFET20がオンしているので、抵抗Rは低抵抗R1となっており、下部電極72の電位は上部電極70の電位と略同じ電位となっている。
The switching device of the second embodiment is controlled by the
タイミングt1の直前のタイミングt0に、ゲート電位Vg2が高電位VH2から低電位VL2(MOSFET110の閾値よりも低い電位)に引き下げられる。このため、タイミングt0で、MOSFET110がターンオフする。上部電極70、底部領域36及び下部電極72が同電位であるので、MOSFET110がターンオフしても、底部領域36の電位V36は変化しない。
At timing t0 immediately before timing t1, the gate potential Vg2 is lowered from the high potential VH2 to the low potential VL2 (potential lower than the threshold value of the MOSFET 110). For this reason, the
その後、タイミングt1で、ゲート電位Vgが高電位VHから低電位VLに引き下げられる。すると、MOSFET20がターンオフし、下部電極72の電位が上昇する。すると、図12のコンデンサC2の容量結合によって、底部領域36の電位も上昇する。このため、ボディ領域32及び底部領域36からドリフト領域34a内に空乏層が広がる。このため、MOSFET20は高い耐圧を有する。
After that, at timing t1, the gate potential Vg is lowered from the high potential VH to the low potential VL. Then, the
タイミングt1で底部領域36の電位V36が上昇するため、底部領域36の電位V36は上部電極70の電位よりも高くなる。しかしながら、タイミングt1ではMOSFET110がオフ状態に制御されているので、接続領域38、接続配線60及びMOSFET110によって構成されている電流経路を介しては、底部領域36から上部電極70に向かって電流は流れない。これによって、底部領域36内に存在する電荷の減少が抑制される。
Since the potential V36 of the
また、タイミングt1で底部領域36の電位V36が上部電極70の電位よりも高くなると、トレンチ22の側面に沿って底部領域36から上部電極70へリーク電流が流れる場合がある。実施例2でも、リーク電流が流れる場合には、電位V36が電位V1(200V程度)まで上昇し、リーク電流が流れない場合には電位V36が電位V2(250V程度)まで上昇する。オフ期間T2では、ゲート電位Vgが低電位VLに維持される。したがって、MOSFET20がオフしている状態が維持される。また、オフ期間T2では、ゲート電位Vg2が低電位VL2に維持される。したがって、MOSFET110がオフしている状態が維持される。このため、底部領域36の電位V36が略一定に維持される。
Further, when the potential V36 of the
オフ期間T2の最後のタイミングt2において、ゲート電位Vgが低電位VLから高電位VHに引き上げられる。したがって、MOSFET20がターンオンする。また、タイミングt2において、ゲート電位Vg2が低電位VL2から高電位VH2に引き上げられる。したがって、MOSFET110もターンオンする。つまり、MOSFET20とMOSFET110が略同時にターンオンする。
At the final timing t2 of the off period T2, the gate potential Vg is raised from the low potential VL to the high potential VH. Therefore, the
ターンオフ時(タイミングt1)にリーク電流が生じなかった場合には、実施例1と同様に、タイミングt2において底部領域36の電位V36が略0Vまで低下する。
When no leakage current is generated at the time of turn-off (timing t1), the potential V36 of the
ターンオフ時(タイミングt1)にリーク電流が生じた場合には、底部領域36内に存在する電荷が減少しているので、図13の電位V36のグラフで実線により示すように、タイミングt2において電位V36が0Vよりも低い電位V3(−50V程度)まで低下する。このため、MOSFET20のターンオン直後の段階では、図6に示すようにドリフト領域34a内に空乏層80が残存している。このため、ターンオン直後の段階では、MOSFET20の抵抗Rが通常時のオン抵抗R1よりも高い抵抗R2となる。しかしながら、タイミングt2においてMOSFET110がターンオンするため、電位V36が上部電極70の電位よりも低い電位V3まで低下すると、図12の矢印106に示すように電流が流れる。すなわち、上部電極70からMOSFET110、接続配線60及び接続領域38を介して底部領域36に向かって電流が流れる。この電流によって底部領域36に電荷が供給される。このため、図13に示すように、タイミングt2の直後に底部領域36の電位V36が電位V3から略0Vまで上昇する。すると、ドリフト領域34a内に残存する空乏層80が底部領域36側に収縮し、ドリフト領域34aから空乏層が実質的に消滅する。したがって、タイミングt2以降にMOSFET20の抵抗Rが抵抗R2から抵抗R1まで短時間で低下する。
When a leak current is generated at the time of turn-off (timing t1), the electric charge existing in the
以上に説明したように、実施例2のスイッチング装置でも、実施例1のスイッチング装置10と同様に、リーク電流によるオン抵抗上昇の影響をほとんど受けることなく、MOSFET20を低いオン抵抗で動作させることができる。したがって、MOSFET20で生じる損失を低減することができる。
As described above, the switching device of the second embodiment can operate the
なお、実施例1のスイッチング装置10では、期間T3においてダイオード50に電流を流し、これによって底部領域36の電位V36を電位V3から上昇させる。このとき、ダイオード50の順方向電圧降下が発生するので、電位V36は、上部電極70の電位よりも順方向電圧降下の分だけ低い電位(約−3V)までしか上昇しない。これに対し、実施例2のスイッチング装置では、期間T3においてダイオード50ではなくMOSFET110に電流を流すので、底部領域36の電位V36を電位V3から上部電極70の電位と略一致する電位(約0V)まで上昇させることができる。
In the
上述した実施例の構成要素と請求項の構成要素との関係について説明する。実施例1のダイオード50、接続配線60及び接続領域38は、請求項の放電回路の一例である。また、実施例2のMOSFET20、接続配線60及び接続領域38も、請求項の放電回路の一例である。また、実施例2のMOSFET20は、請求項のスイッチング素子の一例である。
The relationship between the component of the Example mentioned above and the component of a claim is demonstrated. The
なお、上述した実施例1、2では、ダイオード50及びMOSFET110が、半導体基板12から分離絶縁膜54によって分離された半導体層に設けられていた。しかしながら、ダイオード50及びMOSFET110が、半導体基板12の内部に設けられていてもよい。
In the first and second embodiments, the
また、上述した実施例1、2では、ダイオード50及びMOSFET110が、凹部52内の半導体層に設けられていた。しかしながら、層間絶縁膜28上に半導体層が設けられており、その半導体層内にダイオード50及びMOSFET110が設けられていてもよい。
In the first and second embodiments, the
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed in this specification are listed below. The following technical elements are each independently useful.
本明細書が開示する一例のスイッチング装置は、整流素子が、アノードが上部電極側を向く向きで電流経路に介装されているダイオードを有している。 In an example of the switching device disclosed in the present specification, the rectifying element has a diode interposed in the current path in such a direction that the anode faces the upper electrode side.
また、本明細書が開示する別の一例のスイッチング装置は、整流素子が、スイッチング素子と制御装置を有している。前記スイッチング素子は、電流経路に介装されている。前記制御装置は、MOSFETがターンオフするときにスイッチング素子をオフ状態に制御し、MOSFETがターンオンするときにスイッチング素子をオン状態に制御する。 In another example of the switching device disclosed in this specification, the rectifying element includes a switching element and a control device. The switching element is interposed in the current path. The control device controls the switching element to an off state when the MOSFET is turned off, and controls the switching element to an on state when the MOSFET is turned on.
これらの構成によれば、MOSFETがオフ状態のときに底部領域をフローティングさせ、MOSFETのターンオン時に電流経路を介して底部領域に電荷を供給することができる。 According to these configurations, the bottom region can be floated when the MOSFET is off, and electric charges can be supplied to the bottom region via the current path when the MOSFET is turned on.
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 The embodiments have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical usefulness by achieving one of them.
10 :スイッチング装置
12 :半導体基板
20 :MOSFET領域
22 :トレンチ
24 :ゲート絶縁層
26 :ゲート電極
28 :層間絶縁膜
30 :ソース領域
32 :ボディ領域
34 :ドレイン領域
34a :ドリフト領域
34b :ドレインコンタクト領域
36 :底部領域
38 :接続領域
50 :整流素子領域
52 :凹部
54 :分離絶縁膜
60 :接続配線
62 :アノード領域
64 :カソード領域
70 :上部電極
72 :下部電極
10: switching device 12: semiconductor substrate 20: MOSFET region 22: trench 24: gate insulating layer 26: gate electrode 28: interlayer insulating film 30: source region 32: body region 34: drain
Claims (3)
前記MOSFETが、
半導体基板の上面に設けられたトレンチと、
前記トレンチの内面を覆っているゲート絶縁層と、
前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極と、
前記半導体基板の前記上面に接している上部電極と、
前記半導体基板の下面に接している下部電極と、
前記半導体基板内に設けられており、前記上部電極及び前記ゲート絶縁層に接しているn型のソース領域と、
前記半導体基板内に設けられており、前記ソース領域の下側で前記ゲート絶縁層に接しているp型のボディ領域と、
前記半導体基板内に設けられており、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記ソース領域から分離されており、前記下部電極に接しているn型のドレイン領域と、
前記半導体基板内に設けられており、前記トレンチの底面を覆っている部分の前記ゲート絶縁層に接しており、前記ドレイン領域に接しているp型の底部領域、
を備えており、
前記放電回路が、
前記底部領域と前記上部電極を接続している電流経路と、
前記電流経路に介装されており、前記MOSFETがオフ状態のときに前記底部領域から前記上部電極に向かう電流を阻止し、前記MOSFETがターンオンするときに前記上部電極から前記底部領域へ向かう電流を通過させる整流素子、
を備えている、
スイッチング装置。 A switching device comprising a MOSFET and a discharge circuit,
The MOSFET is
A trench provided on the upper surface of the semiconductor substrate;
A gate insulating layer covering the inner surface of the trench;
A gate electrode disposed in the trench and insulated from the semiconductor substrate by the gate insulating layer;
An upper electrode in contact with the upper surface of the semiconductor substrate;
A lower electrode in contact with the lower surface of the semiconductor substrate;
An n-type source region provided in the semiconductor substrate and in contact with the upper electrode and the gate insulating layer;
A p-type body region provided in the semiconductor substrate and in contact with the gate insulating layer under the source region;
An n-type drain provided in the semiconductor substrate, in contact with the gate insulating layer below the body region, separated from the source region by the body region, and in contact with the lower electrode Area,
A p-type bottom region that is provided in the semiconductor substrate, is in contact with the gate insulating layer in a portion covering the bottom surface of the trench, and is in contact with the drain region;
With
The discharge circuit is
A current path connecting the bottom region and the top electrode;
Interposed in the current path, blocking current from the bottom region to the top electrode when the MOSFET is off, and current from the top electrode to the bottom region when the MOSFET is turned on. Rectifying element to pass,
With
Switching device.
前記電流経路に介装されているスイッチング素子と、
前記MOSFETがオフ状態のときに前記スイッチング素子をオフ状態に制御し、前記MOSFETがターンオンするときに前記スイッチング素子をターンオンさせる制御装置、
を有している請求項1のスイッチング装置。 The rectifying element is
A switching element interposed in the current path;
A control device for controlling the switching element in an off state when the MOSFET is in an off state, and turning on the switching element when the MOSFET is turned on;
The switching device according to claim 1, comprising:
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US20100102383A1 (en) * | 2008-10-23 | 2010-04-29 | Rohm Co., Ltd. | Semiconductor device |
US20140145206A1 (en) * | 2012-11-26 | 2014-05-29 | Infineon Technologies Austria Ag | Semiconductor Device |
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US20100102383A1 (en) * | 2008-10-23 | 2010-04-29 | Rohm Co., Ltd. | Semiconductor device |
JP2010103314A (en) * | 2008-10-23 | 2010-05-06 | Rohm Co Ltd | Semiconductor device |
US20140145206A1 (en) * | 2012-11-26 | 2014-05-29 | Infineon Technologies Austria Ag | Semiconductor Device |
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