JP6443531B2 - Silicon carbide semiconductor device - Google Patents
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Description
この発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、トレンチを有する炭化珪素半導体装置およびその製造方法に関するものである。 The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device having a trench and a method for manufacturing the same.
特開平7−326755号公報(特許文献1)は、炭化珪素基板を用いたトレンチゲート型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を開示している。この公報によれば、トレンチの側面でのゲート熱酸化膜の厚さに比べ、トレンチの底面でのゲート熱酸化膜の厚さの方が大きくなっている。 Japanese Unexamined Patent Publication No. 7-326755 (Patent Document 1) discloses a trench gate type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using a silicon carbide substrate. According to this publication, the thickness of the gate thermal oxide film on the bottom surface of the trench is larger than the thickness of the gate thermal oxide film on the side surface of the trench.
ゲート電極を有する半導体装置において、より小さなゲート電極容量が望まれている。たとえばMISFET(Metal insulator Semiconductor Field Effect Transistor)においては、帰還容量としての、ゲート電極とドレイン電極との間の静電容量をより小さくすることが望まれている。上記公報に記載の技術によれば、ゲート絶縁膜(ゲート熱酸化膜)の底面での厚さが大きくされることでゲート電極容量をある程度小さくすることができるものの、さらに小さなゲート電極容量が望まれる。 In a semiconductor device having a gate electrode, a smaller gate electrode capacity is desired. For example, in a MISFET (Metal insulator Semiconductor Field Effect Transistor), it is desired to further reduce the capacitance between the gate electrode and the drain electrode as a feedback capacitance. According to the technique described in the above publication, although the gate electrode capacitance can be reduced to some extent by increasing the thickness of the bottom surface of the gate insulating film (gate thermal oxide film), a smaller gate electrode capacitance is desired. It is.
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、小さなゲート電極容量を有する炭化珪素半導体装置およびその製造方法を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device having a small gate electrode capacity and a method for manufacturing the same.
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は、第1の導電型を有する第1の半導体層と、第1の半導体層上に設けられ第2の導電型を有する第2の半導体層と、第2の半導体層上に設けられ第2の半導体層によって第1の半導体層と分離され第1の導電型を有する第3の半導体層とを含む。炭化珪素基板にはトレンチが設けられている。トレンチは、第1の半導体層からなる底面と、第1〜第3の半導体層のそれぞれからなる第1〜第3の側面を有する側壁面とを含む。ゲート絶縁膜はトレンチ上に設けられている。ゲート絶縁膜は、側壁面および底面の各々を直接覆う第1の絶縁膜と、第1の絶縁膜上に設けられた第2の絶縁膜とを有する。第1の絶縁膜は、底面上に位置する第1の底部と、側壁面上に位置する第1の側壁部とを有する。第1の側壁部は、第1〜第3の側面のそれぞれの上に位置する第1〜第3の領域を有する。第2の絶縁膜は、第1の底部上に位置する第2の底部と、第1の側壁部上に位置する第2の側壁部とを有する。第2の側壁部は、第2の底部につながった一方端と、第1および第2の領域のいずれかの上に位置し第3の領域から離れた他方端とを有する。ゲート電極はゲート絶縁膜を介してトレンチ上に設けられている。 The silicon carbide semiconductor device of the present invention includes a silicon carbide substrate, a gate insulating film, a gate insulating film, and a gate electrode. The silicon carbide substrate is provided on the first semiconductor layer having the first conductivity type, the second semiconductor layer having the second conductivity type provided on the first semiconductor layer, and the second semiconductor layer. And a third semiconductor layer having a first conductivity type and separated from the first semiconductor layer by the second semiconductor layer. The silicon carbide substrate is provided with a trench. The trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers. The gate insulating film is provided on the trench. The gate insulating film includes a first insulating film that directly covers each of the sidewall surface and the bottom surface, and a second insulating film provided on the first insulating film. The first insulating film has a first bottom portion located on the bottom surface and a first sidewall portion located on the sidewall surface. The first side wall portion has first to third regions located on each of the first to third side surfaces. The second insulating film has a second bottom portion located on the first bottom portion and a second sidewall portion located on the first sidewall portion. The second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region. The gate electrode is provided on the trench via the gate insulating film.
本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
第1の導電型を有する第1の半導体層と、第1の半導体層上に設けられ第2の導電型を有する第2の半導体層と、第2の半導体層上に設けられ第2の半導体層によって第1の半導体層と分離され第1の導電型を有する第3の半導体層とを含む炭化珪素基板が準備される。
The manufacturing method of the silicon carbide semiconductor device of this invention has the following processes.
A first semiconductor layer having a first conductivity type, a second semiconductor layer having a second conductivity type provided on the first semiconductor layer, and a second semiconductor provided on the second semiconductor layer A silicon carbide substrate including a third semiconductor layer having a first conductivity type separated from the first semiconductor layer by the layer is prepared.
炭化珪素基板にトレンチが形成される。トレンチは、第1の半導体層からなる底面と、第1〜第3の半導体層のそれぞれからなる第1〜第3の側面を有する側壁面とを含む。 A trench is formed in the silicon carbide substrate. The trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers.
側壁面および底面の各々を直接覆う第1の絶縁膜が形成される。第1の絶縁膜は、底面上に位置する第1の底部と、側壁面上に位置する第1の側壁部とを有する。第1の側壁部は、第1〜第3の側面のそれぞれの上に位置する第1〜第3の領域とを有する。 A first insulating film that directly covers each of the side wall surface and the bottom surface is formed. The first insulating film has a first bottom portion located on the bottom surface and a first sidewall portion located on the sidewall surface. The first side wall portion has first to third regions located on each of the first to third side surfaces.
第1の絶縁膜上にシリコン膜が形成される。シリコン膜は、第1の底部上に位置する第2の底部と、第1の側壁部上に位置する第2の側壁部とを有する。第2の側壁部は、第2の底部につながった一方端と、第1および第2の領域のいずれかの上に位置し第3の領域から離れた他方端とを有する。 A silicon film is formed on the first insulating film. The silicon film has a second bottom portion located on the first bottom portion and a second sidewall portion located on the first sidewall portion. The second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region.
シリコン膜を酸化することによって第2の絶縁膜が形成される。第1および第2の絶縁膜はゲート絶縁膜を構成する。 A second insulating film is formed by oxidizing the silicon film. The first and second insulating films constitute a gate insulating film.
ゲート絶縁膜を介してトレンチ上にゲート電極が形成される。 A gate electrode is formed on the trench through the gate insulating film.
本発明によれば、ゲート電極容量を小さくすることができる。 According to the present invention, the gate electrode capacitance can be reduced.
はじめに、実施の形態の概要について、以下の(i)〜(xiii)に記す。
(i) 炭化珪素半導体装置501〜503は、炭化珪素基板100と、ゲート絶縁膜200と、ゲート電極230とを有する。炭化珪素基板100は、第1の導電型を有する第1の半導体層121と、第1の半導体層121上に設けられ第2の導電型を有する第2の半導体層122と、第2の半導体層122上に設けられ第2の半導体層122によって第1の半導体層121と分離され第1の導電型を有する第3の半導体層123とを含む。炭化珪素基板100にはトレンチTRが設けられている。トレンチTRは、第1の半導体層121からなる底面BTと、第1〜第3の半導体層121〜123のそれぞれからなる第1〜第3の側面SW1〜SW3を有する側壁面SWとを含む。ゲート絶縁膜200はトレンチTR上に設けられている。ゲート絶縁膜200は、側壁面SWおよび底面BTの各々を直接覆う第1の絶縁膜201と、第1の絶縁膜201上に設けられた第2の絶縁膜202とを有する。第1の絶縁膜201は、底面BT上に位置する第1の底部201Bと、側壁面SW上に位置する第1の側壁部201Sとを有する。第1の側壁部201Sは、第1〜第3の側面SW1〜SW3のそれぞれの上に位置する第1〜第3の領域201a〜201cを有する。第2の絶縁膜202は、第1の底部201B上に位置する第2の底部202Bと、第1の側壁部201S上に位置する第2の側壁部202Sとを有する。第2の側壁部202Sは、第2の底部202Bにつながった一方端E1と、第1および第2の領域201a,201bのいずれかの上に位置し第3の領域201cから離れた他方端E2とを有する。ゲート電極230はゲート絶縁膜200を介してトレンチTR上に設けられている。
First, the outline of the embodiment will be described in the following (i) to (xiii).
(i) Silicon
この炭化珪素半導体装置501〜503によれば、第1の絶縁膜201とともにゲート絶縁膜200を構成する第2の絶縁膜202は、第1の絶縁膜201の第1の底部201B上だけでなく、第1の絶縁膜201の第1の側壁部201S上にも設けられる。これによりゲート絶縁膜200は、トレンチTRの底面BT上だけでなく、底面BT近傍で底面BTとともに角部CRを構成する側壁面SW上でも、より大きな厚さを有する。よって、トレンチの底面BT上でのみゲート絶縁膜200が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
According to silicon
(ii) 上記(i)において、第2の側壁部202Sの他方端E2は、第1の領域201aおよび第2の領域201bの境界上に位置してもよい。
(ii) In the above (i), the other end E2 of the second
これにより、第2の側壁部202Sは、チャネル面を構成する第2の領域201b上にかぶさらない範囲内で最大限、延ばされる。よってチャネル特性に影響をほとんど与えない範囲内で、ゲート電極容量を効果的に低減することができる。
As a result, the
(iii) 上記(i)において、第2の側壁部202Sの他方端E2は、第2の領域201bから離れて第1の領域201a上に位置してもよい。
(iii) In the above (i), the other end E2 of the second
これにより、第2の側壁部202Sは、チャネル面を構成する第2の領域201bに接近しない範囲内で延ばされる。よって、チャネル特性に影響を与えない範囲内で、ゲート電極容量を低減することができる。
As a result, the
(iv) 上記(i)において、第2の側壁部202Sの他方端E2は、第3の領域201cから離れて第2の領域201b上に位置してもよい。
(iv) In the above (i), the other end E2 of the second
これにより、第2の側壁部202Sが第1の領域201a上にのみ設けられる場合に比して、第2の側壁部202Sがより延ばされる。また、第2の側壁部202Sが、チャネル特性に与える影響の大きい、第2の領域201bと第3の領域201cの境界から離れて設けられる。よって、チャネル特性への影響を抑えつつ、ゲート電極容量をより効果的に低減することができる。
Accordingly, the
(v) 上記(iv)において、第2の半導体層122は不純物濃度がピークとなる深さ位置DPを有し、第2の側壁部202Sの他方端E2は深さ位置DPよりも深くに位置してもよい。
(v) In the above (iv), the
これにより、第2の側壁部202Sが第1の領域201a上にのみ設けられる場合に比して、第2の側壁部202Sがより延ばされる。また、第2の側壁部202Sが、チャネル特性に与える影響の大きい深さ位置DPから離れて設けられる。よって、チャネル特性への影響をより抑えつつ、ゲート電極容量をより効果的に低減することができる。
Accordingly, the
(vi) 上記(i)〜(v)において、第2の側壁部202Sの他方端E2は、第1の側壁部201Sに対して70度未満の傾斜角度AGを有してもよい。
(vi) In the above (i) to (v), the other end E2 of the second
これにより、他方端E2でのゲート絶縁膜200の厚さの変化が緩和される。
(vii) 上記(i)〜(vi)において、第1および第2の絶縁膜201,202のそれぞれは第1および第2の炭素原子濃度を有し、第2の炭素原子濃度は第1の炭素原子濃度よりも小さくてもよい。
Thereby, the change in the thickness of the
(vii) In the above (i) to (vi), each of the first and second insulating
これにより、第2の絶縁膜202は低い炭素原子濃度によって、高い絶縁破壊耐性を有する。よって炭化珪素半導体装置501〜503は大きい耐圧を有する。
Accordingly, the second
(viii) 上記(vii)において、第1の炭素原子濃度は1×1015cm-3より大きく、第2の炭素原子濃度は1×1015cm-3より小さくてもよい。 (viii) In the above (vii), the first carbon atom concentration may be greater than 1 × 10 15 cm −3 and the second carbon atom concentration may be less than 1 × 10 15 cm −3 .
これにより、第2の絶縁膜202の炭素原子濃度が十分に低くされる。よって炭化珪素半導体装置501〜503の耐圧をより大きくすることができる。
Thereby, the carbon atom concentration of the second
(ix) 上記(i)〜(xiii)において、第2の絶縁膜202は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていてもよい。
(ix) In the above (i) to (xiii), the second
これにより炭化珪素半導体装置501〜503の耐圧をより大きくすることができる。
(x) 上記(i)〜(ix)において、第2の絶縁膜202は、シリコンを含み炭素を含まない膜の熱酸化膜であってもよい。
Thereby, the breakdown voltage of silicon
(x) In the above (i) to (ix), the second
これにより炭化珪素半導体装置501〜503の耐圧をより大きくすることができる。
(xi) 炭化珪素半導体装置501〜503の製造方法は、以下の工程を有する。
Thereby, the breakdown voltage of silicon
(xi) The method for manufacturing silicon
第1の導電型を有する第1の半導体層121と、第1の半導体層121上に設けられ第2の導電型を有する第2の半導体層122と、第2の半導体層122上に設けられ第2の半導体層122によって第1の半導体層121と分離され第1の導電型を有する第3の半導体層123とを含む炭化珪素基板100が準備される。
Provided on the
炭化珪素基板100にトレンチTRが形成される。トレンチTRは、第1の半導体層121からなる底面BTと、第1〜第3の半導体層121〜123のそれぞれからなる第1〜第3の側面SW1〜SW3を有する側壁面SWとを含む。
Trench TR is formed in
側壁面SWおよび底面BTの各々を直接覆う第1の絶縁膜201が形成される。第1の絶縁膜201は、底面BT上に位置する第1の底部201Bと、側壁面SW上に位置する第1の側壁部201Sとを有する。第1の側壁部201Sは、第1〜第3の側面SW1〜SW3のそれぞれの上に位置する第1〜第3の領域201a〜201cとを有する。
A first insulating
第1の絶縁膜201上にシリコン膜302が形成される。シリコン膜302は、第1の底部201B上に位置する第2の底部302Bと、第1の側壁部201S上に位置する第2の側壁部302Sとを有する。第2の側壁部302Sは、第2の底部302Bにつながった一方端E1と、第1および第2の領域201a,201bのいずれかの上に位置し第3の領域201cから離れた他方端E2とを有する。
A
シリコン膜302を酸化することによって第2の絶縁膜202が形成される。第1および第2の絶縁膜201,202はゲート絶縁膜200を構成する。
The second
ゲート絶縁膜200を介してトレンチTR上にゲート電極230が形成される。
上記の製造方法によれば、第1の絶縁膜201とともにゲート絶縁膜200を構成する第2の絶縁膜202は、第1の絶縁膜201の第1の底部201B上だけでなく、第1の絶縁膜201の第1の側壁部201S上にも設けられる。これによりゲート絶縁膜200は、トレンチの底面BT上だけでなく、底面BT近傍で底面BTとともに角部CRを構成する側壁面SW面上でも、より大きな厚さを有する。よって、トレンチの底面BT上でのみゲート絶縁膜200が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
According to the manufacturing method described above, the second
(xii) 上記(xi)において、シリコン膜302を酸化することによって第2の絶縁膜202を形成する工程は、800℃以上1150℃以下で行われてもよい。
(xii) In the above (xi), the step of forming the second
シリコン膜302を800℃以上で酸化することにより、シリコン膜302の表面荒れを抑制することができる。またシリコン膜を1150℃以下で酸化することにより、シリコン膜302が酸化されて形成された二酸化珪素からなる第2の絶縁膜202の蒸気圧が上昇することを抑制することができる。結果として、第2の絶縁膜202の形状を維持することができる。
By oxidizing the
(xiii) 上記(xi)において、第2の絶縁膜202を形成する工程は、第1の側壁部201Sに対する、第2の側壁部202Sの他方端E2の角度AGが小さくなるように、第2の側壁部202Sを加熱する工程を含んでもよい。
(xiii) In the above (xi), the step of forming the second
これにより、他方端E2でのゲート絶縁膜200の厚さの変化が緩和される。
(xiv) 上記(xiii)において、第2の側壁部202Sを加熱する工程は1300℃以上1400℃以下で行なわれてもよい。
Thereby, the change in the thickness of the
(xiv) In the above (xiii), the step of heating the
これにより、他方端E2の角度AGを、過度に高い温度を用いることなく、十分に小さくすることができる。 Thereby, the angle AG of the other end E2 can be made sufficiently small without using an excessively high temperature.
次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態1〜3と、その補足事項とについて説明する。なお本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、"−"(バー)を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
Next, as a more detailed description of the embodiment of the present invention,
(実施の形態1)
図1に示すように、本実施の形態の縦型MOSFET501(炭化珪素半導体装置)は、エピタキシャル基板100(炭化珪素基板)と、ゲート絶縁膜200と、ゲート電極230と、層間絶縁膜203と、ソース電極221と、ドレイン電極211と、ソース配線222と、保護電極212とを有する。
(Embodiment 1)
As shown in FIG. 1, a vertical MOSFET 501 (silicon carbide semiconductor device) of the present embodiment includes an epitaxial substrate 100 (silicon carbide substrate), a
エピタキシャル基板100は、炭化珪素から作られており、単結晶基板110およびその上に設けられたエピタキシャル層を有する。単結晶基板110はn型(第1の導電型)を有する。単結晶基板110の一方主面(図1における上面)の面方位(hklm)は、好ましくは負のmを有し、より好ましくはおおよそ(000−1)面である。エピタキシャル層は、n-層121(第1の半導体層)と、p型ボディ層122(第2の半導体層)と、n領域123(第3の半導体層)と、コンタクト領域124とを有する。エピタキシャル基板100の炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ4Hを有する。n-層121は、ドナーが添加されていることでn型を有する。n-層121へのドナーの添加は好ましくは、イオン注入によってではなく、n-層121のエピタキシャル成長時の不純物添加によって行われていることが好ましい。n-層121のドナー濃度は、単結晶基板110のドナー濃度よりも低いことが好ましい。n-層121のドナー濃度は、好ましくは1×1015cm-3以上5×1016cm-3以下であり、たとえば8×1015cm-3である。p型ボディ層122は、n-層121上に設けられており、アクセプタが添加されていることでp型(第2の導電型)を有する。p型ボディ層122のアクセプタ濃度は、たとえば1×1018cm-3である。n領域123はn型を有する。n領域123は、p型ボディ層122上に設けられており、p型ボディ層122によってn-層121と分離されている。コンタクト領域124はp型を有する。コンタクト領域124は、p型ボディ層122につながるようにp型ボディ層122の一部の上に形成されている。
さらに図2および図3を参照して、エピタキシャル基板100にはトレンチTRが設けられている。トレンチTRは、n領域123およびp型ボディ層122を貫通してn-層121に至る側壁面SWと、n-層121からなる底面BTとを有する。側壁面SWはp型ボディ層122上においてチャネル面CH(図3)を含む。底面BTは、エピタキシャル基板100の主面とほぼ平行な平坦面である。エピタキシャル基板100がトレンチTRを有するということは、単結晶基板110の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板110の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底部が六角形状となっており、その側壁は単結晶基板110の上面に対して傾斜している。これによりトレンチTRは開口側に向かって拡がっている。好ましくは側壁面SWは、特にp型ボディ層122上において、所定の結晶面(特殊面とも称する)を有する。特殊面の詳細については後述する。
2 and 3,
さらに図4を参照して、側壁面SWは、n-層121、p型ボディ層122およびn領域123のそれぞれからなる第1〜第3の側面SW1〜SW3を有する。
Further, referring to FIG. 4, side wall surface SW has first to third side surfaces SW1 to SW3 each including n − layer 121, p
ゲート絶縁膜200はトレンチTR上に設けられている。ゲート絶縁膜200はトレンチTR内においてエピタキシャル基板100とゲート電極230とを隔てている。ゲート絶縁膜200は、側壁面SWおよび底面BTの各々を直接覆う第1の絶縁膜201と、第1の絶縁膜201上に設けられた第2の絶縁膜202とを有する。第1および第2の絶縁膜201,202のそれぞれは第1および第2の炭素原子濃度を有する。第2の炭素原子濃度は第1の炭素原子濃度よりも小さくてもよい。第1の炭素原子濃度は1×1015cm-3より大きくてもよい。第2の炭素原子濃度は、1×1015cm-3より小さくてもよく、実質的に濃度がゼロであってもよい。
第1の絶縁膜201は、底面BT上に位置する第1の底部201Bと、側壁面SW上に位置する第1の側壁部201Sとを有する。第1の側壁部201Sは、第1〜第3の側面SW1〜SW3のそれぞれの上に位置する第1〜第3の領域201a〜201cを有する。第1の絶縁膜201は、酸化膜であることが好ましく、エピタキシャル基板100のトレンチTRの表面を熱酸化することによって得られたものあることがより好ましい。
The first
さらに図5を参照して、第2の絶縁膜202は、第1の絶縁膜201を介して、底面BTと側壁面SWとがなす角部CR(図1)上に位置する部分を有する。具体的には、第2の絶縁膜202は、第1の底部201B上に位置する第2の底部202Bと、第1の側壁部201S上に位置する第2の側壁部202Sとを有する。第2の側壁部202Sは、第2の底部202Bにつながった一方端E1と、第1および第2の領域201a,201b(図4)のいずれかの上に位置し第3の領域から離れた他方端E2とを有する。本実施の形態においては、他方端E2は、第3の領域201cから離れて第2の領域201b上に位置している。他方端E2は、第1の側壁部201Sに対して傾斜角度AG(図5)を有する。傾斜角度AGは、他方端E2の表面の先端部分と、第1の側壁部201Sの表面のうち他方端E2が接する部分とがなす角度のことである。傾斜角度AGは70度未満であることが好ましい。第2の半導体層122は不純物濃度がピークとなる深さ位置DP(図5)を有してもよく、この場合、他方端E2は深さ位置DPよりも深くに位置することが好ましい。第2の絶縁膜202は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていてもよい。第2の絶縁膜202は、シリコンを含み炭素を含まない膜の熱酸化膜であってもよく、たとえばSiO2から作られている。
Further, referring to FIG. 5, second insulating
ゲート絶縁膜200は、トレンチTRの底面BT上において第1および第2の絶縁膜201,202を有する部分を含み、この部分は厚さd0を有する。またゲート絶縁膜200は、トレンチTRの側壁面SW上において第1の絶縁膜201を有しかつ第2の絶縁膜202を有しない部分、すなわち第1の絶縁膜201のみからなる部分を有し、この部分は厚さd1を有する。またゲート絶縁膜200は、トレンチTRの側壁面SWの第1の側面SW1上において第1および第2の絶縁膜201,202を有する部分を含み、この部分は厚さd2を有する。好ましくはd2>d1×1.5が満たされる。好ましくはd2<d1×5が満たされる。好ましくはd0>d1が満たされる。好ましくはd0≧d2が満たされる。
ゲート電極230はトレンチTR内に設けられている。具体的にはゲート電極230はゲート絶縁膜200を介してトレンチTR上に設けられている。ゲート電極230は第1の絶縁膜201の第2の領域201bに接している。ゲート電極230の上面は、ゲート絶縁膜200のうちn領域123の上面上に位置する部分の上面とほぼ同じ高さになっている。層間絶縁膜203は、ゲート絶縁膜200のうちn領域123の上面上にまで延在する部分とゲート電極230とを覆うように設けられている。
ソース電極221は、層間絶縁膜203を貫通してn領域123およびコンタクト領域124の各々に接している。ソース配線222はソース電極221に接するようにソース電極221および層間絶縁膜203上に設けられている。ドレイン電極211は、エピタキシャル基板100の、トレンチTRが設けられた面と反対の面の上に設けられている。保護電極212はドレイン電極211を被覆している。
次にMOSFET501(図1)の製造方法について説明する。
図6に示すように、単結晶基板110上にn-層121がエピタキシャル成長により形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン(SiH4)とプロパン(C3H8)との混合ガスを用い、キャリアガスとしてたとえば水素ガス(H2)を用いたCVD(Chemical Vapor Deposition)法により行うことができる。また、このときドナーとしてたとえば窒素(N)やリン(P)を導入することが好ましい。次に、n-層121上のp型ボディ層122と、p型ボディ層122上のn領域123とが形成される。具体的には、n-層121の上面にイオン注入が行われる。p型ボディ層122を形成するためのイオン注入においては、たとえばアルミニウム(Al)などのアクセプタがイオン注入される。またn領域123を形成するためのイオン注入においては、たとえばリン(P)などのドナーがイオン注入される。これにより、n-層121と、p型ボディ層122と、n領域123とを有するエピタキシャル基板100が形成される。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。次に、イオン注入によってコンタクト領域124が形成される。次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは1500℃以上1900℃以下であり、たとえば1700℃程度である。熱処理の時間は、たとえば30分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばAr雰囲気である。以上のように炭化珪素基板100が準備される。
Next, a method for manufacturing MOSFET 501 (FIG. 1) will be described.
As shown in FIG. 6, n − layer 121 is formed on
図7に示すように、エピタキシャル基板100上に、n領域123を部分的に露出する開口部を有するマスク401が形成される。開口部はトレンチTR(図1)の位置に対応して形成される。マスク401としては、たとえば、熱酸化によって形成されたシリコン酸化膜を用いることができる。
As shown in FIG. 7, a
図8に示すように、マスク401の開口部において、n領域123と、p型ボディ層122と、n-層121の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング(RIE)、特に誘導結合プラズマ(ICP)RIEを用いることができる。具体的には、たとえば反応ガスとしてSF6またはSF6とO2との混合ガスを用いたICP−RIEを用いることができる。このようなエッチングにより、トレンチTR(図1)が形成されるべき領域に、側壁が単結晶基板110の主表面に対してほぼ垂直な内面SVを有する凹部TQを形成することができる。
As shown in FIG. 8, in the opening of
次に、マスク401を用いてエピタキシャル基板100がエッチングされる。具体的には、エピタキシャル基板100に対して、凹部TQの内面SVにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも1種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板100を加熱することによって行い得る。少なくとも1種類以上のハロゲン原子は、塩素(Cl)原子およびフッ素(F)原子の少なくともいずれかを含む。この雰囲気は、たとえば、Cl2、BCL3、SF6、またはCF4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば700℃以上1000℃以下として、熱エッチングが行われる。なお、反応ガスは、塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素(N2)ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を700℃以上1000℃以下とした場合、SiCのエッチング速度はたとえば約70μm/時になる。また、この場合に、酸化珪素から作られたマスク401は、SiCに対する選択比が極めて大きいので、SiCのエッチング中に実質的にエッチングされない。
Next, the
図9に示すように、上記の熱エッチングにより炭化珪素基板100にトレンチTRが形成される。トレンチTRの形成の際、エピタキシャル基板100は、矢印SEで示すようにマスク401の開口部からサイドエッチングされるようにエッチングされる。またこの熱エッチングの際、トレンチTRの側壁面SW上、特にそのp型ボディ層122からなる部分の上に、特殊面が自己形成される。
As shown in FIG. 9, trench TR is formed in
図10に示すように、側壁面SWおよび底面BTの各々を直接覆う第1の絶縁膜201が形成される。言い換えれば、第1の絶縁膜201は、底面BT上に直接位置する部分と、側壁面SW上に直接位置する部分とを有する。第1の絶縁膜201の形成は、トレンチTRの底面BTおよび側壁面SWの熱酸化によって行ない得る。
As shown in FIG. 10, a first
図11に示すように、第1の絶縁膜201上にシリコン膜302が形成される。シリコン膜302の形成は、たとえば化学気相成長(CVD)法により行ない得る。
As shown in FIG. 11, a
図12に示すように、第1の絶縁膜201およびシリコン膜302を介してトレンチTRを埋めるように、シリコン膜302上にレジスト層402が形成される。レジスト層402の形成はレジスト液の塗布によって行ない得る。次にレジスト層402およびシリコン膜302の一部がエッチングされる。このエッチングは、エッチングマスクを用いることなく行なわれ得る。すなわち、いわゆるエッチバックによって行なわれ得る。
As shown in FIG. 12, a resist
図13に示すように、上記のエッチングにより、トレンチTRの一部のみを埋めるように底面BT上にレジスト層402およびシリコン膜302が残存する。シリコン膜302は、第1の底部201B上に位置する第2の底部302Bと、第1の側壁部201S上に位置する第2の側壁部302Sとを有する。第2の側壁部302Sは、第2の底部302Bにつながった一方端E1と、第2の領域201b上に位置し第3の領域201cから離れた他方端E2とを有する。次にレジスト層402が除去される(図14)。次に、第1の絶縁膜201のうちシリコン膜302によって覆われておらず露出した部分がエッチングにより除去される(図15)。
As shown in FIG. 13, the resist
次に、第1の絶縁膜201およびシリコン膜302が設けられたトレンチTRが熱酸化される。これにより、シリコン膜302と、トレンチTRの側壁面SWのうち露出された部分とが熱酸化される。シリコン膜302は、たとえば800℃以上1150℃以下で熱酸化される。この熱酸化によりシリコン膜302から第2の絶縁膜202が形成される(図16)。第1および第2の絶縁膜201,202はゲート絶縁膜200を構成する。
Next, the trench TR provided with the first insulating
好ましくは、シリコン膜302は、たとえば950℃以上1100℃以下で熱酸化される。シリコン膜302を950℃より低い温度で酸化した場合、シリコン膜302が酸化されて形成された二酸化珪素膜の粘性流動による応力緩和が働かないため、粒界付近のシリコンが表面側に移動し、シリコン膜302の表面で結晶粒が成長して突起を生成すると考えられる。そこで、シリコン膜302を950℃以上で酸化することにより、上記突起の生成を抑制することができるので、第2の絶縁膜202の表面荒れを効果的に抑制することができる。一方、シリコン膜302を1100℃より高い温度で酸化すると、二酸化珪素からなる第1の絶縁膜201とシリコン膜302とが化学反応を起こし酸化珪素を形成するため第2の絶縁膜202の形状を維持することが困難となる。そこで、シリコン膜302を1100℃以下で酸化することにより、酸化珪素の蒸気圧の上昇を抑制することで、第2の絶縁膜202の形状を効果的に維持することができる。
Preferably,
図17に示すように、第2の絶縁膜202を形成する際に、第2の側壁部202Sが十分な温度で加熱されることで、角度AG(図5)が小さくされる。この加熱の温度は、1300℃以上1400℃以下が好ましい。この加熱を酸化雰囲気中で行なうことで、第1の絶縁膜201の膜厚をより厚くし得る。
As shown in FIG. 17, when the second
図18に示すように、トレンチTR上にゲート絶縁膜200を介してゲート電極230が形成される。ゲート電極230の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とCMP(Chemical Mechanical Polishing)とによって行い得る。
As shown in FIG. 18,
再び図1を参照して、ゲート電極230の露出面を覆うようにゲート電極230およびゲート絶縁膜200上に層間絶縁膜203が形成される。層間絶縁膜203およびゲート絶縁膜200に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてn領域123およびコンタクト領域124の各々が露出される。次に、メサ構造の上面においてn領域123およびコンタクト領域124の各々に接するソース電極221が形成される。ソース配線222、ドレイン電極211および保護電極212が形成される。これにより、MOSFET501が得られる。
Referring again to FIG. 1,
本実施の形態によれば、図5に示すように、第1の絶縁膜201とともにゲート絶縁膜200を構成する第2の絶縁膜202は、第1の絶縁膜201の第1の底部201B上だけでなく、第1の絶縁膜201の第1の側壁部201S上にも設けられる。これによりゲート絶縁膜200は、トレンチTRの底面BT上だけでなく、底面BT近傍で底面BTとともに角部CRを構成する側壁面SW上でも、より大きな厚さを有する。よって、トレンチの底面BT上でのみゲート絶縁膜200が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
According to the present embodiment, as shown in FIG. 5, the second
またMOSFET501に接続されている負荷が短絡した際に、チャネル面CHに大電流が流れることでゲート絶縁膜200の温度が上昇する。この結果、ゲート絶縁膜200の絶縁性が低下することで、リーク電流が流れる。このリーク電流は、チャネル電流が集中し、かつゲート絶縁膜200に対して比較的高い電圧が印加される箇所である、第1および第2の領域201a,201b(図4)の境界近傍において特に問題となる。本実施の形態によれば、このようなリーク電流が最も流れやすい箇所に、第2の絶縁膜202の第2の側壁部202Sが設けられている。これによりリーク電流を抑制することができる。チャネル面CH(図3)が特殊面の場合、チャネル面CHの高い移動度に起因して上記の温度上昇が顕著となるので、リーク電流を抑制することは特に重要である。
Further, when the load connected to the
また上記境界近傍では、p型ボディ層122の不純物濃度が、深さ位置DP(図5)に比して低くされることが多い。この場合に、ドレイン電圧が大きいと短チャンネル効果が起きやすくなる。本実施の形態によれば、このような短チャンネル効果の影響を軽減することができる。またそれにより短絡耐量を改善することができる。
Further, in the vicinity of the boundary, the impurity concentration of the p-
d2>d1×1.5が満たされるようにd2が大きくされる場合、上述した効果をより十分に得られる。また過度にd2が大きくされると、角部CR(図1)近傍での電流の拡がりが阻害されることでオン抵抗が大きくなってしまうので、d2<d1×5が満たされることが好ましい。 If d 2> d 1 × 1.5 is d 2 is increased to be filled, obtained the above effect more fully. Further, if d 2 is excessively increased, the on-resistance increases due to the inhibition of current spreading in the vicinity of the corner CR (FIG. 1), so that d 2 <d 1 × 5 is satisfied. Is preferred.
また図4に示すように、第2の側壁部202Sの他方端E2は、第3の領域201cから離れて第2の領域201b上に位置している。これにより、第2の側壁部202Sが第1の領域201a上にのみ設けられる場合に比して、第2の側壁部202Sがより延ばされる。また、第2の側壁部202Sが、チャネル特性に与える影響の大きい、第2の領域201bと第3の領域201cの境界から離れて設けられる。よって、チャネル特性への影響を抑えつつ、ゲート電極容量をより効果的に低減することができる。
As shown in FIG. 4, the other end E2 of the second
また第2の半導体層122は不純物濃度がピークとなる深さ位置DP(図5)を有し、第2の側壁部202Sの他方端E2は深さ位置DPよりも深くに位置することが好ましい。これにより、第2の側壁部202Sが第1の領域201a上にのみ設けられる場合に比して、第2の側壁部202Sがより延ばされる。また、第2の側壁部202Sが、チャネル特性に与える影響の大きい深さ位置DPから離れて設けられる。よって、チャネル特性への影響をより抑えつつ、ゲート電極容量をより効果的に低減することができる。
The
第2の側壁部202Sの他方端E2は、第1の側壁部201Sに対して70度未満の傾斜角度AGを有することが好ましい。これにより、他方端E2でのゲート絶縁膜200の厚さの変化が緩和される。
The other end E2 of the second
第1および第2の絶縁膜201,202のそれぞれは第1および第2の炭素原子濃度を有し、第2の炭素原子濃度は第1の炭素原子濃度よりも小さいことが好ましい。これにより、第2の絶縁膜202は低い炭素原子濃度によって、高い絶縁破壊耐性を有する。よって炭化珪素半導体装置501は大きい耐圧を有する。なお、第1の絶縁膜201は、炭化珪素からなるトレンチTRの底面BTおよび側壁面SWを熱酸化することにより形成されるため、炭化珪素に由来する炭素を多く含む。一方、第2の絶縁膜202は、シリコン膜302を酸化することにより形成される。そのため、第2の絶縁膜202の炭素原子濃度は、第1の絶縁膜201の炭素原子濃度よりも小さくなる。
Each of the first and second insulating
第1の炭素原子濃度は1×1015cm-3より大きく、第2の炭素原子濃度は1×1015cm-3より小さいことが好ましい。これにより、第2の絶縁膜202の炭素原子濃度が十分に低くされる。よって炭化珪素半導体装置501の耐圧をより大きくすることができる。
The first carbon atom concentration is preferably greater than 1 × 10 15 cm −3 and the second carbon atom concentration is preferably less than 1 × 10 15 cm −3 . Thereby, the carbon atom concentration of the second
第2の絶縁膜202は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていることが好ましい。これにより炭化珪素半導体装置501の耐圧をより大きくすることができる。
The second
第2の絶縁膜202は、シリコンを含み炭素を含まない膜の熱酸化膜であることが好ましい。これにより炭化珪素半導体装置501の耐圧をより大きくすることができる。
The second
シリコン膜302を酸化することによって第2の絶縁膜202を形成する工程は、800℃以上1150℃以下で行われることが好ましい。シリコン膜302を800℃以上で酸化することにより、シリコン膜302の表面荒れを抑制することができる。またシリコン膜を1150℃以下で酸化することにより、シリコン膜302が酸化されて形成された酸化珪素からなる第2の絶縁膜202の蒸気圧が上昇することを抑制することができる。結果として、第2の絶縁膜202の形状を維持することができる。
The step of forming the second
第2の絶縁膜202を形成する工程は、第1の側壁部201Sに対する、第2の側壁部202Sの他方端E2の角度AGが小さくなるように、第2の側壁部202Sを加熱する工程を含むことが好ましい。これにより、他方端E2でのゲート絶縁膜200の厚さの変化が緩和される。この工程は1300℃以上1400℃以下で行なわれることが好ましい。これにより、他方端E2の角度AGを、過度に高い温度を用いることなく、十分に小さくすることができる。
The step of forming the second
なお本実施の形態においては第2の絶縁膜202の形成方法として、シリコン膜の熱酸化を用いる方法について説明したが、第2の絶縁膜202は堆積法によって形成されてもよく、たとえばCVD法によって直接形成されてもよい。また「第1の導電型」がn型であり「第2の導電型」がp型であるが、これらの導電型が入れ替えられもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。なお、より高いチャネル移動度を得るためには、「第1の導電型」がn型であることが好ましい。また炭化珪素半導体装置は、MOSFETに限定されるものではなく、たとえばトレンチ型IGBT(Insulated Gate Bipolar Transistor)であってもよい。
Note that although a method using thermal oxidation of a silicon film has been described as a method for forming the second
(実施の形態2)
図19に示すように、本実施の形態のMOSFET502(炭化珪素半導体装置)においては、第2の絶縁膜202の第2の側壁部202Sの他方端E2は、第1の領域201aおよび第2の領域201bの境界上に位置している。ここでの「境界上に位置し」とは、ゲート電極容量およびチャネル特性の各々が実質的に同程度に保持される範囲内で、誤差を許容するものである。具体的には±0.1μm程度の誤差は許容される。このような第2の側壁部202Sを得るためには、たとえば、実施の形態1におけるエッチバック工程(図13)をより進行させ、シリコン膜302の第2の側壁部302Sの他方端E2を、上記境界の近傍に合わせればよい。なお上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
(Embodiment 2)
As shown in FIG. 19, in MOSFET 502 (silicon carbide semiconductor device) of the present embodiment, the other end E2 of second
本実施の形態によれば、第2の側壁部202Sは、チャネル面を構成する第2の領域201b上にかぶさらない範囲内で最大限、延ばされる。よってチャネル特性に影響をほとんど与えない範囲内で、ゲート電極容量を効果的に低減することができる。
According to the present embodiment, the second
(実施の形態3)
図20に示すように、本実施の形態のMOSFET503(炭化珪素半導体装置)においては、第2の絶縁膜202の第2の側壁部202Sの他方端E2は、第2の領域201bから離れて第1の領域201a上に位置している。好ましくは、他方端E2は第2の領域201bから0.1μmよりも大きく離される。このような第2の側壁部202Sを得るためには、たとえば、実施の形態1におけるエッチバック工程(図13)をより進行させ、シリコン膜302の第2の側壁部302Sの他方端E2を、第2の領域201bから離して第1の領域201a上に位置させればよい。なお上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
(Embodiment 3)
As shown in FIG. 20, in MOSFET 503 (silicon carbide semiconductor device) of the present embodiment, the other end E2 of second
本実施の形態によれば、第2の側壁部202Sは、チャネル面を構成する第2の領域201bに接近しない範囲内で延ばされる。よって、チャネル特性に影響を与えない範囲内で、ゲート電極容量を低減することができる。
According to the present embodiment, the
(特殊面を有する表面)
上述したように、トレンチTRの側壁面SW(図1)は好ましくは、特にp型ボディ層122上において、所定の結晶面(特殊面とも称する)を有する。このような側壁面SWは、図21に示すように、面方位{0−33−8}を有する面S1(第1の面)を含む。面S1は好ましくは面方位(0−33−8)を有する。
(Surface with special surface)
As described above, sidewall surface SW (FIG. 1) of trench TR preferably has a predetermined crystal plane (also referred to as a special plane), particularly on p-
より好ましくは、側壁面SWは面S1を微視的に含み、側壁面SWはさらに、面方位{0−11−1}を有する面S2(第2の面)を微視的に含む。ここで「微視的」とは、原子間隔の2倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばTEM(Transmission Electron Microscope)を用いることができる。面S2は好ましくは面方位(0−11−1)を有する。 More preferably, the side wall surface SW microscopically includes a surface S1, and the side wall surface SW further microscopically includes a surface S2 (second surface) having a surface orientation {0-11-1}. Here, “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing. As a microscopic structure observation method, for example, a TEM (Transmission Electron Microscope) can be used. The plane S2 preferably has a plane orientation (0-11-1).
好ましくは、側壁面SWの面S1および面S2は、面方位{0−11−2}を有する複合面SRを構成している。すなわち複合面SRは、面S1およびS2が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、TEMまたはAFM(Atomic Force Microscopy)により観察し得る。この場合、複合面SRは{000−1}面に対して巨視的に62°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なX線回折を用いた方法を用い得る。好ましくは複合面SRは面方位(0−11−2)を有する。この場合、複合面SRは(000−1)面に対して巨視的に62°のオフ角を有する。 Preferably, surface S1 and surface S2 of side wall surface SW constitute composite surface SR having a plane orientation {0-11-2}. That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the {000-1} plane. Here, “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used. Preferably, composite surface SR has a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) plane.
好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向CDは、上述した周期的繰り返しが行われる方向に沿っている。 Preferably, the channel direction CD, which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
次に、複合面SRの詳細な構造について説明する。
一般に、ポリタイプ4Hの炭化珪素単結晶を(000−1)面から見ると、図22に示すように、Si原子(またはC原子)は、A層の原子(図中の実線)と、この下に位置するB層の原子(図中の破線)と、この下に位置するC層の原子(図中の一点鎖線)と、この下に位置するB層の原子(図示せず)とが繰り返し設けられている。つまり4つの層ABCBを1周期としてABCBABCBABCB・・・のような周期的な積層構造が設けられている。
Next, the detailed structure of the composite surface SR will be described.
In general, when a silicon carbide single crystal of polytype 4H is viewed from the (000-1) plane, as shown in FIG. 22, Si atoms (or C atoms) are atoms of A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
図23に示すように、(11−20)面(図22の線XXIII−XXIIIの断面)において、上述した1周期を構成する4つの層ABCBの各層の原子は、(0−11−2)面に完全に沿うようには配列されていない。図23においてはB層の原子の位置を通るように(0−11−2)面が示されており、この場合、A層およびC層の各々の原子は(0−11−2)面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が(0−11−2)に限定されたとしても、この表面は、微視的には様々な構造をとり得る。 As shown in FIG. 23, in the (11-20) plane (the cross section taken along line XXIII-XXIII in FIG. 22), the atoms in each of the four layers ABCB constituting one period described above are (0-11-2) It is not arranged to be completely along the plane. In FIG. 23, the (0-11-2) plane is shown so as to pass through the position of the atoms in the B layer. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when the atomic level structure is ignored is limited to (0-11-2), this surface is microscopic. Can take various structures.
図24に示すように、複合面SRは、面方位(0−33−8)を有する面S1と、面S1につながりかつ面S1の面方位と異なる面方位を有する面S2とが交互に設けられることによって構成されている。面S1および面S2の各々の長さは、Si原子(またはC原子)の原子間隔の2倍である。なお面S1および面S2が平均化された面は、(0−11−2)面(図23)に対応する。 As shown in FIG. 24, in the composite surface SR, a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being. The length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms). Note that the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 23).
図25に示すように、複合面SRを(01−10)面から見て単結晶構造は、部分的に見て立方晶と等価な構造(面S1の部分)を周期的に含んでいる。具体的には複合面SRは、上述した立方晶と等価な構造における面方位(001)を有する面S1と、面S1につながりかつ面S1の面方位と異なる面方位を有する面S2とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位(001)を有する面(図25においては面S1)と、この面につながりかつこの面方位と異なる面方位を有する面(図25においては面S2)とによって表面を構成することは4H以外のポリタイプにおいても可能である。ポリタイプは、たとえば6Hまたは15Rであってもよい。 As shown in FIG. 25, when the composite surface SR is viewed from the (01-10) plane, the single crystal structure periodically includes a structure (part of the surface S1) equivalent to a cubic crystal when viewed partially. Specifically, in the composite surface SR, a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in. Thus, a plane having a plane orientation (001) in the structure equivalent to a cubic crystal (plane S1 in FIG. 25) and a plane connected to this plane and having a plane orientation different from this plane orientation (plane in FIG. 25) It is also possible for polytypes other than 4H to constitute the surface with S2). The polytype may be 6H or 15R, for example.
次に図26を参照して、側壁面SWの結晶面と、チャネル面の移動度MBとの関係について説明する。図26のグラフにおいて、横軸は、チャネル面を有する側壁面SWの巨視的な面方位と(000−1)面とのなす角度D1を示し、縦軸は移動度MBを示す。プロット群CMは側壁面SWが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群MCはそのような熱エッチングがなされない場合に対応する。 Next, the relationship between the crystal plane of the side wall surface SW and the mobility MB of the channel surface will be described with reference to FIG. In the graph of FIG. 26, the horizontal axis indicates the angle D1 between the macroscopic plane orientation of the side wall surface SW having the channel surface and the (000-1) plane, and the vertical axis indicates the mobility MB. The plot group CM corresponds to the case where the side wall surface SW is finished as a special surface by thermal etching, and the plot group MC corresponds to the case where such thermal etching is not performed.
プロット群MCにおける移動度MBは、チャネル面の表面の巨視的な面方位が(0−33−8)のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が(0−33−8)とされることによって、微視的な面方位(0−33−8)、つまり原子レベルまで考慮した場合の面方位(0−33−8)が形成される割合が確率的に高くなったためと考えられる。 The mobility MB in the plot group MC was maximized when the macroscopic plane orientation of the surface of the channel surface was (0-33-8). This is because when the thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the microscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) when considering even the atomic level is stochastically increased.
一方、プロット群CMにおける移動度MBは、チャネル面の表面の巨視的な面方位が(0−11−2)のとき(矢印EX)に最大となった。この理由は、図24および図25に示すように、面方位(0−33−8)を有する多数の面S1が面S2を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位(0−33−8)が占める割合が高くなったためと考えられる。 On the other hand, the mobility MB in the plot group CM is maximized when the macroscopic surface orientation of the channel surface is (0-11-2) (arrow EX). The reason for this is that, as shown in FIG. 24 and FIG. 25, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so This is probably because the ratio of the visual plane orientation (0-33-8) is increased.
なお移動度MBは複合面SR上において方位依存性を有する。図27に示すグラフにおいて、横軸はチャネル方向と<0−11−2>方向との間の角度D2を示し、縦軸はチャネル面の移動度MB(任意単位)を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度MBを大きくするには、チャネル方向CD(図21)が有する角度D2は、0°以上60°以下であることが好ましく、ほぼ0°であることがより好ましいことがわかった。 The mobility MB has orientation dependency on the composite surface SR. In the graph shown in FIG. 27, the horizontal axis indicates the angle D2 between the channel direction and the <0-11-2> direction, and the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface. A broken line is added to make the graph easier to see. From this graph, in order to increase the channel mobility MB, the angle D2 of the channel direction CD (FIG. 21) is preferably 0 ° or more and 60 ° or less, and more preferably substantially 0 °. all right.
図28に示すように、側壁面SWは複合面SRに加えてさらに面S3(第3の面)を含んでもよい。より具体的には、面S3および複合面SRが周期的に繰り返されることによって構成された複合面SQを側壁面SWが含んでもよい。この場合、側壁面SWの{000−1}面に対するオフ角は、理想的な複合面SRのオフ角である62°からずれる。このずれは小さいことが好ましく、±10°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{0−33−8}面となる表面がある。より好ましくは、側壁面SWの(000−1)面に対するオフ角は、理想的な複合面SRのオフ角である62°からずれる。このずれは小さいことが好ましく、±10°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が(0−33−8)面となる表面がある。 As shown in FIG. 28, side wall surface SW may further include a surface S3 (third surface) in addition to composite surface SR. More specifically, the sidewall surface SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR. In this case, the off angle of the side wall surface SW with respect to the {000-1} plane deviates from 62 °, which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ± 10 °. As a surface included in such an angle range, for example, there is a surface whose macroscopic plane orientation is a {0-33-8} plane. More preferably, the off angle of the side wall surface SW with respect to the (000-1) plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ± 10 °. As a surface included in such an angle range, for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
このような周期的構造は、たとえば、TEMまたはAFMにより観察し得る。 Such a periodic structure can be observed, for example, by TEM or AFM.
まず、実施例および比較例に係るMOSFETを準備した。実施例に係るMOSFETとして、上記図20に記載の構造を有するMOSFETを準備した。具体的には、実施例に係るMOSFETのゲート絶縁膜200は、第1の絶縁膜201と、第1の絶縁膜201の一部上に設けられた第2の絶縁膜202とを含んでいる。言い換えれば、実施例に係るMOSFETは、トレンチTRの側壁面SWに対向するゲート絶縁膜200を厚膜化した構造を有している。第2の絶縁膜202の第2の側壁部202Sの他方端E2は、第2の領域201bから離れて第1の領域201a上に位置している。トレンチTRの底面BTの法線方向に沿った第1の絶縁膜201の底部から第2の絶縁膜202の第2の側壁部202Sの他方端E2までの距離は0.67μmであった。第2の絶縁膜202の厚みは200nmであった。第2の絶縁膜202の他方端E2の角度AG(図5参照)は、チャネル部分で67°であり、斜面平均で62°程度であった。実施例に係るMOSFETは、第1の絶縁膜301およびシリコン膜302を1100℃で95分間酸化した後、1350℃で3分間酸化することにより、第1の絶縁膜201および第2の絶縁膜202からなるゲート絶縁膜200を形成した。その後、第1の絶縁膜201および第2の絶縁膜202を含むゲート絶縁膜200が形成された炭化珪素基板100をNO雰囲気中1350℃の温度で28分間熱処理した。その後、第1の絶縁膜201および第2の絶縁膜202を含むゲート絶縁膜200が形成された炭化珪素基板100をAr雰囲気中1350℃の温度で40分間熱処理した。
First, MOSFETs according to examples and comparative examples were prepared. A MOSFET having the structure shown in FIG. 20 was prepared as a MOSFET according to the example. Specifically, the
比較例に係るMOSFETのゲート絶縁膜200は、第1の絶縁膜201のみから形成されており、第2の絶縁膜202を有していない。言い換えれば、比較例に係るMOSFETは、トレンチTRの側壁面SWに対向するゲート絶縁膜200を厚膜化していない構造を有している。比較例に係るMOSFETは、炭化珪素基板100を1100℃で95分間酸化した後、1350℃で6分間酸化することによりゲート絶縁膜200を形成した。その後、ゲート絶縁膜200が形成された炭化珪素基板100をNO雰囲気中1350℃の温度で7分間熱処理した。その後、ゲート絶縁膜200が形成された炭化珪素基板100をAr雰囲気中1350℃の温度で10分間熱処理した。
The
図29を参照して、ゲート電極230およびドレイン電極211間の静電容量Cgdと、ドレイン電極211およびソース電極221間の電圧VDSとの関係について説明する。図29において、実施例に係るMOSFETの静電容量を実線101で示し、比較例に係るMOSFETの静電容量を破線102で示している。
With reference to FIG. 29, the relationship between the capacitance C gd between the
図29を参照して、ドレイン電極211およびソース電極221間の電圧VDSが0V以上600V以下の全範囲において、実施例に係るMOSFETの静電容量Cgdは、比較例に係るMOSFETの静電容量Cgdよりも小さくなった。ドレイン電極211およびソース電極221間の電圧VDSが600Vにおける実施例に係るMOSFETの静電容量Cgdは32pFであり、比較例に係るMOSFETの静電容量Cgdは27pFであった。以上のように、トレンチTRの側壁面SWに対向するゲート絶縁膜200を厚膜化(言い換えれば、第1の絶縁膜201上に第2の絶縁膜202を形成)することによって、ゲート電極230およびドレイン電極211間の静電容量Cgdを効果的に低減可能であることが確認された。
Referring to FIG. 29, in the entire range where the voltage V DS between the
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
100 エピタキシャル基板(炭化珪素基板)、110 単結晶基板、121 n-層(第1の半導体層)、122 p型ボディ層(第2の半導体層)、123 n領域(第3の半導体層)、124 コンタクト領域、200 ゲート絶縁膜、201 第1の絶縁膜、202 第2の絶縁膜、201B 第1の底部、201S 第1の側壁部、201a〜201c 第1〜第3の領域、202B,302B 第2の底部、202S,302S 第2の側壁部、203 層間絶縁膜、211 ドレイン電極、212 保護電極、221 ソース電極、222 ソース配線、230 ゲート電極、302 シリコン膜、401 マスク、402 レジスト層、501〜503 MOSFET(炭化珪素半導体装置)、AG 傾斜角度、BT 底面、CH チャネル面、CR 角部、DP 深さ位置、E1 一方端、E2 他方端、SW 側壁面、SW1〜SW3 第1〜第3の側面、TR トレンチ。 100 epitaxial substrate (silicon carbide substrate), 110 single crystal substrate, 121 n − layer (first semiconductor layer), 122 p-type body layer (second semiconductor layer), 123 n region (third semiconductor layer), 124 contact region, 200 gate insulating film, 201 first insulating film, 202 second insulating film, 201B first bottom, 201S first side wall, 201a to 201c first to third regions, 202B and 302B 2nd bottom part, 202S, 302S 2nd side wall part, 203 interlayer insulation film, 211 drain electrode, 212 protective electrode, 221 source electrode, 222 source wiring, 230 gate electrode, 302 silicon film, 401 mask, 402 resist layer, 501 to 503 MOSFET (silicon carbide semiconductor device), AG inclination angle, BT bottom surface, CH channel surface, CR corner portion, DP depth Position, E1 one end, E2 other end, SW side wall surface, SW1 to SW3, first to third side surfaces, TR trench.
Claims (18)
第1の導電型を有する第1の半導体層と、前記第1の半導体層上に設けられ第2の導電型を有する第2の半導体層と、前記第2の半導体層上に設けられ前記第2の半導体層によって前記第1の半導体層と分離され前記第1の導電型を有する第3の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第1の半導体層からなる底面と、前記第1〜第3の半導体層のそれぞれからなる第1〜第3の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、前記第1の絶縁膜は、前記底面上に位置する第1の底部と、前記側壁面上に位置する第1の側壁部とを有し、前記第1の側壁部は前記第1〜第3の側面のそれぞれの上に位置する第1〜第3の領域を有し、前記第2の絶縁膜は、前記第1の底部上に位置する第2の底部と、前記第1の側壁部上に位置する第2の側壁部とを有し、前記第2の側壁部は、前記第2の底部につながった一方端と、前記第1および第2の領域のいずれかの上に位置し前記第3の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
前記第2の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
前記トレンチの前記底面上の前記第1の絶縁膜の前記第1の底部の膜厚と前記第2の絶縁膜の前記第2の底部の膜厚の和をd0とし、
前記トレンチの前記側壁面上の前記第1の絶縁膜の前記第1の側壁部の膜厚をd1とした場合、
d0>d1である、炭化珪素半導体装置。 A silicon carbide semiconductor device,
A first semiconductor layer having a first conductivity type; a second semiconductor layer having a second conductivity type provided on the first semiconductor layer; and the second semiconductor layer provided on the second semiconductor layer. A silicon carbide substrate including a third semiconductor layer having the first conductivity type and separated from the first semiconductor layer by two semiconductor layers, wherein the silicon carbide substrate is provided with a trench, The trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers, and the silicon carbide semiconductor device further includes: A gate insulating film provided on the trench, wherein the gate insulating film includes a first insulating film directly covering each of the side wall surface and the bottom surface; and a second insulating film provided on the first insulating film. And the first insulating film is formed on the bottom surface. A first bottom portion located on the first side wall portion; and a first side wall portion located on the side wall surface, wherein the first side wall portion is located on each of the first to third side surfaces. 1st-3rd area | region, The said 2nd insulating film has the 2nd bottom part located on the said 1st bottom part, and the 2nd side wall part located on the said 1st side wall part. And the second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region. The silicon carbide semiconductor device further includes a gate electrode provided on the trench through the gate insulating film,
The second insulating film is a thermal oxide film containing silicon and not containing carbon,
The sum of the film thickness of the first bottom of the first insulating film on the bottom surface of the trench and the film thickness of the second bottom of the second insulating film is d 0 ,
If the thickness of the first side wall portion of the first insulating film on the side wall of the trench and the d 1,
A silicon carbide semiconductor device in which d 0 > d 1 .
d2>d1×1.5である、請求項1に記載の炭化珪素半導体装置。 If the sum of the thickness of the second side wall portion of the first insulating layer wherein the first and the thickness of the side wall second insulating film on the side wall of the trench was d 2,
The silicon carbide semiconductor device according to claim 1, wherein d 2 > d 1 × 1.5.
第1の導電型を有する第1の半導体層と、前記第1の半導体層上に設けられ第2の導電型を有する第2の半導体層と、前記第2の半導体層上に設けられ前記第2の半導体層によって前記第1の半導体層と分離され前記第1の導電型を有する第3の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第1の半導体層からなる底面と、前記第1〜第3の半導体層のそれぞれからなる第1〜第3の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、前記第1の絶縁膜は、前記底面上に位置する第1の底部と、前記側壁面上に位置する第1の側壁部とを有し、前記第1の側壁部は前記第1〜第3の側面のそれぞれの上に位置する第1〜第3の領域を有し、前記第2の絶縁膜は、前記第1の底部上に位置する第2の底部と、前記第1の側壁部上に位置する第2の側壁部とを有し、前記第2の側壁部は、前記第2の底部につながった一方端と、前記第1および第2の領域のいずれかの上に位置し前記第3の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
前記第2の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
前記トレンチの前記側壁面上の前記第1の絶縁膜の前記第1の側壁部の膜厚をd1とし、
前記トレンチの前記側壁面上の前記第1の絶縁膜の前記第1の側壁部の膜厚と前記第2の絶縁膜の前記第2の側壁部の膜厚の和をd2とした場合、
d2>d1×1.5である、炭化珪素半導体装置。 A silicon carbide semiconductor device,
A first semiconductor layer having a first conductivity type; a second semiconductor layer having a second conductivity type provided on the first semiconductor layer; and the second semiconductor layer provided on the second semiconductor layer. A silicon carbide substrate including a third semiconductor layer having the first conductivity type and separated from the first semiconductor layer by two semiconductor layers, wherein the silicon carbide substrate is provided with a trench, The trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers, and the silicon carbide semiconductor device further includes: A gate insulating film provided on the trench, wherein the gate insulating film includes a first insulating film directly covering each of the side wall surface and the bottom surface; and a second insulating film provided on the first insulating film. And the first insulating film is formed on the bottom surface. A first bottom portion located on the first side wall portion; and a first side wall portion located on the side wall surface, wherein the first side wall portion is located on each of the first to third side surfaces. 1st-3rd area | region, The said 2nd insulating film has the 2nd bottom part located on the said 1st bottom part, and the 2nd side wall part located on the said 1st side wall part. And the second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region. The silicon carbide semiconductor device further includes a gate electrode provided on the trench through the gate insulating film,
The second insulating film is a thermal oxide film containing silicon and not containing carbon,
The film thickness of the first side wall portion of the first insulating film on the side wall surface of the trench is d 1 ,
If the sum of the thickness of the second side wall portion of the first insulating layer wherein the first and the thickness of the side wall second insulating film on the side wall of the trench was d 2,
A silicon carbide semiconductor device in which d 2 > d 1 × 1.5.
第1の導電型を有する第1の半導体層と、前記第1の半導体層上に設けられ第2の導電型を有する第2の半導体層と、前記第2の半導体層上に設けられ前記第2の半導体層によって前記第1の半導体層と分離され前記第1の導電型を有する第3の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第1の半導体層からなる底面と、前記第1〜第3の半導体層のそれぞれからなる第1〜第3の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、前記第1の絶縁膜は、前記底面上に位置する第1の底部と、前記側壁面上に位置する第1の側壁部とを有し、前記第1の側壁部は前記第1〜第3の側面のそれぞれの上に位置する第1〜第3の領域を有し、前記第2の絶縁膜は、前記第1の底部上に位置する第2の底部と、前記第1の側壁部上に位置する第2の側壁部とを有し、前記第2の側壁部は、前記第2の底部につながった一方端と、前記第1および第2の領域のいずれかの上に位置し前記第3の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
前記第2の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
前記トレンチの前記側壁面上の前記第1の絶縁膜の前記第1の側壁部の膜厚をd1とし、
前記トレンチの前記側壁面上の前記第1の絶縁膜の前記第1の側壁部の膜厚と前記第2の絶縁膜の前記第2の側壁部の膜厚の和をd2とした場合、
d2<d1×5である、炭化珪素半導体装置。 A silicon carbide semiconductor device,
A first semiconductor layer having a first conductivity type; a second semiconductor layer having a second conductivity type provided on the first semiconductor layer; and the second semiconductor layer provided on the second semiconductor layer. A silicon carbide substrate including a third semiconductor layer having the first conductivity type and separated from the first semiconductor layer by two semiconductor layers, wherein the silicon carbide substrate is provided with a trench, The trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers, and the silicon carbide semiconductor device further includes: A gate insulating film provided on the trench, wherein the gate insulating film includes a first insulating film directly covering each of the side wall surface and the bottom surface; and a second insulating film provided on the first insulating film. And the first insulating film is formed on the bottom surface. A first bottom portion located on the first side wall portion; and a first side wall portion located on the side wall surface, wherein the first side wall portion is located on each of the first to third side surfaces. 1st-3rd area | region, The said 2nd insulating film has the 2nd bottom part located on the said 1st bottom part, and the 2nd side wall part located on the said 1st side wall part. And the second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region. The silicon carbide semiconductor device further includes a gate electrode provided on the trench through the gate insulating film,
The second insulating film is a thermal oxide film containing silicon and not containing carbon,
The film thickness of the first side wall portion of the first insulating film on the side wall surface of the trench is d 1 ,
If the sum of the thickness of the second side wall portion of the first insulating layer wherein the first and the thickness of the side wall second insulating film on the side wall of the trench was d 2,
A silicon carbide semiconductor device in which d 2 <d 1 × 5.
第1の導電型を有する第1の半導体層と、前記第1の半導体層上に設けられ第2の導電型を有する第2の半導体層と、前記第2の半導体層上に設けられ前記第2の半導体層によって前記第1の半導体層と分離され前記第1の導電型を有する第3の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第1の半導体層からなる底面と、前記第1〜第3の半導体層のそれぞれからなる第1〜第3の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、前記第1の絶縁膜は、前記底面上に位置する第1の底部と、前記側壁面上に位置する第1の側壁部とを有し、前記第1の側壁部は前記第1〜第3の側面のそれぞれの上に位置する第1〜第3の領域を有し、前記第2の絶縁膜は、前記第1の底部上に位置する第2の底部と、前記第1の側壁部上に位置する第2の側壁部とを有し、前記第2の側壁部は、前記第2の底部につながった一方端と、前記第1および第2の領域のいずれかの上に位置し前記第3の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
前記第2の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
前記トレンチの前記底面上の前記第1の絶縁膜の前記第1の底部の膜厚と前記第2の絶縁膜の前記第2の底部の膜厚の和をd0とし、
前記トレンチの前記側壁面上の前記第1の絶縁膜の前記第1の側壁部の膜厚と前記第2の絶縁膜の前記第2の側壁部の膜厚の和をd2とした場合、
d0≧d2である、炭化珪素半導体装置。 A silicon carbide semiconductor device,
A first semiconductor layer having a first conductivity type; a second semiconductor layer having a second conductivity type provided on the first semiconductor layer; and the second semiconductor layer provided on the second semiconductor layer. A silicon carbide substrate including a third semiconductor layer having the first conductivity type and separated from the first semiconductor layer by two semiconductor layers, wherein the silicon carbide substrate is provided with a trench, The trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers, and the silicon carbide semiconductor device further includes: A gate insulating film provided on the trench, wherein the gate insulating film includes a first insulating film directly covering each of the side wall surface and the bottom surface; and a second insulating film provided on the first insulating film. And the first insulating film is formed on the bottom surface. A first bottom portion located on the first side wall portion; and a first side wall portion located on the side wall surface, wherein the first side wall portion is located on each of the first to third side surfaces. 1st-3rd area | region, The said 2nd insulating film has the 2nd bottom part located on the said 1st bottom part, and the 2nd side wall part located on the said 1st side wall part. And the second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region. The silicon carbide semiconductor device further includes a gate electrode provided on the trench through the gate insulating film,
The second insulating film is a thermal oxide film containing silicon and not containing carbon,
The sum of the film thickness of the first bottom of the first insulating film on the bottom surface of the trench and the film thickness of the second bottom of the second insulating film is d 0 ,
If the sum of the thickness of the second side wall portion of the first insulating layer wherein the first and the thickness of the side wall second insulating film on the side wall of the trench was d 2,
A silicon carbide semiconductor device in which d 0 ≧ d 2 .
d0>d1である、請求項8に記載の炭化珪素半導体装置。 If the thickness of the first side wall portion of the first insulating film on the side wall of the trench and the d 1,
The silicon carbide semiconductor device according to claim 8, wherein d 0 > d 1 .
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