JP6433931B2 - Multilayer ceramic electronic component manufacturing method and multilayer ceramic electronic component manufacturing apparatus - Google Patents
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Description
本発明は、サイドマージン部が後付けされる積層セラミック電子部品の製造方法及びその製造装置、並びにセラミック素体及びそれを用いた積層セラミック電子部品に関する。 The present invention relates to a method for manufacturing a multilayer ceramic electronic component to which a side margin portion is retrofitted, a manufacturing apparatus therefor, a ceramic body, and a multilayer ceramic electronic component using the same.
近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化及び大容量化の要望がますます強くなってきている。この要望に応えるためには、積層セラミックコンデンサのセラミック層間に積層される内部電極の交差面積を十分確保することが有効である。 In recent years, with the miniaturization and high performance of electronic devices, there is an increasing demand for miniaturization and large capacity for multilayer ceramic capacitors used in electronic devices. In order to meet this demand, it is effective to secure a sufficient crossing area of the internal electrodes laminated between the ceramic layers of the multilayer ceramic capacitor.
この一方で、一般的な積層セラミックコンデンサの製造方法では、各工程(例えば、内部電極のパターニング、積層シートの切断など)の精度により、内部電極の積層ズレ等が生じ、内部電極の交差面積が減少することがある。 On the other hand, in a general method for manufacturing a multilayer ceramic capacitor, due to the accuracy of each step (for example, patterning of internal electrodes, cutting of a laminated sheet, etc.) May decrease.
特許文献1及び2には、サイドマージン部を後付けする技術が開示されている。つまり、この技術では、積層シートを切断することにより、側面に内部電極が露出した積層チップが作製され、この積層チップの側面にサイドマージン部が設けられる。これにより、積層ズレ等による内部電極の交差面積の減少を防止し、当該交差面積を十分確保することができる。 Patent Documents 1 and 2 disclose techniques for retrofitting side margin portions. That is, in this technique, by cutting the laminated sheet, a laminated chip in which the internal electrode is exposed on the side surface is produced, and a side margin portion is provided on the side surface of the laminated chip. As a result, it is possible to prevent a decrease in the crossing area of the internal electrodes due to stacking deviation or the like, and to sufficiently secure the crossing area.
しかしながら、特許文献1及び2のいずれの製造方法でも、積層シートを切断する工程において、切断面で切断刃による引き摺りが生じ、当該切断面に露出する内部電極間で短絡不良が発生しやすい。 However, in any of the manufacturing methods of Patent Documents 1 and 2, in the step of cutting the laminated sheet, dragging by the cutting blade occurs on the cut surface, and a short circuit failure is likely to occur between the internal electrodes exposed on the cut surface.
以上のような事情に鑑み、本発明の目的は、積層シートの切断面において内部電極間の短絡不良を防止することが可能な積層セラミック電子部品の製造方法及びその製造装置、並びにセラミック素体及びそれを用いた積層セラミック電子部品を提供することにある。 In view of the circumstances as described above, an object of the present invention is to provide a method for manufacturing a multilayer ceramic electronic component capable of preventing a short circuit failure between internal electrodes on the cut surface of the multilayer sheet, a manufacturing apparatus therefor, a ceramic body, It is to provide a multilayer ceramic electronic component using the same.
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法では、一軸方向に積層されたセラミックシートと、上記セラミックシートの間に配置された内部電極と、を有する積層シートが準備される。
上記一軸方向の先端部に形成され上記一軸方向に対して第1の角度で傾斜する第1の面と、上記一軸方向に上記第1の面と並んで形成され上記一軸方向に対して上記第1の角度よりも小さい第2の角度で傾斜する第2の面と、上記第1の面及び上記第2の面を滑らかに接続する曲面と、を有する切断刃を用いて上記積層シートを切断することにより、上記内部電極が露出する側面を有する積層チップが作製される。
上記積層チップの上記側面にサイドマージン部が設けられる。
この構成では、切断刃の第1の面及び第2の面の間に曲面が設けられるため、第1の面及び第2の面の間の角によって切断面(すなわち側面)の引き摺りが起こることを防止することができる。したがって、切断面の引き摺り傷に起因する内部電極間の短絡不良を防止することができる。
In order to achieve the above object, in a method for manufacturing a multilayer ceramic electronic component according to one aspect of the present invention, a multilayer sheet having ceramic sheets stacked in a uniaxial direction and internal electrodes disposed between the ceramic sheets. Is prepared.
A first surface formed at the tip end in the uniaxial direction and inclined at a first angle with respect to the uniaxial direction, and formed side by side with the first surface in the uniaxial direction, the first surface with respect to the uniaxial direction. The laminated sheet is cut using a cutting blade having a second surface that is inclined at a second angle smaller than an angle of 1, and a curved surface that smoothly connects the first surface and the second surface. Thus, a multilayer chip having a side surface from which the internal electrode is exposed is manufactured.
A side margin is provided on the side surface of the multilayer chip.
In this configuration, since the curved surface is provided between the first surface and the second surface of the cutting blade, the cutting surface (that is, the side surface) is dragged by the angle between the first surface and the second surface. Can be prevented. Therefore, it is possible to prevent a short-circuit failure between the internal electrodes due to a scratch on the cut surface.
例えば、上記積層チップを作製することは、上記側面の表面粗さRaの値が20nm以下となるように上記切断刃を用いて切断することを含んでいてもよい。
これにより、内部電極間の短絡不良の発生率を十分低減することができる。
For example, producing the laminated chip may include cutting with the cutting blade such that the value of the surface roughness Ra of the side surface is 20 nm or less.
Thereby, the incidence rate of short-circuit failure between the internal electrodes can be sufficiently reduced.
また、上記積層チップを作製することは、上記第1の面が鏡面仕上げされた上記切断刃を用いて切断することを含んでいてもよい。
これにより、引き摺り傷の発生をより効果的に防止することができる。
Moreover, producing the said laminated chip | tip may include cut | disconnecting using the said cutting blade by which the said 1st surface was mirror-finished.
Thereby, generation | occurrence | production of a dragging | flaw can be prevented more effectively.
本発明の他の形態に係る積層セラミック電子部品の製造装置は、テーブルと、切断刃と、駆動部と、を具備する。
上記テーブルは、一軸方向に積層されたセラミックシートと、上記セラミックシートの間に配置された内部電極と、を有する積層シートを載置する。
上記切断刃は、上記一軸方向の先端部に形成され上記一軸方向に対して第1の角度で傾斜する第1の面と、上記一軸方向に上記第1の面と並んで形成され上記一軸方向に対して上記第1の角度よりも小さい第2の角度で傾斜する第2の面と、上記第1の面及び上記第2の面を滑らかに接続する曲面と、を有し、上記先端部が上記テーブルと上記一軸方向に対向して配置される。
上記駆動部は、上記切断刃を保持し、上記テーブルに対して上記切断刃を上記一軸方向に駆動する。
この構成でも、第1の面及び第2の面の間に曲面が設けられた切断刃を有するため、第1の面及び第2の面の間の角によって切断面(すなわち側面)の引き摺りが起こることを防止することができる。したがって、切断面の引き摺り傷に起因する内部電極間の短絡不良を防止することができる。
The manufacturing apparatus of the multilayer ceramic electronic component which concerns on the other form of this invention comprises a table, a cutting blade, and a drive part.
The said table mounts the lamination sheet which has the ceramic sheet laminated | stacked on the uniaxial direction, and the internal electrode arrange | positioned between the said ceramic sheets.
The cutting blade is formed at a tip end portion in the uniaxial direction and inclined at a first angle with respect to the uniaxial direction, and is formed side by side with the first surface in the uniaxial direction. A second surface that is inclined at a second angle smaller than the first angle, and a curved surface that smoothly connects the first surface and the second surface, and the tip portion Is arranged to face the table in the uniaxial direction.
The drive unit holds the cutting blade and drives the cutting blade in the uniaxial direction with respect to the table.
Even in this configuration, since the cutting blade having the curved surface is provided between the first surface and the second surface, the cutting surface (that is, the side surface) is dragged by the angle between the first surface and the second surface. It can be prevented from happening. Therefore, it is possible to prevent a short-circuit failure between the internal electrodes due to a scratch on the cut surface.
本発明のさらに他の形態に係る積層セラミック電子部品を製造するための未焼成のセラミック素体は、積層チップと、サイドマージン部と、を具備する。
上記積層チップは、積層されたセラミック層と、上記セラミック層の間に配置された内部電極と、上記内部電極が露出する側面と、を有する。
上記サイドマージン部は、上記積層チップの上記側面に設けられる。
さらに、上記積層チップの上記側面の表面粗さRaの値が、20nm以下である。
側面の表面粗さRaの値を20nm以下とすることにより、内部電極間の短絡不良を十分防止することができる。
An unfired ceramic body for manufacturing a multilayer ceramic electronic component according to still another embodiment of the present invention includes a multilayer chip and a side margin portion.
The multilayer chip includes laminated ceramic layers, internal electrodes disposed between the ceramic layers, and side surfaces from which the internal electrodes are exposed.
The side margin portion is provided on the side surface of the multilayer chip.
Furthermore, the value of the surface roughness Ra of the side surface of the multilayer chip is 20 nm or less.
By setting the value of the surface roughness Ra of the side surface to 20 nm or less, a short circuit failure between the internal electrodes can be sufficiently prevented.
また、本発明のさらに他の形態に係る積層セラミック電子部品は、上記セラミック素体を用いたものであってもよい。 A multilayer ceramic electronic component according to still another embodiment of the present invention may be one using the ceramic body.
以上のように、本発明によれば、積層シートの切断面において内部電極間の短絡不良を防止することが可能な積層セラミック電子部品の製造方法及びその製造装置、並びにセラミック素体及びそれを用いた積層セラミック電子部品を提供することができる。 As described above, according to the present invention, a method for manufacturing a multilayer ceramic electronic component capable of preventing a short circuit failure between internal electrodes on the cut surface of the multilayer sheet, an apparatus for manufacturing the multilayer ceramic electronic component, a ceramic body, and a method for using the same The multilayer ceramic electronic component can be provided.
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the drawing, an X axis, a Y axis, and a Z axis that are orthogonal to each other are shown as appropriate. The X axis, Y axis, and Z axis are common in all drawings.
[積層セラミックコンデンサ10の構成]
図1〜3は、本発明の一実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA−A'線に沿った断面図である。図3は、積層セラミックコンデンサ10のB−B'線に沿った断面図である。
[Configuration of Multilayer Ceramic Capacitor 10]
1 to 3 are views showing a multilayer
積層セラミックコンデンサ10は、素体11と、第1外部電極14と、第2外部電極15と、を具備する。外部電極14,15は、相互に離間し、素体11を挟んでX軸方向に対向している。
The multilayer
素体11は、X軸方向を向いた2つの端面と、Y軸方向を向いた2つの側面と、Z軸方向を向いた2つの主面と、を有する。素体11の各面を接続する稜部は面取りされている。素体11において、例えば、X軸方向の寸法を1.0mmとし、Y軸及びZ軸方向の寸法を0.5mmとすることができる。
なお、素体11の形状はこのような形状に限定されない。例えば、素体11の各面は曲面であってもよく、素体11は全体として丸みを帯びた形状であってもよい。
The
The shape of the
外部電極14,15は、素体11のX軸方向両端面を覆い、X軸方向両端面に接続するY軸方向両側面及びZ軸方向両主面に延出している。これにより、外部電極14,15のいずれにおいても、X−Z平面に平行な断面及びX−Y軸に平行な断面の形状がU字状となっている。
The
外部電極14,15はそれぞれ、良導体により形成され、積層セラミックコンデンサ10の端子として機能する。外部電極14,15を形成する良導体としては、例えば、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)などを主成分とする金属や合金を用いることができる。
外部電極14,15は、単層構造であっても複層構造であってもよい。
Each of the
The
複層構造の外部電極14,15は、例えば、下地膜と表面膜との2層構造や、下地膜と中間膜と表面膜との3層構造として構成されていてもよい。
下地膜は、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金の焼き付け膜とすることができる。
中間膜は、例えば、白金、パラジウム、金、銅、ニッケルなどを主成分とする金属や合金のメッキ膜とすることができる。
表面膜は、例えば、銅、錫、パラジウム、金、亜鉛などを主成分とする金属や合金のメッキ膜とすることができる。
The
The base film can be, for example, a baking film of a metal or alloy whose main component is nickel, copper, palladium, platinum, silver, gold or the like.
The intermediate film can be, for example, a plating film of a metal or alloy mainly composed of platinum, palladium, gold, copper, nickel, or the like.
The surface film can be, for example, a plating film of a metal or alloy containing copper, tin, palladium, gold, zinc, or the like as a main component.
素体11は、積層チップ16と、サイドマージン部17と、を有する。
サイドマージン部17は、X−Z平面に沿って延びる平板状であり、積層チップ16のY軸方向両側面をそれぞれ覆っている。
積層チップ16は、容量形成部18と、カバー部19と、を有する。カバー部19は、X−Y平面に沿って延びる平板状であり、容量形成部18のZ軸方向両主面をそれぞれ覆っている。
サイドマージン部17及びカバー部19は、主に、容量形成部18を保護するとともに、容量形成部18の周囲の絶縁性を確保する機能を有する。
The
The
The
The
容量形成部18は、複数の第1内部電極12と、複数の第2内部電極13と、を有する。内部電極12,13は、いずれもX−Y平面に沿って延びるシート状であり、Z軸方向に交互に配置されている。第1内部電極12は、第1外部電極14に接続され、第2外部電極15から離間している。これとは反対に、第2内部電極13は、第2外部電極15に接続され、第1外部電極14から離間している。
The
内部電極12,13はそれぞれ、良導体により形成され、積層セラミックコンデンサ10の内部電極として機能する。内部電極12,13を形成する良導体としては、例えばニッケル(Ni)、銅(Cu)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)、又はこれらの合金を含む金属材料が用いられる。
Each of the
容量形成部18は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ10では、内部電極12,13間の各誘電体セラミック層の容量を大きくするため、容量形成部18を形成する材料として高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム(BaTiO3)に代表される、バリウム(Ba)及びチタン(Ti)を含むペロブスカイト構造の材料が挙げられる。また、容量形成部18を構成する誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム(SrTiO3)系、チタン酸カルシウム(CaTiO3)系、チタン酸マグネシウム(MgTiO3)系、ジルコン酸カルシウム(CaZrO3)系、チタン酸ジルコン酸カルシウム(PCZT)系、ジルコン酸バリウム(BaZrO3)系、酸化チタン(TiO2)系などであってもよい。
The
サイドマージン部17及びカバー部19も、誘電体セラミックスによって形成されている。サイドマージン部17及びカバー部19を形成する材料は、絶縁性セラミックスであればよいが、容量形成部18と同様の材料を用いることより、製造効率が向上するとともに、素体11における内部応力が抑制される。
The
上記の構成により、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間に電圧が印加されると、第1内部電極12と第2内部電極13との間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間の電圧に応じた電荷が蓄えられる。
With the above configuration, in the multilayer
なお、積層セラミックコンデンサ10の構成は、特定の構成に限定されず、積層セラミックコンデンサ10に求められるサイズや性能などに応じて、公知の構成を適宜採用可能である。例えば、容量形成部18における各内部電極12,13の枚数は、適宜決定可能である。
The configuration of the multilayer
[積層セラミックコンデンサ10の製造方法]
図4は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。図5〜10は、積層セラミックコンデンサ10の製造過程を示す図である。以下、積層セラミックコンデンサ10の製造方法について、図4に沿って、図5〜10を適宜参照しながら説明する。
[Method of Manufacturing Multilayer Ceramic Capacitor 10]
FIG. 4 is a flowchart showing a method for manufacturing the multilayer
(ステップS01:セラミックシート準備)
ステップS01では、容量形成部18を形成するための第1セラミックシート101及び第2セラミックシート102と、カバー部19を形成するための第3セラミックシート103と、を準備する。
(Step S01: Preparation of ceramic sheet)
In step S01, a first
図5はセラミックシート101,102,103の平面図である。図5(A)はセラミックシート101を示し、図5(B)はセラミックシート102を示し、図5(C)はセラミックシート103を示している。セラミックシート101,102,103は、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
FIG. 5 is a plan view of the
ステップS01の段階では、セラミックシート101,102,103は各積層セラミックコンデンサ10ごとに切り分けられていない。図5には、各積層セラミックコンデンサ10ごとに切り分ける際の切断線Lx,Lyが示されている。切断線LxはX軸に平行であり、切断線LyはY軸に平行である。
In the step S01, the
図5に示すように、第1セラミックシート101には第1内部電極12に対応する未焼成の第1内部電極112が形成され、第2セラミックシート102には第2内部電極13に対応する未焼成の第2内部電極113が形成されている。なお、カバー部19に対応する第3セラミックシート103には内部電極が形成されていない。
As shown in FIG. 5, an unfired first
内部電極112,113は、任意の導電性ペーストを用いて形成することができる。導電性ペーストによる内部電極112,113の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。
The
内部電極112,113は、切断線Lyによって仕切られたX軸方向に隣接する2つの領域にわたって配置され、Y軸方向に帯状に延びている。第1内部電極112と第2内部電極113とでは、切断線Lyによって仕切られた領域が1列ずつX軸方向にずらされている。つまり、第1内部電極112の中央を通る切断線Lyが第2内部電極113の間の領域を通り、第2内部電極113の中央を通る切断線Lyが第1内部電極112の間の領域を通っている。
The
(ステップS02:積層)
ステップS02では、ステップS01で準備したセラミックシート101,102,103をZ軸方向(一軸方向)に積層することにより積層シート104を作製する。
(Step S02: Lamination)
In step S02, the
図6は、ステップS02で得られる積層シート104の斜視図である。図6では、説明の便宜上、セラミックシート101,102,103を分解して示している。しかし、実際の積層シート104では、セラミックシート101,102,103が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート104が得られる。後述するように、図6の積層シート104から複数の積層チップ116に個片化される。
FIG. 6 is a perspective view of the
積層シート104では、容量形成部18に対応する第1セラミックシート101及び第2セラミックシート102がZ軸方向に交互に積層されている。
また、積層シート104では、交互に積層されたセラミックシート101,102のZ軸方向最上面及び最下面にそれぞれカバー部19に対応する第3セラミックシート103が積層される。なお、図6に示す例では、第3セラミックシート103がそれぞれ3枚ずつ積層されているが、第3セラミックシート103の枚数は適宜変更可能である。
In the
In the
(ステップS03:切断)
ステップS03では、ステップS02で得られた積層シート104を切断することにより未焼成の積層チップ116を作製する。ステップS03では、積層シート104を押し切りにより切断する。
(Step S03: Cutting)
In step S03, an unfired
図7は、ステップS03の後の積層シート104の平面図である。積層シート104は、保持部材としてのテープT1に貼り付けられた状態で、切断線Lx,Lyに沿って切断される。これにより、積層シート104が個片化され、積層チップ116が得られる。
FIG. 7 is a plan view of the
図8は、ステップS03のプロセスを示す積層シート104の断面図である。ステップS03では、切断刃20を備える切断装置200を用いる。切断刃20は、本実施形態において、押し切り刃として構成される。切断刃20及び切断装置200の詳細については後述する。
FIG. 8 is a cross-sectional view of the
まず、図8(A)に示すように、Z軸方向下方に向けられた切断刃20を積層シート104のZ軸方向上方に配置させる。
次に、図8(B)に示すように、切断刃20がテープT1に到達するまで、切断刃20をZ軸方向下方に移動させて、積層シート104を切断する。このとき、テープT1には切断刃20を貫通させず、テープT1が切断されないようにする。
そして、図8(C)に示すように、切断刃20をZ軸方向上方に移動させて、積層シート104から切断刃20を引き抜く。
First, as shown in FIG. 8A, the
Next, as shown in FIG. 8B, the
Then, as shown in FIG. 8C, the
これにより、積層シート104が複数の積層チップ116に個片化される。このとき、テープT1は、切断されずに、各積層チップ116を接続している。これにより、以降のステップにおいて複数の積層チップ116を一括して扱うことが可能となり、製造効率が向上する。
ステップS03により形成される積層シート104の切断面は、積層チップ116のY軸方向側面P,Q及びX軸方向端面となる。このように、本工程により、内部電極112,113が露出する側面P,Qを有する積層チップ116が作製される。
Thereby, the
The cut surfaces of the
(ステップS04:サイドマージン部形成1)
ステップS04では、ステップS03で得られた積層チップ116の側面Pに、未焼成のサイドマージン部117を形成する。
(Step S04: Side margin portion formation 1)
In step S04, the unfired
ステップS04では、サイドマージン部117を形成するためのサイドマージンシート117sが準備される。サイドマージンシート117sは、ステップS01で準備されるセラミックシート101,102,103と同様に、未焼成の誘電体グリーンシートとして構成される。サイドマージンシート117sは、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
In step S04, a
図9は、ステップS04のプロセスを示す積層チップ116の断面図である。ステップS04では、積層チップ116がテープT1からテープT2に貼り替えられ、側面QがテープT2によって保持されている。
まず、図9(A)に示すように、平板状の弾性体400の上に、サイドマージンシート117sが配置される。積層チップ116は、側面Pをサイドマージンシート117sに対向させて配置される。
そして、積層チップ116の側面Pをサイドマージンシート117sに押し当てる。これにより、積層チップ116の側面Pによってサイドマージンシート117sが打ち抜かれる。
FIG. 9 is a cross-sectional view of the
First, as shown in FIG. 9A, the
Then, the side surface P of the
その後に、積層チップ116をサイドマージンシート117sから引き上げると、図9(B)に示すように、サイドマージンシート117sから打ち抜かれ、側面Pに貼り付いたサイドマージン部117のみが、弾性体400から離れて積層チップ116側に残る。これにより、側面Pにサイドマージン部117が形成された積層チップ116が得られる。
Thereafter, when the
なお、積層チップ116の側面Pにおけるサイドマージン部117は、上記の打ち抜き以外の方法によって形成されてもよい。
例えば、予め切断されたサイドマージンシート117sを積層チップ116の側面Pに貼り付けても構わない。
更に、サイドマージンシート117sを用いずに、セラミックペーストを積層チップ116の側面Pに塗布することにより、サイドマージン部117を形成してもよい。セラミックペーストの塗布方法としては、例えば、ディップ法などを用いることができる。
The
For example, a
Further, the
(ステップS05:サイドマージン部形成2)
ステップS05では、ステップS04で得られた積層チップ116の側面Qに、未焼成のサイドマージン部117を形成する。ステップS05における側面Qへのサイドマージン部117の形成は、ステップS04における側面Pへのサイドマージン部117の形成と同様に行うことができる。
(Step S05: Side margin portion formation 2)
In step S05, an unfired
以上により、図10に示す未焼成の素体111が得られる。
素体111の形状は、焼成後の素体11の形状に応じて決定可能である。例えば、1.0mm×0.5mm×0.5mmの素体11を得るために、1.2mm×0.6mm×0.6mmの素体111を作製することができる。
Thus, the
The shape of the
(ステップS06:焼成)
ステップS06では、ステップS05で得られた未焼成の素体111を焼成することにより、図1〜3に示す積層セラミックコンデンサ10の素体11を作製する。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
(Step S06: Firing)
In step S06, the
(ステップS07:外部電極形成)
ステップS07では、ステップS06で得られた素体11に外部電極14,15を形成することにより、図1〜3に示す積層セラミックコンデンサ10を作製する。
(Step S07: External electrode formation)
In step S07, the
ステップS07では、まず、素体11の一方のX軸方向端面を覆うように未焼成の電極材料を塗布し、素体11の他方のX軸方向端面を覆うように未焼成の電極材料を塗布する。素体11に塗布された未焼成の電極材料に、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体11に下地膜を形成する。そして、素体11に焼き付けられた下地膜の上に、中間膜及び表面膜を電界メッキなどのメッキ処理で形成して、外部電極14,15が完成する。
In step S07, first, an unfired electrode material is applied so as to cover one X-axis direction end face of the
なお、上記のステップS07における処理の一部を、ステップS06の前に行ってもよい。例えば、ステップS06の前に未焼成の素体111のX軸方向両端面に未焼成の電極材料を塗布し、ステップS06において、未焼成の素体111を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極14,15の下地層を形成してもよい。
Note that part of the processing in step S07 may be performed before step S06. For example, before step S06, an unfired electrode material is applied to both end surfaces in the X-axis direction of the
[切断工程(ステップS03)の詳細]
以下、本実施形態に係る切断工程についてより詳細に説明する。
[Details of Cutting Process (Step S03)]
Hereinafter, the cutting process according to the present embodiment will be described in more detail.
図11は、本実施形態のステップS03で用いられる切断装置200を模式的に示す側面図である。切断装置200は、本実施形態において、積層セラミック電子部品の製造装置として機能する。
切断装置200は、切断刃20と、テーブル21と、駆動部22と、を備える。切断装置200は、本実施形態において、積層シート104を押し切ることが可能に構成される。
FIG. 11 is a side view schematically showing the
The
テーブル21は、積層シート104を載置する。テーブル21は、例えばZ軸方向に直交して形成された積層シート104を載置するための載置面211を有する。なお、図示はしないが、載置面211には、積層シート104に接着されたテープT1が載置されてもよい。
テーブル21は、例えば載置された積層シート104を固定するための構成をさらに有していてもよく、このような構成として、例えば真空吸着機構を有していてもよい。
また、テーブル21は、図示しないテーブル駆動機構を有していてもよい。当該テーブル駆動機構は、例えばモータを有し、載置面211をZ軸まわりに回転駆動させてもよいし、X軸方向及び/又はY軸方向に平行移動させてもよい。
切断刃20は、先端部がテーブル21とZ軸方向に対向して配置される。
The table 21 places the
The table 21 may further have a configuration for fixing the
The table 21 may have a table driving mechanism (not shown). The table drive mechanism may include a motor, for example, and may rotate the mounting
The
駆動部22は、切断刃20を保持し、テーブル21に対して切断刃20をZ軸方向に駆動する。駆動部22は、例えば、切断刃20を保持する保持機構と、保持機構を駆動する駆動機構と、駆動機構を制御する制御部と、を有していてもよい。
保持機構は、駆動機構に接続され、例えば切断刃20を挟持することによって切断刃20を保持することができる。
駆動機構は、例えばモータを含み、切断刃20をZ軸方向に上下駆動させる。さらに、駆動機構は、切断刃20をX軸方向及び/又はY軸方向に平行移動させてもよい。この場合、駆動機構は、複数のモータを含んでいてもよい。
制御部は、例えばMPU(Micro-Processing Unit)やCPU(Central Processing Unit)等のプロセッサと、メモリとを含んでいる。制御部は、メモリに格納された駆動プログラムに基づいて、切断刃20の駆動を制御することができる。
また、駆動部22は、図のように1つの切断刃20を保持する構成に限定されず、複数の切断刃20を保持していてもよい。これらの切断刃20は、同一の駆動機構によって駆動されてもよいし、異なる駆動機構によって別々に駆動されてもよい。例えば駆動部22は、1秒間に切断動作を4,5回程度行うことができる。
The
The holding mechanism is connected to the drive mechanism, and can hold the
The drive mechanism includes, for example, a motor, and drives the
The control unit includes, for example, a processor such as an MPU (Micro-Processing Unit) or a CPU (Central Processing Unit), and a memory. The control unit can control the driving of the
Moreover, the
なお、切断装置200は、上記の構成の他、動作の指示、データの入力等のための入力装置を有していてもよい。入力装置は、ボタン、キーボード、タッチパネル等によって構成されてもよい。また、切断装置200は、必要に応じてその他の構成を有していてもよい。
Note that the
図12(A)は、本実施形態に係る切断刃20を示す側面図であり、図12(B)は図12(A)の二点鎖線で囲んだ部分の拡大図である。切断刃20は、第1の面201と、第2の面202と、曲面203と、を有する。
FIG. 12A is a side view showing the
第1の面201は、Z軸方向の先端部に形成されZ軸方向に対して第1の角度θ1で傾斜している。第1の角度θ1は、例えば5°〜20°であり、一例として10°とすることができる。
第2の面202は、Z軸方向に第1の面201と並んで形成され、Z軸方向に対して第1の角度θ1よりも小さい第2の角度θ2で傾斜している。第2の角度θ2は、例えば0°〜15°であり、一例として4°とすることができる。
すなわち、切断刃20は、Z軸方向下方に向けて幅狭になる2段のテーパ状に形成されている。このように2段の傾斜を有する構成は、比較的緩い傾斜によって先端部の強度を確保しつつ第2の面の角度によって切断刃20全体の厚みを調整しやすいという観点、及び、引き抜きやすさの観点から、有利である。
The
The
That is, the
曲面203は、第1の面201及び第2の面202を滑らかに接続する。曲面203は、具体的には、R寸法600μm〜1000μmの曲面とすることができる。
The
さらに切断刃20は、少なくとも第1の面が鏡面仕上げされていてもよい。ここでいう鏡面仕上げとは、研磨処理であって、例えば表面粗さRa(詳細は後述)の値が0.3μm未満となるような処理をいう。
Furthermore, at least the first surface of the
曲面203を有する切断刃20を用いて積層シートを切断することにより、切断面である側面P,Qにおける引き摺りを防止することができ、これに起因する内部電極間の短絡不良を防止することができる。以下、本実施形態の作用効果を、比較例を用いて詳細に説明する。
By cutting the laminated sheet using the
[本実施形態の作用効果]
図13(A)は、本実施形態の比較例に係る切断刃30を示す側面図であり、図13(B)は図13(A)の二点鎖線で囲んだ部分の拡大図である。切断刃30は、切断刃20の第1の面201及び第2の面202と同様の傾斜を有する第1の面301と、第2の面302とを有する。第1の面301及び第2の面302の間には、角303が形成されている。
[Operational effects of this embodiment]
FIG. 13A is a side view showing a
一方で、このような切断刃30を用いた場合には、切断面である側面P1,Q1に、引き摺り傷が形成される。
図14は、切断刃30を用いて切断工程を行った直後の積層チップ116の側面P1,Q1を例示する図であり、図14(A)は側面P1,Q1の態様を示す模式的な図、図14(B)は図14(A)の拡大図、図14(C)は側面P1,Q1の拡大断面図である。
On the other hand, when such a
FIG. 14 is a diagram illustrating the side surfaces P1 and Q1 of the
図14(A)に示す側面P1,Q1には、引き摺り傷HがZ軸方向に沿って形成されている。また、図14(C)に示すように、側面P1,Q1には引き摺り傷Hに起因する微細な凹凸が形成されている。 On the side surfaces P1 and Q1 shown in FIG. 14A, drag scratch H is formed along the Z-axis direction. Further, as shown in FIG. 14C, fine irregularities caused by the drag scar H are formed on the side surfaces P1 and Q1.
さらに図14(B)に示すように、引き摺り傷Hにより内部電極112,113がZ軸方向に引き延ばされることで、展延部Rが形成される。展延部Rが内部電極112,113の一方から他方に到達すると、内部電極112,113同士が展延部Rを介して接続され、ショートが発生してしまう。実際に、比較例に係る切断刃30を用いて作製した積層セラミック電子部品のIR不良率(初期絶縁抵抗不良率)は、75%であった。
Further, as shown in FIG. 14B, the extended portions R are formed by extending the
図15は、切断面(側面)の表面粗さと積層セラミックコンデンサのIR不良率(初期絶縁抵抗不良率)との関係を示すグラフであり、横軸は切断面の表面粗さRa[nm]、縦軸はIR不良率[%]を示す。 FIG. 15 is a graph showing the relationship between the surface roughness of the cut surface (side surface) and the IR defect rate (initial insulation resistance defect rate) of the multilayer ceramic capacitor, and the horizontal axis represents the surface roughness Ra [nm] of the cut surface. The vertical axis represents the IR defect rate [%].
以下でいう「表面粗さRa」は、算術平均粗さをいい、より詳しくは、JIS B 0031(1994)で規定されているものをいう。また、本試験における表面粗さRaは、切断面のうち、50μm×50μmの領域について算出したものである。 The “surface roughness Ra” described below refers to the arithmetic average roughness, and more specifically, that defined in JIS B 0031 (1994). Further, the surface roughness Ra in this test is calculated for a 50 μm × 50 μm region of the cut surface.
図15に示すように、表面粗さRaの値にほぼ比例して、IR不良率が増加する傾向が確認された。すなわち、引き摺り傷Hが増えるに従い、目的とする性能の積層セラミックコンデンサ10が得られなくなる。
そこで、切断刃30によって引き摺り傷Hができる機序について考察する。
As shown in FIG. 15, it was confirmed that the IR defect rate tends to increase almost in proportion to the value of the surface roughness Ra. That is, as the drag scratch H increases, the multilayer
Therefore, a mechanism for causing the drag H by the
図16は、切断工程において、切断刃30を用いて積層シート104を切断する際の積層シート104の拡大断面図である。なお、同図において、積層シート104における内部電極112,113等の図示は省略している。切断工程において、積層シート104のZ軸方向下方に切断刃30を移動させていく際、第1の面301に面する積層シート104の微小領域には、第1の面301からの垂直抗力に基づいて、第1の面301に平行な方向の摩擦力F31が作用している。一方、角303に面する積層シート104の微小領域には、第2の面302からの垂直抗力に基づいて、第2の面302に平行な方向の摩擦力F32が作用している。この摩擦力F32は、第1の面301とは非平行である。このため、角303付近に作用する摩擦力F32が、切断刃30の移動に伴い、進行方向に形成されていく第1の面301と平行な切断面に食いこむように作用し、引き摺り傷Hが形成されてしまうと考えられる。
FIG. 16 is an enlarged cross-sectional view of the
この考察により、引き摺り傷Hは、角303に起因するものと考えられる。そこで、本実施形態の切断刃20は、角303に代えて曲面203を有することにより、引き摺り傷Hの形成を防止することができる。
From this consideration, the drag H is considered to be caused by the
図17は、ステップS03の切断工程において、切断刃20を用いて積層シート104を切断する際の積層シート104の拡大断面図である。なお、同図において、積層シート104における内部電極112,113等の図示は省略している。ステップS03において、積層シート104のZ軸方向下方に切断刃20を移動させていく際、第1の面201に面する積層シート104の微小領域には、第1の面201からの垂直抗力に基づいて、第1の面201に平行な方向の摩擦力F21が作用している。この摩擦力F21は、図16において説明した比較例に係る摩擦力F31と同様である。一方、曲面203に面した積層シート104の微小領域には、曲面203からの垂直抗力に基づいて、曲面203に接する方向の摩擦力F22,F23,F24がそれぞれ作用している。なお、摩擦力F22〜F24の起点は、図17において、F22からF24へ切断刃20の表面から離れるように図示しているが、いずれも曲面203に面した積層シート104の微小領域に付加されるものとする。これらの摩擦力F22〜F24は、第1の面201から第2の面202に向かうに従い徐々に角度が変化している。これにより、切断刃20がZ軸方向下方に移動する場合でも、第1の面201と平行に形成される切断面に食いこむような大きな力が作用することがなく、引き摺り傷が形成されにくい。
FIG. 17 is an enlarged cross-sectional view of the
図18は、切断刃20を用いて切断工程を行った後の積層チップ116の側面P,Qを例示する図であり、図18(A)は側面P,Qの態様を示す模式的な図、図18(B)は図18(A)の拡大図、図18(C)は側面P,Qの拡大断面図である。
図18(A)に示す側面P,Qには、引き摺り傷がほとんど形成されていない。また、図18(C)に示すように、側面P,Qに微細な凹凸がほとんど形成されておらず、側面P,Qが略平坦な面として構成される。本実施形態に係る側面P,Qの表面粗さRaの値は、例えば20nm以下とすることができる。
FIG. 18 is a diagram illustrating the side surfaces P and Q of the
On the side surfaces P and Q shown in FIG. 18 (A), almost no dragging scratches are formed. As shown in FIG. 18C, the side surfaces P and Q are hardly formed with fine irregularities, and the side surfaces P and Q are configured as substantially flat surfaces. The value of the surface roughness Ra of the side surfaces P and Q according to the present embodiment can be set to 20 nm or less, for example.
このため、図18(B)に示すように、内部電極112,113に展延部がほぼ形成されず、ショートの発生率が非常に低い。実際に、実施例に係る切断刃20を用いて作製した積層セラミックコンデンサのIR不良率(初期絶縁抵抗不良率)は、5%であった。
For this reason, as shown in FIG. 18B, the extended portions are hardly formed in the
以上のように、本実施形態の切断刃20によれば、第1の面201と第2の面202とが曲面203によって滑らかに接続されていることから、切断時に発生しやすい引き摺り傷が発生しにくい。これにより、内部電極112,113間の短絡不良を防止することができる。また、少なくとも第1の面201が鏡面仕上げされた切断刃20を用いることで、切断面における引き摺り傷の発生をより確実に防止することができる。さらに、本実施形態によれば、切断装置200の切断刃20に特徴を持たせることで切断面の傷の発生を防止できることから、切断面の平滑化等のための工程を増やすことなく、内部電極112,113間の短絡不良を防止することができる。
As described above, according to the
[その他の実施形態]
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
[Other Embodiments]
As mentioned above, although embodiment of this invention was described, this invention is not limited only to the above-mentioned embodiment, Of course, a various change can be added.
例えば、図4に示す各ステップは、必要に応じて、順番を入れ替えてもよい。
一例として、ステップS03で個片化した未焼成の積層チップ116を焼成して積層チップ16とした後に、積層チップ16にサイドマージン部117を設けてもよい。この場合、焼成後の積層チップ16に対してステップS04〜S06を行うことができる。
For example, the steps shown in FIG. 4 may be switched in order as necessary.
As an example, after the unfired
また、上記実施形態では、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、相互に対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。 In the above embodiment, the multilayer ceramic capacitor has been described as an example of the multilayer ceramic electronic component. However, the present invention is applicable to all multilayer ceramic electronic components in which internal electrodes that are paired with each other are alternately arranged. Examples of such a multilayer ceramic electronic component include a piezoelectric element.
10…積層セラミックコンデンサ
11…素体
12,13…内部電極
14,15…外部電極
16…積層チップ
17…サイドマージン部
18…容量形成部
19…カバー部
104…積層シート
111…未焼成の素体
112,113…未焼成の内部電極
116…未焼成の積層チップ
117…未焼成のサイドマージン部
200…切断装置
20…切断刃
21…テーブル
22…駆動部
P,Q…側面
T1,T2…テープ
DESCRIPTION OF
Claims (4)
前記一軸方向の先端部に形成され前記一軸方向に対して第1の角度で傾斜する第1の面と、前記一軸方向に前記第1の面と並んで形成され前記一軸方向に対して前記第1の角度よりも小さい第2の角度で傾斜する第2の面と、前記第1の面及び前記第2の面を滑らかに接続する曲面と、を有し、前記曲面のR寸法が600μm〜1000μmである切断刃を用いて前記積層シートを切断することにより、前記内部電極が露出する側面を有する積層チップを作製し、
前記積層チップの前記側面にサイドマージン部を設ける
積層セラミック電子部品の製造方法。 Preparing a laminated sheet having ceramic sheets laminated in a uniaxial direction and internal electrodes disposed between the ceramic sheets;
A first surface formed at the tip end in the uniaxial direction and inclined at a first angle with respect to the uniaxial direction, and formed side by side with the first surface in the uniaxial direction, the first surface with respect to the uniaxial direction. possess a second surface inclined at a small second angle than the first angle, and a curved surface smoothly connecting the first surface and the second surface, a, R dimension of the curved surface 600μm~ By cutting the laminated sheet using a cutting blade of 1000 μm, to produce a laminated chip having a side surface where the internal electrode is exposed,
A method of manufacturing a multilayer ceramic electronic component, wherein a side margin is provided on the side surface of the multilayer chip.
前記積層チップを作製することは、前記側面の表面粗さRaの値が20nm以下となるように前記切断刃を用いて切断することを含む
積層セラミック電子部品の製造方法。 It is a manufacturing method of the multilayer ceramic electronic component according to claim 1,
Producing the multilayer chip includes cutting using the cutting blade so that the value of the surface roughness Ra of the side surface is 20 nm or less. A method for manufacturing a multilayer ceramic electronic component.
前記積層チップを作製することは、前記第1の面が鏡面仕上げされた前記切断刃を用いて切断することを含む
積層セラミック電子部品の製造方法。 It is a manufacturing method of the multilayer ceramic electronic component according to claim 1 or 2,
Producing the multilayer chip includes cutting using the cutting blade having the first surface mirror-finished. A method for manufacturing a multilayer ceramic electronic component.
前記一軸方向の先端部に形成され前記一軸方向に対して第1の角度で傾斜する第1の面と、前記一軸方向に前記第1の面と並んで形成され前記一軸方向に対して前記第1の角度よりも小さい第2の角度で傾斜する第2の面と、前記第1の面及び前記第2の面を滑らかに接続する曲面と、を有し、前記曲面のR寸法が600μm〜1000μmであり、前記先端部が前記テーブルと前記一軸方向に対向して配置された切断刃と、
前記切断刃を保持し、前記テーブルに対して前記切断刃を前記一軸方向に駆動する駆動部と
を具備する積層セラミック電子部品の製造装置。 A table on which a laminated sheet having ceramic sheets laminated in a uniaxial direction and internal electrodes disposed between the ceramic sheets is placed;
A first surface formed at the tip end in the uniaxial direction and inclined at a first angle with respect to the uniaxial direction, and formed side by side with the first surface in the uniaxial direction, the first surface with respect to the uniaxial direction. And a curved surface that smoothly connects the first surface and the second surface, and the R dimension of the curved surface is 600 μm to A cutting blade which is 1000 μm and the tip portion is arranged to face the table in the uniaxial direction;
An apparatus for manufacturing a multilayer ceramic electronic component, comprising: a driving unit that holds the cutting blade and drives the cutting blade in the uniaxial direction with respect to the table.
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