JP6429256B2 - スピン転移トルクメモリにおける書き込みオペレーション - Google Patents

スピン転移トルクメモリにおける書き込みオペレーション Download PDF

Info

Publication number
JP6429256B2
JP6429256B2 JP2016545313A JP2016545313A JP6429256B2 JP 6429256 B2 JP6429256 B2 JP 6429256B2 JP 2016545313 A JP2016545313 A JP 2016545313A JP 2016545313 A JP2016545313 A JP 2016545313A JP 6429256 B2 JP6429256 B2 JP 6429256B2
Authority
JP
Japan
Prior art keywords
cells
voltage
setting
parallel state
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016545313A
Other languages
English (en)
Other versions
JP2017508231A (ja
Inventor
ネイミ、ヘリア
ル、シー−リエン
オーガスティン、チャールズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2017508231A publication Critical patent/JP2017508231A/ja
Application granted granted Critical
Publication of JP6429256B2 publication Critical patent/JP6429256B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Logic Circuits (AREA)

Description

本開示は、概して、エレクトロニクス分野に関する。より具体的には、本発明のいくつかの実施形態が、概して、スピン転移トルクメモリにおける複数の書き込みオペレーションに関する。
多くの電子デバイスが、不揮発性メモリとしてしばしば具現化されるローカルな高速アクセスメモリを使用して実装され得る、複数のメモリシステムを含む。スピン転移トルク（ＳＴＴ）メモリが、複数の不揮発性メモリシステムに向けた技術として発展している。従って、複数のＳＴＴメモリシステムにおける複数の書き込みオペレーションを管理する複数の技術が、例えば、複数の電子デバイス用の複数のメモリシステムにおいて有用性を見出すであろう。
添付の複数の図面を参照して、詳細な説明が提供される。異なる複数の図面において同じ参照番号を使用することにより、同様な、または同一な複数の事項を示す。
本明細書にて説明される様々な例に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための装置における、複数のコンポーネントの模式的なブロック図である。 本明細書にて説明される様々な例に従ったスピン転移トルク（ＳＴＴ）メモリのアーキテクチャの概略ブロック図である。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための方法における複数のオペレーションを示すフローチャートである。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための方法における複数のオペレーションを示すフローチャートである。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための方法における複数のオペレーションを示すフローチャートである。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するように適合され得る複数の電子デバイスの模式的なブロック図である。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するように適合され得る複数の電子デバイスの模式的なブロック図である。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するように適合され得る複数の電子デバイスの模式的なブロック図である。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するように適合され得る複数の電子デバイスの模式的なブロック図である。 本明細書にて説明される様々な実施形態に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するように適合され得る複数の電子デバイスの模式的なブロック図である。
以下の説明において、様々な実施形態の完全な理解を提供すべく、多数の具体的な詳細が説明される。しかしながら、具体的な詳細が無くても、本発明の様々な実施形態が実施され得る。他の複数の例においては、周知の方法、手順、コンポーネント、および回路は、本発明の特定の複数の実施形態を不明瞭にしないよう、詳細には説明されていない。さらに、本発明の複数の実施形態の様々な態様が、集積された複数の半導体回路（"ハードウェア"）、１または複数のプログラムにまとめられた複数のコンピュータ可読命令（"ソフトウェア"）、または、ハードウェアとソフトウェアの何らかの組み合わせのような、様々な手段を使用して実行されてよい。本開示の複数の目的のため、"ロジック"という言及は、ハードウェア、ソフトウェア、またはそれらの何らかの組み合わせのいずれかを意味すべきものとする。
軟強磁性材料のスピン配向によりデータを格納し、電流誘起のスイッチングを示すスピン転移トルク（ＳＴＴ）メモリ技術は、ＣＭＯＳロジックと互換性があり、拡張可能且つ高密度を有するので、魅力的な新しいメモリ技術である。さらに、これは不揮発性であり、競争力の高い読み出しレイテンシを有する。ＳＴＴ ＲＡＭは、複数の磁性材料による、一方が固定層で一方がフリー層である２つの層を利用した、抵抗変化型ＲＡＭの一種である。スピン分極電流がデバイスを通り抜けて、複数の磁性層中に平行（Ｐまたは'１'）分極もしくは反平行（ＡＰまたは'０'）分極のいずれかを生成し、それにより情報を格納する。
本明細書にて説明されるいくつかの例において、本明細書にて説明される主題が、各行での連続的な選択的書き込みオペレーションを実行することにより、スピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションの問題に対処する。第１の書き込みオペレーションにおいて、反平行（ＡＰ）状態から平行（Ｐ）状態へと（すなわち、ロジック"０"からロジック"１"へと）書き込まれている複数のメモリセルが切り替えられる。第２の書き込みオペレーションにおいて、平行（Ｐ）状態から反平行（ＡＰ）状態へと（すなわち、ロジック"１"からロジック"０"へと）書き込まれている複数のメモリセルが切り替えられる。複数の書き込みオペレーションの順序は重要なわけではなく、逆にすることもできる。
いくつかの例においては、書き込みオペレーションにおけるレイテンシを最小化すべく、または少なくとも低減すべく、メモリ行の書き込みラインに印加される電圧が選択されてよい。いくつかの例においては、書き込みラインに負のバイアスが印加されてよい。
さらなる詳細が、図１−１０を参照して以下に説明される。
図１は、本明細書にて説明される様々な例に従ったスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための装置における、複数のコンポーネントの模式的なブロック図である。図１を参照すると、いくつかの実施形態において、中央プロセッサパッケージ１００が、制御ハブ１２０に結合された１または複数のプロセッサ１１０、およびローカルメモリ１３０を含んでよい。制御ハブ１２０は、メモリコントローラ１２２およびメモリインタフェース１２４を含む。
メモリインタフェース１２４は、通信バス１６０によってメモリ１４０に結合される。いくつかの例において通信バス１６０は、印刷回路基板上の複数の配線として、複数の銅線によるケーブルとして、光ファイバケーブルとして、接続ソケットとして、または上記の組み合わせとして実装されてよい。
メモリ１４０は、コントローラ１４２、書き込み制御ロジック１４４、および１または複数のメモリデバイス１５０を含んでよい。様々な実施形態において、複数のメモリバンク１５０のうちの少なくともいくつかが、不揮発性メモリ、例えばスピン転移トルク（ＳＴＴ）メモリを使用して実装されてよい。上記にて説明されたように、いくつかの実施形態において、コントローラ１４２に結合され得る、またはコントローラ１４２に統合され得る書き込み制御ロジック１４４は、スピン転移トルク（ＳＴＴ）メモリ１４０における複数の書き込みオペレーションを実行する。
図２は、本明細書にて説明される様々な例に従ったスピン転移トルク（ＳＴＴ）メモリ２００のアーキテクチャの概略ブロック図である。図２を参照すると、いくつかの例においてメモリ２００は、行１、行２、行３、行４など、行Ｍまでで特定される複数の行を含む。各行は、セル１、セル２、セル３など、セルＮまでで特定される複数のメモリセルを含む。従って、メモリ２００はＭ×Ｎのメモリマトリクスとして構築される。
代表的なスピン転移トルクメモリセル２１０が図２に示される。メモリセル２１０は、トランジスタ２１２および磁気トンネル接合２１４、ワードライン（ＷＬ）２２０、選択ライン（ＳＬ）２２２、およびビットライン（ＢＬ）２２４を含む。オペレーションにおいては、読み出し電圧ＶＲＤまでＢＬ２２４をプリチャージし、その電圧が、ＷＬ２２０に対してある電圧が印加された場合にセル２１０を通して減衰することを可能にすることによって、セル２１０は読み出される。リファレンスセルを使用して同時に電荷放出されるリファレンスビットラインが、センス増幅器リファレンスとして作用する。リファレンスおよびアクセスされたビットラインの両者が、Ｐ型の金属酸化膜半導体（ＰＭＯＳ）電流ソースを使用してクランプされる。これにより、非常に長いアクセス時間に対してさえも、センス増幅器入力における一定の電圧差が維持される。
スピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための複数のコンポーネントおよびアーキテクチャを説明してきたが、ここからは、スピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行するための複数のオペレーションが、図３−５を参照して説明される。いくつかの例において、図３−５に示される複数のオペレーションが、書き込み制御ロジック１４４単独で、または、コントローラ１４２との組み合わせによって実行され得る。
まず図３を参照すると、オペレーション３１０において、書き込みコマンドが受信される。例えば、図１を簡単に参照すると、いくつかの例において書き込みコマンドは、メモリコントローラ１２２からメモリインタフェース１２４を介してコントローラ１４２において受信されてよい。この書き込みコマンドに応答して、コントローラ１４２は、この書き込みオペレーションに関連付けられたデータをメモリ１４０のメモリデバイス１５０へと書き込むためのロジックを開始してよい。いくつかの例において、複数のメモリデバイス１５０のうちの１または複数が、図２に示されるメモリ２００のようなスピン転移トルク（ＳＴＴ）メモリデバイスを含んでよい。
いくつかの例において、書き込み制御ロジック１４４は、行ごとにメモリ２００へとデータを書き込むようにコントローラ１４２を構成する。オペレーション３１５においてコントローラは、メモリ２００のある行において平行状態（例えばロジック"１"）に設定されるべき第１の複数のセル、および、メモリ２００の当該行において反平行状態（例えばロジック"０"）に設定されるべき第２の複数のセルを特定するように構成される。オペレーション３２０においてコントローラは、第２の複数のセルへの複数の書き込みオペレーションをマスクし、オペレーション３２５においてコントローラは、特定された第１の複数のセルを平行状態に設定する。オペレーション３３０においてコントローラは、第１の複数のセルへの複数の書き込みオペレーションをマスクし、オペレーション３３５においてコントローラは、特定された第２の複数のセルを反平行状態に設定する。
図４は、複数の例に従って、オペレーション３２０および３２５を参照して説明されたように、複数のセルの第２の組への複数の書き込みオペレーションをマスクし、第１の複数のセルを平行状態に設定すべく、コントローラ１４２により実行される複数のオペレーションを示すフローチャートである。図４を簡単に参照すると、オペレーション４１０においてコントローラ１４２は、第１の複数のセルのワードライン２２０を平行状態書き込み電圧ＶＷＲ１に設定する。オペレーション４１５においてコントローラ１４２は、第１の複数のセルの選択ライン２２２をＧＮＤ電圧（例えば０ボルト）に設定し、オペレーション４２０においてコントローラ１４２は、第１の複数のセルのビットライン２２４を正の電圧ＶＤＤに設定する。いくつかの例において、正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさであり、平行状態書き込み電圧ＶＷＲ１はＧＮＤと−ＶＤＤ／２ボルトの間の大きさである。
書き込みオペレーションの間、コントローラは、第２の複数のセルの選択ライン２２２をゼロより低い電圧に設定し（オペレーション４２５）、第２の複数のセルのビットライン２２４をゼロより低い電圧に設定する（オペレーション４３０）ことにより、当該行における第２の複数のセルをそれらの現在状態に保つ。
図５は、複数の例に従って、オペレーション３３０および３３５を参照して説明されたように、複数のセルの第１の組への複数の書き込みオペレーションをマスクし、第２の複数のセルを反平行状態に設定すべく、コントローラ１４２により実行される複数のオペレーションを示すフローチャートである。図５を簡単に参照すると、オペレーション５１０においてコントローラ１４２は、第２の複数のセルのワードラインを反平行状態書き込み電圧ＶＷＲ０に設定する。オペレーション５１５においてコントローラ１４２は、第２の複数のセルの選択ライン２２２をＧＮＤ電圧（例えば０ボルト）に設定し、オペレーション５２０においてコントローラ１４２は、第２の複数のセルのビットライン２２４を負の電圧−ＶＤＤに設定する。いくつかの例において、負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさであり、反平行状態書き込み電圧ＶＷＲ０はＧＮＤとＶＤＤボルトの間の大きさである。
書き込みオペレーションの間、コントローラは、第１の複数のセルの選択ライン２２２をＧＮＤ電圧に設定し（オペレーション５２５）、第１の複数のセルのビットライン２２４をＧＮＤ電圧に設定する（オペレーション５３０）ことにより、当該行における第１の複数のセルをそれらの現在状態に保つ。
いくつかの例において、平行状態がロジック"高"（すなわち"１"）に対応する一方で、反平行状態がロジック"低"（すなわち"０"）に対応する。表１は、複数のスピン転移トルク（ＳＴＴ）メモリにおいて実行される複数の書き込みオペレーションにおいて、ワードライン２２０、選択ライン２２２、およびビットライン２２４に対して印加される複数の電圧値の複数の例を提供する。
Figure 0006429256
いくつかの例において、ＶＷＲ１はＶＤＤ／２に設定されてよく、ＶＷＲ０はＶＤＤに設定されてよい。当業者は、その他複数の電圧が印加され得ることを認識するであろう。
従って、図３−５に示される複数のオペレーションは、連続的な選択的書き込みオペレーションを各行に対して実行することにより、コントローラ１４２がスピン転移トルク（ＳＴＴ）メモリにおける複数の書き込みオペレーションを実行することを可能にする。いくつかの例において、本明細書にて説明される複数の技術が、通常、スピン転移トルク（ＳＴＴ）メモリに関連付けられる、非対称的な書き込みレイテンシを低減する、または取り除く。
上記にて説明されたように、いくつかの実施形態において、電子デバイスがコンピュータシステムとして具現化され得る。図６は、本発明の一実施形態に係るコンピューティングシステム６００のブロック図を示す。コンピューティングシステム６００は、相互接続ネットワーク（またはバス）６０４を介して通信する、１または複数の中央処理ユニット（プロセッサ）６０２または複数のプロセッサを含んでよい。複数のプロセッサ６０２は、汎用プロセッサ、（コンピュータネットワーク６０３上で通信されるデータを処理する）ネットワークプロセッサ、または、（縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサまたは複合命令セットコンピュータ（ＣＩＳＣ）を含む）その他複数のタイプのプロセッサを含んでよい。さらに、複数のプロセッサ６０２は、シングルコアまたはマルチコア設計を有してよい。マルチコア設計を有する複数のプロセッサ６０２は、同一の集積回路（ＩＣ）ダイに、異なる複数のタイプのプロセッサコアを統合してよい。また、マルチコア設計を有する複数のプロセッサ６０２は、複数の対称型または非対称型マルチプロセッサとして実装されてもよい。一実施形態において、複数のプロセッサ６０２のうちの１または複数が、図１の複数のプロセッサ１０２と同じまたは同様であってよい。
チップセット６０６もまた相互接続ネットワーク６０４と通信してよい。チップセット６０６は、メモリ制御ハブ（ＭＣＨ）６０８を含んでよい。ＭＣＨ６０８は、メモリ６１２と通信するメモリコントローラ６１０を含んでよい。メモリ６１２はデータを格納してよい。このデータは、プロセッサ６０２またはコンピューティングシステム６００に含まれる任意の他のデバイスによって実行され得る複数の命令の複数のシーケンスを含む。本発明の一実施形態においてメモリ６１２は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、またはその他複数のタイプのストレージデバイスのような、１または複数の揮発性ストレージ（またはメモリ）デバイスを含んでよい。ハードディスクのような不揮発性メモリもまた利用され得る。複数のプロセッサおよび／または複数のシステムメモリのような複数の追加のデバイスが、相互接続ネットワーク６０４を介して通信を行ってよい。
ＭＣＨ６０８はまた、ディスプレイデバイス６１６と通信するグラフィックインタフェース６１４も含んでよい。本発明の一実施形態においてグラフィックインタフェース６１４は、アクセラレーテッドグラフィックスポート（ＡＧＰ）を介してディスプレイデバイス６１６と通信してよい。本発明の一実施形態において（フラットパネルディスプレイのような）ディスプレイ６１６は、例えば、ビデオメモリまたはシステムメモリのようなストレージデバイスに格納された画像のデジタル表現を、ディスプレイ６１６によって解釈および表示される複数の表示信号に変換する信号変換器を通じて、グラフィックインタフェース６１４と通信してよい。ディスプレイデバイスによって生成された複数の表示信号は、ディスプレイ６１６によって解釈され、続いてこれに表示される前に、様々な制御デバイスを通ってよい。
ハブインタフェース６１８が、ＭＣＨ６０８と入出力制御ハブ（ＩＣＨ）６２０との通信を可能にしてよい。ＩＣＨ６２０は、コンピューティングシステム６００と通信するＩ／Ｏデバイスへのインタフェースを提供し得る。ＩＣＨ６２０は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）ブリッジ、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、または、その他複数のタイプの周辺ブリッジまたはコントローラのような周辺ブリッジ（またはコントローラ）６２４を通じて、バス６２２と通信してよい。ブリッジ６２４は、プロセッサ６０２と複数の周辺デバイスとの間のデータ経路を提供し得る。その他複数のタイプのトポロジが利用されてよい。また、複数のバスも、例えば複数のブリッジまたは複数のコントローラを通じてＩＣＨ６２０と通信してよい。さらに、本発明の様々な実施形態において、ＩＣＨ６２０と通信を行うその他複数の周辺機器として、インテグレーテッドドライブエレクトロニクス（ＩＤＥ）またはスモールコンピュータシステムインタフェース（ＳＣＳＩ）ハードドライブ、ＵＳＢポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピー（登録商標）ディスクドライブ、デジタル出力サポート（例えば、デジタルビデオインタフェース（ＤＶＩ））、またはその他複数のデバイスを含んでよい。
バス６２２は、オーディオデバイス６２６、１または複数のディスクドライブ６２８、および（コンピュータネットワーク６０３と通信を行う）ネットワークインタフェースデバイス６３０と通信してよい。その他複数のデバイスが、バス６２２を介して通信してよい。また、本発明のいくつかの実施形態において、（ネットワークインタフェースデバイス６３０のような）様々なコンポーネントが、ＭＣＨ６０８と通信してよい。さらに、本明細書にて説明されたプロセッサ６０２および１または複数の他のコンポーネントが、単一のチップを形成すべく（例えば、システムオンチップ（ＳＯＣ）を提供すべく）組み合わされてよい。さらに、本発明の複数の他の実施形態においてグラフィックアクセラレータ６１６は、ＭＣＨ６０８内に含まれてよい。
さらに、コンピューティングシステム６００は、揮発性および／または不揮発性メモリ（またはストレージ）を含んでよい。例えば、不揮発性メモリとして以下のうちの１または複数を含んでよい。すなわち、リードオンリメモリ（ＲＯＭ）、プログラム可能ＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的ＥＰＲＯＭ（ＥＥＰＲＯＭ）、ディスクドライブ（例えば、６２８）、フロッピー（登録商標）ディスク、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、フラッシュメモリ、光磁気ディスク、または、（例えば、複数の命令を含む）電子データを格納することの可能な、その他複数のタイプの不揮発性機械可読媒体である。
図７は、本発明の一実施形態に従ったコンピューティングシステム７００のブロック図を示す。システム７００は、１または複数のプロセッサ７０２−１から７０２−Ｎ（本明細書では一般的に"複数のプロセッサ７０２"または"プロセッサ７０２"と称される）を含んでよい。複数のプロセッサ７０２は、相互接続ネットワークまたはバス７０４を介して通信してよい。各プロセッサは様々なコンポーネントを含んでよい。それらのいくつかが、明瞭にすべく、プロセッサ７０２−１のみを参照して説明される。従って、残りのプロセッサ７０２−２から７０２−Ｎのそれぞれは、プロセッサ７０２−１を参照して説明されるものと同じまたは同様な複数のコンポーネントを含んでよい。
一実施形態においてプロセッサ７０２−１は、１または複数のプロセッサコア７０６−１から７０６−Ｍ（本明細書では、"複数のコア７０６"または、より一般的に"コア７０６"と称される）、共有キャッシュ７０８、ルータ７１０、および／またはプロセッサ制御ロジックまたはユニット７２０を含んでよい。複数のプロセッサコア７０６は、単一の集積回路（ＩＣ）チップに実装されてよい。さらに、このチップは、（キャッシュ７０８のような）１または複数の共有および／または専用キャッシュ、（バスまたは相互接続ネットワーク７１２のような）複数のバスまたは相互接続、複数のメモリコントローラ、またはその他複数のコンポーネントを含んでよい。
一実施形態においてルータ７１０は、プロセッサ７０２−１および／またはシステム７００の様々なコンポーネント間で通信するために使用されてよい。さらに、プロセッサ７０２−１は、１つよりも多くのルータ７１０を含んでよい。さらに、多数のルータ７１０が通信を行うことで、プロセッサ７０２−１の内部または外部の様々なコンポーネントの間のデータルーティングを可能とし得る。
共有キャッシュ７０８は、複数のコア７０６のような、プロセッサ７０２−１の１または複数のコンポーネントにより利用される（例えば複数の命令を含む）データを格納し得る。例えば、共有キャッシュ７０８は、プロセッサ７０２の複数のコンポーネントによるより高速なアクセスのために、メモリ７１４に格納されたデータをローカルにキャッシュしてよい。一実施形態においてキャッシュ７０８は、（レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）またはその他複数のレベルのキャッシュのような）中間レベルキャッシュ、ラストレベルキャッシュ（ＬＬＣ）、および／またはそれらの複数の組み合わせを含んでよい。さらに、プロセッサ７０２−１の様々なコンポーネントが、直接、バス（例えばバス７１２）、および／またはメモリコントローラまたはハブを通じて、共有キャッシュ７０８と通信してよい。図７に示されるように、いくつかの実施形態において、複数のコア７０６のうちの１または複数が、レベル１（Ｌ１）キャッシュ７１６−１（本明細書では一般的に"Ｌ１キャッシュ７１６"と称される）を含んでよい。
図８は、本発明の一実施形態に従った、コンピューティングシステムのプロセッサコア７０６およびその他複数のコンポーネントの複数の部分のブロック図を示す。一実施形態において、図８に示される複数の矢印は、コア７０６を通る複数の命令の流れの方向を示す。（プロセッサコア７０６のような）１または複数のプロセッサコアが、図７を参照して説明されるような単一の集積回路チップ（またはダイ）に実装されてよい。さらに、このチップは、１または複数の共有および／または専用キャッシュ（例えば、図７のキャッシュ７０８）、複数の相互接続（例えば、図７の複数の相互接続７０４および／または７１２）、複数の制御ユニット、複数のメモリコントローラ、または、その他複数のコンポーネントを含んでよい。
図８に示されるように、プロセッサコア７０６は、コア７０６による実行のために、（複数の条件付き分岐を伴う複数の命令を含む）複数の命令をフェッチするためのフェッチユニット８０２を含んでよい。複数の命令は、メモリ７１４のような任意の複数のストレージデバイスからフェッチされてよい。コア７０６はまた、フェッチされた命令をデコードするためのデコードユニット８０４も含んでよい。例えば、デコードユニット８０４は、フェッチされた命令を複数のｕｏｐ（複数のマイクロオペレーション）にデコードしてよい。
さらに、コア７０６はスケジュールユニット８０６を含んでよい。スケジュールユニット８０６は、複数の命令がディスパッチ可能となるまで、例えば、デコードされた命令の全てのソース値が利用可能となるまで、（例えば、デコードユニット８０４から受信された）複数のデコードされた命令を格納することに関連付けられた様々なオペレーションを実行してよい。一実施形態においてスケジュールユニット８０６は、複数のデコードされた命令をスケジュールしてよい。および／または実行用に実行ユニット８０８へとこれらの命令を発して（またはディスパッチして）よい。実行ユニット８０８は、ディスパッチされた複数の命令が（例えば、デコードユニット８０４によって）デコードされ、（例えば、スケジュールユニット８０６によって）ディスパッチされた後に、これらのディスパッチされた複数の命令を実行してよい。一実施形態において実行ユニット８０８は、１つよりも多くの実行ユニットを含んでよい。実行ユニット８０８はまた、加算、減算、乗算、および／または除算のような様々な算術オペレーションを実行してよく、１または複数の算術ロジックユニット（ＡＬＵ）を含んでよい。一実施形態において、コプロセッサ（図示せず）が、実行ユニット８０８と連携して様々な算術オペレーションを実行してよい。
さらに、実行ユニット８０８は、アウトオブオーダで複数の命令を実行してよい。従って、一実施形態においてプロセッサコア７０６は、アウトオブオーダプロセッサコアであってよい。コア７０６はまた、リタイアメントユニット８１０も含んでよい。リタイアメントユニット８１０は、実行された複数の命令を、これらがコミットされた後でリタイアしてよい。一実施形態において、実行された複数の命令のリタイアにより、プロセッサの状態が複数の命令の実行からコミットされる、複数の命令によって使用された複数の物理レジスタが解放される、などの結果がもたらされてもよい。
コア７０６はまた、プロセッサコア７０６の複数のコンポーネントと、（図８を参照して説明される複数のコンポーネントのような）その他複数のコンポーネントとの間の通信を、１または複数のバス（例えば、複数のバス７０４および／または７１２）を介して可能にするバスユニット８１４も含んでよい。コア７０６はまた、コア７０６の様々なコンポーネントによってアクセスされる（電力消費状態設定に関する複数の値のような）データを格納するための１または複数のレジスタ８１６も含んでよい。
さらに、たとえ図７が、相互接続７１２を介してコア７０６に結合されるべき制御ユニット７２０を示しているとしても、様々な実施形態において制御ユニット７２０は、コア７０６の内部のようにどこか他の場所に配置され、バス７０４などを介してコアに結合されてよい。
いくつかの実施形態において、本明細書にて説明される複数のコンポーネントのうちの１または複数が、システムオンチップ（ＳＯＣ）デバイスとして具現化され得る。図９は、一実施形態に係るＳＯＣパッケージのブロック図を示す。図９に示されるように、ＳＯＣ９０２は、１または複数のプロセッサコア９２０、１または複数のグラフィックプロセッサユニット（ＧＰＵ）コア９３０、入出力（Ｉ／Ｏ）インタフェース９４０、およびメモリコントローラ９４２を含む。ＳＯＣパッケージ９０２の様々なコンポーネントが、その他複数の図面を参照して本明細書にて説明されるような相互接続またはバスに結合されてよい。ＳＯＣパッケージ９０２はまた、その他複数の図面を参照して本明細書にて説明されるもののような、より多くの、またはより少ないコンポーネントを含んでよい。さらに、ＳＯＣパッケージ９０２の各コンポーネントが、例えば、その他複数の図面を参照して本明細書にて説明される１または複数の他のコンポーネントを含んでよい。一実施形態においてＳＯＣパッケージ９０２（およびその複数のコンポーネント）は、１または複数の集積回路（ＩＣ）ダイに提供され、例えば、それらは単一の半導体デバイスへとパッケージ化される。
図９に示されるように、ＳＯＣパッケージ９０２は、メモリコントローラ９４２を介して、（その他複数の図面を参照して本明細書にて説明されるメモリと同様または同一であってよい）メモリ９６０に結合される。一実施形態においてメモリ９６０（またはその一部）は、ＳＯＣパッケージ９０２に統合され得る。
Ｉ／Ｏインタフェース９４０は、例えば、その他複数の図面を参照して本明細書にて説明されるような相互接続および／またはバスを介して、１または複数のＩ／Ｏデバイス９７０に結合されてよい。Ｉ／Ｏデバイス９７０は、キーボード、マウス、タッチパッド、ディスプレイ、（カメラまたはカムコーダ／ビデオレコーダのような）画像／ビデオキャプチャデバイス、タッチスクリーン、スピーカ、などのうちの１または複数を含んでよい。
図１０は、本発明の一実施形態に従った、ポイントツーポイント（ＰｔＰ）構成として構成されたコンピューティングシステム１０００を示す。特に図１０は、複数のプロセッサ、メモリ、複数の入出力デバイスが多数のポイントツーポイントインタフェースによって相互接続されているシステムを示す。図２を参照して説明された複数のオペレーションが、システム１０００の１または複数コンポーネントによって実行されてよい。
図１０に示されるように、システム１０００はいくつかのプロセッサを含んでよく、明瞭にすべく、そのうちの２つ、プロセッサ１００２および１００４のみが示されている。プロセッサ１００２および１００４は、それぞれ、メモリ１０１０および１０１２との通信を可能とすべく、ローカルメモリコントローラハブ（ＭＣＨ）１００６および１００８を含んでよい。ＭＣＨ１００６および１００８は、いくつかの実施形態において、図１のメモリコントローラ１２０および／またはロジック１２５を含んでよい。
一実施形態においてプロセッサ１００２および１００４は、図７を参照して説明された複数のプロセッサ７０２のうちの１つであってよい。プロセッサ１００２および１００４は、それぞれ、ＰｔＰインタフェース回路１０１６および１０１８を使用し、ポイントツーポイント（ＰｔＰ）インタフェース１０１４を介してデータを交換してよい。プロセッサ１００２および１００４はまた、それぞれ、ポイントツーポイントインタフェース回路１０２６、１０２８、１０３０、および１０３２を使用し、個々のＰｔＰインタフェース１０２２および１０２４を介して、チップセット１０２０とデータを交換してよい。チップセット１０２０は、高性能グラフィックインタフェース１０３６を介して、例えば、ＰｔＰインタフェース回路１０３７を使用して、高性能グラフィック回路１０３４とさらにデータを交換してよい。
図１０に示されるように、図１０の複数のコア１０６のうちの１または複数および／またはキャッシュ１０８が、プロセッサ１００２および１００４内に配置されてよい。しかしながら、本発明の複数の他の実施形態が、図１０のシステム１０００内のその他複数の回路、ロジックユニット、またはデバイスに存在してよい。さらに、本発明の複数の他の実施形態が、図１０に示されるいくつかの回路、ロジックユニット、またはデバイスの全体にわたって分散されてもよい。
チップセット１０２０は、ＰｔＰインタフェース回路１０４１を使用してバス１０４０と通信してよい。バス１０４０は、バスブリッジ１０４２およびＩ／Ｏデバイス１０４３のような、自身と通信する１または複数のデバイスを有してよい。バスブリッジ１０４２は、バス１０４４を介して、キーボード／マウス１０４５、（コンピュータネットワーク１００３と通信し得る複数のモデム、複数のネットワークインタフェースデバイス、またはその他複数の通信デバイスのような）複数の通信デバイス１０４６、オーディオＩ／Ｏデバイス、および／またはデータストレージデバイス１０４８のような、その他複数のデバイスと通信してよい。（ハードディスクドライブまたはＮＡＮＤフラッシュベースのソリッドステートドライブであってよい）データストレージデバイス１０４８は、プロセッサ１００２および／または１００４によって実行され得るコード１０４９を格納してよい。
以下の複数の例は、さらなる複数の実施形態に関する。
例１は、スピン転移トルク（ＳＴＴ）メモリのある行において平行状態に設定されるべき第１の複数のセル、および、当該ＳＴＴメモリの当該行において反平行状態に設定されるべき第２の複数のセルを特定し、当該行における第２の複数のセルへの複数の書き込みオペレーションをマスクし、第１の複数のセルを平行状態に設定し、当該行における第１の複数のセルへの複数の書き込みオペレーションをマスクし、第２の複数のセルを反平行状態に設定するロジックを備えるコントローラである。
例２において、例１の主題は、第１の複数のセルにおけるワードラインを平行状態書き込み電圧ＶＷＲ１に設定し、第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定するロジックを、任意で含むことができる。
例３において、例１−２のいずれか１つの主題は、正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさであり、平行状態書き込み電圧ＶＷＲ１はＧＮＤボルトと−ＶＤＤ／２ボルトの間の大きさである構成を、任意で含むことができる。
例４において、例１−３のいずれか１つの主題は、第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、第２の複数のセルにおけるビットラインをゼロより低い電圧に設定するロジックを、任意で含むことができる。
例５において、例１−４のいずれか１つの主題は、第２の複数のセルにおけるワードラインを反平行状態書き込み電圧ＶＷＲ０に設定し、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインを負の電圧−ＶＤＤに設定するロジックを、任意で含むことができる。
例６において、例１−５のいずれか１つの主題は、負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさであり、反平行状態書き込み電圧ＶＷＲ０はＧＮＤとＶＤＤボルトの間の大きさであるロジックを、任意で含むことができる。
例７において、例１−６のいずれか１つの主題は、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインをＧＮＤ電圧に設定するロジックを、任意で含むことができる。
例８は、少なくとも１つのスピン転移トルク（ＳＴＴ）メモリデバイスと、スピン転移トルク（ＳＴＴ）メモリのある行において平行状態に設定されるべき第１の複数のセル、および、当該ＳＴＴメモリの当該行において反平行状態に設定されるべき第２の複数のセルを特定し、当該行における第２の複数のセルへの複数の書き込みオペレーションをマスクし、第１の複数のセルを平行状態に設定し、当該行における第１の複数のセルへの複数の書き込みオペレーションをマスクし、第２の複数のセルを反平行状態に設定するロジックを有するコントローラと、を備えるメモリである。
例９において、例８の主題は、第１の複数のセルにおけるワードラインを平行状態書き込み電圧ＶＷＲ１に設定し、第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定するロジックを、任意で含むことができる。
例１０において、例８−９のいずれか１つの主題は、正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさであり、平行状態書き込み電圧ＶＷＲ１はＧＮＤボルトと−ＶＤＤ／２ボルトの間の大きさである構成を、任意で含むことができる。
例１１において、例８−１０のいずれか１つの主題は、第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、第２の複数のセルにおけるビットラインをゼロより低い電圧に設定するロジックを、任意で含むことができる。
例１２において、例８−１１のいずれか１つの主題は、第２の複数のセルにおけるワードラインを反平行状態書き込み電圧ＶＷＲ０に設定し、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインを負の電圧−ＶＤＤに設定するロジックを、任意で含むことができる。
例１３において、例８−１２のいずれか１つの主題は、負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさであり、反平行状態書き込み電圧ＶＷＲ０はＧＮＤとＶＤＤボルトの間の大きさであるロジックを、任意で含むことができる。
例１４において、例８−１３のいずれか１つの主題は、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインをＧＮＤ電圧に設定するロジックを、任意で含むことができる。
例１５は、プロセッサと、少なくとも１つのスピン転移トルク（ＳＴＴ）メモリデバイスと、スピン転移トルク（ＳＴＴ）メモリのある行において平行状態に設定されるべき第１の複数のセル、および、当該ＳＴＴメモリの当該行において反平行状態に設定されるべき第２の複数のセルを特定し、当該行における第２の複数のセルへの複数の書き込みオペレーションをマスクし、第１の複数のセルを平行状態に設定し、当該行における第１の複数のセルへの複数の書き込みオペレーションをマスクし、第２の複数のセルを反平行状態に設定するロジックを有するコントローラと、を備える電子デバイスである。
例１６において、例１５の主題は、第１の複数のセルにおけるワードラインを平行状態書き込み電圧ＶＷＲ１に設定し、第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定するロジックを、任意で含むことができる。
例１７において例１５−１６のいずれか１つの主題は、正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさであり、平行状態書き込み電圧ＶＷＲ１はＧＮＤボルトと−ＶＤＤ／２ボルトの間の大きさである構成を、任意で含むことができる。
例１８において、例１５−１７のいずれか１つの主題は、第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、第２の複数のセルにおけるビットラインをゼロより低い電圧に設定するロジックを、任意で含むことができる。
例１９において、例１５−１８のいずれか１つの主題は、第２の複数のセルにおけるワードラインを反平行状態書き込み電圧ＶＷＲ０に設定し、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインを負の電圧−ＶＤＤに設定するロジックを、任意で含むことができる。
例２０において、例１５−１９のいずれか１つの主題は、負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさであり、反平行状態書き込み電圧ＶＷＲ０はＧＮＤとＶＤＤボルトの間の大きさであるロジックを、任意で含むことができる。
例２１において、例１５−２０のいずれか１つの主題は、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインをＧＮＤ電圧に設定するロジックを、任意で含むことができる。
例２２は、非一時的コンピュータ可読媒体に格納され、コントローラによって実行された場合に、スピン転移トルク（ＳＴＴ）メモリのある行において平行状態に設定されるべき第１の複数のセル、および、当該ＳＴＴメモリの当該行において反平行状態に設定されるべき第２の複数のセルを特定し、当該行における第２の複数のセルへの複数の書き込みオペレーションをマスクし、第１の複数のセルを平行状態に設定し、当該行における第１の複数のセルへの複数の書き込みオペレーションをマスクし、第２の複数のセルを反平行状態に設定するようにコントローラを構成させる複数のロジック命令を含む、コンピュータプログラムプロダクトである。
例２３において、例２２の主題は、第１の複数のセルにおけるワードラインを平行状態書き込み電圧ＶＷＲ１に設定し、第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定するロジックを、任意で含むことができる。
例２４において例２２−２３のいずれか１つの主題は、正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさであり、平行状態書き込み電圧ＶＷＲ１はＧＮＤボルトと−ＶＤＤ／２ボルトの間の大きさである構成を、任意で含むことができる。
例２５において、例２２−２４のいずれか１つの主題は、第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、第２の複数のセルにおけるビットラインをゼロより低い電圧に設定するロジックを、任意で含むことができる。
例２６において、例２２−２５のいずれか１つの主題は、第２の複数のセルにおけるワードラインを反平行状態書き込み電圧ＶＷＲ０に設定し、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインを負の電圧−ＶＤＤに設定するロジックを、任意で含むことができる。
例２７において、例２２−２６のいずれか１つの主題は、負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさであり、反平行状態書き込み電圧ＶＷＲ０はＧＮＤとＶＤＤボルトの間の大きさであるロジックを、任意で含むことができる。
例２８において、例２２−２７のいずれか１つの主題は、第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、第２の複数のセルにおけるビットラインをＧＮＤ電圧に設定するロジックを、任意で含むことができる。
本発明の様々な実施形態において、例えば、図１−１０を参照して本明細書にて説明された複数のオペレーションは、ハードウェア（例えば回路）、ソフトウェア、ファームウェア、マイクロコード、またはそれらの複数の組み合わせとして実装されてよく、これらは、本明細書にて説明されたプロセスを実行すべく、例えば、コンピュータをプログラムするために使用される複数の命令（または複数のソフトウェア手順）がそこに格納された、有形の（例えば、非一時的な）機械可読またはコンピュータ可読媒体を含むコンピュータプログラムプロダクトとして提供されてよい。また、"ロジック"という用語は、例として、ソフトウェア、ハードウェア、またはソフトウェアとハードウェアとの複数の組み合わせを含んでよい。機械可読媒体は、本明細書にて説明されるもののようなストレージデバイスを含んでよい。
明細書中での"１つの実施形態"または"一実施形態"との言及は、その実施形態に関連して説明される特定の機能、構造、または特性が、少なくとも１つの実装に含まれ得ることを意味する。本明細書中の様々な箇所における"一実施形態において"という語句の複数の出現は、同一の実施形態を全て参照するものであってよく、そうでなくてもよい。
また、説明および複数の請求項において、"結合され"および"接続され"という用語が、それらの派生語と共に使用されてよい。本発明のいくつかの実施形態において、"接続され"とは、２つまたはそれより多くの要素が、互いに直接物理的にまたは電気的に接触していることを示すべく使用されてよい。"結合され"とは、２つまたはそれより多くの要素が、直接物理的にまたは電気的に接触していることを意味してよい。しかしながら、"結合され"はまた、２つまたはそれより多くの要素が、互いに直接接触してはいないが、それでもなお、互いに協働または相互作用し得ることを意味してよい。
従って、本発明の複数の実施形態が、複数の構造的特徴および／または方法論的作用に特定の文言で説明されてきたものの、請求される主題は、説明されたそれらの特定の特徴または作用に限定されなくてよいことが理解されるべきである。むしろ、これらの特定の特徴または作用は、請求される主題を実行する、複数の例示的な形態として開示されている。

Claims (21)

  1. スピン転移トルク（ＳＴＴ）メモリの一の行において平行状態に設定されるべき第１の複数のセル、および、前記ＳＴＴメモリの前記一の行において反平行状態に設定されるべき第２の複数のセルを特定し、
    前記一の行における前記第２の複数のセルへの複数の書き込みオペレーションをマスクし、
    前記第１の複数のセルを平行状態に設定し、
    前記一の行における前記第１の複数のセルへの複数の書き込みオペレーションをマスクし、
    前記第２の複数のセルを反平行状態に設定する、
    ロジックと、
    平行状態書き込み電圧Ｖ ＷＲ１ をＶ ＤＤ ／２に設定し、
    前記第１の複数のセルにおけるワードラインを前記平行状態書き込み電圧ＶＷＲ１に設定し、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定する、
    ロジックと、
    反平行状態書き込み電圧Ｖ ＷＲ０ をＶ ＤＤ に設定し、
    前記第２の複数のセルにおけるワードラインを前記反平行状態書き込み電圧Ｖ ＷＲ０ に設定し、
    前記第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第２の複数のセルにおけるビットラインを負の電圧−Ｖ ＤＤ に設定する、
    ロジックとを備える、
    コントローラ。
  2. 前記正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさである、請求項１に記載のコントローラ。
  3. 前記第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、
    前記第２の複数のセルにおけるビットラインをゼロより低い電圧に設定する、
    ロジックをさらに備える、請求項１または請求項２に記載のコントローラ。
  4. 前記負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさである、請求項１から３のいずれか一項に記載のコントローラ。
  5. 前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第１の複数のセルにおけるビットラインをＧＮＤ電圧に設定する、
    ロジックをさらに備える、請求項１から４のいずれか一項に記載のコントローラ。
  6. 少なくとも１つのスピン転移トルク（ＳＴＴ）メモリデバイスと、
    コントローラと
    を備えるメモリであって、
    前記コントローラは、
    スピン転移トルク（ＳＴＴ）メモリの一の行において平行状態に設定されるべき第１の複数のセル、および、前記ＳＴＴメモリの前記一の行において反平行状態に設定されるべき第２の複数のセルを特定し、
    前記一の行における前記第２の複数のセルへの複数の書き込みオペレーションをマスクし、
    前記第１の複数のセルを平行状態に設定し、
    前記一の行における前記第１の複数のセルへの複数の書き込みオペレーションをマスクし、
    前記第２の複数のセルを反平行状態に設定する、
    ロジックと、
    平行状態書き込み電圧Ｖ ＷＲ１ をＶ ＤＤ ／２に設定し、
    前記第１の複数のセルにおけるワードラインを前記平行状態書き込み電圧Ｖ ＷＲ１ に設定し、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第１の複数のセルにおけるビットラインを正の電圧Ｖ ＤＤ に設定する、
    ロジックと、
    反平行状態書き込み電圧Ｖ ＷＲ０ をＶ ＤＤ に設定し、
    前記第２の複数のセルにおけるワードラインを前記反平行状態書き込み電圧Ｖ ＷＲ０ に設定し、
    前記第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第２の複数のセルにおけるビットラインを負の電圧−Ｖ ＤＤ に設定する、
    ロジックとを有する、
    メモリ。
  7. 前記正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさである、請求項６に記載のメモリ。
  8. 前記コントローラは、
    前記第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、
    前記第２の複数のセルにおけるビットラインをゼロより低い電圧に設定する、
    ロジックをさらに有する、請求項６または請求項７に記載のメモリ。
  9. 前記負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさである、請求項６から８のいずれか一項に記載のメモリ。
  10. 前記コントローラは、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第１の複数のセルにおけるビットラインをＧＮＤ電圧に設定する、
    ロジックをさらに有する、請求項６から９のいずれか一項に記載のメモリ。
  11. プロセッサと、
    少なくとも１つのスピン転移トルク（ＳＴＴ）メモリデバイスと、
    コントローラと
    を備える電子デバイスであって、
    前記コントローラは、
    スピン転移トルク（ＳＴＴ）メモリの一の行において平行状態に設定されるべき第１の複数のセル、および、前記ＳＴＴメモリの前記一の行において反平行状態に設定されるべき第２の複数のセルを特定し、
    前記一の行における前記第２の複数のセルへの複数の書き込みオペレーションをマスクし、
    前記第１の複数のセルを平行状態に設定し、
    前記一の行における前記第１の複数のセルへの複数の書き込みオペレーションをマスクし、
    前記第２の複数のセルを反平行状態に設定する、
    ロジックと、
    平行状態書き込み電圧Ｖ ＷＲ１ をＶ ＤＤ ／２に設定し、
    前記第１の複数のセルにおけるワードラインを前記平行状態書き込み電圧ＶＷＲ１に設定し、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定する、
    ロジックと、
    反平行状態書き込み電圧Ｖ ＷＲ０ をＶ ＤＤ に設定し、
    前記第２の複数のセルにおけるワードラインを前記反平行状態書き込み電圧Ｖ ＷＲ０ に設定し、
    前記第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第２の複数のセルにおけるビットラインを負の電圧−Ｖ ＤＤ に設定する、
    ロジックとを有する、
    電子デバイス。
  12. 前記正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさである、請求項１１に記載の電子デバイス。
  13. 前記コントローラは、
    前記第２の複数のセルにおける選択ラインをゼロより低い電圧に設定し、
    前記第２の複数のセルにおけるビットラインをゼロより低い電圧に設定する、
    ロジックをさらに有する、請求項１１または請求項１２に記載の電子デバイス。
  14. 前記負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさである、請求項１１から１３のいずれか一項に記載の電子デバイス。
  15. 前記コントローラは、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定し、
    前記第１の複数のセルにおけるビットラインをＧＮＤ電圧に設定する、
    ロジックをさらに有する、請求項１１から１４のいずれか一項に記載の電子デバイス。
  16. コンピュータに、
    スピン転移トルク（ＳＴＴ）メモリの一の行において平行状態に設定されるべき第１の複数のセル、および、前記ＳＴＴメモリの前記一の行において反平行状態に設定されるべき第２の複数のセルを特定させ、
    前記一の行における前記第２の複数のセルへの複数の書き込みオペレーションをマスクさせ、
    前記第１の複数のセルを平行状態に設定させ、
    前記一の行における前記第１の複数のセルへの複数の書き込みオペレーションをマスクさせ、
    前記第２の複数のセルを反平行状態に設定させ、
    前記コンピュータに、
    平行状態書き込み電圧Ｖ ＷＲ１ をＶ ＤＤ ／２に設定させ、
    前記第１の複数のセルにおけるワードラインを前記平行状態書き込み電圧ＶＷＲ１に設定させ、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定させ、
    前記第１の複数のセルにおけるビットラインを正の電圧ＶＤＤに設定させ、
    前記コンピュータに、
    反平行状態書き込み電圧Ｖ ＷＲ０ をＶ ＤＤ に設定させ、
    前記第２の複数のセルにおけるワードラインを前記反平行状態書き込み電圧Ｖ ＷＲ０ に設定させ、
    前記第２の複数のセルにおける選択ラインをＧＮＤ電圧に設定させ、
    前記第２の複数のセルにおけるビットラインを負の電圧−Ｖ ＤＤ に設定させる、
    コンピュータプログラム。
  17. 前記正の電圧ＶＤＤは２．７ボルトと５．０ボルトの間の大きさである、請求項１６に記載のコンピュータプログラム。
  18. 前記コンピュータに、さらに、
    前記第２の複数のセルにおける選択ラインをゼロより低い電圧に設定させ、
    前記第２の複数のセルにおけるビットラインをゼロより低い電圧に設定させる、
    請求項１６または請求項１７に記載のコンピュータプログラム。
  19. 前記負の電圧−ＶＤＤは−２．７ボルトと−５ボルトの間の大きさである、請求項１６から１８のいずれか一項に記載のコンピュータプログラム。
  20. 前記コンピュータに、さらに、
    前記第１の複数のセルにおける選択ラインをＧＮＤ電圧に設定させ、
    前記第１の複数のセルにおけるビットラインをＧＮＤ電圧に設定させる、
    請求項１６から１９のいずれか一項に記載のコンピュータプログラム。
  21. 請求項１６から請求項２０のいずれか１項に記載のコンピュータプログラムを格納する、コンピュータ可読記憶媒体。
JP2016545313A 2014-02-26 2015-02-02 スピン転移トルクメモリにおける書き込みオペレーション Active JP6429256B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/191,191 2014-02-26
US14/191,191 US9299412B2 (en) 2014-02-26 2014-02-26 Write operations in spin transfer torque memory
PCT/US2015/014123 WO2015130430A1 (en) 2014-02-26 2015-02-02 Write operations in spin transfer torque memory

Publications (2)

Publication Number Publication Date
JP2017508231A JP2017508231A (ja) 2017-03-23
JP6429256B2 true JP6429256B2 (ja) 2018-11-28

Family

ID=53882847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016545313A Active JP6429256B2 (ja) 2014-02-26 2015-02-02 スピン転移トルクメモリにおける書き込みオペレーション

Country Status (7)

Country Link
US (1) US9299412B2 (ja)
EP (1) EP3111449B1 (ja)
JP (1) JP6429256B2 (ja)
KR (1) KR101947523B1 (ja)
CN (1) CN105917410B (ja)
TW (1) TWI537942B (ja)
WO (1) WO2015130430A1 (ja)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10162716B2 (en) * 2014-06-09 2018-12-25 Sap Se Hybrid SCM-DRAM transactional storage engine for fast data recovery
US10115446B1 (en) 2015-04-21 2018-10-30 Spin Transfer Technologies, Inc. Spin transfer torque MRAM device with error buffer
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9792224B2 (en) 2015-10-23 2017-10-17 Intel Corporation Reducing latency by persisting data relationships in relation to corresponding data in persistent memory
US10192601B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10192602B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Smart cache design to prevent overflow for a memory device with a dynamic redundancy register
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11099995B2 (en) 2018-03-28 2021-08-24 Intel Corporation Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
WO2008018266A1 (fr) * 2006-08-07 2008-02-14 Nec Corporation MRAM à ligne de commande de mots à potentiel variable
US7881095B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation using gate overdrive for resistive sense memory cells
US8045412B2 (en) * 2008-10-21 2011-10-25 Seagate Technology Llc Multi-stage parallel data transfer
US7855923B2 (en) 2008-10-31 2010-12-21 Seagate Technology Llc Write current compensation using word line boosting circuitry
US8107280B2 (en) 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
US7830700B2 (en) * 2008-11-12 2010-11-09 Seagate Technology Llc Resistive sense memory array with partial block update capability
US8638590B2 (en) 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device
KR101312366B1 (ko) * 2011-04-06 2013-09-26 에스케이하이닉스 주식회사 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
US8817530B2 (en) 2011-11-17 2014-08-26 Everspin Technologies, Inc. Data-masked analog and digital read for resistive memories
JP5915121B2 (ja) * 2011-11-30 2016-05-11 凸版印刷株式会社 抵抗変化型不揮発性メモリ
JP5337277B1 (ja) * 2012-05-14 2013-11-06 株式会社東芝 磁気ランダムアクセスメモリ及びメモリシステム
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US9183910B2 (en) 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
KR20140008745A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치

Also Published As

Publication number Publication date
EP3111449B1 (en) 2022-09-28
TW201543476A (zh) 2015-11-16
CN105917410A (zh) 2016-08-31
EP3111449A1 (en) 2017-01-04
WO2015130430A1 (en) 2015-09-03
KR20160106615A (ko) 2016-09-12
US20150243335A1 (en) 2015-08-27
US9299412B2 (en) 2016-03-29
KR101947523B1 (ko) 2019-02-14
TWI537942B (zh) 2016-06-11
EP3111449A4 (en) 2017-10-25
JP2017508231A (ja) 2017-03-23
CN105917410B (zh) 2018-10-23

Similar Documents

Publication Publication Date Title
JP6429256B2 (ja) スピン転移トルクメモリにおける書き込みオペレーション
US20160283111A1 (en) Read operations in memory devices
JP6137582B2 (ja) 電子デバイス、メモリコントローラ、装置
JP2013527949A (ja) 複数命令ストリームメモリシステム
US9317421B2 (en) Memory management
US10055346B2 (en) Polarity based data transfer function for volatile memory
US20170062023A1 (en) Systems and methods to rejuvenate nonvolatile memory using timestamps
US20160093377A1 (en) Nonvolatile memory module
US20150161037A1 (en) Fast cache flush
US11455261B2 (en) First boot with one memory channel
CN107077875B (zh) 自旋转移力矩存储器中的写操作

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181024

R150 Certificate of patent or registration of utility model

Ref document number: 6429256

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250