JP6412007B2 - 半導体集積回路及びその製造方法 - Google Patents
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Description
本発明は、半導体集積回路及びその製造方法に関し、より詳細には、電気信号の損失を低減する半導体集積回路及びその製造方法に関する。
シリコンフォトニクス技術を用いて半導体集積回路を形成する場合には、シリコン（Ｓｉ）基板上に埋め込み酸化膜（ＢＯＸ）層が形成され、光素子や光導波路などを含む光回路がＢＯＸ層上にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層（Ｓｉ層）として形成される。
このような半導体集積回路が光通信システムの送信機や受信機において使用される場合には、電気信号配線がＳＯＩ基板上に形成される。図１は、従来の半導体集積回路１００の断面図を示す。Ｓｉ基板１０２上にＢＯＸ層１０４が形成され、ＢＯＸ層１０４上に光回路を含むＳＯＩ層１０６が形成され、ＳＯＩ層１０６上にＳｉＯ２層１０８が形成される。さらに、アルミニウム（Ａｌ）等からなる電気信号配線１１０がＳｉＯ２層１０８上に形成される。
図２は、別の従来の半導体集積回路２００の断面図を示す。Ｓｉ基板２０２上にＢＯＸ層２０４が形成され、ＢＯＸ層２０４上に光回路を含むＳＯＩ層２０６が形成され、ＳＯＩ層２０６上にＳｉＯ２層２０８が形成される。ＳｉＯ２層２０８上に第１の電気信号配線２１０及びＳｉＯ２層２１２が形成され、第２の電気信号配線２１４がＳｉＯ２層２１２上に形成される。
図１及び図２の半導体集積回路においては、電気信号配線１１０、２１０及び２１４の挿入損失が大きい。
本発明は、電気信号の損失を低減する半導体集積回路及びその製造方法を提供する。
本発明の実施例において、半導体集積回路は、光回路が形成されるべき第１の領域と電気信号配線が形成されるべき第２の領域とを有するように構成される。第１の領域は、シリコン（Ｓｉ）基板と、当該Ｓｉ基板上に形成される埋め込み酸化膜（ＢＯＸ）層と、当該ＢＯＸ層上の光回路として形成される第１のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層と、当該第１のＳＯＩ層上に形成される第１のＳｉＯ２層とを備えるように構成される。第２の領域は、上記Ｓｉ基板と、上記ＢＯＸ層と、当該ＢＯＸ層上に形成される第２のＳｉＯ２層と、当該第２のＳｉＯ２層上に形成される電気信号配線とを備えるように構成される。
本発明の実施例において、半導体集積回路は、第１のＳｉＯ２層と電気信号配線にフリップチップ実装されるＩＣとをさらに備えるように構成されてもよい。
本発明の実施例において、半導体集積回路は、第２の領域においてＢＯＸ層の一部に第２のＳＯＩ層が形成されるように構成されてもよい。第２のＳＯＩ層の長さは電気信号配線を伝搬するべき電気信号の波長の１／４以下とすることができる。
本発明の実施例において、半導体集積回路の製造方法は、光回路が形成されるべき第１の領域と電気信号配線が形成されるべき第２の領域とを有する半導体集積回路を製造する方法である。当該方法は、Ｓｉ基板を形成するステップと、当該Ｓｉ基板上にＢＯＸ層を形成するステップと、当該ＢＯＸ層上にＳＯＩ層を形成するステップと、当該ＳＯＩ層のうち第１の領域の光回路が形成されるべき部分をマスクするステップと、ＳＯＩ層のマスクされていない部分をエッチングするステップであって、第１の領域において光回路を含む第１のＳＯＩ層が形成される、ステップと、マスクを除去し、第１のＳＯＩ層及び第２の領域のＢＯＸ層の上に、第１のＳｉＯ２層及び第２のＳｉＯ２層をそれぞれ形成するステップと、第２のＳｉＯ２層上に電気信号配線を形成するステップとを含む。
本発明の実施例の方法は、第１のＳｉＯ２層及び電気信号配線にＩＣをフリップチップ実装するステップをさらに含んでもよい。
本発明の実施例の方法において、上記マスクするステップは、ＳＯＩ層のうち第２の領域に対応する部分の一部をマスクするステップを含んでもよい。この場合、第２の領域のＢＯＸ層の一部に第２のＳＯＩ層が形成される。第２のＳＯＩ層の長さは電気信号配線を伝搬するべき電気信号の波長の１／４以下であってもよい。
本発明の実施例を図面を参照しながら以下に詳細に説明する。
本願発明者らは、図１及び図２に示すような半導体集積回路１００及び２００において、ＳＯＩ層１０６及び２０６が導電性を有するために電気信号配線の挿入損失が大きくなること、及び、この挿入損失のために、シリコンフォトニクス技術を用いて製造される半導体集積回路において、数ｍｍ程度の長さを有する低損失の電気信号配線を形成することが困難であることに想到した。また、本願発明者らは、電気信号配線の下に存在するＳＯＩ層を除去することにより、電気信号配線の挿入損失を低減することができることに想到した。
図３は、ＳＯＩ層を有しない半導体集積回路３００の断面図を示す。半導体集積回路３００は、Ｓｉ層３０２、ＢＯＸ層３０４、ＳｉＯ２層３０８及び電気信号配線３１０を含む。ＢＯＸ層３０４とＳｉＯ２層３０８との間にＳＯＩ層は存在しない。
図４は、図１の半導体集積回路１００及び図３の半導体集積回路３００に関して、信号配線１１０及び３１０に入力される電気信号の周波数と挿入損失との関係の測定結果を示すグラフである。ここで、Ｓｉ基板１０２及び３０２の厚さ及び抵抗率はそれぞれ５００μｍ及び２０Ωｃｍであり、ＢＯＸ層１０４及び３０４の厚さは３μｍであり、ＳＯＩ層１０６の厚さ及び抵抗率は０．２μｍ及び２０Ωｃｍであり、ＳｉＯ２層１０８及び３０８の厚さは１μｍである。信号配線１１０及び３１０は、１μｍの厚さ及び３ｍｍの長さを有するＧＳＳＧコプレーナラインである。図４において、点線は図１の半導体集積回路１００に対応し、実線は図３の半導体集積回路３００に対応する。
図４から理解されるように、ＳＯＩ層１０６を含む半導体集積回路１００において、信号配線１１０の挿入損失は、電気信号の周波数の増大とともに急激に大きくなる。例えば、図１の場合、挿入損失は、１０ＧＨｚの周波数に対して約５ｄＢであり、４０ＧＨｚの周波数に対して約９．５ｄＢである。これに対して、ＳＯＩ層を含まない半導体集積回路３００について、信号配線３１０の挿入損失は小さい。例えば、図３の場合、挿入損失は、１０ＧＨｚの周波数に対して約２．５ｄＢであり、４０ＧＨｚの周波数に対して約３ｄＢである。
しかしながら、実際には、光通信システムの送信機等において用いることができる半導体集積回路をシリコンフォトニクス技術によって製造する場合には、光導波路や光変調器などの光回路を含むＳＯＩ層を形成することが必要である。したがって、このような半導体集積回路の性能は、図４に示すような電気信号配線の挿入損失の増大により低下する。
図５は、電気信号の挿入損失を低減することができる、本発明の実施例による半導体集積回路５００の概略的な断面図を示す。半導体集積回路５００は、例えば、光通信システムの送信機において用いることができる。半導体集積回路５００は、光回路が形成されるべき領域（以下、「光回路形成領域」という）５２０Ａ及び高速電気信号配線が形成されるべき領域（以下、「高速電気信号配線形成領域」）５２０Ｂを有する。光回路形成領域５２０Ａ及び高速電気信号配線形成領域５２０Ｂは、共通のＳｉ基板５０２、共通のＢＯＸ層５０４を有する。光回路形成領域５２０Ａにおいて、光導波路や光変調器などの光回路がＳＯＩ層５０６としてＢＯＸ層５０４上に形成され、このＳＯＩ層５０６上にＳｉＯ２層５０８が形成される。一方、高速電気信号配線形成領域５２０ＢはＳＯＩ層を有さない。高速電気信号配線形成領域５２０Ｂにおいては、ＢＯＸ層５０４上にＳｉＯ２層５０８が形成され、このＳｉＯ２層５０８上に高速電気信号配線５１０が形成される。光回路形成領域５２０Ａにおいて、ＳｉＯ２層５０８上に低速電気信号配線やグランド配線や電源供給配線５３０や変調器に高速信号を供給する電極５４０が形成されてもよい。
すなわち、本発明の実施例の半導体集積回路５００は、光回路が形成されるべき第１の領域５２０Ａと電気信号配線が形成されるべき第２の領域５２０Ｂとが少なくとも部分的に分離して配置されるように構成される。第１の領域５２０Ａは、Ｓｉ基板５０２と、Ｓｉ基板５０２上に形成されるＢＯＸ層５０４と、ＢＯＸ層５０４上に光回路として形成される第１のＳＯＩ層５０６と、第１のＳＯＩ層５０６上に形成される第１のＳｉＯ２層５０８とを備える。第２の領域５２０Ｂは、第１の領域５２０Ａと共通のＳｉ基板５０２と、第１の領域５２０Ａと共通のＢＯＸ層５０４と、ＢＯＸ層５０４上に形成される第２のＳｉＯ２層５０８と、第２のＳｉＯ２層上に形成される電気信号配線５１０とを備える。
実施例において、第２の領域５２０Ｂは、ＢＯＸ層５０４の一部に第２のＳＯＩ層（図示せず）が形成されるように構成されてもよい。この場合、高速電気信号配線５１０の直下にある連続する第２のＳＯＩ層の長さは（電気信号配線５１０を伝搬するべき電気信号の波長の１／４以下であってもよい。
図５に示す本発明の実施例によれば、半導体集積回路５００は、少なくとも部分的に分離して形成される光回路形成領域５２０Ａ及び電気信号配線形成領域５２０Ｂを有する。光回路形成領域５２０ＡはＳＯＩ層５０６を有し、電気信号配線形成領域５２０Ｂの少なくとも一部はＳＯＩ層を有さない。このため、本発明の実施例によれば、電気信号配線５１０を通過する電気信号が受ける損失は、従来のシリコンフォトニクス技術により製造される半導体集積回路と比較して小さい。
さらに、図５に示すように、本発明の実施例において、ＩＣチップ５１６が、光回路形成領域５２０ＡのＳｉＯ２層５０８及び高速電気信号配線形成領域５２０Ｂの電気信号配線５１０の上にバンプ５１８を介してフリップチップ実装される。高速な電気信号は高速電気信号配線形成領域５２０Ｂを通って、ＩＣチップを通り、ＩＣチップのバンプを介して変調器等の電極パッド５４０に供給される。このため、本発明の実施例によれば、光回路形成領域５２０Ａにおいて変調器のような高速信号により変調される光回路が配置されるが、変調器用パッドから変調器までに必要な配線長は非常に短くなる。したがって、本発明の実施例の半導体集積回路５００の光回路形成領域５２０Ａにおいて、電気配線による電気信号の損失は、従来のシリコンフォトニクス技術により製造される半導体集積回路と比較して、無視できるほど小さい。
図６は、図５の実施例に対応する本発明の実施例による半導体集積回路６００の概略的な平面図を示す。図６に示す半導体集積回路６００は、例えば、光通信システムの送信機において用いることができる。半導体集積回路６００は、光回路形成領域６２０Ａ及び電気信号配線形成領域６２０Ｂを有する。光回路形成領域６２０Ａには、例えば、半導体レーザ６２２、光変調器及び光導波路などを含む光回路６２４及び光回路６２４のためのドライバーＩＣ６１６が形成される。電気信号配線形成領域６２０Ｂには電気信号配線６１０が形成される。ドライバーＩＣ６１６はフリップチップ実装される。半導体集積回路６００に入力される電気信号は、電気信号配線形成領域６２０Ｂに形成された電気信号配線６１０を伝搬し、ドライバーＩＣ６１６を介して光回路６２４（例えば、光変調器）を駆動するのに用いられる。図６に示すように、光回路形成領域６２０Ａと電気信号配線形成領域６２０Ｂとは、少なくとも部分的に分離して形成される。すなわち、図５に関して上述したように、光回路形成領域６２０ＡはＳＯＩ層を有するが、電気信号配線形成領域６２０Ｂは、基本的に、ＳＯＩ層を有さない。別の実施例として、電気信号配線形成領域６２０Ｂは部分的にＳＯＩ層を有してもよい。その場合、電気信号配線形成領域６２０ＢのＳＯＩ層の長さは、電気信号配線形成領域６２０Ｂの電気信号配線６１０を伝搬されるべき電気信号の波長の１／４以下とすることができる。電気信号配線形成領域６２０Ｂに存在するＳＯＩ層の長さが電気信号の波長の１／４以下であれば、電気信号配線６１０による電気信号の損失は小さい。
図７は、図５及び図６に示すような、本発明の実施例による、光回路形成領域と電気信号配線形成領域とを有する半導体集積回路の製造方法を示すフローチャートである。ステップ７０２において、Ｓｉ基板が形成される。ステップ７０４において、Ｓｉ基板上にＢＯＸ層が形成される。ステップ７０６において、ＢＯＸ層上にＳＯＩ層が形成される。ステップ７０８において、ＳＯＩ層のうち光回路が形成されるべき部分がマスクされる。ステップ７１０において、ＳＯＩ層のマスクされていない部分がエッチングされる。これにより、光回路形成領域のうちの光回路が形成されない部分と電気信号配線形成領域とに対応するＳＯＩ層が除去され、光回路形成領域の光回路を含むＳＯＩ層が形成される。ステップ７１２において、マスクが除去され、上記ＳＯＩ層と電気信号配線形成領域のＢＯＸ層との上に、ＳｉＯ２層がそれぞれ形成される。ステップ７１４において、電気信号配線形成領域のＳｉＯ２層上に電気信号配線が形成される。ステップ７１６において、光回路形成領域のＳｉＯ２層及び電気信号配線形成領域の電気信号配線に、ドライバーＩＣがフリップチップ実装される。
ステップ７０８において、ＳＯＩ層のうち電気信号配線形成領域に対応する部分の一部がマスクされてもよい。この場合、電気信号配線形成領域のＢＯＸ層の一部の上にＳＯＩ層が形成される。このＳＯＩ層の長さは、電気信号配線を伝搬するべき電気信号の波長の１／４以下とすることができる。
図８は、本発明の実施例による半導体集積回路８００の概略的な平面図を示す。半導体集積回路８００は、光回路形成領域８２２、８２４及び８２６と電気信号配線形成領域８２０Ｂとが少なくとも部分的に分離して配置されるようにレイアウトされる。図８の例において、光回路は、半導体レーザ（ＬＤ）８２２、光変調器８２４及び光導波路８２６を含んでもよい。この場合、光回路形成領域は、ＬＤ８２２、光変調器８２４及び光導波路８２６が形成されるべき領域に対応する。半導体集積回路８００は、図５に示す半導体集積回路５００と同様に、図７に示すような方法によって構成することができる。光回路形成領域は、Ｓｉ基板、当該Ｓｉ基板上に形成されるＢＯＸ層、当該ＢＯＸ層上にＳＯＩ層として形成される光回路（図８の例では、ＬＤ８２２、光変調器８２４及び光導波路８２６）、当該ＳＯＩ層上に形成されるＳｉＯ２層を含む。電気信号配線形成領域は、光回路形成領域と共通のＳｉ基板、光回路形成領域と共通のＢＯＸ層、ＢＯＸ層上に形成されるＳｉＯ２層、当該ＳｉＯ２層上に形成される電気信号配線を含む。半導体集積回路８００は、さらに、光回路形成領域のＳｉＯ２層と電気信号配線形成領域の電気信号配線とにフリップチップ実装されるＩＣを含んでもよい。また、電気信号配線形成領域のＢＯＸ層の一部にＳＯＩ層が形成されてもよい。その場合、当該ＳＯＩ層の長さは電気信号配線を伝搬するべき電気信号の波長の１／４以下とすることができる。
本明細書において、本発明は特定の実施例に関して説明されたが、本明細書に記載された実施例は、本発明を限定的に解釈することを意図したものではなく、本発明を例示的に説明することを意図したものである。本発明の範囲から逸脱することなく他の代替的な実施例を実施することが可能であることは当業者にとって明らかである。
Claims (8)
- 光回路が形成されるべき第１の領域と電気信号配線が形成されるべき第２の領域とを有する半導体集積回路であって、
前記第１の領域は、
シリコン（Ｓｉ）基板と、
前記Ｓｉ基板上に形成される埋め込み酸化膜（ＢＯＸ）層と、
前記ＢＯＸ層上の光回路として形成される第１のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層と、
前記第１のＳＯＩ層上に形成される第１のＳｉＯ２層と
を備えるように構成され、
前記第２の領域は、
前記Ｓｉ基板と、
前記ＢＯＸ層と、
前記ＢＯＸ層上に形成される第２のＳｉＯ２層と、
前記第２のＳｉＯ２層上に形成される電気信号配線と
を備えるように構成される半導体集積回路。 - 前記第１のＳｉＯ２層上に形成される電極及び前記電気信号配線にフリップチップ実装されるＩＣをさらに備える請求項１に記載の半導体集積回路。
- 前記第２の領域において、前記ＢＯＸ層の一部に第２のＳＯＩ層が形成される請求項１又は２に記載の半導体集積回路。
- 前記第２のＳＯＩ層の長さは前記電気信号配線を伝搬するべき電気信号の波長の１／４以下である請求項３に記載の半導体集積回路。
- 光回路が形成されるべき第１の領域と電気信号配線が形成されるべき第２の領域とを有する半導体集積回路を製造する方法であって、
シリコン（Ｓｉ）基板を形成するステップと、
前記Ｓｉ基板上に埋め込み酸化膜（ＢＯＸ）層を形成するステップと、
前記ＢＯＸ層上にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層を形成するステップと、
前記ＳＯＩ層のうち前記第１の領域の光回路が形成されるべき部分をマスクするステップと、
前記ＳＯＩ層のマスクされていない部分をエッチングするステップであって、前記第１の領域において前記光回路を含む第１のＳＯＩ層が形成される、ステップと、
マスクを除去し、前記第１のＳＯＩ層及び前記第２の領域のＢＯＸ層の上に、第１のＳｉＯ２層及び第２のＳｉＯ２層をそれぞれ形成するステップと、
前記第２のＳｉＯ２層上に電気信号配線を形成するステップと
を含む方法。 - 前記第１のＳｉＯ２層上に形成される電極及び前記電気信号配線にＩＣをフリップチップ実装するステップをさらに含む請求項５に記載の方法。
- 前記マスクするステップは、前記ＳＯＩ層のうち前記第２の領域に対応する部分の一部をマスクするステップを含み、前記第２の領域のＢＯＸ層の一部に第２のＳＯＩ層が形成される請求項５又は６に記載の方法。
- 前記第２のＳＯＩ層の長さは前記電気信号配線を伝搬するべき電気信号の波長の１／４以下である請求項７に記載の方法。
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