JP6405290B2 - Substrate processing apparatus, substrate processing method, and computer-readable recording medium - Google Patents

Substrate processing apparatus, substrate processing method, and computer-readable recording medium Download PDF

Info

Publication number
JP6405290B2
JP6405290B2 JP2015144948A JP2015144948A JP6405290B2 JP 6405290 B2 JP6405290 B2 JP 6405290B2 JP 2015144948 A JP2015144948 A JP 2015144948A JP 2015144948 A JP2015144948 A JP 2015144948A JP 6405290 B2 JP6405290 B2 JP 6405290B2
Authority
JP
Japan
Prior art keywords
resist film
film
unit
film thickness
line width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015144948A
Other languages
Japanese (ja)
Other versions
JP2017028086A (en
Inventor
吉原 孝介
孝介 吉原
寛三 加藤
寛三 加藤
智弘 井関
智弘 井関
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2015144948A priority Critical patent/JP6405290B2/en
Publication of JP2017028086A publication Critical patent/JP2017028086A/en
Application granted granted Critical
Publication of JP6405290B2 publication Critical patent/JP6405290B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

本開示は、基板処理装置、基板処理方法及びコンピュータ読み取り可能な記録媒体に関する。   The present disclosure relates to a substrate processing apparatus, a substrate processing method, and a computer-readable recording medium.

現在、基板(例えば、半導体ウエハ)の微細加工を行うにあたり、フォトリソグラフィ技術を用いて凹凸パターンを基板上に形成することが広く行われている。例えば、基板上にレジストパターンを形成する工程は、基板の表面にレジスト膜を形成することと、このレジスト膜を所定のパターンに沿って露光することと、露光後のレジスト膜と現像液とを反応させて現像することとを含む。   Currently, in performing fine processing of a substrate (for example, a semiconductor wafer), it is widely performed to form a concavo-convex pattern on the substrate using a photolithography technique. For example, in the step of forming a resist pattern on the substrate, a resist film is formed on the surface of the substrate, the resist film is exposed along a predetermined pattern, and the exposed resist film and developer are Reacting and developing.

基板の表面上に形成されたレジストパターンの線幅(CD(Critical dimension)ともいう。以下では、レジストパターンの線幅を単に「線幅」と称することがある。)の均一性は、基板を処理して半導体デバイスを得たときに、当該半導体デバイスにばらつきを生じさせる要因となりうる。そのため、均一な線幅を得るための種々の手法が開発されている。例えば、特許文献1,2は、第1の基板上に形成されたレジストパターンの線幅を測定する工程と、当該線幅の大きさに基づいて処理条件を変更する工程と、変更された処理条件によって後続の第2の基板上にレジストパターンを形成する工程とを含む基板処理方法を開示している。   The uniformity of the line width (also referred to as CD (Critical dimension) of the resist pattern formed on the surface of the substrate. In the following, the line width of the resist pattern may be simply referred to as “line width”). When a semiconductor device is obtained by processing, it can be a factor that causes variations in the semiconductor device. For this reason, various methods for obtaining a uniform line width have been developed. For example, Patent Documents 1 and 2 describe a step of measuring a line width of a resist pattern formed on a first substrate, a step of changing processing conditions based on the size of the line width, and a changed processing. And a step of forming a resist pattern on a subsequent second substrate depending on conditions.

特開2009−267144号公報JP 2009-267144 A 特開2010−212414号公報JP 2010-212414 A

特許文献1,2は、第1の基板における線幅に基づいて、後続の第2の基板における線幅を補正する、いわゆるフィードバック制御を行っている。フィードバック制御によれば、前段の第1の基板における線幅に対しては補正が行われないので、第1のウエハ上の線幅が所望の大きさでない場合には、第1の基板に対する再処理を要する。   Patent Documents 1 and 2 perform so-called feedback control that corrects the line width of the subsequent second substrate based on the line width of the first substrate. According to the feedback control, no correction is performed on the line width on the first substrate in the previous stage. Therefore, when the line width on the first wafer is not a desired size, the line width on the first substrate is not corrected. Requires processing.

そこで、本開示は、均一な線幅の形成と生産性の向上とを両立することが可能な基板処理装置、基板処理方法及びコンピュータ読み取り可能な記録媒体を説明する。   Thus, the present disclosure describes a substrate processing apparatus, a substrate processing method, and a computer-readable recording medium that can achieve both uniform line width formation and productivity improvement.

本発明者らが鋭意研究したところ、基板上のレジスト膜がパターン露光されると、レジスト膜を構成するポリマーの構造が変化して、露光部分におけるレジスト膜の膜厚が僅かに変化するという事実が判明した。さらに、レジスト膜の膜厚と、最終的に形成されるレジストパターンの線幅との間には、相関関係が存在するという事実が判明した。   As a result of intensive research by the present inventors, when the resist film on the substrate is subjected to pattern exposure, the structure of the polymer constituting the resist film changes, and the thickness of the resist film in the exposed portion slightly changes. There was found. Furthermore, it has been found that there is a correlation between the film thickness of the resist film and the line width of the resist pattern to be finally formed.

これらの事実を踏まえ、本開示の一つの観点に係る基板処理装置は、基板の表面上に配置され且つパターン露光後のレジスト膜の膜厚を測定するように構成された測定部と、レジスト膜に対して補正処理を行うように構成された補正部と、レジスト膜を現像するように構成された現像部と、制御部とを備え、制御部は、測定部によって測定された膜厚に基づいて補正部によるレジスト膜の補正条件を設定する第1の処理と、第1の処理において設定された補正条件に基づいてレジスト膜に対して補正処理を行わせるように補正部を制御する第2の処理と、第2の処理が行われた後のレジスト膜を現像させるように現像部を制御する第3の処理とを実行する。   Based on these facts, a substrate processing apparatus according to one aspect of the present disclosure includes a measurement unit that is disposed on the surface of a substrate and configured to measure the thickness of a resist film after pattern exposure, and a resist film A correction unit configured to perform correction processing, a developing unit configured to develop the resist film, and a control unit, the control unit based on the film thickness measured by the measurement unit And a second process for controlling the correction unit so that the correction process is performed on the resist film based on the correction condition set in the first process. And a third process for controlling the developing unit so as to develop the resist film after the second process is performed.

本開示の一つの観点に係る基板処理装置では、制御部が、測定部によって測定された膜厚に基づいて補正部によるレジスト膜の補正条件を設定する第1の処理を実行する。例えば、測定部によって測定された膜厚に基づいて推定される線幅(推定線幅)が基板面内において不均一である場合に、レジスト膜のうち推定線幅が大きい箇所において実際に形成される線幅が小さくなるような補正条件が設定される。そして、本開示の一つの観点に係る基板処理装置では、制御部が、第1の処理において設定された補正条件に基づいてレジスト膜に対して補正処理を行わせるように補正部を制御する第2の処理と、第2の処理が行われた後のレジスト膜を現像させるように現像部を制御する第3の処理とを実行する。このように、本開示の一つの観点に係る基板処理装置では、測定部によるレジスト膜の膜厚測定の対象と同一の基板に対して、推定線幅のばらつきに対する補正と、現像処理とが行われる。すなわち、いわゆるフィードフォワード制御によって必要な補正が行われ、所望のレジストパターンの線幅が得られる。そのため、レジストパターンの形成に際して他の基板の処理中に得られる情報を利用しないので、基板を迅速に処理できると共に、再処理すべき基板の発生を抑制できる。従って、本開示の一つの観点に係る基板処理装置によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。   In the substrate processing apparatus according to one aspect of the present disclosure, the control unit performs a first process of setting a resist film correction condition by the correction unit based on the film thickness measured by the measurement unit. For example, when the line width estimated based on the film thickness measured by the measurement unit (estimated line width) is not uniform in the substrate surface, the resist film is actually formed at a location where the estimated line width is large. The correction conditions are set so that the line width becomes smaller. In the substrate processing apparatus according to one aspect of the present disclosure, the control unit controls the correction unit so that the correction process is performed on the resist film based on the correction condition set in the first process. The second process and the third process for controlling the developing unit so as to develop the resist film after the second process is performed. As described above, in the substrate processing apparatus according to one aspect of the present disclosure, the correction for the estimated line width variation and the development processing are performed on the same substrate as the target of the resist film thickness measurement by the measurement unit. Is called. That is, necessary correction is performed by so-called feedforward control, and a desired resist pattern line width is obtained. Therefore, since information obtained during processing of another substrate is not used when forming a resist pattern, the substrate can be processed quickly and generation of a substrate to be reprocessed can be suppressed. Therefore, according to the substrate processing apparatus concerning one viewpoint of this indication, it becomes possible to make formation of a uniform line width and improvement of productivity compatible.

本開示の一つの観点に係る基板処理装置は、パターン露光後のレジスト膜を加熱処理するように構成された加熱部をさらに備え、測定部は、加熱部によって加熱された後のレジスト膜の膜厚を測定するように構成されていてもよい。この場合、加熱部によってパターン露光後のレジスト膜を加熱処理することで、レジスト膜のうちパターン露光された部分のポリマーの構造がより変化しやすい。そのため、加熱部によるレジスト膜の加熱処理後においては、露光部分におけるレジスト膜の膜厚が大きく変化する。従って、推定線幅をより精度よく得ることができる。   The substrate processing apparatus which concerns on one viewpoint of this indication is further equipped with the heating part comprised so that the resist film after pattern exposure might be heat-processed, and the measurement part is a film | membrane of the resist film after being heated by the heating part It may be configured to measure thickness. In this case, by subjecting the resist film after pattern exposure to heat treatment by the heating unit, the structure of the polymer in the pattern-exposed part of the resist film is more likely to change. Therefore, after the heat treatment of the resist film by the heating unit, the film thickness of the resist film in the exposed portion changes greatly. Therefore, the estimated line width can be obtained with higher accuracy.

測定部は、加熱部によって加熱された後のレジスト膜の第1の膜厚と、パターン露光前のレジスト膜の第2の膜厚とをそれぞれ測定するように構成され、制御部は、第1の処理において、第1の膜厚と第2の膜厚との差に基づいて補正部によるレジスト膜の補正条件を設定してもよい。この場合、基板上に配置されたレジスト膜の膜厚に当初からばらつきが存在していても、第1の膜厚から第2の膜厚を減算することにより、当該ばらつきの影響が大幅に減ぜられる。従って、パターン露光によるレジスト膜の膜厚の変化がより正確に把握できるので、推定線幅をよりいっそう精度よく得ることができる。   The measurement unit is configured to measure the first film thickness of the resist film after being heated by the heating unit and the second film thickness of the resist film before pattern exposure, and the control unit is configured to measure the first film thickness. In this processing, the resist film correction condition by the correction unit may be set based on the difference between the first film thickness and the second film thickness. In this case, even if there is a variation in the thickness of the resist film arranged on the substrate, the influence of the variation is greatly reduced by subtracting the second thickness from the first thickness. I'll be caught. Therefore, since the change in the film thickness of the resist film due to pattern exposure can be grasped more accurately, the estimated line width can be obtained with higher accuracy.

補正部は、補正処理としてレジスト膜に対する加熱又は露光を行ってもよい。   The correction unit may perform heating or exposure on the resist film as the correction process.

制御部は、第1の処理において、レジスト膜が現像されて得られるレジストパターンの線幅を、測定部によって測定された膜厚に基づいて推定することと、推定された当該線幅に基づいて、レジスト膜に対する加熱温度又は露光量を補正条件として設定してもよい。   In the first process, the control unit estimates the line width of the resist pattern obtained by developing the resist film based on the film thickness measured by the measurement unit, and based on the estimated line width. The heating temperature or exposure amount for the resist film may be set as the correction condition.

本開示の他の観点に係る基板処理装置は、基板の表面上に配置され且つパターン露光後のレジスト膜の膜厚を測定するように構成された測定部と、レジスト膜を現像するように構成された現像部と、制御部とを備え、制御部は、測定部によって測定された膜厚に基づいて現像部によるレジスト膜の現像条件を設定する第1の処理と、第1の処理において設定された現像条件に基づいてレジスト膜を現像させるように現像部を制御する第2の処理とを実行する。   A substrate processing apparatus according to another aspect of the present disclosure is configured to develop a resist film, and a measurement unit that is disposed on the surface of the substrate and configured to measure the film thickness of the resist film after pattern exposure. A developing unit and a control unit, and the control unit sets in the first process the first process for setting the developing condition of the resist film by the developing unit based on the film thickness measured by the measuring unit And a second process for controlling the developing unit so as to develop the resist film based on the developed conditions.

本開示の他の観点に係る基板処理装置では、制御部が、測定部によって測定された膜厚に基づいて現像部によるレジスト膜の現像条件を設定する第1の処理を実行する。例えば、測定部によって測定された膜厚に基づいて推定される線幅(推定線幅)が、基板面内において不均一であるとはいえないものの、所定の大きさよりも大きいような場合に、現像時間を長時間とする現像条件が設定される。そして、本開示の他の観点に係る基板処理装置では、制御部が、第1の処理において設定された現像条件に基づいてレジスト膜を現像させるように現像部を制御する第2の処理を実行する。このように、本開示の他の観点に係る基板処理装置では、測定部によるレジスト膜の膜厚測定の対象と同一の基板に対して、推定線幅の大きさに対する現像条件の変更と、現像処理とが行われる。すなわち、いわゆるフィードフォワード制御によって現像条件の変更が行われ、所望のレジストパターンの線幅が得られる。そのため、レジストパターンの形成に際して他の基板の処理中に得られる情報を利用しないので、基板を迅速に処理できると共に、再処理すべき基板の発生を抑制できる。従って、本開示の他の観点に係る基板処理装置によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。   In the substrate processing apparatus according to another aspect of the present disclosure, the control unit performs a first process of setting a developing condition of the resist film by the developing unit based on the film thickness measured by the measuring unit. For example, when the line width estimated based on the film thickness measured by the measurement unit (estimated line width) is not uniform in the substrate surface, but is larger than a predetermined size, Development conditions for setting a long development time are set. In the substrate processing apparatus according to another aspect of the present disclosure, the control unit executes the second process of controlling the developing unit so as to develop the resist film based on the development conditions set in the first process. To do. As described above, in the substrate processing apparatus according to another aspect of the present disclosure, for the same substrate as the target of the film thickness measurement of the resist film by the measurement unit, the development condition is changed with respect to the estimated line width and the development is performed. Processing. That is, development conditions are changed by so-called feedforward control, and a desired resist pattern line width is obtained. Therefore, since information obtained during processing of another substrate is not used when forming a resist pattern, the substrate can be processed quickly and generation of a substrate to be reprocessed can be suppressed. Therefore, according to the substrate processing apparatus according to another aspect of the present disclosure, it is possible to achieve both the formation of a uniform line width and the improvement of productivity.

測定部は、基板の表面上に配置され且つレジスト膜を含む多層膜のうち、レジスト膜の膜厚のみを測定するように構成されていてもよい。   The measurement unit may be configured to measure only the thickness of the resist film in the multilayer film that is disposed on the surface of the substrate and includes the resist film.

測定部は、基板の表面上に配置され且つレジスト膜を含む多層膜全体の膜厚を測定するように構成されていてもよい。パターン露光及び加熱によって膜厚が変化するのはレジスト膜であり、他の膜(例えば、下層膜、中間膜等)の膜厚はパターン露光及び加熱によって実質的に変化しない。そのため、多層膜の膜厚を測定する場合でも、実質的に、レジスト膜の膜厚を測定することが可能となる。   The measurement unit may be configured to measure the film thickness of the entire multilayer film disposed on the surface of the substrate and including the resist film. The film thickness is changed by pattern exposure and heating in the resist film, and the film thicknesses of other films (for example, the lower layer film and the intermediate film) are not substantially changed by pattern exposure and heating. Therefore, even when the thickness of the multilayer film is measured, the thickness of the resist film can be substantially measured.

本開示の他の観点に係る基板処理方法は、基板の表面上に配置され且つパターン露光後のレジスト膜の膜厚を測定して第1の膜厚を取得する工程と、測定されたレジスト膜の膜厚に基づいて補正条件を設定する工程と、設定された補正条件に基づいてレジスト膜に対して補正処理を行う工程と、補正処理が行われた後のレジスト膜を現像する工程とを含む。   A substrate processing method according to another aspect of the present disclosure includes a step of obtaining a first film thickness by measuring a film thickness of a resist film disposed on a surface of a substrate and after pattern exposure, and a measured resist film A step of setting a correction condition based on the film thickness, a step of performing a correction process on the resist film based on the set correction condition, and a step of developing the resist film after the correction process is performed. Including.

本開示の他の観点に係る基板処理方法では、測定されたレジスト膜の膜厚に基づいて補正条件を設定する。例えば、測定された膜厚に基づいて推定される線幅(推定線幅)が基板面内において不均一である場合に、レジスト膜のうち推定線幅が大きい箇所において実際に形成される線幅が小さくなるような補正条件が設定される。そして、本開示の他の観点に係る基板処理方法では、設定された補正条件に基づいてレジスト膜に対して補正処理を行う工程と、補正処理が行われた後のレジスト膜を現像する工程とを含む。このように、本開示の他の観点に係る基板処理方法では、レジスト膜の膜厚測定の対象と同一の基板に対して、推定線幅のばらつきに対する補正と、現像処理とが行われる。すなわち、いわゆるフィードフォワード制御によって必要な補正が行われ、所望のレジストパターンの線幅が得られる。そのため、レジストパターンの形成に際して他の基板の処理中に得られる情報を利用しないので、基板を迅速に処理できると共に、再処理すべき基板の発生を抑制できる。従って、本開示の他の観点に係る基板処理方法によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。   In the substrate processing method according to another aspect of the present disclosure, the correction condition is set based on the measured film thickness of the resist film. For example, when the line width estimated based on the measured film thickness (estimated line width) is non-uniform in the substrate surface, the line width actually formed in the resist film where the estimated line width is large The correction condition is set so that becomes smaller. In the substrate processing method according to another aspect of the present disclosure, a step of performing a correction process on the resist film based on a set correction condition, and a step of developing the resist film after the correction process is performed including. As described above, in the substrate processing method according to another aspect of the present disclosure, correction for variation in estimated line width and development processing are performed on the same substrate as the target of film thickness measurement of the resist film. That is, necessary correction is performed by so-called feedforward control, and a desired resist pattern line width is obtained. Therefore, since information obtained during processing of another substrate is not used when forming a resist pattern, the substrate can be processed quickly and generation of a substrate to be reprocessed can be suppressed. Therefore, according to the substrate processing method according to another aspect of the present disclosure, it is possible to achieve both uniform line width formation and productivity improvement.

本開示の他の観点に係る基板処理方法は、パターン露光後のレジスト膜を加熱処理する工程をさらに含み、第1の膜厚を取得する工程では、レジスト膜を加熱処理する工程の後にレジスト膜の膜厚を測定してもよい。この場合、パターン露光後のレジスト膜を加熱処理することで、レジスト膜のうちパターン露光された部分のポリマーの構造がより変化しやすい。そのため、レジスト膜の加熱処理後においては、露光部分におけるレジスト膜の膜厚が大きく変化する。従って、推定線幅をより精度よく得ることができる。   The substrate processing method according to another aspect of the present disclosure further includes a step of heat-treating the resist film after pattern exposure, and in the step of obtaining the first film thickness, the resist film is provided after the step of heat-treating the resist film. The film thickness may be measured. In this case, by subjecting the resist film after pattern exposure to a heat treatment, the polymer structure of the pattern-exposed portion of the resist film is more likely to change. Therefore, after the heat treatment of the resist film, the film thickness of the resist film in the exposed portion changes greatly. Therefore, the estimated line width can be obtained with higher accuracy.

本開示の他の観点に係る基板処理方法は、パターン露光前のレジスト膜の膜厚を測定して第2の膜厚を取得する工程をさらに含み、補正条件を設定する工程では、第1の膜厚と第2の膜厚との差に基づいてレジスト膜の補正条件を設定してもよい。この場合、基板上に配置されたレジスト膜の膜厚に当初からばらつきが存在していても、第1の膜厚から第2の膜厚を減算することにより、当該ばらつきの影響が大幅に減ぜられる。従って、パターン露光によるレジスト膜の膜厚の変化がより正確に把握できるので、推定線幅をよりいっそう精度よく得ることができる。   The substrate processing method according to another aspect of the present disclosure further includes a step of acquiring a second film thickness by measuring a film thickness of the resist film before pattern exposure. In the step of setting the correction condition, The correction conditions for the resist film may be set based on the difference between the film thickness and the second film thickness. In this case, even if there is a variation in the thickness of the resist film arranged on the substrate, the influence of the variation is greatly reduced by subtracting the second thickness from the first thickness. I'll be caught. Therefore, since the change in the film thickness of the resist film due to pattern exposure can be grasped more accurately, the estimated line width can be obtained with higher accuracy.

レジスト膜に対して補正処理を行う工程では、補正処理としてレジスト膜に対して加熱又は露光を行ってもよい。   In the process of performing the correction process on the resist film, the resist film may be heated or exposed as the correction process.

補正条件を設定する工程では、レジスト膜が現像されて得られるレジストパターンの線幅を、測定された第1の膜厚に基づいて推定することと、推定された当該線幅に基づいて、レジスト膜に対する加熱温度又は露光量を補正条件として設定してもよい。   In the step of setting the correction conditions, the line width of the resist pattern obtained by developing the resist film is estimated based on the measured first film thickness, and the resist width is calculated based on the estimated line width. The heating temperature or exposure amount for the film may be set as the correction condition.

本開示の他の観点に係る基板処理方法は、基板の表面上に配置され且つパターン露光後のレジスト膜の膜厚を測定する工程と、測定されたレジスト膜の膜厚に基づいてレジスト膜の現像条件を設定する工程と、設定された現像条件に基づいてレジスト膜を現像する工程とを含む。   A substrate processing method according to another aspect of the present disclosure includes a step of measuring a film thickness of a resist film disposed on a surface of a substrate and after pattern exposure, and a resist film based on the measured film thickness of the resist film. The method includes a step of setting development conditions and a step of developing the resist film based on the set development conditions.

本開示の他の観点に係る基板処理方法では、測定されたレジスト膜の膜厚に基づいてレジスト膜の現像条件を設定する。例えば、測定された膜厚に基づいて推定される線幅(推定線幅)が、基板面内において不均一であるとはいえないものの、所定の大きさよりも大きいような場合に、現像時間を長時間とする現像条件が設定される。そして、本開示の他の観点に係る基板処理方法では、設定された現像条件に基づいてレジスト膜を現像する。このように、本開示の他の観点に係る基板処理方法では、レジスト膜の膜厚測定の対象と同一の基板に対して、推定線幅の大きさに対する現像条件の変更と、現像処理とが行われる。すなわち、いわゆるフィードフォワード制御によって現像条件の変更が行われ、所望のレジストパターンの線幅が得られる。そのため、レジストパターンの形成に際して他の基板の処理中に得られる情報を利用しないので、基板を迅速に処理できると共に、再処理すべき基板の発生を抑制できる。従って、本開示他の観点に係る基板処理方法によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。   In the substrate processing method according to another aspect of the present disclosure, the developing conditions for the resist film are set based on the measured film thickness of the resist film. For example, when the line width estimated based on the measured film thickness (estimated line width) is not uniform within the substrate surface, but is larger than a predetermined size, the development time is reduced. Development conditions for a long time are set. In the substrate processing method according to another aspect of the present disclosure, the resist film is developed based on the set development conditions. As described above, in the substrate processing method according to another aspect of the present disclosure, for the same substrate as the target of film thickness measurement of the resist film, the development condition change with respect to the estimated line width and the development processing are performed. Done. That is, development conditions are changed by so-called feedforward control, and a desired resist pattern line width is obtained. Therefore, since information obtained during processing of another substrate is not used when forming a resist pattern, the substrate can be processed quickly and generation of a substrate to be reprocessed can be suppressed. Therefore, according to the substrate processing method according to another aspect of the present disclosure, it is possible to achieve both the formation of a uniform line width and the improvement of productivity.

レジスト膜の膜厚を測定する工程では、基板の表面上に配置され且つレジスト膜を含む多層膜のうち、レジスト膜の膜厚のみを測定してもよい。   In the step of measuring the film thickness of the resist film, only the film thickness of the resist film may be measured among the multilayer films disposed on the surface of the substrate and including the resist film.

レジスト膜の膜厚を測定する工程では、基板の表面上に配置され且つレジスト膜を含む多層膜全体の膜厚を測定してもよい。パターン露光及び加熱によって膜厚が変化するのはレジスト膜であり、他の膜(例えば、下層膜、中間膜等)の膜厚はパターン露光及び加熱によって実質的に変化しない。そのため、多層膜の膜厚を測定する場合でも、実質的に、レジスト膜の膜厚を測定することが可能となる。   In the step of measuring the thickness of the resist film, the thickness of the entire multilayer film disposed on the surface of the substrate and including the resist film may be measured. The film thickness is changed by pattern exposure and heating in the resist film, and the film thicknesses of other films (for example, the lower layer film and the intermediate film) are not substantially changed by pattern exposure and heating. Therefore, even when the thickness of the multilayer film is measured, the thickness of the resist film can be substantially measured.

本開示の他の観点に係るコンピュータ読み取り可能な記録媒体は、上記の基板処理方法を基板処理装置に実行させるためのプログラムを記録している。本開示の他の観点に係るコンピュータ読み取り可能な記録媒体では、上記の基板処理方法と同様に、均一な線幅の形成と生産性の向上とを両立することが可能となる。本明細書において、コンピュータ読み取り可能な記録媒体には、一時的でない有形の媒体(non-transitory computer recording medium)(例えば、各種の主記憶装置又は補助記憶装置)や、伝播信号(transitory computerrecording medium)(例えば、ネットワークを介して提供可能なデータ信号)が含まれる。   A computer-readable recording medium according to another aspect of the present disclosure records a program for causing a substrate processing apparatus to execute the above substrate processing method. In the computer-readable recording medium according to another aspect of the present disclosure, it is possible to achieve both the formation of a uniform line width and the improvement of productivity, as in the above-described substrate processing method. In this specification, a computer-readable recording medium includes a non-transitory computer recording medium (non-transitory computer recording medium) (for example, various main storage devices or auxiliary storage devices) and a propagation signal (transitory computer recording medium). (For example, a data signal that can be provided via a network).

本開示に係る基板処理装置、基板処理方法及びコンピュータ読み取り可能な記録媒体によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。   According to the substrate processing apparatus, the substrate processing method, and the computer-readable recording medium according to the present disclosure, it is possible to achieve both uniform line width formation and productivity improvement.

図1は、基板処理システムを示す斜視図である。FIG. 1 is a perspective view showing a substrate processing system. 図2は、図1のII−II線断面図である。2 is a cross-sectional view taken along line II-II in FIG. 図3は、図2のIII−III線断面図である。3 is a cross-sectional view taken along line III-III in FIG. 図4は、図2のIV−IV線断面図である。4 is a cross-sectional view taken along line IV-IV in FIG. 図5は、基板処理システムのハードウェア構成を概略的に示す図である。FIG. 5 is a diagram schematically illustrating a hardware configuration of the substrate processing system. 図6は、コントローラのハードウェア構成を概略的に図である。FIG. 6 is a diagram schematically illustrating the hardware configuration of the controller. 図7は、膜厚測定ユニットを示す断面図である。FIG. 7 is a cross-sectional view showing a film thickness measuring unit. 図8は、線幅相関データの生成手順を説明するためのフローチャートである。FIG. 8 is a flowchart for explaining a procedure for generating line width correlation data. 図9は、第1の相関データテーブルの一例をグラフ化して示す図である。FIG. 9 is a diagram illustrating an example of the first correlation data table. 図10は、第2の相関データテーブルの一例をグラフ化して示す図である。FIG. 10 is a graph showing an example of the second correlation data table. 図11は、線幅相関データテーブルの一例をグラフ化して示す図である。FIG. 11 is a graph showing an example of the line width correlation data table. 図12は、レジストパターンの形成方法の一例を説明するためのフローチャートである。FIG. 12 is a flowchart for explaining an example of a resist pattern forming method. 図13の(a)は、補正処理を行わなかった場合のウエハ面内における線幅分布を示し、図13の(b)は、補正処理を行った場合のウエハ面内における線幅分布を示す。FIG. 13A shows the line width distribution in the wafer surface when the correction processing is not performed, and FIG. 13B shows the line width distribution in the wafer surface when the correction processing is performed. . 図14は、レジストパターンの形成方法の他の例を説明するためのフローチャートである。FIG. 14 is a flowchart for explaining another example of a resist pattern forming method.

以下に説明される本開示に係る実施形態は本発明を説明するための例示であるので、本発明は以下の内容に限定されるべきではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。   Since the embodiment according to the present disclosure described below is an example for explaining the present invention, the present invention should not be limited to the following contents. In the following description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.

[基板処理システム]
図1に示されるように、基板処理システム1(基板処理装置)は、塗布現像装置2(基板処理装置)と、露光装置3と、コントローラ100(制御部)とを備える。露光装置3は、ウエハW(基板)の表面Wa(図5参照)に形成されたレジスト膜R(図5参照)の露光処理(パターン露光)を行う。具体的には、液浸露光等の方法によりレジスト膜(感光性被膜)の露光対象部分に選択的にエネルギー線を照射する。エネルギー線としては、例えばArFエキシマレーザー、KrFエキシマレーザー、g線、i線、又は極端紫外線(EUV:Extreme Ultraviolet)が挙げられる。
[Substrate processing system]
As shown in FIG. 1, a substrate processing system 1 (substrate processing apparatus) includes a coating and developing apparatus 2 (substrate processing apparatus), an exposure apparatus 3, and a controller 100 (control unit). The exposure apparatus 3 performs an exposure process (pattern exposure) of the resist film R (see FIG. 5) formed on the surface Wa (see FIG. 5) of the wafer W (substrate). Specifically, the energy beam is selectively irradiated onto the exposure target portion of the resist film (photosensitive coating) by a method such as immersion exposure. Examples of the energy rays include ArF excimer laser, KrF excimer laser, g-line, i-line, and extreme ultraviolet (EUV).

塗布現像装置2は、露光装置3による露光処理の前に、ウエハWの表面Waにレジスト膜Rを形成する処理を行い、露光処理後にレジスト膜Rの現像処理を行う。ウエハWは、円板状を呈してもよいし、円形の一部が切り欠かれていてもよいし、多角形など円形以外の形状を呈していてもよい。ウエハWは、例えば、半導体基板、ガラス基板、マスク基板、FPD(Flat Panel Display)基板その他の各種基板であってもよい。ウエハWの直径は、例えば200mm〜450mm程度であってもよい。   The coating and developing apparatus 2 performs a process of forming a resist film R on the surface Wa of the wafer W before the exposure process by the exposure apparatus 3, and performs a developing process of the resist film R after the exposure process. The wafer W may have a disk shape, a part of a circle may be cut off, or may have a shape other than a circle such as a polygon. The wafer W may be, for example, a semiconductor substrate, a glass substrate, a mask substrate, an FPD (Flat Panel Display) substrate, or other various substrates. The diameter of the wafer W may be about 200 mm to 450 mm, for example.

図1〜図4に示されるように、塗布現像装置2は、キャリアブロック4と、処理ブロック5と、インターフェースブロック6とを備える。キャリアブロック4、処理ブロック5及びインターフェースブロック6は、水平方向に並んでいる。   As shown in FIGS. 1 to 4, the coating and developing apparatus 2 includes a carrier block 4, a processing block 5, and an interface block 6. The carrier block 4, the processing block 5, and the interface block 6 are arranged in the horizontal direction.

キャリアブロック4は、図3及び図4に示されるように、キャリアステーション12と搬入搬出部13とを有する。キャリアステーション12は、複数のキャリア11を支持する。キャリア11は、例えば複数枚のウエハWを密封状態で収容し、ウエハWを出し入れするための開閉扉(図示せず)を側面11a側に有する。キャリア11は、側面11aが搬入搬出部13側に面するように、キャリアステーション12上に着脱自在に設置される。   As shown in FIGS. 3 and 4, the carrier block 4 has a carrier station 12 and a carry-in / carry-out unit 13. The carrier station 12 supports a plurality of carriers 11. For example, the carrier 11 contains a plurality of wafers W in a sealed state, and has an opening / closing door (not shown) for taking in and out the wafers W on the side surface 11a side. The carrier 11 is detachably installed on the carrier station 12 so that the side surface 11a faces the loading / unloading unit 13 side.

搬入搬出部13は、キャリアステーション12と処理ブロック5との間に位置する。搬入搬出部13は、キャリアステーション12上の複数のキャリア11にそれぞれ対応する複数の開閉扉13aを有する。側面11aの開閉扉と開閉扉13aとを同時に開放することで、キャリア11内と搬入搬出部13内とが連通する。搬入搬出部13は受け渡しアームA1を内蔵している。受け渡しアームA1は、キャリア11からウエハWを取り出して処理ブロック5に渡し、処理ブロック5からウエハWを受け取ってキャリア11内に戻す。   The carry-in / carry-out unit 13 is located between the carrier station 12 and the processing block 5. The carry-in / carry-out unit 13 includes a plurality of opening / closing doors 13 a corresponding to the plurality of carriers 11 on the carrier station 12. By opening the open / close door and the open / close door 13a of the side surface 11a at the same time, the inside of the carrier 11 and the inside of the carry-in / out unit 13 are communicated. The carry-in / carry-out unit 13 incorporates a delivery arm A1. The transfer arm A1 takes out the wafer W from the carrier 11 and transfers it to the processing block 5, receives the wafer W from the processing block 5, and returns it to the carrier 11.

処理ブロック5は、図1及び図2に示されるように、BCTモジュール14と、HMCTモジュール15と、COTモジュール16と、DEVモジュール17とを有する。BCTモジュール14は下層膜形成モジュールである。HMCTモジュール15は中間膜(ハードマスク)形成モジュールである。COTモジュール16はレジスト膜形成モジュールである。DEVモジュール17は現像処理モジュールである。これらのモジュールは、床面側からDEVモジュール17、BCTモジュール14、HMCTモジュール15、COTモジュール16の順に並んでいる。   As illustrated in FIGS. 1 and 2, the processing block 5 includes a BCT module 14, an HMCT module 15, a COT module 16, and a DEV module 17. The BCT module 14 is a lower layer film forming module. The HMCT module 15 is an intermediate film (hard mask) forming module. The COT module 16 is a resist film forming module. The DEV module 17 is a development processing module. These modules are arranged in the order of the DEV module 17, the BCT module 14, the HMCT module 15, and the COT module 16 from the floor side.

BCTモジュール14は、ウエハWの表面上に下層膜を形成するように構成されている。BCTモジュール14は、複数の塗布ユニット(図示せず)と、複数の熱処理ユニット(図示せず)と、これらのユニットにウエハWを搬送する搬送アームA2(図2参照)とを内蔵している。塗布ユニットは、下層膜形成用の塗布液をウエハWの表面に塗布して塗布膜を形成するように構成されている。熱処理ユニットは、例えば熱板によりウエハWを加熱し、加熱後のウエハWを例えば冷却板により冷却して熱処理を行うように構成されている。BCTモジュール14において行われる熱処理の具体例としては、塗布膜を硬化させて下層膜とするための加熱処理が挙げられる。下層膜としては、例えば、反射防止(SiARC)膜が挙げられる。   The BCT module 14 is configured to form a lower layer film on the surface of the wafer W. The BCT module 14 incorporates a plurality of coating units (not shown), a plurality of heat treatment units (not shown), and a transfer arm A2 (see FIG. 2) for transferring the wafer W to these units. . The coating unit is configured to form a coating film by coating a coating solution for forming a lower layer film on the surface of the wafer W. The heat treatment unit is configured to heat the wafer W by, for example, a hot plate, and perform heat treatment by cooling the heated wafer W by, for example, a cooling plate. A specific example of the heat treatment performed in the BCT module 14 is a heat treatment for curing the coating film to form a lower layer film. Examples of the lower layer film include an antireflection (SiARC) film.

HMCTモジュール15は、下層膜上に中間膜を形成するように構成されている。HMCTモジュール15は、複数の塗布ユニット(図示せず)と、複数の熱処理ユニット(図示せず)と、これらのユニットにウエハWを搬送する搬送アームA3(図2参照)とを内蔵している。塗布ユニットは、中間膜形成用の塗布液をウエハWの表面に塗布して塗布膜を形成するように構成されている。熱処理ユニットは、例えば熱板によりウエハWを加熱し、加熱後のウエハWを例えば冷却板により冷却して熱処理を行うように構成されている。HMCTモジュール15において行われる熱処理の具体例としては、塗布膜を硬化させて中間膜とするための加熱処理が挙げられる。中間膜としては、例えば、SOC(Spin On Carbon)膜、アモルファスカーボン膜が挙げられる。   The HMCT module 15 is configured to form an intermediate film on the lower layer film. The HMCT module 15 includes a plurality of coating units (not shown), a plurality of heat treatment units (not shown), and a transfer arm A3 (see FIG. 2) that transfers the wafer W to these units. . The coating unit is configured to apply a coating liquid for forming an intermediate film on the surface of the wafer W to form a coating film. The heat treatment unit is configured to heat the wafer W by, for example, a hot plate, and perform heat treatment by cooling the heated wafer W by, for example, a cooling plate. Specific examples of the heat treatment performed in the HMCT module 15 include a heat treatment for curing the coating film to form an intermediate film. Examples of the intermediate film include an SOC (Spin On Carbon) film and an amorphous carbon film.

COTモジュール16は、中間膜上に熱硬化性且つ感光性のレジスト膜Rを形成するように構成されている。COTモジュール16は、図2及び図3に示されるように、複数の塗布ユニットU1と、複数の熱処理ユニットU2と、膜厚測定ユニットU3(測定部)と、これらのユニットにウエハWを搬送する搬送アームA4(図2参照)とを内蔵している。塗布ユニットU1は、レジスト膜形成用の処理液(レジスト剤)を中間膜の上に塗布して塗布膜を形成するように構成されている。熱処理ユニットU2は、例えば熱板によりウエハWを加熱し、加熱後のウエハWを例えば冷却板により冷却して熱処理を行うように構成されている。COTモジュール16において行われる熱処理の具体例としては、塗布膜を硬化させてレジスト膜とするための加熱処理(PAB:Pre Applied Bake)が挙げられる。膜厚測定ユニットU3の詳細については後述する。   The COT module 16 is configured to form a thermosetting and photosensitive resist film R on the intermediate film. As shown in FIGS. 2 and 3, the COT module 16 transports a wafer W to a plurality of coating units U1, a plurality of heat treatment units U2, a film thickness measurement unit U3 (measurement unit), and these units. A transfer arm A4 (see FIG. 2) is incorporated. The coating unit U1 is configured to apply a processing liquid (resist agent) for forming a resist film on the intermediate film to form a coating film. The heat treatment unit U2 is configured to heat the wafer W by, for example, a hot plate, and to perform the heat treatment by cooling the heated wafer W by, for example, a cooling plate. Specific examples of the heat treatment performed in the COT module 16 include a heat treatment (PAB: Pre Applied Bake) for curing the coating film to form a resist film. Details of the film thickness measurement unit U3 will be described later.

DEVモジュール17は、露光されたレジスト膜の現像処理を行うように構成されている。DEVモジュール17は、図2及び図4に示されるように、複数の現像ユニットU4(現像部)と、複数の熱処理ユニットU5(加熱部、補正部)と、膜厚測定ユニットU6(測定部)と、光照射ユニットU7(補正部)と、これらのユニットにウエハWを搬送する搬送アームA5と、これらのユニットを経ずにウエハWを搬送する直接搬送アームA6とを内蔵している。現像ユニットU4は、レジスト膜Rを部分的に除去してレジストパターンを形成するように構成されている。熱処理ユニットU5は、例えば熱板によりウエハWを加熱し、加熱後のウエハWを例えば冷却板により冷却して熱処理を行うように構成されている。熱処理ユニットU5は、複数の加熱領域を有しており、加熱領域ごとに異なる温度を設定可能に構成されている。DEVモジュール17において行われる熱処理の具体例としては、現像処理前の加熱処理(PEB:Post Exposure Bake)、現像処理後の加熱処理(PB:Post Bake)等が挙げられる。膜厚測定ユニットU6の詳細については後述する。光照射ユニットU7は、ウエハW上のレジスト膜Rに対し、UV光による露光を行う。光照射ユニットU7による露光方式は、一括露光方式であってもよいし、ステップ方式であってもよい。一括露光方式は、レジスト膜Rのうち一つの領域を露光する際に、レチクル(マスク)及びウエハWを静止させた状態で当該領域にUV光を照射する方式である。ステップ方式は、レジスト膜Rのうち一つの領域を露光する際に、レチクル(マスク)及びウエハWを移動させながら当該領域にUV光を照射する方式である。   The DEV module 17 is configured to perform development processing of the exposed resist film. 2 and 4, the DEV module 17 includes a plurality of developing units U4 (developing units), a plurality of heat treatment units U5 (heating units and correcting units), and a film thickness measuring unit U6 (measuring unit). And a light irradiation unit U7 (correction unit), a transfer arm A5 that transfers the wafer W to these units, and a direct transfer arm A6 that transfers the wafer W without passing through these units. The developing unit U4 is configured to partially remove the resist film R to form a resist pattern. The heat treatment unit U5 is configured to heat the wafer W by, for example, a hot plate, and perform the heat treatment by cooling the heated wafer W by, for example, a cooling plate. The heat treatment unit U5 has a plurality of heating regions, and is configured to be able to set different temperatures for each heating region. Specific examples of the heat treatment performed in the DEV module 17 include a heat treatment before development processing (PEB: Post Exposure Bake), a heat treatment after development processing (PB: Post Bake), and the like. Details of the film thickness measurement unit U6 will be described later. The light irradiation unit U7 exposes the resist film R on the wafer W with UV light. The exposure method by the light irradiation unit U7 may be a batch exposure method or a step method. The batch exposure method is a method in which, when exposing one region of the resist film R, the region is irradiated with UV light while the reticle (mask) and the wafer W are stationary. In the step method, when one region of the resist film R is exposed, the region is irradiated with UV light while moving the reticle (mask) and the wafer W.

処理ブロック5内におけるキャリアブロック4側には棚ユニットU10が設けられている(図2〜図4参照)。棚ユニットU10は、床面からHMCTモジュール15に亘るように設けられており、上下方向に並ぶ複数のセルに区画されている。棚ユニットU10の近傍には昇降アームA7が設けられている。昇降アームA7は、棚ユニットU10のセル同士の間でウエハWを昇降させる。   A shelf unit U10 is provided on the carrier block 4 side in the processing block 5 (see FIGS. 2 to 4). The shelf unit U10 is provided so as to extend from the floor surface to the HMCT module 15, and is partitioned into a plurality of cells arranged in the vertical direction. An elevating arm A7 is provided in the vicinity of the shelf unit U10. The raising / lowering arm A7 raises / lowers the wafer W between the cells of the shelf unit U10.

処理ブロック5内におけるインターフェースブロック6側には棚ユニットU11が設けられている(図2〜図4参照)。棚ユニットU11は床面からDEVモジュール17の上部に亘るように設けられており、上下方向に並ぶ複数のセルに区画されている。   A shelf unit U11 is provided on the interface block 6 side in the processing block 5 (see FIGS. 2 to 4). The shelf unit U11 is provided so as to extend from the floor surface to the upper part of the DEV module 17, and is partitioned into a plurality of cells arranged in the vertical direction.

インターフェースブロック6は、受け渡しアームA8を内蔵しており、露光装置3に接続される。受け渡しアームA8は、棚ユニットU11のウエハWを取り出して露光装置3に渡し、露光装置3からウエハWを受け取って棚ユニットU11に戻すように構成されている。   The interface block 6 incorporates a delivery arm A8 and is connected to the exposure apparatus 3. The delivery arm A8 is configured to take out the wafer W of the shelf unit U11 and deliver it to the exposure apparatus 3, and to receive the wafer W from the exposure apparatus 3 and return it to the shelf unit U11.

コントローラ100は、基板処理システム1を部分的又は全体的に制御する。コントローラ100は、図5に示されるように、機能モジュールとして、指示部M1と、記憶部M2と、処理部M3と、推定部M4と、設定部M5と、読取部M6とを有する。これらの機能モジュールは、コントローラ100の機能を便宜上複数のモジュールに区切ったものに過ぎず、コントローラ100を構成するハードウェアがこのようなモジュールに分かれていることを必ずしも意味するものではない。各機能モジュールは、プログラムの実行により実現されるものに限られず、専用の電気回路(例えば論理回路)、又は、これを集積した集積回路(ASIC:ApplicationSpecific Integrated Circuit)により実現されるものであってもよい。   The controller 100 controls the substrate processing system 1 partially or entirely. As shown in FIG. 5, the controller 100 includes an instruction unit M1, a storage unit M2, a processing unit M3, an estimation unit M4, a setting unit M5, and a reading unit M6 as functional modules. These functional modules are merely the functions of the controller 100 divided into a plurality of modules for convenience, and do not necessarily mean that the hardware configuring the controller 100 is divided into such modules. Each functional module is not limited to what is realized by executing a program, and is realized by a dedicated electric circuit (for example, a logic circuit) or an integrated circuit (ASIC: Application Specific Integrated Circuit) in which this is integrated. Also good.

指示部M1は、基板処理システム1の各種装置(例えば、塗布ユニットU1、熱処理ユニットU2,U5、膜厚測定ユニットU3,U6、現像ユニットU4、光照射ユニットU7)を制御するために、これらに対して所定の指示を行う。指示部M1は、例えば、設定部M5において設定された補正条件に基づいてプログラムを実行し、基板処理システム1の各種装置を動作させる。   The instruction unit M1 controls various devices of the substrate processing system 1 (for example, the coating unit U1, the heat treatment units U2 and U5, the film thickness measurement units U3 and U6, the development unit U4, and the light irradiation unit U7). A predetermined instruction is given. For example, the instruction unit M1 executes a program based on the correction condition set in the setting unit M5, and operates various apparatuses of the substrate processing system 1.

記憶部M2は、種々のデータを記憶する。記憶部M2は、例えば、読取部M6において読み取られたプログラムの他、各種のデータテーブル(詳しくは後述するが、例えば膜厚データテーブル、画素値データテーブル、膜厚相関データテーブル、線幅データテーブル、膜厚差データテーブル及び線幅相関データテーブル)を記憶する。   The storage unit M2 stores various data. The storage unit M2 is, for example, a program read by the reading unit M6 and various data tables (details will be described later, for example, a film thickness data table, a pixel value data table, a film thickness correlation data table, a line width data table). , Film thickness difference data table and line width correlation data table).

処理部M3は、各種データを処理する。処理部M3は、例えば、カメラ22aの撮像画像を処理する。処理部M3は、例えば、記憶部M2に記憶されている各種データに基づいて、後述する膜厚相関データテーブル及び線幅相関データテーブルを生成する。   The processing unit M3 processes various data. For example, the processing unit M3 processes a captured image of the camera 22a. The processing unit M3 generates, for example, a film thickness correlation data table and a line width correlation data table, which will be described later, based on various data stored in the storage unit M2.

推定部M4は、測定されたレジスト膜Rの膜厚と線幅相関データデーブルとに基づいて、現像後のレジストパターンの線幅を推定する。   The estimation unit M4 estimates the line width of the resist pattern after development based on the measured film thickness of the resist film R and the line width correlation data table.

設定部M5は、推定部M4において推定された線幅に基づいて、線幅を均一化するための補正条件又は現像条件を設定する。   The setting unit M5 sets correction conditions or development conditions for making the line width uniform based on the line width estimated by the estimation unit M4.

読取部M6は、コンピュータ読み取り可能な記録媒体200からプログラムを読み取る。記録媒体200は、基板処理システム1に各種動作を実行させるためのプログラムを記録している。記録媒体200としては、例えば、半導体メモリ、光記録ディスク、磁気記録ディスク、光磁気記録ディスクであってもよい。   The reading unit M6 reads a program from the computer-readable recording medium 200. The recording medium 200 records a program for causing the substrate processing system 1 to execute various operations. The recording medium 200 may be, for example, a semiconductor memory, an optical recording disk, a magnetic recording disk, or a magneto-optical recording disk.

コントローラ100のハードウェアは、例えば一つ又は複数の制御用のコンピュータにより構成される。コントローラ100は、ハードウェ上の構成として、例えば図6に示す回路101を有する。回路101は、電気回路要素(circuitry)で構成されていてもよい。回路101は、具体的には、プロセッサ102と、メモリ103と、ストレージ104と、ドライバ105と、入出力ポート106とを有する。プロセッサ102は、メモリ103及びストレージ104の少なくとも一方と協働してプログラムを実行し、入出力ポート106を介した信号の入出力を実行することで、上述した各機能モジュールを構成する。ドライバ105は、基板処理システム1の各種装置をそれぞれ駆動する回路である。入出力ポート106は、ドライバ105と基板処理システム1の各種装置との間で、信号の入出力を行う。   The hardware of the controller 100 is configured by, for example, one or a plurality of control computers. The controller 100 includes, for example, a circuit 101 shown in FIG. 6 as a hardware configuration. The circuit 101 may be composed of electrical circuit elements. Specifically, the circuit 101 includes a processor 102, a memory 103, a storage 104, a driver 105, and an input / output port 106. The processor 102 executes the program in cooperation with at least one of the memory 103 and the storage 104, and executes input / output of signals through the input / output port 106, thereby configuring each functional module described above. The driver 105 is a circuit that drives various devices of the substrate processing system 1. The input / output port 106 inputs and outputs signals between the driver 105 and various devices of the substrate processing system 1.

本実施形態では、基板処理システム1は、一つのコントローラ100を備えているが、複数のコントローラ100で構成されるコントローラ群(制御部)を備えていてもよい。基板処理システム1がコントローラ群を備えている場合には、上記の機能モジュールがそれぞれ、一つのコントローラ100によって実現されていてもよいし、2個以上のコントローラ100の組み合わせによって実現されていてもよい。コントローラ100が複数のコンピュータ(回路101)で構成されている場合には、上記の機能モジュールがそれぞれ、一つのコンピュータ(回路101)によって実現されていてもよいし、2つ以上のコンピュータ(回路101)の組み合わせによって実現されていてもよい。コントローラ100は、複数のプロセッサ102を有していてもよい。この場合、上記の機能モジュールがそれぞれ、一つのプロセッサ102によって実現されていてもよいし、2つ以上のプロセッサ102の組み合わせによって実現されていてもよい。   In the present embodiment, the substrate processing system 1 includes one controller 100, but may include a controller group (control unit) including a plurality of controllers 100. When the substrate processing system 1 includes a controller group, each of the functional modules may be realized by one controller 100 or may be realized by a combination of two or more controllers 100. . When the controller 100 includes a plurality of computers (circuits 101), each of the functional modules may be realized by one computer (circuit 101), or two or more computers (circuits 101). ) May be realized. The controller 100 may have a plurality of processors 102. In this case, each of the functional modules may be realized by a single processor 102 or may be realized by a combination of two or more processors 102.

[膜厚測定ユニット]
続いて、膜厚測定ユニットU3,U6の一例について、図7を参照してより詳しく説明する。膜厚測定ユニットU3,U6の構成及び動作は同じであるので、以下では膜厚測定ユニットU3について説明し、膜厚測定ユニットU6の説明を省略する。なお、レジスト膜Rを含む多層膜がウエハW上に形成されている場合、膜厚測定ユニットU3,U6によって、レジスト膜Rの膜厚のみを測定してもよいし、レジスト膜Rを含む多層膜全体の膜厚を測定してもよい。本明細書では、「レジスト膜Rの膜厚を測定」とは、レジスト膜Rの膜厚のみを測定する場合も、レジスト膜Rを含む多層膜全体の膜厚を測定する場合も含むものとする。
[Thickness measurement unit]
Next, an example of the film thickness measurement units U3 and U6 will be described in more detail with reference to FIG. Since the configuration and operation of the film thickness measurement units U3 and U6 are the same, the film thickness measurement unit U3 will be described below, and the description of the film thickness measurement unit U6 will be omitted. When the multilayer film including the resist film R is formed on the wafer W, only the film thickness of the resist film R may be measured by the film thickness measuring units U3 and U6, or the multilayer film including the resist film R may be measured. You may measure the film thickness of the whole film | membrane. In this specification, “measuring the film thickness of the resist film R” includes not only measuring the film thickness of the resist film R but also measuring the film thickness of the entire multilayer film including the resist film R.

膜厚測定ユニットU3は、筐体20と、筐体20内に配置された保持駆動部21及び撮像部22とを有する。   The film thickness measurement unit U <b> 3 includes a housing 20, a holding drive unit 21 and an imaging unit 22 disposed in the housing 20.

保持駆動部21は、保持台21aと、アクチュエータ21b,21cと、ガイドレール21dを含む。保持台21aは、例えば吸着等によりウエハWを略水平に保持する。アクチュエータ21bは、例えば電動モータであり、保持台21aを回転駆動する。アクチュエータ21cは、例えばリニアアクチュエータであり、保持台21aをガイドレール21dに沿って移動させる。すなわち、アクチュエータ21cは、コントローラ100の指示に基づき、保持台21aに保持されているウエハWをガイドレール21dの一端側と他端側との間で搬送する。ガイドレール21dは、筐体20内において線状(例えば直線状)に延びている。   The holding drive unit 21 includes a holding base 21a, actuators 21b and 21c, and a guide rail 21d. The holding table 21a holds the wafer W substantially horizontally by suction or the like, for example. The actuator 21b is, for example, an electric motor, and rotationally drives the holding base 21a. The actuator 21c is, for example, a linear actuator, and moves the holding base 21a along the guide rail 21d. That is, the actuator 21c carries the wafer W held on the holding table 21a between one end side and the other end side of the guide rail 21d based on an instruction from the controller 100. The guide rail 21d extends linearly (for example, linearly) within the housing 20.

撮像部22は、カメラ22aと、ハーフミラー22bと、光源22cとを含む。カメラ22aは、例えば広角型のCCDカメラである。カメラ22aは、筐体20の側壁に取り付けられている。カメラ22aは、ハーフミラー22bに対向している。カメラ22aは、コントローラ100の指示に基づき撮像を行い、撮像した画像データをコントローラ100に送信する。ハーフミラー22bは、水平方向に対して略45°傾いた状態で、筐体20の天壁に取り付けられている。ハーフミラー22bは、ガイドレール21dの中間部分の上方に位置している。光源22cは、ハーフミラー22bの上方に位置している。光源22cから出射された光は、ハーフミラー22bを通過して下方(ガイドレール21d側)に向けて照射される。ハーフミラー22bを通過した光は、ハーフミラー22bの下方にある物体によって反射した後、ハーフミラー22bによってさらに反射して、カメラ22aに入射する。すなわち、カメラ22aは、ハーフミラー22bを介して、光源22cの照射領域に存在する物体を撮像することができる。   The imaging unit 22 includes a camera 22a, a half mirror 22b, and a light source 22c. The camera 22a is, for example, a wide-angle CCD camera. The camera 22 a is attached to the side wall of the housing 20. The camera 22a faces the half mirror 22b. The camera 22a performs imaging based on an instruction from the controller 100, and transmits the captured image data to the controller 100. The half mirror 22b is attached to the top wall of the housing 20 in a state inclined by approximately 45 ° with respect to the horizontal direction. The half mirror 22b is located above the middle part of the guide rail 21d. The light source 22c is located above the half mirror 22b. The light emitted from the light source 22c passes through the half mirror 22b and is irradiated downward (on the guide rail 21d side). The light that has passed through the half mirror 22b is reflected by an object below the half mirror 22b, is further reflected by the half mirror 22b, and enters the camera 22a. That is, the camera 22a can capture an image of an object present in the irradiation area of the light source 22c via the half mirror 22b.

次に、膜厚測定ユニットU3によるレジスト膜Rの膜厚の測定方法について説明する。まず、画素値(RGB値)とレジスト膜Rの膜厚とを対応付けた膜厚相関データテーブルを準備する。具体的には、指示部M1がCOTモジュール16に指示して、サンプルウエハ(図示せず)上にレジスト膜を形成する。続いて、例えば反射分光方式を利用した膜厚計を用いて、当該レジスト膜の膜厚を測定する。当該レジスト膜の膜厚は、人手によって測定されてよいし、当該膜厚計を備える測定装置によって自動的に測定されてもよい。これにより、測定点ごとに座標と膜厚とが対応付けられた膜厚データテーブルが得られる。膜厚データテーブルは、記憶部M2に記憶される。   Next, a method for measuring the film thickness of the resist film R by the film thickness measuring unit U3 will be described. First, a film thickness correlation data table in which pixel values (RGB values) are associated with the film thickness of the resist film R is prepared. Specifically, the instruction unit M1 instructs the COT module 16 to form a resist film on a sample wafer (not shown). Subsequently, the film thickness of the resist film is measured using, for example, a film thickness meter using a reflection spectroscopy method. The film thickness of the resist film may be measured manually, or may be automatically measured by a measuring device including the film thickness meter. Thereby, a film thickness data table in which coordinates and film thicknesses are associated with each measurement point is obtained. The film thickness data table is stored in the storage unit M2.

続いて、指示部M1が膜厚測定ユニットU3に指示して、準備用ウエハ上のレジスト膜をカメラ22aにて撮像する。処理部M3は、撮像画像を処理して画素ごとに画素値を算出し、座標と、当該座標での画素値とが対応付けられた画素値データテーブルを生成する。生成された画素値データテーブルは、記憶部M2に記憶される。   Subsequently, the instruction unit M1 instructs the film thickness measurement unit U3 to image the resist film on the preparation wafer with the camera 22a. The processing unit M3 processes the captured image, calculates a pixel value for each pixel, and generates a pixel value data table in which the coordinates and the pixel values at the coordinates are associated with each other. The generated pixel value data table is stored in the storage unit M2.

続いて、処理部M3は、膜厚データテーブルのうちの膜厚と画素値データテーブルのうちの画素値とを、座標を介して(座標をキーとして)対応付けることにより、画素値と膜厚との相関関係を示すデータテーブル(膜厚相関データテーブル)を生成する。生成された膜厚相関データテーブルは、記憶部M2に記憶される。   Subsequently, the processing unit M3 associates the film thickness in the film thickness data table with the pixel value in the pixel value data table via the coordinates (using the coordinates as a key), thereby obtaining the pixel value and the film thickness. A data table (thickness correlation data table) showing the correlation is generated. The generated film thickness correlation data table is stored in the storage unit M2.

膜厚相関データテーブルの準備が完了すると、膜厚測定ユニットU3によるレジスト膜Rの膜厚の測定が可能となる。具体的には、指示部M1が膜厚測定ユニットU3に指示して、膜厚の測定対象であるレジスト膜Rが形成されたウエハWを、保持台21aに吸着保持させる。また、指示部M1が膜厚測定ユニットU3に指示して、ウエハWがハーフミラー22bの下方に位置するように、アクチュエータ21cによって保持台21aを移動させる。この状態で、指示部M1がカメラ22aを制御して、ウエハW上のレジスト膜Rをカメラ22aによって撮像する。   When the preparation of the film thickness correlation data table is completed, the film thickness of the resist film R can be measured by the film thickness measuring unit U3. Specifically, the instruction unit M1 instructs the film thickness measurement unit U3 to suck and hold the wafer W on which the resist film R, which is a film thickness measurement target, is formed, on the holding table 21a. Further, the instruction unit M1 instructs the film thickness measurement unit U3 to move the holding base 21a by the actuator 21c so that the wafer W is positioned below the half mirror 22b. In this state, the instruction unit M1 controls the camera 22a and images the resist film R on the wafer W with the camera 22a.

続いて、処理部M3は、カメラ22aによって撮像されたレジスト膜Rの撮像画像を処理して、画素ごとに画素値(RGB値)を算出する。処理部M3は、膜厚相関データテーブルを参照して、当該撮像画像の画素ごとに画素値に対応する膜厚を求める。これにより、ウエハW上のレジスト膜Rの膜厚分布(ウエハWの面内におけるレジスト膜Rの膜厚)を得ることができる。   Subsequently, the processing unit M3 processes a captured image of the resist film R captured by the camera 22a, and calculates a pixel value (RGB value) for each pixel. The processing unit M3 refers to the film thickness correlation data table and obtains a film thickness corresponding to the pixel value for each pixel of the captured image. Thereby, the film thickness distribution of the resist film R on the wafer W (the film thickness of the resist film R in the plane of the wafer W) can be obtained.

[線幅相関データテーブルの生成手順]
続いて、レジストパターンの線幅を推定するための事前準備として、線幅相関データテーブルの生成手順について、図8を参照して説明する。
[Line width correlation data table generation procedure]
Next, as a preparation for estimating the line width of the resist pattern, a procedure for generating a line width correlation data table will be described with reference to FIG.

まず、事前準備用の複数のサンプルウエハ(図示せず)を準備する(ステップS101)。具体的には、複数のサンプルウエハが収容されたキャリア11をキャリアステーション12に設置する。指示部M1が受け渡しアームA1に指示して、サンプルウエハが受け渡しアームA1によってキャリア11から一つずつ取り出される。その後、各サンプルウエハは、受け渡しアームA1によって処理ブロック5に一つずつ送られる。   First, a plurality of sample wafers (not shown) for preparation are prepared (step S101). Specifically, the carrier 11 containing a plurality of sample wafers is installed in the carrier station 12. The instruction unit M1 instructs the transfer arm A1, and the sample wafers are taken out from the carrier 11 one by one by the transfer arm A1. Thereafter, each sample wafer is transferred one by one to the processing block 5 by the transfer arm A1.

次に、指示部M1が基板処理システム1の各装置に指示して、各サンプルウエハの表面に、下層膜、中間膜、レジスト膜が順次形成される(ステップS102:レジスト膜等形成工程)。各サンプルウエハの表面に形成されるレジスト膜の膜厚は、略同一となるように設定される。これらの膜の形成過程で、各サンプルウエハは、BCTモジュール14、HMCTモジュール15及びCOTモジュール16に順次搬送される。COTモジュール16では、熱処理ユニットU2によるレジスト膜の加熱処理(PAB)も行われる。   Next, the instructing unit M1 instructs each apparatus of the substrate processing system 1, and a lower layer film, an intermediate film, and a resist film are sequentially formed on the surface of each sample wafer (step S102: resist film forming process). The film thickness of the resist film formed on the surface of each sample wafer is set to be substantially the same. In the process of forming these films, each sample wafer is sequentially transferred to the BCT module 14, the HMCT module 15, and the COT module 16. In the COT module 16, a heat treatment (PAB) of the resist film is also performed by the heat treatment unit U2.

次に、指示部M1が膜厚測定ユニットU3に指示して、各サンプルウエハ上に形成されたレジスト膜の膜厚分布を、膜厚測定ユニットU3が測定する(ステップS103:膜厚測定工程)。サンプルウエハごとに測定された膜厚データはそれぞれ、記憶部M2に記憶される。   Next, the instruction unit M1 instructs the film thickness measurement unit U3, and the film thickness measurement unit U3 measures the film thickness distribution of the resist film formed on each sample wafer (step S103: film thickness measurement process). . The film thickness data measured for each sample wafer is stored in the storage unit M2.

次に、指示部M1が基板処理システム1の各装置に指示して、表面にレジスト膜が形成された各サンプルウエハが露光装置3に一つずつ搬送される。露光装置3は、指示部M1の指示に基づいて、レジスト膜に対して所定パターンでエネルギー線を照射する(ステップS104:パターン露光工程)。このとき、レジスト膜がパターン露光されると、レジスト膜を構成するポリマーの構造が変化して、露光部分におけるレジスト膜の膜厚が僅かに変化する。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and each sample wafer having a resist film formed on the surface is transferred to the exposure apparatus 3 one by one. The exposure apparatus 3 irradiates the resist film with energy rays in a predetermined pattern based on an instruction from the instruction unit M1 (step S104: pattern exposure process). At this time, when the resist film is subjected to pattern exposure, the structure of the polymer constituting the resist film changes, and the film thickness of the resist film in the exposed portion slightly changes.

次に、指示部M1が基板処理システム1の各装置に指示して、各サンプルウエハが熱処理ユニットU5に一つずつ搬送される。熱処理ユニットU5は、指示部M1の指示に基づいて、パターン露光後のレジスト膜に対して加熱処理(PEB)を行う(ステップS105:露光後ベーク工程)。このとき、レジスト膜が加熱されると、レジスト膜のうちパターン露光された部分のポリマーの構造がより変化しやすい。ステップS105では、各サンプルウエハに対し、それぞれ異なる温度で加熱処理を一定時間行う。各サンプルウエハに対する加熱処理の温度データはそれぞれ、記憶部M2に記憶される。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and each sample wafer is transferred to the heat treatment unit U5 one by one. The heat treatment unit U5 performs heat treatment (PEB) on the resist film after pattern exposure based on the instruction from the instruction unit M1 (step S105: post-exposure baking process). At this time, when the resist film is heated, the polymer structure of the pattern-exposed portion of the resist film is more likely to change. In step S105, each sample wafer is subjected to heat treatment at a different temperature for a predetermined time. The temperature data of the heat treatment for each sample wafer is stored in the storage unit M2.

次に、指示部M1が基板処理システム1の各装置に指示して、各サンプルウエハが膜厚測定ユニットU6に一つずつ搬送される。膜厚測定ユニットU6は、指示部M1の指示に基づいて、加熱処理(PEB)後のレジスト膜の膜厚分布をサンプルウエハごとに測定する(ステップS106:膜厚測定工程)。サンプルウエハごとに測定された膜厚データはそれぞれ、記憶部M2に記憶される。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and each sample wafer is transferred to the film thickness measurement unit U6 one by one. The film thickness measurement unit U6 measures the film thickness distribution of the resist film after the heat treatment (PEB) for each sample wafer based on the instruction from the instruction unit M1 (step S106: film thickness measurement process). The film thickness data measured for each sample wafer is stored in the storage unit M2.

次に、指示部M1が基板処理システム1の各装置に指示して、各サンプルウエハが現像ユニットU4に一つずつ搬送される。現像ユニットU4は、指示部M1の指示に基づいて、レジスト膜をサンプルウエハごとに一つずつ現像する(ステップS107:現像工程)。これにより、各サンプルウエハ上に所定形状のレジストパターンが形成される。現像液としては、用途に応じて、ポジ型現像液を利用してもよいし、ネガ型現像液を利用してもよい。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and each sample wafer is transferred to the developing unit U4 one by one. The development unit U4 develops the resist film one by one for each sample wafer based on the instruction from the instruction unit M1 (step S107: development process). Thereby, a resist pattern having a predetermined shape is formed on each sample wafer. As the developer, a positive developer or a negative developer may be used depending on the application.

次に、図示しない線幅測定装置を用いて、各サンプルウエハ上に形成されたレジストパターンの線幅を測定する(ステップS108:線幅測定工程)。測定された線幅データは、記憶部M2に記憶される。   Next, the line width of the resist pattern formed on each sample wafer is measured using a line width measuring apparatus (not shown) (step S108: line width measuring step). The measured line width data is stored in the storage unit M2.

次に、記憶部M2に記憶された各種のデータに基づいて、処理部M3が線幅相関データテーブルを生成する(ステップS109:データテーブル生成工程)。具体的には、処理部M3は、ステップS105において得られた温度データとステップS108において得られた線幅データとを対応付けることにより、温度と線幅との相関データテーブル(第1の相関データテーブル)を生成する。図9では、第1の相関データテーブルの一例をグラフ化して示している。図9によれば、ステップS105における加熱温度が高いほど線幅が小さくなる傾向にあり、ステップS105における加熱温度が低いほど線幅が大きくなる傾向にある。   Next, based on the various data stored in the storage unit M2, the processing unit M3 generates a line width correlation data table (step S109: data table generation step). Specifically, the processing unit M3 associates the temperature data obtained in step S105 with the line width data obtained in step S108, thereby obtaining a correlation data table (first correlation data table) of temperature and line width. ) Is generated. In FIG. 9, an example of the first correlation data table is shown as a graph. According to FIG. 9, the line width tends to decrease as the heating temperature in step S105 increases, and the line width tends to increase as the heating temperature in step S105 decreases.

処理部M3は、ステップS106,S108でそれぞれ得られた膜厚データを、同一のサンプルウエハ間で減算し、サンプルウエハごとに膜厚差データを算出する。処理部M3は、ステップS105において得られた温度データと当該膜厚差データとを対応付けることにより、温度と膜厚差との相関データテーブル(第2の相関データテーブル)を生成する。図10では、第2の相関データテーブルの一例をグラフ化して示している。図10によれば、ステップS105における加熱温度が高いほど膜厚差が大きくなる傾向にあり、ステップS105における加熱温度が低いほど膜厚差が小さくなる傾向にある。   The processing unit M3 calculates the film thickness difference data for each sample wafer by subtracting the film thickness data obtained in steps S106 and S108 between the same sample wafers. The processing unit M3 generates a correlation data table (second correlation data table) between the temperature and the film thickness difference by associating the temperature data obtained in step S105 with the film thickness difference data. In FIG. 10, an example of the second correlation data table is shown as a graph. According to FIG. 10, the difference in film thickness tends to increase as the heating temperature in step S105 increases, and the difference in film thickness tends to decrease as the heating temperature in step S105 decreases.

処理部M3は、第1の相関データテーブルのうちの線幅データと、第2の相関データテーブルのうちの膜厚差データとを、温度データを介して(温度データをキーとして)対応付けることにより、膜厚差と線幅との相関データテーブル(線幅相関データテーブル)を生成する。図11では、線幅相関データテーブルの一例をグラフ化して示している。線幅相関データテーブルを事前に準備しておくと、パターン露光工程前におけるレジスト膜Rの膜厚と、露光後ベーク工程後におけるレジスト膜Rの膜厚との膜厚差を取得することにより、線幅相関データテーブルを参照して現像後のレジストパターンの線幅を推定することができる。   The processing unit M3 associates the line width data in the first correlation data table with the film thickness difference data in the second correlation data table via the temperature data (using the temperature data as a key). Then, a correlation data table (line width correlation data table) between the film thickness difference and the line width is generated. In FIG. 11, an example of the line width correlation data table is shown as a graph. By preparing the line width correlation data table in advance, by obtaining the film thickness difference between the film thickness of the resist film R before the pattern exposure process and the film thickness of the resist film R after the post-exposure baking process, The line width of the resist pattern after development can be estimated with reference to the line width correlation data table.

[レジストパターン形成方法]
続いて、図12を参照して、基板処理システム1において、所定のレジストパターンをウエハ上に形成する方法(本実施形態に係る基板処理方法の一形態)について説明する。
[Resist pattern formation method]
Next, a method for forming a predetermined resist pattern on the wafer (one form of the substrate processing method according to this embodiment) in the substrate processing system 1 will be described with reference to FIG.

まず、ウエハWを準備する(ステップS201)。具体的には、ウエハWが収容されたキャリア11をキャリアステーション12に設置する。指示部M1が受け渡しアームA1に指示して、ウエハWが受け渡しアームA1によってキャリア11から取り出される。その後、ウエハWは、受け渡しアームA1によって処理ブロック5に送られる。   First, the wafer W is prepared (step S201). Specifically, the carrier 11 containing the wafer W is installed in the carrier station 12. The instruction unit M1 instructs the transfer arm A1, and the wafer W is taken out from the carrier 11 by the transfer arm A1. Thereafter, the wafer W is sent to the processing block 5 by the transfer arm A1.

次に、指示部M1が処理ブロック5の各装置に指示して、ウエハWの表面Waに、下層膜、中間膜、レジスト膜Rが順次形成される(ステップS202:レジスト膜等形成工程)。これらの膜の形成過程で、ウエハWは、BCTモジュール14、HMCTモジュール15及びCOTモジュール16に順次搬送される。COTモジュール16では、熱処理ユニットU2によるレジスト膜Rの加熱処理(PAB)も行われる。   Next, the instruction unit M1 instructs each apparatus of the processing block 5, and a lower layer film, an intermediate film, and a resist film R are sequentially formed on the surface Wa of the wafer W (step S202: resist film etc. forming step). In the process of forming these films, the wafer W is sequentially transferred to the BCT module 14, the HMCT module 15, and the COT module 16. In the COT module 16, the heat treatment (PAB) of the resist film R is also performed by the heat treatment unit U2.

次に、指示部M1が膜厚測定ユニットU3に指示して、ウエハW上に形成されたレジスト膜Rの膜厚分布を、膜厚測定ユニットU3が測定する(ステップS203:膜厚測定工程)。測定された膜厚データは、記憶部M2に記憶される。   Next, the instruction unit M1 instructs the film thickness measurement unit U3, and the film thickness measurement unit U3 measures the film thickness distribution of the resist film R formed on the wafer W (step S203: film thickness measurement process). . The measured film thickness data is stored in the storage unit M2.

次に、指示部M1が基板処理システム1の各装置に指示して、表面Waにレジスト膜Rが形成されたウエハWが露光装置3に搬送される。露光装置3は、指示部M1の指示に基づいて、レジスト膜Rに対して所定パターンでエネルギー線を照射する(ステップS204:パターン露光工程)。このとき、レジスト膜Rがパターン露光されると、レジスト膜Rを構成するポリマーの構造が変化して、露光部分におけるレジスト膜Rの膜厚が僅かに変化する。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W having the resist film R formed on the surface Wa is transferred to the exposure apparatus 3. The exposure apparatus 3 irradiates the resist film R with energy rays in a predetermined pattern based on an instruction from the instruction unit M1 (step S204: pattern exposure process). At this time, when the resist film R is subjected to pattern exposure, the structure of the polymer constituting the resist film R changes, and the film thickness of the resist film R in the exposed portion slightly changes.

次に、指示部M1が基板処理システム1の各装置に指示して、ウエハWが熱処理ユニットU5に搬送される。熱処理ユニットU5は、指示部M1の指示に基づいて、パターン露光後のレジスト膜Rに対して加熱処理(1st PEB)を行う(ステップS205:第1の露光後ベーク工程)。このとき、レジスト膜Rが加熱されると、レジスト膜Rのうちパターン露光された部分のポリマーの構造がより変化しやすい。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W is transferred to the heat treatment unit U5. The heat treatment unit U5 performs a heating process (1st PEB) on the resist film R after pattern exposure based on an instruction from the instruction unit M1 (step S205: first post-exposure baking process). At this time, when the resist film R is heated, the structure of the polymer in the pattern-exposed portion of the resist film R is more likely to change.

次に、指示部M1が基板処理システム1の各装置に指示して、ウエハWが膜厚測定ユニットU6に搬送される。膜厚測定ユニットU6は、指示部M1の指示に基づいて、加熱処理(1st PEB)後のレジスト膜Rの膜厚分布を測定する(ステップS206:膜厚測定工程)。測定された膜厚データは、記憶部M2に記憶される。処理部M3は、ステップS203,S206においてそれぞれ得られた膜厚データをウエハWの同一座標間で減算し、膜厚差データを算出する。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W is transferred to the film thickness measurement unit U6. The film thickness measurement unit U6 measures the film thickness distribution of the resist film R after the heat treatment (1st PEB) based on the instruction from the instruction unit M1 (step S206: film thickness measurement process). The measured film thickness data is stored in the storage unit M2. The processing unit M3 subtracts the film thickness data obtained in steps S203 and S206 between the same coordinates of the wafer W to calculate film thickness difference data.

次に、推定部M4が、レジスト膜Rが現像されたときのレジストパターンの線幅を推定する(ステップS207:線幅推定工程)。具体的には、推定部M4は、線幅相関データテーブルを参照し、処理部M3によって算出された膜厚差データに対応する線幅(推定線幅)をウエハWの面内において算出する。   Next, the estimation unit M4 estimates the line width of the resist pattern when the resist film R is developed (step S207: line width estimation step). Specifically, the estimation unit M4 refers to the line width correlation data table, and calculates a line width (estimated line width) corresponding to the film thickness difference data calculated by the processing unit M3 in the plane of the wafer W.

次に、ステップS207で算出された推定線幅がウエハWの面内においてばらついているか否かを、処理部M3が判定する(ステップS208:第1の判定工程)。具体的には、当該推定線幅のばらつき(例えば、3σ)が所定の閾値を超えているか否かを、処理部M3が判定する。3σの当該閾値は、例えば、1.0nm未満の任意の値であってもよい。   Next, the processing unit M3 determines whether or not the estimated line width calculated in step S207 varies in the plane of the wafer W (step S208: first determination step). Specifically, the processing unit M3 determines whether or not the variation (for example, 3σ) of the estimated line width exceeds a predetermined threshold value. The threshold value of 3σ may be an arbitrary value less than 1.0 nm, for example.

ステップS208での判定の結果、推定線幅のばらつきが所定の閾値を超えている場合(ステップS208でYES)、設定部M5が、ウエハWの面内における線幅を均一化するための補正条件を設定する(ステップS209:補正条件設定工程)。具体的には、設定部M5は、続くステップS210でのウエハWの加熱処理に際して、レジスト膜Rのうち推定線幅が大きい領域の加熱温度を他の領域の加熱温度よりも高くするように、補正条件(加熱条件)を設定する。   If the result of determination in step S208 is that the estimated line width variation exceeds a predetermined threshold value (YES in step S208), the correction condition for the setting unit M5 to equalize the line width in the plane of the wafer W Is set (step S209: correction condition setting step). Specifically, in the subsequent heating process of wafer W in step S210, the setting unit M5 makes the heating temperature of the region having a large estimated line width in the resist film R higher than the heating temperature of the other regions. Set correction conditions (heating conditions).

次に、指示部M1が基板処理システム1の各装置に指示して、ウエハWが熱処理ユニットU5に搬送される。熱処理ユニットU5は、指示部M1の指示に基づいて、レジスト膜Rに対して再度の加熱処理(2nd PEB)を行う(ステップS210:第2の露光後ベーク工程)。このとき、熱処理ユニットU5における各加熱領域の温度は、ステップS209で設定部M5によって設定された補正条件(加熱条件)に応じた値に調節される。すなわち、ステップS210では、ステップS209における補正条件に基づく補正処理が行われる。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W is transferred to the heat treatment unit U5. The heat treatment unit U5 performs the second heat treatment (2nd PEB) on the resist film R based on the instruction from the instruction unit M1 (step S210: second post-exposure baking process). At this time, the temperature of each heating region in the heat treatment unit U5 is adjusted to a value corresponding to the correction condition (heating condition) set by the setting unit M5 in step S209. That is, in step S210, correction processing based on the correction conditions in step S209 is performed.

次に、指示部M1が基板処理システム1の各装置に指示して、ウエハWが現像ユニットU4に搬送される。現像ユニットU4は、指示部M1の指示に基づいて、ステップS209後のレジスト膜Rに現像液を供給する(ステップS211:現像工程)。これにより、ウエハWの表面Waに所定のレジストパターンが形成される。現像工程においては、用途に応じて、ポジ型現像液を利用してもよいし、ネガ型現像液を利用してもよい。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W is transferred to the developing unit U4. The developing unit U4 supplies the developing solution to the resist film R after step S209 based on the instruction from the instruction unit M1 (step S211: developing process). Thereby, a predetermined resist pattern is formed on the surface Wa of the wafer W. In the development step, a positive developer or a negative developer may be used depending on the application.

その後、ステップS211で形成されたレジストパターンをマスクとして、ウエハWのエッチング(例えば、ウエットエッチング、ドライエッチング)処理が行われてもよい。エッチング処理の後、ウエハWの表面Wa上に存在するレジストパターンが除去されてもよい。   Thereafter, etching (for example, wet etching or dry etching) of the wafer W may be performed using the resist pattern formed in step S211 as a mask. After the etching process, the resist pattern existing on the surface Wa of the wafer W may be removed.

ステップS208での判定の結果、推定線幅のばらつきが所定の閾値以下である場合(ステップS208でNO)、ステップS207で算出された推定線幅の平均値(平均線幅)が所定の閾値を超えているか否かを、処理部M3が判定する(ステップS212:第2の判定工程)。例えば、目標とする線幅をXnmとするとき、平均線幅が(X−0.3)nm〜(X+0.3)nmの範囲を超えているか否かを、処理部M3が判定してもよい。従って、目標とする線幅が20nmの場合には、平均線幅が19.7nm〜20.3nmの範囲内にあるかどうかが判断される。   As a result of the determination in step S208, if the variation in the estimated line width is equal to or smaller than the predetermined threshold (NO in step S208), the average value (average line width) of the estimated line width calculated in step S207 has the predetermined threshold. The processing unit M3 determines whether or not it exceeds (step S212: second determination step). For example, when the target line width is X nm, the processing unit M3 determines whether or not the average line width exceeds the range of (X−0.3) nm to (X + 0.3) nm. Good. Therefore, when the target line width is 20 nm, it is determined whether or not the average line width is in the range of 19.7 nm to 20.3 nm.

ステップS212での判定の結果、推定線幅の平均値が所定の閾値を超えている場合(ステップS212でYES)、設定部M5が、ウエハWの面内における線幅を全体的に小さくするための現像条件を設定する(ステップS213:現像条件設定工程)。具体的には、設定部M5は、続くステップS211のレジスト膜Rの現像処理に際して、通常よりも現像時間が長くなるように、現像条件を変更する。その後、ステップS211に進んで、レジスト膜Rの現像処理が行われる。   When the average value of the estimated line widths exceeds the predetermined threshold as a result of the determination in step S212 (YES in step S212), the setting unit M5 reduces the line width in the plane of the wafer W as a whole. Development conditions are set (step S213: development condition setting step). Specifically, the setting unit M5 changes the development conditions so that the development time is longer than usual in the subsequent development processing of the resist film R in step S211. Thereafter, the process proceeds to step S211, and development processing of the resist film R is performed.

ステップS212での判定の結果、推定線幅の平均値が所定の閾値以下である場合(ステップS212でNO)、現像条件が変更されることなくステップS211に進んで、通常の現像条件でレジスト膜Rの現像処理が行われる。   As a result of the determination in step S212, if the average value of the estimated line widths is equal to or smaller than the predetermined threshold value (NO in step S212), the process proceeds to step S211 without changing the development conditions, and the resist film under the normal development conditions R development processing is performed.

ここで、面内の膜厚分布が同様となるよう、同じ工程を経てレジスト膜Rが表面Waに形成されたウエハWを、試験サンプル1,2として2つ準備した。試験サンプル1に対しては、ステップS209,S210の各工程を行わずに、ステップS204,S205,S211の各工程を行った。こうして形成されたレジストパターンの線幅分布を、図13の(a)に示す。当該レジストパターンの線幅の3σは、1.50nmであった。   Here, two wafers W were prepared as test samples 1 and 2 on which the resist film R was formed on the surface Wa through the same process so that the in-plane film thickness distribution was the same. For the test sample 1, steps S204, S205, and S211 were performed without performing steps S209 and S210. The line width distribution of the resist pattern thus formed is shown in FIG. The line width 3σ of the resist pattern was 1.50 nm.

一方、試験サンプル2に対しては、ステップS204〜S207,S209〜S211の各工程を行った。こうして形成されたレジストパターンの線幅分布を、図13の(b)に示す。当該レジストパターンの線幅の3σは、0.66nmであった。従って、ステップS209(補正条件設定工程)及びステップS210(第2の露光後ベーク工程)を経た試験サンプル2においては、ウエハWの面内において均一な線幅のレジストパターンを形成できることが確認された。   On the other hand, for the test sample 2, steps S204 to S207 and S209 to S211 were performed. The line width distribution of the resist pattern thus formed is shown in FIG. The line width 3σ of the resist pattern was 0.66 nm. Therefore, it was confirmed that in the test sample 2 that has undergone step S209 (correction condition setting step) and step S210 (second post-exposure baking step), a resist pattern having a uniform line width can be formed in the plane of the wafer W. .

[作用]
以上のような本実施形態では、コントローラ100が、膜厚測定ユニットU6によって測定された膜厚に基づいて熱処理ユニットU5によるレジスト膜Rの補正条件を設定する(ステップS209)。具体的には、膜厚測定ユニットU6によって測定された膜厚に基づいて推定される線幅(推定線幅)がウエハW面内において不均一である場合(ステップS208でYES)に、レジスト膜Rのうち推定線幅が大きい箇所において実際に形成される線幅が小さくなるような補正条件が設定される。そして、本実施形態では、コントローラ100が、設定された補正条件に基づいてレジスト膜Rに対して補正処理を行わせるように熱処理ユニットU5を制御すると共に、熱処理ユニットU5による熱処理後(補正処理後)のレジスト膜Rを現像させるように現像ユニットU4を制御する。このように、本実施形態では、膜厚測定ユニットU6によるレジスト膜Rの膜厚測定の対象と同一のウエハWに対して、推定線幅のばらつきに対する補正処理と、現像処理とが行われる。すなわち、いわゆるフィードフォワード制御によって必要な補正が行われ、所望のレジストパターンの線幅が得られる。そのため、レジストパターンの形成に際して他のウエハWの処理中に得られる情報を利用しないので、ウエハWを迅速に処理できると共に、再処理すべきウエハWの発生を抑制できる。従って、本実施形態によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。
[Action]
In the present embodiment as described above, the controller 100 sets the correction conditions for the resist film R by the heat treatment unit U5 based on the film thickness measured by the film thickness measurement unit U6 (step S209). Specifically, when the line width estimated based on the film thickness measured by the film thickness measurement unit U6 (estimated line width) is not uniform in the wafer W plane (YES in step S208), the resist film A correction condition is set such that the line width actually formed in a portion of R where the estimated line width is large is small. In the present embodiment, the controller 100 controls the heat treatment unit U5 to perform the correction process on the resist film R based on the set correction condition, and after the heat treatment by the heat treatment unit U5 (after the correction process). The developing unit U4 is controlled so as to develop the resist film R). As described above, in this embodiment, the correction processing for the variation in the estimated line width and the development processing are performed on the same wafer W as the film thickness measurement target of the resist film R by the film thickness measurement unit U6. That is, necessary correction is performed by so-called feedforward control, and a desired resist pattern line width is obtained. Therefore, since information obtained during processing of another wafer W is not used when forming a resist pattern, the wafer W can be processed quickly and the generation of the wafer W to be reprocessed can be suppressed. Therefore, according to the present embodiment, it is possible to achieve both the formation of a uniform line width and the improvement of productivity.

本実施形態では、膜厚測定ユニットU6が、熱処理ユニットU5によって加熱された後のレジスト膜Rの膜厚を測定している(ステップS206)。熱処理ユニットU5によってパターン露光後のレジスト膜Rを加熱処理することで、レジスト膜Rのうちパターン露光された部分のポリマーの構造がより変化しやすい。そのため、加熱部によるレジスト膜Rの加熱処理後においては、露光部分におけるレジスト膜Rの膜厚がより大きく変化する。従って、推定線幅をより精度よく得ることができる。   In the present embodiment, the film thickness measurement unit U6 measures the film thickness of the resist film R after being heated by the heat treatment unit U5 (step S206). By heat-treating the resist film R after pattern exposure by the heat treatment unit U5, the structure of the polymer of the resist film R subjected to pattern exposure is more likely to change. Therefore, after the heat treatment of the resist film R by the heating unit, the film thickness of the resist film R in the exposed portion changes more greatly. Therefore, the estimated line width can be obtained with higher accuracy.

本実施形態では、膜厚測定ユニットU3がパターン露光前のレジスト膜Rの膜厚を測定し、膜厚測定ユニットU6が熱処理ユニットU5によって加熱された後のレジスト膜Rの膜厚を測定している。そして、コントローラ100が、これらの膜厚の差(膜厚差)に基づいて、熱処理ユニットU5によるレジスト膜Rの補正条件を設定している。そのため、ウエハW上に配置されたレジスト膜Rの膜厚に当初からばらつきが存在していても、膜厚差を求めることにより、当該ばらつきの影響が大幅に減ぜられる。従って、パターン露光によるレジスト膜Rの膜厚の変化がより正確に把握できるので、推定線幅をよりいっそう精度よく得ることができる。   In this embodiment, the film thickness measurement unit U3 measures the film thickness of the resist film R before pattern exposure, and the film thickness measurement unit U6 measures the film thickness of the resist film R after being heated by the heat treatment unit U5. Yes. And the controller 100 has set the correction conditions of the resist film R by the heat processing unit U5 based on these film thickness differences (film thickness differences). Therefore, even if there is a variation in the film thickness of the resist film R disposed on the wafer W from the beginning, the influence of the variation is greatly reduced by obtaining the film thickness difference. Therefore, since the change in the film thickness of the resist film R due to pattern exposure can be grasped more accurately, the estimated line width can be obtained more accurately.

本実施形態では、コントローラ100が、膜厚測定ユニットU6によって測定された膜厚に基づいて現像ユニットU4によるレジスト膜Rの現像条件を設定する(ステップS213)。具体的には、膜厚測定ユニットU6によって測定された膜厚に基づいて推定される線幅(推定線幅)の平均値が所定の閾値を超えている場合(ステップS212でYES)、現像時間を長時間とする現像条件が設定される。そして、本実施形態では、コントローラ100が、設定された現像条件に基づいてレジスト膜Rを現像させるように現像ユニットU4を制御する。このように、本実施形態では、膜厚測定ユニットU6によるレジスト膜Rの膜厚測定の対象と同一のウエハWに対して、推定線幅の大きさに対する現像条件の変更と、現像処理とが行われる。すなわち、いわゆるフィードフォワード制御によって必要な補正が行われ、所望のレジストパターンの線幅が得られる。そのため、レジストパターンの形成に際して他のウエハWの処理中に得られる情報を利用しないので、ウエハWを迅速に処理できると共に、再処理すべきウエハWの発生を抑制できる。従って、本実施形態によれば、均一な線幅の形成と生産性の向上とを両立することが可能となる。   In the present embodiment, the controller 100 sets conditions for developing the resist film R by the developing unit U4 based on the film thickness measured by the film thickness measuring unit U6 (step S213). Specifically, when the average value of the line width (estimated line width) estimated based on the film thickness measured by the film thickness measurement unit U6 exceeds a predetermined threshold (YES in step S212), the development time Is set to a development condition for a long time. In this embodiment, the controller 100 controls the developing unit U4 to develop the resist film R based on the set development conditions. As described above, in the present embodiment, for the same wafer W as the film thickness measurement target of the resist film R by the film thickness measurement unit U6, the development condition change with respect to the estimated line width and the development processing are performed. Done. That is, necessary correction is performed by so-called feedforward control, and a desired resist pattern line width is obtained. Therefore, since information obtained during processing of another wafer W is not used when forming a resist pattern, the wafer W can be processed quickly and the generation of the wafer W to be reprocessed can be suppressed. Therefore, according to the present embodiment, it is possible to achieve both the formation of a uniform line width and the improvement of productivity.

[他の実施形態]
以上、本開示に係る実施形態について詳細に説明したが、本発明の要旨の範囲内で種々の変形を上記の実施形態に加えてもよい。例えば、図14に示されるように、ステップS209(補正条件設定工程)の後で且つステップS210(第2の露光後ベーク工程)の前に、レジスト膜Rの露光処理を行ってもよい(ステップS214:露光工程)。この場合、ステップS209において、設定部M5は、続くステップS214での露光処理に際して、レジスト膜Rのうち推定線幅が大きい領域の露光量を他の領域の露光量よりも高くするように、補正条件(露光条件)を設定する。
[Other Embodiments]
As mentioned above, although embodiment concerning this indication was described in detail, you may add various deformation | transformation to said embodiment within the range of the summary of this invention. For example, as shown in FIG. 14, the resist film R may be exposed after step S209 (correction condition setting step) and before step S210 (second post-exposure baking step) (step S214: Exposure step). In this case, in step S209, the setting unit M5 corrects so that the exposure amount in the region of the resist film R where the estimated line width is large is higher than the exposure amount in other regions in the subsequent exposure processing in step S214. Set the conditions (exposure conditions).

次に、ステップS214において、指示部M1が基板処理システム1の各装置に指示して、ウエハWが光照射ユニットU7に搬送される。光照射ユニットU7は、指示部M1の指示に基づいて、レジスト膜Rに対して露光領域ごとに露光処理を行う。このとき、光照射ユニットU7による各露光領域の露光量は、ステップS209で設定部M5によって設定された補正条件(露光条件)に応じた大きさに調節される。すなわち、ステップS214では、ステップS209における補正条件に基づく補正処理が行われる。   Next, in step S214, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W is transferred to the light irradiation unit U7. The light irradiation unit U7 performs an exposure process on the resist film R for each exposure region based on an instruction from the instruction unit M1. At this time, the exposure amount of each exposure region by the light irradiation unit U7 is adjusted to a size according to the correction condition (exposure condition) set by the setting unit M5 in step S209. That is, in step S214, correction processing based on the correction conditions in step S209 is performed.

次に、指示部M1が基板処理システム1の各装置に指示して、ウエハWが熱処理ユニットU5に搬送される。熱処理ユニットU5は、指示部M1の指示に基づいて、レジスト膜Rに対して再度の加熱処理(2nd PEB)を行う。このとき、熱処理ユニットU5における各加熱領域の温度は、いずれも略同一となるように設定されてもよいし、ステップS209で設定部M5が加熱条件を設定していた場合には当該加熱条件に応じた値に調節されてもよい。   Next, the instruction unit M1 instructs each apparatus of the substrate processing system 1, and the wafer W is transferred to the heat treatment unit U5. The heat treatment unit U5 performs the second heat treatment (2nd PEB) on the resist film R based on an instruction from the instruction unit M1. At this time, the temperature of each heating region in the heat treatment unit U5 may be set to be substantially the same, or when the setting unit M5 has set the heating condition in step S209, the heating condition is set to the heating condition. The value may be adjusted accordingly.

上記実施形態では、膜厚測定ユニットU3,U6によってそれぞれ測定されたレジスト膜Rの膜厚の差(膜厚差)に基づいて、コントローラ100が、熱処理ユニットU5によるレジスト膜Rの補正条件を設定していたが、当該補正条件は、少なくともパターン露光工程(ステップS204)後のレジスト膜Rの膜厚に基づいて設定されていてもよい。   In the above embodiment, the controller 100 sets the correction condition for the resist film R by the heat treatment unit U5 based on the difference in film thickness (film thickness difference) of the resist film R measured by the film thickness measurement units U3 and U6. However, the correction condition may be set based on at least the film thickness of the resist film R after the pattern exposure step (step S204).

上記の説明においては、レジスト膜Rに対して補正処理をするために、DEVモジュール17に設けられた熱処理ユニットU5又は光照射ユニットU7を用いたが、基板処理システム1が備える任意の装置において補正処理を行ってもよい。   In the above description, the heat treatment unit U5 or the light irradiation unit U7 provided in the DEV module 17 is used to perform the correction process on the resist film R. However, the correction is performed in any apparatus provided in the substrate processing system 1. Processing may be performed.

上記の説明においては、補正条件に応じて熱処理ユニットU5における加熱温度や光照射ユニットU7における露光量を調節したが、補正条件に応じて他のパラメータを調節してもよい。   In the above description, the heating temperature in the heat treatment unit U5 and the exposure amount in the light irradiation unit U7 are adjusted according to the correction conditions, but other parameters may be adjusted according to the correction conditions.

本明細書における「データテーブル」は、データ同士が一対一で対応付けられたデータの組の集合であってもよいし、データが所定の直線又は曲線によって近似された近似関数(例えば、近似直線、近似曲線)であってもよい。   The “data table” in this specification may be a set of data sets in which data are associated one-to-one, or an approximate function (for example, approximate straight line) in which data is approximated by a predetermined straight line or curve. , Approximate curve).

上層膜として、レジスト膜R上に反射防止膜が形成されていてもよい。この場合、ウエハW上に、反射防止膜として機能する下層膜が形成されていてもよいし、形成されていなくてもよい。この場合、上層膜の形成前に、最表面に位置するレジスト膜Rの膜厚のみ測定してもよいし、全体の膜厚を測定してもよい。あるいは、上層膜の形成後に、全体の膜厚を測定してもよい。   As an upper layer film, an antireflection film may be formed on the resist film R. In this case, a lower layer film that functions as an antireflection film may or may not be formed on the wafer W. In this case, before forming the upper layer film, only the film thickness of the resist film R located on the outermost surface may be measured, or the entire film thickness may be measured. Alternatively, the entire film thickness may be measured after the formation of the upper layer film.

1…基板処理システム(基板処理装置)、2…塗布現像装置(基板処理装置)、16…COTモジュール、17…DEVモジュール、100…コントローラ(制御部)、R…レジスト膜、U3,U6…膜厚測定ユニット(測定部)、U4…現像ユニット(現像部)、U5…熱処理ユニット(加熱部、補正部)、U7…光照射ユニット(補正部)、W…ウエハ(基板)。   DESCRIPTION OF SYMBOLS 1 ... Substrate processing system (substrate processing apparatus), 2 ... Coating and developing apparatus (substrate processing apparatus), 16 ... COT module, 17 ... DEV module, 100 ... Controller (control part), R ... Resist film, U3, U6 ... Film Thickness measurement unit (measurement unit), U4 ... development unit (development unit), U5 ... heat treatment unit (heating unit, correction unit), U7 ... light irradiation unit (correction unit), W ... wafer (substrate).

Claims (15)

基板の表面上に配置され且つパターン露光後のレジスト膜の膜厚を測定するように構成された測定部と、
前記レジスト膜に対して補正加熱処理を行うように構成された補正加熱部と、
前記レジスト膜を現像するように構成された現像部と、
制御部とを備え、
前記制御部は、
前記測定部によって測定された膜厚に基づいて前記補正加熱部による前記レジスト膜の補正加熱条件を設定する第1の処理と、
前記第1の処理において設定された補正加熱条件に基づいて前記レジスト膜に対して補正加熱処理を行わせるように前記補正加熱部を制御する第2の処理と、
前記第2の処理が行われた後の前記レジスト膜を現像させるように前記現像部を制御する第3の処理とを実行する、基板処理装置。
A measurement unit arranged on the surface of the substrate and configured to measure the film thickness of the resist film after pattern exposure;
A correction heating unit configured to perform a correction heating process on the resist film;
A developing unit configured to develop the resist film;
A control unit,
The controller is
A first process for setting correction heating conditions for the resist film by the correction heating unit based on the film thickness measured by the measurement unit;
A second process for controlling the correction heating unit to cause the resist film to perform a correction heating process based on the correction heating condition set in the first process;
A substrate processing apparatus that executes a third process for controlling the developing unit so as to develop the resist film after the second process is performed.
パターン露光後の前記レジスト膜を加熱処理するように構成された加熱部をさらに備え、
前記測定部は、前記加熱部によって加熱された後の前記レジスト膜の膜厚を測定するように構成されている、請求項1に記載の基板処理装置。
Further comprising a heating unit configured to heat-treat the resist film after pattern exposure,
The substrate processing apparatus according to claim 1, wherein the measurement unit is configured to measure a film thickness of the resist film after being heated by the heating unit.
前記測定部は、前記加熱部によって加熱された後の前記レジスト膜の第1の膜厚と、パターン露光前の前記レジスト膜の第2の膜厚とをそれぞれ測定するように構成され、
前記制御部は、前記第1の処理において、前記第1の膜厚と前記第2の膜厚との差に基づいて前記補正加熱部による前記レジスト膜の補正加熱条件を設定する、請求項2に記載の基板処理装置。
The measurement unit is configured to measure a first film thickness of the resist film after being heated by the heating unit and a second film thickness of the resist film before pattern exposure,
The control unit sets a correction heating condition of the resist film by the correction heating unit based on a difference between the first film thickness and the second film thickness in the first process. 2. The substrate processing apparatus according to 1.
前記制御部は、前記第1の処理において、
前記レジスト膜が現像されて得られるレジストパターンの線幅を、前記測定部によって測定された膜厚に基づいて推定して、推定線幅を得ることと、
前記推定線幅に基づいて、前記レジスト膜に対する加熱温度設定することとを実行する、請求項1〜3のいずれか一項に記載の基板処理装置。
The control unit, in the first process,
Estimating the line width of the resist pattern obtained by developing the resist film based on the film thickness measured by the measurement unit, and obtaining the estimated line width ;
Wherein based on the estimated line width, the run and setting the heating temperature for the resist film, the substrate processing apparatus according to any one of claims 1 to 3.
前記レジスト膜に対する加熱温度を設定することは、前記レジスト膜のうち第1の領域に対する加熱温度を、前記レジスト膜のうち前記第1の領域とは異なる第2の領域に対する加熱温度よりも高くすることを含み、  Setting the heating temperature for the resist film sets the heating temperature for the first region of the resist film to be higher than the heating temperature for the second region of the resist film different from the first region. Including
前記第1の領域における前記推定線幅は前記第2の領域における前記推定線幅よりも大きい、請求項4に記載の基板処理装置。  The substrate processing apparatus according to claim 4, wherein the estimated line width in the first region is larger than the estimated line width in the second region.
前記測定部は、前記基板の表面上に配置され且つ前記レジスト膜を含む多層膜のうち、前記レジスト膜の膜厚のみを測定するように構成されている、請求項1〜のいずれか一項に記載の基板処理装置。 The measurement unit of the multi-layer film including and the resist film is disposed on the surface of the substrate, the resist film is configured to only measure the thickness of any one of claims 1 to 5 The substrate processing apparatus according to item. 前記測定部は、前記基板の表面上に配置され且つ前記レジスト膜を含む多層膜全体の膜厚を測定するように構成されている、請求項1〜のいずれか一項に記載の基板処理装置。 The measuring unit is configured and arranged to measure the total thickness of the multilayer film including and the resist film is disposed on the surface of the substrate, the substrate processing according to any one of claims 1 to 5 apparatus. 基板の表面上に配置され且つパターン露光後のレジスト膜の膜厚を測定して第1の膜厚を取得する工程と、
測定された前記レジスト膜の膜厚に基づいて補正加熱条件を設定する工程と、
設定された補正加熱条件に基づいて前記レジスト膜に対して補正加熱処理を行う工程と、
補正加熱処理が行われた後の前記レジスト膜を現像する工程とを含む、基板処理方法。
A step of obtaining a first film thickness by measuring the film thickness of a resist film disposed on the surface of the substrate and after pattern exposure;
Setting correction heating conditions based on the measured film thickness of the resist film;
Performing a correction heating process on the resist film based on a set correction heating condition;
And a step of developing the resist film after the correction heat treatment is performed.
パターン露光後の前記レジスト膜を加熱処理する工程をさらに含み、
前記第1の膜厚を取得する前記工程では、前記レジスト膜を加熱処理する前記工程の後に前記レジスト膜の膜厚を測定する、請求項に記載の基板処理方法。
Further comprising a step of heat-treating the resist film after pattern exposure,
The substrate processing method according to claim 8 , wherein in the step of obtaining the first film thickness, the film thickness of the resist film is measured after the step of heat-treating the resist film.
パターン露光前の前記レジスト膜の膜厚を測定して第2の膜厚を取得する工程をさらに含み、
補正条件を設定する前記工程では、前記第1の膜厚と前記第2の膜厚との差に基づいて前記レジスト膜の補正加熱条件を設定する、請求項に記載の基板処理方法。
Further comprising measuring the thickness of the resist film before pattern exposure to obtain a second thickness;
The substrate processing method according to claim 9 , wherein in the step of setting correction conditions, correction heating conditions for the resist film are set based on a difference between the first film thickness and the second film thickness.
補正条件を設定する前記工程は
前記レジスト膜が現像されて得られるレジストパターンの線幅を、測定された前記第1の膜厚に基づいて推定して、推定線幅を得ることと、
前記推定線幅に基づいて、前記レジスト膜に対する加熱温度設定することとを含む、請求項8〜10のいずれか一項に記載の基板処理方法。
As the factory to set the correction conditions,
Estimating the line width of the resist pattern obtained by developing the resist film based on the measured first film thickness, and obtaining the estimated line width ;
The substrate processing method according to claim 8, further comprising: setting a heating temperature for the resist film based on the estimated line width.
前記レジスト膜に対する加熱温度を設定することは、前記レジスト膜のうち第1の領域に対する加熱温度を、前記レジスト膜のうち前記第1の領域とは異なる第2の領域に対する加熱温度よりも高くすることを含み、  Setting the heating temperature for the resist film sets the heating temperature for the first region of the resist film to be higher than the heating temperature for the second region of the resist film different from the first region. Including
前記第1の領域における前記推定線幅は前記第2の領域における前記推定線幅よりも大きい、請求項11に記載の方法。  The method of claim 11, wherein the estimated line width in the first region is greater than the estimated line width in the second region.
前記レジスト膜の膜厚を測定する前記工程では、前記基板の表面上に配置され且つ前記レジスト膜を含む多層膜のうち、前記レジスト膜の膜厚のみを測定する、請求項8〜12のいずれか一項に記載の基板処理方法。 13. The method according to claim 8 , wherein, in the step of measuring the film thickness of the resist film, only the film thickness of the resist film is measured out of a multilayer film disposed on the surface of the substrate and including the resist film. The substrate processing method according to claim 1. 前記レジスト膜の膜厚を測定する前記工程では、前記基板の表面上に配置され且つ前記レジスト膜を含む多層膜全体の膜厚を測定する、請求項8〜12のいずれか一項に記載の基板処理方法。 The said process of measuring the film thickness of the said resist film WHEREIN: The film thickness of the whole multilayer film which is arrange | positioned on the surface of the said board | substrate and contains the said resist film is measured. Substrate processing method. 請求項8〜14のいずれか一項に記載の基板処理方法を基板処理装置に実行させるためのプログラムを記録した、コンピュータ読み取り可能な記録媒体。 A computer-readable recording medium having recorded thereon a program for causing a substrate processing apparatus to execute the substrate processing method according to claim 8 .
JP2015144948A 2015-07-22 2015-07-22 Substrate processing apparatus, substrate processing method, and computer-readable recording medium Active JP6405290B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015144948A JP6405290B2 (en) 2015-07-22 2015-07-22 Substrate processing apparatus, substrate processing method, and computer-readable recording medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015144948A JP6405290B2 (en) 2015-07-22 2015-07-22 Substrate processing apparatus, substrate processing method, and computer-readable recording medium

Publications (2)

Publication Number Publication Date
JP2017028086A JP2017028086A (en) 2017-02-02
JP6405290B2 true JP6405290B2 (en) 2018-10-17

Family

ID=57946581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015144948A Active JP6405290B2 (en) 2015-07-22 2015-07-22 Substrate processing apparatus, substrate processing method, and computer-readable recording medium

Country Status (1)

Country Link
JP (1) JP6405290B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6918568B2 (en) * 2017-05-15 2021-08-11 東京エレクトロン株式会社 Board processing system, board processing method, program, and information storage medium
TWI786116B (en) 2017-06-05 2022-12-11 日商東京威力科創股份有限公司 Processing condition setting method of substrate processing system, substrate processing system and storage medium
JP7105135B2 (en) 2018-08-17 2022-07-22 東京エレクトロン株式会社 PROCESSING CONDITIONS CORRECTION METHOD AND SUBSTRATE PROCESSING SYSTEM
JP7207970B2 (en) * 2018-11-26 2023-01-18 株式会社ディスコ Wafer processing method
TW202113331A (en) * 2019-06-10 2021-04-01 日商東京威力科創股份有限公司 Substrate processing device, substrate inspection method, and storage medium
WO2021015010A1 (en) * 2019-07-19 2021-01-28 東京エレクトロン株式会社 Substrate treatment apparatus and treatment condition adjustment method
JP7265466B2 (en) * 2019-12-17 2023-04-26 株式会社荏原製作所 Resist removal system and resist removal method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3695677B2 (en) * 1997-05-15 2005-09-14 大日本スクリーン製造株式会社 Substrate processing method and apparatus
JP2002260994A (en) * 2001-03-05 2002-09-13 Tokyo Electron Ltd Substrate treating device
JP4261107B2 (en) * 2002-01-24 2009-04-30 東京エレクトロン株式会社 Substrate processing equipment
JP5470236B2 (en) * 2010-12-22 2014-04-16 東京エレクトロン株式会社 Local exposure method and local exposure apparatus
JP5638477B2 (en) * 2011-07-19 2014-12-10 東京エレクトロン株式会社 Development processing method, development processing apparatus, program, and computer storage medium
JP2014229802A (en) * 2013-05-23 2014-12-08 キヤノン株式会社 Lithography apparatus, lithography method, lithography system, and method of manufacturing article

Also Published As

Publication number Publication date
JP2017028086A (en) 2017-02-02

Similar Documents

Publication Publication Date Title
JP6405290B2 (en) Substrate processing apparatus, substrate processing method, and computer-readable recording medium
JP6307022B2 (en) Substrate processing apparatus, substrate processing method, and recording medium
US7809460B2 (en) Coating and developing apparatus, coating and developing method and storage medium in which a computer-readable program is stored
JP5296022B2 (en) Heat treatment method, recording medium recording program for executing heat treatment method, and heat treatment apparatus
JP5875759B2 (en) Heat treatment method and heat treatment apparatus
US7563043B2 (en) Coating/developing apparatus and substrate transfer method
KR101614969B1 (en) Heat treatment method, recording medium having recorded program for executing heat treatment method, and heat treatment apparatus
US7938587B2 (en) Substrate processing method, computer storage medium and substrate processing system
JP2004342654A (en) Substrate processing apparatus
KR101072282B1 (en) Substrate-processing apparatus, substrate-processing method, substrate-processing program, and computer-readable recording medium recorded with such program
JP4279102B2 (en) Substrate processing apparatus and substrate processing method
TWI806953B (en) Controller device, method for cooling hot plate, and computer-readable recording medium
JP6391558B2 (en) Heat treatment apparatus, method for heat treatment of substrate, and computer-readable recording medium
US10025190B2 (en) Substrate treatment system
TWI305934B (en)
JP6442582B2 (en) Substrate processing apparatus, substrate processing method, and recording medium
JP4920317B2 (en) Substrate processing method, program, computer-readable recording medium, and substrate processing system
JP7374300B2 (en) Substrate processing method, substrate processing apparatus and storage medium
TWI804574B (en) Substrate processing equipment
US8420303B2 (en) Substrate processing method, computer-readable storage medium and substrate processing system
JP2015015291A (en) Apparatus for processing substrate, system for processing substrate, method for processing substrate and recording medium for processing substrate
TW202312239A (en) Processing apparatus, transporting method and article manufacturing method advantageous in improving throughput while suppressing costs
JP2018195849A (en) Thermal treatment equipment, method for thermal-processing substrate, and computer readable recording medium

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170530

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180821

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180914

R150 Certificate of patent or registration of utility model

Ref document number: 6405290

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250