JP6401533B2

JP6401533B2 - Clock phase adjustment circuit

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Publication number: JP6401533B2
Application number: JP2014153096A
Authority: JP
Inventors: 知典鴨下
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2014-07-28
Filing date: 2014-07-28
Publication date: 2018-10-10
Anticipated expiration: 2034-07-28
Also published as: JP2016032169A

Description

本発明は、複数の半導体チップを搭載するマルチチップ構成の半導体装置において、各々の半導体チップで使用されるクロックが、あらかじめ設定された一定の位相関係となるように調整するクロック位相調整回路に関するものである。 The present invention relates to a clock phase adjustment circuit for adjusting a clock used in each semiconductor chip to have a predetermined phase relationship in a multi-chip semiconductor device having a plurality of semiconductor chips mounted thereon. It is.

図８は、従来のクロック位相調整回路の構成を表す一例のブロック図である。同図に示すクロック位相調整回路９０は、マスタチップ９２およびスレーブチップ９４を搭載するマルチチップ構成の半導体装置で用いられ、各々、ＰＬＬ回路１８，２８と分周回路２０，３０を用いて生成された、マスタチップ９２のマスタクロックＣＬＫＭと、スレーブチップ９４のスレーブクロックＣＬＫＳとが、あらかじめ設定された一定の位相関係となるように調整するものである。 FIG. 8 is a block diagram showing an example of the configuration of a conventional clock phase adjustment circuit. A clock phase adjustment circuit 90 shown in the figure is used in a semiconductor device having a multi-chip configuration on which a master chip 92 and a slave chip 94 are mounted, and is generated using PLL circuits 18 and 28 and frequency dividing circuits 20 and 30, respectively. Further, the master clock CLKM of the master chip 92 and the slave clock CLKS of the slave chip 94 are adjusted so as to have a predetermined phase relationship set in advance.

マスタチップ９２では、外部から入力された、例えば、７０〜１００ＭＨｚ相当の外部クロックが、分周回路１６により分周されて低速クロックｓｙｎｃ＿ｃｌｋが生成される。低速クロックｓｙｎｃ＿ｃｌｋは、マスタチップ９２およびスレーブチップ９４の各々対応する外部接続端子（入出力（ＩＯ）端子）５８を介して、マスタチップ９２からスレーブチップ９４へ供給される。 In the master chip 92, for example, an external clock corresponding to 70 to 100 MHz input from the outside is divided by the frequency dividing circuit 16 to generate a low-speed clock sync_clk. The low-speed clock sync_clk is supplied from the master chip 92 to the slave chip 94 via the corresponding external connection terminals (input / output (IO) terminals) 58 of the master chip 92 and the slave chip 94.

デジタルＩＯ端子は、その特性から高速なクロックを十分スウィングさせることができないため、マスタチップ９２の内部回路２２へ供給される、例えば、７０〜１００ＭＨｚ相当のマスタクロックＣＬＫＭそのものをマスタチップ９２からスレーブチップ９４へ受け渡すことができない。そこで、低速クロックｓｙｎｃ＿ｃｌｋは、分周回路１６により、デジタルＩＯ端子で十分スウィングさせることができる周波数まで落として、マスタチップ９２からスレーブチップ９４へ供給される。 Since the digital IO terminal cannot sufficiently swing a high-speed clock due to its characteristics, the master clock CLKM itself corresponding to, for example, 70 to 100 MHz supplied to the internal circuit 22 of the master chip 92 is transferred from the master chip 92 to the slave chip. Cannot be delivered to 94. Therefore, the low-speed clock sync_clk is supplied to the slave chip 94 from the master chip 92 by the frequency dividing circuit 16 to a frequency that can be sufficiently swung by the digital IO terminal.

続いて、ＰＬＬ（Phase Locked Loop：位相同期ループ）回路１８により、低速クロックｓｙｎｃ＿ｃｌｋが逓倍されて逓倍クロックが生成され、分周回路２０により、逓倍クロックが分周されて７０〜１００ＭＨｚ相当のマスタクロックＣＬＫＭが生成される。
マスタチップ９２の内部回路２２、例えば、mini-LVDS（Low voltage differential signaling：低電圧差動シグナリング）の規格で規定された機能を実現するマクロセルは、マスタクロックＣＬＫＭに同期して動作する。 Subsequently, a PLL (Phase Locked Loop) circuit 18 multiplies the low-speed clock sync_clk to generate a multiplied clock, and the divider circuit 20 divides the multiplied clock to obtain a master clock corresponding to 70 to 100 MHz. CLKM is generated.
An internal circuit 22 of the master chip 92, for example, a macro cell that realizes a function defined by a mini-LVDS (Low voltage differential signaling) standard operates in synchronization with the master clock CLKM.

一方、スレーブチップ９４では、ＰＬＬ回路２８により、マスタチップ９２から供給された低速クロックｓｙｎｃ＿ｃｌｋが逓倍されて逓倍クロックが生成され、分周回路３０により、ＰＬＬ回路２８から供給された逓倍クロックが分周されてスレーブクロックＣＬＫＳが生成される。
スレーブチップ９４の内部回路３２、同様に、mini-LVDSの規格で規定された機能を実現するマクロセルは、スレーブクロックＣＬＫＳに同期して動作する。 On the other hand, in the slave chip 94, the PLL circuit 28 multiplies the low-speed clock sync_clk supplied from the master chip 92 to generate a multiplied clock, and the divider circuit 30 divides the multiplied clock supplied from the PLL circuit 28. Thus, the slave clock CLKS is generated.
Similarly to the internal circuit 32 of the slave chip 94, the macro cell that realizes the function defined by the mini-LVDS standard operates in synchronization with the slave clock CLKS.

従来のクロック位相調整回路９０は、低速クロックｓｙｎｃ＿ｃｌｋが、マスタチップ９２からスレーブチップ９４へ供給されるだけで、マスタチップ９２およびスレーブチップ９４のＰＬＬ回路１８，２８に入力される低速クロックｓｙｎｃ＿ｃｌｋの位相は、特に同期がとれるような構成にはなっていない。つまり、マスタチップ９２の逓倍クロックとスレーブチップ９４の逓倍クロックとの間や、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間で位相の同期をとる構成になっていない。 In the conventional clock phase adjustment circuit 90, only the low-speed clock sync_clk is supplied from the master chip 92 to the slave chip 94, and the phase of the low-speed clock sync_clk input to the PLL circuits 18 and 28 of the master chip 92 and the slave chip 94. Is not particularly configured to be synchronized. That is, it is not configured to synchronize the phase between the multiplied clock of the master chip 92 and the multiplied clock of the slave chip 94, or between the master clock CLKM and the slave clock CLKS.

そのため、低速クロックｓｙｎｃ＿ｃｌｋ以降の逓倍クロックや、マスタクロックＣＬＫＭおよびスレーブクロックＣＬＫＳにおいて、チップ間のクロックの位相が同期化できていないことが原因で、半導体装置のサンプル毎にチップ間のクロックの位相がばらつく場合があった。
また、電源のオン／オフやリセットにより、チップ間のクロックの位相関係にばらつきが生じ、チップ間でクロックエッジが重なり合う場合、ＥＭＩ（電磁妨害）の観点からも悪影響をもたらす構成となっている。 Therefore, the phase of the clock between the chips is different for each sample of the semiconductor device because the clock phases between the chips are not synchronized in the multiplied clock after the low-speed clock sync_clk, the master clock CLKM, and the slave clock CLKS. There was a case where it varied.
In addition, when the power supply is turned on / off or reset, the clock phase relationship between the chips varies, and when clock edges overlap between the chips, the configuration has an adverse effect from the viewpoint of EMI (electromagnetic interference).

ここで、本発明に関連性のある先行技術文献としては、ＰＬＬ回路に関する特許文献１，５や、同期の取れていない複数の同期クロック間の位相調整に関する特許文献２、クロックツリーシンセシス（ＣＴＳ）によるクロックツリーを有する半導体集積回路に関する特許文献３、クロック信号に同期して動作する同期型半導体記憶装置に関する特許文献４などがある。 Here, as prior art documents relevant to the present invention, Patent Documents 1 and 5 relating to a PLL circuit, Patent Document 2 relating to phase adjustment between a plurality of synchronized clocks, and Clock Tree Synthesis (CTS). There are Patent Document 3 relating to a semiconductor integrated circuit having a clock tree and Patent Document 4 relating to a synchronous semiconductor memory device operating in synchronization with a clock signal.

特開２０１２−４９６５９号公報JP 2012-49659 A 特開２００８−９２３５９号公報JP 2008-92359 A 特開２００４−２３３７６号公報JP 2004-23376 A 特開平１０−２１６８４号公報Japanese Patent Laid-Open No. 10-21684 特開平９−１９１２４６号公報Japanese Patent Laid-Open No. 9-191246

本発明の目的は、前記従来技術の問題点を解消し、マルチチップ構成の半導体装置において、チップ間のクロックを、一定の位相関係にすることができるクロック位相調整回路を提供することにある。 An object of the present invention is to provide a clock phase adjusting circuit that can solve the problems of the prior art and can make a clock between chips have a constant phase relationship in a multi-chip semiconductor device.

上記目的を達成するために、本発明は、マスタチップと、１つ以上のスレーブチップとを搭載するマルチチップ構成の半導体装置で用いられるクロック位相調整回路であって、
前記マスタチップは、
低速クロックを逓倍して第１逓倍クロックを生成する第１ＰＬＬ回路と、
前記第１逓倍クロックを分周してマスタクロックを生成する第１分周回路と、
リセットが解除された後、前記マスタクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ１回だけ変化するマスタフラグを生成するマスタフラグ生成回路とを備え、
１つ以上の前記スレーブチップの各々は、
前記マスタチップから供給された低速クロックを逓倍して第２逓倍クロックを生成する第２ＰＬＬ回路と、
前記第２逓倍クロックを分周してスレーブクロックを生成する第２分周回路と、
前記マスタチップから供給されたマスタフラグ、および、前記リセットが解除された後、前記スレーブクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ１回だけ変化するスレーブフラグに基づいて、前記マスタクロックと前記スレーブクロックとの間のスキューを検出してスキュー設定値を出力するスキュー検出回路と、
前記スキュー設定値に応じて、前記マスタクロックと前記スレーブクロックとが、あらかじめ設定された位相関係となるように、前記スレーブクロックの位相を調整する位相調整回路とを備えることを特徴とするクロック位相調整回路を提供するものである。 To achieve the above object, the present invention provides a clock phase adjustment circuit used in a semiconductor device having a multi-chip configuration in which a master chip and one or more slave chips are mounted.
The master chip is
A first PLL circuit for generating a first multiplied clock by multiplying a low-speed clock;
A first frequency divider that divides the first multiplied clock to generate a master clock;
A master flag generation circuit that generates a master flag that changes only once from an inactive state to an active state at a timing that represents the phase of the master clock after the reset is released;
Each of the one or more slave chips is
A second PLL circuit for generating a second multiplied clock by multiplying the low-speed clock supplied from the master chip;
A second frequency dividing circuit for generating a slave clock by dividing the second multiplied clock;
Based on the master flag supplied from the master chip and the slave flag that changes only once from the inactive state to the active state at a timing indicating the phase of the slave clock after the reset is released, A skew detection circuit that detects a skew between a clock and the slave clock and outputs a skew setting value;
A clock phase, comprising: a phase adjustment circuit that adjusts the phase of the slave clock so that the master clock and the slave clock have a preset phase relationship according to the skew setting value. An adjustment circuit is provided.

ここで、前記マスタフラグ生成回路は、
前記リセットが解除された後、前記第１ＰＬＬ回路のロックタイムに相当する期間、前記マスタクロックをマスクする第１マスク回路と、
前記リセットにより非アクティブ状態の前記マスタフラグを出力し、前記リセットが解除され、前記第１マスク回路によりマスクされた後に出力された１サイクル目の前記マスタクロックに同期してアクティブ状態の前記マスタフラグを出力し、その後、アクティブ状態の前記マスタフラグを出力し続けるマスタフラグ出力回路とを備えることが好ましい。 Here, the master flag generation circuit
A first mask circuit that masks the master clock for a period corresponding to a lock time of the first PLL circuit after the reset is released;
The master flag in the inactive state is output by the reset, the master flag in the active state is synchronized with the master clock in the first cycle output after the reset is canceled and masked by the first mask circuit And a master flag output circuit that continues to output the active master flag thereafter.

また、前記スキュー検出回路は、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除された後に、前記マスタフラグがアクティブ状態となった次のサイクルの前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ生成回路と、
前記マスタフラグを各々異なる時間遅延し、２以上の遅延マスタフラグを出力する第１遅延回路と、
２以上の前記遅延マスタフラグの各々を、前記スレーブフラグがアクティブ状態へ遷移するタイミングに同期して保持し、２以上の保持マスタフラグを出力する第１保持回路と、
２以上の前記保持マスタフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第１スキュー算出回路とを備えることが好ましい。 The skew detection circuit includes:
The slave flag in the inactive state is output by the reset, and the slave flag in the active state is output in synchronization with the slave clock of the next cycle in which the master flag becomes active after the reset is released. Then, a slave flag generation circuit that continues to output the slave flag in an active state,
A first delay circuit for delaying the master flags by different times and outputting two or more delayed master flags;
A first holding circuit that holds each of the two or more delayed master flags in synchronization with a timing at which the slave flag transitions to an active state, and outputs two or more held master flags;
It is preferable to include a first skew calculation circuit that calculates a skew between the master clock and the slave clock and outputs the skew setting value in accordance with the state of two or more holding master flags.

また、前記スキュー検出回路は、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除され、前記第２ＰＬＬ回路のロックタイムに相当する期間、マスクされた後に出力された１サイクル目の前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ生成回路と、
前記マスタフラグを各々異なる時間遅延し、２以上の遅延マスタフラグを出力する第１遅延回路と、
２以上の前記遅延マスタフラグの各々を、前記スレーブフラグがアクティブ状態へ遷移するタイミングに同期して保持し、２以上の保持マスタフラグを出力する第１保持回路と、
２以上の前記保持マスタフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第１スキュー算出回路と、
前記スレーブフラグを各々異なる時間遅延し、２以上の遅延スレーブフラグを出力する第２遅延回路と、
２以上の前記遅延スレーブフラグの各々を、前記マスタフラグがアクティブ状態へ遷移するタイミングに同期して保持し、２以上の保持スレーブフラグを出力する第２保持回路と、
２以上の前記保持スレーブフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第２スキュー算出回路と、
前記マスタフラグおよび前記スレーブフラグに基づいて、前記マスタクロックと前記スレーブクロックとの間の位相関係を判定し、位相判定信号を出力する位相判定回路と、
前記位相判定信号に基づいて、前記スレーブクロックが前記マスタクロックよりも遅いと判定された場合に、前記第１スキュー算出回路から出力されたスキュー設定値を出力し、前記マスタクロックが前記スレーブクロックよりも遅いと判定された場合に、前記第２スキュー算出回路から出力されたスキュー設定値を出力するように切り替える切替回路とを備えることが好ましい。 The skew detection circuit includes:
The slave flag in an inactive state is output by the reset, the reset is canceled, and in synchronization with the slave clock of the first cycle output after being masked for a period corresponding to the lock time of the second PLL circuit. A slave flag generation circuit that outputs the slave flag in an active state and then continues to output the slave flag in an active state;
A first delay circuit for delaying the master flags by different times and outputting two or more delayed master flags;
A first holding circuit that holds each of the two or more delayed master flags in synchronization with a timing at which the slave flag transitions to an active state, and outputs two or more held master flags;
A first skew calculating circuit that calculates a skew between the master clock and the slave clock and outputs the skew setting value according to the state of the two or more holding master flags;
A second delay circuit that delays the slave flags for different times and outputs two or more delayed slave flags;
A second holding circuit that holds each of the two or more delayed slave flags in synchronization with a timing at which the master flag transitions to an active state, and outputs two or more held slave flags;
A second skew calculating circuit that calculates a skew between the master clock and the slave clock according to the state of the two or more holding slave flags, and outputs the skew setting value;
A phase determination circuit for determining a phase relationship between the master clock and the slave clock based on the master flag and the slave flag and outputting a phase determination signal;
When it is determined that the slave clock is slower than the master clock based on the phase determination signal, the skew setting value output from the first skew calculation circuit is output, and the master clock is output from the slave clock. And a switching circuit that switches to output the skew setting value output from the second skew calculation circuit when it is determined that the second skew calculation circuit is late.

また、前記スレーブフラグ生成回路は、
前記リセットが解除された後、前記第２ＰＬＬ回路のロックタイムに相当する期間、前記スレーブクロックをマスクする第２マスク回路と、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除され、前記第２マスク回路によりマスクされた後に出力された１サイクル目の前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ出力回路とを備えることが好ましい。 The slave flag generation circuit includes:
A second mask circuit that masks the slave clock for a period corresponding to a lock time of the second PLL circuit after the reset is released;
The slave flag in the inactive state is output by the reset, the slave flag in the active state is synchronized with the slave clock of the first cycle output after the reset is released and masked by the second mask circuit And a slave flag output circuit that continues to output the slave flag in an active state.

また、前記第１遅延回路は、前記位相調整回路が調整するスレーブクロックの位相の範囲内の時間で、前記マスタフラグを各々異なる時間遅延し、２以上の前記遅延マスタフラグを出力するものであることが好ましい。 The first delay circuit delays the master flag by different times within a time range of the phase of the slave clock adjusted by the phase adjustment circuit, and outputs two or more delayed master flags. It is preferable.

また、前記第２遅延回路は、前記位相調整回路が調整するスレーブクロックの位相の範囲内の時間で、前記スレーブフラグを各々異なる時間遅延し、２以上の前記遅延スレーブフラグを出力するものであることが好ましい。 The second delay circuit delays the slave flags by different times within a time range of the slave clock phase adjusted by the phase adjustment circuit, and outputs two or more delayed slave flags. It is preferable.

また、前記位相調整回路は、前記スレーブチップの内部回路の内部に備えられたものであり、
前記スレーブクロック、および、前記スキュー設定値が、前記スレーブチップの内部回路に供給され、
前記スレーブチップの内部回路は、前記位相調整回路により、前記スキュー設定値に応じて位相が調整されたスレーブクロックに同期して動作するものであることが好ましい。 The phase adjustment circuit is provided in an internal circuit of the slave chip,
The slave clock and the skew setting value are supplied to an internal circuit of the slave chip,
The internal circuit of the slave chip preferably operates in synchronization with a slave clock whose phase is adjusted according to the skew setting value by the phase adjustment circuit.

また、前記位相調整回路は、前記スレーブチップの内部回路の外部に備えられたものであり、
前記スレーブクロック、および、前記スキュー設定値が、前記位相調整回路に供給され、
前記位相調整回路により、前記スキュー設定値に応じて位相が調整されたスレーブクロックが、前記スレーブチップの内部回路に供給されることが好ましい。 The phase adjustment circuit is provided outside the internal circuit of the slave chip,
The slave clock and the skew setting value are supplied to the phase adjustment circuit,
It is preferable that a slave clock whose phase is adjusted according to the skew setting value by the phase adjustment circuit is supplied to an internal circuit of the slave chip.

本発明では、マスタクロックそのものではなく、マスタフラグを、マスタチップからスレーブチップへ供給し、スレーブチップにおいて、マスタチップから供給されたマスタフラグ、および、スレーブチップで生成されたスレーブフラグに基づいて、マスタクロックとスレーブクロックとの間のスキューを検出し、このスキューに基づいて、スレーブクロックの位相を調整する。
これにより、本発明によれば、マスタクロックとスレーブクロックとが、常に、あらかじめ設定された一定の位相関係となるように調整することができる。
また、本発明によれば、マスタクロックとスレーブクロックとの位相関係が常に一定に保たれるため、チップ間でクロックエッジが重なり合うことを防止し、ＥＭＩ対策としての効果を得ることができる。 In the present invention, instead of the master clock itself, the master flag is supplied from the master chip to the slave chip, and in the slave chip, based on the master flag supplied from the master chip and the slave flag generated by the slave chip, A skew between the master clock and the slave clock is detected, and the phase of the slave clock is adjusted based on the skew.
As a result, according to the present invention, the master clock and the slave clock can always be adjusted to have a predetermined phase relationship.
Further, according to the present invention, since the phase relationship between the master clock and the slave clock is always kept constant, it is possible to prevent the clock edges from overlapping between chips and to obtain an effect as an EMI countermeasure.

本発明のクロック位相調整回路の構成を表す一実施形態のブロック図である。It is a block diagram of one Embodiment showing the structure of the clock phase adjustment circuit of this invention. 図１に示すマスタフラグ生成回路の構成を表す一実施形態の回路図である。FIG. 2 is a circuit diagram of an embodiment illustrating a configuration of a master flag generation circuit illustrated in FIG. 1. 図２に示すマスタフラグ生成回路の動作を表す一例のタイミングチャートである。3 is an example timing chart illustrating an operation of the master flag generation circuit illustrated in FIG. 2. 図１に示すスキュー検出回路の構成を表す一実施形態の回路図である。FIG. 2 is a circuit diagram of an embodiment illustrating a configuration of a skew detection circuit illustrated in FIG. 1. 図４に示すスレーブフラグ生成回路の動作を表す一例のタイミングチャートである。6 is an example timing chart illustrating an operation of the slave flag generation circuit illustrated in FIG. 4. クロック位相調整回路の動作を表す一例のタイミングチャートである。It is an example timing chart showing operation | movement of a clock phase adjustment circuit. スキュー検出回路の構成を表す別の実施形態の回路図である。It is a circuit diagram of another embodiment showing the composition of a skew detection circuit. 従来のクロック位相調整回路の構成を表す一例のブロック図である。It is an example block diagram showing the structure of the conventional clock phase adjustment circuit.

以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロック位相調整回路を詳細に説明する。 Hereinafter, a clock phase adjustment circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明のクロック位相調整回路の構成を表す一実施形態のブロック図である。同図に示すクロック位相調整回路１０は、マスタチップ１２と、スレーブチップ１４とを搭載するマルチチップ構成の半導体装置で用いられ、各々、ＰＬＬ回路１８，２８と分周回路２０，３０を用いて生成された、マスタチップ１２のマスタクロックＣＬＫＭと、スレーブチップ１４のスレーブクロックＣＬＫＳとが、あらかじめ設定された一定の位相関係となるように、スレーブクロックＣＬＫＳの位相を調整するものである。 FIG. 1 is a block diagram of an embodiment showing a configuration of a clock phase adjustment circuit of the present invention. A clock phase adjusting circuit 10 shown in the figure is used in a semiconductor device having a multi-chip configuration on which a master chip 12 and a slave chip 14 are mounted, and using PLL circuits 18 and 28 and frequency dividing circuits 20 and 30, respectively. The phase of the slave clock CLKS is adjusted such that the generated master clock CLKM of the master chip 12 and the slave clock CLKS of the slave chip 14 have a predetermined fixed phase relationship.

マスタチップ１２は、分周回路１６と、ＰＬＬ回路１８と、分周回路２０と、内部回路２２と、マスタフラグ生成回路２４とを備えている。 The master chip 12 includes a frequency divider circuit 16, a PLL circuit 18, a frequency divider circuit 20, an internal circuit 22, and a master flag generation circuit 24.

分周回路１６は、外部から供給された外部クロックを分周して、低速クロックｓｙｎｃ＿ｃｌｋを生成するものである。
低速クロックｓｙｎｃ＿ｃｌｋは、マスタチップ１２のＰＬＬ回路１８へ入力されるクロックと、後述するスレーブチップ１４のＰＬＬ回路２８へ入力されるクロックとを同期化するために、ＰＬＬ回路１８へ供給されるとともに、マスタチップ１２およびスレーブチップ１４の各々対応する外部接続端子５８を介して、マスタチップ１２からスレーブチップ１４のＰＬＬ回路２８へ供給される。 The frequency dividing circuit 16 divides an external clock supplied from the outside to generate a low-speed clock sync_clk.
The low-speed clock sync_clk is supplied to the PLL circuit 18 in order to synchronize a clock input to the PLL circuit 18 of the master chip 12 and a clock input to the PLL circuit 28 of the slave chip 14 described later. The data is supplied from the master chip 12 to the PLL circuit 28 of the slave chip 14 via the external connection terminals 58 corresponding to the master chip 12 and the slave chip 14 respectively.

ＰＬＬ回路（第１ＰＬＬ回路）１８は、分周回路１６から出力された低速クロックｓｙｎｃ＿ｃｌｋを逓倍して逓倍クロック（第１逓倍クロック）を生成するものである。
ＰＬＬ回路１８により生成された逓倍クロックは、分周回路２０へ供給される。 The PLL circuit (first PLL circuit) 18 multiplies the low-speed clock sync_clk output from the frequency divider circuit 16 to generate a multiplied clock (first multiplied clock).
The multiplied clock generated by the PLL circuit 18 is supplied to the frequency dividing circuit 20.

分周回路（第１分周回路）２０は、ＰＬＬ回路１８から出力された逓倍クロックを分周してマスタクロックＣＬＫＭを生成するものである。
マスタクロックＣＬＫＭは、マスタチップ１２の内部回路２２、および、マスタフラグ生成回路２４へ供給される。 The frequency dividing circuit (first frequency dividing circuit) 20 divides the multiplied clock output from the PLL circuit 18 to generate a master clock CLKM.
The master clock CLKM is supplied to the internal circuit 22 and the master flag generation circuit 24 of the master chip 12.

内部回路２２は、マスタクロックＣＬＫＭに同期して動作するマスタチップ１２の内部回路を表したものである。内部回路２２には何ら制限はないが、mini-LVDSの規格で規定された機能を実現するマクロセルを例示することができる。 The internal circuit 22 represents an internal circuit of the master chip 12 that operates in synchronization with the master clock CLKM. The internal circuit 22 is not limited in any way, but a macro cell that realizes a function defined by the mini-LVDS standard can be exemplified.

マスタフラグ生成回路２４は、リセットが解除された後、マスタクロックＣＬＫＭの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ１回だけ変化するマスタフラグｓｙｎｃＭを生成するものである。
マスタフラグｓｙｎｃＭは、リセットにより非アクティブ状態となる。そして、リセットが解除された後、ＰＬＬ回路１８のロックタイムに相当する期間、マスクされた後に出力される安定した１サイクル目のマスタクロックＣＬＫＭに同期して、マスタフラグｓｙｎｃＭは、非アクティブ状態からアクティブ状態となり、その後、アクティブ状態を維持する。
マスタフラグｓｙｎｃＭは、マスタチップ１２およびスレーブチップ１４の各々対応する外部接続端子６０を介して、マスタチップ１２からスレーブチップ１４へ供給される。 The master flag generation circuit 24 generates the master flag syncM that changes only once from the inactive state to the active state at a timing representing the phase of the master clock CLKM after the reset is released.
The master flag syncM becomes inactive by reset. Then, after the reset is released, the master flag syncM is inactive from the inactive state in synchronization with the stable master clock CLKM of the first cycle output after being masked for a period corresponding to the lock time of the PLL circuit 18. The active state is entered, and then the active state is maintained.
The master flag syncM is supplied from the master chip 12 to the slave chip 14 via the corresponding external connection terminals 60 of the master chip 12 and the slave chip 14.

ここで、ＰＬＬ回路１８のロックタイムは、ＰＬＬ回路１８の特性に応じて、あらかじめ決定されている。 Here, the lock time of the PLL circuit 18 is determined in advance according to the characteristics of the PLL circuit 18.

続いて、スレーブチップ１４は、マスタチップ１２が備えるＰＬＬ回路１８、分周回路２０、内部回路２２の各々に相当するＰＬＬ回路２８、分周回路３０、内部回路３２を備え、さらに、スキュー検出回路３４と、位相調整回路３６とを備えている。 Subsequently, the slave chip 14 includes a PLL circuit 28, a frequency dividing circuit 30, and an internal circuit 32 corresponding to the PLL circuit 18, the frequency dividing circuit 20, and the internal circuit 22 included in the master chip 12, and further includes a skew detection circuit. 34 and a phase adjustment circuit 36.

ＰＬＬ回路（第２ＰＬＬ回路）２８は、マスタチップ１２から供給された低速クロックｓｙｎｃ＿ｃｌｋを逓倍して逓倍クロック（第２逓倍クロック）を生成するものである。
ＰＬＬ回路２８により生成された逓倍クロックは、分周回路３０へ供給される。 The PLL circuit (second PLL circuit) 28 multiplies the low-speed clock sync_clk supplied from the master chip 12 to generate a multiplied clock (second multiplied clock).
The multiplied clock generated by the PLL circuit 28 is supplied to the frequency dividing circuit 30.

分周回路（第２分周回路）３０は、ＰＬＬ回路２８から出力された逓倍クロックを分周してスレーブクロックＣＬＫＳを生成するものである。
スレーブクロックＣＬＫＳは、スレーブチップ１４の内部回路３２、および、スキュー検出回路３４へ供給される。 The frequency dividing circuit (second frequency dividing circuit) 30 divides the multiplied clock output from the PLL circuit 28 to generate the slave clock CLKS.
The slave clock CLKS is supplied to the internal circuit 32 and the skew detection circuit 34 of the slave chip 14.

内部回路３２は、スレーブクロックＣＬＫＳに同期して動作するスレーブチップ１４の内部回路を表したものである。内部回路３２には何ら制限はないが、同様に、mini-LVDSの規格で規定された機能を実現するマクロセルを例示することができる。 The internal circuit 32 represents an internal circuit of the slave chip 14 that operates in synchronization with the slave clock CLKS. The internal circuit 32 is not limited at all, but similarly, a macro cell that realizes a function defined by the mini-LVDS standard can be exemplified.

本実施形態の場合、マスタチップ１２が備えるＰＬＬ回路１８、分周回路２０および内部回路２２と、スレーブチップ１４が備えるＰＬＬ回路２８、分周回路３０および内部回路３２とは同じ構成のものである。つまり、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳの周波数は同じである。ただし、本発明は、これに限定されず、両者の周波数が異なっていてもよい。 In the present embodiment, the PLL circuit 18, the frequency dividing circuit 20 and the internal circuit 22 included in the master chip 12 and the PLL circuit 28, the frequency dividing circuit 30 and the internal circuit 32 included in the slave chip 14 have the same configuration. . That is, the frequencies of the master clock CLKM and the slave clock CLKS are the same. However, the present invention is not limited to this, and both frequencies may be different.

スキュー検出回路３４は、マスタチップ１２から供給されたマスタフラグｓｙｎｃＭ、および、リセットが解除された後、スレーブクロックＣＬＫＳの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ１回だけ変化するスレーブフラグｓｙｎｃＳに基づいて、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューを検出し、スレーブクロックＣＬＫＳの位相を調整するためのスキュー設定値を出力するものである。
スキュー設定値は、内部回路３２へ供給される。 The skew detection circuit 34 includes a master flag syncM supplied from the master chip 12 and a slave flag that changes only once from the inactive state to the active state at a timing indicating the phase of the slave clock CLKS after the reset is released. Based on syncS, a skew between the master clock CLKM and the slave clock CLKS is detected, and a skew setting value for adjusting the phase of the slave clock CLKS is output.
The skew setting value is supplied to the internal circuit 32.

位相調整回路３６は、本実施形態の場合、スレーブチップ１４の内部回路３２の内部（mini-LVDSのマクロセル内）に備えられている。つまり、スレーブクロックＣＬＫＳ、および、スキュー設定値が、スレーブチップ１４の内部回路３２に供給される。
位相調整回路３６は、スキュー検出回路３４から出力されたスキュー設定値に応じて、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとが、あらかじめ設定された一定の位相関係となるように、スレーブクロックＣＬＫＳの位相を調整するものである。
つまり、スレーブチップ１４の内部回路３２は、位相調整回路３６により、スキュー設定値に応じて位相が調整されたスレーブクロックＣＬＫＳに同期して動作する。 In the present embodiment, the phase adjustment circuit 36 is provided inside the internal circuit 32 of the slave chip 14 (in the mini-LVDS macro cell). That is, the slave clock CLKS and the skew setting value are supplied to the internal circuit 32 of the slave chip 14.
The phase adjustment circuit 36 sets the phase of the slave clock CLKS so that the master clock CLKM and the slave clock CLKS have a predetermined fixed phase relationship according to the skew setting value output from the skew detection circuit 34. To be adjusted.
That is, the internal circuit 32 of the slave chip 14 operates in synchronization with the slave clock CLKS whose phase is adjusted according to the skew setting value by the phase adjustment circuit 36.

なお、位相調整回路３６は、スレーブチップ１４の内部回路３２の外部に備えられていてもよい。この場合、スレーブクロックＣＬＫＳ、および、スキュー設定値が、位相調整回路３６に供給され、位相調整回路３６により、スキュー設定値に応じて位相が調整されたスレーブクロックＣＬＫＳが、スレーブチップ１４の内部回路３２に供給される。 The phase adjustment circuit 36 may be provided outside the internal circuit 32 of the slave chip 14. In this case, the slave clock CLKS and the skew setting value are supplied to the phase adjustment circuit 36, and the slave clock CLKS whose phase is adjusted according to the skew setting value by the phase adjustment circuit 36 is an internal circuit of the slave chip 14. 32.

また、図示を省略しているが、マスタチップ１２の内部回路２２の内部にも、スレーブチップ１４の内部回路３２の内部に備えられている位相調整回路３６と同様の位相調整回路が備えられている。
マスタチップ１２の内部回路２２の内部に備えられている位相調整回路には、スキュー設定値として、デフォルト値が設定されている。 Although not shown, a phase adjustment circuit similar to the phase adjustment circuit 36 provided in the internal circuit 32 of the slave chip 14 is also provided in the internal circuit 22 of the master chip 12. Yes.
In the phase adjustment circuit provided in the internal circuit 22 of the master chip 12, a default value is set as the skew setting value.

本発明は、１つ以上のスレーブチップ１４を搭載するものに適用可能である。２以上のスレーブチップ１４を搭載する場合、各々のスレーブチップ１４の内部回路３２は、同じ構成のものでもよいし、異なる構成のものでもよい。 The present invention can be applied to one on which one or more slave chips 14 are mounted. When two or more slave chips 14 are mounted, the internal circuit 32 of each slave chip 14 may have the same configuration or a different configuration.

次に、マスタフラグ生成回路２４について具体例を挙げて説明する。 Next, the master flag generation circuit 24 will be described with a specific example.

図２は、図１に示すマスタフラグ生成回路の構成を表す一実施形態の回路図である。同図に示すマスタフラグ生成回路２４は、ロックタイムマスクカウンタ３８と、フリップフロップ（ＦＦ）４０とを備えている。 FIG. 2 is a circuit diagram of one embodiment showing the configuration of the master flag generation circuit shown in FIG. The master flag generation circuit 24 shown in the figure includes a lock time mask counter 38 and a flip-flop (FF) 40.

ロックタイムマスクカウンタ（第１マスク回路）３８は、リセットが解除された後、ＰＬＬ回路１８のロックタイムに相当する期間、マスタクロックＣＬＫＭをマスクするものである。
ロックタイムマスクカウンタ３８から出力される、マスクされたマスタクロックＣＬＫＭは、ＦＦ４０へ供給される。 The lock time mask counter (first mask circuit) 38 masks the master clock CLKM for a period corresponding to the lock time of the PLL circuit 18 after the reset is released.
The masked master clock CLKM output from the lock time mask counter 38 is supplied to the FF 40.

ロックタイムマスクカウンタ３８は、リセットにより、そのカウント値が初期化され、リセットが解除された後、マスタチップ１２の内蔵クロックに同期してカウントを開始する。そして、図３に示すように、そのカウント値が、初期化されてから、ＰＬＬ回路１８のロックタイムに相当する値になるまでの期間、マスタクロックＣＬＫＭをマスクして、この例では、ローレベルにする。
つまり、ロックタイムマスクカウンタ３８から出力されるマスクされたマスタクロックＣＬＫＭは、リセットが解除された後、ＰＬＬ回路１８のロックタイムに相当する期間が経過して、逓倍クロックが安定した後に動作（発振）を開始する。 The reset value of the lock time mask counter 38 is initialized by resetting, and after the reset is released, counting starts in synchronization with the internal clock of the master chip 12. Then, as shown in FIG. 3, the master clock CLKM is masked for a period from when the count value is initialized to a value corresponding to the lock time of the PLL circuit 18, and in this example, the low level is set. To.
That is, the masked master clock CLKM output from the lock time mask counter 38 operates (oscillates) after the reset clock is released and a period corresponding to the lock time of the PLL circuit 18 elapses and the multiplied clock is stabilized. ).

続いて、ＦＦ（マスタフラグ出力回路）４０は、リセットにより非アクティブ状態のマスタフラグｓｙｎｃＭを出力し、リセットが解除され、ロックタイムマスクカウンタ３８によりマスクされた後に出力された１サイクル目のマスタクロックＣＬＫＭに同期してアクティブ状態のマスタフラグｓｙｎｃＭを出力し、その後、アクティブ状態のマスタフラグｓｙｎｃＭを出力し続けるものである。 Subsequently, the FF (master flag output circuit) 40 outputs a master flag syncM in an inactive state by reset, the reset is released, and the master clock of the first cycle output after being masked by the lock time mask counter 38 is output. The master flag syncM in the active state is output in synchronization with CLKM, and then the master flag syncM in the active state is continuously output.

ＦＦ４０のデータ入力端子Ｄは電源（ハイレベル）に接続されている。ＦＦ４０のクロック入力端子ＣＫには、ロックタイムマスクカウンタ３８から、マスクされたマスタクロックＣＬＫＭが入力され、リセット入力端子ＲＢにはリセット信号（図示省略）が入力される。ＦＦ４０のデータ出力端子Ｑからは、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとを同期させるための同期化信号となるマスタフラグｓｙｎｃＭが出力される。 The data input terminal D of the FF 40 is connected to a power supply (high level). The master clock CLKM masked from the lock time mask counter 38 is input to the clock input terminal CK of the FF 40, and a reset signal (not shown) is input to the reset input terminal RB. From the data output terminal Q of the FF 40, a master flag syncM serving as a synchronization signal for synchronizing the master clock CLKM and the slave clock CLKS is output.

ＦＦ４０は、リセットにより初期化される。これにより、ＦＦ４０からは、この例の場合、非アクティブ状態であるローレベルのマスタフラグｓｙｎｃＭが出力される。
リセットが解除された後、ＦＦ４０には、図３に示すように、ロックタイムマスクカウンタ３８によりマスクされた後に出力された１サイクル目のマスタクロックＣＬＫＭに同期してデータ入力端子Ｄのハイレベルが保持される。これにより、ＦＦ４０からは、アクティブ状態であるハイレベルのマスタフラグｓｙｎｃＭが出力される。
その後、再びリセットされるまで、ＦＦ４０からは、アクティブ状態であるハイレベルのマスタフラグｓｙｎｃＭが出力し続けられる。 The FF 40 is initialized by reset. As a result, in this example, the low-level master flag syncM that is in an inactive state is output from the FF 40.
After the reset is released, the FF 40 has a high level at the data input terminal D in synchronization with the master clock CLKM of the first cycle output after being masked by the lock time mask counter 38, as shown in FIG. Retained. As a result, the FF 40 outputs a high level master flag syncM which is in an active state.
Thereafter, the high-level master flag syncM which is in an active state is continuously output from the FF 40 until the resetting is performed again.

マスタクロックＣＬＫＭは、ＰＬＬ回路１８の逓倍クロックに基づいて生成されるため、リセットが解除された後、ＰＬＬ回路１８のロックタイムに相当する期間が経過するまでの間、不安定な状態となる。
そこで、マスタフラグ生成回路２４は、マスタクロックＣＬＫＭが不安定な期間中に、マスタフラグｓｙｎｃＭが遷移することのないよう、ＰＬＬ回路１８のロックタイムに相当する期間、ロックタイムマスクカウンタ３８によりマスタクロックＣＬＫＭをマスクし、リセットが解除されてから、ＦＦ４０により、十分な時間が経過した後に出力される１サイクル目のマスタクロックＣＬＫＭに同期してマスタフラグｓｙｎｃＭを生成する。
そのため、マスタフラグｓｙｎｃＭは、リスタートの際も、必ず安定した状態のマスタクロックＣＬＫＭに同期して生成される。 Since the master clock CLKM is generated based on the multiplied clock of the PLL circuit 18, the master clock CLKM is in an unstable state until a period corresponding to the lock time of the PLL circuit 18 elapses after the reset is released.
Therefore, the master flag generation circuit 24 uses the lock time mask counter 38 to perform the master clock for a period corresponding to the lock time of the PLL circuit 18 so that the master flag syncM does not transition during a period in which the master clock CLKM is unstable. After the CLKM is masked and the reset is released, the master flag syncM is generated by the FF 40 in synchronization with the master clock CLKM of the first cycle output after a sufficient time has elapsed.
Therefore, the master flag syncM is always generated in synchronization with the stable master clock CLKM even at the time of restart.

次に、スキュー検出回路３４について具体例を挙げて説明する。 Next, the skew detection circuit 34 will be described with a specific example.

図４は、図１に示すスキュー検出回路の構成を表す一実施形態の回路図である。同図に示すスキュー検出回路３４は、スレーブフラグ生成回路４２と、遅延回路４４と、保持回路４６と、スキュー算出回路４８とを備えている。 FIG. 4 is a circuit diagram of an embodiment showing the configuration of the skew detection circuit shown in FIG. The skew detection circuit 34 shown in the figure includes a slave flag generation circuit 42, a delay circuit 44, a holding circuit 46, and a skew calculation circuit 48.

スレーブフラグ生成回路４２は、リセットにより非アクティブ状態のスレーブフラグｓｙｎｃＳを出力し、リセットが解除された後に、マスタフラグｓｙｎｃＭがアクティブ状態となった次のサイクルのスレーブクロックＣＬＫＳに同期してアクティブ状態のスレーブフラグｓｙｎｃＳを出力し、その後、アクティブ状態のスレーブフラグｓｙｎｃＳを出力し続けるものである。
スレーブフラグ生成回路４２は、ＯＲ回路５０と、ＦＦ５２とを備えている。 The slave flag generation circuit 42 outputs the slave flag syncS in the inactive state by resetting, and after the reset is released, the slave flag generation circuit 42 is in the active state in synchronization with the slave clock CLKS of the next cycle in which the master flag syncM becomes active. The slave flag syncS is output, and then the active slave flag syncS is continuously output.
The slave flag generation circuit 42 includes an OR circuit 50 and an FF 52.

ＯＲ回路５０には、マスタフラグｓｙｎｃＭ、および、ＦＦ５２の出力信号であるスレーブフラグｓｙｎｃＳが入力される。
ＦＦ５２のデータ入力端子ＤにはＯＲ回路５０の出力信号が入力され、クロック入力端子ＣＫにはスレーブクロックＣＬＫＳが入力され、リセット入力端子ＲＢにはリセット信号（図示省略）が入力される。ＦＦ５２のデータ出力端子Ｑからは、同期化信号であるスレーブフラグｓｙｎｃＳが出力される。 A master flag syncM and a slave flag syncS which is an output signal of the FF 52 are input to the OR circuit 50.
The output signal of the OR circuit 50 is input to the data input terminal D of the FF 52, the slave clock CLKS is input to the clock input terminal CK, and the reset signal (not shown) is input to the reset input terminal RB. A slave flag syncS, which is a synchronization signal, is output from the data output terminal Q of the FF 52.

ＦＦ５２は、リセットにより初期化される。これにより、ＦＦ５２からは、この例の場合、非アクティブ状態であるローレベルのスレーブフラグｓｙｎｃＳが出力される。
リセットが解除された後、マスタフラグｓｙｎｃＭがアクティブ状態であるハイレベルになると、ＯＲ回路５０の出力信号、つまり、ＦＦ５２のデータ入力端子Ｄがハイレベルになる。図５に示すように、ＦＦ５２には、マスタフラグｓｙｎｃＭ、つまり、ＯＲ回路５０の出力信号がハイレベルとなった次のサイクルのスレーブクロックＣＬＫＳに同期してデータ入力端子Ｄのハイレベルが保持される。これにより、ＦＦ５２からは、アクティブ状態であるハイレベルのスレーブフラグｓｙｎｃＳが出力される。つまり、スレーブフラグ生成回路４２により生成されたスレーブフラグｓｙｎｃＳは、スレーブクロックＣＬＫＳの１Ｔ（１周期）の範囲内で、必ずマスタフラグｓｙｎｃＭよりもハイレベルへ遷移するタイミングが遅くなる。
その後、スレーブフラグｓｙｎｃＳのハイレベルはＯＲ回路５０にフィードバックされ、ＯＲ回路５０の出力信号がハイレベルに固定される。これにより、ＦＦ５２からは、ハイレベルのスレーブフラグｓｙｎｃＳが出力し続けられる。 The FF 52 is initialized by reset. As a result, the low-level slave flag syncS in the inactive state is output from the FF 52 in this example.
After the reset is released, when the master flag syncM becomes an active high level, the output signal of the OR circuit 50, that is, the data input terminal D of the FF 52 becomes a high level. As shown in FIG. 5, the high level of the data input terminal D is held in the FF 52 in synchronization with the master flag syncM, that is, the slave clock CLKS of the next cycle when the output signal of the OR circuit 50 becomes high level. The As a result, the FF 52 outputs a high level slave flag syncS which is in an active state. That is, the slave flag syncS generated by the slave flag generation circuit 42 always delays the timing of transitioning to a higher level than the master flag syncM within the range of 1T (one cycle) of the slave clock CLKS.
Thereafter, the high level of the slave flag syncS is fed back to the OR circuit 50, and the output signal of the OR circuit 50 is fixed to the high level. As a result, the FF 52 continues to output the high level slave flag syncS.

続いて、遅延回路（第１遅延回路）４４は、ハードニングにより、マスタフラグｓｙｎｃＭを各々異なる時間遅延し、４本の遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４を出力するものである。
遅延回路４４は、マスタフラグｓｙｎｃＭを、各々異なる時間遅延する４つの遅延素子５４ａ、５４ｂ、５４ｃ、５４ｄを備えている。 Subsequently, the delay circuit (first delay circuit) 44 delays the master flag syncM by different times by hardening and outputs four delay master flags DLYM1, DLYM2, DLYM3, and DLYM4.
The delay circuit 44 includes four delay elements 54a, 54b, 54c, and 54d that respectively delay the master flag syncM by different times.

マスタフラグｓｙｎｃＭは、４つの遅延素子５４ａ、５４ｂ、５４ｃ、５４ｄにより、各々異なる時間遅延される。同図に示す例では、遅延素子５４ａ、５４ｂ、５４ｃ、５４ｄの順序で遅延時間が次第に大きくなる。４つの遅延素子５４ａ、５４ｂ、５４ｃ、５４ｄからは、各々対応する遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４が出力され、保持回路４６へ供給される。 The master flag syncM is delayed for different times by the four delay elements 54a, 54b, 54c, and 54d. In the example shown in the figure, the delay time gradually increases in the order of the delay elements 54a, 54b, 54c, 54d. Corresponding delay master flags DLYM1, DLYM2, DLYM3, and DLYM4 are output from the four delay elements 54a, 54b, 54c, and 54d and supplied to the holding circuit 46.

なお、遅延マスタフラグの本数は２以上であればよく、各々の遅延マスタフラグの遅延時間は何ら制限されない。遅延マスタフラグの本数を多くし、かつ、各々の遅延マスタフラグの遅延時間を細かく調整すればするほど、スキュー検出回路３４は、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューをより正確に検出することができる。 Note that the number of the delay master flags may be two or more, and the delay time of each delay master flag is not limited at all. The skew detection circuit 34 detects the skew between the master clock CLKM and the slave clock CLKS more accurately as the number of delay master flags is increased and the delay time of each delay master flag is finely adjusted. can do.

また、遅延回路４４は、位相調整回路３６が調整するスレーブクロックＣＬＫＳの位相の範囲内の時間で、マスタフラグｓｙｎｃＭを各々異なる時間遅延することが望ましい。例えば、位相調整回路３６が調整するスレーブクロックＣＬＫＳの位相の範囲が１Ｔの範囲内の場合、マスタフラグｓｙｎｃＭを各々遅延する時間を１Ｔ以内とすることが望ましい。 Further, it is desirable that the delay circuit 44 delays the master flag syncM by different times within the time range of the slave clock CLKS adjusted by the phase adjustment circuit 36. For example, when the phase range of the slave clock CLKS adjusted by the phase adjustment circuit 36 is within the range of 1T, it is desirable that the time for delaying the master flag syncM is within 1T.

続いて、保持回路（第１保持回路）４６は、４本の遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４の各々を、スレーブフラグｓｙｎｃＳがアクティブ状態へ遷移するタイミングに同期して保持し、４本の遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４に各々対応する４本の保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４を出力するものである。
保持回路４６は、４つのＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄを備えている。 Subsequently, the holding circuit (first holding circuit) 46 holds each of the four delay master flags DLYM1, DLYM2, DLYM3, and DLYM4 in synchronization with the timing at which the slave flag syncS transitions to the active state. The four hold master flags OUTM1, OUTM2, OUTM3 and OUTM4 respectively corresponding to the delay master flags DLYM1, DLYM2, DLYM3 and DLYM4.
The holding circuit 46 includes four FFs 56a, 56b, 56c, and 56d.

ＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄのデータ入力端子Ｄには、各々対応する遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４が入力され、クロック入力端子ＣＫにはスレーブフラグｓｙｎｃＳが入力され、リセット入力端子ＲＢにはリセット信号（図示省略）が入力される。ＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄのデータ出力端子Ｑからは、各々対応する保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４が出力され、スキュー算出回路４８へ供給される。 The corresponding delay master flags DLYM1, DLYM2, DLYM3, and DLYM4 are input to the data input terminals D of the FFs 56a, 56b, 56c, and 56d, the slave flag syncS is input to the clock input terminal CK, and the reset input terminal RB is input. Receives a reset signal (not shown). The corresponding holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are output from the data output terminals Q of the FFs 56a, 56b, 56c, and 56d, and supplied to the skew calculation circuit 48.

ＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄは、リセットにより初期化される。これにより、ＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄからは、この例の場合、ローレベルの保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４が各々出力される。
リセットが解除された後、ＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄには、スレーブフラグｓｙｎｃＳがアクティブ状態であるハイレベルへ遷移するタイミングに同期して遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４が各々保持される。
ここで、遅延マスタフラグＤＬＹＭ１がハイレベルへ遷移するタイミングが、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングよりも早い場合、保持マスタフラグＯＵＴＭ１はハイレベルとなる。一方、遅延マスタフラグＤＬＹＭ１がハイレベルへ遷移するタイミングが、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングよりも遅い場合、保持マスタフラグＯＵＴＭ１はローレベルを維持する。他の遅延マスタフラグＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４についても同様である。 The FFs 56a, 56b, 56c, and 56d are initialized by reset. Thus, in this example, low-level holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are output from the FFs 56a, 56b, 56c, and 56d, respectively.
After the reset is released, the delay master flags DLYM1, DLYM2, DLYM3, and DLYM4 are held in the FFs 56a, 56b, 56c, and 56d in synchronization with the timing at which the slave flag syncS transitions to the active high level. .
Here, when the timing at which the delay master flag DLYM1 transitions to the high level is earlier than the timing at which the slave flag syncS transitions to the high level, the holding master flag OUTM1 is at the high level. On the other hand, when the timing at which the delayed master flag DLYM1 transitions to the high level is later than the timing at which the slave flag syncS transitions to the high level, the holding master flag OUTM1 maintains the low level. The same applies to the other delay master flags DLYM2, DLYM3, and DLYM4.

なお、保持マスタフラグの本数は、遅延マスタフラグの本数に対応する２以上であればよい。 The number of holding master flags may be two or more corresponding to the number of delayed master flags.

続いて、スキュー算出回路（第１スキュー算出回路）４８は、保持回路４６から出力された４本の保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４の状態に応じて、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューを算出し、スキュー設定値を出力するものである。
スキュー算出回路４８は、表１に示すように、４本の保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４の値（ハイレベルまたはローレベル）をデーコードするデコーダにより構成することができる。 Subsequently, the skew calculation circuit (first skew calculation circuit) 48 determines the master clock CLKM and the slave clock CLKS according to the states of the four holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 output from the holding circuit 46. Is calculated and a skew set value is output.
As shown in Table 1, the skew calculation circuit 48 can be configured by a decoder that decodes the values (high level or low level) of the four holding master flags OUTM1, OUTM2, OUTM3, and OUTM4.

この例では、位相調整回路３６によるスレーブクロックＣＬＫＳの位相の調整範囲が、スレーブクロックＣＬＫＳの１Ｔであり、これに応じて、マスタフラグｓｙｎｃＭから、各々の遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４の遅延時間が、マスタフラグｓｙｎｃＭがハイレベルへ遷移するタイミングから、各々、スレーブクロックＣＬＫＳの（１／４）Ｔの時間ずつ遅延されたタイミングであるとする。 In this example, the phase adjustment range of the slave clock CLKS by the phase adjustment circuit 36 is 1T of the slave clock CLKS. Accordingly, from the master flag syncM, the delay master flags DLYM1, DLYM2, DLYM3, and DLYM4 are changed. The delay time is assumed to be a timing delayed by (1/4) T of the slave clock CLKS from the timing at which the master flag syncM transitions to the high level.

表１に示すように、全ての保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４がＬ（ローレベル）の場合、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングは、マスタフラグｓｙｎｃＭがハイレベルへ遷移するタイミングと、遅延マスタフラグＤＬＹＭ１がハイレベルへ遷移するタイミングとの間にある。
この場合、スキュー算出回路４８は、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間にスキューはないと判断し、スキュー設定値を、マスタチップ１２と同じデフォルト値とする。 As shown in Table 1, when all the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are L (low level), the timing when the slave flag syncS transits to the high level is the timing when the master flag syncM transits to the high level. And the timing at which the delay master flag DLYM1 transitions to the high level.
In this case, the skew calculation circuit 48 determines that there is no skew between the master clock CLKM and the slave clock CLKS, and sets the skew setting value to the same default value as that of the master chip 12.

保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４がＨ（ハイレベル）、Ｌ，Ｌ，Ｌの場合、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングは、遅延マスタフラグＤＬＹＭ１がハイレベルへ遷移するタイミングと、遅延マスタフラグＤＬＹＭ２がハイレベルへ遷移するタイミングとの間にある。
この場合、スキュー算出回路４８は、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューが（１／４）Ｔであると判断し、スキュー設定値を、デフォルト値＋（１／４）Ｔとする。 When the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are H (high level), L, L, and L, the timing at which the slave flag syncS transitions to the high level is the timing at which the delay master flag DLYM1 transitions to the high level, It is between the timing when the delay master flag DLYM2 transits to the high level.
In this case, the skew calculation circuit 48 determines that the skew between the master clock CLKM and the slave clock CLKS is (1/4) T, and sets the skew setting value to the default value + (1/4) T. .

保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４がＨ，Ｈ，Ｌ，Ｌの場合、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングは、遅延マスタフラグＤＬＹＭ２がハイレベルへ遷移するタイミングと、遅延マスタフラグＤＬＹＭ３がハイレベルへ遷移するタイミングとの間にある。
この場合、スキュー算出回路４８は、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューが（２／４）Ｔであると判断し、スキュー設定値を、デフォルト値＋（２／４）Ｔとする。 When the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are H, H, L, and L, the timing at which the slave flag syncS transitions to the high level is the timing at which the delay master flag DLYM2 transitions to the high level and the delay master flag DLYM3. Is at the timing of transition to high level.
In this case, the skew calculation circuit 48 determines that the skew between the master clock CLKM and the slave clock CLKS is (2/4) T, and sets the skew setting value to the default value + (2/4) T. .

保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４がＨ，Ｈ，Ｈ，Ｌの場合、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングは、遅延マスタフラグＤＬＹＭ３がハイレベルへ遷移するタイミングと、遅延マスタフラグＤＬＹＭ４がハイレベルへ遷移するタイミングとの間にある。
この場合、スキュー算出回路４８は、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューが（３／４）Ｔであると判断し、スキュー設定値を、デフォルト値＋（３／４）Ｔとする。 When the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are H, H, H, and L, the timing at which the slave flag syncS transitions to the high level is the timing at which the delay master flag DLYM3 transitions to the high level and the delay master flag DLYM4. Is at the timing of transition to high level.
In this case, the skew calculation circuit 48 determines that the skew between the master clock CLKM and the slave clock CLKS is (3/4) T, and sets the skew setting value to the default value + (3/4) T. .

全ての保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４がＨの場合、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングは、遅延マスタフラグＤＬＹＭ４がハイレベルへ遷移するタイミングよりも後ろにある。
この場合、スキュー算出回路４８は、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューが（４／４）Ｔであると判断し、スキュー設定値を、デフォルト値＋（４／４）Ｔとする。 When all the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are H, the timing at which the slave flag syncS transitions to the high level is behind the timing at which the delay master flag DLYM4 transitions to the high level.
In this case, the skew calculation circuit 48 determines that the skew between the master clock CLKM and the slave clock CLKS is (4/4) T, and sets the skew setting value to the default value + (4/4) T. .

次に、図６に示すタイミングチャートを参照しながら、クロック位相調整回路１０の動作を説明する。 Next, the operation of the clock phase adjustment circuit 10 will be described with reference to the timing chart shown in FIG.

図６のタイミングチャートに示すように、低速クロックｓｙｎｃ＿ｃｌｋは、一定の周期で発振するものとする。 As shown in the timing chart of FIG. 6, it is assumed that the low-speed clock sync_clk oscillates at a constant cycle.

リセット信号がローレベルとなり、リセットされると、マスタチップ１２およびスレーブチップ１４のＰＬＬ回路１８，２８、および、分周回路２０，３０は初期化される。ＰＬＬ回路１８，２８の逓倍クロック、つまり、マスタクロックＣＬＫＭおよびスレーブクロックＣＬＫＳは、リセットが解除された後、各々対応するＰＬＬ回路１８，２８のロックタイムに相当する期間が経過するまでの間、不安定な状態となり、その後、安定した状態で動作（発振）を開始する。 When the reset signal becomes low level and reset, the PLL circuits 18 and 28 and the frequency dividing circuits 20 and 30 of the master chip 12 and the slave chip 14 are initialized. The multiplied clocks of the PLL circuits 18 and 28, that is, the master clock CLKM and the slave clock CLKS are not valid until a period corresponding to the lock time of the corresponding PLL circuits 18 and 28 elapses after the reset is released. A stable state is reached, and then operation (oscillation) starts in a stable state.

また、リセットにより、マスタフラグ生成回路２４のＦＦ４０、および、スレーブフラグ生成回路４２のＦＦ５２が初期化され、マスタフラグｓｙｎｃＭ、および、スレーブフラグｓｙｎｃＳが非アクティブ状態であるローレベルとなる。マスタフラグｓｙｎｃＭがローレベルになると、遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４もローレベルとなる。 Further, the reset initializes the FF 40 of the master flag generation circuit 24 and the FF 52 of the slave flag generation circuit 42, and sets the master flag syncM and the slave flag syncS to a low level in an inactive state. When the master flag syncM becomes low level, the delayed master flags DLYM1, DLYM2, DLYM3, and DLYM4 also become low level.

また、リセットにより、保持回路４６のＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄが初期化され、保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４もローレベルとなる。全ての保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４がローレベルになると、スキュー算出回路４８から出力されるスキュー設定値は、マスタチップ１２と同じデフォルト値となる。 Further, the resetting initializes the FFs 56a, 56b, 56c, and 56d of the holding circuit 46, and the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 are also set to the low level. When all the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 become low level, the skew setting value output from the skew calculation circuit 48 becomes the same default value as that of the master chip 12.

続いて、リセット信号がハイレベルとなり、リセットが解除された後、マスタクロックＣＬＫＭは、マスタフラグ生成回路２４のロックタイムマスクカウンタ３８により、ＰＬＬ回路１８のロックタイムに相当する期間、マスクされる。マスクされたマスタクロックＣＬＫＭの取りうる位相は、リセットが解除された後のＰＬＬ回路１８の逓倍クロックの位相の状態に応じて、マスタクロックＣＬＫＭの１Ｔの範囲内で変動する。 Subsequently, after the reset signal becomes a high level and the reset is released, the master clock CLKM is masked by the lock time mask counter 38 of the master flag generation circuit 24 for a period corresponding to the lock time of the PLL circuit 18. The phase that can be taken by the masked master clock CLKM varies within the range of 1T of the master clock CLKM in accordance with the state of the phase of the multiplied clock of the PLL circuit 18 after the reset is released.

同様に、リセットが解除された後、スレーブクロックＣＬＫＳの取りうる位相は、リセットが解除された後のＰＬＬ回路２８の逓倍クロックの位相の状態に応じて、スレーブクロックＣＬＫＳの１Ｔの範囲内で変動する。 Similarly, after the reset is released, the possible phase of the slave clock CLKS varies within the range of 1T of the slave clock CLKS according to the state of the phase of the multiplied clock of the PLL circuit 28 after the reset is released. To do.

図６の例では、マスタクロックＣＬＫＭが、取りうる位相の中で最も早いタイミングで変化し、スレーブクロックＣＬＫＳは、取りうる位相の中で最も遅いタイミングで変化するものとする。 In the example of FIG. 6, it is assumed that the master clock CLKM changes at the earliest timing among possible phases, and the slave clock CLKS changes at the latest timing among possible phases.

従って、この例の場合、マスタフラグ生成回路２４により、マスタクロックＣＬＫＭの取りうる位相の中で最も早いタイミングで、ローレベルからハイレベルとなるマスタフラグｓｙｎｃＭが生成される。
一方、スレーブフラグ生成回路４２により、スレーブクロックＣＬＫＳの取りうる位相の中で最も遅いタイミングで、ローレベルからハイレベルとなるスレーブフラグｓｙｎｃＳが生成される。 Therefore, in this example, the master flag generation circuit 24 generates the master flag syncM that changes from the low level to the high level at the earliest timing among the possible phases of the master clock CLKM.
On the other hand, the slave flag generation circuit 42 generates the slave flag syncS that changes from the low level to the high level at the latest timing among the possible phases of the slave clock CLKS.

続いて、マスタフラグｓｙｎｃＭは、遅延回路４４の遅延素子５４ａ、５４ｂ、５４ｃ、５４ｄにより、各々異なる時間遅延されて、各々対応する遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４が出力される。 Subsequently, the master flag syncM is delayed for different times by the delay elements 54a, 54b, 54c, 54d of the delay circuit 44, and the corresponding delay master flags DLYM1, DLYM2, DLYM3, DLYM4 are output.

続いて、遅延マスタフラグＤＬＹＭ１，ＤＬＹＭ２，ＤＬＹＭ３，ＤＬＹＭ４は、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングに同期して、各々対応する保持回路４６のＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄに保持される。 Subsequently, the delay master flags DLYM1, DLYM2, DLYM3, and DLYM4 are held in the FFs 56a, 56b, 56c, and 56d of the corresponding holding circuits 46 in synchronization with the timing at which the slave flag syncS transitions to the high level.

この例では、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングは、遅延マスタフラグＤＬＴＭ３がハイレベルへ遷移するタイミングと、遅延マスタフラグＤＬＹＭ４がハイレベルへ遷移するタイミングとの間にあるものとする。
その結果、保持回路４６のＦＦ５６ａ、５６ｂ、５６ｃ、５６ｄから出力される保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４は、各々、Ｈ，Ｈ，Ｈ，Ｌとなる。 In this example, the timing at which the slave flag syncS transitions to the high level is between the timing at which the delay master flag DLTM3 transitions to the high level and the timing at which the delay master flag DLYM4 transitions to the high level.
As a result, the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4 output from the FFs 56a, 56b, 56c, and 56d of the holding circuit 46 are H, H, H, and L, respectively.

続いて、スキュー算出回路４８により、保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４のＨ，Ｈ，Ｈ，Ｌの状態に応じて、前述の表１に示すように、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューは（３／４）Ｔであると判断される。従って、スキュー算出回路４８からは、スキュー設定値として、デフォルト値＋（３／４）Ｔが算出される。 Subsequently, according to the states of the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4, the skew, the master clock CLKM and the slave clock CLKS by the skew calculation circuit 48 as shown in Table 1 above. Is determined to be (3/4) T. Accordingly, the skew calculation circuit 48 calculates the default value + (3/4) T as the skew setting value.

続いて、スレーブチップ１４の内部回路３２が備える位相調整回路３６により、スキュー設定値に応じて、スレーブクロックＣＬＫＳの位相が、デフォルト値から、デフォルト値＋（３／４）Ｔに調整される。これにより、マスタクロックＣＬＫＭと、位相が調整された後のスレーブクロックＣＬＫＳとは、あらかじめ設定された一定の位相関係となる。そして、位相が調整された後のスレーブクロックＣＬＫＳに同期して、スレーブチップ１４の内部回路３２は動作する。 Subsequently, the phase adjustment circuit 36 included in the internal circuit 32 of the slave chip 14 adjusts the phase of the slave clock CLKS from the default value to the default value + (3/4) T according to the skew setting value. Thus, the master clock CLKM and the slave clock CLKS after the phase adjustment have a predetermined phase relationship set in advance. Then, the internal circuit 32 of the slave chip 14 operates in synchronization with the slave clock CLKS after the phase is adjusted.

なお、リセットが解除された後、位相調整回路３６により、スレーブクロックＣＬＫＳの位相が調整されるまでの間、位相が調整された後のスレーブクロックＣＬＫＳは、内部回路３２が誤動作しないようにマスクされている。 The slave clock CLKS after the phase adjustment is masked so that the internal circuit 32 does not malfunction until the phase adjustment circuit 36 adjusts the phase of the slave clock CLKS after the reset is released. ing.

このように、クロック位相調整回路１０では、マスタクロックＣＬＫＭそのものではなく、マスタフラグｓｙｎｃＭを、マスタチップ１２からスレーブチップ１４へ供給し、スレーブチップ１４において、マスタチップ１２から供給されたマスタフラグｓｙｎｃＭ、および、スレーブチップ１４で生成されたスレーブフラグｓｙｎｃＳに基づいて、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューを検出し、このスキューに基づいて、スレーブクロックＣＬＫＳの位相を調整する。 Thus, the clock phase adjustment circuit 10 supplies the master flag syncM, not the master clock CLKM itself, from the master chip 12 to the slave chip 14, and the slave chip 14 receives the master flag syncM, The skew between the master clock CLKM and the slave clock CLKS is detected based on the slave flag syncS generated by the slave chip 14, and the phase of the slave clock CLKS is adjusted based on the skew.

そのため、クロック位相調整回路１０では、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとが、常に、あらかじめ設定された一定の位相関係となるように調整することができる。
また、クロック位相調整回路１０では、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの位相関係が常に一定に保たれるため、チップ間でクロックエッジが重なり合うことを防止し、ＥＭＩ対策としての効果を得ることができる。 Therefore, the clock phase adjustment circuit 10 can always adjust the master clock CLKM and the slave clock CLKS so that they have a predetermined phase relationship set in advance.
Further, in the clock phase adjustment circuit 10, the phase relationship between the master clock CLKM and the slave clock CLKS is always kept constant, so that it is possible to prevent clock edges from overlapping between chips and to obtain an effect as an EMI countermeasure. it can.

なお、マスタチップ１２とスレーブチップ１４と間の距離が遠く、マスタチップ１２からスレーブチップ１４に供給されたマスタフラグｓｙｎｃＭがなまり、仮に、マスタフラグｓｙｎｃＭがハイレベルへ遷移するタイミングが、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングよりも遅くなるような懸念がある場合、図７に示すスキュー検出回路３４を用いることができる。 Note that the distance between the master chip 12 and the slave chip 14 is long, the master flag syncM supplied from the master chip 12 to the slave chip 14 is lost, and the timing at which the master flag syncM transitions to the high level is the slave flag syncS. 7 may be used if there is a concern that the timing becomes later than the timing of transition to the high level.

図７は、図１に示すスキュー検出回路の構成を表す別の実施形態の回路図である。同図に示すスキュー検出回路３４は、スレーブフラグ生成回路６２と、遅延回路４４と、保持回路４６と、スキュー算出回路４８と、遅延回路６４と、保持回路６６と、スキュー算出回路６８と、位相判定回路７０と、切替回路７２とを備えている。 FIG. 7 is a circuit diagram of another embodiment showing the configuration of the skew detection circuit shown in FIG. The skew detection circuit 34 shown in the figure includes a slave flag generation circuit 62, a delay circuit 44, a holding circuit 46, a skew calculation circuit 48, a delay circuit 64, a holding circuit 66, a skew calculation circuit 68, and a phase. A determination circuit 70 and a switching circuit 72 are provided.

スレーブフラグ生成回路６２は、リセットにより非アクティブ状態のスレーブフラグｓｙｎｃＳを出力し、リセットが解除され、ＰＬＬ回路２８のロックタイムに相当する期間、マスクされた後に出力された１サイクル目のスレーブクロックＣＬＫＳに同期してアクティブ状態のスレーブフラグｓｙｎｃＳを出力し、その後、アクティブ状態のスレーブフラグｓｙｎｃＳを出力し続けるものである。
スレーブフラグ生成回路６２は、ロックタイムマスクカウンタ７８と、ＦＦ８０とを備えている。 The slave flag generation circuit 62 outputs the slave flag syncS in an inactive state by reset, the reset is released, and the slave clock CLKS of the first cycle output after being masked for a period corresponding to the lock time of the PLL circuit 28. The slave flag syncS in the active state is output in synchronism with the output of the slave flag, and then the slave flag syncS in the active state is continuously output.
The slave flag generation circuit 62 includes a lock time mask counter 78 and an FF 80.

スレーブフラグ生成回路６２は、図２に示すマスタフラグ生成回路２４において、ロックタイムマスクカウンタ３８に入力されるマスタクロックＣＬＫＭが、ロックタイムマスクカウンタ７８に入力されるスレーブクロックＣＬＫＳとなり、ＦＦ４０から出力されるマスタフラグｓｙｎｃＭが、ＦＦ８０から出力されるスレーブフラグｓｙｎｃＳとなることを除いて、マスタフラグ生成回路２４同じ構成のものである。 In the master flag generation circuit 24 shown in FIG. 2, the slave flag generation circuit 62 converts the master clock CLKM input to the lock time mask counter 38 into the slave clock CLKS input to the lock time mask counter 78 and is output from the FF 40. The master flag generation circuit 24 has the same configuration except that the master flag syncM becomes the slave flag syncS output from the FF 80.

つまり、ロックタイムマスクカウンタ（第２マスク回路）７８は、リセットが解除された後、ＰＬＬ回路２８のロックタイムに相当する期間、スレーブクロックＣＬＫＳをマスクするものである。 That is, the lock time mask counter (second mask circuit) 78 masks the slave clock CLKS for a period corresponding to the lock time of the PLL circuit 28 after the reset is released.

ＦＦ（スレーブフラグ出力回路）８０は、リセットにより非アクティブ状態のスレーブフラグｓｙｎｃＳを出力し、リセットが解除され、ロックタイムマスクカウンタ７８によりマスクされた後に出力された１サイクル目のスレーブクロックＣＬＫＳに同期してアクティブ状態のスレーブフラグｓｙｎｃＳを出力し、その後、アクティブ状態のスレーブフラグｓｙｎｃＳを出力し続けるものである。 The FF (slave flag output circuit) 80 outputs a slave flag syncS in an inactive state upon reset, and is synchronized with the slave clock CLKS of the first cycle output after the reset is released and masked by the lock time mask counter 78. Thus, the slave flag syncS in the active state is output, and then the slave flag syncS in the active state is continuously output.

スレーブフラグ生成回路６２により生成されたスレーブフラグｓｙｎｃＳは、マスタフラグ生成回路２４により生成されたマスタフラグｓｙｎｃＭに対して、スレーブクロックＣＬＫＳの１Ｔの範囲内でスキューが生じる場合がある。 The slave flag syncS generated by the slave flag generation circuit 62 may be skewed within the range of 1T of the slave clock CLKS with respect to the master flag syncM generated by the master flag generation circuit 24.

続いて、遅延回路４４、保持回路４６およびスキュー算出回路４８は、スレーブフラグｓｙｎｃＳがアクティブ状態へ遷移するタイミングが、マスタフラグｓｙｎｃＭがアクティブ状態へ遷移するタイミングよりも遅い場合に使用されるものである。 Subsequently, the delay circuit 44, the holding circuit 46, and the skew calculation circuit 48 are used when the timing at which the slave flag syncS transitions to the active state is later than the timing at which the master flag syncM transitions to the active state. .

遅延回路４４およびスキュー算出回路４８は、図４に示す遅延回路４４およびスキュー算出回路４８と同じ構成のものである。
保持回路４６は、図４に示すスレーブフラグ生成回路４２により生成されたスレーブフラグｓｙｎｃＳの代わりに、図７に示すスレーブフラグ生成回路６２により生成されたスレーブフラグｓｙｎｃＳが、クロック入力端子ＣＫに入力されることを除いて、図４に示す保持回路４６と同じ構成のものである。 The delay circuit 44 and the skew calculation circuit 48 have the same configuration as the delay circuit 44 and the skew calculation circuit 48 shown in FIG.
In the holding circuit 46, the slave flag syncS generated by the slave flag generation circuit 62 shown in FIG. 7 is input to the clock input terminal CK instead of the slave flag syncS generated by the slave flag generation circuit 42 shown in FIG. The holding circuit 46 has the same configuration as that shown in FIG.

続いて、遅延回路６４、保持回路６６およびスキュー算出回路６８は、マスタフラグｓｙｎｃＭがアクティブ状態へ遷移するタイミングが、スレーブフラグｓｙｎｃＳがアクティブ状態へ遷移するタイミングよりも遅い場合に使用されるものである。 Subsequently, the delay circuit 64, the holding circuit 66, and the skew calculation circuit 68 are used when the timing at which the master flag syncM transitions to the active state is later than the timing at which the slave flag syncS transitions to the active state. .

遅延回路（第２遅延回路）６４は、マスタフラグｓｙｎｃＭの代わりに、図７に示すスレーブフラグ生成回路６２により生成されたスレーブフラグｓｙｎｃＳが入力されることを除いて、図４に示す遅延回路４４と同じ構成のものである。
つまり、遅延回路６４は、４つの遅延素子７４ａ、７４ｂ、７４ｃ、７４ｄにより、スレーブフラグｓｙｎｃＳを各々異なる時間遅延し、４本の遅延スレーブフラグＤＬＹＳ１，ＤＬＹＳ２，ＤＬＹＳ３，ＤＬＹＳ４を出力する。 The delay circuit (second delay circuit) 64 is the delay circuit 44 shown in FIG. 4 except that the slave flag syncS generated by the slave flag generation circuit 62 shown in FIG. 7 is input instead of the master flag syncM. Is the same configuration.
That is, the delay circuit 64 delays the slave flag syncS by different times by the four delay elements 74a, 74b, 74c, and 74d, and outputs four delay slave flags DLYS1, DLYS2, DLYS3, and DLYS4.

また、遅延回路６４は、遅延回路４４の場合と同様に、位相調整回路３６が調整するスレーブクロックＣＬＫＳの位相の範囲内の時間で、スレーブフラグｓｙｎｃＳを各々異なる時間遅延することが望ましい。 Similarly to the case of the delay circuit 44, the delay circuit 64 desirably delays the slave flags syncS by different times within the time range of the slave clock CLKS adjusted by the phase adjustment circuit 36.

保持回路（第２保持回路）６６は、クロック入力端子ＣＫに入力されるスレーブフラグｓｙｎｃＳの代わりに、マスタフラグｓｙｎｃＭが入力されることを除いて、図４に示す保持回路４６と同じ構成のものである。
つまり、保持回路６６は、４つのＦＦ７６ａ、７６ｂ、７６ｃ、７６ｄにより、４本の遅延スレーブフラグＤＬＹＳ１，ＤＬＹＳ２，ＤＬＹＳ３，ＤＬＹＳ４の各々を、マスタフラグｓｙｎｃＭがアクティブ状態へ遷移するタイミングに同期して保持し、４本の遅延スレーブフラグＤＬＹＳ１，ＤＬＹＳ２，ＤＬＹＳ３，ＤＬＹＳ４に各々対応する４本の保持スレーブフラグＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ４を出力する。 The holding circuit (second holding circuit) 66 has the same configuration as the holding circuit 46 shown in FIG. 4 except that the master flag syncM is input instead of the slave flag syncS input to the clock input terminal CK. It is.
That is, the holding circuit 66 holds each of the four delayed slave flags DLYS1, DLYS2, DLYS3, and DLYS4 in synchronization with the timing at which the master flag syncM transitions to the active state by the four FFs 76a, 76b, 76c, and 76d. Then, four hold slave flags OUTS1, OUTS2, OUTS3, and OUTS4 corresponding to the four delay slave flags DLYS1, DLYS2, DLYS3, and DLYS4 are output.

スキュー算出回路（第２スキュー算出回路）６８は、保持マスタフラグＯＵＴＭ１，ＯＵＴＭ２，ＯＵＴＭ３，ＯＵＴＭ４の代わりに、保持スレーブフラグＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ４が入力されることを除いて、図４に示すスキュー算出回路４８と同じ構成のものである。
つまり、スキュー算出回路６８は、表２に示すように、保持回路６６から出力された４本の保持スレーブフラグＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ４の状態に応じて、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間のスキューを算出し、スキュー設定値を出力する。 The skew calculation circuit (second skew calculation circuit) 68 is shown in FIG. 4 except that the holding slave flags OUTS1, OUTS2, OUTS3, and OUTS4 are input instead of the holding master flags OUTM1, OUTM2, OUTM3, and OUTM4. The configuration is the same as that of the skew calculation circuit 48.
That is, as shown in Table 2, the skew calculation circuit 68 generates a master clock CLKM and a slave clock CLKS according to the states of the four holding slave flags OUTS1, OUTS2, OUTS3, and OUTS4 output from the holding circuit 66. The skew is calculated, and the skew setting value is output.

位相判定回路７０は、マスタフラグｓｙｎｃＭおよびスレーブフラグｓｙｎｃＳに基づいて、つまり、マスタフラグｓｙｎｃＭがアクティブ状態へ遷移するタイミングが、スレーブフラグｓｙｎｃＳがアクティブ状態へ遷移するタイミングよりも早いのか遅いのかに基づいて、マスタクロックＣＬＫＭとスレーブクロックＣＬＫＳとの間の位相関係を判定し、位相判定信号を出力するものである。
位相判定回路７０は、ＦＦ８２によって構成されている。 The phase determination circuit 70 is based on the master flag syncM and the slave flag syncS, that is, based on whether the timing at which the master flag syncM transitions to the active state is earlier or later than the timing at which the slave flag syncS transitions to the active state. The phase relationship between the master clock CLKM and the slave clock CLKS is determined and a phase determination signal is output.
The phase determination circuit 70 is configured by an FF 82.

ＦＦ８２のデータ入力端子ＤにはマスタフラグｓｙｎｃＭが入力され、クロック入力端子ＣＫにはスレーブフラグｓｙｎｃＳが入力され、リセット入力端子ＲＢにはリセット信号が入力される。ＦＦ８２のデータ出力端子Ｑからは位相判定信号が出力される。 A master flag syncM is input to the data input terminal D of the FF 82, a slave flag syncS is input to the clock input terminal CK, and a reset signal is input to the reset input terminal RB. A phase determination signal is output from the data output terminal Q of the FF 82.

ＦＦ８２は、リセットにより初期化される。これにより、ＦＦ８２からは、この例の場合、ローレベルの位相判定信号が出力される。
リセットが解除された後、ＦＦ８２には、スレーブフラグｓｙｎｃＳがアクティブ状態であるハイレベルへ遷移するタイミングに同期してマスタフラグｓｙｎｃＭが保持される。
ここで、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングが、マスタフラグｓｙｎｃＭがハイレベルへ遷移するタイミングよりも遅い場合、位相判定信号はハイレベルとなる。一方、マスタフラグｓｙｎｃＭがハイレベルへ遷移するタイミングが、スレーブフラグｓｙｎｃＳがハイレベルへ遷移するタイミングよりも遅い場合、位相判定信号はローレベルとなる。 The FF 82 is initialized by reset. As a result, the FF 82 outputs a low-level phase determination signal in this example.
After the reset is released, the master flag syncM is held in the FF 82 in synchronization with the timing at which the slave flag syncS transitions to the active high level.
Here, when the timing at which the slave flag syncS transitions to the high level is later than the timing at which the master flag syncM transitions to the high level, the phase determination signal is at the high level. On the other hand, when the timing at which the master flag syncM transitions to the high level is later than the timing at which the slave flag syncS transitions to the high level, the phase determination signal is at the low level.

切替回路７２は、ＦＦ８２から出力された位相判定信号に基づいて、スレーブクロックＣＬＫＳがマスタクロックＣＬＫＭよりも遅いと判定された場合に、この例では、位相判定信号がハイレベルの場合に、スキュー算出回路４８から出力されたスキュー設定値を出力し、位相判定信号により、マスタクロックＣＬＫＭがスレーブクロックＣＬＫＳよりも遅いと判定された場合に、この例では、位相判定信号がローレベルの場合に、スキュー算出回路６８から出力されたスキュー設定値を出力するように切り替えるものである。
切替回路７２は、マルチプレクサ８４によって構成されている。 When it is determined that the slave clock CLKS is slower than the master clock CLKM based on the phase determination signal output from the FF 82, the switching circuit 72 calculates the skew when the phase determination signal is high in this example. When the skew setting value output from the circuit 48 is output and it is determined by the phase determination signal that the master clock CLKM is slower than the slave clock CLKS, in this example, when the phase determination signal is at a low level, the skew is The skew setting value output from the calculation circuit 68 is switched to be output.
The switching circuit 72 is configured by a multiplexer 84.

マルチプレクサ８４のデータ入力端子Ａ０，Ａ１には、各々、スキュー算出回路６８，４８から出力されるスキュー設定値が入力され、選択入力端子Ｓには、位相判定回路７０から出力される位相判定信号が入力される。マルチプレクサ８４の出力端子Ｙからは、位相判定信号に応じて、スキュー算出回路６８，４８から出力されるスキュー設定値のうちの一方のスキュー設定値が出力される。 The skew setting values output from the skew calculation circuits 68 and 48 are input to the data input terminals A0 and A1 of the multiplexer 84, respectively, and the phase determination signal output from the phase determination circuit 70 is input to the selection input terminal S. Entered. From the output terminal Y of the multiplexer 84, one of the skew setting values output from the skew calculation circuits 68 and 48 is output in accordance with the phase determination signal.

位相判定信号がハイレベルの場合、マルチプレクサ８４からは、スキュー算出回路４８から出力されたスキュー設定値が出力され、ローレベルの場合、スキュー算出回路６８から出力されたスキュー設定値が出力される。 When the phase determination signal is at a high level, the multiplexer 84 outputs the skew setting value output from the skew calculation circuit 48. When the phase determination signal is at a low level, the skew setting value output from the skew calculation circuit 68 is output.

つまり、図７に示すスキュー検出回路３４であれば、スレーブフラグｓｙｎｃＳがアクティブ状態へ遷移するタイミングが、マスタフラグｓｙｎｃＭがアクティブ状態へ遷移するタイミングよりも遅い場合も、逆に、マスタフラグｓｙｎｃＭがアクティブ状態へ遷移するタイミングが、スレーブフラグｓｙｎｃＳがアクティブ状態へ遷移するタイミングよりも遅い場合も、スレーブクロックＣＬＫＳの位相を調整することができる。 That is, in the case of the skew detection circuit 34 shown in FIG. 7, the master flag syncM is active when the timing at which the slave flag syncS transitions to the active state is later than the timing at which the master flag syncM transitions to the active state. Even when the timing of transition to the state is later than the timing of transition of the slave flag syncS to the active state, the phase of the slave clock CLKS can be adjusted.

なお、マスタフラグ生成回路２４、スレーブフラグ生成回路４２，６２、遅延回路４４，６４、保持回路４６，６６、スキュー算出回路４８，６８、位相判定回路７０、切替回路７２等の具体的な回路構成は何ら限定されない。 Specific circuit configurations of the master flag generation circuit 24, the slave flag generation circuits 42 and 62, the delay circuits 44 and 64, the holding circuits 46 and 66, the skew calculation circuits 48 and 68, the phase determination circuit 70, the switching circuit 72, and the like. Is not limited at all.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

１０、９０クロック位相調整回路
１２、９２マスタチップ
１４、９４スレーブチップ
１６、２０、３０分周回路
１８、２８ＰＬＬ回路
２２、３２内部回路
２４マスタフラグ生成回路
３４スキュー検出回路
３６位相調整回路
３８、７８ロックタイムマスクカウンタ
４０、５２、５６ａ、５６ｂ、５６ｃ、５６ｄ、７６ａ、７６ｂ、７６ｃ、７６ｄ、８０、８２フリップフロップ（ＦＦ）
４２、６２スレーブフラグ生成回路
４４、６４遅延回路
４６、６６保持回路
４８、６８スキュー検出回路
５０ＯＲ回路
５４ａ、５４ｂ、５４ｃ、５４ｄ、７４ａ、７４ｂ、７４ｃ、７４遅延素子
５８、６０外部接続端子
７０位相判定回路
７２切替回路
８４マルチプレクサ 10, 90 Clock phase adjustment circuit 12, 92 Master chip 14, 94 Slave chip 16, 20, 30 Frequency division circuit 18, 28 PLL circuit 22, 32 Internal circuit 24 Master flag generation circuit 34 Skew detection circuit 36 Phase adjustment circuit 38, 78 Lock time mask counter 40, 52, 56a, 56b, 56c, 56d, 76a, 76b, 76c, 76d, 80, 82 Flip-flop (FF)
42, 62 Slave flag generation circuit 44, 64 Delay circuit 46, 66 Holding circuit 48, 68 Skew detection circuit 50 OR circuit 54a, 54b, 54c, 54d, 74a, 74b, 74c, 74 Delay element 58, 60 External connection terminal 70 Phase determination circuit 72 Switching circuit 84 Multiplexer

Claims

A clock phase adjustment circuit used in a semiconductor device having a multi-chip configuration on which a master chip and one or more slave chips are mounted,
The master chip is
A first PLL circuit for generating a first multiplied clock by multiplying a low-speed clock;
A first frequency divider that divides the first multiplied clock to generate a master clock;
A master flag generation circuit that generates a master flag that changes only once from an inactive state to an active state at a timing that represents the phase of the master clock after the reset is released;
Each of the one or more slave chips is
A second PLL circuit for generating a second multiplied clock by multiplying the low-speed clock supplied from the master chip;
A second frequency dividing circuit for generating a slave clock by dividing the second multiplied clock;
Based on the master flag supplied from the master chip and the slave flag that changes only once from the inactive state to the active state at a timing indicating the phase of the slave clock after the reset is released, A skew detection circuit that detects a skew between a clock and the slave clock and outputs a skew setting value;
A clock phase, comprising: a phase adjustment circuit that adjusts the phase of the slave clock so that the master clock and the slave clock have a preset phase relationship according to the skew setting value. Adjustment circuit.

The master flag generation circuit
A first mask circuit that masks the master clock for a period corresponding to a lock time of the first PLL circuit after the reset is released;
The master flag in the inactive state is output by the reset, the master flag in the active state is synchronized with the master clock in the first cycle output after the reset is canceled and masked by the first mask circuit The clock phase adjustment circuit according to claim 1, further comprising: a master flag output circuit that continuously outputs the master flag in an active state.

The skew detection circuit includes:
The slave flag in the inactive state is output by the reset, and the slave flag in the active state is output in synchronization with the slave clock of the next cycle in which the master flag becomes active after the reset is released. Then, a slave flag generation circuit that continues to output the slave flag in an active state,
A first delay circuit for delaying the master flags by different times and outputting two or more delayed master flags;
A first holding circuit that holds each of the two or more delayed master flags in synchronization with a timing at which the slave flag transitions to an active state, and outputs two or more held master flags;
3. A first skew calculation circuit that calculates a skew between the master clock and the slave clock and outputs the skew setting value according to the state of the two or more holding master flags. The clock phase adjustment circuit described.

The first delay circuit delays the master flag by different times within a time range of a slave clock phase adjusted by the phase adjustment circuit, and outputs two or more delayed master flags. 4. The clock phase adjustment circuit according to 3.

The skew detection circuit includes:
The slave flag in an inactive state is output by the reset, the reset is canceled, and in synchronization with the slave clock of the first cycle output after being masked for a period corresponding to the lock time of the second PLL circuit. A slave flag generation circuit that outputs the slave flag in an active state and then continues to output the slave flag in an active state;
A first delay circuit for delaying the master flags by different times and outputting two or more delayed master flags;
A first holding circuit that holds each of the two or more delayed master flags in synchronization with a timing at which the slave flag transitions to an active state, and outputs two or more held master flags;
A first skew calculating circuit that calculates a skew between the master clock and the slave clock and outputs the skew setting value according to the state of the two or more holding master flags;
A second delay circuit that delays the slave flags for different times and outputs two or more delayed slave flags;
A second holding circuit that holds each of the two or more delayed slave flags in synchronization with a timing at which the master flag transitions to an active state, and outputs two or more held slave flags;
A second skew calculating circuit that calculates a skew between the master clock and the slave clock according to the state of the two or more holding slave flags, and outputs the skew setting value;
A phase determination circuit for determining a phase relationship between the master clock and the slave clock based on the master flag and the slave flag and outputting a phase determination signal;
When it is determined that the slave clock is slower than the master clock based on the phase determination signal, the skew setting value output from the first skew calculation circuit is output, and the master clock is output from the slave clock. 3. The clock phase adjustment circuit according to claim 1, further comprising: a switching circuit that switches to output the skew setting value output from the second skew calculation circuit when it is determined that the second skew calculation circuit is late.

The slave flag generation circuit
A second mask circuit that masks the slave clock for a period corresponding to a lock time of the second PLL circuit after the reset is released;
The slave flag in the inactive state is output by the reset, the slave flag in the active state is synchronized with the slave clock of the first cycle output after the reset is released and masked by the second mask circuit outputs, then, the clock phase adjustment circuit according to claim 5 and a slave flag output circuit continues to output the slave flag in the active state.

The first delay circuit delays the master flag by different times within a time range of a slave clock phase adjusted by the phase adjustment circuit, and outputs two or more delayed master flags. The clock phase adjusting circuit according to 5 or 6 .

The second delay circuit delays each of the slave flags by different times within a time range of a slave clock phase adjusted by the phase adjustment circuit, and outputs two or more delayed slave flags. The clock phase adjustment circuit according to any one of 5 to 7 .

The phase adjustment circuit is provided in an internal circuit of the slave chip,
The slave clock and the skew setting value are supplied to an internal circuit of the slave chip,
An internal circuit of the slave chip, by the phase adjusting circuit, according to any one of the skew setting value claim 3 phase is to operate in synchronization with the adjusted slave clock according to the 8 Clock phase adjustment circuit.

The phase adjustment circuit is provided outside the internal circuit of the slave chip,
The slave clock and the skew setting value are supplied to the phase adjustment circuit,
Wherein the phase adjusting circuit, the slave clock whose phase is adjusted in accordance with the skew setting value, a clock phase adjustment circuit according to any one of claims 3-8 to be supplied to the internal circuit of the slave chip.