JP6386106B2 - Method for depositing layers in vias or trenches and products obtained by the method - Google Patents

Method for depositing layers in vias or trenches and products obtained by the method Download PDF

Info

Publication number
JP6386106B2
JP6386106B2 JP2016575144A JP2016575144A JP6386106B2 JP 6386106 B2 JP6386106 B2 JP 6386106B2 JP 2016575144 A JP2016575144 A JP 2016575144A JP 2016575144 A JP2016575144 A JP 2016575144A JP 6386106 B2 JP6386106 B2 JP 6386106B2
Authority
JP
Japan
Prior art keywords
layer
deposition
substrate
depositing
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016575144A
Other languages
Japanese (ja)
Other versions
JP2017520683A5 (en
JP2017520683A (en
Inventor
ダラム ゴサイン,
ダラム ゴサイン,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2017520683A publication Critical patent/JP2017520683A/en
Publication of JP2017520683A5 publication Critical patent/JP2017520683A5/en
Application granted granted Critical
Publication of JP6386106B2 publication Critical patent/JP6386106B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04Coating on selected surface areas, e.g. using masks
    • C23C14/046Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34Sputtering
    • C23C14/35Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/34Gas-filled discharge tubes operating with cathodic sputtering

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

[0001]実施形態は、ビア又はトレンチを充填する層の堆積、ビア又はトレンチの中に充填された材料で製造されたデバイス、及びビア又はトレンチの中に充填された材料で層を堆積するための装置に関する。具体的には、実施形態は、材料を、基板の上に堆積された第1の層に設けられたビア又はトレンチの中に堆積するための方法、基板上にトランジスタを製造する方法、電子デバイスのための層スタック、及び電子デバイスに関する。   [0001] Embodiments for depositing a layer filling a via or trench, for a device made of a material filled in the via or trench, and for depositing a layer with the material filled in the via or trench Relating to the device. Specifically, embodiments relate to a method for depositing material in a via or trench provided in a first layer deposited on a substrate, a method for manufacturing a transistor on a substrate, an electronic device A layer stack for and an electronic device.

[0002]多くの用途において、基板、例えば、ガラス基板上に薄い層を堆積することが望まれる。従来、基板は、コーティング装置の種々のチャンバの中でコーティングされる。幾つかの用途では、基板は、気相堆積技法を用いて真空の中でコーティングされる。基板上に材料を堆積する方法が幾つか知られている。例えば、基板は、物理的気相堆積(PVD)プロセス、化学気相堆積(CVD)プロセス、又はプラズマ化学気相堆積(PECVD)プロセスなどによってコーティングされてよい。典型的に、これらのプロセスは、コーティングすべき基板が配置される処理装置や処理チャンバの中で実施される。   [0002] In many applications, it is desirable to deposit a thin layer on a substrate, eg, a glass substrate. Conventionally, substrates are coated in various chambers of a coating apparatus. In some applications, the substrate is coated in a vacuum using vapor deposition techniques. Several methods are known for depositing material on a substrate. For example, the substrate may be coated such as by a physical vapor deposition (PVD) process, a chemical vapor deposition (CVD) process, or a plasma enhanced chemical vapor deposition (PECVD) process. Typically, these processes are performed in a processing apparatus or processing chamber in which the substrate to be coated is placed.

[0003]ここ数年、電子デバイス、特に光電子デバイスの価格が大幅に下がった。さらに、ディスプレイの画素密度が引き続き増加している。TFTディスプレイに関しては、高密度なTFT集積化が望まれている。しかしながら、デバイスの中の薄膜トランジスタ(TFT)の数が増加しているにも関わらず、歩留りを上昇させ、製造コストを引き下げようと試みられている。   [0003] Over the past few years, the price of electronic devices, especially optoelectronic devices, has dropped significantly. Furthermore, the pixel density of the display continues to increase. For TFT displays, high density TFT integration is desired. However, despite the increasing number of thin film transistors (TFTs) in the device, attempts have been made to increase yield and reduce manufacturing costs.

[0004]例えば、ディスプレイの画素密度増加の一態様は、LTPS−TFTの利用である。LTPS−TFTは、例えば、LCD又はAMOLEDディスプレイに使用することができる。LTPS−TFTの製造中、ビアは導電性材料で充填される。画素数の増加、すなわち、TFTの数の増加によって、導電性材料で充填されるべきビアのアスペクト比がより高くなる。スパッタリング処理を用いてビアを充填することは、製造コスト、及びプロセをスケールアップする潜在性という観点で有益である。さらに、ビア又はトレンチを充填しなければならない他の用途(すなわち、LTPS−TFTの製造以外の用途)も、改善されたプロセスによって恩恵を受けることができる。   [0004] For example, one aspect of increasing the pixel density of a display is the use of LTPS-TFT. LTPS-TFT can be used for LCD or AMOLED display, for example. During the manufacture of LTPS-TFT, the via is filled with a conductive material. Increasing the number of pixels, ie, the number of TFTs, increases the aspect ratio of vias that are to be filled with conductive material. Filling vias using a sputtering process is beneficial in terms of manufacturing costs and the potential to scale up the process. In addition, other applications that must fill vias or trenches (ie, applications other than manufacturing LTPS-TFTs) can also benefit from improved processes.

[0005]PVDプロセスにおいては、堆積材料は、ターゲットの中に固相で存在し得る。エネルギー粒子をターゲットに衝突させることによって、ターゲット材料の原子、すなわち堆積される材料の原子がターゲットから放出される。ターゲット材料の原子は、コーティングされる基板上に堆積される。PVDプロセスにおいては、スパッタ材料、すなわち基板上に堆積される材料は、様々な方法で構成されてもよい。例えば、ターゲットは、堆積される材料から製作してもよいし、堆積される材料が固定されるバッキング要素(backing element)を有してもよい。堆積される材料を含むターゲットは、堆積チャンバの中で予め決められた位置で支持されたり、固定されたりする。   [0005] In PVD processes, the deposited material can be in a solid phase in the target. By bombarding the target with energetic particles, atoms of the target material, ie atoms of the material to be deposited, are released from the target. The atoms of the target material are deposited on the substrate to be coated. In the PVD process, the sputtered material, i.e. the material deposited on the substrate, may be configured in various ways. For example, the target may be fabricated from the material being deposited or may have a backing element to which the deposited material is secured. The target containing the material to be deposited is supported or fixed at a predetermined location in the deposition chamber.

[0006]通常、スパッタリングは、マグネトロンスパッタリングとして実行され得る。マグネトロンスパッタリングでは、スパッタリング条件を改善するため、プラズマを閉じ込めるように磁石アセンブリが利用される。基板上に所望の層堆積を得るため、プラズマ分布、プラズマ特性、及びその他の堆積パラメータを制御する必要がある。例えば、所望の層特性を有する均一な層が望ましい。したがって、光電子デバイス及びその他の大規模デバイスの製造に対する需要増加を考慮すると、ディスプレイなどのデバイスの製造のためのプロセスをさらに改善する必要がある。   [0006] Typically, sputtering can be performed as magnetron sputtering. Magnetron sputtering uses a magnet assembly to confine the plasma to improve sputtering conditions. In order to obtain the desired layer deposition on the substrate, the plasma distribution, plasma properties, and other deposition parameters need to be controlled. For example, a uniform layer having the desired layer properties is desirable. Thus, given the growing demand for optoelectronic devices and other large-scale device manufacturing, there is a need to further improve the process for manufacturing devices such as displays.

[0007]上記を踏まえ、材料をビア又はトレンチの中に堆積する方法、基板上にトランジスタを製造する方法、層スタック、及び電子デバイスが提供される。   [0007] In light of the above, methods for depositing material in vias or trenches, methods for fabricating transistors on a substrate, layer stacks, and electronic devices are provided.

[0008]一実施形態によると、材料を、基板の上に堆積された第1の層に設けられたビア又はトレンチの中に堆積するための方法が提供される。この方法は、ビア又はトレンチを有する第1の層を設けることと、第2の層の第1の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第1の部分の堆積が、第1の磁石配置を有するマグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第1の堆積方向となる第1の角座標で設けられる、堆積することと、第2の層の第2の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第2の部分の堆積が、マグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第2の堆積方向となる第2の角座標で設けられ、第2の角座標が第1の角座標とは異なる、堆積することとを含む。一実施例によると、第1の磁石配置は、第1の回転軸の周りで回転可能であり得る。   [0008] According to one embodiment, a method is provided for depositing material into a via or trench provided in a first layer deposited over a substrate. The method includes providing a first layer having a via or a trench and depositing a first portion of the second layer on the first layer having a via or a trench, Deposition of the first portion of the layer is performed with a magnetron sputter cathode having a first magnet arrangement, the first magnet arrangement being provided with a first angular coordinate resulting in a first deposition direction. Depositing a second portion of the second layer over the first layer having vias or trenches, wherein the second portion of the second layer is deposited at the magnetron sputter cathode. Performing and depositing, wherein the first magnet arrangement is provided with a second angular coordinate that results in a second deposition direction, the second angular coordinate being different from the first angular coordinate. According to one embodiment, the first magnet arrangement can be rotatable about a first axis of rotation.

[0009]別の実施形態によると、基板上にトランジスタを製造するための方法が提供される。この方法は、材料を、基板の上に堆積された第1の層に設けられたビア又はトレンチの中に堆積することを含む。材料をビア又はトレンチの中に堆積することは、ビア又はトレンチを有する第1の層を設けることと、第2の層の第1の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第1の部分の堆積が、第1の回転軸の周りで回転可能な第1の磁石配置を有するマグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第1の堆積方向となる第1の角座標で設けられる、堆積することと、第2の層の第2の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第2の部分の堆積が、マグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第2の堆積方向となる第2の角座標で設けられ、第2の角座標が第1の角座標とは異なる、堆積することとを含む。   [0009] According to another embodiment, a method is provided for fabricating a transistor on a substrate. The method includes depositing material in vias or trenches provided in a first layer deposited on the substrate. Depositing the material into the via or trench includes providing a first layer having a via or trench and depositing a first portion of the second layer on the first layer having a via or trench. The deposition of the first portion of the second layer is performed with a magnetron sputter cathode having a first magnet arrangement rotatable about a first axis of rotation, wherein the first magnet arrangement is Depositing a second portion of the second layer over the first layer with vias or trenches, resulting in a first angular coordinate resulting in a first deposition direction. Wherein the deposition of the second portion of the second layer is performed at the magnetron sputter cathode, and the first magnet arrangement is provided at a second angular coordinate resulting in a second deposition direction, The angular coordinates of the .

[0010]さらに別の実施形態によれば、電子デバイスのための層スタックが提供される。層スタックは、基板の上に堆積された材料の第1の層及び第2の層を含む。第1の層及び第2の層は、材料を基板の上に堆積された第1の層に設けられたビア又はトレンチの中に堆積するための方法で堆積される。この方法は、ビア又はトレンチを有する第1の層を設けることと、第2の層の第1の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第1の部分の堆積が、第1の回転軸の周りで回転可能な第1の磁石配置を有するマグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第1の堆積方向となる第1の角座標で設けられる、堆積することと、第2の層の第2の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第2の部分の堆積が、マグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第2の堆積方向となる第2の角座標で設けられ、第2の角座標が第1の角座標とは異なる、堆積することとを含む。   [0010] According to yet another embodiment, a layer stack for an electronic device is provided. The layer stack includes a first layer and a second layer of material deposited on a substrate. The first layer and the second layer are deposited in a manner for depositing material into vias or trenches provided in the first layer deposited on the substrate. The method includes providing a first layer having a via or a trench and depositing a first portion of the second layer on the first layer having a via or a trench, Deposition of the first portion of the layer is performed with a magnetron sputter cathode having a first magnet arrangement rotatable about a first axis of rotation, the first magnet arrangement resulting in a first deposition direction and Depositing a second portion of the second layer over the first layer having vias or trenches, the first layer having a first angular coordinate comprising: The deposition of the two parts is carried out with a magnetron sputter cathode, the first magnet arrangement is provided with a second angular coordinate resulting in a second deposition direction, the second angular coordinate being the first angular coordinate Different from depositing.

[0011]さらに別の実施形態によれば、電子デバイスが提供される。電子デバイスは、層スタックを含む。層スタックは、基板の上に堆積された材料の第1の層及び第2の層を含む。第1の層及び第2の層は、材料を、基板の上に堆積された第1の層に設けられたビア又はトレンチの中に堆積するための方法で堆積される。この方法は、ビア又はトレンチを有する第1の層を設けることと、第2の層の第1の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第1の部分の堆積が、第1の回転軸の周りで回転可能な第1の磁石配置を有するマグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第1の堆積方向となる第1の角座標で設けられる、堆積することと、第2の層の第2の部分をビア又はトレンチを有する第1の層の上に堆積することであって、第2の層の第2の部分の堆積が、マグネトロンスパッタカソードで実行され、第1の磁石配置が、結果として第2の堆積方向となる第2の角座標で設けられ、第2の角座標が第1の角座標とは異なる、堆積することとを含む。   [0011] According to yet another embodiment, an electronic device is provided. The electronic device includes a layer stack. The layer stack includes a first layer and a second layer of material deposited on a substrate. The first layer and the second layer are deposited in a manner for depositing material into vias or trenches provided in the first layer deposited on the substrate. The method includes providing a first layer having a via or a trench and depositing a first portion of the second layer on the first layer having a via or a trench, Deposition of the first portion of the layer is performed with a magnetron sputter cathode having a first magnet arrangement rotatable about a first axis of rotation, the first magnet arrangement resulting in a first deposition direction and Depositing a second portion of the second layer over the first layer having vias or trenches, the first layer having a first angular coordinate comprising: The deposition of the two parts is carried out with a magnetron sputter cathode, the first magnet arrangement is provided with a second angular coordinate resulting in a second deposition direction, the second angular coordinate being the first angular coordinate Different from depositing.

[0012]さらなる利点、特徴、態様、及び詳細は、従属請求項、本明細書の説明、及び添付図面から明らかである。   [0012] Further advantages, features, aspects and details will be apparent from the dependent claims, the description herein and the accompanying drawings.

[0013]本発明の上記の特徴を詳細に理解することができるよう、実施形態を参照することによって、上記で簡潔に概説した本発明のより詳細な説明を得ることができる。添付の図面は、本発明の実施形態に関連し、以下において説明される。   [0013] A more detailed description of the invention, briefly outlined above, may be obtained by reference to the embodiments so that the above features of the invention can be understood in detail. The accompanying drawings relate to embodiments of the invention and are described below.

実施形態に係る層スタックが堆積されている基板の一部の概略図を示す。FIG. 2 shows a schematic view of a portion of a substrate on which a layer stack according to an embodiment is deposited. 実施形態に係る層スタックが堆積されている基板の一部の概略図を示す。FIG. 2 shows a schematic view of a portion of a substrate on which a layer stack according to an embodiment is deposited. 本明細書に記載され、図1Aから1に対応する実施形態に従って、基板の上に材料の層を堆積するための方法を示すフロー図を示す。Described herein, in accordance with the embodiments corresponding to 1 I of Figure 1A, it shows a flow diagram illustrating a method for depositing a layer of material on a substrate. 本明細書に記載された実施形態に係る、第1の処理条件で材料の層を堆積する装置の概略図を示す。FIG. 2 shows a schematic diagram of an apparatus for depositing a layer of material at a first processing condition, according to an embodiment described herein. 本明細書に記載された実施形態に係る、第2の処理条件で材料の層を堆積する装置の概略図を示す。FIG. 6 shows a schematic diagram of an apparatus for depositing a layer of material at a second processing condition, according to embodiments described herein. 本明細書に記載された実施形態に係る、第1及び第2の処理条件を示す。FIG. 6 illustrates first and second processing conditions according to embodiments described herein. FIG. 本明細書に記載された実施形態に従って、堆積された層の概略的な結果を示し、図5Aは、層の第1の部分を示し、図5Bは、層の第1及び第2の部分を示す。FIG. 5A shows a schematic result of a deposited layer according to an embodiment described herein, FIG. 5A shows a first portion of the layer, and FIG. 5B shows a first and second portion of the layer. Show. 本明細書に記載された実施形態に従って、基板の上に材料の層を堆積するための方法を示すフロー図を示す。FIG. 3 shows a flow diagram illustrating a method for depositing a layer of material on a substrate in accordance with embodiments described herein.

[0021]ここで、本発明の様々な実施形態について、詳細に参照する。これらの実施形態の1つ又は複数の実施例を図に示す。図面に関する以下の説明の中で、同一の参照番号は、同一の構成要素を指す。下記において、個々の実施形態に関する違いのみが説明される。各実施例は、本発明の説明として提供されているが、本発明を限定することを意図するものではない。さらに、一実施形態の一部として例示又は説明される特徴は、他の実施形態で用いられるか、又は他の実施形態で併用されてもよい。それにより、さらなる実施形態が生み出される。本説明には、このような修正例及変形例が含まれることが意図されている。   [0021] Reference will now be made in detail to various embodiments of the invention. One or more examples of these embodiments are illustrated in the figures. Within the following description of the drawings, the same reference numbers refer to the same components. In the following, only the differences with respect to the individual embodiments are described. Each example is provided by way of explanation of the invention, and is not intended as a limitation of the invention. Furthermore, features illustrated or described as part of one embodiment may be used in other embodiments or combined in other embodiments. Thereby, further embodiments are created. This description is intended to include such modifications and variations.

[0022]本明細書に記載された実施形態によると、層スタックは、ビア又はトレンチを充填するように設けられ、ステップカバレッジは、例えば、線源における磁石アセンブリの種々の角座標を設けることによって改善される。例えば、線源は、回転カソード又は回転可能なカソードによって設けられ得る。   [0022] According to embodiments described herein, the layer stack is provided to fill vias or trenches, and step coverage is provided, for example, by providing various angular coordinates of the magnet assembly in the source. Improved. For example, the source can be provided by a rotating cathode or a rotatable cathode.

[0023]図1Aは、第1の堆積処理202(図2を参照)の後の層スタック150を示す。アクティブチャネル層152が基板151の上に堆積される。アクティブチャネル層152は、アクティブチャネル152a、源領域152s、及びドレイン領域152dを含む。典型的な実施形態によると、アクティブチャネル層152は、ポリシリコン層であってもよい。ポリシリコン層は、例えば、スパッタリンカソードからのシリコンの堆積、及び堆積されたシリコン層の結晶化によって
製造され得る。典型的な実施形態によると、結晶化処理は、レーザ処理、触媒処理、又は別の処理によって実行され得る。
[0023] FIG. 1A shows the layer stack 150 after the first deposition process 202 (see FIG. 2). An active channel layer 152 is deposited on the substrate 151. The active channel layer 152 includes an active channel 152a, a source region 152s, and a drain region 152d. According to an exemplary embodiment, the active channel layer 152 may be a polysilicon layer. The polysilicon layer can be produced, for example, by deposition of silicon from a sputtered cathode and crystallization of the deposited silicon layer. According to exemplary embodiments, the crystallization process may be performed by laser processing, catalytic processing, or another process.

[0024]一実施例によると、エキシマレーザアニール(ELA)を使用してもよい。別の実施例によると、パルス高速熱アニーリング(PRTA:pulsed rapid thermal annealing)技法を用いる増強された金属誘起横方向結晶化(MILC)を使用してもよい。さらに別の技法は、連続粒界結晶シリコン(CGS)方法、連続波(CW)レーザ方法、及び順次横方向結晶化(SLS)を含む。典型的に、これらの処理は、基板151の破損を避けるためにエネルギー衝撃が十分に少ないアニール処理を含む。   [0024] According to one embodiment, excimer laser annealing (ELA) may be used. According to another embodiment, enhanced metal induced lateral crystallization (MILC) using pulsed rapid thermal annealing (PRTA) techniques may be used. Yet another technique includes a continuous grain boundary crystalline silicon (CGS) method, a continuous wave (CW) laser method, and sequential lateral crystallization (SLS). Typically, these processes include an annealing process that has a sufficiently low energy impact to avoid damage to the substrate 151.

[0025]ガラス基板上でTFTを製造する技法は、アモルファスシリコン(a−Si)処理及び低温ポリシリコン(LTPS)処理を含む。a−Si処理とLTPS処理との間の主な違いは、デバイスの電気特性及び処理の複雑性である。低温ポリシリコンTFT処理は、可動性がより高いが、低温ポリシリコンTFTを製造する処理はより複雑である。a−Si TFTは、可動性がより低いが、a−Si TFTを製造する処理は単純である。本明細書に記載された実施形態によると、低温ポリシリコンTFT処理は、改善することができる。低温ポリシリコンTFT処理は、本明細書に記載された実施形態を有益に利用することができる一実施例である。   [0025] Techniques for fabricating TFTs on glass substrates include amorphous silicon (a-Si) processing and low temperature polysilicon (LTPS) processing. The main difference between the a-Si process and the LTPS process is the electrical properties of the device and the complexity of the process. The low temperature polysilicon TFT process is more mobile, but the process of manufacturing the low temperature polysilicon TFT is more complex. Although a-Si TFTs are less mobile, the process for manufacturing a-Si TFTs is simple. According to the embodiments described herein, low temperature polysilicon TFT processing can be improved. Low temperature polysilicon TFT processing is one example that can beneficially utilize the embodiments described herein.

[0026]図1Bでは、アクティブチャネル層152の上にゲート絶縁体層153が設けられている(図2のボックス204を参照)。図1Aから図1Eで見ることができるように、アクティブチャネル層152、ゲートを形成する材料の層、及びその他の層など、本明細書に記載された層のうちの幾つかは、低温ポリシリコンTFT処理の間に構造化される。例えばエッチングに起因する構造化は、当業者に知られている方法で、本開示に記載されていない任意の方法に従って実行されてもよい。構造化処理が、本明細書に記載された後続の堆積処理の間で利用されるかどうかは、当業者には明らかである。   [0026] In FIG. 1B, a gate insulator layer 153 is provided over the active channel layer 152 (see box 204 in FIG. 2). As can be seen in FIGS. 1A-1E, some of the layers described herein, such as active channel layer 152, layers of material forming the gate, and other layers, are low temperature polysilicon. Structured during TFT processing. For example, structuring resulting from etching may be performed according to any method not described in this disclosure in a manner known to those skilled in the art. It will be apparent to those skilled in the art whether a structuring process is utilized during the subsequent deposition processes described herein.

[0027]図1Cは、層の第1の部分162を示す。本明細書に記載された実施形態によると、第1の部分162は、基板上に堆積される材料の第1の堆積方向で、且つ柱状成長で堆積される(図2のボックス206参照)。第1の堆積方向は、結果として第1の柱状成長方向となる。図1Dは、層の第2の部分164を示す。本明細書に記載された実施形態によると、第2の部分164は、基板上に堆積される材料の第2の堆積方向で、且つ柱状成長で堆積される(図2のボックス208参照)。第2の堆積方向は、結果として第2の柱状成長方向となる。本明細書に記載された実施形態によると、堆積方向は、主要堆積方向又は平均堆積方向と呼ばれてもよい。例えば、堆積分布は、何らかの方向的な広がりをもつかもしれないが、典型的には、材料の主要方向又は平均方向をもつ。   [0027] FIG. 1C shows a first portion 162 of the layer. According to the embodiments described herein, the first portion 162 is deposited in a first deposition direction of material deposited on the substrate and with columnar growth (see box 206 in FIG. 2). The first deposition direction results in the first columnar growth direction. FIG. 1D shows the second portion 164 of the layer. According to the embodiments described herein, the second portion 164 is deposited in a second deposition direction of material deposited on the substrate and with columnar growth (see box 208 in FIG. 2). The second deposition direction results in a second columnar growth direction. According to the embodiments described herein, the deposition direction may be referred to as the main deposition direction or the average deposition direction. For example, the deposition distribution may have some directional extent, but typically has a major or average direction of material.

[0028]本明細書に記載された実施形態によると、材料の層は、基板、すなわち、単一層の物理的特性を有する層の上に堆積され、材料の層は、第1の柱状成長方向及び第2の柱状成長方向を含み、第2の柱状成長方向は、第1の柱状成長方向と異なる。本明細書に記載された実施形態によると、柱状成長の処理パラメータは、以下の通りであり得る。例示的な処理パラメータは、モリブデンの堆積を指し、その他の材料の位置は、このようなその他の材料の柱状成長に対するその他の処理パラメータを有してもよい。   [0028] According to embodiments described herein, a layer of material is deposited on a substrate, ie, a layer having a single layer physical property, and the layer of material is in a first columnar growth direction. And the second columnar growth direction, and the second columnar growth direction is different from the first columnar growth direction. According to the embodiments described herein, the process parameters for columnar growth can be as follows. Exemplary processing parameters refer to molybdenum deposition, and other material locations may have other processing parameters for columnar growth of such other materials.

[0029]本明細書で言及されている柱状成長とは、柱状粒子を有する形態として理解される。粒子は、一方向、すなわち、柱に沿って、著しく大きな長さを有し、これは、柱状成長方向と呼ばれる。幾つかの実施形態によると、柱状成長は、20nmから500nm、又はそれ以上、具体的には、100nmから400nmの膜厚に対して設けられてもよい。さらに別の処理パラメータは、0.1から1Pa、具体的には、0.2から0.5Paの堆積圧力、システム構造に左右され得る、カソード毎に3kWから60kW、より具体的には、カソード毎に20kWから40kWの堆積電力というグループから選択されてもよい。   [0029] Columnar growth referred to herein is understood as a form having columnar grains. The particles have a remarkably large length in one direction, ie along the column, which is referred to as the columnar growth direction. According to some embodiments, columnar growth may be provided for film thicknesses of 20 nm to 500 nm, or more, specifically 100 nm to 400 nm. Yet another processing parameter is 0.1 to 1 Pa, specifically 0.2 to 0.5 Pa deposition pressure, which can depend on the system structure, 3 kW to 60 kW per cathode, more specifically the cathode. Each may be selected from the group of deposition power of 20 kW to 40 kW.

[0030]図2のボックス210で示されているように、イオン注入処理が実行される。イオン注入は、図1Eの矢印90によっても示されている。イオン注入処理は、源領域152s及びドレイン領域152dのためのドーピングをもたらす。トランジスタのゲート電極は、イオン注入処理の間にマスクとして使用される。したがって、自己整合ドーピング処理が実行される。第2の柱状成長方向は第1の柱状成長方向と異なるが、第1の柱状成長方向及び第2の柱状成長方向を考慮すると、イオンがマスク(すなわち、ゲート電極)を通過する可能性は著しく減少する。ゲート電極を通るイオンのチャネリングが減少することにより、アクティブチャネル領域の望まれないドーピングが減少する。   [0030] As shown in box 210 of FIG. 2, an ion implantation process is performed. Ion implantation is also indicated by arrow 90 in FIG. 1E. The ion implantation process provides doping for the source region 152s and the drain region 152d. The gate electrode of the transistor is used as a mask during the ion implantation process. Accordingly, a self-aligned doping process is performed. Although the second columnar growth direction is different from the first columnar growth direction, in consideration of the first columnar growth direction and the second columnar growth direction, the possibility that ions pass through the mask (that is, the gate electrode) is remarkably high. Decrease. By reducing ion channeling through the gate electrode, unwanted doping of the active channel region is reduced.

[0031]本明細書に記載された実施形態によると、ゲート電極層(又はイオン注入を利用する別の用途のための別の層)の厚さは、200nm以上、具体的には300nm以上であってもよい。さらに追加の又は代替の実装形態によると、マスキングのための層の第1の部分及び/又はマスキングのための層の第2の部分の厚さは、40nm以上、具体的には、100nm以上であってもよい。本明細書に記載された幾つかの実施形態に係るゲート電極層は、金属層であってもよく、具体的には、当該層は、MoW層、Mo層、Ti層、Al層、Cu層、MoW、Mo、Ti、Al、Cuのうちの2つ以上を含む層、又はMoW、Mo、Ti、Al、Cuのうちの1つ又は複数の合金を含む層であってもよい。   [0031] According to embodiments described herein, the thickness of the gate electrode layer (or another layer for another application utilizing ion implantation) is 200 nm or more, specifically 300 nm or more. There may be. According to a further or alternative implementation, the thickness of the first part of the layer for masking and / or the second part of the layer for masking is 40 nm or more, in particular 100 nm or more. There may be. The gate electrode layer according to some embodiments described herein may be a metal layer, specifically, the layer is a MoW layer, a Mo layer, a Ti layer, an Al layer, a Cu layer. , MoW, Mo, Ti, Al, a layer containing two or more of Cu, or a layer containing one or more alloys of MoW, Mo, Ti, Al, Cu.

[0032]図1Fは、誘電体層172が設けられる層スタック150を示している(図2のボックス212を参照)。例えば、誘電体層は、層間誘電体であってもよい。誘電体層172は、シリコン酸化層、シリコン窒化物層、シリコン酸窒化物層、又はその他の適切な誘電体層であってもよい。ビア173が誘電体層172の中でエッチングされる。図1Gで示されているように、ビア173は、導電性材料174で充填される(図2のボックス214も参照)。   [0032] FIG. 1F shows a layer stack 150 in which a dielectric layer 172 is provided (see box 212 in FIG. 2). For example, the dielectric layer may be an interlayer dielectric. The dielectric layer 172 may be a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, or other suitable dielectric layer. A via 173 is etched in the dielectric layer 172. As shown in FIG. 1G, the via 173 is filled with a conductive material 174 (see also box 214 in FIG. 2).

[0033]本明細書に記載された他の実施形態と組み合わせることができる、本明細書に記載された実施形態によると、層スタック及び/又はそれに対応するデバイスは、高密度なトランジスタの集積化を有する。例えば、デバイスは、インチ当たり(PPI)300画素以上の画素密度を有してもよい。上記を鑑み、コンタクトホールのサイズが縮小し、コンタクトホール(すなわち、ビア)のテーパ角度が拡大する。本明細書に記載された実施形態によると、第1の堆積方向でビアを充填する層の第1の部分を設けることによって、ステップカバレッジが60%以上改善される。ビアを充填する層の第1の部分を堆積することは、第1の回転軸の周りで回転可能な第1の磁石配置を有するマグネトロンスパッタカソードで実行される。このとき、第1の磁石配置は、結果として第1の堆積方向となる第1の角座標で設けられる。さらに、ビアを充填する層の第2の部分を堆積することは、第1の磁石配置を有するマグネトロンスパッタカソードで実行される。このとき、第1の磁石配置は、結果として第2の堆積方向となる第2の角座標で設けられる。したがって、ステップカバレッジは、マグネトロンの2つ以上の角座標を設けることによって改善され得る。例えば、マグネトロンは、回転可能なスパッタカソードにおいて設けられてもよく、カソードの回転軸に沿って延在する線源を形成する。複数の線源を用いて、且つマグネトロンの種々の角座標で材料を堆積することによって、ステップカバレッジを改善し得ることは予期せぬ結果であった。   [0033] According to embodiments described herein that can be combined with other embodiments described herein, a layer stack and / or a corresponding device can be integrated into a high-density transistor. Have For example, the device may have a pixel density of 300 pixels per inch (PPI) or more. In view of the above, the size of the contact hole is reduced, and the taper angle of the contact hole (ie, via) is increased. According to embodiments described herein, step coverage is improved by more than 60% by providing a first portion of the layer that fills the via in the first deposition direction. Depositing the first portion of the layer filling the via is performed with a magnetron sputter cathode having a first magnet arrangement rotatable about a first axis of rotation. At this time, the first magnet arrangement is provided with a first angular coordinate that results in a first deposition direction. Further, depositing the second portion of the layer filling the via is performed with a magnetron sputter cathode having a first magnet arrangement. At this time, the first magnet arrangement is provided with a second angular coordinate that results in a second deposition direction. Thus, step coverage can be improved by providing more than one angular coordinate of the magnetron. For example, the magnetron may be provided in a rotatable sputter cathode and forms a radiation source that extends along the axis of rotation of the cathode. It was an unexpected result that step coverage could be improved by using multiple sources and depositing material at various angular coordinates of the magnetron.

[0034]本明細書に記載された実施形態によると、ビアは、Mo、W、Mo、Ti、Al、Cu、それらの組み合わせ、及びMo、W、Mo、Ti、Al、Cuを含む合金からなるグループから選択された材料で充填され得る。具体的には、その導電性材料174は、例えば、アルミニウムなどの導電性が高い上述のグループの材料から堆積されてもよく、モリブデン又はチタンなどの材料は接着層として使用されてもよい。   [0034] According to embodiments described herein, the vias are from Mo, W, Mo, Ti, Al, Cu, combinations thereof, and alloys containing Mo, W, Mo, Ti, Al, Cu. It can be filled with a material selected from the group consisting of: Specifically, the conductive material 174 may be deposited from the above group of materials with high conductivity, such as aluminum, and a material such as molybdenum or titanium may be used as the adhesive layer.

[0035]図2のボックス216は、パッシベーション層176(例えば、ラッカーなどの有機パッシベーション層)と、共通電圧電極178との位置を示している。これは、図1Hでも示されている。パッシベーション層はビアが設けられ、このビアは、共通電圧電極178と画素電極182の間に設けられたさらなる誘電体層180の後に画素電極182を設けるために充填され得る(図2のボックス218を参照)。本明細書に記載された他の実施形態と組み合わせることができる、本明細書に記載された実施形態によると、パッシベーション層176内のワイヤも充填する画素電極は、スパッタリングされ得る。例えば、画素電極は、TCO層を形成するために透明導電酸化物(TCO)から堆積されてもよい。本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によると、TCO層は、インジウムスズ酸化物(ITO)層、ドープITO層、不純物ドープZnO、In2O3、SnO2及びCdO、ITO(In2O3:Sn)、AZO(ZnO:Al)、IZO(ZnO:In)、GZO(ZnO:Ga)、或いはZnO、In2O3、及びSnO2の組み合わせを含むか若しくはこれらの組み合わせからなる多成分酸化物のうちの少なくとも1つ、又はそれらの組み合わせを含み得る。   [0035] Box 216 in FIG. 2 shows the position of the passivation layer 176 (eg, an organic passivation layer such as lacquer) and the common voltage electrode 178. This is also shown in FIG. 1H. The passivation layer is provided with vias that can be filled to provide a pixel electrode 182 after a further dielectric layer 180 provided between the common voltage electrode 178 and the pixel electrode 182 (see box 218 in FIG. 2). reference). According to the embodiments described herein, which can be combined with other embodiments described herein, the pixel electrodes that also fill the wires in the passivation layer 176 can be sputtered. For example, the pixel electrode may be deposited from a transparent conductive oxide (TCO) to form a TCO layer. According to some embodiments that can be combined with other embodiments described herein, the TCO layer can be an indium tin oxide (ITO) layer, a doped ITO layer, an impurity doped ZnO, In2O3, SnO2, and CdO. , ITO (In 2 O 3: Sn), AZO (ZnO: Al), IZO (ZnO: In), GZO (ZnO: Ga), or a combination of ZnO, In 2 O 3 and SnO 2 or a combination thereof. It may include at least one of the objects, or a combination thereof.

[0036]図1Aから図1Iに示されている実施例は、ビアの充填を示す。ただし、他の実施形態によると、本明細書に記載された実施形態に係る、改善されたステップカバレッジによる充填は、トレンチの充填に対しても提供することができる。   [0036] The embodiment shown in FIGS. 1A-1I illustrates via filling. However, according to other embodiments, improved step coverage filling according to embodiments described herein can also be provided for trench filling.

[0037]本明細書に記載された他の実施形態と組み合わせることができる実施形態によると、図3A及び図3Bに関連して説明されているように、基板の上に層(例えば、ゲート形成層)を堆積するための装置が提供され得る。図3Aは、本明細書に記載された実施形態に係る堆積装置100の概略断面図を示す。例示的に、内部に層を堆積するための1つの真空チャンバ102が示されている。図3Aで示されているように、さらなるチャンバ102をチャンバ102の隣に設けてもよい。真空チャンバ102は、バルブハウジング104及びバルブユニット105を有するバルブによって、隣接するチャンバから分離され得る。矢印1で示されているように、基板151が載っているキャリア114が真空チャンバ102の中に挿入された後、バルブユニット105を閉じることができる。したがって、真空チャンバ102の中の雰囲気は、例えば、チャンバ102に接続された真空ポンプで技術的真空(technical vacuum)を生成することによって、且つ/又は、処理ガスをチャンバ102内の堆積領域内に挿入することによって、個別に制御することができる。上述のように、多くの大面積領域処理用途において、大面積基板はキャリアによって支持される。しかしながら、本明細書に記載された実施形態は、それに限定されるものではなく、処理装置又は処理システムを通して基板を搬送するその他の搬送要素を使用してもよい。 [0037] According to embodiments that can be combined with other embodiments described herein, a layer (eg, gate formation) over a substrate, as described in connection with FIGS. 3A and 3B. An apparatus for depositing the layer) may be provided. FIG. 3A shows a schematic cross-sectional view of a deposition apparatus 100 according to an embodiment described herein. Illustratively, one vacuum chamber 102 for depositing layers therein is shown. As shown in FIG. 3A, a further chamber 102 may be provided next to the chamber 102. The vacuum chamber 102 can be separated from adjacent chambers by a valve having a valve housing 104 and a valve unit 105. As indicated by arrow 1, after the carrier 114 on which the substrate 151 is placed is inserted into the vacuum chamber 102, the valve unit 105 can be closed. Therefore, the atmosphere in the vacuum chamber 10 2, for example, by generating a technical vacuum by a vacuum pump connected to the chamber 10 2 (technical vacuuming), and / or the region of the deposition chamber 102 the process gas It can be controlled individually by inserting it into the inside. As described above, in many large area processing applications, the large area substrate is supported by a carrier. However, the embodiments described herein are not so limited, and other transport elements that transport the substrate through the processing apparatus or processing system may be used.

[0038]基板が載っているキャリア114をチャンバ102の内外へ搬送するため、チャンバ102の中に搬送システムが設けられている。本明細書で使用されている「基板」という用語は、ガラス基板、ウエハ、サファイアなどの透明結晶体のスライス、又はガラスプレートのような基板を含むものとする。 [0038] In order to transport the carrier 114 to board rests into and out of the chamber 102, the transport system is provided in the chamber 102. As used herein, the term “substrate” is intended to include glass substrates, wafers, slices of transparent crystals such as sapphire, or substrates such as glass plates.

[0039]図3Aで示されているように、チャンバ102の中に堆積源(例えば、カソード122)が設けられている。堆積源は、例えば、基板上に堆積されるべき材料のターゲットを有する回転可能なカソードであってもよい。本明細書に記載された他の実施形態と組み合わせることができる実施形態によれば、カソードは、内部にマグネットアセンブリ121を有する回転可能なカソードであってもよい。層の堆積のためにマグネトロンスパッタリングを実施してもよい。図3Aで例示されているように、隣接するカソードのそれぞれの対は、電源123a‐cに接続され得る。ターゲットアレイの中の堆積処理の性質に応じて、隣接するカソードのそれぞれの対がAC電源に接続されてもよく、又は各カソードがDC電源に接続されてもよい。図3AではDC電源が示されており、さらにアノード116が電源に接続されている。本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によると、カソード122は、交互に偏向され得るようにAC電源に接続される。MF電源などのAC電源は、例えば、Al2O3の層を堆積するために設けられ得る。この場合、追加のアノードなくカソードを動作させることができる。カソードとアノードを含む完全な回路がカソード122の対によって設けられるため、例えば、追加のアノードを取り外すことができる。   [0039] A deposition source (eg, cathode 122) is provided in the chamber 102, as shown in FIG. 3A. The deposition source may be, for example, a rotatable cathode having a target of material to be deposited on the substrate. According to embodiments that can be combined with other embodiments described herein, the cathode may be a rotatable cathode having a magnet assembly 121 therein. Magnetron sputtering may be performed for layer deposition. As illustrated in FIG. 3A, each pair of adjacent cathodes may be connected to a power source 123a-c. Depending on the nature of the deposition process in the target array, each pair of adjacent cathodes may be connected to an AC power source, or each cathode may be connected to a DC power source. In FIG. 3A, a DC power source is shown, and an anode 116 is connected to the power source. According to some embodiments that can be combined with other embodiments described herein, the cathode 122 is connected to an AC power source so that it can be alternately deflected. An AC power source, such as an MF power source, can be provided, for example, to deposit a layer of Al 2 O 3. In this case, the cathode can be operated without an additional anode. Since a complete circuit including the cathode and anode is provided by the cathode 122 pair, for example, an additional anode can be removed.

[0040]図3Aで例示されているように、第1の外部堆積アセンブリ301は、反応性ガスの第1の組成物を供給するためにガスタンク141の第1のグループに接続されてもよく、第2の外部堆積アセンブリ302は、反応性ガスの第2の組成物を供給するためにガスタンク142の第2のグループに接続されてもよく、内部堆積アセンブリ303は、反応性ガスの第3の組成物を内部堆積アセンブリに供給するためにガスタンクの第3のグループ143に接続されてもよい。しかしながら、処理ガスを供給するため、さらにすべての堆積アセンブリを同じグループのガスタンクに接続してもよい。   [0040] As illustrated in FIG. 3A, the first outer deposition assembly 301 may be connected to a first group of gas tanks 141 to supply a first composition of reactive gases; The second outer deposition assembly 302 may be connected to a second group of gas tanks 142 to supply a second composition of reactive gas, and the inner deposition assembly 303 may include a third of reactive gas. It may be connected to a third group 143 of gas tanks for supplying the composition to the internal deposition assembly. However, all deposition assemblies may also be connected to the same group of gas tanks to supply process gas.

[0041]本明細書に記載された他の実施形態と組み合わせることができる実施形態によると、コントローラ500は、電源のうちの1つ又は複数を、共通して又は個別に制御するように構成されている。一例として、コントローラ500は、第1の電力を第1の外部堆積アセンブリ及び第2の外部堆積アセンブリに供給するための第1の電源を制御するように構成されている。コントローラは、さらに、第2の電力を内部堆積アセンブリに供給するための第2の電源123bを制御するように構成されてもよい。図3A及び図3Bの例示的な実施形態を参照すると、第1の電力を第1の外部堆積アセンブリ及び第2の外部堆積アセンブリに供給するための第1の電源は、第1の電力を第1の外部堆積アセンブリ及び第2の外部堆積アセンブリに供給するための2つの別個の電源123a、123cを含み得る。   [0041] According to embodiments that can be combined with other embodiments described herein, the controller 500 is configured to commonly or individually control one or more of the power supplies. ing. As an example, the controller 500 is configured to control a first power source for supplying first power to the first outer deposition assembly and the second outer deposition assembly. The controller may further be configured to control a second power supply 123b for supplying second power to the internal deposition assembly. Referring to the exemplary embodiment of FIGS. 3A and 3B, the first power source for supplying the first power to the first outer deposition assembly and the second outer deposition assembly includes the first power Two separate power sources 123a, 123c may be included for supplying one external deposition assembly and a second external deposition assembly.

[0042]図3A及び図3Bで示されているように、チャンバ102の中に堆積源(例えば、カソード122)が設けられている。堆積源は、例えば、基板上に堆積されるべき材料のターゲットを有する回転可能なカソードであってもよい。典型的に、カソードは、内部に磁石アセンブリ121を有する回転可能なカソードであってもよい。したがって、マグネトロンスパッタリングは、基板上に材料を堆積するために実行してもよい。図3A及び図3Bで例示されているように、堆積処理は、回転式カソード、及び回転可能な磁石アセンブリ、すなわち、その中の回転可能な磁石ヨークで行ってもよい。   [0042] As shown in FIGS. 3A and 3B, a deposition source (eg, a cathode 122) is provided in the chamber. The deposition source may be, for example, a rotatable cathode having a target of material to be deposited on the substrate. Typically, the cathode may be a rotatable cathode having a magnet assembly 121 therein. Thus, magnetron sputtering may be performed to deposit material on the substrate. As illustrated in FIGS. 3A and 3B, the deposition process may be performed with a rotating cathode and a rotatable magnet assembly, ie, a rotatable magnet yoke therein.

[0043]本明細書で使用する「マグネトロンスパッタリング」は、マグネトロン、すなわち、磁場を発生させ得るユニットである磁石アセンブリを使用して行われるスパッタリングのことを指す。典型的に、このような磁石アセンブリは、1つ又は複数の永久磁石からなる。これらの永久磁石は、典型的に、回転可能なターゲット表面の下方に発生する発生磁場の内部に自由電子が捕捉されるように、回転可能なターゲットの内部に配置されるか、又は平面ターゲットに連結される。このような磁石アセンブリは、さらに平面カソードに配置連結されてもよい。典型的な実装形態によれば、マグネトロンスパッタリングは、限定はしないが、TwinMag(商標)カソードアセンブリのような、ダブルマグネトロンカソード、すなわち、カソード122によって実現され得る。具体的には、ターゲットからのMFスパッタリング(中間周波数スパッタリング)については、ダブルカソードを含むターゲットアセンブリを適用してもよい。典型的な実施形態によると、堆積チャンバの中のカソードは交換可能であってもよい。したがって、ターゲットは、スパッタリングされる材料が消費された後に交換される。   [0043] As used herein, "magnetron sputtering" refers to sputtering performed using a magnetron, ie, a magnet assembly, which is a unit capable of generating a magnetic field. Typically, such a magnet assembly consists of one or more permanent magnets. These permanent magnets are typically placed inside the rotatable target or on a planar target so that free electrons are trapped inside the generated magnetic field generated below the rotatable target surface. Connected. Such a magnet assembly may further be arranged and connected to the planar cathode. According to a typical implementation, magnetron sputtering can be accomplished with a double magnetron cathode, ie, cathode 122, such as but not limited to a TwinMag ™ cathode assembly. Specifically, a target assembly including a double cathode may be applied to MF sputtering (intermediate frequency sputtering) from the target. According to an exemplary embodiment, the cathode in the deposition chamber may be replaceable. Thus, the target is replaced after the material to be sputtered is consumed.

[0044]本明細書に記載された他の実施形態と組み合わせることができる異なる実施形態によれば、スパッタリングは、DCスパッタリング、MF(中間周波数)スパッタリング、RFスパッタリング、又はパルススパッタリングとして実行され得る。本明細書に記載されているように、幾つかの堆積処理では、MF、DC、又はパルススパッタリングが有益に適用され得る。しかしながら、その他のスパッタリング法をさらに適用してもよい。   [0044] According to different embodiments that can be combined with other embodiments described herein, sputtering can be performed as DC sputtering, MF (intermediate frequency) sputtering, RF sputtering, or pulse sputtering. As described herein, MF, DC, or pulse sputtering can be beneficially applied in some deposition processes. However, other sputtering methods may be further applied.

[0045]図3A及び図3Bでは、カソード内に設けられた磁石アセンブリ121又はマグネトロンを有する複数のカソード122が示されている。本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によれば、記載された実施形態に係るスパッタリングは、3つ以上のカソードで実行することができる。しかしながら、特に大面積堆積の用途においては、カソードのアレイ又はカソードの対を設けてもよい。例えば、3つ以上のカソード或いはカソードの対(例えば、3つ、4つ、5つ、6つ、又はさらに多くのカソード或いはカソードの対)を設けてもよい。アレイを1つの真空チャンバ内に設けることができる。さらに、典型的に、互いに隣接するカソード又はカソードの対が、例えば、プラズマ閉じ込めの相互作用によって互いに影響し合うように、アレイを画定してもよい。   [0045] In FIGS. 3A and 3B, a plurality of cathodes 122 having magnet assemblies 121 or magnetrons provided within the cathodes are shown. According to some embodiments that can be combined with other embodiments described herein, sputtering according to the described embodiments can be performed with more than two cathodes. However, particularly in large area deposition applications, an array of cathodes or pairs of cathodes may be provided. For example, more than two cathodes or cathode pairs (eg, three, four, five, six, or more cathodes or cathode pairs) may be provided. The array can be provided in one vacuum chamber. In addition, the array may typically be defined such that adjacent cathodes or pairs of cathodes influence each other, for example, by plasma confinement interactions.

[0046]図3Aで示されているように、磁石アセンブリは、矢印300Aで示されている堆積方向を設けるように、回転される。第1の柱状成長方向が設けられ、結果として第1の堆積方向となる。図3Bで示されているように、磁石アセンブリは、矢印300Bで示されている堆積方向を設けるように、回転される。第2の堆積方向が設けられ、結果としてステップカバレッジが改善される。 [0046] As shown in FIG. 3A, the magnet assembly is rotated to provide the deposition direction indicated by arrow 300A. A first columnar growth direction is provided, resulting in a first deposition direction. As shown in FIG. 3B, the magnet assembly is rotated to provide the deposition direction indicated by arrow 300B. A second deposition direction is provided, resulting in improved step coverage.

[0047]基板上のトランジスタ、具体的にはLPS−TFTの製造に関連する本明細書に記載された実施形態であって、ゲート電極が自己整合ドーピング用のマスクとして使用される実施形態は、例えば、モリブデン(Mo)、モリブデン−タングステン(MoW)、チタン(Ti)、アルミニウム(Al)、銅(Cu)、及び上記の成分のうちの1つ又は複数を含有する合金を堆積するためのDCスパッタリング処理を利用する。しかしながら、MFスパッタリング処理或いはRFスパッタリング処理でスパッタリングされたり、又はCVD処理で堆積されたりすることができるその他の材料も、マグネトロンスパッタカソードの磁石アセンブリを第1の位置から第2の位置へと動かすことによって、第1の堆積方向及び第2の堆積方向が伴う改善されたステップカバレッジのために利用してもよい。これは、成長方向のコスト効率良い制御という観点で有益に使用される。このような他の材料の例は、本明細書に記載された透明導電酸化物であり得る。   [0047] Embodiments described herein relating to the fabrication of transistors on a substrate, specifically LPS-TFTs, wherein the gate electrode is used as a mask for self-aligned doping, For example, DC for depositing molybdenum (Mo), molybdenum-tungsten (MoW), titanium (Ti), aluminum (Al), copper (Cu), and alloys containing one or more of the above components. A sputtering process is used. However, other materials that can be sputtered by MF sputtering or RF sputtering or deposited by CVD also move the magnetron sputter cathode magnet assembly from the first position to the second position. May be utilized for improved step coverage with a first deposition direction and a second deposition direction. This is beneficially used in terms of cost effective control in the growth direction. Examples of such other materials can be the transparent conductive oxides described herein.

[0048]本明細書に記載された他の実施形態と組み合わせることができる異なる実施形態によれば、スパッタリングは、DC(直流)スパッタリング、MF(中間周波数)スパッタリング、RFスパッタリング、又はパルススパッタリングとして実行され得る。本明細書に記載されているように、幾つかの堆積処理では、MF、DC、又はパルススパッタリングが有益に適用され得る。しかしながら、その他のスパッタリング法をさらに適用してもよい。本明細書の実施形態によると、中間周波数は、0.5kHzから350kHzの範囲、例えば、10kHzから50kHzの範囲内の周波数である。   [0048] According to different embodiments that can be combined with other embodiments described herein, sputtering is performed as DC (direct current) sputtering, MF (intermediate frequency) sputtering, RF sputtering, or pulse sputtering. Can be done. As described herein, MF, DC, or pulse sputtering can be beneficially applied in some deposition processes. However, other sputtering methods may be further applied. According to embodiments herein, the intermediate frequency is a frequency in the range of 0.5 kHz to 350 kHz, for example in the range of 10 kHz to 50 kHz.

[0049]本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によれば、記載された実施形態に係るスパッタリングは、3つ以上のカソードで実行することができる。しかしながら、特に大面積堆積の用途においては、6つ以上のカソード、例えば、10以上のカソードを有するカソードのアレイが設けられ得る。アレイを1つの真空チャンバ内に設けてもよい。さらに、典型的に、互いに隣接するカソード又はカソードの対が、例えば、プラズマ閉じ込めの相互作用によって互いに影響し合うように、アレイを画定してもよい。典型的な実装形態によると、スパッタリングは、限定されないが、Applied Materials Inc.のPiVotなどのシステムのような回転式カソードアレイによって実行され得る。   [0049] According to some embodiments that can be combined with other embodiments described herein, sputtering according to the described embodiments can be performed with more than two cathodes. However, particularly in large area deposition applications, an array of cathodes having 6 or more cathodes, eg, 10 or more cathodes, may be provided. The array may be provided in one vacuum chamber. In addition, the array may typically be defined such that adjacent cathodes or pairs of cathodes influence each other, for example, by plasma confinement interactions. According to a typical implementation, sputtering is not limited to Applied Materials Inc. Can be implemented with a rotating cathode array such as a system such as PiVot.

[0050]本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によると、本明細書に記載された実施形態は、ディスプレイPVD、すなわちディスプレイ市場向けの大面積基板上のスパッタ堆積に利用され得る。フラットパネルディスプレイ又は携帯電話ディスプレイが、大面積基板上で製造され得る。幾つかの実施形態によれば、大面積基板、又は複数の基板を有する対応キャリアは、少なくとも0.67mのサイズを有し得る。典型的には、このサイズは、約0.67m(0.73×0.92m−Gen4.5)から約8mであってもよく、より典型的には、約2mから約9m、又はさらに最大で12mであってもよい。幾つかの実施形態によると、大面積基板又は対応キャリアは、1.4m以上のサイズを有し得る。典型的には、本明細書の実施形態に係る、カソードアセンブリのような構造体、装置、及び方法の提供の対象である基板又はキャリアは、本明細書に記載されているように大面積基板である。例えば、大面積基板又はキャリアは、約0.67mの基板(0.73×0.92m)に相当するGEN4.5、約1.4mの基板(1.1m×1.3m)に相当するGEN5、約4.29mの基板(1.95m×2.2m)に相当するGEN7.5、約5.7mの基板(2.2m×2.5m)に相当するGEN8.5、又はさらに約8.7mの基板(2.85m×3.05m)に相当するGEN10であってもよい。GEN11及びGEN12のようなさらに次の世代、並びにそれに相当する基板面積を同様に実装してもよい。 [0050] According to some embodiments that can be combined with other embodiments described herein, the embodiments described herein are on display PVDs, ie large area substrates for the display market. Can be used for sputter deposition. Flat panel displays or mobile phone displays can be fabricated on large area substrates. According to some embodiments, a large area substrate, or a corresponding carrier having a plurality of substrates, may have a size of at least 0.67 m 2 . Typically, this size may be from about 0.67 m 2 (0.73 × 0.92 m-Gen4.5) to about 8 m 2 , more typically from about 2 m 2 to about 9 m 2. Or even a maximum of 12 m 2 . According to some embodiments, the large area substrate or corresponding carrier may have a size of 1.4 m 2 or more. Typically, a substrate or carrier that is the subject of the provision of structures, devices, and methods, such as cathode assemblies, according to embodiments herein is a large area substrate as described herein. It is. For example, large area substrates or carrier, corresponds to GEN4.5 corresponds to about 0.67 m 2 substrate (0.73 × 0.92 m), about 1.4 m 2 substrate (1.1 m × 1.3 m) GEN5 corresponding to an approximately 4.29 m 2 substrate (1.95 m × 2.2 m), GEN 8.5 corresponding to an approximately 5.7 m 2 substrate (2.2 m × 2.5 m), or Furthermore, GEN10 corresponding to a substrate of about 8.7 m 2 (2.85 m × 3.05 m) may be used. Further generations such as GEN11 and GEN12, and the substrate area corresponding thereto may be similarly mounted.

[0051]本明細書に記載された他の実施形態と組み合わせることができるさらに別の実施形態によると、ターゲット材料は、アルミニウム、シリコン、タンタル、モリブデン、ニオブ、チタン、インジウム、ガリウム、亜鉛、スズ、銀、及び銅からなるグループから選択され得る。具体的には、ターゲット材料は、インジウム、ガリウム、及び亜鉛からなるグループから選択され得る。反応性スパッタ処理は、これらのターゲット材料の典型的な堆積酸化物をもたらす。しかしながら、窒化物又は酸化窒化物(oxi−nitride)も同様に堆積され得る。   [0051] According to yet another embodiment that can be combined with other embodiments described herein, the target material is aluminum, silicon, tantalum, molybdenum, niobium, titanium, indium, gallium, zinc, tin , Silver, and copper. Specifically, the target material can be selected from the group consisting of indium, gallium, and zinc. Reactive sputter processing results in typical deposited oxides of these target materials. However, nitrides or oxy-nitrides can be deposited as well.

[0052]本明細書に記載された実施形態によると、該方法は、静的堆積処理のために基板を位置決めするスパッタ堆積を提供する。典型的には、特に垂直配向された大面積基板の処理のような大面積基板処理においては、静的堆積と動的堆積を区別することができる。本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によると、本明細書に記載された基板及び/又はキャリア、並びに本明細書に記載されたガス供給システムを利用するための装置は、垂直基板処理のために構成することができる。垂直基板処理という用語は、水平基板処理に対して区別して理解される。つまり、垂直基板処理は、基板処理中のキャリア及び基板のほぼ垂直な配向に関する。厳密な垂直配向から数度、例えば、最大で10度、又はさらに最大で15度の偏向があっても垂直基板処理とみなされる。垂直基板配向が少し傾斜することによって、結果として、例えば、より安定して基板を取り扱ったり、堆積層を汚染する粒子のリスクを低減させたりすることができる。代替的に、水平の基板配向が可能であり得る。水平基板配向に対しては、カソードアレイは、例えばさらにほぼ水平となる。ただし、垂直配向から、例えば−15°から+15°の範囲内の垂直基板配向によって、大面積基板処理のための床面積が縮小し、それ故に所有コストが減少する。   [0052] According to embodiments described herein, the method provides sputter deposition for positioning a substrate for a static deposition process. Typically, static deposition and dynamic deposition can be distinguished, especially in large area substrate processing, such as processing of vertically oriented large area substrates. According to some embodiments that can be combined with other embodiments described herein, utilizing the substrates and / or carriers described herein and the gas supply system described herein. An apparatus for doing so can be configured for vertical substrate processing. The term vertical substrate processing is understood distinctly with respect to horizontal substrate processing. That is, vertical substrate processing relates to a substantially vertical orientation of the carrier and substrate during substrate processing. Even if there is a deflection of several degrees from the strict vertical orientation, for example up to 10 degrees, or even up to 15 degrees, it is considered vertical substrate processing. A slight tilt of the vertical substrate orientation can result in, for example, more stable handling of the substrate and reduced risk of particles that contaminate the deposited layer. Alternatively, horizontal substrate orientation may be possible. For horizontal substrate orientation, the cathode array is, for example, more or less horizontal. However, a vertical substrate orientation, for example within a range of −15 ° to + 15 °, reduces the floor area for large area substrate processing and therefore reduces the cost of ownership.

[0053]したがって、静的堆積処理は、静的位置が伴う堆積処理、実質的に静的な位置が伴う堆積処理、又は基板の部分的な静的位置が伴う堆積処理として理解することができる。本明細書に記載された静的堆積処理は、静的堆積処理の基板位置が堆積中に何らかの動きが全くないという必要性なしに、動的堆積処理と明確に区別することができる。本明細書に記載された他の実施形態と組み合わせることができるさらに別の実施形態によると、当業者によって依然として静的堆積とみなされる、完全に静的な基板位置からの偏向(例えば、上述の基板の振動、搖動、又その他の何らかの動き)は、追加的又は代替的に、カソード又はカソードアレイの動き(例えば、搖動や振動など)によってもたらされ得る。基板及びカソード(又はカソードアレイ)は、例えば、基板搬送方向、基板搬送方向に対してほぼ垂直な横方向、又はその両方向で、互いに対して移動することができる。   [0053] Thus, a static deposition process can be understood as a deposition process with a static position, a deposition process with a substantially static position, or a deposition process with a partial static position of the substrate. . The static deposition process described herein can be clearly distinguished from a dynamic deposition process without the need for any movement of the substrate position of the static deposition process during the deposition. According to yet another embodiment that can be combined with other embodiments described herein, a deviation from a fully static substrate position (eg, as described above) that is still considered static deposition by those skilled in the art. Substrate vibration, perturbation, or some other motion) may additionally or alternatively be caused by cathode or cathode array motion (eg, perturbation, vibration, etc.). The substrate and cathode (or cathode array) can move relative to each other, for example, in the substrate transport direction, in the lateral direction substantially perpendicular to the substrate transport direction, or in both directions.

[0054]さらに別の実施形態によると、第1の堆積方向を有する第1の部分を有し、第2の異なる堆積方向を有する第2の部分を有する層の製造は、動的堆積システムにおいてさらに実行することができ、基板は、2つ以上のソースによって移動される。この場合、基板の搬送速度は、製造プロセスの堆積方向を決定する際に考慮され得る。   [0054] According to yet another embodiment, manufacturing a layer having a first portion having a first deposition direction and having a second portion having a second different deposition direction is provided in a dynamic deposition system. In addition, the substrate can be moved by more than one source. In this case, the substrate transport speed can be taken into account when determining the deposition direction of the manufacturing process.

[0055]本明細書に記載された他の実施形態と組み合わせることができる本明細書に記載された実施形態によると、ビア又はトレンチの中に堆積された層のステップカバレッジは、第1の堆積方向と第2の異なる堆積方向との間の切り替えによって改善することができる。この場合、マグネトロンは、種々の堆積方向をもたらす種々の角座標を有するように回転される。本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によると、磁石アセンブリの角座標間の切り替えは、スパッタリング処理をスイッチオフすることなく、行ったり来たりするように実行(例えば、いわゆる磁石アセンブリの「搖動」)することができる。ただし、代替的に、ある角座標から別の角座標へと移動しながら、スパッタリングカソードをスイッチオフすることも可能であり得る(例えば、いわゆる「分割スパッタモード」)。   [0055] According to embodiments described herein that can be combined with other embodiments described herein, step coverage of a layer deposited in a via or trench is a first deposition. This can be improved by switching between the direction and the second different deposition direction. In this case, the magnetron is rotated to have different angular coordinates resulting in different deposition directions. According to some embodiments that can be combined with other embodiments described herein, switching between angular coordinates of the magnet assembly can be made back and forth without switching off the sputtering process. Can be performed (eg, so-called "peristalsis" of a magnet assembly). However, it may alternatively be possible to switch off the sputtering cathode while moving from one angular coordinate to another (eg, so-called “split sputtering mode”).

[0056]図4Aは、例えば、ターゲット材料を支持しているバッキングチューブの中で、内部に磁石アセンブリ121が設けられたカソード122を示している。軸410によって示され、矢印によって示されているように、磁石アセンブリ121は、垂直堆積方向から偏移するように、すなわち、第1の角座標を有するように、回転され得る。垂直方向、すなわち、基板451の表面に対して垂直な方向がライン471によって示されている。本明細書に記載されたその他の実施形態と組み合わせることができる典型的な実施形態によれば、角度470は、10°以上、例えば、20°から60°(約25°から40°など)、例えば、約30°であってもよい。   [0056] FIG. 4A shows a cathode 122 with a magnet assembly 121 disposed therein, for example, in a backing tube supporting a target material. As indicated by axis 410 and indicated by the arrow, magnet assembly 121 may be rotated to deviate from the vertical deposition direction, ie, to have a first angular coordinate. A vertical direction, ie, a direction perpendicular to the surface of the substrate 451 is indicated by a line 471. According to exemplary embodiments that can be combined with other embodiments described herein, the angle 470 is greater than or equal to 10 °, such as 20 ° to 60 ° (such as about 25 ° to 40 °), For example, it may be about 30 °.

[0057]図4Aは、閉じ込められたプラズマチューブ407と、ライン471又は基板451のそれぞれに対する磁石アセンブリ121の角位置の結果として生じる堆積方向(矢印300Aを参照)とを示している。結果として、図5Aで示されているように、層の第1の部分474aが基板451上で成長し、ビア又はトレンチの片側が好ましくは材料でコーティングされる。図4Aから図5Bで示されている基板451は、前述の基板であってもよいが、さらに、上部に1つ又は複数の層が設けられた基板であってもよい。図5A及び図5Bは、内部にビア(又はトレンチ)が設けられた層472と、下層452とを概略的に示しており、両方とも基板451上に設けられている。   [0057] FIG. 4A shows the confined plasma tube 407 and the resulting deposition direction (see arrow 300A) as a result of the angular position of the magnet assembly 121 relative to the line 471 or substrate 451, respectively. As a result, as shown in FIG. 5A, a first portion 474a of the layer is grown on the substrate 451 and one side of the via or trench is preferably coated with material. The substrate 451 shown in FIGS. 4A to 5B may be the above-described substrate, or may be a substrate provided with one or more layers thereon. 5A and 5B schematically show a layer 472 with a via (or trench) provided therein and a lower layer 452, both of which are provided on a substrate 451.

[0058]層の第1の部分474aを堆積した後、磁石アセンブリ121は、図4Bで例示されている第2の位置、すなわち、第2の角座標へと回転される。矢印300Bによって示された第2の堆積方向は、磁石アセンブリ121の第2の位置によってもたらされる。結果として、図5Bで示されているように、層の第2の部分474が層の第1の部分474aの上で成長する。第2の部分が堆積されて、ビア又はトレンチの別の側面が好ましくは材料でコーティングされる。本明細書に記載された実施形態によると、ビア又はトレンチの中の層の厚さd及びレイアウト幅wが設けられ得る。ステップカバレッジは、最薄の幅wを層の厚さdで割った比率によって得られる。典型的な実施形態によると、本明細書に記載されたビア又はトレンチの中に層を堆積する方法によって、60%以上のステップカバレッジを設けることができる。   [0058] After depositing the first portion 474a of the layer, the magnet assembly 121 is rotated to the second position illustrated in FIG. 4B, ie, the second angular coordinate. The second deposition direction indicated by arrow 300B is provided by the second position of magnet assembly 121. As a result, the second portion 474 of the layer grows on the first portion 474a of the layer, as shown in FIG. 5B. A second portion is deposited and another side of the via or trench is preferably coated with material. According to embodiments described herein, layer thickness d and layout width w in vias or trenches may be provided. Step coverage is obtained by the ratio of the thinnest width w divided by the layer thickness d. According to exemplary embodiments, step coverage of 60% or more can be provided by the method of depositing layers in the vias or trenches described herein.

[0059]本明細書に記載された他の実施形態と組み合わせることができるさらに他の実施形態によると、磁石アセンブリの第1の位置と磁石アセンブリの第2の位置の間の切り替え、又はその逆順の切り替えは、1回又は複数回提供される。例えば、磁石アセンブリの第1の位置と磁石アセンブリの第2の位置の間の切り替えは、行ったり来たりするような連続的動作又は準連側的動作であってもよい。幾つかの実施形態によると、マグネトロンスパッタカソードは、回転ターゲットを有する回転可能なマグネトロンスパッタカソードであってもよく、回転可能なマグネトロンスパッタターゲットは線源を形成する。例えば、大面積基板上に回転可能なカソードからスパッタリングする方法のアップスケールに関連する低製造コスト及びポテンシャルから依然として恩恵を受けることが可能でありながらも、本明細書に記載されたように、線源を用いてステップカバレッジが増加することは予期せぬ結果である。例えば、マグネトロンスパッタカソードが、堆積源のアレイにおける少なくとも3つの堆積源のうちの1つの堆積源であるように、カソードのアレイを設けてもよい。   [0059] According to yet other embodiments that can be combined with other embodiments described herein, switching between a first position of the magnet assembly and a second position of the magnet assembly, or vice versa. Switching is provided once or multiple times. For example, the switching between the first position of the magnet assembly and the second position of the magnet assembly may be a continuous or semi-continuous operation such as back and forth. According to some embodiments, the magnetron sputter cathode may be a rotatable magnetron sputter cathode having a rotating target, and the rotatable magnetron sputter target forms a source. For example, as described herein, while still being able to benefit from the low manufacturing costs and potential associated with upscaling a method of sputtering from a rotatable cathode on a large area substrate, Increasing step coverage with a source is an unexpected result. For example, the cathode array may be provided such that the magnetron sputter cathode is one of the at least three deposition sources in the array of deposition sources.

[0060]本明細書に記載された実施形態によると、トレンチ又はビアは、ビア又はトレンチの底部で3nm以下の幅を有し得る。またさらに追加的又は代替的に、トレンチ又はビアは、70°以上のテーパ角度を有し得る。態様のうちの1つ又は両方を提供することにより、300ppi以上の画素密度を実現することができる。   [0060] According to embodiments described herein, the trench or via may have a width of 3 nm or less at the bottom of the via or trench. Still further or alternatively, the trench or via may have a taper angle of 70 ° or greater. By providing one or both of the aspects, a pixel density of 300 ppi or more can be achieved.

[0061]幾つかの実施形態によると、画素電極の厚さは、ITO又はその他のTCOに対して、30nmから100nm、例えば、約50nmであってもよく、金属に対しては、画素電極の厚さは、150nmから500nm、例えば、250nmから350nmであってもよい。   [0061] According to some embodiments, the thickness of the pixel electrode may be 30 nm to 100 nm, eg, about 50 nm, for ITO or other TCO, and for metal, the thickness of the pixel electrode The thickness may be 150 nm to 500 nm, for example 250 nm to 350 nm.

[0062]本明細書に記載された他の実施形態と組み合わせることができる幾つかの実施形態によると、層は金属層であってもよく、具体的には、当該層は、MoW層、Mo層、Ti層、Al層、Cu層、MoW、Mo、Ti、Al、Cuのうちの2つ以上を含む層、又はMoW、Mo、Ti、Al、Cuのうちの1つ又は複数の合金を含む層であってもよい。他の実施形態によると、例えば、図1lの画素電極182は、その層が、インジウムスズ酸化物(ITO)層、ドープITO層、不純物ドープZnO、In2O3、SnO2及びCdO、ITO(In2O3:Sn)、AZO(ZnO:Al)、IZO(ZnO:In)、GZO(ZnO:Ga)、又はZnO、In2O3、及びSnO2の組み合わせを含むか或いはこれらの組み合わせからなる多成分酸化物のうちの少なくとも1つからなるグループから選択された1つ又は複数の成分、又はそれらの組み合わせを含み得る。   [0062] According to some embodiments that can be combined with other embodiments described herein, the layer may be a metal layer, specifically, the layer may be a MoW layer, Mo A layer including two or more of a layer, a Ti layer, an Al layer, a Cu layer, MoW, Mo, Ti, Al and Cu, or one or more alloys of MoW, Mo, Ti, Al and Cu. It may be a layer containing. According to another embodiment, for example, the pixel electrode 182 of FIG. 11 has an indium tin oxide (ITO) layer, a doped ITO layer, impurity doped ZnO, In 2 O 3, SnO 2 and CdO, ITO (In 2 O 3: Sn). , AZO (ZnO: Al), IZO (ZnO: In), GZO (ZnO: Ga), or a combination of ZnO, In2O3, and SnO2, or at least one of multicomponent oxides thereof One or more components selected from the group consisting of, or combinations thereof may be included.

[0063]本明細書に記載された幾つかの実施形態は、本明細書に記載された実施形態を有益に利用することができるLTPS−TFTなどのトランジスタの製造に対して言及しているが、その他の用途も、本明細書に記載された実施形態から同様に恩恵を受けることができる。図7は、材料の第2の層をビア又はトレンチを有する第1の層の上に堆積する方法を示しているが、層の第1の部分は、第1の堆積方向でビア又はトレンチを有する第1の層上に堆積され(図6のボックス601を参照)、第2の層の第1の部分の堆積は、第1の回転軸の周りで回転可能な第1の磁石配置を有するマグネトロンスパッタカソードで実行される。このとき、第1の磁石配置は、結果として第1の堆積方向となる第1の角座標で設けられる。第2の層の第2の部分は、ビア又はトレンチを有する第1の層の上に堆積され(図6のボックス602を参照)、第2の層の第2の部分の堆積は、マグネトロンスパッタカソードで実行される。このとき、第1の磁石配置は、結果として第2の堆積方向となる第2の角座標で設けられ、第1の角座標は、第の角座標とは異なる。 [0063] Although some embodiments described herein refer to the fabrication of transistors such as LTPS-TFTs that can beneficially utilize the embodiments described herein. Other applications can benefit from the embodiments described herein as well. FIG. 7 illustrates a method of depositing a second layer of material over a first layer having vias or trenches, but the first part of the layer has vias or trenches in the first deposition direction. (See box 601 in FIG. 6), the deposition of the first portion of the second layer has a first magnet arrangement that is rotatable about a first axis of rotation. Performed with a magnetron sputter cathode. At this time, the first magnet arrangement is provided with a first angular coordinate that results in a first deposition direction. The second portion of the second layer is deposited over the first layer having vias or trenches (see box 602 in FIG. 6) and the second portion of the second layer is deposited by magnetron sputtering. Performed at the cathode. At this time, the first magnet arrangement is provided with a second angular coordinate that results in the second deposition direction, and the first angular coordinate is different from the second angular coordinate.

[0064]本明細書に記載されたさらに別の実施形態によると、材料の層を基板の上に堆積する方法が示されている。この方法は、結果として第1の柱状成長方向となる第1の堆積方向で層の第1の部分を堆積することと、結果として第2の柱状成長方向となる第2の堆積方向で層の第2の部分を堆積することとを含む。第2の柱状成長方向は、第1の柱状成長方向とは異なる。層の柱状成長に関しては、第1の堆積方向は、例えば、層の第1の部分の堆積の間に実質的に一定であり得、且つ/又は、第2の堆積方向は、例えば、層の第2の部分の堆積の間に実質的に一定であり得る。角度を有する成長のために第1の堆積方向が設けられてもよく、第1の堆積方向は、マグネトロンスパッタカソードの磁石配置の第1の角座標によって画定され、且つ/又は、第2の堆積方向は、マグネトロンスパッタカソードの磁石配置の第2の角座標によって画定される。   [0064] According to yet another embodiment described herein, a method of depositing a layer of material on a substrate is shown. The method deposits a first portion of the layer in a first deposition direction that results in a first columnar growth direction, and a layer deposition in a second deposition direction that results in a second columnar growth direction. Depositing the second portion. The second columnar growth direction is different from the first columnar growth direction. For layer columnar growth, the first deposition direction can be substantially constant, for example, during the deposition of the first portion of the layer, and / or the second deposition direction can be, for example, a layer of It can be substantially constant during the deposition of the second portion. A first deposition direction may be provided for growth with an angle, the first deposition direction being defined by a first angular coordinate of the magnet arrangement of the magnetron sputter cathode and / or a second deposition. The direction is defined by the second angular coordinate of the magnet arrangement of the magnetron sputter cathode.

[0065]上記の記述は、本発明の実施形態を対象としているが、本発明の他の実施形態及びさらなる実施形態は、本発明の基本的な範囲を逸脱せずに考案してもよく、本発明の範囲は、以下の特許請求の範囲によって定められる。   [0065] While the above description is directed to embodiments of the invention, other and further embodiments of the invention may be devised without departing from the basic scope of the invention, The scope of the invention is defined by the following claims.

Claims (13)

材料を、基板の上に堆積された第1の層に設けられたビア又はトレンチの中に堆積するための方法であって、
前記ビア又はトレンチを有する前記第1の層を設けることと、
第2の層の第1の部分を前記ビア又はトレンチを有する前記第1の層の上に堆積することであって、前記第2の層の前記第1の部分の前記堆積が、第1の磁石配置を有するマグネトロンスパッタカソードで実行され、前記第1の磁石配置が、前記基板の表面に垂直な方向に対して定められた第1の角座標で示される第1の堆積方向を生じるように設けられる、堆積することと、
前記第2の層の第2の部分を前記ビア又はトレンチを有する前記第1の層の上に堆積することであって、前記第2の層の前記第2の部分の前記堆積が、前記マグネトロンスパッタカソードで実行され、前記第1の磁石配置が、前記基板の表面に垂直な方向に対して定められた第2の角座標で示される第2の堆積方向を生じるように設けられ、前記第2の角座標が前記第1の角座標とは異なる、堆積することと
を含む方法。
A method for depositing material in vias or trenches provided in a first layer deposited on a substrate, comprising:
Providing the first layer with the via or trench;
Depositing a first portion of a second layer on the first layer having the vias or trenches, wherein the depositing of the first portion of the second layer comprises: Performed in a magnetron sputter cathode having a magnet arrangement, such that the first magnet arrangement produces a first deposition direction indicated by a first angular coordinate defined relative to a direction perpendicular to the surface of the substrate. Provided, depositing,
Depositing a second portion of the second layer over the first layer having the vias or trenches, wherein the depositing of the second portion of the second layer comprises the magnetron. Implemented in a sputter cathode, wherein the first magnet arrangement is provided to produce a second deposition direction indicated by a second angular coordinate defined with respect to a direction perpendicular to the surface of the substrate; Depositing, wherein two angular coordinates are different from the first angular coordinates.
前記マグネトロンスパッタカソードが、回転ターゲットを有する回転可能なマグネトロンスパッタカソードであり、前記回転可能なマグネトロンスパッタカソードが、線源を形成する、請求項1に記載の方法。   The method of claim 1, wherein the magnetron sputter cathode is a rotatable magnetron sputter cathode having a rotating target, and the rotatable magnetron sputter cathode forms a source. 前記回転ターゲットが、第1の回転軸の周りで回転する、請求項2に記載の方法。   The method of claim 2, wherein the rotating target rotates about a first axis of rotation. 前記マグネトロンスパッタカソードが、堆積源のアレイにおける少なくとも3つの堆積源のうちの1つの堆積源である、請求項1から3のいずれか一項に記載の方法。   4. A method according to any one of claims 1 to 3, wherein the magnetron sputter cathode is one deposition source of at least three deposition sources in an array of deposition sources. 前記第2の層が、60%以上のステップカバレッジを有する、請求項1から4のいずれか一項に記載の方法。   The method according to any one of claims 1 to 4, wherein the second layer has a step coverage of 60% or more. 前記トレンチ又はビアが、前記ビア又はトレンチの底部で3nm以下の幅を有する、請求項1から5のいずれか一項に記載の方法。   The method according to claim 1, wherein the trench or via has a width of 3 nm or less at the bottom of the via or trench. 前記トレンチ又はビアが、70°以上のテーパ角度を有する、請求項1から6のいずれか一項に記載の方法。   The method according to claim 1, wherein the trench or the via has a taper angle of 70 ° or more. 前記第1の層及び前記第2の層の少なくとも一方が、金属層である、請求項1から7のいずれか一項に記載の方法。   The method according to any one of claims 1 to 7, wherein at least one of the first layer and the second layer is a metal layer. 前記第1の層及び前記第2の層の少なくとも一方が、MoW層、Mo層、Ti層、Al層、Cu層、MoW、Mo、Ti、Al、Cuのうちの2つ以上を含む層、或いはMoW、Mo、Ti、Al、Cuのうちの1つ又は複数の合金を含む層である、請求項8に記載の方法。   At least one of the first layer and the second layer is a layer including two or more of MoW layer, Mo layer, Ti layer, Al layer, Cu layer, MoW, Mo, Ti, Al, Cu, Alternatively, the method according to claim 8, which is a layer containing one or more alloys of MoW, Mo, Ti, Al, Cu. 前記第1の層及び前記第2の層の少なくとも一方が、インジウムスズ酸化物(ITO)層、ドープITO層、不純物ドープZnO、In2O3、SnO2及びCdO、ITO(In2O3:Sn)、AZO(ZnO:Al)、IZO(ZnO:In)、GZO(ZnO:Ga)、又はZnO、In2O3、及びSnO2の組み合わせを含むか或いはこれらの組み合わせからなる多成分酸化物からなるグループから選択された1つ又は複数の成分、又はそれらの組み合わせを含む、請求項1から7のいずれか一項に記載の方法。   At least one of the first layer and the second layer is an indium tin oxide (ITO) layer, a doped ITO layer, impurity-doped ZnO, In2O3, SnO2 and CdO, ITO (In2O3: Sn), AZO (ZnO: Al), IZO (ZnO: In), GZO (ZnO: Ga), or one or more selected from the group consisting of multicomponent oxides comprising or a combination of ZnO, In2O3 and SnO2 The method according to any one of claims 1 to 7, comprising any component of the above, or a combination thereof. 基板上にトランジスタを製造する方法であって、
材料を、請求項1から10のいずれか一項に記載の、基板の上に堆積された第1の層の中に設けられたビア又はトレンチの中に堆積する方法を含む、方法。
A method of manufacturing a transistor on a substrate, comprising:
11. A method comprising depositing material in vias or trenches provided in a first layer deposited on a substrate according to any one of claims 1-10.
前記第1の層が、アクティブチャネル層の上に堆積されたゲート絶縁体の上に堆積された前記トランジスタのゲートの上に堆積され、イオン注入が、前記アクティブチャネル層のゲートマスキングで実行される、請求項11に記載の方法。   The first layer is deposited on the gate of the transistor deposited on a gate insulator deposited on an active channel layer, and ion implantation is performed with gate masking of the active channel layer. The method of claim 11. 前記イオン注入が、前記アクティブチャネル層のコンタクト領域のドーピングを前記トランジスタのソースにもたらし、前記アクティブチャネル層のさらなるコンタクト領域のドーピングを前記トランジスタのドレインにもたらす、請求項12に記載の方法。   The method of claim 12, wherein the ion implantation provides doping of a contact region of the active channel layer to a source of the transistor and further doping of a contact region of the active channel layer to a drain of the transistor.
JP2016575144A 2014-06-23 2014-06-23 Method for depositing layers in vias or trenches and products obtained by the method Expired - Fee Related JP6386106B2 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/043610 WO2015199640A1 (en) 2014-06-23 2014-06-23 Method of depositing a layer in a via or trench and products obtained thereby

Publications (3)

Publication Number Publication Date
JP2017520683A JP2017520683A (en) 2017-07-27
JP2017520683A5 JP2017520683A5 (en) 2017-09-07
JP6386106B2 true JP6386106B2 (en) 2018-09-05

Family

ID=51211334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016575144A Expired - Fee Related JP6386106B2 (en) 2014-06-23 2014-06-23 Method for depositing layers in vias or trenches and products obtained by the method

Country Status (5)

Country Link
JP (1) JP6386106B2 (en)
KR (2) KR20170127051A (en)
CN (1) CN106460148B (en)
TW (1) TWI649804B (en)
WO (1) WO2015199640A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024516382A (en) * 2021-04-19 2024-04-15 アプライド マテリアルズ インコーポレイテッド Sputter deposition source, magnetron sputter cathode, and method for depositing material onto a substrate - Patents.com

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0211758A (en) * 1988-06-28 1990-01-16 Nec Corp Sputtering device
US6143140A (en) * 1999-08-16 2000-11-07 Applied Materials, Inc. Method and apparatus to improve the side wall and bottom coverage in IMP process by using magnetic field
US6242348B1 (en) * 1999-10-04 2001-06-05 National Semiconductor Corp. Method for the formation of a boron-doped silicon gate layer underlying a cobalt silicide layer
TWI242052B (en) * 2004-03-19 2005-10-21 Promos Technologies Inc Physical vapor deposition process and apparatus thereof
JP2006083408A (en) * 2004-09-14 2006-03-30 Shin Meiwa Ind Co Ltd Vacuum film-forming apparatus
US7994002B2 (en) * 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification
EP2306489A1 (en) * 2009-10-02 2011-04-06 Applied Materials, Inc. Method for coating a substrate and coater
JP2011091242A (en) * 2009-10-23 2011-05-06 Elpida Memory Inc Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
WO2015199640A1 (en) 2015-12-30
CN106460148A (en) 2017-02-22
KR20170018074A (en) 2017-02-15
KR20170127051A (en) 2017-11-20
CN106460148B (en) 2018-12-04
TW201614726A (en) 2016-04-16
JP2017520683A (en) 2017-07-27
TWI649804B (en) 2019-02-01

Similar Documents

Publication Publication Date Title
JP6526071B2 (en) Method of depositing a layer, method of manufacturing a transistor, layer stack for an electronic device, and electronic device
JP4892227B2 (en) Improved magnetron sputtering system for large area substrates.
US7977255B1 (en) Method and system for depositing a thin-film transistor
US20110263079A1 (en) Interface protection layaer used in a thin film transistor structure
US9105527B2 (en) High Productivity Combinatorial material screening for stable, high-mobility non-silicon thin film transistors
JP2006005115A (en) Thin-film transistor and manufacturing method thereof
JP6386106B2 (en) Method for depositing layers in vias or trenches and products obtained by the method
US9105526B2 (en) High productivity combinatorial material screening for metal oxide films
KR20150012585A (en) sputtering system and the fabrication method using the same
CN109072400B (en) Method for vacuum treatment of a substrate and apparatus for vacuum treatment of a substrate
JP2011142174A (en) Film forming method and semiconductor device
US20080254613A1 (en) Methods for forming metal interconnect structure for thin film transistor applications
US20100173448A1 (en) High frequency plasma enhanced chemical vapor deposition
JP2017520683A5 (en) Method for depositing layers in vias or trenches and products obtained by the method
KR102142002B1 (en) Method for depositing material on substrate, controller for controlling material deposition process, and apparatus for depositing layer on substrate
CN104120391B (en) The manufacturing method of sputtering equipment, film forming method and organic light-emitting display device
TW201913824A (en) Process kit, semiconductor manufacturing apparatus and semiconductor manufacturing method
US20140322837A1 (en) Method of Forming Nanocrystals and Method of Manufacturing an Organic Light-Emitting Display Apparatus Including a Thin Film Having Nanocrystals
JP2010037594A (en) Sputtering apparatus
WO2021228359A1 (en) Method of depositing layers of a thin-film transistor on a substrate and sputter deposition apparatus
WO2014065985A1 (en) High mobility compound semiconductor material using multiple anions
KR20240042662A (en) Method for depositing material on a substrate, and system configured to deposit material on a substrate using opposing sputter targets
KR20210097867A (en) SPUTTERING DEVICE and SPUTTERING METHOD

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170623

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170707

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180320

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180808

R150 Certificate of patent or registration of utility model

Ref document number: 6386106

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees