JP6370027B2 - 高クロック速度での連続リードバーストサポート - Google Patents

Description

分野
本発明による諸実施形態は、一般にメモリ装置に関する。

背景
一般に、メモリは、デジタルデータを保持するコンピュータ部品および記録媒体のことを言う。データを記憶することは、コンピュータの中核機能および基本要素の１つである。コンピューティングデバイスの厳密な構成および種類にもよるが、システムメモリは、（ＲＡＭなど）揮発性、（ＲＯＭ、フラッシュメモリなど）不揮発性、またはその２つの何らかの組合せとすることができる。メモリ装置は、典型的にはコンピュータシステム内のホスト装置とインターフェイスし、やり取りする。

コンピュータシステム内のホスト装置が、高クロック速度を使用することが望ましい場合がある。より速いクロック速度は、いくつかの理由から魅力的である。より速いクロック速度では、トランザクション用のシリアル化されたコマンドおよびアドレス情報を指定するのにかかる時間が最小限に抑えられ、指定したコマンド操作をより早く開始できるようにする。加えて、より速いクロック速度では、メモリ装置とホストとの間のデータバスを横断してデータを転送するのにかかる時間が最小限に抑えられる。さらに、より速いクロック速度では、リードまたはライトトランザクション全体にかかる合計時間が短縮され、メモリ装置が、次のトランザクションのためにデータバスを解放するスタンバイ状態に戻ることを可能にする。不都合なことに多くの場合、ホスト装置は、メモリ装置のデータ出力速度がギャップレスデータ転送をサポートするのに十分でないような、速い速度でクロック制御される。

本発明の諸実施形態を、限定ではなく例として添付図面の図面内に示す。

特許請求の範囲に記載の本主題の諸実施形態を実装することができる、コンピューティングシステムのブロック図を示す。 本発明の一実施形態による、例示的メモリ装置のブロック図を示す。 本発明の一実施形態による、メモリ装置の機能を示すタイミング図を示す。 本発明の一実施形態による、メモリ装置の機能を示すもう１つのタイミング図を示す。 本発明の一部の実施形態による、高クロック速度で連続リードバーストをサポートする例示的プロセスの流れ図を示す。

詳細な説明
次に、その例を添付図面に示す諸実施形態を詳しく参照する。諸実施形態を図面と併せて説明するが、それらの図面は実施形態を限定するつもりでないことが理解されよう。逆に、諸実施形態は、代替形態、修正形態、および等価物を対象として含むことを意図する。さらに、以下の詳細な説明では、完全な理解を与えるために数多くの具体的詳細を記載する。ただし、これらの具体的詳細なしに諸実施形態を実践し得ることを当業者なら理解されよう。他の例では、諸実施形態の側面を不必要に不明瞭にしないように、よく知られている方法、手順、コンポーネント、および回路を詳しくは説明していない。

本発明の諸実施形態は、コンピューティングシステムで使用するためのメモリ装置に関する。このメモリ装置は、メモリアレイ、初期レイテンシレジスタ、出力バッファ、および出力信号を含む。メモリアレイは、データを記憶するように動作することができる。初期レイテンシレジスタは、ユーザが定めたレイテンシ時間を記憶するように動作することができる。出力バッファはメモリアレイに結合され、コンピューティングシステム内のホスト装置にデータを伝送する前に、メモリアレイからのデータを記憶する。出力信号は、メモリアレイからのデータが出力バッファ内に記憶されるまで伝送をストールするために使用する。このメモリ装置は、典型的には高クロック速度が使用されるとき、メモリアレイからのデータ抽出速度が出力バッファの出力速度をサポートするのに十分でない場合の、連続したバーストリード操作をサポートできるようにする。

図１は、特許請求の範囲に記載の本主題の諸実施形態を実装することができる、コンピューティングシステム１００のブロック図である。コンピューティングシステム１００は、一定の数および種類の要素を有するものとして図１に示して説明するが、諸実施形態は必ずしもこの例示的実装形態に限定されない。すなわち、コンピューティングシステム１００は、図示の要素以外の要素を含むことができ、図示の要素の複数を含むことができる。例えば、コンピューティングシステム１００は、図示の１個のプロセッサ１１０よりも多くの数の処理装置を含むことができる。同様に、別の例では、コンピューティングシステム１００は、図１に不図示の追加コンポーネントを含むことができる。

その最も基本的な構成では、コンピューティングシステム１００は、典型的には少なくとも１個のプロセッサ１１０およびメモリ装置１０４を含む。コンピューティングデバイスの厳密な構成および種類にもよるが、メモリ装置１０４は、（ＲＡＭなど）揮発性、（ＲＯＭ、フラッシュメモリなど）不揮発性、またはその２つの何らかの組合せとすることができる。コンピューティングシステム１００は、これだけに限定されないが、磁気ディスクや光ディスク、またはテープが含まれる、追加の記憶領域１１２（取外し可能および／または固定型）も含むことができる。記憶媒体には、コンピュータ可読命令、データ構造、プログラムモジュール、他のデータなどの情報を記憶するための任意の方法または技術によって実装される、揮発性記憶領域や不揮発性記憶領域、取外し可能記憶領域や固定型記憶領域が含まれる。限定ではなく例として、記憶媒体には、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリや他のメモリ技術、ＣＤ−ＲＯＭ、デジタルビデオディスク（ＤＶＤ）や他の光学記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶領域や他の磁気記憶装置、または所望の情報を記憶するために使用することができ、コンピューティングシステム１００によってアクセス可能な他の任意の媒体が含まれる。

さらに、コンピューティングシステム１００は、バスを介してメモリ装置１０４に結合されるホスト装置１０６を含むことができ、バスは、ホスト装置１０６とメモリ装置１０４との間のトランザクションを促進する。この実施形態では、メモリ装置１０４が、出力バッファ２２０（図２参照）、初期レイテンシレジスタ２２１（図２参照）、およびメモリアレイ２２２（図２参照）を含む。以下で論じるように、メモリ装置１０４は、メモリアレイ２２２（図２参照）からのデータ抽出速度が出力バッファ２２０（図２参照）の出力速度をサポートするのに十分でない場合の、連続したバーストリード操作をサポートできるようにする。

コンピューティングシステム１００は、コンピューティングシステム１００が他のシステムと通信することを可能にする、１つまたは複数の通信接続１１８も含むことができる。１つまたは複数の通信接続１１８は、通信媒体の一例である。限定ではなく例として、通信媒体には、有線ネットワークや直接有線接続などの有線媒体や、音響、ＲＦ、赤外線や他の無線媒体などの無線媒体が含まれる。

コンピューティングシステム１００は、キーボード、マウス、ペン、音声入力装置、ゲーム入力装置（例えばジョイスティック、ゲームコントロールパッド、および／または他の種類のゲーム入力装置）、タッチ入力装置など、１つまたは複数の入力装置１１６を含むことができる。さらに、コンピューティングシステム１００は、ディスプレイ（例えばコンピュータモニタおよび／または投影システム）、スピーカ、プリンタ、ネットワーク周辺装置など、１つまたは複数の出力装置１１４も含むことができる。

図２は、本発明の一実施形態による、例示的メモリ装置のブロック図である。一実施形態では、メモリ装置１０４は、出力バッファ２２０、初期レイテンシレジスタ２２１、およびメモリアレイ２２２を含む。メモリ装置１０４は、いくつかの入力信号および出力信号により、ホスト装置１０６（図１）とインターフェイスする。メモリ装置１０４がホスト装置１０６（図１）とインターフェイスするために使用する入力信号および出力信号には、選択信号２２８、クロック信号２３０、８ビットデータバス２３４、および出力信号２３６が含まれる。一実施形態では、出力信号２３６はリードデータストローブである。

メモリアレイ２２２は、メモリ装置１０４内にデータを記憶するように動作することができる。メモリアレイ２２２は、ページ２２４と呼ばれるいくつかの固定長の連続した仮想メモリのブロック内にデータを逐次的に記憶する。一実施形態では、ページ２２４は、３２バイトのデータ長とすることができる。メモリアレイ２２２は、出力バッファ２２０に結合される。

メモリ装置１０４は、ホスト装置１０６（図１）によって始動される読取要求に応答し、ホスト装置１０６（図１）にデータを伝送することができる。伝送を行う前に、ホスト装置１０６（図１）は、実行すべきコマンド、および伝送を開始するメモリアレイ２２２内のターゲットアドレスを指定する。ホスト装置１０６（図１）は、メモリアレイ２２２からのデータ抽出速度が出力バッファ２２０からの出力データ速度をサポートするのに十分でないように、クロック信号２３０をメモリ装置１０４に高頻度で送る場合がある。

出力バッファ２２０は、データのページまたは部分的なページをホスト装置１０６（図１）に伝送する前に、メモリアレイ２２２内にあるデータページ２２４を一時的に記憶する役割を果たす。各データページ２２４は、メモリアレイ２２２から抽出され、出力バッファ２２０内に記憶される。マルチページ転送では、最初のデータページ２２４を抽出して出力バッファ２２０内に記憶した後、出力バッファ２２０内に記憶すべき次のデータページ２２４をメモリアレイ２２２から同時に抽出しながら、その最初のデータページ２２４を、ホスト装置１０６（図１）行きのデータバス２３４上にシフトすることが有利である。しかし、先に述べたように、ホスト装置１０６（図１）は、メモリアレイ２２２からのデータ抽出速度が出力バッファ２２０からの出力データ速度をサポートするのに十分でないように、クロック信号２３０をメモリ装置１０４に高頻度で送る場合がある。

初期レイテンシレジスタ２２１は、ユーザが定めたパラメータを記憶するために使用する。一実施形態では、ユーザが定めたこのパラメータは、レイテンシ時間である。レイテンシ時間とは、メモリアレイ２２２にアクセスするのに必要なクロックサイクル数である。出力バッファ２２０がデータページ２２４をデータバス２３４上に出力するのに必要なクロックサイクル数よりも、レイテンシ時間が小さい場合、伝送のギャップなしに各ページ２２４を抽出し、記憶し、転送することができる。しかし、出力バッファ２２０がデータページ２２４をデータバス２３４上に出力するのに必要なクロックサイクル数よりも、レイテンシ時間が大きい場合、ギャップレスデータ転送を持続するために何らかの管理が必要である。ギャップレスデータ転送とは、データページの終わりと、後続のデータページの始まりとの間に伝送の遅れがない転送である。本発明の一実施形態では、出力信号２３６は、ギャップレスデータ転送を持続するのに必要なタイミングの管理を行うように動作することができる。

出力信号２３６は、メモリ装置１０４によって生成され、ホスト装置１０６（図１）に対する各データページ２２４のギャップレス転送を確実にするために、伝送をストールするよう動作することができる。一実施形態では、出力信号はリードデータストローブである。出力バッファ２２０がメモリアレイ２２２からの次のデータページ２２４を待っている間、出力信号２３６はアイドル状態を維持する。出力信号２３６は、次のデータページ２２４が出力バッファ２２０に到達し、データバス２３４上に配置されるまでアイドル状態を維持する。次のデータページ２２４が出力バッファ２２０内で利用可能になると、次のデータページ２２４はデータバス２３４上に追いやられ、出力信号２３６が所定の周波数で切り換わる。伝送をストールすることにより、メモリ装置１０４は、ホスト装置１０６（図１）がメモリ装置１０４をクロック制御し続ける間、そのホストへのギャップレスデータ転送を確実にする。

図３は、本発明の一実施形態による、メモリ装置の機能を示すタイミング図である。このタイミング図は、メモリ装置１０４（図１）が提供するストールメカニズムの詳細を示す。ホスト装置１０６（図１）が、クロック信号２３０をメモリ装置に与える。クロック信号２３０は、所定の周波数で振動し続ける。ホスト装置１０６（図１）が、メモリ装置１０４（図１）からの読取要求を始動すると、コンピュータバス内でメモリ装置１０４（図１）を選択するように、アクティブローの選択信号２２８がディアサートされる。データバス２３４は、メモリ装置１０４（図１）とホスト装置１０６（図１）との間でデータを伝送するように動作することができる。

ホスト装置１０６（図１）とメモリ装置１０４（図１）との間のトランザクションは、ホスト装置１０６（図１）からの読取要求で始まる。ホスト装置１０６（図１）は、データの読取操作を開始する初期アドレス３３８を提供する。データの読取操作を開始する初期アドレス３３８を指定した後、メモリ装置１０４（図１）は、要求された最初のデータページ３４６をホスト装置１０６（図１）に伝送し始めることができる。一実施形態では、最初のデータページ３４６は、３２バイト長とすることができる。別の実施形態では、メモリ装置１０４（図１）は、３２バイトのデータページ２２４（図２）を出力するために１６クロックの要件を生じさせるｘ８ＤＤＲインターフェイスを使用する。メモリアレイ２２２（図２）から３２バイトのデータページ２２４（図２）を取得するのにかかるクロックサイクル数が、データを出力するのに必要なクロックサイクル数よりも長い場合、３２バイトの各ページ２２４（図２）を転送する間の連続バースト内に休止３４８を挿入しなければならない。

ホスト装置１０６（図１）による転送の開始前、出力信号２３６はアイドル状態を維持する。休止を挿入する必要がある２つのシナリオがある。第１のシナリオは、最初のデータページ３４６をメモリアレイ２２２（図２）に要求するメモリ装置１０４（図１）からの転送の開始時に生じる。最初のページ転送の開始時３４０において、出力信号２３６がアイドル状態から振動状態に遷移する。出力信号２３６は、最初のページ転送の終わり３４４まで振動し続ける。最初のページ転送の始まり３４０と最初のページ転送の終わり３４４との間で、初期アドレス３３８から開始して最初のデータページ３４６をメモリアレイ２２２（図２）から抽出し、出力バッファ２２０（図２）内に記憶し、ホスト装置１０６（図１）に伝送する。最初のデータページ３４６に必要な休止３４８は、バースト伝送のための初期アドレス３３８、ページ２２４（図２）のサイズ、ならびに初期レイテンシレジスタ２２１（図２）内に記憶されるレイテンシ時間に依存する。

この特定の例では、読取要求の初期アドレス３３８は０ｘ０２であり、最初のページ３４６のうちの３０バイトを伝送させる。一実施形態では、初期レイテンシレジスタ２２１（図２）内に記憶されるレイテンシ時間を２０クロックサイクルとすることができる。最初のページ転送の始まり３４０と、最初のページ転送の終わり３４４との間には１４クロックサイクルある。ｘ８ＤＤＲインターフェイスを仮定し、３２バイトのデータページ２２４（図２）を出力するには１６クロック必要である。最初のデータページ３４６と後続のデータページ３５０との間に必要な休止３４８は、次の公式を使って計算される。最初の境界交差休止クロック＝レイテンシＣａｐクロック−（出力クロック−（初期アドレスｍｏｄ出力クロック））。この特定の例では、６クロックサイクルの休止３４８がある［６＝（２０−（１６−（２ｍｏｄ１６）））］。最初のページ転送の終わり３４４と後続のページ転送の始まり３４２との間に、６クロックサイクルの休止３４８が必要である。休止３４８の開始時に、出力信号２３６が振動状態からアイドル状態に戻る。この休止は、後続のデータページ３５０が出力バッファ２２０（図２）を満たし、データバス２３４上に配置される準備ができるまでデータ転送がストールされることを確実にする。メモリアレイ２２２（図２）からのデータ抽出速度は、出力バッファ２２０（図２）の出力速度と釣り合うには不十分なため、データ転送をストールしなければ、出力バッファ２２０（図２）は後続のデータページ３５０を待つときデータ不足になる。データ転送をストールすることにより、出力バッファ２２０（図２）のデータが不足することはない。

図４は、本発明の一実施形態による、メモリ装置の機能を示すもう１つのタイミング図である。このタイミング図は、メモリ装置１０４（図１）が提供するストールメカニズムの詳細を示す。ホスト装置１０６（図１）が、クロック信号２３０をメモリ装置１０４（図１）に与える。クロック信号２３０は、所定の周波数で振動し続ける。ホスト装置１０６（図１）が、メモリ装置１０４（図１）からの読取要求を始動すると、コンピュータバス内でメモリ装置１０４（図１）を選択するように、アクティブローの選択信号２２８がディアサートされる。データバス２３４は、メモリ装置１０４（図１）とホスト装置１０６（図１）との間でデータを伝送するように動作することができる。

休止を挿入する必要がある第２のシナリオは、最初のデータページ３４６をメモリアレイ２２２（図２）から抽出し、出力バッファ２２０（図２）内に記憶し、データバス２３４上に配置した後に生じる。最初のページ転送の終わり３４４（図３）において、出力信号２３６は振動状態からアイドル状態に遷移する。出力信号２３６は、後続のページ転送の始まり３４２（図３）までアイドル状態を維持する。後続のページ転送の始まり３４２と後続のページ転送の終わり３５２との間で、ページ２２４（図２）の始まりから開始して後続のデータページ３５０をメモリアレイ２２２（図２）から抽出し、出力バッファ２２０（図２）内に記憶し、ホスト装置１０６（図１）に伝送する。後続のデータページ３５０に必要な休止は、ページ２２４（図２）のサイズ、ならびに初期レイテンシレジスタ２２１（図２）内に記憶されるレイテンシ時間に依存する。

この特定の例では、最初のデータページ３４６（図３）以降の全ての後続のデータページが、ホスト装置１０６（図１）にデータを出力するために全１６クロック使用したとみなすことができる。一実施形態では、初期レイテンシレジスタ２２１（図２）内に記憶されるレイテンシ時間を２０クロックサイクルとすることができる。後続のページ転送の始まり３４２（図３）と、後続のページ転送の終わり３５２との間には１６クロックサイクルある。ｘ８ＤＤＲインターフェイスを仮定し、３２バイトのデータページ２２４（図２）を出力するには１６クロック必要である。後続のデータページ３５０と次の後続のデータページ３５６との間に必要な休止３４８は、次の公式を使って計算される。次の境界交差休止クロック＝レイテンシＣａｐクロック−出力クロック。この特定の例では、４クロックサイクルの休止３５３がある［４＝２０−１６］。後続のページ転送の終わり３５２と次の後続のページ転送の始まり３５４との間に、４クロックサイクルの休止３５３が必要である。休止３５３の開始時に、出力信号２３６が振動状態からアイドル状態に戻る。この休止は、次の後続のデータページ３５６が出力バッファ２２０（図２）を満たし、データバス２３４上に配置される準備ができるまでデータ転送がストールされることを確実にする。メモリアレイ２２２（図２）からのデータ抽出速度は、出力バッファ２２０（図２）の出力速度と釣り合うには不十分なため、データ転送をストールしなければ、出力バッファ２２０（図２）は後続のデータページ３５０を待つときデータ不足になる。データ転送をストールすることにより、出力バッファ２２０（図２）のデータが不足することはない。

図５は、本発明の一部の実施形態による、高クロック速度で連続リードバーストをサポートする例示的プロセスの流れ図を示す。ブロック５０２で、データをシステム上のメモリ装置に要求する。一部の実施形態では、このメモリ装置はフラッシュメモリ装置とすることができる。

例えば、図３は、ホスト装置によりメモリ装置に送られる初期アドレスを指定する読取要求を示す。一部の実施形態では、ユーザが定めたパラメータを記憶するために、初期レイテンシレジスタを使用する。一実施形態では、ユーザが定めたこのパラメータは、レイテンシ時間である。レイテンシ時間とは、メモリアレイにアクセスするのに必要なクロックサイクル数である。出力バッファがデータページをデータバス上に出力するのに必要なクロックサイクル数よりも、レイテンシ時間が小さい場合、伝送のギャップなしに各ページを抽出し、記憶し、転送することができる（すなわちギャップレス転送）。しかし、出力バッファがデータページをデータバス上に出力するのに必要なクロックサイクル数よりも、レイテンシ時間が大きい場合、ギャップレスデータ転送を持続するために何らかの管理が必要である。

ブロック５０４で、メモリ装置内のメモリアレイからデータページを取得する。メモリ装置は、データを記憶するように動作することができる。例えば、図２は、メモリ装置内のメモリアレイ内に記憶されたデータページを示す。

一部の実施形態では、メモリアレイは、ページと呼ばれるいくつかの固定長の連続した仮想メモリのブロック内にデータを逐次的に記憶する。一実施形態では、ページは、３２バイトのデータ長とすることができる。メモリアレイは、出力バッファに結合される。

ブロック５０６で、データページが出力バッファ内に記憶され、データバス上に配置されるまで、出力信号をアイドル状態に保持する。例えば、図２は、メモリ装置内のメモリアレイに結合された出力バッファを示す。一部の実施形態では、出力バッファは、データをホスト装置に伝送する前に、メモリアレイ内にあるデータページを一時的に記憶する役割を果たす。各データページは、メモリアレイから抽出され、出力バッファ内に記憶される。最初のデータページを抽出して出力バッファ内に記憶した後、出力バッファ内に記憶すべき次のデータページをメモリアレイから同時に抽出しながら、その最初のデータページを、ホスト装置行きのデータバス上にシフトすることが有利である。

一部の実施形態では、出力信号はメモリ装置によって生成され、ホスト装置に対する各データページのギャップレス転送を確実にするために、伝送をストールするよう動作することができる。一実施形態では、出力信号はリードデータストローブである。出力バッファがメモリアレイからの次のデータページを待っている間、出力信号はアイドル状態を維持する。出力信号は、次のデータページが出力バッファに到達し、データバス上に配置されるまでアイドル状態を維持する。次のデータページが利用可能になると、次のページはデータバス上に追いやられ、出力信号が所定の周波数で切り換わる。伝送をストールすることにより、メモリ装置は、ホストが一切の休止なしにメモリ装置をクロック制御し続ける間、ホスト装置へのギャップレスデータ転送を確実にする。

さらなる実施形態では、最初のデータページに必要な休止は、バースト伝送のための初期アドレス、ページのサイズ、ならびに初期レイテンシレジスタ内に記憶されるレイテンシ時間に依存する。後続のデータページに必要な休止は、ページのサイズ、ならびに初期レイテンシレジスタ内に記憶されるレイテンシ時間に依存する。

ブロック５０８で、データページがデータバス上で利用可能であることを示すために、データページをホスト装置に伝送しながら出力信号を切り換える。例えば、図３は、最初のデータページを伝送した後、アイドル状態から振動状態に変わる出力信号を示す。一実施形態では、最初のページ転送の終了時に、出力信号がアイドル状態から振動状態に遷移する。出力信号は、後続のページ転送の始まりと、後続のページ転送の終わりとの間は振動が維持される。後続のページ転送の始まりと後続のページ転送の終わりとの間で、ページの始まりから開始して後続のデータページをメモリアレイから抽出し、出力バッファ内に記憶し、ホスト装置に伝送する。メモリ装置とホスト装置との間のデータ転送が完了すると、ブロック５０６で、出力信号が振動状態からアイドル状態に戻る。

Claims (18)

1. データを記憶するように動作可能なメモリアレイと、
   レイテンシ時間を記憶するように動作可能な初期レイテンシレジスタと、
   前記メモリアレイに結合される出力バッファと
   を含み、前記出力バッファは、ホスト装置に対する、ページまたは部分的なページごとの前記データの伝送より前に前記ページまたは前記部分的なページごとに前記データを記憶し、メモリ装置は、前記ページまたは前記部分的なページごとに前記データが前記出力バッファ内に記憶されるまで前記伝送をストールするために信号を出力し、前記データの前記ホスト装置に対する前記伝送の後、前記信号があるクロックサイクル数にわたってアイドル状態を維持し、前記クロックサイクル数は、前記レイテンシ時間に対応するクロックサイクル数と、前記データの前記ホスト装置への前記伝送に必要なクロックサイクル数と、の差に基づき、前記データの前記ホスト装置への前記伝送に必要な前記クロックサイクル数は、前記ホスト装置へ伝送される前記データのページまたは部分的なページに対応するデータ量と、前記伝送のデータレートと、に基づいて決定される、
   メモリ装置。
2. 前記データが、最初のデータページおよび後続のデータページを含む、請求項１に記載のメモリ装置。
3. 前記メモリ装置が不揮発性メモリ装置である、請求項２に記載のメモリ装置。
4. 前記レイテンシ時間が、前記メモリアレイからデータページを抽出し、前記データページを前記出力バッファ内に記憶するのに必要なクロックサイクル数に対応する、請求項１に記載のメモリ装置。
5. 前記クロックサイクル数が、前記データの前記ホスト装置への前記伝送に必要なクロックサイクル数、前記レイテンシ時間、および前記データの前記ホスト装置への前記伝送のための開始アドレスに依存する、請求項１に記載のメモリ装置。
6. 前記データの前記ホスト装置への前記伝送の間、前記出力信号が所定の周波数で切り換わる、請求項１に記載のメモリ装置。
7. 前記ホスト装置への前記伝送がデータバスを介して行われ、前記データバスは、前記メモリアレイが前記データを出力するよりも速い周波数で動作する、請求項１に記載のメモリ装置。
8. 前記出力信号がリードデータストローブである、請求項１に記載のメモリ装置。
9. ホスト装置への連続リードバーストをサポートするように動作可能なメモリ装置であって、出力信号が伝送をストールし、レイテンシ時間を記憶するように動作可能な初期レイテンシレジスタを含む、メモリ装置と、
   前記メモリ装置と前記ホスト装置との間の接続性を与えるバスインターフェイスと、
   プロセッサと
   を含み、
   前記ホスト装置に対する、ページまたは部分的なページごとの前記データの伝送の後、前記出力信号があるクロックサイクル数にわたってアイドル状態を維持し、前記クロックサイクル数は、前記レイテンシ時間に対応するクロックサイクル数と、前記データの前記ホスト装置への前記伝送に必要なクロックサイクル数と、の差に基づき、前記データの前記ホスト装置への前記伝送に必要な前記クロックサイクル数は、前記ホスト装置へ伝送される前記データのページまたは部分的なページに対応するデータ量と、前記伝送のデータレートと、に基づいて決定される、
   装置。
10. 前記メモリ装置が、
    前記データを記憶するように動作可能なメモリアレイと、
    前記メモリアレイに結合される出力バッファと
    をさらに含み、前記出力バッファは、前記データの前記ホスト装置への前記伝送より前に前記データを記憶し、前記出力信号は、前記データが前記出力バッファ内に記憶されるまで前記伝送をストールする、
    請求項９に記載の装置。
11. 前記データの前記ホスト装置への前記伝送の後、前記出力信号があるクロックサイクル数にわたってアイドル状態のままであり、
    前記データの前記ホスト装置への前記伝送の間、前記出力信号が所定の周波数で切り換わる、
    請求項１０に記載の装置。
12. 前記伝送が前記バスインターフェイスを介して行われ、前記バスインターフェイスは、前記メモリアレイが前記データを出力するよりも速い周波数で動作する、請求項１０に記載の装置。
13. コンピュータシステム上のメモリ装置にデータを要求するステップであって、前記メモリ装置はレイテンシ時間を記憶する初期レイテンシレジスタを含む、要求するステップと、
    前記データのページまたは部分的なページを、前記メモリ装置内のアレイから取得するステップと、
    前記データのページまたは部分的なページが、出力バッファ内に記憶され、データバス上に配置されるまで、出力信号をアイドル状態に保持するステップと、
    前記データのページまたは部分的なページが前記データバス上で利用可能であることをホスト装置に示すために、前記データのページまたは部分的なページを前記ホスト装置に伝送しながら前記出力信号を切り換えるステップと
    を含み、
    前記データの前記ホスト装置への前記伝送の後、前記出力信号があるクロックサイクル数にわたってアイドル状態を維持し、前記クロックサイクル数は、前記レイテンシ時間に対応するクロックサイクル数と、前記データの前記ホスト装置への前記伝送に必要なクロックサイクル数と、の差に基づき、前記データの前記ホスト装置への前記伝送に必要な前記クロックサイクル数は、前記ホスト装置へ伝送される前記データのページまたは部分的なページに対応するデータ量と、前記伝送のデータレートと、に基づいて決定される、
    方法。
14. 前記レイテンシ時間が、前記メモリアレイから前記データページを抽出し、前記データページを前記出力バッファ内に記憶するのに必要なクロックサイクル数に対応する、請求項１３に記載の方法。
15. 前記アイドル状態に保持するステップが、前記データの前記ホスト装置への前記伝送の後、前記出力信号があるクロックサイクル数にわたってアイドル状態を維持するステップをさらに含む、請求項１３に記載の方法。
16. 前記クロックサイクル数が、前記データの前記ホスト装置への前記伝送に必要なクロックサイクル数、および前記レイテンシ時間に依存する、請求項１５に記載の方法。
17. 前記クロックサイクル数が、前記データの前記ホスト装置への前記伝送に必要なクロックサイクル数、前記レイテンシ時間、および前記データの前記ホスト装置への前記伝送のための開始アドレスに依存する、請求項１５に記載の方法。
18. 前記切り換えるステップが、前記データの前記ホスト装置への前記伝送の間、前記出力信号を所定の周波数で切り換えるステップをさらに含む、請求項１３に記載の方法。

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