JP6363266B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体デバイスおよび半導体デバイスの製造方法に係わり、好適には、3次元構造のNAND-flashメモリの製造に不可欠な高アスペクト比のラインパターンの形成方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more preferably to a method for forming a line pattern having a high aspect ratio indispensable for manufacturing a NAND-flash memory having a three-dimensional structure.
半導体デバイスの高速化・高密度化の要請に伴い、近年、3次元構造の半導体装置の開発が盛んである。例えば非特許文献1には、3次元NAND-flashメモリ(以下3D-NANDと略す)その一例として、が開示されている。図1には、3D-NANDのメモリセルの概略を3面図にて示す。図1の(A)は3D-NANDのメモリセルを上側から見た上面図、図1の(B)は図1(A)の上面図を紙面右側から見た側面図(y方向に見た構造)、図1(C)は、図1(A)の上面図を紙面下側から見た正面図(x方向に見た構造)をそれぞれ示す。メモリセルは、実際には紙面の横方向(y方向)に長く伸びており、図1(A)および(C)は、いずれもメモリセル両側の端部のみを示している。なお、図1(A)では図1(C)に示したビット線33およびワード線34は図示を省略した。
With the demand for higher speed and higher density of semiconductor devices, development of semiconductor devices having a three-dimensional structure has been actively carried out in recent years. For example, Non-Patent
上記3D-NANDのメモリセルは、図1(C)に示されるように、半導体基板(Si基板)1上にタングステン膜5(導電膜)とSiO2膜3(絶縁膜)の積層膜からなるコントロールゲート層30が更に階段状に積層されており、その内部にポリシリコンで穴埋めされた円柱状のチャネルホール4が形成された構造を有している。なお、製造工程の最初の段階では、コントロールゲート層30はSi3N4膜とSiO2膜3の積層膜として形成され、製造工程の途中でSi3N4膜がタングステン膜5に置換される。コントロールゲート層30に含まれるタングステン膜5はゲート電極として動作させるため、コントロールゲート層30が階段状に積層されたテラス構造になっており、それぞれ、コンタクトホール35を介してワード線34と接続されている。(以下、コントロールゲート層30の積層膜を、便宜上コントロールゲート群31と称す。)コントロールゲート群31は、図1(B)に示すように溝(スペース)32によってx方向に分割されており、上側から見ると、図1(A)に示すようにラインアンドスペース状の構造を有している。
As shown in FIG. 1C, the 3D-NAND memory cell includes a laminated film of a tungsten film 5 (conductive film) and a SiO 2 film 3 (insulating film) on a semiconductor substrate (Si substrate) 1. The
チャネルホール4上にはコンタクトホール6が形成され、更にその上部に形成されるビット線33と接続される。また図示されてはいないが、チャネルホール4の内壁面(コントロールゲート群30内部に形成された穴の壁面と穴埋めされたポリシリコンの柱との界面)にはチャージトラップ材料としてONO膜が形成されており、メモリセルのキャパシタとして動作する。
A
非特許文献1に開示される3D-NANDのメモリセルの特徴点は、図1(B)に示すように、コントロールゲート群31が溝32によってx方向に分割されていることにある。この溝32はエッチングにより形成される。図2の(A)(B)には、溝32の形成工程の前後のパターンを図1(B)と同様の側面図で示す。図2の(A)がエッチング前のパターンを、図2(B)がエッチング後のパターンをそれぞれ示す。図2(A)に示されるエッチング前の状態においてはSi基板1上に、前述のSi3N4膜2とSiO2膜3の積層膜からなるコントロールゲート層30が積層され、内部にポリシリコンで埋められたチャネルホール4が形成されている。この上面にリソグラフィによってラインアンドスペースのレジストパターンが形成され、これをマスクとするドライエッチングにより図2(B)に示す溝32が形成される。
A feature of the 3D-NAND memory cell disclosed in
図1に示したメモリセルでは、コントロールゲート群はコントロールゲート層30が8層積層されているが、高密度化のためには、積層数を増やしたり、あるいは、チャネルホール4の径を縮小してX方向とY方向のチャネルホールの間隔を狭くする必要がある。例えば、非特許文献1には、今後の展開としてコントロールゲート層30の積層数を128層にすることや、チャネルホール4の径を45nmに縮小して、ビットあたりのコスト(ビットコスト)を低減することが提案されている。
In the memory cell shown in FIG. 1, eight
非特許文献1に開示される3D-NANDでは、メモリセル高密度化のためにコントロールゲート層30の積層数を増やしていくとコントロールゲート群31の高さが高くなる。コントロールゲート層30の膜厚を薄くすればコントロールゲート群の高さ増大を抑制することは可能であるが、現実には困難である。タングステン膜5を薄くすると、チャージトラップ用のONO膜にトラップされる電荷の量が小さくなり過ぎてNAND-flashメモリのデータ保持性能が低下する。また、SiO2膜3を薄くすると、隣接するコントロールゲートの信号によって、誤ったデータが書込まれるクロストークと呼ばれる現象が発生する。このため、実際はタングステン膜5やSiO2膜3の膜厚を極端に薄くすることはできない。
In the 3D-NAND disclosed in
また、チャネルホール4の径を縮小してチャネルホールの間隔を狭くすると、必然的にコントロールゲート群31の幅(図1(A)のx方向の長さ)も小さくなっていく。従って、積層数を増やしチャネルホール径を縮小すると、必然的にパターン幅に対する高さの比すなわちアスペクト比(ここでは高さを幅で割った値とする)が大きくなる。
Further, when the diameter of the
本願発明者による解析の結果、アスペクト比が大きくなると、コントロールゲート群31をラインアンドスペースに分割する工程において、Wigglingと呼ばれるパターンの変形が発生することが明らかになってきた。Wigglingの発生は、アスペクト比が10以上になると特に顕著となる。Wigglingとは、高アスペクト比のパターンが左右にうねりながら倒れる現象であり、図3の(A)と(B)には、Wigglingが生じたメモリセルの上面図と側面図をそれぞれ示す。図3(B)は図3(A)をl-m線で切った断面図を示すが、隣合うパターンが接触して溝32形成のための積層膜のエッチングが途中で止まってしまっている。更に、エッチングが下層まで到達しないため下層のゲート電極が電気的にショートしてしまう、あるいは変形によってチャネル部が破壊されるといった問題が発生している。また、コントロールゲート群31が互いに接触するほどの変形はしないまでも、ラインアンドスペースにうねりが生じてチャネルの位置が設計値とずれて、図1(C)に示したチャネルホール4とコンタクトホール6がうまく接続できないといった問題も発生する。
As a result of analysis by the present inventor, it has become clear that when the aspect ratio is increased, a pattern deformation called Wiggling occurs in the process of dividing the
よって本発明の目的は、上記3D-NANDのように、半導体基板の上方に能動素子を形成するための積層膜が形成され、当該積層膜が層間絶縁材料によって分離されて形成された半導体素子ブロックを備える半導体装置あるいは当該半導体装置の製造方法において、Wigglingに起因する上記半導体素子ブロック同士のショートを抑制するための方法およびこれらの問題が発生しない半導体装置を提供することにある。 Therefore, an object of the present invention is to provide a semiconductor element block in which a laminated film for forming an active element is formed above a semiconductor substrate, and the laminated film is separated by an interlayer insulating material as in the 3D-NAND. In a semiconductor device provided with this, or a manufacturing method of the said semiconductor device, it is providing the method for suppressing the short circuit of the said semiconductor element blocks resulting from Wiggling, and the semiconductor device which these problems do not generate | occur | produce.
また、本発明の別の目的は、膜状の能動素子を形成するための積層膜が上記半導体基板の上方に形成され、当該積層膜が互いに層間絶縁材料によって分離された半導体素子ブロックを備える半導体装置あるいは当該半導体装置の製造方法において、上記半導体素子ブロックと配電極あるいは配線間の接続不良の発生が抑制された半導体装置の製造方法あるいは半導体装置を提供することにある。 Another object of the present invention is to provide a semiconductor including a semiconductor element block in which a laminated film for forming a film-like active element is formed above the semiconductor substrate, and the laminated film is separated from each other by an interlayer insulating material. An object of the present invention is to provide a method for manufacturing a semiconductor device or a semiconductor device in which the occurrence of poor connection between the semiconductor element block and a distribution electrode or wiring is suppressed.
本発明は、3次元メモリセルの形成工程を備える半導体装置の製造方法において、前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、前記コントロールゲート群の長手方向の長さと前記コントロールゲート群の高さは、前記長さを2倍とする値を自然数で除した値である座屈周期を前記高さで除した値が3.3より小さくなるように規定されていることを特徴とする。 The present invention relates to a method of manufacturing a semiconductor device comprising a three-dimensional memory cell forming step, wherein the three-dimensional memory cell forming step comprises a laminated film of an insulating layer and a conductor layer, and a plurality of stacked control gate layers. Forming a plurality of control gate groups by forming a groove in the plurality of stacked control gate layers by plasma etching and separating the plurality of stacked control gate layers by plasma etching. The length in the longitudinal direction of the control gate group and the height of the control gate group are values obtained by dividing the buckling period, which is a value obtained by dividing the length by two times by a natural number, by the height. It is specified to be smaller than 3.3.
さらに本発明は、3次元メモリセルの形成工程を備える半導体装置の製造方法において、前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、前記コントロールゲート群の長手方向の長さと前記コントロールゲート群の高さは、前記長さを前記高さで除した値が1.65未満となるように規定されていることを特徴とする。 Furthermore, the present invention provides a method for manufacturing a semiconductor device comprising a three-dimensional memory cell forming step, wherein the three-dimensional memory cell forming step comprises a laminated film comprising an insulating layer and a conductor layer, and a plurality of stacked control gates. Forming a channel hole in a layer, and forming a plurality of control gate groups by forming a groove in the plurality of stacked control gate layers by plasma etching to separate the plurality of stacked control gate layers. The length of the control gate group in the longitudinal direction and the height of the control gate group are defined such that a value obtained by dividing the length by the height is less than 1.65. To do.
また、本発明は、複数のコントロールゲート層が積層され、かつ互いに溝で分離された複数のコントロールゲート群と、当該コントロールゲート群に形成されたチャネルホールと、前記コントロールゲート群に電極を介して接続されたビット線と、前記コントロールゲート層にコンタクトプラグを介して接続されたワード線とを備える半導体装置において、前記コントロールゲート群の長手方向の長さを前記コントロールゲート群の高さで除した値が1.65未満となるように前記長さと前記高さが規定されていることを特徴とする。 In addition, the present invention provides a plurality of control gate groups in which a plurality of control gate layers are stacked and separated from each other by a groove, channel holes formed in the control gate group, and electrodes in the control gate group via electrodes. In a semiconductor device comprising a connected bit line and a word line connected to the control gate layer via a contact plug, the longitudinal length of the control gate group is divided by the height of the control gate group The length and the height are defined so that the value is less than 1.65.
Wigglingを低減できる。もしくは、Wigglingが発生してもデバイス特性の劣化を最小限度に留めることができる。 Wiggling can be reduced. Or even if Wiggling occurs, the degradation of device characteristics can be kept to a minimum.
(実施例1)
まず、ラインアンドスペース状の半導体素子ブロックを備える半導体装置においてWigglingの発生するメカニズムについて、単層膜により形成されたラインパターンを例にして説明する。
Example 1
First, a mechanism in which Wiggling occurs in a semiconductor device including a line-and-space semiconductor element block will be described by taking a line pattern formed of a single layer film as an example.
前述の通り、3D-NANDのコントロールゲート層は、製造プロセスの初段階においてはSi3N4膜上にSiO2膜がCVDで積層されて形成される。3D-NANDの製造プロセスに限らず、CVDで形成される材料には成膜時に微小な残留応力を有することが知られている。また、コントロールゲート層の積層膜をエッチングによりラインアンドスペースに加工する際、エッチングプロセスにより積層膜が変質すると積層膜に応力が発生し、この応力によって積層膜が変形することもわかった。従って、Wigglingは、上記残留応力とエッチングによる積層膜の変質の2つの要因が作用して発生していると考えられ、積層膜の方が単層膜よりもよりWigglingが発生しやすいと考えられる。 As described above, the control gate layer of 3D-NAND is formed by laminating a SiO 2 film on a Si 3 N 4 film by CVD in the initial stage of the manufacturing process. It is known that not only 3D-NAND manufacturing processes but materials formed by CVD have a minute residual stress during film formation. Further, it was also found that when the laminated film of the control gate layer is processed into a line and space by etching, stress is generated in the laminated film when the laminated film is altered by the etching process, and the laminated film is deformed by this stress. Therefore, it is considered that Wiggling occurs due to the two factors of the residual stress and the deterioration of the laminated film caused by etching, and the laminated film is more likely to generate Wiggling than the single-layered film. .
現象面では、Wigglingには座屈とうねり増幅の二つのモードが存在することが解析の結果から判明した。図4と図5には、座屈が発生したパターンの例を座屈の前後で対比して示す。座屈は、図4(A)および(B)のような真直ぐなラインパターン7が応力によって変形して倒れる現象である。図4(A)はラインパターン7の上面図を示しており、高さh、長手方向(y方向)の長さL、短辺方向の長さである幅w(x方向の長さ。厚みと定義してもよい。)のパターンが形成された様子を示す。図4(B)は図4(A)に示すラインパターンのA−A’断面を示す側面図である。図5(A)は、座屈により倒れたパターンの上面図を示しており、参考のため座屈発生前のラインパターン7も点線で示してある。図5(B)は、図4(B)と同様、図5(A)に示すラインパターンのA−A’断面を示す側面図である。図5(A)に示すように、座屈が発生した場合、パターンはある一定の周期でうねることがわかっている。この周期が座屈周期λと呼ばれるもので、図5(A)中にλで示す。
In terms of phenomena, Wiggling has two modes, buckling and swell amplification. 4 and 5 show examples of patterns in which buckling occurs before and after buckling. Buckling is a phenomenon in which a
数値計算の結果、座屈の発生条件は以下の式1で表されることがわかった。
As a result of the numerical calculation, it was found that the occurrence condition of buckling is expressed by the following
上記、式1の左辺は、残留応力σとヤング率Eの比にアスペクト比h/wの二乗を掛けた無次元の値である。この値を我々は座屈ファクタγと定義した。一方、上記式1の右辺kは座屈係数と呼ばれる無次元の値であり、座屈ファクタγが座屈係数kを上回ると座屈が発生する。数値計算の結果、パターンの高さh(例えば図4(B)を参照)と図5に示す座屈周期λおよびパターン高さhとに密接に関係していることがわかってきた。図6には、座屈係数kと値λ/h(無次元)の関係を示す数値計算結果を示す。数値計算の結果から、座屈係数kは値λ/hの関数であり、材料や膜厚によらずλ/hが3.3の時に最小値1.1をとることが分かった。
The left side of
半導体デバイスで通常使われる材料、例えば、SiO2やSi3N4などは、ヤング率Eの数%に相当する残留応力σを有することが知られており、従って式1の左辺は必ず有限の値を持っている。このため、アスペクト比h/wが大きくなると、上記式1の左辺の値が大きくなり、座屈係数kより大きくなった時点で座屈が発生する。仮にσ/Eが1%であるとすると、アスペクト比h/wが11前後で座屈ファクタγが、座屈係数kの最小値1.1を超えて座屈が発生する可能性がある。
It is known that materials usually used in semiconductor devices, such as SiO 2 and Si 3 N 4 , have a residual stress σ corresponding to several percent of Young's modulus E, and therefore the left side of
次に、座屈周期λの取りうる値の制約について説明する。ラインパターンの長さが有限の値Lの場合(長さの定義は、図4(A)に示す通りとする)、座屈周期λは下記の条件を満たさねばならない。 Next, restrictions on the values that the buckling period λ can take will be described. When the length of the line pattern is a finite value L (the length is defined as shown in FIG. 4A), the buckling period λ must satisfy the following condition.
上述した通り、座屈が最も発生しやすいのは(すなわち座屈係数kが最小値1.1を取るのは)は、λ/hが3.3の時、すなわちλの値が3.3hの場合である。これと式2の関係を考慮すれば、λ/hの値として3.3をとりうるのは、Lが1.65hの倍数となる場合である。つまり、Lとhの関係がL=1.65hの関係を満たすと常にkが最小値1.1を取り、より小さな応力、小さなアスペクト比で座屈が発生する。
As described above, buckling is most likely to occur (that is, the buckling coefficient k takes the minimum value 1.1) when λ / h is 3.3, that is, when the value of λ is 3.3h. Considering this and the relationship of
一方、Lが1.65hより小さい場合、λの値としては3.3hより小さい値しか取りえない
。したがって、λ/hは3.3より必ず小さく、kも最小値1.1より必ず大きくなる。したが
って座屈発生に必要な応力は大きくなり、許容されるアスペクト比も大きくなる。
On the other hand, when L is smaller than 1.65h, the value of λ can only take a value smaller than 3.3h. Therefore, λ / h is always smaller than 3.3, and k is necessarily larger than the minimum value 1.1. Therefore, the stress required for buckling is increased, and the allowable aspect ratio is also increased.
例えば、L=1.65hの場合、λのとりうる値は3.3h、3.3h/2、3.3h/3・・・である
。したがって、λ/hのとりうる値は、3.3、3.3/2、3.3/3・・・である。図6に示す関係から、kが最小値1.1を取るのはλ=3.3hの周期の場合である。このため、周期λ=3.3hのWigglingが発生しやすい。
For example, when L = 1.65h, possible values of λ are 3.3h, 3.3h / 2, 3.3h / 3,. Therefore, possible values of λ / h are 3.3, 3.3 / 2, 3.3 / 3. From the relationship shown in FIG. 6, k takes the minimum value 1.1 when the period is λ = 3.3h. For this reason, Wiggling with a period λ = 3.3 h is likely to occur.
L=0.5hと小さい場合には、λのとりうる値は、h、h/2、h/3・・・であり、λ/hのとりうる値は1、1/2、1/3・・・である。図6の関係に即して言えば、kの取りうる範囲はλ/h=1よりも左側ということであり、kが最小となるのはλ/h=1、すなわちλ=hの周期の場合である。図6に示す関係から、このときのkは4.0となる。このkの値は、L=1.65hの場合の約3.6倍と大きい。数式1の座屈発生条件を考慮すると、パターン長さの値を1.65hから0.5hに短くすると、座屈発生に必要な応力が3.6倍に増大する。すなわち、座屈が発生しにくくなる。
When L = 0.5h, possible values of λ are h, h / 2, h / 3... And possible values of λ / h are 1, 1/2, 1/3 ·・ ・. According to the relationship in FIG. 6, the range that k can take is that it is on the left side of λ / h = 1, and k is the smallest in the period of λ / h = 1, that is, λ = h. Is the case. From the relationship shown in FIG. 6, k at this time is 4.0. The value of k is as large as about 3.6 times that of L = 1.65h. In consideration of the buckling occurrence condition of
したがって、パターン長さLの大きさをパターン高さhの1.65倍より小さくすることで座屈によるWigglingを抑制することができることがわかった。 Therefore, it has been found that Wiggling due to buckling can be suppressed by making the pattern length L smaller than 1.65 times the pattern height h.
なお、本実施例では、単一のラインパターンを例にして説明したが、面状積層膜をエッチングにより分離してラインアンドスペース状のパターンを形成する形態の微細加工プロセスであれば、座屈発生のメカニズムは共通である。よって、上記の微細加工プロセス一般に本実施例の知見が適用できることはいうまでもない。 In the present embodiment, a single line pattern has been described as an example. However, if the microfabrication process has a form in which a planar laminated film is separated by etching to form a line and space pattern, buckling is performed. The mechanism of generation is common. Therefore, it goes without saying that the knowledge of this embodiment can be applied to the above-described microfabrication processes in general.
(実施例2)
本実施例では、実施例1で説明した手法を3D-NANDの製造プロセスに適用して座屈起因のWigglingを抑制した例について説明する。
(Example 2)
In the present embodiment, an example in which the technique described in the first embodiment is applied to a 3D-NAND manufacturing process to suppress buckling-induced Wiggling will be described.
図7には、本実施例の3D-NANDを構成するダイの外観図を示す。図7に示すダイは、4つは3D-NANDのメモリセル70と周辺回路71が集積された構造を有している。個々のメモリセルの構造は図1に示したメモリセルとほぼ同様であるが、コントロールゲート群31のアスペクト比は座屈が起きにくい値に規定されている。
In FIG. 7, the external view of the die | dye which comprises 3D-NAND of a present Example is shown. The die shown in FIG. 7 has a structure in which four 3D-
次に、座屈が発生した3D-NANDの構造と座屈が発生しない3D-NANDの構造について、これらを比較しながら説明する。前述の通り、座屈が発生するのは溝32を形成してSi3N4膜2とSiO2膜3の積層膜をラインアンドスペースパターンに分離形成するエッチング時であるため、初めにラインアンドスペースパターンの形成プロセスについて詳細に説明する。
Next, a 3D-NAND structure in which buckling has occurred and a 3D-NAND structure in which buckling does not occur will be described while comparing them. As described above, buckling occurs at the time of etching in which the
図8〜13は、上記のラインアンドスペースパターンの形成プロセスを説明する図である。図8(A)〜(C)は、図2(A)に示した状態のメモリセルを3面図で示した図であり、図13は、図2(B)に示した状態のメモリセル、すなわちエッチング終了後のメモリセルを示す3面図である。また、図面の煩雑さを防ぐため、図9〜図11については、Si3N4膜とSiO2膜の積層膜をx方向にみた正面図のみ示し、エッチング直前の状態を示す図12については3面図で表示する。 8 to 13 are diagrams for explaining the process of forming the line and space pattern. 8A to 8C are diagrams showing the memory cell in the state shown in FIG. 2A in a three-sided view, and FIG. 13 shows the memory cell in the state shown in FIG. That is, FIG. 3 is a three-side view showing the memory cell after etching. In order to avoid the complexity of the drawings, FIGS. 9 to 11 show only the front view of the laminated film of the Si 3 N 4 film and the SiO 2 film in the x direction, and FIG. 12 shows the state immediately before the etching. Displayed in three views.
図8(C)には、Si基板1上にSi3N4膜2とSiO2膜3からなるコントロールゲート層30が更に34積層された積層膜(つまりSi3N4膜2とSiO2膜3が各々34層、計68層の積層膜)の正面図を示す。Si3N4膜2とSiO2膜3の膜厚は各々30nmであるので、総膜厚はおよそ2μmである。なお、作画の便宜上、図では積層数が8層の断面図を記載しているが、実際には、総積層数が68層の試料を作成して実験を行った。構造物の内部にはチャネルホール4が形成されており、内部はポリシリコンで埋められている。最下層のSi3N4膜2のワード線方向(本実施例ではy方向)の長さはLであり、コントロールゲート群31の高さはhである。なお、図示の都合上、Si基板1は一部のみしか示していないが、実際にはSi基板は紙面の横方向及び前後方向に広がっている。
FIG. 8C shows a laminated film in which a
まず、この構造物の階段状構造上部の何もない部分を、図8(A)あるいは(C)に示されるように層間絶縁材料であるSiO2膜8で埋める。次に、この試料上に厚さ1μmのアモルファスカーボン(a-C)膜9と厚さ100nmの SiON膜10をCVDによって順次積層する(図9)。さらに、その上にLERの少ないナノインプリントという手法により、図10に示すようなライン幅50nm、スペース幅50nmのラインアンドスペース状のレジストマスク11を形成する。後段のエッチング工程では最下層のSi3N4膜2までをライン分割する必要があるため、ラインパターンの長さは最下層のSi3N4膜2のy方向の長さLと同じかそれ以上でなければならない。本実施例では、長さLのレジストパターンを形成した。形成されたレジストマスク11に沿ってSiON膜10をエッチングして、SiONマスクを形成する(図11)。同様に、形成されたSiONマスクに沿って、a-C膜9をエッチングしてa-Cマスクを形成する。図12(A)〜(C)には、a-Cマスクが形成された状態のメモリセル上面図、側面図、正面図をそれぞれ示す。図12(A)および(B)との対比から分かるように、チャネルホール4上にa-Cマスクが形成されており、y方向に延びるラインアンドスペースのパターンが形成されている。最終的に形成されたa-Cマスクの厚さは1μm、ライン幅とスペース幅は、各々50nmである。
First, an empty portion of the upper portion of the stepped structure of this structure is filled with an SiO 2 film 8 that is an interlayer insulating material as shown in FIG. 8 (A) or (C). Next, an amorphous carbon (aC)
最後に、上記a-Cマスクに沿ってSi3N4膜2とSiO2膜3の積層膜を一貫でプラズマエッチングする。これにより積層膜に溝32が形成され、ラインアンドスペースパターン状のコントロールゲート群31が分離形成される(図13)。コントロールゲート群31の長手方向の最大長さ、すなわち階段状構造の最下層のコントロールゲート層30の長手方向の長さはLであり、コントロールゲート群31の幅、すなわち溝によって分離された方向の長さはwである。図1(C)から分かるように、ワード線34は上記長手方向に平行に形成され、ビット線33は上記幅方向に平行に形成される。図13(A)〜(C)を対比すれば分かるように、エッチング直後の状態ではコントロールゲート群31間の溝32には何も埋められておらず、積層膜の剛性のみで自立している状態である(階段状構造の上部は層間絶縁材料であるSiO2膜8で埋められている)。
Finally, the laminated film of the Si 3 N 4 film 2 and the SiO 2 film 3 is consistently plasma etched along the aC mask. As a result, a
以上のプロセスを用いて、コントロールゲート群31の長さLが6.6μmの試料と、440nmとの2つの試料を作成し、座屈が発生するかどうかの試験を行った。
Using the above process, a sample having a length L of the
6.6μmは、最終的なパターン高さ2μmの1.65倍、すなわち3.3μmの倍数となっており、実施例1の考察から、非常に座屈が発生しやすいものと推測される一方、440nmは3.3μmより小さく、座屈が発生しにくいものと推測される。 6.6 μm is 1.65 times the final pattern height of 2 μm, that is, a multiple of 3.3 μm. From the consideration of Example 1, it is estimated that buckling is very likely to occur, whereas 440 nm is 3.3%. It is estimated that it is smaller than μm and buckling is unlikely to occur.
長さLが6.6μmの試料については、図12の工程でa-C膜9を深さ500nmまでエッチングした時点でWigglingが発生した。この場合に関して、取りうる数種類の座屈周期λ=2L/nについて計算した座屈係数kとエッチング深さhの関係、および、これら座屈係数kの最小値と座屈ファクタγの値とエッチング深さhの関係を計算した結果を図14(a)に示す。長さLが6.6μmと長いため、座屈周期λとしては、13.2μm以下の様々な値をとりうる。このため、座屈係数kの最小値は1.1でほとんど変化しない。これに対して、座屈ファクタγは、エッチング深さhの二乗に比例して増加する。そして、エッチング深さが500nmに達すると座屈ファクタγが座屈係数kの最小値より大きくなる。この時、a-C膜9は高さhが500nm、幅wが50nmのアスペクト比10のパターンとなる。また、本検討で使用したa-Cはヤング率Eの1.2%に相当する残留応力σを有しているため、座屈ファクタγは1.2となる。この時点で座屈ファクタγが座屈係数kより大きくなるため、座屈によりWigglingが発生したものと考えられる。
For the sample with a length L of 6.6 μm, Wiggling occurred when the
次に長さLが440nm の試料の試験結果について説明する。結果は良好であり、a-C膜9の底部までエッチングを行っても座屈によるWigglingは発生しなかった。この場合に関して、取りうる数種類の座屈周期λ=2L/nについて計算した座屈係数kとエッチング深さhの関係、および、これら座屈係数kの最小値と座屈ファクタγの値とエッチング深さhの関係を計算した結果を図14(b)に示す。本実験で設定した長さLは440nmと短い。そのため、座屈周期λとしては、2L すなわち0.88μm以下の値しかとりえない。このため、2L/h=3.3となるエッチ深さh=266nm以上では、座屈係数kの最小値が増加する。このため、座屈ファクタγが1.1を超えるエッチ深さ500nmすなわちアスペクト比10においても、座屈ファクタγが座屈係数kを下回るため、座屈によるWigglingが発生しない。
Next, test results of a sample having a length L of 440 nm will be described. The result was good, and wiggling due to buckling did not occur even when the bottom of the
すなわち、エッチング途中の過程まで考えると、座屈を抑制するためには、座屈ファクタγが1.1前後となるアスペクト比10相当のエッチ深さh1と、2L/ h0 =3.3を満たすh0を比較した場合に、h1>h0 =が成り立たなければならない。言い換えると、パターンの長さLが幅wがの16.5倍よりも小さくなければならない。 That is, considering the process in the middle of etching, in order to suppress buckling, the etching depth h 1 corresponding to an aspect ratio of 10 where the buckling factor γ is around 1.1 and h 0 satisfying 2L / h 0 = 3.3 are satisfied. , H 1 > h 0 = must hold. In other words, the pattern length L must be less than 16.5 times the width w.
つづいて、上記試験により作成されたa-Cマスクを使用して、その下部のSi3N4膜とSiO2膜の積層膜をエッチングした。図15(b)には、積層膜のエッチング深さと、座屈ファクタγおよび座屈係数kの最小値の関係を示す。Si3N4膜とSiO2膜の残留応力はいずれもヤング率の1.0%である。グラフ横軸の範囲は、0から積層膜の厚さである2μmに設定した。座屈ファクタγの値は、高さの二乗に比例して増加する。これに対して、座屈係数kの最小値は図14(b)の場合と同様にエッチ深さh=266nm以上で増加する。このため、0から2μm の範囲で、座屈ファクタγの値が座屈係数kの最小値より常に小さいため、座屈によるWigglingは発生しないものと考えられ、実際の試験においても積層膜のエッチング中に座屈は発生しなかった。 Subsequently, the laminated film of the Si 3 N 4 film and the SiO 2 film under the aC mask prepared by the above test was etched. FIG. 15B shows the relationship between the etching depth of the laminated film and the minimum values of the buckling factor γ and the buckling coefficient k. The residual stresses of the Si 3 N 4 film and the SiO 2 film are both 1.0% of Young's modulus. The range of the horizontal axis of the graph was set from 0 to 2 μm which is the thickness of the laminated film. The value of the buckling factor γ increases in proportion to the square of the height. On the other hand, the minimum value of the buckling coefficient k increases at an etch depth h = 266 nm or more as in the case of FIG. For this reason, in the range of 0 to 2 μm, the value of the buckling factor γ is always smaller than the minimum value of the buckling coefficient k, so it is considered that wiggling due to buckling does not occur, and etching of the laminated film is also performed in actual tests. There was no buckling.
つぎに、a-Cに代えて、残留応力の少ない有機材料の塗布膜(SOC)を使用して同様の評価を行った。作成した試料は、マスクがa-Cの場合と同様、コントロールゲート群31の長さLが6.6μmと440nmの2つである。また、SOCマスクの厚さは1μm、ライン幅とスペース幅は、各々50nmとした。SOCは、残留応力σがヤング率Eの0.16%しかない。したがって、SOCマスクを1μm までエッチングしてアスペクト比が20に達した状態でも座屈ファクタγは0.64であり、座屈係数kの最小値1.1よりも小さい。このため、長さLが6.6μmと440nmのいずれの試料でも座屈によるWigglingは発生しなかった。
Next, instead of a-C, the same evaluation was performed using a coating film (SOC) of an organic material with a small residual stress. In the prepared samples, the length L of the
次に、このSOCマスクを使用し図13に示される要領にてSi3N4膜とSiO2膜の積層膜をエッチングした。長さLが6.6μmの試料については、積層膜を深さ550nmまでエッチングした時点でWigglingが発生した。この場合に関して、取りうる数種類の座屈周期λ=2L/nについて計算した座屈係数kとエッチング深さhの関係、および、これら座屈係数kの最小値と座屈ファクタγの値とエッチング深さhの関係を計算した結果を図15(a)に示す。本実験で設定した長さLは6.6μmと短い。このため、前述の2L/h=3.3となるエッチ深さもh=4.0μmと大きい。したがって、0から2μmの間で座屈係数kの最小値は1.1でほぼ一定である。これに対して、座屈ファクタγは、エッチング深さhの二乗に比例して増加する。そして、エッチング深さが550nmに達すると座屈ファクタγが座屈係数kの最小値より大きくなる。この時のアスペクト比は11である。また、積層膜の残留応力σはSi3N4膜とSiO2膜のヤング率Eの1.0%程度であることを考慮すると、この時の座屈ファクタγは1.21である。よってこの時点で座屈ファクタが座屈係数を上回り、座屈によりWigglingが発生したものと考えられる。 Next, using this SOC mask, the laminated film of the Si 3 N 4 film and the SiO 2 film was etched in the manner shown in FIG. For the sample having a length L of 6.6 μm, Wiggling occurred when the laminated film was etched to a depth of 550 nm. In this case, the relationship between the buckling coefficient k calculated for several possible buckling periods λ = 2L / n and the etching depth h, the minimum value of these buckling coefficients k, the value of the buckling factor γ, and the etching The result of calculating the relationship of the depth h is shown in FIG. The length L set in this experiment is as short as 6.6 μm. For this reason, the above-mentioned etch depth of 2L / h = 3.3 is also as large as h = 4.0 μm. Therefore, between 0 and 2 μm, the minimum value of the buckling coefficient k is 1.1 and is almost constant. On the other hand, the buckling factor γ increases in proportion to the square of the etching depth h. When the etching depth reaches 550 nm, the buckling factor γ becomes larger than the minimum value of the buckling coefficient k. The aspect ratio at this time is 11. Considering that the residual stress σ of the laminated film is about 1.0% of the Young's modulus E of the Si 3 N 4 film and the SiO 2 film, the buckling factor γ at this time is 1.21. Therefore, at this point, the buckling factor exceeds the buckling coefficient, and it is considered that Wiggling occurred due to buckling.
一方、長さLが440nm の試料については座屈によるWigglingは発生しなかった。パターン長さが440nmであるため、この場合の座屈係数kの最小値と座屈ファクタγのエッチング深さhへの依存性は図15(b)と同じである。したがって、エッチング深さ0から2μmの範囲で、座屈ファクタγの値は座屈係数kの最小値より常に小さくなるため座屈は発生しない。 On the other hand, no Wiggling due to buckling occurred in the sample having a length L of 440 nm. Since the pattern length is 440 nm, the dependency of the minimum value of the buckling coefficient k and the buckling factor γ on the etching depth h in this case is the same as in FIG. Therefore, no buckling occurs because the value of the buckling factor γ is always smaller than the minimum value of the buckling coefficient k in the etching depth range of 0 to 2 μm.
以上の通り、残留応力がヤング率Eの数%程度存在する積層膜に関しては、アスペクト比が大きく(例えば10以上に)なると座屈によるWigglingが発生する可能性がある。このための対策としては、マスクのラインパターンの長さLを短くすることが有効であり、その値は少なくとも被エッチング材料の厚みhの1.65倍以下にする必要がある。すなわち、積層膜の上部に積層膜底面の長さの1.65倍以下の長さを有するマスクパターンを形成し、これをマスクとしてエッチングを行うことにより、積層膜に発生するWigglingを抑制することができる。図16には、アスペクト比が以上のように規定された本実施例のコントロールゲート群を斜視図で示した。本実施例で説明した3D-NANDにおいては、図16に示されるコントロールゲート群がメモリセル内に複数形成されており、Wigglingの発生が抑制された構造を具備している。 As described above, for a laminated film having a residual stress of about several percent of the Young's modulus E, Wiggling due to buckling may occur when the aspect ratio is large (for example, 10 or more). As a countermeasure for this, it is effective to shorten the length L of the line pattern of the mask, and the value needs to be at least 1.65 times the thickness h of the material to be etched. That is, by forming a mask pattern having a length of 1.65 times or less of the length of the bottom surface of the multilayer film on the top of the multilayer film and performing etching using this as a mask, Wiggling generated in the multilayer film can be suppressed. . FIG. 16 is a perspective view showing the control gate group of this embodiment in which the aspect ratio is defined as described above. The 3D-NAND described in this embodiment has a structure in which a plurality of control gate groups shown in FIG. 16 are formed in a memory cell and the occurrence of Wiggling is suppressed.
また、本実施例では、コントロールゲート群31を構成する各コントロールゲート層30の膜厚と積層数を各々一定にし、最下層の長さ(すなわちL)を調整した条件で比較実験を行っているが、Lを一定にしてコントロールゲート群31の高さ(すなわちコントロールゲート層30の膜厚または積層数を変えて)比較実験を行っても同様の結果が得られることはいうまでもない。
Further, in this embodiment, a comparative experiment is performed under the condition that the thickness and the number of stacked layers of the control gate layers 30 constituting the
さらに、エッチング途中のことも考慮すると、ラインパターンの長さLをアスペクト比(h/w)が10となるエッチング深さの1.65倍以下となることが望ましい。この場合、h/w=10であり、L<1.65hの関係からL<16.5w、すなわちパターン幅wの16.5倍未満が望ましいことになる。 Further, in consideration of the middle of etching, it is desirable that the length L of the line pattern is 1.65 times or less of the etching depth at which the aspect ratio (h / w) is 10. In this case, h / w = 10, and L <16.5w, that is, less than 16.5 times the pattern width w is desirable from the relationship of L <1.65h.
また、ラインパターンの長さLをパターン幅wの16.5倍以下にした場合、一つのゲート電極5に接続されるチャネルホール4の数が所望の数より少なくなる可能性があるが、その場合は、例えば図17に示すように積層膜のパターン幅wを広くして、チャネルホールを複数列配列すれば、一つのゲート電極5に接続されるチャネルホール4の数を大きくできる。
Further, when the length L of the line pattern is 16.5 times or less of the pattern width w, the number of
以上、本実施例では、エッチング深さあるいは積層膜底面の長さを所定範囲に設定して、アスペクト比を座屈が起きにくい値にすることでWigglingの発生を抑制する手法について説明した。積層膜の残留応力はCVDで形成された膜で特に大きいため、本実施例の手法はCVDで形成された積層膜に対して特に有効であるが、単層膜あるいは他の膜形成方法(例えばスパッタリング法等)で形成された膜に対しても有効である。また、コントロールゲート群のような能動素子として動作する積層膜は導電性膜と絶縁膜とを積層して形成する場合が多く、このような積層膜はCVDにより形成する場合が多い。従って、本実施例のWiggling 抑制手法は、複数の能動素子を構成するための積層膜のエッチングに特に有効であるとも言える。 As described above, in this embodiment, the method of suppressing the occurrence of Wiggling by setting the etching depth or the length of the bottom surface of the laminated film within a predetermined range and setting the aspect ratio to a value that hardly causes buckling has been described. Since the residual stress of the laminated film is particularly large in a film formed by CVD, the method of this embodiment is particularly effective for a laminated film formed by CVD, but a single-layer film or other film forming method (for example, It is also effective for a film formed by a sputtering method or the like. In addition, a laminated film that operates as an active element such as a control gate group is often formed by laminating a conductive film and an insulating film, and such a laminated film is often formed by CVD. Therefore, it can be said that the Wiggling suppression method of this embodiment is particularly effective for etching a laminated film for constituting a plurality of active elements.
(実施例3)
本実施例では、もうひとつのWigglingメカニズムであるうねり増幅現象とうねり増幅の抑制原理について説明する。リソグラフィによって形成されるマスクには、Line-Edge-Roughness(LER)と呼ばれる欠陥があり、ラインパターンのマスクが数nm程度うねる特徴がある。このうねりに起因して大きなWigglingが発生する現象がうねり増幅現象である。例えば、図18(A)のように周期λの正弦波状に左右にうねったラインパターン7があると想定する。図18(B)は図18(A)のA−A'断面図を示すが、
この状態では倒れずに自立している。いま、うねりを表す正弦波の振幅を仮想的にa0とすると、このパターンの位置座標は、次式であらわされる。
(Example 3)
In this embodiment, another wiggling mechanism, ie, a swell amplification phenomenon and a principle of suppressing swell amplification will be described. A mask formed by lithography has a defect called line-edge-roughness (LER), and the mask of a line pattern has a feature of waviness about several nm. A phenomenon in which large Wiggling occurs due to this swell is a swell amplification phenomenon. For example, it is assumed that there is a
In this state, it is independent without falling down. Now, assuming that the amplitude of a sine wave representing undulation is virtually a 0 , the position coordinates of this pattern are expressed by the following equations.
このパターンを構成する材料に残留応力σがある場合、x方向にパターンを変形させる力Fが発生する。この力Fの値は次式であらわされる。 When the material constituting this pattern has a residual stress σ, a force F that deforms the pattern in the x direction is generated. The value of this force F is expressed by the following equation.
すなわち、うねりを増幅する方向にパターンを変形させようとする力Fが発生する。したがって、図18のパターンに残留応力σがある場合、パターンは図19(A)のようにうねりを増幅する方向に変形し、図19(B)のように倒れる。変形後のうねりの振幅をa1とすると、変形前のうねりの振幅a0とa1の関係は次式であらわされる。 That is, a force F is generated to deform the pattern in the direction of amplifying the swell. Therefore, when there is a residual stress σ in the pattern of FIG. 18, the pattern is deformed in the direction of amplifying the undulation as shown in FIG. 19A and falls down as shown in FIG. When the amplitude of waviness after deformation to a 1, the relationship of the amplitude a 0 and a 1 in front of the swell deformation is expressed by the following equation.
この増幅率Aは、座屈ファクタγと座屈係数kが座屈の発生しない条件を満たしていても1より大きくなる。すなわち、座屈の発生しない微弱な応力、低アスペクト比の条件でもうねり増幅現象は起きうる。 The amplification factor A is greater than 1 even if the buckling factor γ and the buckling coefficient k satisfy the condition that buckling does not occur. That is, the waviness amplification phenomenon can occur under weak stress and low aspect ratio conditions where buckling does not occur.
また、図20に示すように、アスペクト比や残留応力が高くγの値が大きくなる場合や初期うねりの周期がλ/hに近くkの値が小さくなる場合に、増幅率Aが大きくなる。 As shown in FIG. 20, the gain A increases when the aspect ratio and residual stress are high and the value of γ increases or when the initial waviness period is close to λ / h and the value of k decreases.
このうねり増幅現象を抑制するためには、LERを抑制して初期うねりの振幅a0を小さくするか、アスペクト比や残留応力を小さくしてλを小さくするしかない。しかし、いずれも現実的には難しい。 In order to suppress this swell amplification phenomenon, there is no choice but to reduce the initial swell amplitude a 0 by reducing the LER or by reducing the aspect ratio and residual stress to reduce λ. However, both are practically difficult.
そこで、うねり増幅が発生しても、デバイス特性に影響を与えない構造を検討した。うねり増幅現象が発生する場合には、前述のようにうねりの二階微分が大きい部分に力Fが加わり、大きく変形する。逆に、うねりの二階微分がゼロとなる部分にはほとんど力Fが発生せず、変形も起きない。 Therefore, we examined a structure that does not affect device characteristics even if swell amplification occurs. When the swell amplification phenomenon occurs, the force F is applied to the portion where the second derivative of the swell is large as described above, resulting in a large deformation. On the contrary, almost no force F is generated in the portion where the second derivative of the undulation is zero, and no deformation occurs.
したがって、対策としては、例えば図21(A)に示すように、隣合うパターン[7]を同周期、同位相の正弦波状にうねらせておき、うねりの2階微分が0となる位置、すなわちうねりの変曲点の位置にデバイス性能を左右するチャネルホール4を形成する方法が考えられる。この場合、うねり増幅が発生しても、図22(A)に示されるようにチャネルホール4の形成箇所は殆んど変形しないため、応力によって特性が劣化したり、もしくは、チャネルホール4の位置が設計値とずれてコンタクトホールと接続できなかったりする問題が生じない。図22(B)には図22(A)のA−A'断面図を示すが、チャネルホール4の内部は特に変形していないことが分かる。また、2階微分が大きい部分では、変形量が大きくなるが、隣合うパターン7同士が同じ方向に変形するため、接触して電気的にショートすることもない。
Therefore, as a countermeasure, for example, as shown in FIG. 21A, adjacent patterns [7] are waved in a sinusoidal shape with the same period and phase, and the position where the second derivative of the wave is 0, A method of forming a
(実施例4)
本実施例では、実施例3で説明した手法を3D-NANDの製造プロセスに適用して、うねり増幅が発生しても、デバイス特性に影響を与えない構造の3D-NANDを作成した例について説明する。
Example 4
In this embodiment, the method described in the third embodiment is applied to a 3D-NAND manufacturing process, and a 3D-NAND having a structure that does not affect device characteristics even when swell amplification occurs is described. To do.
本実施例では、実施例3で説明したうねり増幅の抑制構造を備える3D-NANDのメモリセルと、備えない3D-NANDのメモリセルを比較用に作成した。うねり増幅の抑制構造を備えない3D-NANDのメモリセルは、実施例2と同様のプロセスで作成し、座屈を抑制するためパターン長さLを440nmとした。実施例2との製造プロセス上の相違点としては、本実施例のメモリセルでは、実施例2のナノインプリント(図10の説明を参照)ではなく通常のリソグラフィー技術によってレジストマスク11を形成した。通常のリソグラフィーにより形成されたレジストマスク11には、LERに起因して周期880nm、振幅1nm程度のうねりが不規則に存在することがわかっている。実施例2と同様に、このレジストマスク11に沿ってSiON、a-Cを順次エッチングして、最後に、Si3N4膜2とSiO2膜3の積層膜を一貫でエッチングする。
In this example, a 3D-NAND memory cell having the structure for suppressing swell amplification described in Example 3 and a 3D-NAND memory cell not provided were prepared for comparison. A 3D-NAND memory cell that does not have a swell amplification suppression structure was produced by the same process as in Example 2, and the pattern length L was 440 nm in order to suppress buckling. As a difference in manufacturing process from Example 2, in the memory cell of this example, the resist
その結果、a-Cエッチング工程(図13の説明を参照)で、うねり増幅によって不規則なWigglingが発生した。 As a result, in the aC etching process (see the description of FIG. 13), irregular wiggling occurred due to waviness amplification.
図23には、うねりの振幅とa-Cのエッチング深さの関係を示す。うねりの振幅はエッチングの進行(エッチング深さ)とともに徐々に増加し、1.0μmエッチングし終わった時点で、振幅4.7nmのうねりが発生している。つまり、a-Cマスクには振幅4.7nmのLERが発生したことになる。さらに、このa-Cマスクを使用して図13で説明した積層膜のエッチングを行った結果、Wigglingがさらに増大して、図24(A)に示すように隣接するパターン同士が部分的に接合してしまった。また、当該接合部では、図24(B)に示されるように積層膜のエッチングが途中で止まってしまった。 FIG. 23 shows the relationship between the amplitude of waviness and the etching depth of aC. The amplitude of the undulation gradually increases with the progress of etching (etching depth), and when the 1.0 μm etching is completed, the undulation with an amplitude of 4.7 nm occurs. That is, LER having an amplitude of 4.7 nm is generated in the a-C mask. Furthermore, as a result of performing the etching of the laminated film described with reference to FIG. 13 using this aC mask, Wiggling further increases, and adjacent patterns are partially joined as shown in FIG. Oops. Further, at the junction, as shown in FIG. 24B, the etching of the laminated film stopped halfway.
図25には、積層膜エッチング中のうねりの振幅とエッチング深さの関係を示す。うねりの振幅はエッチングの進行(深さ)とともに徐々に増加し、積層膜の膜厚に等しい2.0μmまでエッチングした時点で、振幅27nmとa-Cマスクに生じたうねりの5.7倍もの振幅を持つうねりが発生している。このため、隣接パターン同士が部分的に接合してしまったものと考えられる。 FIG. 25 shows the relationship between the amplitude of waviness during etching of the laminated film and the etching depth. The amplitude of the undulation gradually increases as the etching progresses (depth), and when the etching is performed to 2.0 μm, which is equal to the film thickness of the laminated film, there is a undulation having an amplitude of 27 nm and an amplitude of 5.7 times the undulation generated in the aC mask It has occurred. For this reason, it is considered that the adjacent patterns are partially joined.
さらに、チャネルホール4上に配線となるコンタクトホール6を接続する工程で接続不良が発生していることがわかった。図26には、接続不良部分の概要を示す。図26(A)接続不良が発生したコントロールゲート群の上面図であり、コンタクトホール6が本来の形成位置であるチャネルホール4の中心から部分的に外れていることが分かる。図26(B)は図26(A)のA−A’断面図であるが、不良個所61でコンタクトホール6とチャネルホール4の接続不良が発生していることが分かる。この原因は、Wigglingが増大することによって、チャネルホール4が本来の設計位置から大幅にずれて形成されてしまったためである。
Further, it was found that a connection failure occurred in the process of connecting the
次に、うねり増幅の抑制構造を備える3D-NANDメモリセルの製造プロセスおよびデバイス構造について説明する。 Next, a manufacturing process and a device structure of a 3D-NAND memory cell having a swell amplification suppression structure will be described.
まず、Si基板上にSi3N4膜2とSiO2膜3の積層膜からなるコントールゲート層の形成とエッチングを順次行い、図9に示した構造を形成する。積層膜底面の長さLや積層膜の高さhは、座屈の起きない値に設定されているものとする。次に、a-C膜上にレジストのマスクパターン11を形成するが、この際、実施例2で説明したラインアンドスペースのパターンではなく正弦波状のパターンを形成する。本実施例では、正弦波の周期をチャネルホール4のピッチ100nmの2倍である200nmに、振幅を50nmにそれぞれ設定し、チャネルホール4の位置が正弦波の2階微分に相当する位置(変曲点位置)となるように位相を合わせた。図27(A)には、本実施例で形成した正弦波状レジストパターンの上面図を、図27(B)には図27(A)のA−A’断面図をそれぞれ示す。
First, a control gate layer composed of a laminated film of the Si 3 N 4 film 2 and the SiO 2 film 3 is formed and etched on the Si substrate in order to form the structure shown in FIG. The length L of the laminated film bottom surface and the height h of the laminated film are set to values that do not cause buckling. Next, a resist
形成したレジストマスク11を用いてa-C膜のエッチングを行ったところ、振幅がわずかに増大したが、うねりの2階微分が0になる位置すなわちチャネルホール4の位置では、マスクの位置ずれはほとんど発生しなかった。
When the aC film was etched using the formed resist
図28には、周期200nmのうねりにおける振幅とa-Cのエッチング深さの関係を示す。 FIG. 28 shows the relationship between the amplitude and the a-C etching depth in the waviness with a period of 200 nm.
うねりの振幅は正弦波の振幅として与えられた初期値50nmから、エッチングの進行とともにエッチング深さ100nmでの値53nmまで増加するが、それ以降はほとんど増加していない。また、LERに起因する880nm周期のうねりもほとんど増幅されていなかった。これは、エッチングの初期に短周期(本実施例では200nm)のうねりの振幅が増大することによって応力が緩和されたため、LER起因の長周期のうねりが増幅されなかったためと思われる。 The amplitude of the undulation increases from the initial value of 50 nm given as the amplitude of the sine wave to the value of 53 nm at the etching depth of 100 nm as the etching progresses, but hardly increases thereafter. Moreover, the swell of the 880 nm period resulting from LER was hardly amplified. This is presumably because the long period waviness due to LER was not amplified because the stress was relaxed by increasing the amplitude of the short period (200 nm in this embodiment) waviness at the beginning of etching.
上の要領で形成されたa-Cマスクを使用して、図12に示したテラス状積層膜のエッチングを行った。その結果、さらにうねりがわずかに増大したが、図29に示すように隣接パターン同士が同じ方向に変形するため、パターン同士の接合が抑制された。また、a-Cエッチングの場合と同様に、うねりの2階微分が0になる位置すなわちチャネルホールの位置では、パターンの変形はほとんどみられなかった。 Using the a-C mask formed in the above manner, the terrace-shaped laminated film shown in FIG. 12 was etched. As a result, the swell increased slightly, but the adjacent patterns were deformed in the same direction as shown in FIG. 29, so that the joining of the patterns was suppressed. Further, as in the case of the a-C etching, almost no deformation of the pattern was observed at the position where the second derivative of the undulation was 0, that is, the position of the channel hole.
図30には、テラス状積層膜をエッチングした際におけるうねりの振幅とエッチング深さの関係を示す。200nm周期のうねりについては、エッチングの進行とともにうねりの振幅は初期値53nm(a-Cマスクのうねり振幅)から56nmまで増加(エッチング深さ100nmでの値)したが、その後は殆んど変化していない。また、LER起因の周期880nmのうねりも殆んど増幅されていなかった。更に、チャネルホール4の位置ずれがないため、チャネルホール4にコンタクトホール6の接続不良は全くみられなかった。
FIG. 30 shows the relationship between the amplitude of waviness and the etching depth when the terrace-shaped laminated film is etched. For waviness with a period of 200 nm, the amplitude of waviness increased from the initial value of 53 nm (aC mask waviness amplitude) to 56 nm (value at an etching depth of 100 nm) with the progress of etching, but has hardly changed since then. . Also, the swell of 880 nm period due to LER was hardly amplified. Further, since there is no position shift of the
以上のように、パターンを最初から正弦波状にうねらせておき、うねりの2階微分がゼロとなる位置にチャネルホールを形成すれば、チャネルホール部分は変形しないため、Wigglingに起因する問題を回避することができる。また、隣合うパターンを同じ位相にしておけば、Wigglingで倒れが大きくなってもとなり合うパターンが接触することもない。 As mentioned above, if the pattern is sine waved from the beginning and the channel hole is formed at a position where the second derivative of the undulation becomes zero, the channel hole part will not be deformed, so the problem caused by Wiggling is avoided. can do. Also, if the adjacent patterns are in the same phase, the adjacent patterns will not come into contact with each other even if the fall of Wiggling increases.
また、レジストマスクの形状は必ずしも正弦波形状には限られず、2回微分が0になるような波形であれば何を採用してもよい。例えば図31のようにレジストマスク11をジグザグにうねらせて、チャネルホール4の形成位置がうねりの2階微分が0になる位置に一致するように位相を合わせれば、同様の効果が得られる。
Further, the shape of the resist mask is not necessarily limited to a sine wave shape, and any shape may be adopted as long as the waveform is such that the second derivative is zero. For example, as shown in FIG. 31, the same effect can be obtained by wobbling the resist
図32には、図31に示したジグザグパターンをリソグラフィーで形成するためのレチクルの例を示す。図32は、レチクル基板12上にジグザグのTiマスク13を形成した露光用レチクルで、このようなジグザグパターンでもWigglingに起因するチャネルホール位置の変動を抑制することができる。また、うねりの振幅が最小露光寸法に近ければ、ジグザグパターンを露光すれば正弦波状にうねったレジストマスクを自然に形成できる。
FIG. 32 shows an example of a reticle for forming the zigzag pattern shown in FIG. 31 by lithography. FIG. 32 shows an exposure reticle in which a
(実施例5)
本実施例は、以下の構成を備えた半導体装置である。
1)能動素子として動作する半導体素子を備え、溝によって互いに分離された半導体素子ブロックを備える半導体装置において、前記半導体素子ブロックの長手方向の最大長さを高さで割った比が、座屈が発生しない範囲に規定されていることを特徴とする半導体装置。
2)複数のコンタクトゲート層が積層され、かつ互いに溝で分離された複数のコントロールゲート群と、当該コントロールゲート群に形成されたチャネルホールと、前記コントロールゲート群に電極を介して接続されたビット線と、前記コンタクトゲート層にコンタクトプラグを介して接続されるワード線とを備える半導体装置において、前記複数のコントロールゲート群は互いに同位相でうねった形状を備え、前記チャネルホールは前記うねりの形状の変曲点位置に形成されていることを特徴とする半導体装置。
(Example 5)
The present embodiment is a semiconductor device having the following configuration.
1) In a semiconductor device including semiconductor elements that operate as active elements and have semiconductor element blocks separated from each other by grooves, the ratio of the maximum length in the longitudinal direction of the semiconductor element blocks divided by the height is A semiconductor device characterized in that it is defined within a range where it does not occur.
2) A plurality of control gate groups in which a plurality of contact gate layers are stacked and separated from each other by a groove, channel holes formed in the control gate groups, and bits connected to the control gate groups via electrodes In a semiconductor device comprising a line and a word line connected to the contact gate layer via a contact plug, the plurality of control gate groups have a shape wavy in the same phase, and the channel hole has a shape of the waviness A semiconductor device characterized in that the semiconductor device is formed at an inflection point position.
1…Si基板、2…Si3N4、3…SiO2、4…チャネルホール、5…タングステンゲート電極、6…コンタクトホール、7…パターン、8…SiO2、9…アモルファスカーボン、10…SiON、11…レジストマスク、12…レチクル基板、13…TiNマスク 1 ... Si substrate, 2 ... Si3N4, 3 ... SiO2, 4 ... channel hole, 5 ... tungsten gate electrode, 6 ... contact hole, 7 ... pattern, 8 ... SiO2, 9 ... amorphous carbon, 10 ... SiON, 11 ... resist mask , 12 ... reticle substrate, 13 ... TiN mask
Claims (11)
前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、
前記コントロールゲート群の長手方向の長さと前記コントロールゲート群の高さは、前記長さを2倍とする値を自然数で除した値である座屈周期を前記高さで除した値が3.3より小さくなるように規定されていることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device including a process of forming a three-dimensional memory cell,
The step of forming the three-dimensional memory cell includes a step of forming a channel hole in a plurality of stacked control gate layers constituted by a stacked film of an insulating layer and a conductor layer, and a plurality of stacked control gate layers by plasma etching. Forming a plurality of control gate layers by forming grooves in the plurality of stacked control gate layers,
The length in the longitudinal direction of the control gate group and the height of the control gate group are values obtained by dividing a buckling period, which is a value obtained by dividing a value that doubles the length by a natural number, by the height. A method for manufacturing a semiconductor device, characterized in that the semiconductor device is defined to be smaller than 3.
前記3次元メモリセルの形成工程は、絶縁層と導電体層との積層膜によって構成され複数積層されたコントロールゲート層にチャネルホールを形成する工程と、プラズマエッチングにより前記複数積層されたコントロールゲート層に溝を形成して前記複数積層されたコントロールゲート層を分離し、複数のコントロールゲート群を形成する工程とを有し、
前記コントロールゲート群の長手方向の長さと前記コントロールゲート群の高さは、前記長さを前記高さで除した値が1.65未満となるように規定されていることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device including a process of forming a three-dimensional memory cell,
The step of forming the three-dimensional memory cell includes a step of forming a channel hole in a plurality of stacked control gate layers constituted by a stacked film of an insulating layer and a conductor layer, and a plurality of stacked control gate layers by plasma etching. Forming a plurality of control gate layers by forming grooves in the plurality of stacked control gate layers,
The length in the longitudinal direction of the control gate group and the height of the control gate group are defined such that a value obtained by dividing the length by the height is less than 1.65. Manufacturing method.
前記コントロールゲート群における分離された方向の長さである幅に対する前記長さの比が16.5未満であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2 ,
The method of manufacturing a semiconductor device the ratio of the length to the separated width is the length of said control gate group is characterized der Rukoto less than 16.5.
前記コントロールゲート群の内部に前記チャネルホールを複数列形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device which is characterized that you said the channel hole plurality of rows formed inside the control gate group.
上方のコントロールゲート層の長さが下方のコントロールゲート層の長さよりも短くなるような階段状形状に前記コントロールゲート群を形成し、
前記コントロールゲート群の長手方向の長さを前記階段状形状の最下層のコントロールゲート層の長さとし、
前記高さを前記階段状形状全体の高さとすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 4 ,
Forming the control gate group in a stepped shape such that the length of the upper control gate layer is shorter than the length of the lower control gate layer;
The length of the control gate group in the longitudinal direction is the length of the lowermost control gate layer of the stepped shape,
A method of manufacturing a semiconductor device, wherein the height is the height of the entire stepped shape .
前記長さを前記高さで除した値が1.65未満であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 ,
The method of manufacturing a semiconductor device obtained by dividing the length in the height, characterized in der Rukoto less than 1.65.
複数のコントロールゲート群を形成する工程は、前記複数積層されたコントロールゲート層上にラインアンドスペースパターンを形成する工程と当該ラインアンドスペースパターンをマスクとして前記複数積層されたコントロールゲート層を最下層までエッチングする工程とを含み、
前記ラインアンドスペースパターンは、個々のパターンが互いに同位相でうねった形状を有し、当該うねりの変曲点位置に前記チャネルホールが位置する形状であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2 ,
The step of forming a plurality of control gate groups includes a step of forming a line and space pattern on the plurality of stacked control gate layers and the plurality of stacked control gate layers as a mask using the line and space pattern as a mask. Etching step,
The method of manufacturing a semiconductor device, wherein the line and space pattern has a shape in which individual patterns are wavy in the same phase, and the channel hole is located at an inflection point position of the waviness .
前記コントロールゲート群の長手方向の長さを前記コントロールゲート群の高さで除した値が1.65未満となるように前記長さと前記高さが規定されていることを特徴とする半導体装置。 A plurality of control gate groups in which a plurality of control gate layers are stacked and separated from each other by a groove; a channel hole formed in the control gate group; and a bit line connected to the control gate group via an electrode; In a semiconductor device comprising a word line connected to the control gate layer via a contact plug ,
The semiconductor device in the longitudinal direction of the value obtained by dividing the height of the length said control gate group is characterized that you have defined the said length and said height to be less than 1.65 of said control gate group.
前記コントロールゲート群における分離された方向の長さである幅に対する前記長さの比が16.5未満であることを特徴とする半導体装置。 The semiconductor device according to claim 8 ,
The semiconductor device the ratio of the length to the separated width is the length of said control gate group is characterized der Rukoto less than 16.5.
前記チャネルホールが前記コントロールゲート群の内部に複数列形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 9.
The semiconductor device the channel hole is characterized that you have a plurality of rows formed inside the control gate group.
上方のコントロールゲート層の長さが下方のコントロールゲート層の長さよりも短くなるような階段状形状に前記コントロールゲート群を形成し、
前記コントロールゲート群の長手方向の長さを前記階段状形状の最下層のコントロールゲート層の長さとし、
前記高さを前記階段状形状全体の高さとすることを特徴とする半導体装置。 The semiconductor device according to any one of claims 8 to 10 ,
Forming the control gate group in a stepped shape such that the length of the upper control gate layer is shorter than the length of the lower control gate layer;
The length of the control gate group in the longitudinal direction is the length of the lowermost control gate layer of the stepped shape,
Wherein a height and be Rukoto of the entire stepped shape the height.
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