JP6361610B2 - Switching element driving device - Google Patents

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Description

本発明は、スイッチング素子を駆動するためのスイッチング素子駆動装置に関する。   The present invention relates to a switching element driving device for driving a switching element.

スイッチング素子を駆動する場合、スイッチング損失の低減を図るためには、スイッチングを高速に行うことが有効である。しかしながら、スイッチングを高速化すると、EMI(電磁妨害)ノイズやサージなどの問題が生じる。具体的には、スイッチング素子の出力電流にリンギングが発生してしまう。   When driving a switching element, it is effective to perform switching at high speed in order to reduce switching loss. However, when switching speed is increased, problems such as EMI (electromagnetic interference) noise and surge occur. Specifically, ringing occurs in the output current of the switching element.

この問題に対処するため、例えば、特許文献1では、スイッチング素子をターンオフする際にゲート容量を放電するための電流を流す電流源回路と、この電流源回路によりゲート容量を放電する電流値を、スイッチング素子の主端子の両端電圧の上昇に応じて徐々に低下させる電流調整回路とが設けられたゲート駆動回路が提案されている。   In order to cope with this problem, for example, in Patent Document 1, a current source circuit for supplying a current for discharging the gate capacitance when the switching element is turned off, and a current value for discharging the gate capacitance by the current source circuit, There has been proposed a gate drive circuit provided with a current adjustment circuit that gradually decreases as the voltage across the main terminal of the switching element increases.

また、特許文献2では、スイッチング素子のターンオフ直後のゲート電荷の放電経路を2系統とし、この2系統の放電経路によるゲート電荷の急速放電によりドレイン電圧が低下すると、一方の放電経路を閉じて、他方の1つの放電経路だけで緩慢に放電を行う駆動回路が提案されている。   In Patent Document 2, the gate charge discharge path immediately after the switching element is turned off is divided into two systems. When the drain voltage decreases due to the rapid discharge of the gate charge by the two system discharge paths, one discharge path is closed, There has been proposed a drive circuit that slowly discharges only through the other one discharge path.

特開2008−67593号公報JP 2008-67593 A 特開2001−45740号公報JP 2001-45740 A

特許文献1及び特許文献2で提案された駆動回路は、ともに、スイッチング素子のターンオフ直後のスイッチング初期は、比較的大きな電流値でゲート容量の放電を行うことによりスイッチングを高速化している。さらに、ゲート容量の放電が進んだスイッチング後半は、電流値を絞ることによりスイッチング速度を下げて、サージの発生を抑制している。従って、これらの駆動回路により、スイッチング損失の低減と、サージの発生の抑制とが両立できるようになる。   In both of the drive circuits proposed in Patent Document 1 and Patent Document 2, the switching speed is increased by discharging the gate capacitance with a relatively large current value in the initial stage of switching immediately after the switching element is turned off. Further, in the latter half of switching in which the discharge of the gate capacitance has advanced, the switching speed is reduced by reducing the current value, thereby suppressing the occurrence of surge. Therefore, these drive circuits can achieve both reduction of switching loss and suppression of occurrence of surge.

しかしながら、特許文献1におけるゲート駆動回路は、ゲート容量を放電する電流値を調節するために、電流源回路と電流調整回路とが必要になり、回路の大型化やコストアップを招いてしまうという問題がある。また、特許文献2の駆動回路でも、一方の放電経路の開閉のために、2つのMOSFETとモノステーブルマルチバイブレータ回路とを設けており、特許文献1のゲート駆動回路と同様に、回路の大型化やコストアップを招いてしまうという問題がある。   However, the gate drive circuit in Patent Document 1 requires a current source circuit and a current adjustment circuit in order to adjust the current value for discharging the gate capacitance, leading to an increase in circuit size and cost. There is. Also, in the drive circuit of Patent Document 2, two MOSFETs and a monostable multivibrator circuit are provided to open and close one discharge path, and the circuit size is increased in the same manner as the gate drive circuit of Patent Document 1. There is a problem of incurring cost increase.

本発明は、上述した点に鑑みてなされたものであり、スイッチングの高速化と出力電流のリンギング抑制を両立可能でありながら、より簡素な構成を持つスイッチング素子駆動装置を提供することを目的とする。   The present invention has been made in view of the above-described points, and an object of the present invention is to provide a switching element driving device having a simpler configuration while being able to achieve both high speed switching and suppression of ringing of output current. To do.

上記目的を達成するために、本発明によるスイッチング素子駆動装置は、
制御端子、第1端子、及び第2端子を有し、制御端子に印加される電圧に応じて、第1端子と前記第2端子との間が導通状態、もしくは非導通状態となるスイッチング素子(50)と、
スイッチング素子の制御端子に印加する電圧を制御するものであって、スイッチング素子を導通状態から非導通状態にする場合に、制御端子と第2端子との電位差を縮小させるべく、制御端子を第2端子と同電位となる接続先に接続するドライバ回路(20)と、
ドライバ回路が制御端子を第2端子と同電位となる接続先に接続する経路に挿入された、キャパシタ(31)とインピーダンス素子(32)との並列回路(30)と、を備え
スイッチング素子は、導通状態において制御端子に電荷が蓄積される制御端子容量を有するものであり、
キャパシタの静電容量C は、スイッチング素子の制御端子容量C gs 、制御端子容量が充電されて、スイッチング素子が導通状態となっているときの制御端子電圧V gg 、スイッチング素子が導通状態となるオン閾値電圧V th に対して、下記の数式2の関係を満たすことを特徴とする。

Figure 0006361610
In order to achieve the above object, a switching element driving apparatus according to the present invention comprises:
A switching element having a control terminal, a first terminal, and a second terminal, wherein the first terminal and the second terminal are in a conductive state or a non-conductive state according to a voltage applied to the control terminal ( 50),
The voltage applied to the control terminal of the switching element is controlled, and when the switching element is changed from the conductive state to the non-conductive state, the control terminal is set to the second terminal in order to reduce the potential difference between the control terminal and the second terminal. A driver circuit (20) connected to a connection destination having the same potential as the terminal;
A driver circuit comprising a parallel circuit (30) of a capacitor (31) and an impedance element (32) inserted in a path connecting a control terminal to a connection destination having the same potential as the second terminal ;
The switching element has a control terminal capacitance in which electric charges are accumulated in the control terminal in the conductive state,
The capacitance C 1 of the capacitor, the control terminal capacitance C gs of the switching element, the control terminal capacitance is charged, the control terminal voltage V gg, the switching element becomes conductive when the switching element is in a conductive state The on-threshold voltage Vth satisfies the relationship of the following formula 2 .
Figure 0006361610

ドライバ回路(20)は、スイッチング素子(50)を導通状態から非導通状態にする場合、すなわち、スイッチング素子をターンオフする場合、スイッチング素子の制御端子を第2端子と同電位となる接続先に接続する。この接続直後は、キャパシタ(31)が充電されていないので、制御端子には、第2端子とほぼ同電位の電圧が印加され、スイッチング素子は高速にターンオフのためのスイッチングを開始する。しかし、キャパシタ(31)の充電に伴って、制御端子と第2端子との間の電位差が増大すると、それに応じて、スイッチング速度が遅くなる。その結果、上述したような簡単な構成にて、スイッチング初期にスイッチング速度を高速化してスイッチング損失の低減を図りつつ、スイッチングが進むにつれてスイッチング速度を低下させることで、リンギングの発生をも抑制することが可能になる。なお、キャパシタに充電された電荷は、時間の経過とともに、インピーダンス素子(32)を介して放電される。   The driver circuit (20) connects the control terminal of the switching element to a connection destination having the same potential as the second terminal when the switching element (50) is changed from the conductive state to the non-conductive state, that is, when the switching element is turned off. To do. Immediately after this connection, since the capacitor (31) is not charged, a voltage having substantially the same potential as that of the second terminal is applied to the control terminal, and the switching element starts switching for turning off at high speed. However, when the potential difference between the control terminal and the second terminal increases with the charging of the capacitor (31), the switching speed is slowed accordingly. As a result, with the simple configuration as described above, the switching speed is increased at the initial stage of switching to reduce the switching loss, and the switching speed is reduced as the switching progresses, thereby suppressing the occurrence of ringing. Is possible. The electric charge charged in the capacitor is discharged through the impedance element (32) with the passage of time.

上述した構成に加えて、スイッチング素子のターンオン時におけるスイッチングの高速化と出力電流のリンギング抑制との両立を図るために、以下に説明する構成を採用しても良い。すなわち、ドライバ回路に接続される主電源(10)と、主電源に対して、ドライバ回路に並列に接続され、ドライバ回路との間に配線以外の素子を介することなく配置された入力キャパシタ(13)と、主電源に対して、入力キャパシタおよびドライバ回路と直列に接続され、入力キャパシタおよびドライバ回路との間に配線以外の素子を介することなく配置された入力インピーダンス素子(12)と、を備え、ドライバ回路は、スイッチング素子を非導通状態から導通状態にする場合に、入力インピーダンス素子を介して、主電源を制御端子に接続するように構成しても良い。   In addition to the above-described configuration, the configuration described below may be adopted in order to achieve both high-speed switching and suppression of output current ringing when the switching element is turned on. That is, the main power source (10) connected to the driver circuit, and the input capacitor (13) connected in parallel to the driver circuit with respect to the main power source and arranged without any element other than wiring between the driver circuit and the main power source (10). And an input impedance element (12) connected in series with the input capacitor and the driver circuit with respect to the main power supply, and disposed without any elements other than wiring between the input capacitor and the driver circuit. The driver circuit may be configured to connect the main power source to the control terminal via the input impedance element when the switching element is changed from the non-conductive state to the conductive state.

スイッチング素子(50)がオフの状態のとき、入力キャパシタ(13)は、主電源(10)によって充電される。このため、ドライバ回路(20)がスイッチング素子をターンオンするための動作を開始した直後、すなわち、主電源を制御端子に接続した直後、入力キャパシタにより、スイッチング素子の制御端子に、主電源とほぼ同等の電圧が印加される。このため、スイッチング素子は即座にターンオンのためのスイッチングを開始し、スイッチング速度を高速化することができる。   When the switching element (50) is in the off state, the input capacitor (13) is charged by the main power supply (10). For this reason, immediately after the driver circuit (20) starts the operation for turning on the switching element, that is, immediately after connecting the main power supply to the control terminal, the control terminal of the switching element is almost equivalent to the main power supply by the input capacitor. Is applied. For this reason, the switching element can immediately start switching for turning on, and the switching speed can be increased.

ここで、入力キャパシタに蓄積された電荷は、スイッチング素子の制御端子に注入されることにより減少する。入力キャパシタの蓄積電荷が減少すると、主電源により補填される。しかし、入力キャパシタと主電源との間には、所定のインピーダンスを有する入力インピーダンス素子(12)が配置されている。このため、主電源から入力キャパシタへの電荷の移動に遅延が生じる。その結果、ドライバ回路と入力インピーダンス素子との間の中間電位は、ドライバ回路がスイッチング素子をターンオンするための動作を開始すると同時に減少し始める。換言すれば、スイッチング素子の制御端子に印加される電圧が減少し始める。このように、入力キャパシタ及び入力インビーダンス素子は、ドライバ回路がスイッチング素子をターンオンするための動作を開始すると同時に、ドライバ回路のドライブ能力を低下させるように作用する。したがって、出力電流のリンギングを抑制することができる。   Here, the charge accumulated in the input capacitor is reduced by being injected into the control terminal of the switching element. When the charge stored in the input capacitor decreases, it is compensated by the main power supply. However, an input impedance element (12) having a predetermined impedance is arranged between the input capacitor and the main power source. For this reason, a delay occurs in the movement of charges from the main power supply to the input capacitor. As a result, the intermediate potential between the driver circuit and the input impedance element starts to decrease at the same time when the driver circuit starts an operation for turning on the switching element. In other words, the voltage applied to the control terminal of the switching element starts to decrease. As described above, the input capacitor and the input impedance element act to reduce the drive capability of the driver circuit at the same time that the driver circuit starts an operation for turning on the switching element. Therefore, ringing of the output current can be suppressed.

上記括弧内の参照番号は、本発明の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら本発明の範囲を制限することを意図したものではない。   The reference numerals in the parentheses merely show an example of a correspondence relationship with a specific configuration in an embodiment described later in order to facilitate understanding of the present invention, and are intended to limit the scope of the present invention. Not intended.

また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。   Further, the technical features described in the claims of the claims other than the features described above will become apparent from the description of embodiments and the accompanying drawings described later.

第1実施形態に係るスイッチング素子駆動装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the switching element drive device which concerns on 1st Embodiment. スイッチング素子をターンオフさせる際の、ドレイン電圧及びドレイン電流の変化の様子を示す波形図である。It is a wave form diagram which shows the mode of the change of drain voltage and drain current at the time of turning off a switching element. 第2実施形態に係るスイッチング素子駆動装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the switching element drive device which concerns on 2nd Embodiment. スイッチング素子をターンオンさせる際の、ドレイン電流およびドライブ電圧の変化の様子を示す波形図である。It is a wave form diagram which shows the mode of the change of a drain current and a drive voltage when turning on a switching element. 第1実施形態の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of 1st Embodiment. 第1実施形態の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of 1st Embodiment. 第1実施形態の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of 1st Embodiment. 第1実施形態の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of 1st Embodiment.

以下、本発明の実施形態を図面を参照しつつ説明する。   Embodiments of the present invention will be described below with reference to the drawings.

(第1実施形態)
図1は、第1実施形態に係るスイッチング素子駆動装置の構成を示す図である。なお、本実施形態に係るスイッチング素子駆動装置が駆動対象とするスイッチング素子は、制御端子、第1端子、及び第2端子を有し、制御端子に印加される電圧に応じて、第1端子と第2端子との間が導通状態、もしくは非導通状態となるスイッチング素子である。具体的には、スイッチング素子として、シリコン(Si)やシリコンカーバイド(SiC)を半導体材料とするMOSFET、もしくはIGBTなどのパワー素子の他、化合物半導体材料(例えば、GaN、GaAsなど)やダイヤモンドを用いたトランジスタ(例えば、MESFET、ヘテロ接合FET、HEMTなど)であっても良い。
(First embodiment)
FIG. 1 is a diagram illustrating a configuration of the switching element driving apparatus according to the first embodiment. Note that the switching element to be driven by the switching element driving apparatus according to the present embodiment has a control terminal, a first terminal, and a second terminal, and the first terminal and the switching terminal according to the voltage applied to the control terminal. The switching element is in a conductive state or a non-conductive state between the second terminal. Specifically, as a switching element, a power semiconductor element such as MOSFET or IGBT using silicon (Si) or silicon carbide (SiC) as a semiconductor material, compound semiconductor material (eg, GaN, GaAs, etc.) or diamond is used. It may be a conventional transistor (for example, MESFET, heterojunction FET, HEMT, etc.).

このようなスイッチング素子は、制御端子(例えば、MOSFETのゲート)に電荷が蓄積される制御端子容量(例えば、ゲート容量)を有する。この制御端子容量が充電されて、制御端子への印加電圧がオン閾値電圧以上になると、スイッチング素子の第1端子と第2端子(例えば、MOSFETのドレインとソース)との間が導通状態となる。逆に、制御端子容量が放電されて、制御端子への印加電圧がオン閾値電圧を下回ると、スイッチング素子の第1端子と第2端子との間が非導通状態となる。なお、以下の実施形態では、スイッチング素子としてMOSFETを採用した例について説明する。   Such a switching element has a control terminal capacity (for example, gate capacity) in which electric charges are accumulated in a control terminal (for example, the gate of a MOSFET). When the control terminal capacitance is charged and the voltage applied to the control terminal becomes equal to or higher than the ON threshold voltage, the first terminal and the second terminal (for example, the drain and source of the MOSFET) of the switching element are brought into conduction. . Conversely, when the control terminal capacitance is discharged and the voltage applied to the control terminal falls below the ON threshold voltage, the first terminal and the second terminal of the switching element become non-conductive. In the following embodiments, an example in which a MOSFET is employed as a switching element will be described.

図1に示すように、スイッチング素子としてのMOSFET50には、負荷60が直列に接続されている。本実施形態に係るスイッチング素子駆動装置は、例えば、MOSFET50をPWM制御することにより、MOSFET50を流れる電流量、すなわち、負荷60を流れる電流量を制御する。   As shown in FIG. 1, a load 60 is connected in series to a MOSFET 50 serving as a switching element. The switching element driving apparatus according to the present embodiment controls the amount of current flowing through the MOSFET 50, that is, the amount of current flowing through the load 60 by, for example, PWM controlling the MOSFET 50.

本実施形態に係るスイッチング素子駆動装置は、図1に示すように、主な構成として、主電源10、ドライバ回路20、並列回路30、及び制御回路40を有している。   As shown in FIG. 1, the switching element driving apparatus according to the present embodiment includes a main power supply 10, a driver circuit 20, a parallel circuit 30, and a control circuit 40 as main components.

主電源10は、ドライバ回路20に電圧を供給する。ドライバ回路20は、主電源10から供給される電圧を用いて、MOSFET50のゲートに電圧を印加して、MOSFET50をオンさせる。主電源10には、キャパシタ11が並列に接続されている。このキャパシタ11は、主電源10からドライバ回路20に供給される電圧を安定化させるためのものである。   The main power supply 10 supplies a voltage to the driver circuit 20. The driver circuit 20 applies a voltage to the gate of the MOSFET 50 using the voltage supplied from the main power supply 10 to turn on the MOSFET 50. A capacitor 11 is connected to the main power supply 10 in parallel. The capacitor 11 is for stabilizing the voltage supplied from the main power supply 10 to the driver circuit 20.

ドライバ回路20は、オン側スイッチ21とオフ側スイッチ22とを有し、これらのオン側スイッチ21とオフ側スイッチ22とは直列に接続されている。そして、オン側スイッチ21の一端が主電源10に接続され、オン側スイッチ21の他端とオフ側スイッチ22の一端とを接続する接続線、すなわち両スイッチ21、22の中点が、MOSFET50のゲートに接続され、オフ側スイッチ22の他端が並列回路30に接続されている。なお、本実施形態におけるオン側スイッチ21およびオフ側スイッチ22はともにMOSトランジスタにより構成されている。   The driver circuit 20 includes an on-side switch 21 and an off-side switch 22, and the on-side switch 21 and the off-side switch 22 are connected in series. One end of the on-side switch 21 is connected to the main power supply 10, and a connection line connecting the other end of the on-side switch 21 and one end of the off-side switch 22, that is, the middle point of both the switches 21, 22 is the MOSFET 50. The other end of the off-side switch 22 is connected to the parallel circuit 30. Note that both the on-side switch 21 and the off-side switch 22 in the present embodiment are composed of MOS transistors.

MOSFET50をオンさせる場合、ドライバ回路20は、オン側スイッチ21をオンし、オフ側スイッチ22をオフする。これにより、主電源10から供給される電圧が、オン側スイッチ21を介して、MOSFET50のゲートに印加され、MOSFET50がオンされる。一方、MOSFET50をオフさせる場合には、ドライバ回路20は、オン側スイッチ21をオフし、オフ側スイッチ22をオンする。これにより、MOSFET50のゲートは、オフ側スイッチ22、及び後述する並列回路30を介してソースに接続される。その結果、MOSFET50のゲート−ソース間の電位差が縮小することで、MOSFET50はオフする。   When the MOSFET 50 is turned on, the driver circuit 20 turns on the on-side switch 21 and turns off the off-side switch 22. As a result, the voltage supplied from the main power supply 10 is applied to the gate of the MOSFET 50 via the on-side switch 21 and the MOSFET 50 is turned on. On the other hand, when the MOSFET 50 is turned off, the driver circuit 20 turns off the on-side switch 21 and turns on the off-side switch 22. As a result, the gate of the MOSFET 50 is connected to the source via the off-side switch 22 and the parallel circuit 30 described later. As a result, the potential difference between the gate and the source of the MOSFET 50 is reduced, so that the MOSFET 50 is turned off.

並列回路30は、キャパシタ31とインピーダンス素子としての抵抗32を有する。この並列回路30の一端は、上述したように、オフ側スイッチ22の他端に接続され、並列回路30の他端は、MOSFET50のソースに接続されている。このため、オフ側スイッチ22がオンすると、オフ側スイッチ22及び並列回路30を介してMOSFET50のゲートがソースに接続される。並列回路30のキャパシタ31は、オフ側スイッチ22がオンされると、MOSFET50のゲート容量から放電される電流によって充電されて、MOSFET50のゲート−ソース間電位差を調整する。抵抗32は、MOSFET50のゲート容量及びキャパシタ31に充電されている電荷を、時間の経過とともに放電するために設けられている。   The parallel circuit 30 includes a capacitor 31 and a resistor 32 as an impedance element. As described above, one end of the parallel circuit 30 is connected to the other end of the off-side switch 22, and the other end of the parallel circuit 30 is connected to the source of the MOSFET 50. For this reason, when the off-side switch 22 is turned on, the gate of the MOSFET 50 is connected to the source via the off-side switch 22 and the parallel circuit 30. When the off-side switch 22 is turned on, the capacitor 31 of the parallel circuit 30 is charged by a current discharged from the gate capacitance of the MOSFET 50, and adjusts the gate-source potential difference of the MOSFET 50. The resistor 32 is provided to discharge the charge charged in the gate capacitance of the MOSFET 50 and the capacitor 31 over time.

制御回路40は、例えば、外部から与えられる目標デューティ比に従って、MOSFET50がオン、オフされるように、ドライバ回路20のオン側スイッチ21及びオフ側スイッチ22に制御信号を出力する。   For example, the control circuit 40 outputs a control signal to the on-side switch 21 and the off-side switch 22 of the driver circuit 20 so that the MOSFET 50 is turned on and off according to a target duty ratio given from the outside.

次に、図1および図2を参照して、本実施形態に係るスイッチング素子駆動装置の作用効果について説明する。なお、図2は、MOSFET50がオンしている状態からオフ状態に移行する際の、すなわち、MOSFET50がターンオフする際のドレイン電圧及びドレイン電流の変化を示す波形図である。   Next, with reference to FIG. 1 and FIG. 2, the effect of the switching element drive device which concerns on this embodiment is demonstrated. FIG. 2 is a waveform diagram showing changes in the drain voltage and drain current when the MOSFET 50 shifts from the on state to the off state, that is, when the MOSFET 50 is turned off.

MOSFET50がオンしている状態では、ドライバ回路20のオン側スイッチ21がオンし、オフ側スイッチ22がオフされている。この状態から、MOSFET50をオフさせようとするとき、オン側スイッチ21がオフに切り換えられ、オフ側スイッチ22がオンに切り換えられる。その結果、主電源10からの電源供給は遮断され、かつ、MOSFET50のゲートが、オフ側スイッチ22及び並列回路30を介して、MOSFET50のソースに接続される。図2では、このオン側スイッチ21及びオフ側スイッチ22のオン、オフ状態の切り換えが行われたタイミングを、時刻tとして示している。   When the MOSFET 50 is on, the on-side switch 21 of the driver circuit 20 is on and the off-side switch 22 is off. From this state, when the MOSFET 50 is to be turned off, the on-side switch 21 is switched off and the off-side switch 22 is switched on. As a result, the power supply from the main power supply 10 is cut off, and the gate of the MOSFET 50 is connected to the source of the MOSFET 50 via the off-side switch 22 and the parallel circuit 30. In FIG. 2, the timing when the on-side switch 21 and the off-side switch 22 are switched between the on and off states is shown as time t.

MOSFET50がオンされている間に、すなわち、オフ側スイッチ22がオフされている間に、キャパシタ31の電荷は抵抗32を介して放電されており、キャパシタ31は未充電状態となっている。そのため、オフ側スイッチ22がオンされたとき、瞬間的に、MOSFET50のゲートには、キャパシタ31を通じて、ソース電位とほぼ同電位の電圧が印加され、MOSFET50は高速にターンオフのためのスイッチングを開始する。   While the MOSFET 50 is turned on, that is, while the off-side switch 22 is turned off, the charge of the capacitor 31 is discharged through the resistor 32, and the capacitor 31 is in an uncharged state. Therefore, when the off-side switch 22 is turned on, a voltage having almost the same potential as the source potential is instantaneously applied to the gate of the MOSFET 50 through the capacitor 31, and the MOSFET 50 starts switching for turning off at high speed. .

しかし、MOSFET50がオンしている間に、MOSFET50のゲート容量には電荷が充電された状態となっている。このため、オン側スイッチ21がオフに切り換えられ、かつオフ側スイッチ22がオンに切り換えられると、ゲート容量から電荷の放電が開始される。この放電電荷によってキャパシタ31が充電される。このキャパシタ31の充電の進行に伴い、MOSFET50のゲートとソース間の電位差が増大していく。このため、ゲート−ソース間の電位差の増大に応じて、MOSFET50のターンオフのスイッチング速度を遅くすることができる。それにより、MOSFET50がオフ状態に移行したときのドレイン電圧及びドレイン電流の変動(リンギング)を小さくすることができる。   However, while the MOSFET 50 is on, the gate capacitance of the MOSFET 50 is charged. For this reason, when the on-side switch 21 is switched off and the off-side switch 22 is switched on, the discharge of charges from the gate capacitance is started. The capacitor 31 is charged by this discharge charge. As the charging of the capacitor 31 proceeds, the potential difference between the gate and the source of the MOSFET 50 increases. For this reason, the switching speed of turn-off of the MOSFET 50 can be slowed according to an increase in the potential difference between the gate and the source. Thereby, the fluctuation (ringing) of the drain voltage and drain current when the MOSFET 50 shifts to the off state can be reduced.

図2には、本実施形態のスイッチング素子駆動回路により、MOSFET50をターンオフさせるときのドレイン電圧及びドレイン電流の変化の様子を実線により示している。また、第1の比較例として、本実施形態のスイッチング素子駆動回路の構成から並列回路30を取り除いた場合の、ドレイン電圧及びドレイン電流の変化の様子を一転鎖線により示している。さらに、第2の比較例として、本実施形態のスイッチング素子駆動回路の構成から並列回路30を取り除き、かつ、ドライバ回路20とMOSFET50のゲートとの間に抵抗を設けた場合の、ドレイン電圧及びドレイン電流の変化の様子を2点鎖線により示している。   In FIG. 2, the state of changes in drain voltage and drain current when the MOSFET 50 is turned off by the switching element driving circuit of the present embodiment is shown by a solid line. Further, as a first comparative example, a change of drain voltage and drain current when the parallel circuit 30 is removed from the configuration of the switching element driving circuit of the present embodiment is shown by a chain line. Further, as a second comparative example, drain voltage and drain when the parallel circuit 30 is removed from the configuration of the switching element driving circuit of the present embodiment and a resistor is provided between the driver circuit 20 and the gate of the MOSFET 50. A state of change in current is indicated by a two-dot chain line.

第1の比較例では、オフ側スイッチ22をオンした直後から、MOSFET50のゲートが直接ソースに接続されるので、ターンオフのためのスイッチングが直ぐに開始される。すなわち、図2に一点鎖線で示すように、ドレイン電圧の上昇、及びドレイン電流の減少が極短時間の内に開始される。しかし、第1の比較例では、並列回路30を設けていないので、ドレイン電圧の上昇、及びドレイン電流の減少が急激となり、その結果、MOSFET50がオフ状態に移行したときのドレイン電圧及びドレイン電流の変動(リンギング)も大きくなってしまう。   In the first comparative example, since the gate of the MOSFET 50 is directly connected to the source immediately after the off-side switch 22 is turned on, switching for turn-off is started immediately. That is, as indicated by the alternate long and short dash line in FIG. 2, the drain voltage increases and the drain current decreases within a very short time. However, in the first comparative example, since the parallel circuit 30 is not provided, the drain voltage rises and the drain current decreases rapidly, and as a result, the drain voltage and drain current when the MOSFET 50 shifts to the off state. Fluctuations (ringing) will also increase.

このリンギングを防止するため、第2の比較例のように、ドライバ回路20とMOSFET50のゲートとの間に抵抗を挿入した場合、ゲート容量からの放電を緩やかに行わせることができるようになる。その結果、図2に二点鎖線で示すように、MOSFET50がオフ状態に移行したときのドレイン電圧及びドレイン電流のリンギングを抑えることができる。   In order to prevent this ringing, when a resistor is inserted between the driver circuit 20 and the gate of the MOSFET 50 as in the second comparative example, the discharge from the gate capacitance can be performed slowly. As a result, as indicated by a two-dot chain line in FIG. 2, ringing of the drain voltage and drain current when the MOSFET 50 is turned off can be suppressed.

ただし、第2の比較例では、オフ側スイッチ22をオンした直後から、ゲート容量からの放電を抑えてしまうため、ドレイン電圧及びドレイン電流が変化し始めるまでの時間が長くなってしまう。すなわち、MOSFETをターンオフさせるためのスイッチング速度が低下してしまう。   However, in the second comparative example, since the discharge from the gate capacitance is suppressed immediately after the off-side switch 22 is turned on, the time until the drain voltage and the drain current start to change becomes long. That is, the switching speed for turning off the MOSFET is reduced.

これらの第1及び第2の比較例に対して、本実施形態のスイッチング素子駆動装置によれば、上述したように、オフ側スイッチ22をオンした直後のターンオフのためのスイッチング初期に、スイッチング速度を高めることができる。つまり、図2に示されるように、本実施形態のスイッチング素子駆動装置によれば、第1の比較例とほぼ同じ時期に、ドレイン電圧及びドレイン電流が変化し始めており、第1の比較例と同等のスイッチング速度が得られる。   In contrast to the first and second comparative examples, according to the switching element driving apparatus of the present embodiment, as described above, the switching speed at the initial stage of switching for turn-off immediately after the off-side switch 22 is turned on. Can be increased. That is, as shown in FIG. 2, according to the switching element driving apparatus of the present embodiment, the drain voltage and the drain current start to change at substantially the same time as the first comparative example. Equivalent switching speed is obtained.

さらに、本実施形態のスイッチング素子駆動装置では、MOSFET50のゲート容量からの放電により、キャパシタ31が充電され、その結果、ゲート−ソース間の電位差が増大していく。この電位差の増大は、MOSFET50のスイッチング速度を低下させる方向に作用する。このため、図2に示されるように、ドレイン電圧及びドレイン電流の変化は、第1の比較例よりも穏やかになる。その結果、MOSFET50がオフ状態に移行したときのドレイン電圧及びドレイン電流のリンギングの大きさを第2の比較例と同等の大きさに低減することができる。   Furthermore, in the switching element driving apparatus of this embodiment, the capacitor 31 is charged by the discharge from the gate capacitance of the MOSFET 50, and as a result, the potential difference between the gate and the source increases. This increase in potential difference acts in the direction of decreasing the switching speed of the MOSFET 50. For this reason, as shown in FIG. 2, changes in the drain voltage and the drain current are gentler than those in the first comparative example. As a result, the magnitude of the ringing of the drain voltage and drain current when the MOSFET 50 shifts to the off state can be reduced to the same magnitude as that of the second comparative example.

このように、本実施形態に係るスイッチング素子駆動装置によれば、非常に簡単な構成にて、スイッチング損失の低減と、リンギングの発生の抑制とを両立することが可能になる。なお、キャパシタ31に充電された電荷は、時間の経過とともに、抵抗32を介して放電される。   Thus, according to the switching element driving apparatus according to the present embodiment, it is possible to achieve both reduction of switching loss and suppression of occurrence of ringing with a very simple configuration. The electric charge charged in the capacitor 31 is discharged through the resistor 32 as time passes.

ここで、並列回路30のキャパシタ31の容量Cに関する好ましい範囲、及び抵抗32の抵抗値Rに関する好ましい範囲について説明する。 Here, a preferable range regarding the capacitance C 1 of the capacitor 31 of the parallel circuit 30 and a preferable range regarding the resistance value R 1 of the resistor 32 will be described.

並列回路30のキャパシタ31は、上述したように、MOSFET50のゲート容量Cgsからの放電によって充電され、その充電によりゲート−ソース間の電位差を調整するものである。このキャパシタ31の充電により、ゲート電位が、MOSFET50のオン閾値電圧Vthを超えてしまうと、MOSFET50のターンオフ動作が円滑に進まなくなってしまう。そのため、キャパシタ31の容量Cは、以下の数式1に示す関係を満たすことが好ましい。なお、MOSFET50がオンしているときのゲート電圧をVggとする。

Figure 0006361610
As described above, the capacitor 31 of the parallel circuit 30 is charged by discharging from the gate capacitance C gs of the MOSFET 50, and the potential difference between the gate and the source is adjusted by the charging. When the gate potential exceeds the ON threshold voltage Vth of the MOSFET 50 due to the charging of the capacitor 31, the turn-off operation of the MOSFET 50 does not proceed smoothly. Therefore, the capacitance C 1 of the capacitor 31, it is preferable to satisfy the relationship shown in Equation 1 below. Note that the gate voltage when the MOSFET 50 is on is V gg .
Figure 0006361610

この数式1を変形すると、以下の数式2に示す容量Cの範囲が得られる。

Figure 0006361610
By transforming Equation 1, the range of the capacity C 1 shown in Equation 2 below can be obtained.
Figure 0006361610

次に、抵抗32の抵抗値Rについて説明する。MOSFET50のゲート容量Cgs及びキャパシタ31に充電された電荷は、抵抗32を介して放電される。この放電は、次に、MOSFET50がオンされるときまでに、実質的に完了している必要がある。そのため、ドライバ回路20により、オン側スイッチ21がオフ、オフ側スイッチ22がオンとなってから、オン側スイッチ21がオン、オフ側スイッチ22がオフされるまでの期間を、MOSFET50をオフしておくオフ時間Toffとしたとき、抵抗32の抵抗値Rは、少なくとも、下記の数式3の条件を満たすことが好ましい。

Figure 0006361610
Next, a description will be given resistance value R 1 of the resistor 32. The charges charged in the gate capacitance C gs of the MOSFET 50 and the capacitor 31 are discharged through the resistor 32. This discharge then needs to be substantially completed by the time the MOSFET 50 is turned on. Therefore, the driver circuit 20 turns off the MOSFET 50 during the period from when the on-side switch 21 is turned off and the off-side switch 22 is turned on until the on-side switch 21 is turned on and the off-side switch 22 is turned off. When the off time T off is set, the resistance value R 1 of the resistor 32 preferably satisfies at least the condition of Equation 3 below.
Figure 0006361610

ただし、数式3の条件を満たすだけでは、オフ時間Toffで、MOSFET50のゲート容量Cgs及びキャパシタ31からの放電が完全に完了しない可能性もある。そのため、ゲート容量Cgs及びキャパシタ31の容量Cと抵抗32の抵抗値Rとの時定数は、オフ時間Toffの1/4よりも短いことが好ましい。さらに、オフ時間Toffの1/10よりも短ければ、より確実に、オフ時間Toff内に、ゲート容量Cgs及びキャパシタ31の容量Cからの放電を完了させることができる。 However, there is a possibility that the discharge from the gate capacitance C gs of the MOSFET 50 and the capacitor 31 may not be completely completed with the off time T off only by satisfying the condition of Equation 3. Therefore, it is preferable that the time constants of the gate capacitance C gs and the capacitance C 1 of the capacitor 31 and the resistance value R 1 of the resistor 32 are shorter than ¼ of the off time T off . Furthermore, shorter than 1/10 of the off time T off, can be more reliably within the off time T off, to complete the discharge from the capacitive C 1 gate capacitance C gs and a capacitor 31.

(第2実施形態)
次に、図3及び図4を参照して、第2実施形態に係るスイッチング素子駆動装置について説明する。
(Second Embodiment)
Next, with reference to FIG.3 and FIG.4, the switching element drive device which concerns on 2nd Embodiment is demonstrated.

上述した第1実施形態に係るスイッチング素子駆動装置は、スイッチング素子がターンオフされるときに、スイッチング速度の高速化と、リンギングの低減とを図るものであった。それに対して、第2実施形態によるスイッチング素子駆動装置は、さらに、スイッチング素子がターンオンされるときに、スイッチング速度の高速化と、リンギングの低減とを図ることが可能なものである。   The switching element driving device according to the first embodiment described above is intended to increase the switching speed and reduce ringing when the switching element is turned off. On the other hand, the switching element driving apparatus according to the second embodiment can further increase the switching speed and reduce ringing when the switching element is turned on.

そのため、本実施形態に係るスイッチング素子駆動装置は、図3に示すように、第1実施形態の構成に加えて、入力インピーダンス素子12と、入力キャパシタ13とを設けている。なお、その他の構成は、第1実施形態のスイッチング素子駆動装置と同様である。   Therefore, as shown in FIG. 3, the switching element driving device according to the present embodiment includes an input impedance element 12 and an input capacitor 13 in addition to the configuration of the first embodiment. Other configurations are the same as those of the switching element driving apparatus of the first embodiment.

入力キャパシタ13は、主電源10に対してドライバ回路20と並列に接続されている。この入力キャパシタ13は、配線を除く素子を介することなくドライバ回路20に接続されている。   The input capacitor 13 is connected to the main power supply 10 in parallel with the driver circuit 20. The input capacitor 13 is connected to the driver circuit 20 without passing through any element except for the wiring.

入力インピーダンス素子12は、例えば抵抗器であり、主電源10と入力キャパシタ13との間であって主電源10に対して入力キャパシタ13と直列に接続されている。言い換えれば、インピーダンス素子12に対して、入力キャパシタ13とドライバ回路20は並列の関係にある。インピーダンス素子12は、主電源10における正極側に接続されている。なお、キャパシタ11は、主電源10に対してインピーダンス素子12と並列接続の関係にあり、キャパシタ11とインピーダンス素子12との間は配線を除く素子を介していない。   The input impedance element 12 is, for example, a resistor, and is connected between the main power supply 10 and the input capacitor 13 and in series with the input capacitor 13 with respect to the main power supply 10. In other words, the input capacitor 13 and the driver circuit 20 are in parallel with the impedance element 12. The impedance element 12 is connected to the positive electrode side of the main power supply 10. The capacitor 11 is in parallel connection with the impedance element 12 with respect to the main power supply 10, and no element other than wiring is interposed between the capacitor 11 and the impedance element 12.

本実施形態では、入力キャパシタ13が十分に充電された状態における高電位側の電位をVdrと表す。Vdrは、主電源10の両端の電圧に対して、インピーダンス素子12による電圧降下分を差し引いた電位となる。 In the present embodiment, the potential on the high potential side in a state where the input capacitor 13 is sufficiently charged is represented as V dr . V dr is a potential obtained by subtracting the voltage drop caused by the impedance element 12 from the voltage across the main power supply 10.

次に、図3および図4を参照して、本実施形態に係るスイッチング素子駆動装置の作用効果について説明する。なお、図4は、MOSFET50がオフしている状態からオン状態に移行する際の、すなわち、MOSFET50がターンオンする際の、ドライバ回路20によって供給されるドライブ電圧及びドレイン電流の変化を示す波形図である。   Next, with reference to FIG. 3 and FIG. 4, the effect of the switching element drive device which concerns on this embodiment is demonstrated. FIG. 4 is a waveform diagram showing changes in the drive voltage and drain current supplied by the driver circuit 20 when the MOSFET 50 shifts from the off state to the on state, that is, when the MOSFET 50 is turned on. is there.

MOSFET50がオフしている状態では、ドライバ回路20のオン側スイッチ21がオフし、オフ側スイッチ22がオンされている。この状態から、MOSFET50をオンさせようとするとき、オン側スイッチ21がオンに切り換えられ、オフ側スイッチ22がオフに切り換えられる。その結果、MOSFET50のゲートに、主電源10側からの電源供給が開始される。図4では、このオン側スイッチ21及びオフ側スイッチ22のオン、オフ状態の切り換えが行われたタイミングを、時刻t1として示している。   In the state where the MOSFET 50 is turned off, the on-side switch 21 of the driver circuit 20 is turned off and the off-side switch 22 is turned on. From this state, when the MOSFET 50 is to be turned on, the on-side switch 21 is switched on and the off-side switch 22 is switched off. As a result, power supply from the main power supply 10 side to the gate of the MOSFET 50 is started. In FIG. 4, the timing when the on-side switch 21 and the off-side switch 22 are switched between the on and off states is shown as time t1.

MOSFET50がオフ状態のとき、入力キャパシタ13は、主電源10によって充電される。このため、ドライバ回路20がMOSFET50をターンオンするために、オン側スイッチ21をオンすると、MOSFET50のゲートに、主電源10とほぼ同等の入力キャパシタ13の高電位側電圧Vdrが印加される。このため、MOSFET50は素早くターンオンのためのスイッチングを開始し、スイッチング速度を高速化することができる。 When the MOSFET 50 is off, the input capacitor 13 is charged by the main power supply 10. For this reason, when the on-side switch 21 is turned on so that the driver circuit 20 turns on the MOSFET 50, the high-potential-side voltage V dr of the input capacitor 13 that is substantially equivalent to the main power supply 10 is applied to the gate of the MOSFET 50. For this reason, the MOSFET 50 can quickly start switching for turn-on, and the switching speed can be increased.

ここで、入力キャパシタ13に蓄積された電荷は、MOSFET50のゲートに注入されることにより減少する。入力キャパシタ13の蓄積電荷が減少すると、主電源10もしくはキャパシタ11により補填される。しかし、入力キャパシタ13と主電源10もしくはキャパシタ11との間には、所定のインピーダンスを有する入力インピーダンス素子12が配置されている。このため、主電源10もしくはキャパシタ11から入力キャパシタ13への電荷の移動に遅延が生じ、入力キャパシタ13の放電速度は、補填速度を上回る。その結果、ドライバ回路20と入力インピーダンス素子12との間の中間電位である、入力キャパシタ13の高電位側電圧Vdrは、図4に示すように、ドライバ回路20がMOSFET50のターンオン動作の開始時点(時刻t1)から減少し始める。換言すれば、ドライバ回路20から供給され、MOSFET50のゲートに印加されるドライブ電圧が減少し始める。そして、時刻t2において、入力キャパシタ13の放電速度が補填速度を下回るようになると、入力キャパシタ13に電荷が蓄積され始めるため、それ以後、ドライブ電圧が上昇していく。 Here, the charge accumulated in the input capacitor 13 is reduced by being injected into the gate of the MOSFET 50. When the stored charge in the input capacitor 13 decreases, it is compensated by the main power supply 10 or the capacitor 11. However, an input impedance element 12 having a predetermined impedance is disposed between the input capacitor 13 and the main power supply 10 or the capacitor 11. For this reason, a delay occurs in the movement of charges from the main power supply 10 or the capacitor 11 to the input capacitor 13, and the discharge speed of the input capacitor 13 exceeds the compensation speed. As a result, the high potential side voltage V dr of the input capacitor 13, which is an intermediate potential between the driver circuit 20 and the input impedance element 12, is the time when the driver circuit 20 starts the turn-on operation of the MOSFET 50 as shown in FIG. It starts to decrease from (time t1). In other words, the drive voltage supplied from the driver circuit 20 and applied to the gate of the MOSFET 50 starts to decrease. At time t2, when the discharge rate of the input capacitor 13 becomes lower than the compensation rate, charges start to be accumulated in the input capacitor 13, and thereafter, the drive voltage increases.

このように、入力キャパシタ13及び入力インピーダンス素子12は、ドライバ回路20がMOSFET50をターンオンするための動作を開始すると同時に、ドライバ回路20のドライブ能力を低下させるように作用する。したがって、MOSFET50の出力電流のリンギングを効果的に抑制することができる。   As described above, the input capacitor 13 and the input impedance element 12 act so that the driver circuit 20 starts an operation for turning on the MOSFET 50 and at the same time reduces the drive capability of the driver circuit 20. Therefore, ringing of the output current of MOSFET 50 can be effectively suppressed.

図4には、本実施形態のスイッチング素子駆動回路により、MOSFET50をターンオンさせるときのドライブ電圧及びドレイン電流の変化の様子を実線により示している。また、比較例として、本実施形態のスイッチング素子駆動回路の構成から、入力インピーダンス素子12及び入力キャパシタ13を取り除いた場合の、ドライブ電圧及びドレイン電流の変化の様子を一転鎖線により示している。   In FIG. 4, changes in drive voltage and drain current when the MOSFET 50 is turned on by the switching element drive circuit of the present embodiment are shown by solid lines. Further, as a comparative example, a change of the drive voltage and the drain current when the input impedance element 12 and the input capacitor 13 are removed from the configuration of the switching element drive circuit of the present embodiment is indicated by a chain line.

比較例のように、入力インピーダンス素子12及び入力キャパシタ13が設けられていない構成では、ドライブ電圧は、図2の一点鎖線に示すように、主電源10により規定される一定の電圧となる。このような構成では、MOSFET50のゲートに、主電源10に規定される電圧が常に印加されるため、ドレイン電流の増加が急峻となり、大きなリンギングが発生してしまう。   In the configuration in which the input impedance element 12 and the input capacitor 13 are not provided as in the comparative example, the drive voltage is a constant voltage defined by the main power supply 10 as shown by a one-dot chain line in FIG. In such a configuration, since the voltage defined by the main power supply 10 is always applied to the gate of the MOSFET 50, the drain current increases steeply and large ringing occurs.

それに対して、本実施形態の構成によれば、入力インピーダンス素子12及び入力キャパシタ13の作用により、時刻t1直後からドライブ電圧を低下させることができるので、ドライバ回路20のドライブ能力を一時的に低減させることができ、di/dtを抑制することができる。したがって、図2の実線に示すように、ドレイン電流のリンギングを抑制することができる。   On the other hand, according to the configuration of the present embodiment, the drive voltage of the driver circuit 20 can be temporarily reduced because the drive voltage can be lowered immediately after the time t1 by the action of the input impedance element 12 and the input capacitor 13. Di / dt can be suppressed. Therefore, as shown by the solid line in FIG. 2, ringing of the drain current can be suppressed.

加えて、時刻t1において、MOSFET50のゲートに、ドライブ電圧の最大値を印加することができるので、ドレイン電流の立ち上がり、すなわちdi/dtを、従来の構成とほぼ同等にすることができる。換言すれば、高速スイッチングを実現することができる。   In addition, since the maximum value of the drive voltage can be applied to the gate of the MOSFET 50 at time t1, the rise of the drain current, that is, di / dt can be made substantially equal to the conventional configuration. In other words, high-speed switching can be realized.

次に、入力キャパシタ13の容量Cについて定量的に説明する。MOSFET50のゲート容量をCgsとし、時刻t1以降のドライブ電圧をV(t)とした場合、時刻t1の前後で、電荷の総量は変化しないから、以下の数式4が成り立つ。

Figure 0006361610
Next, it will be described quantitatively capacitance C 2 of the input capacitor 13. When the gate capacitance of the MOSFET 50 is C gs and the drive voltage after the time t1 is V (t), the total amount of charge does not change before and after the time t1, so the following formula 4 is established.
Figure 0006361610

V(t)はMOSFET50のオン閾値電圧Vthよりも常に大きくなくてはならないから、数式4をV(t)について解いて、V(t)>Vthとの条件を適用すると、数式5が成り立つ。

Figure 0006361610
Since V (t) must always be larger than the ON threshold voltage Vth of the MOSFET 50, when Formula 4 is solved for V (t) and the condition V (t)> Vth is applied, Formula 5 is It holds.
Figure 0006361610

一方、V(t)がVdrに対して僅かでも低下すればドライブ能力の低減が見込めるが、例えば、V(t)がVdrの90%より小さくなるようにするには、数式4をV(t)について解いてV(t)<0.9Vdrを適用すればよく、数式6が成り立つ。

Figure 0006361610
On the other hand, V (t) is expected to reduce the driving capacity when lowered even slightly relative to V dr, for example, to make V (t) is less than 90% of Vdr is Equation 4 V ( It is sufficient to solve for t) and apply V (t) <0.9 Vdr, and Equation 6 holds.
Figure 0006361610

以上より、入力キャパシタ13の容量Cは、MOSFET50のゲート容量Cgs、および、入力キャパシタ13が十分充電された状態におけるドライバ回路20とインピーダンス素子12との間の中間電位Vdrに対して、数式7の関係を満たすようにすれば、上記した作用効果を奏することができる。

Figure 0006361610
From the above, the capacitance C 2 of the input capacitor 13 is equal to the gate capacitance C gs of the MOSFET 50 and the intermediate potential V dr between the driver circuit 20 and the impedance element 12 when the input capacitor 13 is sufficiently charged. If the relationship of Expression 7 is satisfied, the above-described effects can be obtained.
Figure 0006361610

ここで、ドライブ電圧V(t)>Vthを満たしても、V(t)がVth近傍の値をとる場合には、ドレイン電流の立ち上がり、すなわちdi/dtが小さくなりすぎてスイッチング損失が悪化する可能性がる。また、V(t)のVdrに対する低下率も、90%よりもさらに小さい50%程度とすると、さらなるリンギング抑制効果が期待できる。そのため、静電容量Cは数式8を満たすことがより好ましい。

Figure 0006361610
Here, even if the drive voltage V (t)> Vth is satisfied, if V (t) takes a value in the vicinity of Vth , the rise of the drain current, that is, di / dt becomes too small, resulting in a switching loss. It can get worse. Further, if the rate of decrease of V (t) with respect to V dr is about 50%, which is smaller than 90%, a further ringing suppression effect can be expected. Therefore, the capacitance C 2 is more preferably satisfies the formula 8.
Figure 0006361610

ここで、Vは1<V<20を満たす定数である。なお、静電容量CがC<3Cgsを満たすようにすれば、さらなるリンギング抑制効果を期待できる。 Here, V 0 is a constant that satisfies 1 <V 0 <20. If the capacitance C 2 satisfies C 2 <3C gs , a further ringing suppression effect can be expected.

次に、入力インピーダンス素子12のインピーダンスについて定量的に説明する。なお、本実施形態では、入力インピーダンス素子12が抵抗値Rの抵抗器である場合について説明する。以下の説明では、静電容量の単位はF、抵抗値の単位はΩ、周波数の単位はHzである。 Next, the impedance of the input impedance element 12 will be described quantitatively. In the present embodiment, the case is the input impedance element 12 is a resistor the resistance value R 2. In the following description, the unit of capacitance is F, the unit of resistance is Ω, and the unit of frequency is Hz.

まず、抵抗値Rの下限について検討する。上記した作用効果を発揮するためには、ドレイン電流の立ち上がりの過渡期において、ドライバ回路20のドライブ能力を抑制する必要がある。ドライブ能力の低下は入力キャパシタ13の電荷が容量Cに規定される電荷量に達していないことによって実現できる。換言すれば、ドレイン電流の立ち上がり開始から完了までの時間であるスイッチング時間に対して、入力キャパシタ13の充電時間が長くなければならない。 First, consider the lower limit of the resistance value R 2. In order to exert the above-described effects, it is necessary to suppress the drive capability of the driver circuit 20 in the transition period of the rise of the drain current. Decrease in driving capability can be realized by not reached on the amount of charge the charge of the input capacitor 13 is defined in the capacitor C 2. In other words, the charging time of the input capacitor 13 must be longer than the switching time, which is the time from the start of drain current rise to completion.

入力キャパシタ13の充電時間は、充電時定数(=C)のe倍程度である。ここで、eはネイピア数である。よって、スイッチング時間の最小値が10nsであると仮定すれば、eC>10×10−9であり、これを整理すると数式9が成り立つ。

Figure 0006361610
The charging time of the input capacitor 13 is about e times the charging time constant (= C 2 R 2 ). Here, e is the number of Napiers. Therefore, assuming that the minimum value of the switching time is 10 ns, eC 2 R 2 > 10 × 10 −9 .
Figure 0006361610

次いで、抵抗値Rの上限について検討する。MOSFET50は所定の周波数で周期的にオンオフするが、これはドライバ回路20におけるオン側スイッチ21のオンオフと同期している。ドライブ電圧、すなわち、入力キャパシタ13の高電位側電圧Vdrは、オン側スイッチ21がオフした後、再びオンするまでに、その最大値まで復帰していなければならない。 Then, consider the upper limit of the resistance value R 2. The MOSFET 50 is periodically turned on / off at a predetermined frequency, which is synchronized with the on / off of the on-side switch 21 in the driver circuit 20. The drive voltage, that is, the high potential side voltage Vdr of the input capacitor 13 must be restored to its maximum value after the on-side switch 21 is turned off and then on again.

オン側スイッチ21がオフした後、再びオンするまでの時間は、MOSFET50の駆動周波数であるキャリア周波数fとデューティ比Dとを用いて(1−D)/fと表すことができるから、入力キャパシタ13の充電時間(=eC)との関係は数式10のようになる。

Figure 0006361610
The time from when the on-side switch 21 is turned off to when it is turned on again can be expressed as (1-D) / f using the carrier frequency f that is the driving frequency of the MOSFET 50 and the duty ratio D. The relationship with the charging time of 13 (= eC 2 R 2 ) is as shown in Equation 10.
Figure 0006361610

以上より、入力インピーダンス素子12の抵抗値R[Ω]は、入力キャパシタ13の容量C2[F]、キャリア周波数f[Hz]、およびデューティ比Dに対して、数式11の関係を満たすように設定することが好ましい。

Figure 0006361610
As described above, the resistance value R 2 [Ω] of the input impedance element 12 satisfies the relationship of Expression 11 with respect to the capacitance C 2 [F], the carrier frequency f [Hz], and the duty ratio D of the input capacitor 13. It is preferable to set to.
Figure 0006361610

ただし、上記の例では、スイッチング時間の最小値を10nsと仮定したが、スイッチング時間が10nsよりも長いMOSFET50に対しては、十分な充電時間を確保できない場合がある。   However, in the above example, the minimum value of the switching time is assumed to be 10 ns. However, there may be a case where sufficient charging time cannot be secured for the MOSFET 50 whose switching time is longer than 10 ns.

また、抵抗値Rの上限について、抵抗値Rが数式10を満たすことが好適であることを示したが、これは、オン側スイッチ21がオフした後、再びオンするまでの時間(1−D)/fに対して、入力キャパシタ13の充電時間(=eC)が小さいことを示すものである。しかしながら、(1−D)/f≒eCの条件では、充電後の入力キャパシタ13の高電位側電圧Vdrが安定しない虞がある。 Further, the upper limit of the resistance value R 2, the resistance value R 2 have shown that it is preferable to satisfy the formula 10, which, after the on-side switch 21 is turned off, the time to turn on again (1 This indicates that the charging time (= eC 2 R 2 ) of the input capacitor 13 is small with respect to -D) / f. However, under the condition of (1-D) / f≈eC 2 R 2 , the high potential side voltage V dr of the input capacitor 13 after charging may not be stable.

よって、例えば、スイッチング時間が10μsよりも長いMOSFET50に対しても有効であり、且つ、入力キャパシタ13の高電位側電圧Vdrを十分に安定させるために、数式12を満たすことが好ましい。

Figure 0006361610
Therefore, for example, it is also effective for the MOSFET 50 having a switching time longer than 10 μs, and it is preferable to satisfy Expression 12 in order to sufficiently stabilize the high potential side voltage V dr of the input capacitor 13.
Figure 0006361610

なお、入力インピーダンス素子12は、抵抗器のほか、例えば自己インダクタンスLのコイルなどを採用してもよい。以下に、入力インピーダンス素子12としてコイルを採用した例について説明する。以下の説明では、静電容量の単位はF、自己インダクタンスの単位はH、周波数の単位はHzである。また、eはネイピア数であり、πは円周率である。   The input impedance element 12 may employ, for example, a coil having a self-inductance L in addition to a resistor. Below, the example which employ | adopted the coil as the input impedance element 12 is demonstrated. In the following description, the unit of capacitance is F, the unit of self-inductance is H, and the unit of frequency is Hz. Further, e is the number of Napiers, and π is the circumference ratio.

まず、自己インダクタンスLの下限について検討する。この場合、上記した第2実施形態に対して、入力キャパシタ13の充電時定数Cを、2π(CL)1/2に置換すればよい。すなわち、自己インダクタンスLは、数式13を満たすことが好ましい。

Figure 0006361610
First, the lower limit of the self-inductance L is examined. In this case, the charging time constant C 2 R 2 of the input capacitor 13 may be replaced with 2π (C 2 L) 1/2 with respect to the second embodiment described above. That is, the self-inductance L preferably satisfies Equation 13.
Figure 0006361610

次いで、自己インダクタンスLの上限について検討する。上限についても、上記した第2実施形態に対して、入力キャパシタ13の充電時定数Cを、2π(CL)1/2に置換すればよい。すなわち、自己インダクタンスLは、数式14を満たすことが好ましい。

Figure 0006361610
Next, the upper limit of the self-inductance L is examined. As for the upper limit, the charging time constant C 2 R 2 of the input capacitor 13 may be replaced with 2π (C 2 L) 1/2 as compared with the second embodiment described above. That is, the self-inductance L preferably satisfies Equation 14.
Figure 0006361610

以上より、インピーダンス素子12の自己インダクタンスL[H]は、入力キャパシタ13の容量C[F]、キャリア周波数f[Hz]、およびデューティ比Dに対して、数式15の関係を満たすように設定することが好ましい。

Figure 0006361610
From the above, the self-inductance L [H] of the impedance element 12 is set so as to satisfy the relationship of Expression 15 with respect to the capacitance C 2 [F] of the input capacitor 13, the carrier frequency f [Hz], and the duty ratio D. It is preferable to do.
Figure 0006361610

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

例えば、上記した第1実施形態において、MOSFET50をターンオフする場合に、ドライバ回路20は、MOSFET50のゲートを並列回路30を介してMOSFET50のソースに接続した。しかしながら、ソースとほぼ同電位となる接続先であれば良く、接続先はソースそのものである必要はない。   For example, in the first embodiment described above, when the MOSFET 50 is turned off, the driver circuit 20 connects the gate of the MOSFET 50 to the source of the MOSFET 50 via the parallel circuit 30. However, it is sufficient that the connection destination has almost the same potential as the source, and the connection destination does not need to be the source itself.

例えば、図5に示すように、MOSFET50のソースに、負荷電流を検出するためのシャント抵抗70を接続した場合、ドライバ回路20は、MOSFET50をターンオフする際、MOSFET50ゲートを、並列回路30を介して、シャント抵抗70の下流側に接続するようにしても良い。また、図6に示すように、負荷電流検出のために、負荷電流に応じた大きさの磁束を発生するコイル71を用いた場合に、そのコイル71の下流側に接続するようにしても良い。   For example, as shown in FIG. 5, when a shunt resistor 70 for detecting a load current is connected to the source of the MOSFET 50, the driver circuit 20 turns the MOSFET 50 gate through the parallel circuit 30 when turning off the MOSFET 50. Alternatively, it may be connected to the downstream side of the shunt resistor 70. Further, as shown in FIG. 6, when a coil 71 that generates a magnetic flux having a magnitude corresponding to the load current is used for load current detection, the coil 71 may be connected to the downstream side of the coil 71. .

また、上記した第1実施形態では、数式2に示す範囲でキャパシタ31の容量Cを設定することにより、MOSFET50のゲート容量Cgs、からの放電によりキャパシタ31が充電されても、ゲート電位が、MOSFET50のオン閾値電圧Vthを超えないようにした。 In the first embodiment described above, by setting the capacitance C 1 of the capacitor 31 within the range shown in Formula 2, even if the capacitor 31 is charged by the discharge from the gate capacitance C gs of the MOSFET 50, the gate potential is The ON threshold voltage Vth of the MOSFET 50 is not exceeded.

しかしながら、キャパシタ31の容量Cの設定によらず、例えば、図7に示すように、MOSFET50のオン閾値電圧よりも低いツェナー電圧を有するツェナーダイオード80をキャパシタ31に対して並列に接続するようにしても良い。この構成によっても、MOSFET50のゲート容量Cgsからの放電により、キャパシタ31の電位が上昇しても、MOSFET50のオン閾値電圧Vthを超えないようにすることができる。 However, regardless of the setting of the capacitance C 1 of the capacitor 31, for example, as shown in FIG. 7, to be connected in parallel to the Zener diode 80 having a lower zener voltage than the ON threshold voltage of the MOSFET50 against capacitor 31 May be. Even with this configuration, even if the potential of the capacitor 31 rises due to the discharge from the gate capacitance C gs of the MOSFET 50, it is possible to prevent the ON threshold voltage V th of the MOSFET 50 from being exceeded.

あるいは、ツェナーダイオード80に代えて、図8に示すように、MOSFET50よりも低いオン閾値電圧を持つ、別のMOSFET81をキャパシタ31に並列に接続し、そのキャパシタ31の高電位側の電圧をゲートに接続しても良い。この場合も、キャパシタ31の充電により電位が上昇しても、その電位の上限をMOSFET81のオン閾値電圧以下に抑えることができる。   Alternatively, instead of the Zener diode 80, as shown in FIG. 8, another MOSFET 81 having an ON threshold voltage lower than that of the MOSFET 50 is connected in parallel to the capacitor 31, and the voltage on the high potential side of the capacitor 31 is used as the gate. You may connect. Also in this case, even if the potential rises due to charging of the capacitor 31, the upper limit of the potential can be suppressed to be equal to or lower than the ON threshold voltage of the MOSFET 81.

また、この場合、MOSFET81が、キャパシタ31が果たすべき作用を担い得る程度の大きさのゲート容量を備える場合、キャパシタ31を省略することも可能である。   In this case, the capacitor 31 may be omitted when the MOSFET 81 has a gate capacitance that is large enough to perform the function that the capacitor 31 should perform.

また、上記した第2実施形態において、キャパシタ11を有する構成について示したが、このキャパシタ11が配置されていない構成であっても上記の作用効果を奏することができる。ただし、キャパシタ11は、主電源10の電圧を安定化させるものであるから、キャパシタ11を有していることが好ましい。   Further, in the above-described second embodiment, the configuration having the capacitor 11 has been described, but the above-described effects can be achieved even with a configuration in which the capacitor 11 is not disposed. However, since the capacitor 11 stabilizes the voltage of the main power supply 10, it is preferable to have the capacitor 11.

また、上記した第1及び第2実施形態において、ドライバ回路20を、MOSトランジスタ2つで構成する例について示したが、ドライバ回路20は、他のスイッチによって構成することも可能である。   In the first and second embodiments described above, an example in which the driver circuit 20 is configured by two MOS transistors has been described. However, the driver circuit 20 may be configured by another switch.

10…主電源
12…入力インピーダンス素子
13…入力キャパシタ
20…ドライバ回路
30…並列回路
40…制御回路
50…スイッチング素子
60…負荷
DESCRIPTION OF SYMBOLS 10 ... Main power supply 12 ... Input impedance element 13 ... Input capacitor 20 ... Driver circuit 30 ... Parallel circuit 40 ... Control circuit 50 ... Switching element 60 ... Load

Claims (12)

制御端子、第1端子、及び第2端子を有し、前記制御端子に印加される電圧に応じて、前記第1端子と前記第2端子との間が導通状態、もしくは非導通状態となるスイッチング素子(50)と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第2端子との電位差を縮小させるべく、前記制御端子を前記第2端子と同電位となる接続先に接続するドライバ回路(20)と、
前記ドライバ回路が前記制御端子を前記第2端子と同電位となる接続先に接続する経路に挿入された、キャパシタ(31)とインピーダンス素子(32)との並列回路(30)と、を備え
前記スイッチング素子は、導通状態において前記制御端子に電荷が蓄積される制御端子容量を有するものであり、
前記キャパシタの静電容量C は、前記スイッチング素子の制御端子容量C gs 、前記制御端子容量が充電されて、前記スイッチング素子が導通状態となっているときの制御端子電圧V gg 、前記スイッチング素子が導通状態となるオン閾値電圧V th に対して、下記の数式1の関係を満たすことを特徴とするスイッチング素子駆動装置。
Figure 0006361610
Switching having a control terminal, a first terminal, and a second terminal, wherein the first terminal and the second terminal are turned on or off according to the voltage applied to the control terminal. An element (50);
In order to reduce the potential difference between the control terminal and the second terminal when controlling the voltage applied to the control terminal of the switching element, and when switching the switching element from a conductive state to a non-conductive state, A driver circuit (20) for connecting the control terminal to a connection destination having the same potential as the second terminal;
A parallel circuit (30) of a capacitor (31) and an impedance element (32) inserted in a path connecting the control terminal to a connection destination having the same potential as the second terminal ;
The switching element has a control terminal capacitance in which electric charges are accumulated in the control terminal in a conductive state,
The capacitance C 1 of the capacitor includes a control terminal capacitance C gs of the switching element, a control terminal voltage V gg when the control terminal capacity is charged and the switching element is in a conductive state, and the switching element. A switching element driving device characterized by satisfying the relationship of the following formula 1 with respect to the ON threshold voltage Vth at which becomes conductive .
Figure 0006361610
前記インピーダンス素子は抵抗器であり、前記抵抗器の抵抗値R は、前記キャパシタの静電容量C 、前記スイッチング素子の制御端子容量C gs 、前記スイッチング素子を非導通状態にする時間T off に対して、下記の数式2の関係を満たすことを特徴とする請求項1に記載のスイッチング素子駆動装置。
Figure 0006361610
The impedance element is a resistor, and the resistance value R 1 of the resistor includes a capacitance C 1 of the capacitor, a control terminal capacitance C gs of the switching element, and a time T off when the switching element is turned off. On the other hand, the switching element driving apparatus according to claim 1, wherein the relationship of the following formula 2 is satisfied .
Figure 0006361610
制御端子、第1端子、及び第2端子を有し、前記制御端子に印加される電圧に応じて、前記第1端子と前記第2端子との間が導通状態、もしくは非導通状態となるスイッチング素子(50)と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第2端子との電位差を縮小させるべく、前記制御端子を前記第2端子と同電位となる接続先に接続するドライバ回路(20)と、
前記ドライバ回路が前記制御端子を前記第2端子と同電位となる接続先に接続する経路に挿入された、キャパシタ(31)とインピーダンス素子(32)との並列回路(30)と、を備え、
前記インピーダンス素子は抵抗器であり、前記抵抗器の抵抗値R は、前記キャパシタの静電容量C 、前記スイッチング素子の制御端子容量C gs 、前記スイッチング素子を非導通状態にする時間t off に対して、下記の数式2の関係を満たすことを特徴とするスイッチング素子駆動装置。
Figure 0006361610
Switching having a control terminal, a first terminal, and a second terminal, wherein the first terminal and the second terminal are turned on or off according to the voltage applied to the control terminal. An element (50);
In order to reduce the potential difference between the control terminal and the second terminal when controlling the voltage applied to the control terminal of the switching element, and when switching the switching element from a conductive state to a non-conductive state, A driver circuit (20) for connecting the control terminal to a connection destination having the same potential as the second terminal;
A parallel circuit (30) of a capacitor (31) and an impedance element (32) inserted in a path connecting the control terminal to a connection destination having the same potential as the second terminal;
The impedance element is a resistor, and the resistance value R 1 of the resistor includes a capacitance C 1 of the capacitor, a control terminal capacitance C gs of the switching element, and a time t off when the switching element is turned off. On the other hand, a switching element driving device satisfying the relationship of the following formula 2 .
Figure 0006361610
制御端子、第1端子、及び第2端子を有し、前記制御端子に印加される電圧に応じて、前記第1端子と前記第2端子との間が導通状態、もしくは非導通状態となるスイッチング素子(50)と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第2端子との電位差を縮小させるべく、前記制御端子を前記第2端子と同電位となる接続先に接続するドライバ回路(20)と、
前記ドライバ回路が前記制御端子を前記第2端子と同電位となる接続先に接続する経路に挿入された、キャパシタ(31)とインピーダンス素子(32)との並列回路(30)と、を備え、
前記キャパシタと並列に接続され、前記キャパシタの充電により前記スイッチング素子の前記制御端子に印加される電圧が、前記スイッチング素子のオン閾値電圧以上となることを防止する電圧上昇防止素子(80、81)を備えることを特徴とするスイッチング素子駆動装置。
Switching having a control terminal, a first terminal, and a second terminal, wherein the first terminal and the second terminal are turned on or off according to the voltage applied to the control terminal. An element (50);
In order to reduce the potential difference between the control terminal and the second terminal when controlling the voltage applied to the control terminal of the switching element, and when switching the switching element from a conductive state to a non-conductive state, A driver circuit (20) for connecting the control terminal to a connection destination having the same potential as the second terminal;
A parallel circuit (30) of a capacitor (31) and an impedance element (32) inserted in a path connecting the control terminal to a connection destination having the same potential as the second terminal;
A voltage rise prevention element (80, 81) connected in parallel with the capacitor and preventing a voltage applied to the control terminal of the switching element by charging the capacitor from being equal to or higher than an ON threshold voltage of the switching element. switching element driving apparatus, characterized in that it comprises a.
前記電圧上昇防止素子は、前記スイッチング素子のオン閾値電圧よりも低い耐圧を持つツェナーダイオード(80)と、前記スイッチング素子のオン閾値電圧よりも低いオン電圧閾値を持つ別のスイッチング素子(81)とのいずれかであることを特徴とする請求項に記載のスイッチング素子駆動装置。 The voltage rise prevention element includes a Zener diode (80) having a breakdown voltage lower than the ON threshold voltage of the switching element, and another switching element (81) having an ON voltage threshold lower than the ON threshold voltage of the switching element. The switching element driving device according to claim 4 , wherein the switching element driving device is any one of the following. 前記ドライバ回路に接続される主電源(10)と、
前記主電源に対して、前記ドライバ回路に並列に接続され、前記ドライバ回路との間に配線以外の素子を介することなく配置された入力キャパシタ(13)と、
前記主電源に対して、前記入力キャパシタおよび前記ドライバ回路と直列に接続され、前記入力キャパシタおよび前記ドライバ回路との間に配線以外の素子を介することなく配置された入力インピーダンス素子(12)と、を備え、
前記ドライバ回路は、前記スイッチング素子を非導通状態から導通状態にする場合に、前記入力インピーダンス素子を介して、前記主電源を前記制御端子に接続することを特徴とする請求項1乃至のいずれかに記載のスイッチング素子駆動装置。
A main power supply (10) connected to the driver circuit;
An input capacitor (13) connected in parallel to the driver circuit with respect to the main power supply and disposed without any element other than wiring between the driver circuit,
An input impedance element (12) connected in series with the input capacitor and the driver circuit with respect to the main power supply, and disposed without an element other than wiring between the input capacitor and the driver circuit; With
Said driver circuit, when in a conductive state the switching element from the non-conducting state, through the input impedance element, either said main power supply of claims 1 to 5, characterized in that connected to the control terminal The switching element driving device according to claim 1.
前記ドライバ回路は、前記並列回路を介して、前記制御端子を前記第2端子に接続することを特徴とする請求項1乃至6のいずれかに記載のスイッチング素子駆動装置。 It said driver circuit via the parallel circuit, switching element driving device according to any one of claims 1 to 6, characterized in that connecting the control terminal to the second terminal. 制御端子、第1端子、及び第2端子を有し、前記制御端子に印加される電圧に応じて、前記第1端子と前記第2端子との間が導通状態、もしくは非導通状態となるスイッチング素子(50)と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第2端子との電位差を縮小させるべく、前記制御端子を前記第2端子と同電位となる接続先に接続するドライバ回路(20)と、
前記ドライバ回路が前記制御端子を前記第2端子と同電位となる接続先に接続する経路に挿入された、キャパシタ(31)とインピーダンス素子(32)との並列回路(30)と、を備え、
前記ドライバ回路に接続される主電源(10)と、
前記主電源に対して、前記ドライバ回路に並列に接続され、前記ドライバ回路との間に配線以外の素子を介することなく配置された入力キャパシタ(13)と、
前記主電源に対して、前記入力キャパシタおよび前記ドライバ回路と直列に接続され、前記入力キャパシタおよび前記ドライバ回路との間に配線以外の素子を介することなく配置された入力インピーダンス素子(12)と、を備え、
前記ドライバ回路は、前記スイッチング素子を非導通状態から導通状態にする場合に、前記入力インピーダンス素子を介して、前記主電源を前記制御端子に接続することを特徴とするスイッチング素子駆動装置。
Switching having a control terminal, a first terminal, and a second terminal, wherein the first terminal and the second terminal are turned on or off according to the voltage applied to the control terminal. An element (50);
In order to reduce the potential difference between the control terminal and the second terminal when controlling the voltage applied to the control terminal of the switching element, and when switching the switching element from a conductive state to a non-conductive state, A driver circuit (20) for connecting the control terminal to a connection destination having the same potential as the second terminal;
A parallel circuit (30) of a capacitor (31) and an impedance element (32) inserted in a path connecting the control terminal to a connection destination having the same potential as the second terminal;
A main power supply (10) connected to the driver circuit;
An input capacitor (13) connected in parallel to the driver circuit with respect to the main power supply and disposed without any element other than wiring between the driver circuit,
An input impedance element (12) connected in series with the input capacitor and the driver circuit with respect to the main power supply, and disposed without an element other than wiring between the input capacitor and the driver circuit; With
The driver circuit connects the main power supply to the control terminal via the input impedance element when the switching element is switched from a non-conducting state to a conducting state .
前記スイッチング素子は、導通状態において前記制御端子に電荷が蓄積される制御端子容量を有するものであり、
前記入力キャパシタの静電容量Cは、前記スイッチング素子の制御端子容量Cgs、前記入力キャパシタが十分充電された状態における前記ドライバ回路と前記インピーダンス素子との間の中間電位Vdr、および、前記スイッチング素子のオン閾値電圧Vthに対して、下記の数式3の関係を満たすことを特徴とする請求項に記載のスイッチング素子駆動装置。
Figure 0006361610
The switching element has a control terminal capacitance in which electric charges are accumulated in the control terminal in a conductive state,
The capacitance C 2 of the input capacitor includes a control terminal capacitance C gs of the switching element, an intermediate potential V dr between the driver circuit and the impedance element when the input capacitor is sufficiently charged, and the The switching element driving device according to claim 8 , wherein the switching element driving device satisfies the relationship of the following expression 3 with respect to the ON threshold voltage V th of the switching element.
Figure 0006361610
前記インピーダンス素子は抵抗器であり、前記抵抗器の抵抗値R[Ω]は、前記入力キャパシタの静電容量C[F]、前記スイッチング素子をオンオフ駆動するためのデューティ信号のキャリア周波数f[Hz]、デューティ比D、およびネイピア数eに対して、下記の数式4の関係を満たすことを特徴とする請求項に記載のスイッチング素子駆動装置。
Figure 0006361610
The impedance element is a resistor, and the resistance value R 2 [Ω] of the resistor is a capacitance C 2 [F] of the input capacitor, and a carrier frequency f of a duty signal for driving the switching element on and off. The switching element driving device according to claim 9 , wherein the relationship of the following formula 4 is satisfied with respect to [Hz], duty ratio D, and Napier number e.
Figure 0006361610
前記インピーダンス素子はコイルであり、前記コイルの自己インダクタンスL[H]は、前記入力キャパシタの静電容量C[F]、キャリア周波数f[Hz]、およびデューティ比Dに対して、下記の数式5の関係を満たすことを特徴とする請求項に記載のスイッチング素子駆動装置。
Figure 0006361610
The impedance element is a coil, and the self-inductance L [H] of the coil is expressed by the following equation with respect to the capacitance C 2 [F], the carrier frequency f [Hz], and the duty ratio D of the input capacitor. The switching element driving device according to claim 9 , wherein the relationship 5 is satisfied.
Figure 0006361610
前記主電源に対して、前記インピーダンス素子及び前記入力キャパシタと並列に接続され、前記インピーダンス素子との間に配線以外の素子を介することなく配置された別の入力キャパシタ(11)を有することを特徴とする請求項8乃至11のいずれか1項に記載のスイッチング素子駆動装置。 It has another input capacitor (11) connected in parallel with the impedance element and the input capacitor with respect to the main power supply, and arranged without an element other than wiring between the impedance element. The switching element driving device according to any one of claims 8 to 11 .
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