JP6303670B2 - Multiple CPU start circuit, multiple CPU start method, and multiple CPU start circuit program - Google Patents
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Description
本発明は、複数ＣＰＵの起動回路、複数ＣＰＵの起動方法及び複数ＣＰＵの起動回路のプログラムに関する。 The present invention relates to a startup circuit for a plurality of CPUs, a startup method for a plurality of CPUs, and a program for a startup circuit for a plurality of CPUs.
複数のＣＰＵ（Central Processing Unit、中央処理装置）が使用されたコンピュータでは、一般に、全てのＣＰＵを起動するためには、それぞれのＣＰＵに不揮発メモリ及び揮発メモリが必要となる。 In a computer in which a plurality of CPUs (Central Processing Units) are used, in general, in order to start all the CPUs, each CPU needs a nonvolatile memory and a volatile memory.
図４は、本発明に関連する、ＣＰＵ起動回路（９００）の構成を示すブロック図である。図４において、ＣＰＵ起動回路（９００）は、ＣＰＵ１（９１）、ＣＰＵ２（９２）、揮発メモリ１（９０）、揮発メモリ２（９３）、不揮発メモリ１（９４）及び不揮発メモリ２（９５）を備える。ＣＰＵ１（９１）は、外部システム（３）からのスタート信号（１０４）の受信を契機に起動する。図４のＣＰＵ起動回路（９００）の動作について、図５を参照して説明する。 FIG. 4 is a block diagram showing the configuration of the CPU activation circuit (900) related to the present invention. In FIG. 4, a CPU activation circuit (900) includes a CPU 1 (91), a CPU 2 (92), a volatile memory 1 (90), a volatile memory 2 (93), a nonvolatile memory 1 (94), and a nonvolatile memory 2 (95). Prepare. The CPU 1 (91) is activated upon reception of the start signal (104) from the external system (3). The operation of the CPU activation circuit (900) in FIG. 4 will be described with reference to FIG.
図５は、ＣＰＵ起動回路（９００）の起動手順を示すフローチャートである。起動手順の開始時には、ＣＰＵ１（９１）は、外部システム（３）からスタート信号（１０４）を受信する（図５のステップＳ１１１）。スタート信号（１０４）を受信したＣＰＵ１（９１）は、不揮発メモリ１（９４）に記憶されているブートローダ（boot loader、BL）１（９６Ａ）を揮発メモリ１のｎ番地（ｎは整数）に、ブートローダ１（９８）としてコピーする（Ｓ１１２）。ｎ番地は、ＣＰＵ１（９１）が、揮発メモリ１（９０）上でブートローダ１（９８）をスタートさせるアドレスである。
FIG. 5 is a flowchart showing a startup procedure of the CPU startup circuit (900). At the start of the startup procedure, the CPU 1 (91) receives the start signal (104) from the external system (3) (step S111 in FIG. 5). The CPU 1 (91) that has received the start signal (104) sets the boot loader (boot loader, BL) 1 (96A) stored in the nonvolatile memory 1 (94) to the n address (n is an integer) of the
ＣＰＵ１（９１）のスタートアドレス（ｎ番地）にコピーされたブートローダ１（９８）は、ＣＰＵ１（９１）上でスタートする（Ｓ１１３）。ブートローダ１（９８）は、ファームウエア（firmware、FW）１（９６）を不揮発メモリ１（９４）から揮発メモリ１（９０）のｎ１番地にファームウエア１（９９）としてコピーする（Ｓ１１４）。ｎ１番地は、ファームウエア１（９９）が、ＣＰＵ１（９１）上でスタートする番地である。揮発メモリ１（９０）のｎ１番地にコピーされたファームウエア１（９９）は、ＣＰＵ１（９１）上でスタートする（Ｓ１１５）。 The boot loader 1 (98) copied to the start address (address n) of the CPU 1 (91) starts on the CPU 1 (91) (S113). The boot loader 1 (98) copies the firmware (firmware, FW) 1 (96) from the nonvolatile memory 1 (94) to the address n1 of the volatile memory 1 (90) as firmware 1 (99) (S114). The address n1 is an address where the firmware 1 (99) starts on the CPU 1 (91). The firmware 1 (99) copied to the address n1 of the volatile memory 1 (90) starts on the CPU 1 (91) (S115).
ファームウエア１（９９）の機能により、ＣＰＵ１（９１）は、ＣＰＵ２（９２）に、ＣＰＵ２スタート信号（１０５）を送る（Ｓ１１６）。ＣＰＵ２スタート信号（１０５）を受信したＣＰＵ２（９２）は、不揮発メモリ２（９５）に記憶されているブートローダ２（１００Ａ）を揮発メモリ２（９３）のｍ番地（ｍは整数）にブートローダ２（１０２）としてコピーする（Ｓ１１７）。ｍ番地は、ＣＰＵ２（９２）が、揮発メモリ２（９３）上でブートローダ２（１０２）をスタートさせるアドレスである。ｍ番地にコピーされたブートローダ２（１０２）は、ＣＰＵ２（９２）上でスタートする（Ｓ１１８）。ブートローダ２（１０２）は、不揮発メモリ２（９５）内のファームウエア２（１００）を不揮発メモリ２（９５）から揮発メモリ２（９３）のｍ１番地にコピーする（Ｓ１１９）。ｍ１番地は、ファームウエア２（１０３）が、ＣＰＵ２（９２）上でスタートするアドレスである。揮発メモリ２（９３）のｍ１番地にコピーされたファームウエア２（１０３）は、ＣＰＵ２（９２）上でスタートする（Ｓ１２０）。以上の手順で、２個のＣＰＵが起動する（Ｓ１１９）。 By the function of the firmware 1 (99), the CPU 1 (91) sends a CPU 2 start signal (105) to the CPU 2 (92) (S116). The CPU 2 (92) having received the CPU 2 start signal (105) transfers the boot loader 2 (100A) stored in the nonvolatile memory 2 (95) to the m address (m is an integer) of the volatile memory 2 (93). 102) (S117). The address m is an address at which the CPU 2 (92) starts the boot loader 2 (102) on the volatile memory 2 (93). The boot loader 2 (102) copied to the address m starts on the CPU 2 (92) (S118). The boot loader 2 (102) copies the firmware 2 (100) in the nonvolatile memory 2 (95) from the nonvolatile memory 2 (95) to the address m1 of the volatile memory 2 (93) (S119). The address m1 is an address at which the firmware 2 (103) starts on the CPU 2 (92). The firmware 2 (103) copied to the address m1 of the volatile memory 2 (93) starts on the CPU 2 (92) (S120). With the above procedure, two CPUs are activated (S119).
このように、ＣＰＵ起動回路（９００）は、ＣＰＵ１（９１）に直結された不揮発メモリ１（９４）、及び、ＣＰＵ２（９２）に直結された不揮発メモリ２（９５）が必要である。従って、ＣＰＵ起動回路（９００）は、ＣＰＵごとに不揮発メモリが必要であるため、部品点数の削減による製品の低価格化、及び、部品の実装面積の削減による製品の小型化が困難であるという課題があった。例えば、ＭＳＡ（Multi Source Agreement）によって製品の寸法の上限が規定されている場合がある。しかし、製品に実装される部品が多いと、ＭＳＡの規定を遵守することが困難な場合があり、部品の実装面積はできるだけ小さいことが好ましい。なお、ＭＳＡとは、部品の製造者の間で定められた、寸法やピン配置などの共通の仕様である。 Thus, the CPU activation circuit (900) requires the nonvolatile memory 1 (94) directly connected to the CPU 1 (91) and the nonvolatile memory 2 (95) directly connected to the CPU 2 (92). Therefore, since the CPU activation circuit (900) requires a nonvolatile memory for each CPU, it is difficult to reduce the price of the product by reducing the number of components and to reduce the size of the product by reducing the mounting area of the components. There was a problem. For example, an upper limit of product dimensions may be defined by MSA (Multi Source Agreement). However, if there are many components mounted on the product, it may be difficult to comply with the MSA regulations, and the mounting area of the components is preferably as small as possible. Note that the MSA is a common specification such as dimensions and pin arrangement, which is determined among component manufacturers.
このような課題を解決するための技術として、特許文献１には、２個のプロセッサＡ、Ｂで用いられるそれぞれのブートプログラム及びメインプログラムが１個のＲＯＭ（read only memory）に記憶されている、マルチプロセッサシステムが記載されている。そして、特許文献１に記載されたマルチプロセッサシステムは、起動時に、プロセッサＡにより、プロセッサＢ用のブートプログラムＢ及びメインプログラムＢの両方が、プロセッサ間インタフェース回路を通して、プロセッサＢのＲＡＭ（random access memory）に転送される。そして、プロセッサＢは、プロセッサＢのＲＡＭ（ＲＡＭ＿Ｂ）に転送されたブートプログラムＢ及びメインプログラムＢによって起動する。
As a technique for solving such a problem,
特許文献１に記載されたマルチプロセッサシステムでは、プロセッサＢに接続されたＲＡＭ（ＲＡＭ＿Ｂ）には、プロセッサＡとプロセッサＢとの両方が接続されている。このため、特許文献１に記載されたマルチプロセッサシステムは、プロセッサＡによるＲＡＭ＿ＢへのアクセスとプロセッサＢによるＲＡＭ＿Ｂへのアクセスとを調停するための、プロセッサ間インタフェース回路を必要とする。従って、プロセッサ間インタフェース回路を搭載することにより、特許文献１に記載されたマルチプロセッサシステムは、部品点数が増加し部品実装面積が拡大するため、小型化、低価格化及び低消費電力化が困難であるという課題があった。
（発明の目的）
本発明は、小型化、低価格化及び低消費電力化が可能な複数ＣＰＵの起動回路、複数ＣＰＵの起動方法及び複数ＣＰＵの起動回路のプログラムを実現することを目的とする。
In the multiprocessor system described in
(Object of invention)
An object of the present invention is to realize a startup circuit for a plurality of CPUs, a startup method for a plurality of CPUs, and a program for the startup circuit for a plurality of CPUs that can be reduced in size, reduced in price, and reduced in power consumption.
本発明の複数ＣＰＵの起動回路は、第1のＣＰＵと、第２のＣＰＵと、前記第1のＣＰＵで実行される第1のプログラム及び前記第２のＣＰＵで実行される第２のプログラムが格納される不揮発メモリと、前記不揮発メモリからコピーされた前記第1のプログラムが格納され、前記第1のＣＰＵと接続された第1の揮発メモリと、前記不揮発メモリからコピーされた前記第２のプログラムが格納される第２の揮発メモリと、前記第1のＣＰＵの指示に基づいて前記第１のＣＰＵと前記第２のＣＰＵとの一方のみを、前記第２の揮発メモリに接続する第1のスイッチと、を備え、前記第１のＣＰＵは、前記第１のＣＰＵと前記第２の揮発メモリとが前記第1のスイッチにより接続された状態で前記第２のプログラムを前記不揮発メモリから前記第２の揮発メモリにコピーして格納し、前記第２のＣＰＵは、前記第２のＣＰＵと前記第２の揮発メモリとが前記第1のスイッチにより接続された状態で、前記第1のＣＰＵからの指示に基づいて、前記第２のプログラムをスタートさせる、ことを特徴とする。 The activation circuit for a plurality of CPUs according to the present invention includes a first CPU, a second CPU, a first program executed by the first CPU, and a second program executed by the second CPU. A non-volatile memory to be stored; a first volatile memory connected to the first CPU; wherein the first volatile memory copied from the non-volatile memory is stored; and the second volatile memory copied from the non-volatile memory. A first volatile memory that stores a program and a first volatile memory that connects only one of the first CPU and the second CPU based on an instruction from the first CPU to the second volatile memory. The first CPU transfers the second program from the non-volatile memory in a state where the first CPU and the second volatile memory are connected by the first switch. Second volatile memory The second CPU is instructed by the first CPU in a state where the second CPU and the second volatile memory are connected by the first switch. On the basis of this, the second program is started.
本発明の複数ＣＰＵの起動方法は、第1のＣＰＵに接続された不揮発メモリから、前記第1のＣＰＵで実行される第1のプログラムをコピーして前記第1のＣＰＵに接続された第1の揮発メモリに格納し、第２のＣＰＵに接続された第２の揮発メモリと前記第１のＣＰＵとを、スイッチを用いて接続し、前記第２のＣＰＵで実行される第２のプログラムを前記不揮発メモリからコピーして前記第２の揮発メモリに格納し、前記第２の揮発メモリと前記第２のＣＰＵとを、前記スイッチを用いて接続し、前記第２のＣＰＵに、前記第２のプログラムをスタートさせる指示を送信する、ことを特徴とする。 The activation method for a plurality of CPUs according to the present invention includes a first program connected to the first CPU by copying a first program executed by the first CPU from a nonvolatile memory connected to the first CPU. The second volatile memory stored in the volatile memory and connected to the second CPU is connected to the first CPU using a switch, and a second program executed by the second CPU is executed. Copying from the non-volatile memory and storing it in the second volatile memory, connecting the second volatile memory and the second CPU using the switch, and connecting the second CPU to the second CPU An instruction to start the program is transmitted.
本発明のＣＰＵ起動回路のプログラムは、第1のＣＰＵと第２のＣＰＵとを備えるＣＰＵ起動回路で用いられるプログラムであって、前記第1のＣＰＵに、前記第1のＣＰＵに接続された不揮発メモリから、前記第1のＣＰＵで実行される第1のプログラムをコピーして前記第1のＣＰＵに接続された第1の揮発メモリに格納する手順、前記第２のＣＰＵに接続された第２の揮発メモリと前記第１のＣＰＵとを、スイッチを用いて接続する手順、前記第２のＣＰＵで実行される第２のプログラムを前記不揮発メモリからコピーして前記第２の揮発メモリに格納する手順、前記第２の揮発メモリと前記第２のＣＰＵとを、前記スイッチを用いて接続する手順、前記第２のＣＰＵに、前記第２のプログラムをスタートさせる指示を送信する手順、を実行させる。 The CPU startup circuit program according to the present invention is a program used in a CPU startup circuit including a first CPU and a second CPU, and is connected to the first CPU and a nonvolatile memory connected to the first CPU. A procedure for copying a first program executed by the first CPU from a memory and storing it in a first volatile memory connected to the first CPU; a second connected to the second CPU; The procedure for connecting the first volatile memory and the first CPU using a switch, and the second program executed by the second CPU is copied from the non-volatile memory and stored in the second volatile memory Executing a procedure, a procedure for connecting the second volatile memory and the second CPU using the switch, and a procedure for transmitting an instruction to start the second program to the second CPU. The
本発明は、小型化、低価格化及び低消費電力化が可能な複数ＣＰＵの起動回路、複数ＣＰＵの起動方法及び複数ＣＰＵの起動回路のプログラムを実現する。 The present invention realizes a startup circuit for a plurality of CPUs, a startup method for a plurality of CPUs, and a program for the startup circuit for a plurality of CPUs that can be reduced in size, reduced in price, and reduced in power consumption.
以下の実施形態で説明するＣＰＵ起動回路では、２個のＣＰＵ（ＣＰＵ１及びＣＰＵ２）のうち最初に起動するＣＰＵ１で実行されるファームウエア１は、次に起動するＣＰＵ２のブートローダの機能を含む。さらに、ＣＰＵ起動回路は、ＣＰＵ２で実行されるプログラムが格納される揮発メモリ２をＣＰＵ１とＣＰＵ２との一方とのみ接続するためのスイッチを備える。
In the CPU activation circuit described in the following embodiment, the
このような構成を備えるＣＰＵ起動回路は、ファームウエア１がＣＰＵ２のブートローダの機能を具備すること、及び、揮発メモリ２の接続先を切り替えるスイッチを具備することで、ＣＰＵ２に接続された不揮発メモリを不要とすることができる。
In the CPU start circuit having such a configuration, the
（第1の実施形態）
図１は、本発明の第1の実施形態のＣＰＵ起動回路１００の構成を示すブロック図である。ＣＰＵ起動回路１００では、２個のＣＰＵが順次起動する。ＣＰＵ起動回路１００は、ＣＰＵ１（１１）、ＣＰＵ２（１２）、揮発メモリ１（１０）、揮発メモリ２（１３）、不揮発メモリ（１４）及びスイッチ（２５）を備える。
(First embodiment)
FIG. 1 is a block diagram showing the configuration of the
外部システム（１）は、ＣＰＵ起動回路（１００）の動作の開始時に、ＣＰＵ１スタート信号（２１）をＣＰＵ１（１１）に送る。ＣＰＵ１スタート信号（２１）は、ＣＰＵ１（１１）をスタートさせるための信号である。不揮発メモリ（１４）は、電源が供給されていなくとも記憶内容が失われないメモリであり、例えば、ＰＲＯＭ（programmable read only memory）などのＲＯＭである。揮発メモリ１（１０）及び揮発メモリ２（１３）は、電源が供給されない場合には記憶内容が失われるメモリであり、例えば、ＤＲＡＭ（dynamic random access memory）などのＲＡＭである。 The external system (1) sends a CPU1 start signal (21) to the CPU1 (11) at the start of the operation of the CPU activation circuit (100). The CPU1 start signal (21) is a signal for starting the CPU1 (11). The nonvolatile memory (14) is a memory whose stored contents are not lost even when power is not supplied, and is a ROM such as a PROM (programmable read only memory). The volatile memory 1 (10) and the volatile memory 2 (13) are memories whose stored contents are lost when power is not supplied, and are, for example, RAMs such as DRAM (dynamic random access memory).
不揮発メモリ（１４）は、ブートローダ１（１５Ａ）、ファームウエア１（１５）及びファームウエア２（１６）を記憶する。ブートローダ１（１５Ａ）は、ファームウエア１を揮発メモリ１の所定のアドレスにコピーするためのプログラムである。ファームウエア１（１５）は、ＣＰＵ１（１１）で実行されるプログラムである。ファームウエア２（１６）は、ＣＰＵ２（１２）で実行されるプログラムである。ファームウエア１（１５）は、ファームウエア２（１６）を揮発メモリ２の所定のアドレスにコピーする機能をも備える。すなわち、ファームウエア１は、ＣＰＵ２（１２）のブートローダの機能を含む。
The nonvolatile memory (14) stores a boot loader 1 (15A), firmware 1 (15), and firmware 2 (16). The boot loader 1 (15A) is a program for copying the
スイッチ（２５）は、ＣＰＵ１（１１）から出力されたスイッチ制御信号（２３）の指示により、揮発メモリ２（１３）が接続されるＣＰＵを切り替える。スイッチ（２５）は、揮発メモリ２（１３）を、ＣＰＵ１（１１）とＣＰＵ２（１２）との一方のみと接続する。 The switch (25) switches the CPU to which the volatile memory 2 (13) is connected according to the instruction of the switch control signal (23) output from the CPU 1 (11). The switch (25) connects the volatile memory 2 (13) to only one of the CPU1 (11) and the CPU2 (12).
ＣＰＵ１（１１）は、ＣＰＵ１スタート信号（２１）の受信を契機に、不揮発メモリ（１４）から揮発メモリ１（１０）のｎ番地にブートローダ１（１５Ａ）をコピーする。ブートローダ１（１５Ａ）は、揮発メモリ１（１０）にブートローダ１（１８）として記憶される。ｎ番地は、ＣＰＵ１（１１）が、揮発メモリ１（１０）上でブートローダ１（１８）をスタートさせるアドレスである。揮発メモリ１（１０）のｎ番地からスタートしたブートローダ１（１８）は、不揮発メモリ１（１４）に格納されているファームウエア１（１５）を揮発メモリ１（１０）のｎ１番地にファームウエア１（１９）としてコピーする。ｎ１番地は、ＣＰＵ１（１１）が、ファームウエア１（１９）をスタートさせる、揮発メモリ１（１０）のアドレスである。
When the CPU 1 (11) receives the
ファームウエア１（１９）は、ＣＰＵ１（１１）に、ＣＰＵ１（１１）及びＣＰＵ２（１２）の一方と、揮発メモリ２（１３）とを接続するようにスイッチ（２５）を制御させる機能を備える。また、ファームウエア１（１９）が備えるＣＰＵ２（１２）のブートローダの機能により、不揮発メモリ１（１４）のファームウエア２（１６）は、揮発メモリ２（１３）のｍ番地にコピーされる。ＣＰＵ１（１１）は、ファームウエア１（１９）の機能により、ＣＰＵ２スタート信号（２２）をＣＰＵ２（１２）に送信する。ＣＰＵ２（１２）はＣＰＵ２スタート信号（２２）の受信を契機に揮発メモリ２（１３）のｍ番地からファームウエア２をスタートさせる。 The firmware 1 (19) has a function of causing the CPU 1 (11) to control the switch (25) so that one of the CPU 1 (11) and the CPU 2 (12) and the volatile memory 2 (13) are connected. Further, the firmware 2 (16) of the nonvolatile memory 1 (14) is copied to the address m of the volatile memory 2 (13) by the boot loader function of the CPU 2 (12) included in the firmware 1 (19). The CPU 1 (11) transmits a CPU 2 start signal (22) to the CPU 2 (12) by the function of the firmware 1 (19). The CPU 2 (12) starts the firmware 2 from the address m of the volatile memory 2 (13) upon receiving the CPU 2 start signal (22).
次に、図２に示すフローチャートを使用して、ＣＰＵ起動回路（１００）の動作を説明する。図２は、第1の実施形態における、ＣＰＵ起動回路（１００）の動作を示すフローチャートの例である。 Next, the operation of the CPU activation circuit (100) will be described using the flowchart shown in FIG. FIG. 2 is an example of a flowchart showing the operation of the CPU activation circuit (100) in the first embodiment.
図２を参照すると、外部システム（１）からＣＰＵ１（１１）がＣＰＵ１スタート信号（２１）を受信する（図２のステップＳ３１）。ブートローダ１（１５Ａ）は、まず、ブートローダ１（１５Ａ）自身を揮発メモリ１（１０）のｎ番地にコピーし（Ｓ３２）、ブートローダ１（１８）としてＣＰＵ１（１１）の起動番地（ｎ番地）からスタートする（Ｓ３３）。
Referring to FIG. 2, CPU 1 (11) receives
ブートローダ１（１８）は、ファームウエア１（１５）を、不揮発メモリ１（１４）から揮発メモリ１（１０）のｎ１番地にコピーする（Ｓ３４）。揮発メモリ１（１０）にコピーされたファームウエア１（１９）がＣＰＵ１（１１）上でスタートする（Ｓ３５）と、ＣＰＵ１（１１）は、ＣＰＵ１（１１）と揮発メモリ２（１３）とが接続されるようにスイッチ（２５）を制御する（Ｓ３６）。 The boot loader 1 (18) copies the firmware 1 (15) from the nonvolatile memory 1 (14) to the address n1 of the volatile memory 1 (10) (S34). When the firmware 1 (19) copied to the volatile memory 1 (10) starts on the CPU 1 (11) (S35), the CPU 1 (11) connects the CPU 1 (11) and the volatile memory 2 (13). The switch (25) is controlled as described above (S36).
ＣＰＵ１（１１）上でスタートしたファームウエア１（１９）は、ＣＰＵ２（１２）のブートローダの機能を備えている。この機能により、ファームウエア１（１９）は、不揮発メモリ１（１４）に記憶されたファームウエア２（１６）を不揮発メモリ（１４）から揮発メモリ２（１３）のｍ番地にコピーする（Ｓ３７）。揮発メモリ２（１３）へのファームウエア２のコピーが終了すると、ＣＰＵ１（１１）は、ＣＰＵ２（１２）と揮発メモリ２（１３）とが接続されるように、スイッチ（２５）を制御する（Ｓ３８）。 The firmware 1 (19) started on the CPU 1 (11) has a boot loader function of the CPU 2 (12). With this function, the firmware 1 (19) copies the firmware 2 (16) stored in the nonvolatile memory 1 (14) from the nonvolatile memory (14) to the address m of the volatile memory 2 (13) (S37). . When copying of the firmware 2 to the volatile memory 2 (13) is completed, the CPU 1 (11) controls the switch (25) so that the CPU 2 (12) and the volatile memory 2 (13) are connected ( S38).
ＣＰＵ２（１２）と揮発メモリ２（１３）とが接続されると、ファームウエア１（１９）の機能により、ＣＰＵ１（１１）は、ＣＰＵ２（１２）にＣＰＵ２スタート信号（２２）を送る（Ｓ３９）。ＣＰＵ２（１２）がＣＰＵ２スタート信号（２２）を受信することにより、ファームウエア２（２０）が、ＣＰＵ２（１３）上で起動する（Ｓ４０）。 When the CPU 2 (12) and the volatile memory 2 (13) are connected, the function of the firmware 1 (19) causes the CPU 1 (11) to send a CPU 2 start signal (22) to the CPU 2 (12) (S39). . When the CPU 2 (12) receives the CPU 2 start signal (22), the firmware 2 (20) is activated on the CPU 2 (13) (S40).
上述の手順により、ＣＰＵ１（１１）及びＣＰＵ２（１２）が起動する。なお、以上の手順ではファームウエア１（１９）にＣＰＵ２（１２）のブートローダの機能が含まれているとして説明した。しかし、ＣＰＵ２（１２）のブートローダは、ファームウエア１（１９）とは独立したプログラムでもよい。この場合、ブートローダ１（１８）は、ステップＳ３４においてファームウエア１（１５）を不揮発メモリ１（１４）から揮発メモリ１（１０）のｎ１番地にコピーするとともに、ＣＰＵ２（１２）のブートローダをも揮発メモリ１（１０）にコピーする。そして、例えば、ファームウエア１（１９）からの呼び出しによりＣＰＵ２（１２）のブートローダが実行される。 The CPU 1 (11) and the CPU 2 (12) are activated by the above procedure. In the above procedure, the firmware 1 (19) is described as including the boot loader function of the CPU 2 (12). However, the boot loader of the CPU 2 (12) may be a program independent of the firmware 1 (19). In this case, the boot loader 1 (18) copies the firmware 1 (15) from the nonvolatile memory 1 (14) to the address n1 of the volatile memory 1 (10) in step S34 and also volatilizes the boot loader of the CPU 2 (12). Copy to memory 1 (10). Then, for example, the boot loader of the CPU 2 (12) is executed by a call from the firmware 1 (19).
以上説明したように、ＣＰＵ起動回路（１００）の起動に必要なブートローダ１（１５Ａ）、ファームウエア１（１５）及びファームウエア２（１６）はＣＰＵ１（１１）と接続された不揮発メモリ１４に格納されている。ファームウエア１（１５）は、ＣＰＵ２（１２）のブートローダの機能を備える。そして、ファームウエア２（１６）は、ファームウエア１（１５）が備える、当該ブートローダの機能により、スイッチ（２５）を経由して揮発メモリ２（１３）にコピーされる。
As described above, the boot loader 1 (15A), firmware 1 (15), and firmware 2 (16) necessary for starting the CPU startup circuit (100) are stored in the
ファームウエア２（１６）が揮発メモリ２（１３）にコピーされると、スイッチ（２５）によって、揮発メモリ２（１３）がＣＰＵ２（１２）と接続される。その後、ファームウエア１（１９）が、ＣＰＵ２（１２）のスタート信号をＣＰＵ１（１１）に送信させることで、揮発メモリ２（１３）にコピーされたファームウエア２（２０）がスタートする。従って、ＣＰＵ２（１２）は、ＣＰＵ２（１２）と接続された不揮発メモリ（すなわち、図４の不揮発メモリ２（９５））を備えることなく、不揮発メモリ（１４）から揮発メモリ２（１３）にコピーされたファームウエア２（２０）をスタートさせることができる。 When the firmware 2 (16) is copied to the volatile memory 2 (13), the volatile memory 2 (13) is connected to the CPU 2 (12) by the switch (25). Thereafter, the firmware 1 (19) transmits a start signal of the CPU 2 (12) to the CPU 1 (11), whereby the firmware 2 (20) copied to the volatile memory 2 (13) starts. Therefore, the CPU 2 (12) copies from the nonvolatile memory (14) to the volatile memory 2 (13) without including the nonvolatile memory connected to the CPU 2 (12) (that is, the nonvolatile memory 2 (95) in FIG. 4). Firmware 2 (20) thus prepared can be started.
このような特徴を備えるＣＰＵ起動回路（１００）は、ＣＰＵ起動回路の小型化、低価格化に加えて低消費電力化が可能である。その第1の理由は、２個のＣＰＵを起動する場合に、通常はＣＰＵごとに必要とされた不揮発メモリの数が１個で済むからである。 The CPU startup circuit (100) having such characteristics can reduce power consumption in addition to downsizing and cost reduction of the CPU startup circuit. The first reason is that when two CPUs are activated, usually only one non-volatile memory is required for each CPU.
第２の理由は、ＣＰＵ起動回路（１００）は、複数のＣＰＵによる揮発メモリへのアクセスを調停するための、プロセッサ間インタフェース回路を必要としないからである。なぜならば、揮発メモリ２（１３）は、スイッチ（２５）により、ＣＰＵ１（１１）及びＣＰＵ２（１２）の一方のみと接続されるため、揮発メモリ２（１３）には、ＣＰＵ１（１１）とＣＰＵ２（１２）とが同時に接続されることがないからである。その結果、ＣＰＵ起動回路（１００）は、アクセスを調停するためのプロセッサ間インタフェース回路を必要としない。さらに、プロセッサ間インタフェース回路が不要であることにより、ＣＰＵ起動回路（１００）は、消費電力が低減されるという効果も奏する。すなわち、ＣＰＵ起動回路（１００）は、小型化、低価格化に加えて低消費電力化が可能である。 The second reason is that the CPU activation circuit (100) does not need an inter-processor interface circuit for arbitrating access to the volatile memory by a plurality of CPUs. Because the volatile memory 2 (13) is connected to only one of the CPU 1 (11) and the CPU 2 (12) by the switch (25), the volatile memory 2 (13) includes the CPU 1 (11) and the CPU 2 This is because (12) is not connected simultaneously. As a result, the CPU activation circuit (100) does not require an inter-processor interface circuit for arbitrating access. Further, since the inter-processor interface circuit is unnecessary, the CPU activation circuit (100) also has an effect of reducing power consumption. That is, the CPU activation circuit (100) can reduce power consumption in addition to downsizing and cost reduction.
ＣＰＵ起動回路（１００）では、ＣＰＵ２（１２）のブートローダは揮発メモリ１（１０）上のファームウエア１に含まれており、揮発メモリ２（１３）にはロードされない。従って、ＣＰＵ２（１２）のブートローダが揮発メモリ２（１３）上で実行される構成と比較して、ＣＰＵ起動回路（１００）では、ＣＰＵ２（１２）の起動時の揮発メモリ２（１３）へのプログラムの転送時間が短縮される。さらに、この場合、ＣＰＵ起動回路（１００）では、揮発メモリ２（１３）のメモリ消費量が低減される。
In the CPU activation circuit (100), the boot loader of the CPU 2 (12) is included in the
（第1の実施形態の最小構成）
第1の実施形態で説明したＣＰＵ起動回路の効果は、以下の最小構成によっても得られる。すなわち、ＣＰＵ起動回路は、ＣＰＵ１（１１）と、ＣＰＵ２（１２）と、不揮発メモリ（１４）と、揮発メモリ（１０、１３）と、スイッチ（２５）とを備える。
(Minimum configuration of the first embodiment)
The effect of the CPU activation circuit described in the first embodiment can also be obtained by the following minimum configuration. That is, the CPU activation circuit includes a CPU 1 (11), a CPU 2 (12), a nonvolatile memory (14), a volatile memory (10, 13), and a switch (25).
不揮発メモリ（１４）には、ＣＰＵ１（１１）実行される第1のプログラム（ブートローダ１及びファームウエア１）及びＣＰＵ２（１２）で実行される第２のプログラム（ファームウエア２）が格納される。揮発メモリ１（１０）は、ＣＰＵ１（１１）と接続される。揮発メモリ１（１０）には、不揮発メモリ（１４）からコピーされた第1のプログラムが格納される。揮発メモリ２（１３）には、不揮発メモリ（１４）からコピーされた第２のプログラムが格納される。スイッチ（２５）は、ＣＰＵ１（１１）の指示に基づいて、ＣＰＵ１（１１）とＣＰＵ２（１２）との一方のみを、揮発メモリ２（１３）に接続する。
The nonvolatile memory (14) stores a first program (
最小構成のＣＰＵ起動回路において、ＣＰＵ１（１１）は、ＣＰＵ１（１１）と揮発メモリ２（１３）とがスイッチ（２５）により接続された状態で、第２のプログラムを不揮発メモリ（１４）から揮発メモリ２（１３）にコピーする。そして、ＣＰＵ２（１２）と揮発メモリ２（１３）とがスイッチ（２５）により接続された状態で、ＣＰＵ２（１２）は、ＣＰＵ１（１１）からの指示に基づいて、第２のプログラムをスタートさせる。 In the CPU starting circuit having the minimum configuration, the CPU 1 (11) volatilizes the second program from the nonvolatile memory (14) in a state where the CPU 1 (11) and the volatile memory 2 (13) are connected by the switch (25). Copy to memory 2 (13). Then, with the CPU 2 (12) and the volatile memory 2 (13) connected by the switch (25), the CPU 2 (12) starts the second program based on an instruction from the CPU 1 (11). .
このような構成を備える最小構成のＣＰＵ起動回路も、必要な不揮発メモリ１４は１個であり、また、不揮発メモリ２（１３）へのアクセスを調停するためのプロセッサ間インタフェース回路を必要としない。従って、最小構成のＣＰＵ起動回路も、ＣＰＵ起動回路の小型化、低価格化に加えて低消費電力化が可能である。
The minimum configuration CPU activation circuit having such a configuration also requires only one
（第２の実施形態）
図３は、本発明の第２の実施形態のＣＰＵ起動回路（２００）の構成を示すブロック図である。図３に示したＣＰＵ起動回路（２００）の構成は、図１に示したＣＰＵ起動回路（１００）の構成と比較して、ＣＰＵ３（１２Ａ）、スイッチ（２５Ａ）及び揮発メモリ３（１３Ａ）をさらに備える点で相違する。また、不揮発メモリ（１４）には、第1の実施形態で説明したブートローダ１（１５Ａ）、ファームウエア１（１５）及びファームウエア２（１６）に加えて、ファームウエア３（１６Ａ）が記憶されている。
(Second Embodiment)
FIG. 3 is a block diagram showing the configuration of the CPU activation circuit (200) according to the second embodiment of the present invention. The configuration of the CPU activation circuit (200) shown in FIG. 3 includes a CPU 3 (12A), a switch (25A), and a volatile memory 3 (13A) as compared with the configuration of the CPU activation circuit (100) shown in FIG. Furthermore, it differs in the point provided. The nonvolatile memory (14) stores firmware 3 (16A) in addition to the boot loader 1 (15A), firmware 1 (15), and firmware 2 (16) described in the first embodiment. ing.
ＣＰＵ起動回路（２００）の、ＣＰＵ１（１１）及びＣＰＵ２（１２）の起動手順は、第1の実施形態と同様である。以下の説明では、図１で説明した各要素には同一の参照符号を付して、図１との相違点について説明する。 The startup procedure of the CPU 1 (11) and the CPU 2 (12) of the CPU startup circuit (200) is the same as that of the first embodiment. In the following description, the same reference numerals are assigned to the elements described in FIG. 1, and differences from FIG. 1 will be described.
図２で説明した手順によりＣＰＵ１（１１）及びＣＰＵ２（１２）の起動が完了すると、ＣＰＵ１（１１）は、揮発メモリ３（１３Ａ）とＣＰＵ１（１１）とが接続されるように、スイッチ制御信号（２３）によってスイッチ（２５Ａ）を制御する。そして、ＣＰＵ１（１１）は、不揮発メモリ（１４）からファームウエア３（１６Ａ）を揮発メモリ３（１３Ａ）にコピーして、ファームウエア３（２０Ａ）とする。ファームウエア３（１６Ａ）を揮発メモリ３（１３Ａ）にコピーする機能は、ファームウエア１（１９）によって提供される。 When the activation of the CPU 1 (11) and the CPU 2 (12) is completed by the procedure described in FIG. 2, the CPU 1 (11) switches the switch control signal so that the volatile memory 3 (13A) and the CPU 1 (11) are connected. The switch (25A) is controlled by (23). Then, the CPU 1 (11) copies the firmware 3 (16A) from the nonvolatile memory (14) to the volatile memory 3 (13A) to obtain the firmware 3 (20A). The function of copying the firmware 3 (16A) to the volatile memory 3 (13A) is provided by the firmware 1 (19).
ファームウエア３（１６Ａ）のコピーが完了すると、ＣＰＵ１（１１）は、揮発メモリ３（１３Ａ）とＣＰＵ３（１２Ａ）とが接続されるように、スイッチ（２５Ａ）を制御する。その後、ＣＰＵ１（１１）がＣＰＵ３スタート信号（２２Ａ）をＣＰＵ３（１２Ａ）に送信すると、ＣＰＵ３（１２Ａ）がファームウエア３により起動する。
When the copy of the firmware 3 (16A) is completed, the CPU 1 (11) controls the switch (25A) so that the volatile memory 3 (13A) and the CPU 3 (12A) are connected. Thereafter, when the CPU 1 (11) transmits a
このような手順により、図３に示したＣＰＵ起動回路（２００）は、３個のＣＰＵを順次起動することができる。そして、ＣＰＵ起動回路（２００）は、第1の実施形態のＣＰＵ起動回路（１００）と同様に、必要な不揮発メモリ１４は１個であり、また、不揮発メモリ２（１３）へのアクセスを調停するためのプロセッサ間インタフェース回路を必要としない。従って、第２の実施形態のＣＰＵ起動回路（２００）も、ＣＰＵ起動回路の小型化、低価格化に加えて低消費電力化が可能である。
With such a procedure, the CPU activation circuit (200) shown in FIG. 3 can sequentially activate the three CPUs. The CPU startup circuit (200), like the CPU startup circuit (100) of the first embodiment, requires only one
（第２の実施形態の変形例）
第２の実施形態では、３個のＣＰＵを備えるＣＰＵ起動回路（２００）について説明した。しかし、図３の構成にならって、さらに他のＣＰＵ及び揮発メモリをＣＰＵ２（１２）及びＣＰＵ３（１２Ａ）と並列に接続することで、４個以上のＣＰＵの起動回路を構成することも可能である。
(Modification of the second embodiment)
In the second embodiment, the CPU activation circuit (200) including three CPUs has been described. However, following the configuration of FIG. 3, it is also possible to configure four or more CPU startup circuits by connecting other CPUs and volatile memories in parallel with CPU 2 (12) and CPU 3 (12A). is there.
以上、実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
１、３ 外部システム
１００、９００ ＣＰＵ起動回路
１０、９０ 揮発メモリ１
１１、９１ ＣＰＵ１
１２、９２ ＣＰＵ２
１２Ａ ＣＰＵ３
１３、９３ 揮発メモリ２
１３Ａ 揮発メモリ３
１４ 不揮発メモリ
１５、１９、９６、９９ ファームウエア１（ＦＷ１）
１５Ａ、１８、９６Ａ、９８ ブートローダ１（ＢＬ１）
１６、２０、１００、１０３ ファームウエア２（ＦＷ２）
１６Ａ ファームウエア３（ＦＷ３）
１００Ａ、１０２ ブートローダ２（ＢＬ２）
２１、１０４ ＣＰＵ１スタート信号
２２、１０５ ＣＰＵ２スタート信号
２２Ａ ＣＰＵ３スタート信号
２３ スイッチ制御信号
２５、２５Ａ スイッチ
９４ 不揮発メモリ１
９５ 不揮発メモリ２
1, 3
11, 91 CPU1
12, 92 CPU2
12A CPU3
13, 93 Volatile memory 2
13A
14
15A, 18, 96A, 98 Boot loader 1 (BL1)
16, 20, 100, 103 Firmware 2 (FW2)
16A Firmware 3 (FW3)
100A, 102 Boot loader 2 (BL2)
21, 104
95 Nonvolatile memory 2
Claims (6)
第２のＣＰＵと、
前記第１のＣＰＵで実行される第１のプログラム及び前記第２のＣＰＵで実行される第２のプログラムが格納される不揮発メモリと、
前記不揮発メモリからコピーされた前記第１のプログラムが格納され、前記第１のＣＰ
Ｕと接続された第１の揮発メモリと、
前記不揮発メモリからコピーされた前記第２のプログラムが格納される第２の揮発メモリと、
前記第１のＣＰＵの指示に基づいて前記第１のＣＰＵと前記第２のＣＰＵとの一方のみを、前記第２の揮発メモリに接続する第１のスイッチと、を備え、
前記第１のＣＰＵは、前記第１のＣＰＵと前記第２の揮発メモリとが前記第１のスイッチにより接続された状態で前記第２のプログラムを前記不揮発メモリから前記第２の揮発メモリにコピーして格納し、
前記第２のＣＰＵは、前記第２のＣＰＵと前記第２の揮発メモリとが前記第１のスイッチにより接続された状態で、前記第１のＣＰＵからの指示に基づいて、前記第２のプログラムをスタートさせる、複数ＣＰＵの起動回路であって、
前記第１のプログラムは、第１のブートプログラム、第２のブートプログラム、及び、第１のファームウエアを含み、
前記第２のプログラムは、第２のファームウエアを含み、
前記第１のＣＰＵは、
前記第１のブートプログラムによって、前記不揮発メモリから前記第１のファームウエア及び前記第２のブートプログラムを前記第１の揮発メモリにコピーして格納し、
前記第１のスイッチを用いて前記第１のＣＰＵと前記第２の揮発メモリとを接続した後に、
前記第２のブートプログラムによって前記不揮発メモリから前記第２のファームウエアを前記第２の揮発メモリにコピーして格納し、
前記第２のファームウエアを前記第２の揮発メモリにコピーした後に、前記第１のスイッチを用いて前記第２のＣＰＵと前記第２の揮発メモリとを接続し、
前記第２のファームウエアをスタートさせる指示を前記第２のＣＰＵに送信する、
ことを特徴とする複数ＣＰＵの起動回路。 A first CPU (central processing unit);
A second CPU;
A nonvolatile memory storing a first program executed by the first CPU and a second program executed by the second CPU;
The first program copied from the nonvolatile memory is stored, and the first CP is stored.
A first volatile memory connected to U;
A second volatile memory in which the second program copied from the nonvolatile memory is stored;
A first switch that connects only one of the first CPU and the second CPU to the second volatile memory based on an instruction from the first CPU;
The first CPU copies the second program from the non-volatile memory to the second volatile memory in a state where the first CPU and the second volatile memory are connected by the first switch. And store
The second CPU executes the second program based on an instruction from the first CPU in a state where the second CPU and the second volatile memory are connected by the first switch. Starting circuit of a plurality of CPUs,
The first program includes a first boot program, a second boot program, and a first firmware,
The second program includes second firmware,
The first CPU is
The first boot program copies and stores the first firmware and the second boot program from the nonvolatile memory to the first volatile memory,
After connecting the first CPU and the second volatile memory using the first switch,
The second boot program copies and stores the second firmware from the non-volatile memory to the second volatile memory,
After copying the second firmware to the second volatile memory, connecting the second CPU and the second volatile memory using the first switch,
Sending an instruction to start the second firmware to the second CPU;
A startup circuit for a plurality of CPUs .
第３のＣＰＵと、
前記第３のＣＰＵで実行される第３のプログラムが格納される第３の揮発メモリと、
前記第１のＣＰＵの指示に基づいて前記第１のＣＰＵと前記第３のＣＰＵとの一方のみを、前記第３の揮発メモリに接続する第２のスイッチと、を備え、
前記不揮発メモリは、さらに、前記第３のプログラムを格納し、
前記第１のＣＰＵは、前記第１のＣＰＵと前記第３の揮発メモリとが前記第２のスイッチにより接続された状態で、前記第３のプログラムを前記不揮発メモリから前記第３の揮発メモリにコピーして格納し、
前記第３のＣＰＵは、前記第３のＣＰＵと前記第３の揮発メモリとが前記第２のスイッチにより接続された状態で、前記第１のＣＰＵからの指示に基づいて、前記第３のプログラムをスタートさせる、
請求項１又は２に記載された複数ＣＰＵの起動回路。 further,
A third CPU;
A third volatile memory storing a third program executed by the third CPU;
A second switch that connects only one of the first CPU and the third CPU to the third volatile memory based on an instruction from the first CPU;
The nonvolatile memory further stores the third program,
The first CPU transfers the third program from the nonvolatile memory to the third volatile memory in a state where the first CPU and the third volatile memory are connected by the second switch. Copy and store,
The third CPU is configured to execute the third program based on an instruction from the first CPU in a state where the third CPU and the third volatile memory are connected by the second switch. Start,
A startup circuit for a plurality of CPUs according to claim 1 or 2 .
第２のＣＰＵに接続された第２の揮発メモリと前記第１のＣＰＵとを、スイッチを用いて接続し、
前記第２のＣＰＵで実行される第２のプログラムを前記不揮発メモリからコピーして前記第２の揮発メモリに格納し、
前記第２の揮発メモリと前記第２のＣＰＵとを、前記スイッチを用いて接続し、
前記第２のＣＰＵに、前記第２のプログラムをスタートさせる指示を送信する、
複数ＣＰＵの起動方法であって、
前記第１のプログラムは、第１のブートプログラム、第２のブートプログラム、及び、第１のファームウエアを含み、
前記第２のプログラムは、第２のファームウエアを含み、
前記第１のＣＰＵは、
前記第１のブートプログラムによって、前記不揮発メモリから前記第１のファームウエア及び前記第２のブートプログラムを前記第１の揮発メモリにコピーして格納し、
前記スイッチを用いて前記第１のＣＰＵと前記第２の揮発メモリとを接続した後に、
前記第２のブートプログラムによって前記不揮発メモリから前記第２のファームウエアを前記第２の揮発メモリにコピーして格納し、
前記第２のファームウエアを前記第２の揮発メモリにコピーした後に、前記スイッチを用いて前記第２のＣＰＵと前記第２の揮発メモリとを接続し、
前記第２のファームウエアをスタートさせる指示を前記第２のＣＰＵに送信する、
ことを特徴とする複数ＣＰＵの起動方法。 A first program executed by the first CPU is copied from a non-volatile memory connected to a first CPU (central processing unit) and stored in a first volatile memory connected to the first CPU. And
A second volatile memory connected to a second CPU and the first CPU are connected using a switch;
A second program executed by the second CPU is copied from the nonvolatile memory and stored in the second volatile memory;
Connecting the second volatile memory and the second CPU using the switch;
An instruction to start the second program is sent to the second CPU;
A method for starting a plurality of CPUs,
The first program includes a first boot program, a second boot program, and a first firmware,
The second program includes second firmware,
The first CPU is
The first boot program copies and stores the first firmware and the second boot program from the nonvolatile memory to the first volatile memory,
After connecting the first CPU and the second volatile memory using the switch,
The second boot program copies and stores the second firmware from the non-volatile memory to the second volatile memory,
After copying the second firmware to the second volatile memory, connecting the second CPU and the second volatile memory using the switch,
Sending an instruction to start the second firmware to the second CPU;
A method for starting a plurality of CPUs .
前記第１のＣＰＵに接続された不揮発メモリから、前記第１のＣＰＵで実行される第１のプログラムをコピーして前記第１のＣＰＵに接続された第１の揮発メモリに格納する手順、
前記第２のＣＰＵに接続された第２の揮発メモリと前記第１のＣＰＵとを、スイッチを用いて接続する手順、
前記第２のＣＰＵで実行される第２のプログラムを前記不揮発メモリからコピーして前記第２の揮発メモリに格納する手順、
前記第２の揮発メモリと前記第２のＣＰＵとを、前記スイッチを用いて接続する手順、
前記第２のＣＰＵに、前記第２のプログラムをスタートさせる指示を送信する手順、
を実行させるための、複数ＣＰＵの起動回路のプログラムであって、
前記第１のプログラムは、第１のブートプログラム、第２のブートプログラム、及び、第１のファームウエアを含み、
前記第２のプログラムは、第２のファームウエアを含み、
前記第１のＣＰＵは、
前記第１のブートプログラムによって、前記不揮発メモリから前記第１のファームウエア及び前記第２のブートプログラムを前記第１の揮発メモリにコピーして格納し、
前記スイッチを用いて前記第１のＣＰＵと前記第２の揮発メモリとを接続した後に、
前記第２のブートプログラムによって前記不揮発メモリから前記第２のファームウエアを前記第２の揮発メモリにコピーして格納し、
前記第２のファームウエアを前記第２の揮発メモリにコピーした後に、前記スイッチを用いて前記第２のＣＰＵと前記第２の揮発メモリとを接続し、
前記第２のファームウエアをスタートさせる指示を前記第２のＣＰＵに送信する、
ことを特徴とする複数ＣＰＵの起動回路のプログラム。 A program used in a CPU activation circuit including a first CPU (central processing unit) and a second CPU, the first CPU having
A procedure for copying a first program executed by the first CPU from a nonvolatile memory connected to the first CPU and storing the first program in a first volatile memory connected to the first CPU;
Connecting the second volatile memory connected to the second CPU and the first CPU using a switch;
A procedure for copying a second program executed by the second CPU from the nonvolatile memory and storing the second program in the second volatile memory;
Connecting the second volatile memory and the second CPU using the switch;
A procedure for transmitting an instruction to start the second program to the second CPU;
A program of a startup circuit of a plurality of CPUs for executing
The first program includes a first boot program, a second boot program, and a first firmware,
The second program includes second firmware,
The first CPU is
The first boot program copies and stores the first firmware and the second boot program from the nonvolatile memory to the first volatile memory,
After connecting the first CPU and the second volatile memory using the switch,
The second boot program copies and stores the second firmware from the non-volatile memory to the second volatile memory,
After copying the second firmware to the second volatile memory, connecting the second CPU and the second volatile memory using the switch,
Sending an instruction to start the second firmware to the second CPU;
A startup circuit program for a plurality of CPUs .
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