JP6281748B2 - DC-DC converter - Google Patents

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本発明は、DC−DCコンバータに関し、特にダイオードのサージ電圧を抑制するスナバ回路に関するものである。   The present invention relates to a DC-DC converter, and more particularly to a snubber circuit that suppresses a surge voltage of a diode.

DC-DCコンバータは、電子機器を駆動させるために広く使用される。これらのDC−DCコンバータは、入力の直流電圧をスイッチ素子でオンオフ制御して矩形波に変換し、この矩形波を整流平滑することで安定な所定の直流電圧に変換する。しかし、DC−DCコンバータはスイッチ素子をオンオフ制御するのでノイズが発生する。このノイズは、スイッチ素子や整流平滑回路に使用されるダイオードのように導通・非導通が切り替わる半導体素子にサージ電圧となって印加され、半導体素子を破損する恐れがある。サージ電圧を抑制するため、一般的に、スナバ抵抗とスナバコンデンサを直列に接続して構成されたCRスナバ回路を半導体素子の両端に挿入する。   DC-DC converters are widely used to drive electronic devices. These DC-DC converters convert the input DC voltage into a rectangular wave by on / off control with a switching element, and convert the rectangular wave into a stable predetermined DC voltage by rectifying and smoothing. However, since the DC-DC converter controls the switching elements on and off, noise is generated. This noise is applied as a surge voltage to a semiconductor element that is switched between conductive and non-conductive, such as a diode used in a switch element or a rectifying and smoothing circuit, and may damage the semiconductor element. In order to suppress the surge voltage, generally, a CR snubber circuit configured by connecting a snubber resistor and a snubber capacitor in series is inserted at both ends of the semiconductor element.

整流平滑回路のダイオードを例すると、CRスナバ回路は、半導体素子が非導通となり電圧が印加されると、スナバ抵抗を介してスナバコンデンサを充電するのでサージ電圧を抑制することができる。また、半導体素子が導通となると、スナバコンデンサに充電されたエネルギがスナバ抵抗を介して放出される。このため、CRスナバ回路はサージ電圧の抑制に有効であるが、抑制したサージは抵抗で消費されることになり損失が発生する。   Taking a diode of a rectifying and smoothing circuit as an example, a CR snubber circuit can suppress a surge voltage because a snubber capacitor is charged via a snubber resistor when a semiconductor element is turned off and a voltage is applied. Further, when the semiconductor element becomes conductive, the energy charged in the snubber capacitor is released through the snubber resistor. For this reason, the CR snubber circuit is effective in suppressing the surge voltage, but the suppressed surge is consumed by the resistor, and loss occurs.

そこで、CRスナバ回路の代わりにコンデンサと補助スイッチから成るアクティブスナバ回路が提案されている。図14にアクティブスナバ回路を用いて半導体素子のサージ電圧を抑制する従来のDC/DCコンバータの例を示す(特許文献1)。図14は、直流電源110に直列に主スイッチFET111が接続され、主スイッチFET111に直列に変圧器112の一次巻線112aが接続される。変圧器112の二次巻線112bに直列に整流用ダイオード113及び出力コンデンサ114が接続され、出力コンデンサ114に並列に負荷115が接続される。主スイッチFET111に並列にコンデンサ116と補助スイッチFET117とから成る直列回路を接続する。また、二次側回路のダイオード113にも同様に、コンデンサ118と補助スイッチFET119とから成る直列回路を並列に接続する。   Therefore, an active snubber circuit composed of a capacitor and an auxiliary switch has been proposed instead of the CR snubber circuit. FIG. 14 shows an example of a conventional DC / DC converter that suppresses a surge voltage of a semiconductor element using an active snubber circuit (Patent Document 1). In FIG. 14, the main switch FET 111 is connected in series to the DC power supply 110, and the primary winding 112 a of the transformer 112 is connected in series to the main switch FET 111. A rectifying diode 113 and an output capacitor 114 are connected in series to the secondary winding 112 b of the transformer 112, and a load 115 is connected in parallel to the output capacitor 114. A series circuit including a capacitor 116 and an auxiliary switch FET 117 is connected in parallel with the main switch FET 111. Similarly, a series circuit including a capacitor 118 and an auxiliary switch FET 119 is connected in parallel to the diode 113 of the secondary circuit.

補助スイッチFET117は、主スイッチFET111が導通状態にあるときは非導通状態となり、主スイッチFET111が非導通状態にあるときは導通状態となるように制御する。また、補助スイッチFET119は、ダイオード113が導通状態にあるときは非導通状態となり、ダイオード113が非導通状態のときは導通状態となるように制御する。例えば、主スイッチFET111が非導通状態に切り換わると補助スイッチFET17が導通状態に切り換えられる。ここで、コンデンサ116は主スイッチFET111の浮遊容量の数10倍に設定されるので、主スイッチFET111の両端が低周波、低インピーダンス状態に短絡されることになり、主スイッチFET111の両端間の電圧はほとんど一定の値に維持されサージ電圧を抑制する。一方、主スイッチFET111が非導通状態から導通状態に切り換わると補助スイッチFET17が非導通状態に切り換わるので、コンデンサ116の電圧はそのままの状態に維持され、電力損失を発生しない。
同様に、二次側回路のダイオード113が導通状態にあるときから非導通状態に切り換わるとFET119が導通状態に切り替わる。コンデンサ118の容量はダイオード113の浮遊容量の数十倍に設定されているので、ダイオード113の両端間の電圧はほぼ一定値に維持され電圧サージを抑制できる。
The auxiliary switch FET 117 is controlled to be in a non-conductive state when the main switch FET 111 is in a conductive state and to be in a conductive state when the main switch FET 111 is in a non-conductive state. Further, the auxiliary switch FET 119 performs control so as to be in a non-conductive state when the diode 113 is in a conductive state and to be in a conductive state when the diode 113 is in a non-conductive state. For example, when the main switch FET111 is switched to a non-conductive state, the auxiliary switch FET17 is switched to a conductive state. Here, since the capacitor 116 is set to several tens of times the stray capacitance of the main switch FET 111, both ends of the main switch FET 111 are short-circuited to a low frequency and low impedance state, and the voltage between both ends of the main switch FET 111 is reduced. Is kept at an almost constant value to suppress the surge voltage. On the other hand, when the main switch FET 111 is switched from the non-conductive state to the conductive state, the auxiliary switch FET 17 is switched to the non-conductive state. Therefore, the voltage of the capacitor 116 is maintained as it is and no power loss occurs.
Similarly, when the diode 113 of the secondary side circuit is in the conductive state and then switched to the non-conductive state, the FET 119 is switched to the conductive state. Since the capacitance of the capacitor 118 is set to several tens of times the stray capacitance of the diode 113, the voltage across the diode 113 is maintained at a substantially constant value, and a voltage surge can be suppressed.

主スイッチFET111が非導通状態になると、主スイッチFET111の浮遊容量を充電することで両端間の電圧が上昇する。しかし、図14に示した従来例は、主スイッチFET111の両端間の電圧がコンデンサ116に充電されている電圧に到達する前に補助スイッチFET117が導通するため、コンデンサ116→FET111→FET117の経路でコンデンサ116が放電電流が流れ主スイッチFET111の浮遊容量を充電する。この放電電流は、コンデンサ116の容量が大きいとさらに増大し、補助スイッチFET117に電流容量の大きい素子が必要になる。さらに図14に示した従来例は、補助スイッチFET117のソースと主スイッチFET111のソースは異なる電位となるので、補助スイッチFET117を駆動させるための新たに駆動回路が必要となり回路が複雑化する。   When the main switch FET 111 becomes non-conductive, the voltage between both ends rises by charging the stray capacitance of the main switch FET 111. However, in the conventional example shown in FIG. 14, the auxiliary switch FET 117 conducts before the voltage across the main switch FET 111 reaches the voltage charged in the capacitor 116, and therefore, the path of the capacitor 116 → FET 111 → FET 117. The capacitor 116 discharges and charges the stray capacitance of the main switch FET111. This discharge current further increases when the capacity of the capacitor 116 is large, and an element having a large current capacity is required for the auxiliary switch FET 117. Further, in the conventional example shown in FIG. 14, since the source of the auxiliary switch FET 117 and the source of the main switch FET 111 have different potentials, a new drive circuit for driving the auxiliary switch FET 117 is required, and the circuit becomes complicated.

同様に、二次側のダイオード113においても導通状態から非導通状態に切り換わると、ダイオード113の電圧がコンデンサ118に充電されている電圧より低い時に、コンデンサ118の放電電流が流れ補助スイッチFET119の浮遊容量を充電する。このため、補助スイッチFET117と同様に、補助スイッチFET119は電流容量の大きい素子を必要とし、さらに新たな駆動回路が必要になる。   Similarly, when the secondary-side diode 113 is switched from the conductive state to the non-conductive state, when the voltage of the diode 113 is lower than the voltage charged in the capacitor 118, the discharge current of the capacitor 118 flows and the auxiliary switch FET 119 Charge the stray capacitance. For this reason, like the auxiliary switch FET 117, the auxiliary switch FET 119 requires an element having a large current capacity, and further requires a new drive circuit.

本発明は、半導体スイッチ素子が導通・非導通を繰り返すことで電圧変換を行うDC
/DCコンバータにおいて、半導体スイッチ素子の両端に並列に接続したスナバコンデ
ンサとスナバダイオードからなる直列回路と、スナバダイオードの両端に並列に接続し
た補助スイッチとを有するスナバ回路であって、スナバ回路に印加される電圧が所定の
値以上になったことを検出する電圧検出回路と、電圧検出回路に応じて、スナバ回路の
電圧が所定の値以下のとき補助スイッチを駆動するための電源を生成し、スナバ回路に
印加される電圧が所定の値以上のときスナバコンデンサを放電するために補助スイッチ
を駆動する駆動回路と、を有するスナバ回路を備えることを特徴とするDC/DCコン
バータ。

The present invention provides a DC converter that performs voltage conversion by repeating conduction and non-conduction of a semiconductor switch element.
In a DC / DC converter, a snubber circuit having a series circuit composed of a snubber capacitor and a snubber diode connected in parallel to both ends of a semiconductor switch element, and an auxiliary switch connected in parallel to both ends of the snubber diode , applied to the snubber circuit The voltage to be given is
A voltage detection circuit that detects that the value exceeds the value and a snubber circuit according to the voltage detection circuit.
When the voltage is below the specified value, a power supply for driving the auxiliary switch is generated, and the snubber circuit
Auxiliary switch to discharge the snubber capacitor when the applied voltage is above a predetermined value
A DC / DC converter comprising: a snubber circuit having a drive circuit for driving the drive circuit .

半導体素子のサージ電圧を抑制するスナバ回路を備えたDC−DCコンバータにおいて、スナバコンデンサが不要に放電することなくサージ電圧を抑制し、従来に比べ小型で高効率なDC−DCコンバータを実現することを目的とする。   In a DC-DC converter having a snubber circuit that suppresses a surge voltage of a semiconductor element, a surge voltage is suppressed without causing a snubber capacitor to be unnecessarily discharged, and a DC-DC converter that is smaller and more efficient than conventional ones is realized. With the goal.

本発明は、半導体スイッチ素子が導通・非導通を繰り返すことで電圧変換を行うDC−DCコンバータにおいて、半導体スイッチ素子の両端に並列に接続したスナバコンデンサとスナバダイオードからなる直列回路と、スナバダイオードの両端に並列に接続した補助スイッチとを有するスナバ回路を備え、補助スイッチは、半導体スイッチ素子の両端の電圧が所定の値以上になるとオンすることを特徴とする。   The present invention relates to a DC-DC converter that performs voltage conversion by repeating conduction and non-conduction of a semiconductor switch element, a series circuit including a snubber capacitor and a snubber diode connected in parallel to both ends of the semiconductor switch element, and a snubber diode A snubber circuit having an auxiliary switch connected in parallel to both ends is provided, and the auxiliary switch is turned on when the voltage across the semiconductor switch element becomes equal to or higher than a predetermined value.

本発明のDC−DCコンバータは、半導体スイッチ素子が非導通になると、スナバコンデンサとスナバダイオードからなる直列回路でサージ電圧を抑制するとともに、半導体スイッチ素子の両端の電圧が所定の値以上になると補助スイッチをオンするので、スナバコンデンサを必要以上に放電することはなく、サージ電圧によって充電されたエネルギを放電する。このため少ないエネルギ損失でサージ電圧を抑制するので、効率よくノイズを低減させることができる。   The DC-DC converter according to the present invention suppresses a surge voltage by a series circuit composed of a snubber capacitor and a snubber diode when the semiconductor switch element is turned off, and assists when the voltage across the semiconductor switch element exceeds a predetermined value. Since the switch is turned on, the snubber capacitor is not discharged more than necessary, and the energy charged by the surge voltage is discharged. For this reason, since the surge voltage is suppressed with a small energy loss, noise can be reduced efficiently.

図1は本発明の第1の実施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention. 図2は本発明の第1の実施例において補助スイッチのオンタイミングが最適で無い時の補助スイッチの動作を示したタイミングチャートである。FIG. 2 is a timing chart showing the operation of the auxiliary switch when the on-timing of the auxiliary switch is not optimal in the first embodiment of the present invention. 図3は本発明の第1の実施例において補助スイッチのオンタイミングが最適にした時の補助スイッチの動作を示したタイミングチャートである。FIG. 3 is a timing chart showing the operation of the auxiliary switch when the on-timing of the auxiliary switch is optimized in the first embodiment of the present invention. 図4は本発明の第1の実施例を整流器に適用したときの回路構成図である。FIG. 4 is a circuit configuration diagram when the first embodiment of the present invention is applied to a rectifier. 図5は本発明の第1の実施例を整流器に適用したときのタイミングチャートである。FIG. 5 is a timing chart when the first embodiment of the present invention is applied to a rectifier. 図6は本発明を同期整流回路に適用した第2の実施例を示す回路構成図である。FIG. 6 is a circuit diagram showing a second embodiment in which the present invention is applied to a synchronous rectifier circuit. 図7は本発明の第2の実施例を適用しないときの補助スイッチの動作を示したタイミングチャートである。FIG. 7 is a timing chart showing the operation of the auxiliary switch when the second embodiment of the present invention is not applied. 図8は本発明の第2の実施例における補助スイッチの動作を示したタイミングチャートである。FIG. 8 is a timing chart showing the operation of the auxiliary switch in the second embodiment of the present invention. 図9は本発明の第3の実施例を示す回路構成図である。FIG. 9 is a circuit diagram showing a third embodiment of the present invention. 図10は本発明の第3の実施例における補助スイッチの動作を示したタイミングチャートである。FIG. 10 is a timing chart showing the operation of the auxiliary switch in the third embodiment of the present invention. 図11は本発明の第4の実施例を示す回路構成図である。FIG. 11 is a circuit diagram showing a fourth embodiment of the present invention. 図12は本発明をセンタータップ型の整流回路に適用したときのブロック図である。FIG. 12 is a block diagram when the present invention is applied to a center tap type rectifier circuit. 図13は本発明をフォワードコンバータの整流回路に適用したときのブロック図である。FIG. 13 is a block diagram when the present invention is applied to a rectifier circuit of a forward converter. 図14は従来例を示す回路構成図である。FIG. 14 is a circuit diagram showing a conventional example.

図1は、本発明の第1の実施例を示すブロック図である。直流電源1と変圧器Tの一次巻線と主スイッチQ0が直列接続される。主スイッチQ0は制御回路6でオンオフ制御され、変圧器Tの一次巻線に断続的に電圧を印加する。このため、変圧器Tの二次巻線Nsに矩形波の電圧が誘起される。この電圧をダイオードD0で整流し、平滑コンデンサCoで平滑しVo+とVo−に直流電圧Voを出力する。さらに第1の実施例ではダイオードD0の両端にスナバ回路5及び主スイッチQ0の両端にスナバ回路51を接続する。   FIG. 1 is a block diagram showing a first embodiment of the present invention. DC power supply 1, primary winding of transformer T, and main switch Q0 are connected in series. The main switch Q0 is ON / OFF controlled by the control circuit 6, and intermittently applies a voltage to the primary winding of the transformer T. For this reason, a rectangular wave voltage is induced in the secondary winding Ns of the transformer T. This voltage is rectified by the diode D0, smoothed by the smoothing capacitor Co, and the DC voltage Vo is output to Vo + and Vo−. Further, in the first embodiment, the snubber circuit 5 is connected to both ends of the diode D0 and the snubber circuit 51 is connected to both ends of the main switch Q0.

スナバ回路5は、スナバコンデンサC1及びスナバダイオードD1からなる第1の直列回路と、スナバダイオードD1と並列に接続した抵抗R1及び補助スイッチQ1からなる第2の直列回路と、スナバ制御回路7で構成される。第1の直列回路は半導体素子のサージ電圧を抑制するスナバ部を構成し、第2の直列回路はサージ電圧のよってスナバコンデンサC1に充電された電荷を放電する放電回路を構成し、スナバ制御回路はスナバ回路5に印加される電圧を検出し、この電圧に応じて補助スイッチを駆動してオンオフ制御する。抵抗R1はスナバコンデンサのC1の放電電流を制限する。スナバ回路51は、スナバコンデンサC51及びスナバダイオードD51からなる第1の直列回路と、スナバダイオードD51と並列に接続した抵抗51及び補助スイッチQ51からなる第2の直列回路と、スナバ制御回路71で構成される。   The snubber circuit 5 includes a first series circuit including a snubber capacitor C1 and a snubber diode D1, a second series circuit including a resistor R1 and an auxiliary switch Q1 connected in parallel to the snubber diode D1, and a snubber control circuit 7. Is done. The first series circuit constitutes a snubber unit that suppresses the surge voltage of the semiconductor element, and the second series circuit constitutes a discharge circuit that discharges the charge charged in the snubber capacitor C1 by the surge voltage, and a snubber control circuit Detects the voltage applied to the snubber circuit 5, and drives the auxiliary switch in accordance with this voltage to control on / off. Resistor R1 limits the discharge current of snubber capacitor C1. The snubber circuit 51 includes a first series circuit including a snubber capacitor C51 and a snubber diode D51, a second series circuit including a resistor 51 and an auxiliary switch Q51 connected in parallel to the snubber diode D51, and a snubber control circuit 71. Is done.

ダイオードD0に接続されたスナバ回路5及び主スイッチQ0に接続されたスナバ回路51は同様の動作を行うことによりサージ電圧を抑制する。以下、ダイオードD0及びスナバ回路5を例にその動作を説明する。主スイッチQ0がオンすると、トランスTの二次巻線NsにはダイオードD0に対して逆方向の電圧が発生し、ダイオードD0の両端の電圧が上昇する。ダイオードD0の両端の電圧がスナバコンデンサC1の電圧より高くなると、スナバコンデンサC1及びスナバダイオードD1に電流が流れスナバコンデンサC1を充電する。これにより、ダイオードD0の両端に印加されるサージ電圧が抑制される。補助スイッチQ1はスナバ回路5に印加された電圧が所定の値以上になるとオンする。その後サージ電圧が無くなると、スナバコンデンサC1は、C1→Ns→Co→Q1→R1の経路で放電し、スナバコンデンサC1の両端の電圧はこのときスナバ回路5に印加されている電圧まで低下する。つまり、スナバコンデンサC1はサージ電圧で上昇した電圧が放電される。次に、ダイオードD0が導通状態になり両端の電圧が所定の値以下になると、補助スイッチQ1はオフする。スナバコンデンサC1の放電経路はなくなり、ダイオードD0が導通状態の間スナバコンデンサC1は電圧を維持する。   The snubber circuit 5 connected to the diode D0 and the snubber circuit 51 connected to the main switch Q0 perform the same operation to suppress the surge voltage. Hereinafter, the operation of the diode D0 and the snubber circuit 5 will be described as an example. When the main switch Q0 is turned on, a voltage in the opposite direction to the diode D0 is generated in the secondary winding Ns of the transformer T, and the voltage across the diode D0 rises. When the voltage across the diode D0 becomes higher than the voltage of the snubber capacitor C1, a current flows through the snubber capacitor C1 and the snubber diode D1 to charge the snubber capacitor C1. Thereby, the surge voltage applied to both ends of the diode D0 is suppressed. The auxiliary switch Q1 is turned on when the voltage applied to the snubber circuit 5 exceeds a predetermined value. After that, when the surge voltage disappears, the snubber capacitor C1 is discharged through a path of C1, Ns, Co, Q1, and R1, and the voltage at both ends of the snubber capacitor C1 drops to the voltage applied to the snubber circuit 5 at this time. In other words, the snubber capacitor C1 discharges the voltage that has risen due to the surge voltage. Next, the auxiliary switch Q1 is turned off when the diode D0 becomes conductive and the voltage at both ends becomes a predetermined value or less. The discharge path of the snubber capacitor C1 disappears, and the snubber capacitor C1 maintains a voltage while the diode D0 is in a conductive state.

ここで、ダイオードD0が非導通状態になるのと同時に補助スイッチQ1をオンさせると、スナバ回路5に印加される電圧がスナバコンデンサC1の電圧まで上昇する前に補助スイッチQ1をオンさせることになるため、スナバコンデンサC1は、C1→D0の浮遊容量→Q1→抵抗R1の経路で放電する。特にダイオードD0の電圧がゼロに近い状態で補助スイッチQ1がオンするとほぼ短絡状態となり大きな電流が流れる。
このときのダイオードD0の両端電圧VD及び補助スイッチQ1の電流波形IQ1を図2に示す。図2は主スイッチQ0のオン信号に基づいてスナバ回路5の補助スイッチQ1をオンさせている。このため、ダイオードD0が非導通となった直後に過大な電流が補助スイッチQ1に流れる。これに対し、図3はスナバ回路5に印加される電圧が、サージ電圧が終了した時点にスナバ回路5に印加される電圧の90%の電圧になったとき補助スイッチQ1をオンさせた場合の、ダイオードD0の両端電圧VD及び補助スイッチQ1の電流波形IQ1である。図3に示すように、スナバ回路5に印加される電圧が十分に立ち上がってから補助スイッチQ1をオンさせると、ダイオードD0が非導通となった直後に過大な電流が補助スイッチQ1に流れることはない。
Here, when the auxiliary switch Q1 is turned on at the same time that the diode D0 is turned off, the auxiliary switch Q1 is turned on before the voltage applied to the snubber circuit 5 rises to the voltage of the snubber capacitor C1. Therefore, the snubber capacitor C1 discharges along a path of C1 → D0 stray capacitance → Q1 → resistor R1. In particular, when the auxiliary switch Q1 is turned on in a state where the voltage of the diode D0 is close to zero, an almost short-circuited state occurs and a large current flows.
FIG. 2 shows the voltage VD across the diode D0 and the current waveform IQ1 of the auxiliary switch Q1 at this time. In FIG. 2, the auxiliary switch Q1 of the snubber circuit 5 is turned on based on the ON signal of the main switch Q0. Therefore, an excessive current flows through the auxiliary switch Q1 immediately after the diode D0 is turned off. On the other hand, FIG. 3 shows a case where the auxiliary switch Q1 is turned on when the voltage applied to the snubber circuit 5 becomes 90% of the voltage applied to the snubber circuit 5 when the surge voltage ends. The voltage VD across the diode D0 and the current waveform IQ1 of the auxiliary switch Q1. As shown in FIG. 3, when the auxiliary switch Q1 is turned on after the voltage applied to the snubber circuit 5 has sufficiently risen, an excessive current flows to the auxiliary switch Q1 immediately after the diode D0 is turned off. Absent.

スナバ回路5に印加される電圧がスナバコンデンサC1の電圧以上となったとき補助スイッチQ1をオンさせるとダイオードD0が非導通となった直後に流れる電流はなくなるが、入力電源の電圧または出力電圧等の変動によって変わる。また、その後サージ電圧で充電され上昇した電圧を、サージ電圧が終了した時点にスナバ回路に印加される電圧になるまで放電する必要がある。本発明はダイオードD0が導通状態になるまで補助スイッチQ1をオンさせることで確実にスナバコンデンサC1の電圧を放電させる。このため、補助スイッチQ1をオンさせる電圧はサージ電圧が終了した時点にスナバ回路に印加される電圧より低く設定する。これによって補助スイッチQ1は、ダイオードD0が非導通となった直後に過大な電流が流れることはなく、ダイオードD0が非導通の期間補助スイッチQ1をオンする事ができるので、スナバコンデンサC1の電圧がサージ電圧によって上昇した分を放電することができる。なお、補助スイッチQ1をオンさせる電圧はサージ電圧が終了した時点にスナバ回路に印加される電圧の50%程度でもダイオードD0が非導通となった直後に過大な電流が流れることはない。ばらつき等を考慮すると補助スイッチQ1をオンさせる電圧はサージ電圧が終了した時点にスナバ回路に印加される電圧の50%から90%程度に設定するとよい。   If the auxiliary switch Q1 is turned on when the voltage applied to the snubber circuit 5 exceeds the voltage of the snubber capacitor C1, the current that flows immediately after the diode D0 becomes non-conductive disappears, but the voltage of the input power supply or the output voltage, etc. It depends on the fluctuation of Further, it is necessary to discharge the voltage charged and increased thereafter with the surge voltage until the voltage applied to the snubber circuit when the surge voltage is finished. In the present invention, the voltage of the snubber capacitor C1 is surely discharged by turning on the auxiliary switch Q1 until the diode D0 becomes conductive. For this reason, the voltage for turning on the auxiliary switch Q1 is set lower than the voltage applied to the snubber circuit when the surge voltage ends. As a result, the auxiliary switch Q1 does not flow an excessive current immediately after the diode D0 becomes non-conductive, and can turn on the auxiliary switch Q1 while the diode D0 is non-conductive, so that the voltage of the snubber capacitor C1 is reduced. The portion raised by the surge voltage can be discharged. Even if the voltage for turning on the auxiliary switch Q1 is about 50% of the voltage applied to the snubber circuit when the surge voltage is finished, an excessive current does not flow immediately after the diode D0 is turned off. In consideration of variations and the like, the voltage for turning on the auxiliary switch Q1 may be set to about 50% to 90% of the voltage applied to the snubber circuit when the surge voltage ends.

図1に示した本発明の実施例1のスナバ回路の詳細を図4に示す。図4は二次側の整流回路の例であるが、スイッチ回路6の主スイッチQ0でも同様に動作する。二次側の整流回路はダイオードD0で構成される。ダイオードD0の両端に、抵抗R3及びR2からなる直列回路を接続し、抵抗R2と抵抗R3の接続点にFETスイッチQ2のゲートを接続し、抵抗R2とFETスイッチQ2のソースを接続し、接続点をダイオードD0のアノードに接続して、電圧検出回路8を構成する。FETスイッチQ2のドレインは抵抗R4を介して電圧源V1のプラス側に接続され、電圧源V1のマイナス側はダイオードD0のアノードに接続される。さらに、FETスイッチQ2のドレインはコンデンサC2を介してダイオードD3のアノードに接続され、ダイオードD3のカソードは電圧源V1のマイナス側に接続される。ダイオードD3のアノードはさらに抵抗R5及び抵抗R6の直列回路を介して電圧源V1のマイナス側に接続され、補助スイッチQ1の駆動回路を構成する。なお、電圧検出回路8及び駆動回路9でスナバ制御回路が構成される。スナバコンデンサC1及びスナバダイオードD1で構成され半導体素子のサージ電圧を抑制するスナバ部と、スナバダイオードD1と並列に接続した抵抗R1及び補助スイッチQ1で構成されスナバコンデンサC1を放電する放電回路は図1と同じである。   FIG. 4 shows details of the snubber circuit according to the first embodiment of the present invention shown in FIG. FIG. 4 shows an example of the secondary side rectifier circuit, but the main switch Q0 of the switch circuit 6 operates in the same manner. The secondary side rectifier circuit is constituted by a diode D0. A series circuit composed of resistors R3 and R2 is connected to both ends of the diode D0, a gate of the FET switch Q2 is connected to a connection point between the resistors R2 and R3, and a source of the resistor R2 and the FET switch Q2 is connected to the connection point. Is connected to the anode of the diode D0 to constitute the voltage detection circuit 8. The drain of the FET switch Q2 is connected to the positive side of the voltage source V1 via the resistor R4, and the negative side of the voltage source V1 is connected to the anode of the diode D0. Further, the drain of the FET switch Q2 is connected to the anode of the diode D3 via the capacitor C2, and the cathode of the diode D3 is connected to the negative side of the voltage source V1. The anode of the diode D3 is further connected to the negative side of the voltage source V1 through a series circuit of a resistor R5 and a resistor R6, and constitutes a drive circuit for the auxiliary switch Q1. The voltage detection circuit 8 and the drive circuit 9 constitute a snubber control circuit. A discharge circuit configured by a snubber capacitor C1 and a snubber diode D1 for suppressing a surge voltage of a semiconductor element, a resistor R1 connected in parallel with the snubber diode D1 and an auxiliary switch Q1, and discharging the snubber capacitor C1 is shown in FIG. Is the same.

実施例1のスナバ回路の動作を図4及び図5を用いて説明する。先ず、ダイオードD0が導通状態のときは、ダイオードD0には順方向電圧降下による低い電圧が発生するので、ダイオードD0の両端電圧を抵抗R3及び抵抗R2で分圧することにより抵抗R2に発生する電圧VR2はFETスイッチQ2をオンする電圧とは成らずFETスイッチQ2はオフする。このとき、電圧V1を出力する電圧源V1は、R4→C2→D3の経路で電流が流れコンデンサC2を充電し、コンデンサC2の両端は電圧V1になる。このとき抵抗R5及び抵抗R6にはダイオードD3の順方向電圧降下が印加されるので、抵抗R6に発生する電圧VR6は補助スイッチQ1をオンする電圧とはならず補助スイッチQ1はオフする。   The operation of the snubber circuit according to the first embodiment will be described with reference to FIGS. First, when the diode D0 is in a conducting state, a low voltage is generated in the diode D0 due to a forward voltage drop. Therefore, the voltage VR2 generated in the resistor R2 by dividing the voltage across the diode D0 by the resistor R3 and the resistor R2. Does not become a voltage for turning on the FET switch Q2, and the FET switch Q2 is turned off. At this time, the voltage source V1 that outputs the voltage V1 flows through the path of R4 → C2 → D3, charges the capacitor C2, and the both ends of the capacitor C2 become the voltage V1. At this time, since the forward voltage drop of the diode D3 is applied to the resistors R5 and R6, the voltage VR6 generated at the resistor R6 does not turn on the auxiliary switch Q1, and the auxiliary switch Q1 is turned off.

その後時刻t1になるとダイオードD0が導通状態から非導通状態に変わり、変圧器Tの二次巻線Nsに発生した電圧VNs及び平滑コンデンサCoの電圧Vo及び漏れインダクタンス等によって発生するサージ電圧がダイオードD0に印加され、ダイオードD0の浮遊容量が充電される。ダイオードD0の両端に印加されるダイオード電圧VDが電圧Vth以上になるとFETスイッチQ2がオンするように抵抗R2及び抵抗R3を設定しておく。このため時刻t2で電圧VDが電圧Vth以上になるとFETスイッチQ2がオンし、コンデンサC2は、C2→Q2→R6→R5→C2の経路で放電する。ここで、抵抗R6に発生する電圧VR6が補助スイッチQ1をオンするように抵抗R5及び抵抗R6は設定しておくので、補助スイッチQ1がオンする。コンデンサC2は、ダイオードD0が導通状態のとき充電され、ダイオードD0が非導通状態のとき補助スイッチQ1を駆動するための電源を生成する。このときダイオードD0の両端電圧VDとスナバコンデンサC1に充電されているコンデンサ電圧VCとの差は小さいので補助スイッチQ1に大きな電流が流れることはない。   Thereafter, at time t1, the diode D0 changes from the conductive state to the nonconductive state, and the surge voltage generated by the voltage VNs generated in the secondary winding Ns of the transformer T, the voltage Vo of the smoothing capacitor Co, the leakage inductance, and the like is diode D0. And the stray capacitance of the diode D0 is charged. The resistor R2 and the resistor R3 are set so that the FET switch Q2 is turned on when the diode voltage VD applied across the diode D0 becomes equal to or higher than the voltage Vth. For this reason, when the voltage VD becomes equal to or higher than the voltage Vth at time t2, the FET switch Q2 is turned on, and the capacitor C2 is discharged along the path C2-> Q2-> R6-> R5-> C2. Here, since the resistor R5 and the resistor R6 are set so that the voltage VR6 generated in the resistor R6 turns on the auxiliary switch Q1, the auxiliary switch Q1 is turned on. Capacitor C2 is charged when diode D0 is conductive, and generates a power source for driving auxiliary switch Q1 when diode D0 is non-conductive. At this time, since the difference between the voltage VD across the diode D0 and the capacitor voltage VC charged in the snubber capacitor C1 is small, no large current flows through the auxiliary switch Q1.

サージ電圧によりダイオード電圧VDはさらに上昇し、ダイオード電圧VDがコンデンサ電圧VC以上になると、スナバコンデンサC1及びスナバダイオードD1の経路で電流が流れスナバコンデンサC1が充電され、ダイオードD0に印加される電圧を抑制する。時刻t3でサージ電圧が無くなると、ダイオード電圧VDは電圧Vrとなる。電圧Vrは変圧器Tの二次巻線Nsに発生する電圧VNs及び平滑コンデンサCoの電圧Voで決まる。スナバコンデンサC1のコンデンサ電圧VCはサージ電圧で充電され、VC>Vrとなっているので、スナバコンデンサC1は、C1→Ns→Co→Q1→C1の経路で放電する。VD>Vth及びダイオードD0が非導通状態の期間、この放電は継続するのでコンデンサ電圧VCは電圧Vrと略同じ電圧になる。   The diode voltage VD further rises due to the surge voltage. When the diode voltage VD becomes equal to or higher than the capacitor voltage VC, a current flows through the path of the snubber capacitor C1 and the snubber diode D1, the snubber capacitor C1 is charged, and the voltage applied to the diode D0 is increased. Suppress. When the surge voltage disappears at time t3, the diode voltage VD becomes the voltage Vr. The voltage Vr is determined by the voltage VNs generated in the secondary winding Ns of the transformer T and the voltage Vo of the smoothing capacitor Co. Since the capacitor voltage VC of the snubber capacitor C1 is charged with a surge voltage and VC> Vr, the snubber capacitor C1 is discharged through a path of C1, Ns, Co, Q1, and C1. Since VD> Vth and the diode D0 are in the non-conductive state, this discharge continues, so that the capacitor voltage VC becomes substantially the same as the voltage Vr.

その後時刻t4にて、変圧器Tの二次巻線の電圧VNsが逆方向に発生すると、ダイオードD0は順方向に電圧が印加されるので、ダイオードD0の浮遊容量に充電されていた電圧が放電し、電圧VDは降下する。電圧VDが電圧Vth以下になるとFETスイッチQ2がオフし、コンデンサC2は電圧源V1から抵抗R4、コンデンサC2、ダイオードD3の経路で電流が流れ充電され補助スイッチQ1はオフする。浮遊容量の放電が終わるとダイオードD0は順方向に電圧が印加され導通状態となる。以上の動作を繰り返す。   Thereafter, at time t4, when the voltage VNs of the secondary winding of the transformer T is generated in the reverse direction, the voltage is applied to the diode D0 in the forward direction, so that the voltage charged in the stray capacitance of the diode D0 is discharged. Then, the voltage VD drops. When the voltage VD becomes equal to or lower than the voltage Vth, the FET switch Q2 is turned off, and the capacitor C2 is charged by the current flowing from the voltage source V1 through the resistor R4, capacitor C2, and diode D3, and the auxiliary switch Q1 is turned off. When the discharge of the stray capacitance is finished, the diode D0 is applied with a voltage in the forward direction and becomes conductive. The above operation is repeated.

本発明の実施例2を図6に示す。図6は図4の整流回路3をダイオードD0を同期整流回路に置き換えたものである。同期整流回路は同期整流スイッチQ31と同期整流スイッチのオンオフを制御する同期整流制御回路で構成される。同期整流回路の場合には、特に本方式が有効となる。通常、同期整流方式の場合、1次側の主スイッチQ0が導通状態・非導通状態に切り換わるタイミングを基に同期整流信号を生成し、同期整流スイッチQ31を駆動する。しかし、同期整流スイッチQ31を主スイッチQ0の切り換えと同時に行うと、電圧が変化しているとき同期整流スイッチQ31をオンオフすることになり短絡電流が流れることがある。そこで、同期整流スイッチQ31は、同期整流信号より早く非導通状態にし、同期整流信号より遅く導通状態にするようにデッドタイムを設ける。補助スイッチQ1の駆動に同期整流スイッチQ31の駆動信号を用いることが考えられるが、同期整流スイッチQ31の駆動信号を利用すると、デッドタイムの時間分早く補助スイッチQ1がオンしてしまい、デッドタイムの時間分遅く補助スイッチQ1がオフしてしまう。図7に同期整流スイッチのゲート信号を利用して補助スイッチQ1を駆動させたときの各部波形を示す。Q31Vdsは同期整流スイッチQ31のドレイン−ソース間電圧、Q31Vgsは同期整流スイッチQ31のゲート電圧、Q1Vgsは補助スイッチQ1のゲート電圧、IQ1は補助スイッチQ1のドレイン電流である。図7のように同じタイミングで同期整流スイッチQ31を導通し補助スイッチQ1を非導通にする、或いはに同じタイミングで同期整流スイッチQ31を非導通し補助スイッチQ1を導通にすると、スナバコンデンサC1の放電によって補助スイッチQ1に大きな電流が流れる。
図8は本発明の実施例2の動作波形を示す。各波形は図7と同じである。図8のように実施例2は、スナバ回路5の両端電圧が所定の電圧(図5に示す電圧Vth)以上になると補助スイッチQ1が導通状態に切り換わるので、同期整流の駆動信号にデッドタイムがある場合においても、デッドタイム期間に補助スイッチQ1に大きな電流が流れることはない。つまり、スナバコンデンサC1が不要に放電されることはない。
このように、実施例2においても実施例1と同じ効果を奏する。
A second embodiment of the present invention is shown in FIG. 6 is obtained by replacing the diode D0 with the synchronous rectifier circuit in the rectifier circuit 3 of FIG. The synchronous rectification circuit includes a synchronous rectification switch Q31 and a synchronous rectification control circuit that controls on / off of the synchronous rectification switch. This method is particularly effective in the case of a synchronous rectifier circuit. Normally, in the case of the synchronous rectification method, the synchronous rectification signal is generated based on the timing at which the primary main switch Q0 is switched between the conductive state and the non-conductive state, and the synchronous rectification switch Q31 is driven. However, if the synchronous rectification switch Q31 is performed simultaneously with the switching of the main switch Q0, the synchronous rectification switch Q31 is turned on and off when the voltage is changed, and a short-circuit current may flow. Thus, the synchronous rectification switch Q31 is provided with a dead time so as to be turned off earlier than the synchronous rectification signal and turned on later than the synchronous rectification signal. Although it is conceivable to use the driving signal of the synchronous rectification switch Q31 for driving the auxiliary switch Q1, if the driving signal of the synchronous rectification switch Q31 is used, the auxiliary switch Q1 is turned on earlier by the dead time, and the dead time is reduced. The auxiliary switch Q1 is turned off later by the time. FIG. 7 shows the waveforms of the respective parts when the auxiliary switch Q1 is driven using the gate signal of the synchronous rectification switch. Q31Vds is the drain-source voltage of the synchronous rectification switch Q31, Q31Vgs is the gate voltage of the synchronous rectification switch Q31, Q1Vgs is the gate voltage of the auxiliary switch Q1, and IQ1 is the drain current of the auxiliary switch Q1. As shown in FIG. 7, when the synchronous rectification switch Q31 is turned on and the auxiliary switch Q1 is turned off at the same timing, or when the synchronous rectification switch Q31 is turned off and the auxiliary switch Q1 is turned on at the same timing, the discharge of the snubber capacitor C1 As a result, a large current flows through the auxiliary switch Q1.
FIG. 8 shows operation waveforms of the second embodiment of the present invention. Each waveform is the same as FIG. As shown in FIG. 8, in the second embodiment, when the voltage across the snubber circuit 5 becomes equal to or higher than a predetermined voltage (voltage Vth shown in FIG. 5), the auxiliary switch Q1 is switched to the conductive state. Even if there is, a large current does not flow through the auxiliary switch Q1 during the dead time period. That is, the snubber capacitor C1 is not unnecessarily discharged.
As described above, the same effect as that of the first embodiment is obtained in the second embodiment.

本発明の実施例3を図9に示す。図9は図6に示した本発明の実施例1に対し、FETスイッチQ2及び抵抗R4及び電圧源V1を削除し、バッファQ3を抵抗R2及び抵抗R3の接続点とコンデンサC2の両端に挿入したものである。バッファQ3は、所定の閾値を持つ。ダイオードD0が導通状態のとき抵抗R2に発生する電圧はバッファQ3の閾値以下なのでバッファQ3はハイレベルを出力しコンデンサC2およびダイオードD3に電流を流しコンデンサC2を充電する。ダイオードD0が非導通になり抵抗R2に発生する電圧が閾値を超えると、バッファはローレベルを出力するので、コンデンサC2は、C2→Q3→R6→R5→C2の経路で放電し、抵抗R6に発生する電圧で補助スイッチQ1をオンする。図10に図9に示す実施例3の動作波形を示す。VDはダイオードD0に印加される電圧、VR2は抵抗R2に発生する電圧、Q1Vgsは補助スイッチQ1のゲート電圧、IQ1は補助スイッチQ1の電流を示す。このように、実施例3においても図6に示す実施例1と同様の効果を奏する。   A third embodiment of the present invention is shown in FIG. 9 is different from the first embodiment of the present invention shown in FIG. 6 in that the FET switch Q2, the resistor R4, and the voltage source V1 are deleted, and the buffer Q3 is inserted between the connection point of the resistor R2 and the resistor R3 and both ends of the capacitor C2. Is. The buffer Q3 has a predetermined threshold value. Since the voltage generated in the resistor R2 when the diode D0 is in a conductive state is less than the threshold value of the buffer Q3, the buffer Q3 outputs a high level, and a current flows through the capacitor C2 and the diode D3 to charge the capacitor C2. When the diode D0 becomes non-conductive and the voltage generated in the resistor R2 exceeds the threshold value, the buffer outputs a low level. Therefore, the capacitor C2 is discharged along the path C2-> Q3-> R6-> R5-> C2, and the resistor R6 The auxiliary switch Q1 is turned on with the generated voltage. FIG. 10 shows operation waveforms of the third embodiment shown in FIG. VD is a voltage applied to the diode D0, VR2 is a voltage generated in the resistor R2, Q1Vgs is a gate voltage of the auxiliary switch Q1, and IQ1 is a current of the auxiliary switch Q1. As described above, the third embodiment also has the same effect as the first embodiment shown in FIG.

本発明の実施例4を図11に示す。図11は図6に示した本発明の実施例1に対し、FETスイッチQ2、抵抗R4、電圧源V1、コンデンサC2、ダイオードD3、抵抗R5、抵抗R6を削除し、PチャネルMOFESTである補助スイッチQ1の代わりNチャネルMOSFETである補助スイッチQ4と抵抗R1の直列回路をスナバダイオードD1と並列に接続する。さらにダイオードD0のカソードに抵抗R9を接続し、抵抗R9にPNPトランジスタQ6のエミッタを接続し、トランジスタQ6のコレクタは抵抗R10を介してダイオードD0のアノードに接続する。また、ダイオードD0のカソードから抵抗R8を接続し、抵抗R8にPNPトランジスタQ5のエミッタを接続し、トランジスタQ5のコレクタに抵抗R7と補助スイッチQ4のゲートを接続する。抵抗R7の他端は補助スイッチQ4のソースに接続される、抵抗R7は補助スイッチQ4のゲート−ソース間に接続されることになる。トランジスタQ6のコレクタとベースは接続され、トランジスタQ5とトランジスタQ6のベースは互いに接続され、カレントミラー回路を構成する。補助スイッチQ4のソースはスナバコンデンサC1とスナバダイオードD1の接続点に接続され、補助スイッチQ4のドレインは抵抗R1を介してダイオードD0のアノードに接続される。スナバコンデンサC1はダイオードD0のカソードに接続される。   A fourth embodiment of the present invention is shown in FIG. FIG. 11 shows an auxiliary switch that is a P-channel MOFEST, with the FET switch Q2, the resistor R4, the voltage source V1, the capacitor C2, the diode D3, the resistor R5, and the resistor R6 removed from the first embodiment of the present invention shown in FIG. A series circuit of an auxiliary switch Q4, which is an N-channel MOSFET instead of Q1, and a resistor R1 is connected in parallel with the snubber diode D1. Further, the resistor R9 is connected to the cathode of the diode D0, the emitter of the PNP transistor Q6 is connected to the resistor R9, and the collector of the transistor Q6 is connected to the anode of the diode D0 via the resistor R10. The resistor R8 is connected from the cathode of the diode D0, the emitter of the PNP transistor Q5 is connected to the resistor R8, and the resistor R7 and the gate of the auxiliary switch Q4 are connected to the collector of the transistor Q5. The other end of the resistor R7 is connected to the source of the auxiliary switch Q4, and the resistor R7 is connected between the gate and the source of the auxiliary switch Q4. The collector and base of the transistor Q6 are connected, and the bases of the transistors Q5 and Q6 are connected to each other to form a current mirror circuit. The source of the auxiliary switch Q4 is connected to the connection point of the snubber capacitor C1 and the snubber diode D1, and the drain of the auxiliary switch Q4 is connected to the anode of the diode D0 via the resistor R1. Snubber capacitor C1 is connected to the cathode of diode D0.

このように接続された本発明の実施例4の動作を説明する。ダイオードD0が導通状態のときはスナバ回路5にはダイオードD0の順方向電圧降下による電圧が印加されるので、トランジスタQ6はオンできない。よってトランジスタQ5にも電流が流れず、補助スイッチQ4に駆動電源が供給されないので補助スイッチQ4はオフする。ダイオードD0が非導通状態のときは、変圧器Tの二次巻線Nsに発生した電圧VNs及び平滑コンデンサCoの電圧Vo及び漏れインダクタンス等によって発生するサージ電圧がスナバ回路5に印加され、カレントミラー回路は抵抗R9、トランジスタQ6、抵抗R10の経路に印加される電圧に応じた電流が流れる。このためトランジスタQ5には、R8→Q5→R7→D2の経路で電流が流れる。このとき抵抗R7に発生する電圧が補助スイッチQ4の閾値電圧を超えると補助スイッチQ4がオンする。スナバ回路5に印加される電圧は所定値(図5の電圧Vthと同じ)以上なので補助スイッチQ4がオンしてもスナバコンデンサC1の放電電流はわずかである。サージ電圧によってスナバ回路5に印加される電圧がさらに上昇し、スナバコンデンサC1に充電されている電圧を超えると、スナバコンデンサC1、スナバダイオードD1の経路で電流が流れ、サージ電圧を抑制する。サージ電圧が無くなると、スナバコンデンサC1は、C1→Ns→Co→R1→Q1の経路でサージ電圧で充電された電圧を放電する。その後、変圧器Tの二次巻線Nsの電圧が反転すると、ダイオードD0に印加される電圧が低下し、所定の値以下になると補助スイッチQ4がオフするので、スナバコンデンサは充電電圧を維持する。
以上のように動作するので、実施例4においても実施例1と同様の効果を奏する。
The operation of Embodiment 4 of the present invention thus connected will be described. When the diode D0 is in the conductive state, the voltage due to the forward voltage drop of the diode D0 is applied to the snubber circuit 5, so that the transistor Q6 cannot be turned on. Therefore, no current flows through the transistor Q5, and no driving power is supplied to the auxiliary switch Q4, so that the auxiliary switch Q4 is turned off. When the diode D0 is in a non-conducting state, the voltage VNs generated in the secondary winding Ns of the transformer T, the voltage Vo of the smoothing capacitor Co, the leakage voltage generated by the leakage inductance, etc. are applied to the snubber circuit 5, and the current mirror In the circuit, a current corresponding to the voltage applied to the path of the resistor R9, the transistor Q6, and the resistor R10 flows. For this reason, a current flows through the transistor Q5 through a path of R8.fwdarw.Q5.fwdarw.R7.fwdarw.D2. At this time, when the voltage generated in the resistor R7 exceeds the threshold voltage of the auxiliary switch Q4, the auxiliary switch Q4 is turned on. Since the voltage applied to the snubber circuit 5 is equal to or higher than a predetermined value (same as the voltage Vth in FIG. 5), even when the auxiliary switch Q4 is turned on, the discharge current of the snubber capacitor C1 is small. When the voltage applied to the snubber circuit 5 is further increased by the surge voltage and exceeds the voltage charged in the snubber capacitor C1, a current flows through the path of the snubber capacitor C1 and the snubber diode D1, thereby suppressing the surge voltage. When the surge voltage disappears, the snubber capacitor C1 discharges the voltage charged with the surge voltage along the path of C1, Ns, Co, R1, and Q1. After that, when the voltage of the secondary winding Ns of the transformer T is inverted, the voltage applied to the diode D0 is decreased, and when the voltage falls below a predetermined value, the auxiliary switch Q4 is turned off, so that the snubber capacitor maintains the charging voltage. .
Since it operates as described above, the same effects as in the first embodiment can be obtained in the fourth embodiment.

以上のように、本発明のスナバ回路は、半導体スイッチ素子の両端に接続するだけで、半導体スイッチのサージ電圧を抑制する。また、半導体スイッチのオンオフによって印加される電圧が変化しているときはスナバコンデンサを放電させないので不要な放電は無く、サージ電圧で充電された電荷を放電するするので、放電時の電力損失が少ない。さらに、スナバコンデンサを放電する補助スイッチの駆動電源はスナバ制御回路で生成するので新たな駆動回路、駆動電源を必要としない。このため本発明のスナバ回路は、図1に示したフライバック型のコンバータに限らず、図12に示すセンタータップ型の整流平滑回路の整流器、図13に示すフォワードコンバータ型の整流平滑回路の整流器にも、回路を追加することなく容易に実装することができる。   As described above, the snubber circuit of the present invention suppresses the surge voltage of the semiconductor switch only by connecting to both ends of the semiconductor switch element. In addition, the snubber capacitor is not discharged when the applied voltage is changed by turning on and off the semiconductor switch, so there is no unnecessary discharge, and the charge charged by the surge voltage is discharged, so there is little power loss during discharge. . Further, since the driving power source of the auxiliary switch for discharging the snubber capacitor is generated by the snubber control circuit, a new driving circuit and driving power source are not required. Therefore, the snubber circuit of the present invention is not limited to the flyback type converter shown in FIG. 1, but the rectifier of the center tap type rectifying and smoothing circuit shown in FIG. 12, and the rectifier of the forward converter type rectifying and smoothing circuit shown in FIG. In addition, it can be easily mounted without adding a circuit.

スイッチ素子のサージ電圧を容易に効率よく抑制できるので、小型で高効率なスイッチング方式のDC/DCコンバータに適用できる。   Since the surge voltage of the switch element can be easily and efficiently suppressed, it can be applied to a small and highly efficient switching DC / DC converter.

1 入力電源
2 スイッチ回路
3 整流回路
4 平滑回路
5、51 スナバ回路
6 スイッチ回路2の制御回路
7、71 スナバ制御回路
8 電圧検出回路
9 駆動回路
T 変圧器
Ns 変圧器の二次巻線
D0 整流ダイオード
D1、D51 スナバダイオード
Co 平滑コンデンサ
R1、R51 スナバ抵抗
Q1、Q51 補助スイッチ
Q2、Q4 FET
R1、R2,R3、R4、R5、R6、R7、R8、R9、R10、R51 抵抗
C1、C51 スナバコンデンサ
C2 コンデンサ
V1 電圧源
Q3 バッファ
Q5、Q6 トランジスタ
DESCRIPTION OF SYMBOLS 1 Input power supply 2 Switch circuit 3 Rectifier circuit 4 Smoothing circuit 5, 51 Snubber circuit 6 Control circuit 7 of switch circuit 2, Snubber control circuit 8 Voltage detection circuit 9 Drive circuit T Transformer Ns Secondary winding D0 Rectification Diode D1, D51 Snubber diode Co Smoothing capacitor R1, R51 Snubber resistance Q1, Q51 Auxiliary switch Q2, Q4 FET
R1, R2, R3, R4, R5, R6, R7, R8, R9, R10, R51 Resistor C1, C51 Snubber capacitor C2 Capacitor V1 Voltage source Q3 Buffer Q5, Q6 Transistor

Claims (6)

半導体スイッチ素子が導通・非導通を繰り返すことで電圧変換を行うDC/DCコン
バータにおいて、
前記半導体スイッチ素子の両端に並列に接続したスナバコンデンサとスナバダイオー
ドからなる直列回路と、
前記スナバダイオードの両端に並列に接続した補助スイッチとを有するスナバ回路
あって、
前記スナバ回路に印加される電圧が所定の値以上になったことを検出する電圧検出回
路と、
前記電圧検出回路に応じて、前記スナバ回路の電圧が所定の値以下のとき前記補助ス
イッチを駆動するための電源を生成し、前記スナバ回路に印加される電圧が所定の値以
上のとき前記スナバコンデンサを放電するために前記補助スイッチを駆動する駆動回路
と、を有するスナバ回路を備えることを特徴とするDC/DCコンバータ。
In a DC / DC converter that performs voltage conversion by repeating conduction / non-conduction of a semiconductor switch element,
A series circuit composed of a snubber capacitor and a snubber diode connected in parallel to both ends of the semiconductor switch element;
In snubber circuit having an auxiliary switch connected in parallel across the snubber diode
There,
A voltage detection circuit for detecting that the voltage applied to the snubber circuit has exceeded a predetermined value.
Road,
Depending on the voltage detection circuit, when the voltage of the snubber circuit is below a predetermined value, the auxiliary snubber
A power source for driving the switch is generated, and the voltage applied to the snubber circuit is less than a predetermined value.
Drive circuit for driving the auxiliary switch to discharge the snubber capacitor when on
And a snubber circuit having a DC / DC converter.
前記半導体スイッチ素子は断続した電圧を整流する整流素子であることを特徴とする
請求項1に記載のDC/DCコンバータ。
The DC / DC converter according to claim 1, wherein the semiconductor switch element is a rectifier element that rectifies an intermittent voltage.
前記半導体スイッチ素子は、断続した電圧を整流する同期整流回路であることを特徴
とする請求項1乃至請求項2に記載のDC/DCコンバータ。
3. The DC / DC converter according to claim 1, wherein the semiconductor switch element is a synchronous rectifier circuit that rectifies an intermittent voltage.
前記補助スイッチには、スナバコンデンサの放電電流を制限するための抵抗が直列に
接続されることを特徴とする請求項1乃至請求項3に記載のDC/DCコンバータ。
4. The DC / DC converter according to claim 1, wherein a resistance for limiting a discharge current of the snubber capacitor is connected in series to the auxiliary switch.
前記補助スイッチは前記スナバダイオードのカソードにソースが接続され、前記スナ
バダイオードのアノードにドレインが接続されたPチャネルMOSFETであることを
特徴とする請求項1乃至4に記載のDC/DCコンバータ。
5. The DC / DC converter according to claim 1, wherein the auxiliary switch is a P-channel MOSFET having a source connected to a cathode of the snubber diode and a drain connected to an anode of the snubber diode.
前記電圧検出回路は、前記スナバ回路の両端に接続したカレントミラー回路に所定以
上の電流が流れたことを検出することを特徴とする請求項1乃至5に記載のDC/DC
コンバータ。

6. The DC / DC according to claim 1, wherein the voltage detection circuit detects that a predetermined current or more flows in a current mirror circuit connected to both ends of the snubber circuit.
converter.

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JP6621141B2 (en) * 2016-03-29 2019-12-18 Fdk株式会社 Active snubber circuit
WO2017196254A1 (en) * 2016-05-12 2017-11-16 Robert Bosch Gmbh Battery disconnect circuits and methods for controlling a battery disconnect circuit
JP7053291B2 (en) * 2018-02-05 2022-04-12 Fdk株式会社 Power converter
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5899267A (en) * 1981-12-08 1983-06-13 Nippon Telegr & Teleph Corp <Ntt> Dc-dc converter
JPS6351584U (en) * 1986-09-18 1988-04-07
JPH02254972A (en) * 1989-03-25 1990-10-15 Nippondenso Co Ltd Dc-dc converter
JPH0993917A (en) * 1995-09-26 1997-04-04 Fujitsu Denso Ltd Synchronous rectifier circuit
JP2002051564A (en) * 2000-08-02 2002-02-15 High Frequency Heattreat Co Ltd Snubber circuit
JP5303869B2 (en) * 2007-06-04 2013-10-02 富士電機株式会社 DC-DC converter

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