JP6260456B2 - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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複数のコアと,第2のキャッシュ制御部と第2のキャッシュメモリとを含む第2のキャッシュとを有し,前記第2のキャッシュ制御部が,第2のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第2のキャッシュメモリを分割するキャッシュ分割制御を行う第2のコアグループと,
前記第1,第2のコアグループ間に設けられメモリアクセス要求が送信されるコアグループ間バスとを有し,
前記第1のコアグループのメモリアクセス要求元が,前記第2のコアグループが管理するメインメモリへのメモリアクセス要求を前記第2のキャッシュ分割情報を付加して発行した場合,前記第2のコアグループの第2のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第2のキャッシュ分割情報を登録する演算処理装置である。
(100-20) ×1[cycle]+20×4%×200[cycle]+20×96%×20[cycle]=624[cycle]
一方,専用の最大ウェイ数設定要求を採用する比較例の場合の100のプログラム命令の実行に要するサイクル数は,キャッシュミスの場合に220サイクルを要するので,同じように加算すると,次の通りである。
(100-20) ×1[cycle]+20×4%×220[cycle]+20×96%×20[cycle]=640[cycle]
実際には,比較例の場合,ホームCPUである第2のコアグループ内のパイプライン制御部のビジー率もコアグループ間バスと同様に10%悪化するので,ホームCPU上で動作する仮想マシンの性能は,上記の数式以上に悪化することが予想される。
複数のコアと,第1のキャッシュ制御部と第1のキャッシュメモリとを含む第1のキャッシュとを有し,前記第1のキャッシュ制御部が,第1のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第1のキャッシュメモリを分割するキャッシュ分割制御を行う第1のコアグループと,
複数のコアと,第2のキャッシュ制御部と第2のキャッシュメモリとを含む第2のキャッシュとを有し,前記第2のキャッシュ制御部が,第2のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第2のキャッシュメモリを分割するキャッシュ分割制御を行う第2のコアグループと,
前記第1,第2のコアグループ間に設けられメモリアクセス要求が送信されるコアグループ間バスとを有し,
前記第1のコアグループのメモリアクセス要求元が,前記第2のコアグループが管理するメインメモリへのメモリアクセス要求を前記第2のキャッシュ分割情報を付加して発行した場合,前記第2のコアグループの第2のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第2のキャッシュ分割情報を登録する演算処理装置。
前記第2のコアグループの第2のキャッシュ制御部が,前記第2のキャッシュ分割情報を登録した後,当該登録した第2のキャッシュ分割情報に基づいて前記第2のキャッシュメモリに対し前記キャッシュ分割制御を行う付記1に記載の演算処理装置。
前記第2のコアグループの第2のキャッシュ制御部が,前記第2のキャッシュ分割情報を登録した後,外部から入力されるデータを前記第2のキャッシュメモリに登録するキャッシュインジェクション要求に応答して,前記登録した第2のキャッシュ分割情報に基づいて前記第2のキャッシュメモリに対し前記キャッシュ分割制御を行い,前記キャッシュ分割制御で選択されたキャッシュブロック内に前記入力されるデータを登録する付記1に記載の演算処理装置。
前記第2のコアグループの第2のキャッシュ制御部が,前記第1のコアグループのメモリアクセス要求元が発行したメモリアクセス要求に応答して,前記第2のキャッシュメモリにデータを登録せずに,前記第1のコアグループ内の前記メモリアクセス要求元にデータ応答する付記1に記載の演算処理装置。
前記第2のコアグループの第2のキャッシュ制御部が,前記第1のコアグループのメモリアクセス要求元が発行したメモリアクセス要求に応答して,前記第2のコアグループが管理するメインメモリへのアクセス制御を行い,前記第2のキャッシュメモリにアクセスしたデータを登録せずに,前記第1のコアグループ内の前記メモリアクセス要求元にデータ応答する付記1に記載の演算処理装置。
前記データ応答に応答して,前記第1のキャッシュ制御部は前記第1のキャッシュメモリに前記データ応答のデータを登録する付記4または5に記載の演算処理装置。
前記キャッシュ分割情報は,前記メモリアクセス要求元と,前記メモリアクセス要求元に割り当てられる最大キャッシュブロック数とを有し,
前記キャッシュ分割制御は,キャッシュメモリにデータを登録するときに,前記メモリアクセス要求元に割り当てられている現キャッシュブロック数が前記最大キャッシュブロック数に達するまで,他のメモリアクセス要求元に割り当てられているキャッシュブロックを前記メモリアクセス要求元に割り当てて前記データを登録する付記1に記載の演算処理装置。
複数のコアとキャッシュメモリとを有する第2の演算処理装置とバスを介して接続される第1の演算処理装置であって,
複数のコアと,
第1のキャッシュ制御部と第1のキャッシュメモリとを含む第1のキャッシュとを有し,
前記第1のキャッシュ制御部が,第1のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第1のキャッシュメモリを分割するキャッシュ分割制御を行い,
前記第2の演算処理装置のメモリアクセス要求元が,前記第1の演算処理装置が管理するメインメモリへのメモリアクセス要求を前記第1のキャッシュ分割情報を付加して発行した場合,前記第1のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第1のキャッシュ分割情報を登録する演算処理装置。
複数のコアと,第1のキャッシュ制御部と第1のキャッシュメモリとを含む第1のキャッシュとを有し,前記第1のキャッシュ制御部が,第1のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第1のキャッシュメモリを分割するキャッシュ分割制御を行う第1のコアグループと,
複数のコアと,第2のキャッシュ制御部と第2のキャッシュメモリとを含む第2のキャッシュとを有し,前記第2のキャッシュ制御部が,第2のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第2のキャッシュメモリを分割するキャッシュ分割制御を行う第2のコアグループと,
前記第1,第2のコアグループ間に設けられメモリアクセス要求が送信されるコアグループ間バスとを有する演算処理装置の制御方法であって,
前記第1のコアグループのメモリアクセス要求元が,前記第2のコアグループが管理するメインメモリへのメモリアクセス要求を前記第2のキャッシュ分割情報を付加して発行した場合,前記第2のコアグループの第2のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第2のキャッシュ分割情報を登録する工程を有する演算処理装置の制御方法。
前記第2のコアグループの第2のキャッシュ制御部が,前記第2のキャッシュ分割情報を登録した後,外部から入力されるデータを前記第2のキャッシュメモリに登録するキャッシュインジェクション要求に応答して,前記登録した第2のキャッシュ分割情報に基づいて前記第2のキャッシュメモリに対し前記キャッシュ分割制御を行い,前記キャッシュ分割制御で選択されたキャッシュブロック内に前記入力されるデータを登録する工程を有する付記9に記載の演算処理装置の制御方法。
前記キャッシュ分割情報は,前記メモリアクセス要求元と,前記メモリアクセス要求元に割り当てられる最大キャッシュブロック数とを有し,
前記キャッシュ分割制御は,キャッシュメモリにデータを登録するときに,前記メモリアクセス要求元に割り当てられている現キャッシュブロック数が前記最大キャッシュブロック数に達するまで,他のメモリアクセス要求元に割り当てられているキャッシュブロックを前記メモリアクセス要求元に割り当てて前記データを登録する付記9に記載の演算処理装置の制御方法。
HOME_CPU_1:第2のコアグループ,演算処理装置
CORE:コア
L2_CACHE:L2キャッシュ,キャッシュ
RC0,RC1:要求制御部
CC0,CC1:キャッシュ制御部
RPC0,RPC1:リプレース制御部
MW_TBL:最大キャッシュブロック数テーブル,最大ウェイ数テーブル
RP_W:リプレースウェイ選択部
D_RAM:データメモリ(キャッシュメモリ)
TAG_RAM:タグメモリ(キャッシュメモリ)
BUS_0:コアグループ間バス
BUS_1:コアグループ内バス
BUS_2:メモリアクセスバス
M_MEM_0,M_MEM_2:メインメモリ
MIB:キャッシュミス制御部,ムーブインバッファ
MAC:メモリアクセス制御部
R_BUF:リモートバッファ
R_PORT:要求ポート(メモリアクセス要求格納部)
MIP:ムーブインポート(メモリアクセス要求格納部)
MOP:ムーブアウトポート
PFP:プリフェッチポート
R_RP:リモートリクエストポート
Claims (8)
- 複数のコアと,第1のキャッシュ制御部と第1のキャッシュメモリとを含む第1のキャッシュとを有し,前記第1のキャッシュ制御部が,第1のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第1のキャッシュメモリを分割するキャッシュ分割制御を行う第1のコアグループと,
複数のコアと,第2のキャッシュ制御部と第2のキャッシュメモリとを含む第2のキャッシュとを有し,前記第2のキャッシュ制御部が,第2のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第2のキャッシュメモリを分割するキャッシュ分割制御を行う第2のコアグループと,
前記第1,第2のコアグループ間に設けられメモリアクセス要求が送信されるコアグループ間バスとを有し,
前記第1のコアグループのメモリアクセス要求元が,前記第2のコアグループが管理するメインメモリへのメモリアクセス要求を前記第2のキャッシュ分割情報を付加して発行した場合,前記第2のコアグループの第2のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第2のキャッシュ分割情報を登録する演算処理装置。 - 前記第2のコアグループの第2のキャッシュ制御部が,前記第2のキャッシュ分割情報を登録した後,当該登録した第2のキャッシュ分割情報に基づいて前記第2のキャッシュメモリに対し前記キャッシュ分割制御を行う請求項1に記載の演算処理装置。
- 前記第2のコアグループの第2のキャッシュ制御部が,前記第2のキャッシュ分割情報を登録した後,外部から入力されるデータを前記第2のキャッシュメモリに登録するキャッシュインジェクション要求に応答して,前記登録した第2のキャッシュ分割情報に基づいて前記第2のキャッシュメモリに対し前記キャッシュ分割制御を行い,前記キャッシュ分割制御で選択されたキャッシュブロック内に前記入力されるデータを登録する請求項1に記載の演算処理装置。
- 前記第2のコアグループの第2のキャッシュ制御部が,前記第1のコアグループのメモリアクセス要求元が発行したメモリアクセス要求に応答して,前記第2のキャッシュメモリにデータを登録せずに,前記第1のコアグループ内の前記メモリアクセス要求元にデータ応答する請求項1に記載の演算処理装置。
- 前記第2のコアグループの第2のキャッシュ制御部が,前記第1のコアグループのメモリアクセス要求元が発行したメモリアクセス要求に応答して,前記第2のコアグループが管理するメインメモリへのアクセス制御を行い,前記第2のキャッシュメモリにアクセスしたデータを登録せずに,前記第1のコアグループ内の前記メモリアクセス要求元にデータ応答する請求項1に記載の演算処理装置。
- 前記キャッシュ分割情報は,前記メモリアクセス要求元と,前記メモリアクセス要求元に割り当てられる最大キャッシュブロック数とを有し,
前記キャッシュ分割制御は,キャッシュメモリにデータを登録するときに,前記メモリアクセス要求元に割り当てられている現キャッシュブロック数が前記最大キャッシュブロック数に達するまで,他のメモリアクセス要求元に割り当てられているキャッシュブロックを前記メモリアクセス要求元に割り当てて前記データを登録する請求項1に記載の演算処理装置。 - 複数のコアとキャッシュメモリとを有する第2の演算処理装置とバスを介して接続される第1の演算処理装置であって,
複数のコアと,
第1のキャッシュ制御部と第1のキャッシュメモリとを含む第1のキャッシュとを有し,
前記第1のキャッシュ制御部が,第1のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第1のキャッシュメモリを分割するキャッシュ分割制御を行い,
前記第2の演算処理装置のメモリアクセス要求元が,前記第1の演算処理装置が管理するメインメモリへのメモリアクセス要求を前記第1のキャッシュ分割情報を付加して発行した場合,前記第1のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第1のキャッシュ分割情報を登録する演算処理装置。 - 複数のコアと,第1のキャッシュ制御部と第1のキャッシュメモリとを含む第1のキャッシュとを有し,前記第1のキャッシュ制御部が,第1のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第1のキャッシュメモリを分割するキャッシュ分割制御を行う第1のコアグループと,
複数のコアと,第2のキャッシュ制御部と第2のキャッシュメモリとを含む第2のキャッシュとを有し,前記第2のキャッシュ制御部が,第2のキャッシュ分割情報に基づいて,メモリアクセス要求元に対応して前記第2のキャッシュメモリを分割するキャッシュ分割制御を行う第2のコアグループと,
前記第1,第2のコアグループ間に設けられメモリアクセス要求が送信されるコアグループ間バスとを有する演算処理装置の制御方法であって,
前記第1のコアグループのメモリアクセス要求元が,前記第2のコアグループが管理するメインメモリへのメモリアクセス要求を前記第2のキャッシュ分割情報を付加して発行した場合,前記第2のコアグループの第2のキャッシュ制御部が,前記発行されたメモリアクセス要求に応答して,前記付加された第2のキャッシュ分割情報を登録する工程を有する演算処理装置の制御方法。
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JP2014112574A JP6260456B2 (ja) | 2014-05-30 | 2014-05-30 | 演算処理装置及び演算処理装置の制御方法 |
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