JP2010198129A - キャッシュシステム - Google Patents
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Abstract
【課題】複数のプロセッサエレメントを使用した場合においても、キャッシュアクセス時間を短縮することができ、且つキャッシュコヒレンシの低減をはかる。
【解決手段】複数のプロセッサエレメント11と、プロセッサエレメント11との間でデータの授受を行う複数のキャッシュメモリ13と、プロセッサエレメント11とキャッシュメモリ13との間に設けられ、プロセッサエレメント11とキャッシュメモリ13との接続関係を切り替える3次元クロスバーバス回路12と、プロセッサエレメント11からの要求に応じてクロスバーバス回路12の接続の切り替えを制御するスイッチ制御部14と、を具備したキャッシュシステムであって、キャッシュメモリ13はそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、キャッシュメモリ13毎に異なるアドレスが割り当てられている。
【選択図】 図1
【解決手段】複数のプロセッサエレメント11と、プロセッサエレメント11との間でデータの授受を行う複数のキャッシュメモリ13と、プロセッサエレメント11とキャッシュメモリ13との間に設けられ、プロセッサエレメント11とキャッシュメモリ13との接続関係を切り替える3次元クロスバーバス回路12と、プロセッサエレメント11からの要求に応じてクロスバーバス回路12の接続の切り替えを制御するスイッチ制御部14と、を具備したキャッシュシステムであって、キャッシュメモリ13はそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、キャッシュメモリ13毎に異なるアドレスが割り当てられている。
【選択図】 図1
Description
本発明は、マルチプロセッサ化に適合したクロスバーバス回路を用いたキャッシュシステムに関する。
近年、マルチプロセッサ化に伴い、階層化キャッシュが用いられるようになっている。階層化キャッシュを用いると、キャッシュコヒレンシの問題が表れ、それによりキャッシュアクセスがより複雑にかつ時間のかかるものとなってきている。
キャッシュアクセスの時間を短縮するために、複数のプロセッサエレメントとプロセッサエレメント専用のL2キャッシュを持ち、L2キャッシュが主記憶若しくはL3キャッシュと接続されているような占有キャッシュ型のマルチプロセッサ回路が使用されている。各プロセッサエレメントは、データ読み出し若しくは書き込み要求を専用のキャッシュに要求する。仮に読み出し要求の時、もしL2キャッシュに該当データがあった場合、そのデータを直ぐにプロセッサエレメントに転送することができるため、非常に高速に要求実行を行うことができる。
反面、プロセッサエレメントの数が増えると、専用のキャッシュがその分必要となるため、1つ1つの占有キャッシュの容量をさほど増やすことができなくなる。そのため、キャッシュに格納可能な総データ容量を増やすことができず、キャッシュヒット率が低くなってしまう。さらに、プロセッサエレメントからデータの書き込み要求が行われ、キャッシュの値が更新された場合、それを他のキャッシュ上のデータにも反映させる、いわゆるキャッシュコヒレンシの問題が生じるため、時間がかかってしまう欠点も存在する。
別の方法として、複数のプロセッサエレメントと複数のL2キャッシュをクロスバーバス回路で連結し、アクセスするキャッシュ先を、アドレスの一部のビットを使用して決定し、クロスバーバス回路を介してアクセスする方法が提案されている。しかしこの方法は、プロセッサエレメント外のシステムとして使用すると、クロスバー制御のアービトレーション時間に加えて、プロセッサエレメントが大きいためプロセッサエレメント数が増加すると、クロスバーバス回路内の配線長が長くなり、その影響で配線遅延が増大するという問題が発生する。このため、クロスバーバス化したことによるアクセス時間短縮の利点が相殺されてしまうという欠点がある。
本発明の目的は、プロセッサエレメントの数が増えた場合においても、キャッシュアクセス時間を短縮することができ、且つキャッシュコヒレンシの低減をはかり得るキャッシュシステムを提供することにある。
本発明の一態様に係わるキャッシュシステムは、コンピュータが動作するための演算処理機能を有する複数のプロセッサエレメントと、前記プロセッサエレメントとの間でデータの授受を行う複数のキャッシュメモリと、前記プロセッサエレメントとキャッシュメモリとの間に設けられ、前記プロセッサエレメントとキャッシュメモリとの接続関係を切り替える3次元クロスバーバス回路と、前記プロセッサエレメントからの要求に応じて前記クロスバーバス回路の接続の切り替えを制御するスイッチ制御部と、を具備し、前記キャッシュメモリはそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、前記キャッシュメモリ毎に異なるアドレスが割り当てられていることを特徴とする。
また、本発明の別の一態様に係わるキャッシュシステムは、コンピュータが動作するための演算処理機能を有し、異なるm層に配置されたm個(mは偶数)のプロセッサエレメントと、前記m層にそれぞれ配置され、前記プロセッサエレメントとの間でデータの授受を行うm個のL2キャッシュメモリと、前記プロセッサエレメントとL2キャッシュメモリとの間に前記m層に亘って設けられ、前記プロセッサエレメントとL2キャッシュメモリとの接続関係を切り替える3クロスバーバス回路と、を有するキャッシュシステム要素と、前記プロセッサエレメントからの要求に応じて前記クロスバーバス回路の接続の切り替えを制御するスイッチ制御部と、を具備し、前記L2キャッシュメモリは、それぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、前記L2キャッシュメモリ毎に異なるアドレスが割り当てられていることを特徴とする。
本発明によれば、複数のプロセッサエレメントを使用した場合においても、キャッシュアクセス時間を短縮することができ、且つキャッシュコヒレンシの低減をはかることができる。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる3次元キャッシュシステムの回路構成を示すブロック図である。
図1は、本発明の第1の実施形態に係わる3次元キャッシュシステムの回路構成を示すブロック図である。
図中の11(11−1,11−2,11−3,11−4)はプロセッサエレメント、12は3次元クロスバーバス回路、13(13−1,13−2,13−3,13−4)はL2キャッシュ(レベル2キャッシュメモリ:2次キャッシュメモリ)、14は3次元クロスバーバス回路12のスイッチ状態を制御するスイッチ制御部、15はL3キャッシュ(レベル3キャッシュメモリ:3次キャッシュメモリ)である。
プロセッサエレメント11は、コンピュータが動作するための演算処理機能を有するもので、3次元クロスバーバス回路12のプロセッサ用バス16に接続されている。L2キャッシュ13は、プロセッサエレメント11との間でデータ又はインストラクションの授受を行うもので、3次元クロスバーバス回路12のキャッシュ用バス17に接続されている。また、L2キャッシュ13とL3キャッシュ15とは、コモンバス18によって接続されている。
図2は、図1のキャッシュシステムの層構造を示す斜視図である。プロセッサエレメント11はそれぞれ異なる層に配置されており、同じようにL2キャッシュ13もまたそれぞれ異なる層に配置されている。そして、プロセッサエレメント11とL2キャッシュ13は3次元クロスバーバス回路12を挟んで配置されている。3次元クロスバーバス回路12は、2次元クロスバーバス回路を4つの領域に分割して、4層の3次元積層回路に振り分けたものであり、4対のプロセッサエレメント11とL2キャッシュ13との間の接続を可能にする回路となっている。
3次元クロスバーバス回路12のスイッチは、スイッチ制御部14によって出力される状態信号線Dによって制御される。各L2キャッシュ13は、それぞれ異なるアドレス範囲のデータを格納可能であり、全キャッシュ13で全アドレス範囲をカバーするようになっている。即ち、3次元クロスバーバス回路12は、格納データアドレス指定キャッシュ付きとなっている。
プロセッサエレメント11からの転送要求は、転送要求線Aによりスイッチ制御部14に与えられる。スイッチ制御部14からの転送許可は、転送許可信号線Bによりプロセッサエレメント11に与えられる。L2キャッシュ13からの転送可能は、転送可能線Cによりスイッチ制御部14に与えられる。スイッチ制御部14からの切り換え信号は、状態信号線Dにより2次元クロスバーバス回路12に与えられる。
なお、3次元クロスバーバス回路12は一般的な構成であればよく、例えば図3に示すように、TSV(Si貫通ビア)配線401の先に各層のマルチプレクサ402をおいて、マルチプレクサ402によりアクセスを制御させる構造となっている。
配線401の(1)の部分はPE1(プロセッサエレメント11−1)若しくはL2−1(L2キャッシュ13−1)と接続、(2)の部分はPE−2若しくはL2−2と接続、(3)の部分はPE−3若しくはL2−3と接続、(4)の部分はPE−4若しくはL2−4と接続されている。
この回路において、全てのプロセッサエレメントは要求があった場合、TSV配線403を使用して要求フラグを送る。それぞれのTSVは各プロセッサエレメント若しくはキャッシュに固有に割り当てられている。各層のアービタ404は、配線403からの信号に要求信号があった場合、405からのアドレス信号から、その層のL2キャッシュへのアクセス要求があるかどうかを確認する。アクセス要求有の場合、L2キャッシュからの空き信号を確認し、空いていたら転送するために、マルチプレクサ402に選択信号を転送し、アクセスを開始させる。このとき、複数のアクセス要求があったならば、アービタ404により1つを選択する。アクセス要求がなかった場合は、何もしない。データが転送完了したら、アービタ404を通してプロセッサエレメントまで終了信号を送る。
次に、上記構成されたキャッシュシステムの動作について、図4のフローチャートを参照して説明する。
まず、プロセッサエレメント11からデータの読み出し若しくは書き込み信号が出たとする(ステップS1)。このとき、読み出し,書き込みに拘わらず、アドレスビットから参照先のL2キャッシュ13を決定する(ステップS2)。そして、該当L2キャッシュ13からの転送可能線Cがアイドル状態か否かを判定する(ステップS3)。S3において、アイドル状態でない場合は、アイドル状態になるまで待つ。アイドル状態ならば、スイッチ制御部14においてそこまでの経路を決定し、その経路をとるようなスイッチの切り替え信号を3次元クロスバーバス回路12のスイッチに反映させる。さらに、転送許可信号をプロセッサエレメント11に出力し、データ処理を開始させる(ステップS4)。
このように本実施形態によれば、4個のプロセッサエレメント11と4個のL2キャッシュ13を3次元クロスバーバス回路12により接続しているため、1つ1つの占有キャッシュの容量をさほど増やすことなく、キャッシュアクセス時間を短縮することができる。
また、各キャッシュにそれぞれ異なるアドレス範囲のデータを格納可能とし、データ格納キャッシュの場所が1つに限定されるため、該当データにアクセスするために複数回キャッシュにアクセスする必要性がある欠点を回避することができる。さらに、データは複数のキャッシュ上に格納されることがないため、L2キャッシュでのキャッシュコヒレンシの問題を回避することが可能となる。しかも、3次元クロスバーバス回路12を用いることにより、2次元クロスバーバス回路を用いた場合と比較して、クロスバー部分の配線遅延を減らすことが可能となる。
なお、本実施形態においてはクロスバーの経路演算に若干の時間が必要となるが、数ビット分の比較作業によるスイッチ切り替えの演算が必要になる以外は、余分に必要な時間は発生しない。このため、全体のアクセス時間への影響を少なく済ませることが可能である。
(第2の実施形態)
図5及び図6は、本発明の第2の実施形態に係わる3次元キャッシュシステムを説明するためのもので、図5は回路構成を示すブロック図、図6は層構造を示す斜視図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図5及び図6は、本発明の第2の実施形態に係わる3次元キャッシュシステムを説明するためのもので、図5は回路構成を示すブロック図、図6は層構造を示す斜視図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、16個のプロセッサエレメント、16個のL2キャッシュ、2個のL3キャッシュからなる3次元クロスバーバス・3次元コモンバス複合型階層化キャッシュシステムである。
このシステムは、4つの3次元クロスバーバスサブ回路100(100−1,100−2,100−3,100−4)と、サブ回路100内の各L2キャッシュ13と2つのL3キャッシュ35(35−1,35−2)とを結ぶ3次元コモンバス38とからなっている。
3次元クロスバーバスサブ回路100は、前記図1及び図2で説明したように、4つのプロセッサエレメント11,4つのL2キャッシュ13,及び3次元クロスバーバス回路12によって構成され、図2と同じ配置で接続されている回路である。2個のL3キャッシュ35はクロスバーバスサブ回路100とは異なる層に配置され、3次元コモンバス38を通して、それぞれ2個のサブ回路100内の全てのL2キャッシュ8個とコモンバスで接続されている。即ち、L3キャッシュ35−1はサブ回路100−1,100−2のL2キャッシュ13と接続され、L3キャッシュ35−2はサブ回路100−3,100−4のL2キャッシュ13と接続されている。
このような構成であれば、第1の実施形態と同様の効果が得られるのは勿論のこと、L3キャッシュ35を共有することにより、より多くのマルチプロセッサ化が可能となる。
(第3の実施形態)
図7及び図8は、本発明の第3の実施形態に係わる3次元キャッシュシステムを説明するためのもので、図7は回路構成を示すブロック図、図8は層構造を示す斜視図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図7及び図8は、本発明の第3の実施形態に係わる3次元キャッシュシステムを説明するためのもので、図7は回路構成を示すブロック図、図8は層構造を示す斜視図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、16個のプロセッサエレメント、16個のL2キャッシュ、4個のL3キャッシュからなる3次元クロスバーバス・2次元コモンバス複合型階層化キャッシュシステムである。
このシステムは、前記図6と同じように配置された4つの3次元クロスバーバスサブ回路100(100−1,100−2,100−3,100−4)と、サブ回路100内の各L2キャッシュ13と4つのL3キャッシュ55(55−1,55−2,55−3,55−4)とを結ぶ4つの2次元コモンバス58とからなっている。
また、各バス回路100上のL2キャッシュ部分が向かい合うように配置され、同じ層には同じアドレス範囲のデータを格納するL2キャッシュを配置している。さらに、4つのL3キャッシュ55は、L2キャッシュ13と同じ4層に配置されている。そして、各層上で2次元コモンバス58を用いて、同一層の4つのL2キャッシュ13と1つのL3キャッシュ55を接続している。ここで、L3キャッシュ55の格納可能アドレス範囲は、接続されているL2キャッシュ13の領域と同じである。また、L3キャッシュ55はバスを介してDRAM36と接続されている。これにより、4つのバス回路100内の同一アドレスが割り当てられたL2キャッシュ13同士を同じL3キャッシュ55に接続するものとなっている。
このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、コヒレンシ制御を行わなければならないが、その制御先が決められているため、プロセッサエレメント数が増えてもその時間が爆発的に増えない利点がある。また、それ以外のキャッシュに関するキャッシュアクセスは行うことができ、キャッシュアクセスの並列化が可能である。
(第4の実施形態)
図9は、本発明の第4の実施形態に係わる3次元キャッシュシステムの層構造を示す斜視図である。なお、図8と同一部分には同一符号を付して、その詳しい説明は省略する。
図9は、本発明の第4の実施形態に係わる3次元キャッシュシステムの層構造を示す斜視図である。なお、図8と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、基本的な回路構成は前記図7と同様であり、16個のプロセッサエレメント、16個のL2キャッシュ、4個のL3キャッシュからなる3次元クロスバーバス・3次元コモンバス複合型階層化キャッシュシステムである。
このシステムは、前記図8と同じように配置された4つの3次元クロスバーバスサブ回路100(100−1,100−2,100−3,100−4)と、サブ回路100内の各L2キャッシュ13と4つのL3キャッシュ55(55−1,55−2,55−2,55−3)とを結ぶ3次元コモンバス78とからなっている。
また、各バス回路100上のL2キャッシュ部分が向かい合うように配置され、同じ層には同じアドレス範囲のデータを格納するL2キャッシュを配置している。さらに、4つのL3キャッシュ55は、第3の実施形態とは異なり、L2キャッシュ13とは異なる層に配置されている。L3キャッシュ55は、2つの層に2つずつ配置されているが、4つの層にそれぞれ配置するようにしてもよい。そして、各層上で3次元コモンバス78を用いて、同一層の4つのL2キャッシュ13と1つのL3キャッシュ55を接続している。ここで、L3キャッシュ55の格納可能アドレス範囲は、接続されているL2キャッシュ13の領域と同じである。
このような構成であっても、第3の実施形態と同様の効果が得られる。
(第5の実施形態)
図10及び図11は、本発明の第5の実施形態に係わる3次元キャッシュシステムを説明するためのもので、図10は回路構成を示すブロック図、図11は層構造を示す斜視図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図10及び図11は、本発明の第5の実施形態に係わる3次元キャッシュシステムを説明するためのもので、図10は回路構成を示すブロック図、図11は層構造を示す斜視図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、16個のプロセッサエレメント、16個のL2キャッシュ、16個のL3キャッシュからなる3次元クロスバーバス・2次元クロスバーバス複合型階層化キャッシュシステムである。
このシステムは、前記図7及び図8の構成において、L3キャッシュを4個ではなく16個設け、2次元コモンバス58の代わりに4つの2次元クロスバーバス回路88(88−1,88−2,88−3,88−4)を設けたものとなっている。
ここで、L3キャッシュ85は同じ層の4個が1組で4つの層にそれぞれ設けられており、同一層の1組がL2キャッシュ13の1つ分のアドレスに対応するものとなっている。即ち、L3キャッシュ85の各々の組には前記L2キャッシュ13と同じ4種のアドレスが別々に割り当てられ、各々の組のL3キャッシュ85には、対応するL2キャッシュ13のアドレスが別々に割り当てられている。
また、各層上で2次元クロスバーバス回路88を用いて、4つのL2キャッシュと4つのL3キャッシュを接続している。ここで、同じ層上の4つのL3キャッシュの格納可能アドレス範囲は接続されているL2キャッシュのアドレス範囲の一部であり、かつそれぞれのL3キャッシュのアドレス範囲は重複することなく、またL2キャッシュに格納可能なデータも必ず、L3キャッシュに格納可能であることを保障するようになっているとする。
即ち、2次元クロスバーバス回路88−1には、4つのサブ回路100内の各L2キャッシュ13−1と、L3キャッシュ85の第1組(85−1)が接続される。2次元クロスバーバス回路88−2には、4つのサブ回路100内の各L2キャッシュ13−2と、L3キャッシュ85の第2組(85−2)が接続される。2次元クロスバーバス回路88−3には、4つのサブ回路100内の各L2キャッシュ13−3と、L3キャッシュ85の第3組(85−3)が接続される。2次元クロスバーバス回路88−4には、4つのサブ回路100内の各L2キャッシュ13−4と、L3キャッシュ85の第4組(85−4)が接続される。
このような構成であっても、第3の実施形態と同様の効果が得られる。
(第6の実施形態)
図12は、本発明の第10の実施形態に係わる3次元キャッシュシステムの層構造を示す斜視図である。なお、図11と同一部分には同一符号を付して、その詳しい説明は省略する。
図12は、本発明の第10の実施形態に係わる3次元キャッシュシステムの層構造を示す斜視図である。なお、図11と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、16個のプロセッサエレメント、16個のL2キャッシュ、16個のL3キャッシュからなる3次元クロスバーバス階層化キャッシュシステムである。
このシステムは、前記図11と同じように配置された4つの3次元クロスバーバスサブ回路100(100−1,100−2,100−3,100−4)と、サブ回路100内の各L2キャッシュ13と16個のL3キャッシュ85とを結ぶ3次元クロスバーバス回路99とからなっている。
ここで、L3キャッシュ85はL2キャッシュ13とは異なる層に設けられ、L3キャッシュ85は同じ層の4個が1組で4つの層にそれぞれ設けられており、1組でL2キャッシュ13の1つ分のアドレスに対応するものとなっている。即ち、L3キャッシュ85の各々の組には前記L2キャッシュ13と同じ4種のアドレスが別々に割り当てられ、各々の組のL3キャッシュ85には、対応するL2キャッシュ13のアドレスが別々に割り当てられている。
即ち、図11の例と同様に、同じ層上の4つのL3キャッシュの格納可能アドレス範囲は接続されるL2キャッシュのアドレス範囲の一部であり、かつそれぞれのL3キャッシュのアドレス範囲は重複することなく、またL2キャッシュに格納可能などのデータも必ず、L3キャッシュに格納可能であることを保障するようになっている。
このような構成であっても、第5の実施形態と同様の効果が得られる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。第1の実施形態では、プロセッサエレメントとL2キャッシュメモリを共に4個としたが、これに限らず複数個であれば実現することができる。さらに、プロセッサエレメントとL2キャッシュメモリの数は必ずしも同一である必要はなく、L2キャッシュメモリの数をプロセッサエレメントの数より少なくすることも可能である。同様に、第2〜第6の実施形態において、キャッシュシステム要素の数は必ずしも4個に限るものではなく、仕様に応じて適宜変更可能である。
なお、本発明は上述した各実施形態に限定されるものではない。第1の実施形態では、プロセッサエレメントとL2キャッシュメモリを共に4個としたが、これに限らず複数個であれば実現することができる。さらに、プロセッサエレメントとL2キャッシュメモリの数は必ずしも同一である必要はなく、L2キャッシュメモリの数をプロセッサエレメントの数より少なくすることも可能である。同様に、第2〜第6の実施形態において、キャッシュシステム要素の数は必ずしも4個に限るものではなく、仕様に応じて適宜変更可能である。
また、本発明に用いるプロセッサエレメントとL2キャッシュメモリとを接続するためのクロスバーバス回路の構成は実施形態に何ら限定されるものではなく、仕様に応じて適宜変更可能である。同様に、L2キャッシュメモリとL3キャッシュメモリとを接続するためのコモンバスやクロスバーバス回路の構成も、仕様に応じて適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
11…プロセッサエレメント
12…3次元クロスバーバス回路
13…L2キャッシュ(キャッシュメモリ)
14…スイッチ制御部
15,35,55,85…L3キャッシュ
16…プロセッサ用バス
17…キャッシュ用バス
18…コモンバス
36…DRAM
58…L3キャッシュ用2次元コモンバス
38,78…L3キャッシュ用3次元コモンバス
88…L3キャッシュ用2次元クロスバーバス回路
99…L3キャッシュ用3次元クロスバーバス回路
100…3次元クロスバーバスサブ回路
12…3次元クロスバーバス回路
13…L2キャッシュ(キャッシュメモリ)
14…スイッチ制御部
15,35,55,85…L3キャッシュ
16…プロセッサ用バス
17…キャッシュ用バス
18…コモンバス
36…DRAM
58…L3キャッシュ用2次元コモンバス
38,78…L3キャッシュ用3次元コモンバス
88…L3キャッシュ用2次元クロスバーバス回路
99…L3キャッシュ用3次元クロスバーバス回路
100…3次元クロスバーバスサブ回路
Claims (7)
- コンピュータが動作するための演算処理機能を有する複数のプロセッサエレメントと、
前記プロセッサエレメントとの間でデータの授受を行う複数のキャッシュメモリと、
前記プロセッサエレメントとキャッシュメモリとの間に設けられ、前記プロセッサエレメントとキャッシュメモリとの接続関係を切り替える3次元クロスバーバス回路と、
前記プロセッサエレメントからの要求に応じて前記クロスバーバス回路の接続の切り替えを制御するスイッチ制御部と、
を具備し、
前記キャッシュメモリはそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、前記キャッシュメモリ毎に異なるアドレスが割り当てられていることを特徴とするキャッシュシステム。 - コンピュータが動作するための演算処理機能を有し、異なるm層に配置されたm個(mは偶数)のプロセッサエレメントと、前記m層にそれぞれ配置され、前記プロセッサエレメントとの間でデータの授受を行うm個のL2キャッシュメモリと、前記プロセッサエレメントとL2キャッシュメモリとの間に前記m層に亘って設けられ、前記プロセッサエレメントとL2キャッシュメモリとの接続関係を切り替える3クロスバーバス回路と、を有するキャッシュシステム要素と、
前記プロセッサエレメントからの要求に応じて前記クロスバーバス回路の接続の切り替えを制御するスイッチ制御部と、
を具備し、
前記L2キャッシュメモリは、それぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、前記L2キャッシュメモリ毎に異なるアドレスが割り当てられていることを特徴とするキャッシュシステム。 - 請求項2に記載のキャッシュシステム要素をn個と、
前記キャッシュシステム要素内のプロセッサエレメント及びL2キャッシュメモリとは異なる層に配置され、前記キャッシュシステム要素のL2キャッシュメモリとの間でデータの授受を行う2つのL3キャッシュメモリと、
前記キャッシュシステム要素のうちのm/2個のキャッシュシステム要素内の各L2キャッシュメモリを一方のL3キャッシュメモリに接続し、残りのキャッシュシステム要素内の各L2キャッシュメモリを他方のL3キャッシュメモリに接続する3次元コモンバスと、
を具備したことを特徴とするキャッシュシステム。 - 請求項2に記載のキャッシュシステム要素をn個と、
前記キャッシュシステム要素のL2キャッシュメモリと同じm層に設けられ、前記L2キャッシュメモリとの間でデータの授受を行うm個のL3キャッシュメモリと、
前記L2キャッシュメモリのn個を1組にして1つのL3キャッシュメモリに接続すると共に、前記キャッシュシステム要素内の同一アドレスが割り当てられた同一層のL2キャッシュメモリ同士を同じ層のL3キャッシュメモリに接続する2次元コモンバスと、
を具備したことを特徴とするキャッシュシステム。 - 請求項2に記載のキャッシュシステム要素をn個と、
前記キャッシュシステム要素のL2キャッシュメモリとは異なる層に設けられ、前記L2キャッシュメモリとの間でデータの授受を行うm個のL3キャッシュメモリと、
前記L2キャッシュメモリのn個を1組にして1つのL3キャッシュメモリに接続すると共に、前記キャッシュシステム要素内の同一アドレスが割り当てられた同一層のL2キャッシュメモリ同士を同じL3キャッシュメモリに接続する3次元コモンバスと、
を具備したことを特徴とするキャッシュシステム。 - 請求項2に記載のキャッシュシステム要素をn個と、
前記キャッシュシステム要素のL2キャッシュメモリと同じm層にn個ずつ設けられ、前記L2キャッシュメモリとの間でデータの授受を行うm×n個のL3キャッシュメモリと、
前記キャッシュシステム要素のL2キャッシュメモリと前記L3キャッシュメモリとの間に設けられ、前記L2キャッシュメモリと前記L3キャッシュメモリとの接続関係を切り替えるL3キャッシュ用2次元クロスバーバス回路と、
を具備し、
前記L3キャッシュメモリは同じ層のn個を1組にしてm組が設けられ、各々の組には前記L2キャッシュメモリと同じm種のアドレスが別々に割り当てられ、各々の組のL3キャッシュメモリには、対応するL2キャッシュメモリのアドレスが別々に割り当てられ、
前記L3キャッシュ用2次元クロスバーバス回路は、前記キャッシュメモリ要素の同じ層のn個のL2キャッシュメモリのデータを同じ層のn個のL3キャッシュメモリの何れかに接続するものであることを特徴とするキャッシュシステム。 - 請求項2に記載のキャッシュシステム要素をn個と、
前記キャッシュシステム要素のL2キャッシュメモリとは異なる層に設けられ、前記キャッシュシステム要素のL2キャッシュメモリとの間でデータの授受を行うm×n個のL3キャッシュメモリと、
前記キャッシュシステム要素のL2キャッシュメモリと前記L3キャッシュメモリとの間に設けられ、前記L2キャッシュメモリと前記L3キャッシュメモリとの接続関係を切り替えるL3キャッシュ用3次元クロスバーバス回路と、
を具備し、
前記L3キャッシュメモリはn個を1組にしてm組が設けられ、各々の組には前記L2キャッシュメモリと同じm種のアドレスが別々に割り当てられ、各々の組のL3キャッシュメモリには、対応するL2キャッシュメモリのアドレスが別々に割り当てられ、
前記L3キャッシュ用3次元クロスバーバス回路は、同一アドレス範囲が割り付けられたn個のL2キャッシュメモリを対応する組の何れかのL3キャッシュメモリに接続するものであることを特徴とするキャッシュシステム。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101453039B1 (ko) * | 2012-07-12 | 2014-10-24 | 한양대학교 산학협력단 | 크로스바를 이용하여 채널을 구성하는 플래시 메모리 패키지 |
JP2015228060A (ja) * | 2014-05-30 | 2015-12-17 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
JP2016541083A (ja) * | 2013-10-23 | 2016-12-28 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 垂直メモリ構成要素を有するモノリシック3次元(3d)集積回路(ics)(3dic) |
WO2018061192A1 (ja) * | 2016-09-30 | 2018-04-05 | 三菱電機株式会社 | 情報処理装置 |
US9959212B2 (en) | 2015-03-13 | 2018-05-01 | Kabushiki Kaisha Toshiba | Memory system |
WO2022222040A1 (zh) * | 2021-04-20 | 2022-10-27 | 华为技术有限公司 | 图形处理器的缓存访问方法、图形处理器及电子设备 |
-
2009
- 2009-02-23 JP JP2009039813A patent/JP2010198129A/ja not_active Abandoned
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101453039B1 (ko) * | 2012-07-12 | 2014-10-24 | 한양대학교 산학협력단 | 크로스바를 이용하여 채널을 구성하는 플래시 메모리 패키지 |
JP2016541083A (ja) * | 2013-10-23 | 2016-12-28 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 垂直メモリ構成要素を有するモノリシック3次元(3d)集積回路(ics)(3dic) |
JP2015228060A (ja) * | 2014-05-30 | 2015-12-17 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
US9959212B2 (en) | 2015-03-13 | 2018-05-01 | Kabushiki Kaisha Toshiba | Memory system |
WO2018061192A1 (ja) * | 2016-09-30 | 2018-04-05 | 三菱電機株式会社 | 情報処理装置 |
US10949360B2 (en) | 2016-09-30 | 2021-03-16 | Mitsubishi Electric Corporation | Information processing apparatus |
WO2022222040A1 (zh) * | 2021-04-20 | 2022-10-27 | 华为技术有限公司 | 图形处理器的缓存访问方法、图形处理器及电子设备 |
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