JP6252360B2 - Wiring board manufacturing method - Google Patents

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Description

本発明は、配線基板の製造方法に関する。   The present invention relates to a method for manufacturing a wiring board.

半導体チップの小型化及び高性能化の要求に伴い、半導体チップが微細化されている。半導体チップの端子ピッチと、半導体チップが搭載される回路基板の端子ピッチとが相違するため、回路基板上に配線部を設け、配線部を介して、半導体チップと回路基板とを電気的に接続している。配線部は、インターポーザとも呼ばれ、例えば、ビルドアップ工法により積層された配線層及び樹脂層（絶縁層）を有している。   With the demand for miniaturization and high performance of semiconductor chips, semiconductor chips are miniaturized. Since the terminal pitch of the semiconductor chip is different from the terminal pitch of the circuit board on which the semiconductor chip is mounted, a wiring part is provided on the circuit board, and the semiconductor chip and the circuit board are electrically connected via the wiring part. doing. The wiring part is also called an interposer, and has, for example, a wiring layer and a resin layer (insulating layer) laminated by a build-up method.

支持基板上に剥離層を形成し、剥離層上に配線部を形成した後、支持基板、剥離層及び配線部を個片化することにより、複数の配線部が作製される。配線部は、剥離層を介して支持基板に密着している。配線部を回路基板に搭載した後、剥離層を配線部から剥離することにより、配線部と支持基板とを分離する。   After forming a peeling layer on the supporting substrate and forming a wiring portion on the peeling layer, the supporting substrate, the peeling layer, and the wiring portion are separated into a plurality of wiring portions. The wiring portion is in close contact with the support substrate via the release layer. After mounting the wiring part on the circuit board, the peeling part is peeled off from the wiring part to separate the wiring part and the support substrate.

特開２００２−１６４４６７号公報JP 2002-164467 A 特開２００７−２１９２１号公報Japanese Patent Laid-Open No. 2007-21921 特開２０１１−１２９８５９号公報Japanese Patent Application Laid-Open No. 2011-129859

低融点の金属を剥離層として用いて、剥離層を溶融することにより、剥離層を配線部から剥離する方法がある。しかし、剥離層を溶融する際、回路基板が３００℃以上の温度に曝されるため、回路基板が有する配線及び絶縁膜が酸化するという問題がある。また、剥離層を薬液処理することにより、剥離層を配線部から剥離する方法がある。しかし、剥離層を薬液処理する際、薬液によって回路基板がダメージを受けるという問題がある。   There is a method of peeling a release layer from a wiring portion by melting a release layer using a metal having a low melting point as a release layer. However, since the circuit board is exposed to a temperature of 300 ° C. or higher when the release layer is melted, there is a problem that the wiring and the insulating film included in the circuit board are oxidized. In addition, there is a method of peeling the release layer from the wiring portion by treating the release layer with a chemical solution. However, when the release layer is treated with a chemical solution, there is a problem that the circuit board is damaged by the chemical solution.

本件は、支持基板と樹脂層との間に形成された剥離層を樹脂層から容易に剥離することを目的とする。   The object of the present invention is to easily peel the release layer formed between the support substrate and the resin layer from the resin layer.

本件の一観点による配線基板の製造方法は、材料が異なる第１層及び第２層を有する剥離層を支持基板上に形成する工程と、配線を有する樹脂層を前記剥離層上に形成する工程と、前記剥離層に電流を印加することにより、前記第１層及び前記第２層を混合し、前記剥離層と前記樹脂層との密着性を低下させる工程と、前記剥離層を前記樹脂層から剥離する工程とを備える。   A method of manufacturing a wiring board according to one aspect of the present invention includes a step of forming a release layer having a first layer and a second layer made of different materials on a support substrate, and a step of forming a resin layer having a wiring on the release layer. And applying a current to the release layer to mix the first layer and the second layer to reduce the adhesion between the release layer and the resin layer, and to remove the release layer from the resin layer And a step of peeling from the substrate.

本件によれば、支持基板と樹脂層との間に形成された剥離層を樹脂層から容易に剥離することができる。   According to this case, the peeling layer formed between the support substrate and the resin layer can be easily peeled from the resin layer.

図１は、実施形態に係る配線基板の製造工程の一例を示す断面図である。Drawing 1 is a sectional view showing an example of the manufacturing process of the wiring board concerning an embodiment. 図２は、実施形態に係る配線基板の製造工程の一例を示す断面図である。FIG. 2 is a cross-sectional view showing an example of a manufacturing process of the wiring board according to the embodiment. 図３は、実施形態に係る配線基板の製造工程の一例を示す断面図である。FIG. 3 is a cross-sectional view showing an example of a manufacturing process of the wiring board according to the embodiment. 図４は、実施形態に係る配線基板の製造工程の一例を示す断面図である。FIG. 4 is a cross-sectional view illustrating an example of a manufacturing process of the wiring board according to the embodiment. 図５は、実施形態に係る配線基板の製造工程の一例を示す断面図である。FIG. 5 is a cross-sectional view showing an example of the manufacturing process of the wiring board according to the embodiment. 図６は、実施形態に係る配線基板の製造工程の一例を示す断面図である。FIG. 6 is a cross-sectional view illustrating an example of a manufacturing process of the wiring board according to the embodiment. 図７は、剥離層と樹脂層との密着性を示す図である。FIG. 7 is a diagram illustrating the adhesion between the release layer and the resin layer. 図８は、実施形態に係る配線基板の製造工程の一例を示す断面図である。FIG. 8 is a cross-sectional view illustrating an example of a manufacturing process of the wiring board according to the embodiment.

以下、図面を参照して実施形態に係る配線基板の製造方法について説明する。以下の実施形態の構成は例示であり、本件の配線基板の製造方法は、実施形態の構成に限定されない。配線基板の製造方法において、実施形態に応じた具体的構成が適宜採用されてもよい。   Hereinafter, a method for manufacturing a wiring board according to an embodiment will be described with reference to the drawings. The configuration of the following embodiment is an exemplification, and the manufacturing method of the wiring board in the present case is not limited to the configuration of the embodiment. In the method for manufacturing a wiring board, a specific configuration according to the embodiment may be appropriately adopted.

図１〜図６は、実施形態に係る配線基板の製造工程の一例を示す断面図である。まず、図１に示すように、支持基板１を用意した後、例えば、スパッタリング法を用いて、Ｃｕ（銅）を支持基板１上に堆積することにより、支持基板１上に第１剥離層２１を形成する。支持基板１は、例えば、シリコンウェハ又は平滑ガラス板である。ただし、これらの例に限定されず、支持基板１の材料として、他の材料を用いてもよい。ここでは、第１剥離層２１の材料としてＣｕを用いる例を示しているが、この例に限定されず、第１剥離層２１の材料として、Ａｌ（アルミニウム）、Ｆｅ（鉄）、ＮｉＦｅ（ニッケル鉄）及びＡｕ（金）等の導電材料を用いてもよい。第１剥離層２１の厚さは、例えば、０．１μｍ以上１．０μｍ以下程度である。第１剥離層２１は、第１層の一例である。   1-6 is sectional drawing which shows an example of the manufacturing process of the wiring board which concerns on embodiment. First, as shown in FIG. 1, after preparing the support substrate 1, the first release layer 21 is formed on the support substrate 1 by depositing Cu (copper) on the support substrate 1 using, for example, a sputtering method. Form. The support substrate 1 is, for example, a silicon wafer or a smooth glass plate. However, the present invention is not limited to these examples, and other materials may be used as the material of the support substrate 1. Here, an example in which Cu is used as the material of the first release layer 21 is shown, but the present invention is not limited to this example, and the material of the first release layer 21 is Al (aluminum), Fe (iron), NiFe (nickel). A conductive material such as (iron) or Au (gold) may be used. The thickness of the first release layer 21 is, for example, about 0.1 μm or more and 1.0 μm or less. The first release layer 21 is an example of a first layer.

次に、図１に示すように、例えば、スパッタリング法を用いて、Ｓｉ（シリコン）を第１剥離層２１上に堆積することにより、第１剥離層２１上に第２剥離層２２を形成する。これにより、材料が異なる第１剥離層２１及び第２剥離層２２を有する剥離層２が支持基板１上に形成される。第２剥離層２２の厚さは、例えば、０．０１μｍ以上０．１μｍ以下程度である。第２剥離層２２の厚さを、第１剥離層２１の厚さの１０分の１程度の厚さとしてもよい。第２剥離層２２は、第２層の一例である。   Next, as shown in FIG. 1, the second release layer 22 is formed on the first release layer 21 by depositing Si (silicon) on the first release layer 21 by using, for example, a sputtering method. . Thereby, the release layer 2 having the first release layer 21 and the second release layer 22 made of different materials is formed on the support substrate 1. The thickness of the second release layer 22 is, for example, about 0.01 μm or more and 0.1 μm or less. The thickness of the second release layer 22 may be about 1/10 of the thickness of the first release layer 21. The second release layer 22 is an example of a second layer.

次いで、図２に示すように、例えば、ビルドアップ工法を用いて、配線３１及びビア３２を有する樹脂層（配線部）３を剥離層２上に形成する。樹脂層３の材料として、例えば、エポキシ樹脂を用いてもよい。樹脂層３内の各配線３１は、ビア３２を介して電気的に接続されている。配線３１及びビア３２を有する樹脂層３は、インターポーザ（中継基板）とも呼ばれる配線基板である。樹脂層３の第１面（上面）には、接合用の半田バンプ３３が形成されている。樹脂層３の厚さは、例えば、１０μｍ程度である。   Next, as shown in FIG. 2, a resin layer (wiring part) 3 having wirings 31 and vias 32 is formed on the release layer 2 using, for example, a build-up method. As a material of the resin layer 3, for example, an epoxy resin may be used. Each wiring 31 in the resin layer 3 is electrically connected through a via 32. The resin layer 3 having the wiring 31 and the via 32 is a wiring board also called an interposer (relay board). Solder bumps 33 for bonding are formed on the first surface (upper surface) of the resin layer 3. The thickness of the resin layer 3 is, for example, about 10 μm.

次に、図３に示すように、ダイシングにより、支持基板１、剥離層２及び樹脂層３を切断し、支持基板１、剥離層２及び樹脂層３を個片化することにより、複数の支持基板１、剥離層２及び樹脂層３を作製する。次いで、支持基板１、剥離層２及び樹脂層３を回路基板４に搭載する。回路基板４は、例えば、ビルドアップ工法により形成され、ビルドアップ配線基板とも呼ばれる。具体的には、図４に示すように、樹脂層３と回路基板４とを位置合わせした後、樹脂層３の第１面に形成された半田バンプ３３と、回路基板４に形成された半田バンプ４１とを接触させる。加熱処理（リフロー処理）を行い、樹脂層３の第１面に形成された半田バンプ３３と、回路基板４に形成された半田バンプ４１とを接合する。例えば、半田バンプ３３、４１の材料として、Ｓｎ−Ａｇ（錫−銀）半田を使用する場合、回路基板４の表面温度が２６０℃程度となるように加熱処理（リフロー処理）を行う。   Next, as shown in FIG. 3, the support substrate 1, the release layer 2, and the resin layer 3 are cut by dicing, and the support substrate 1, the release layer 2, and the resin layer 3 are separated into individual pieces, thereby supporting a plurality of supports. A substrate 1, a release layer 2 and a resin layer 3 are produced. Next, the support substrate 1, the release layer 2, and the resin layer 3 are mounted on the circuit board 4. The circuit board 4 is formed by, for example, a build-up method and is also called a build-up wiring board. Specifically, as shown in FIG. 4, after aligning the resin layer 3 and the circuit board 4, solder bumps 33 formed on the first surface of the resin layer 3 and solder formed on the circuit board 4. The bump 41 is brought into contact. A heat treatment (reflow treatment) is performed to join the solder bumps 33 formed on the first surface of the resin layer 3 and the solder bumps 41 formed on the circuit board 4. For example, when Sn—Ag (tin-silver) solder is used as the material of the solder bumps 33 and 41, the heat treatment (reflow treatment) is performed so that the surface temperature of the circuit board 4 is about 260 ° C.

樹脂層３の第１面に形成された半田バンプ３３と、回路基板４に形成された半田バンプ４１とが接合されることにより、図５に示すように、樹脂層３の配線３１と回路基板４が
有する配線とを電気的に接続する半田バンプ５１が形成される。次に、図５に示すように、樹脂層３と回路基板４との間にアンダーフィル材５２を充填し、加熱処理を行う。アンダーフィル材５２は、例えば、エポキシ樹脂である。加熱処理を行うことにより、アンダーフィル材５２が硬化して、樹脂層３が回路基板４に固定される。 The solder bumps 33 formed on the first surface of the resin layer 3 and the solder bumps 41 formed on the circuit board 4 are bonded to each other, so that as shown in FIG. Solder bumps 51 that electrically connect the wirings 4 have are formed. Next, as shown in FIG. 5, an underfill material 52 is filled between the resin layer 3 and the circuit board 4 and heat treatment is performed. The underfill material 52 is, for example, an epoxy resin. By performing the heat treatment, the underfill material 52 is cured and the resin layer 3 is fixed to the circuit board 4.

次いで、図６に示すように、剥離層２に電流を印加する。剥離層２に電流を印加する時間は、例えば、６時間程度である。第１剥離層２１及び第２剥離層２２の材料や厚さに応じて、剥離層２に電流を印加する時間を決定してもよい。剥離層２に電流が印加されることにより、第１剥離層２１及び第２剥離層２２が混合し、剥離層２と樹脂層３との密着性（密着強度）が低下する。すなわち、剥離層２に電流が印加されることにより、第１剥離層２１として用いられている材料の原子が第２剥離層２２内に拡散するとともに、第２剥離層２２として用いられている材料の原子が第１剥離層２１内に拡散する。   Next, a current is applied to the release layer 2 as shown in FIG. The time for applying the current to the release layer 2 is, for example, about 6 hours. Depending on the material and thickness of the first release layer 21 and the second release layer 22, the time for applying current to the release layer 2 may be determined. When the current is applied to the release layer 2, the first release layer 21 and the second release layer 22 are mixed, and the adhesion (adhesion strength) between the release layer 2 and the resin layer 3 is reduced. That is, when a current is applied to the release layer 2, atoms of the material used as the first release layer 21 diffuse into the second release layer 22 and the material used as the second release layer 22. Atoms diffuse into the first release layer 21.

第１剥離層２１として用いられている材料の原子及び第２剥離層２２として用いられている材料の原子が相互に拡散することにより、第１剥離層２１と第２剥離層２２とが混合する。樹脂層３と第１剥離層２１との密着力は大きいが、樹脂層３と第２剥離層２２との密着力は小さい。そのため、第１剥離層２１及び第２剥離層２２が混合することにより、剥離層２と樹脂層３との密着性が低下する。Ｃｕ、Ａｌ、Ｆｅ、ＮｉＦｅ及びＡｕは、電流が印加されることにより、マイグレーションを起こし易い。そのため、第２剥離層２２の材料として、Ｃｕ、Ａｌ、Ｆｅ、ＮｉＦｅ又はＡｕを用いることにより、第２剥離層２２として用いられている材料の原子が第１剥離層２１内に拡散し易くなる。また、Ｓｉと、Ｃｕ、Ａｌ、Ｆｅ、ＮｉＦｅ及びＡｕとは、混合し易い。   The first release layer 21 and the second release layer 22 are mixed by the diffusion of the atoms of the material used as the first release layer 21 and the atoms of the material used as the second release layer 22. . The adhesion between the resin layer 3 and the first release layer 21 is large, but the adhesion between the resin layer 3 and the second release layer 22 is small. Therefore, when the first release layer 21 and the second release layer 22 are mixed, the adhesion between the release layer 2 and the resin layer 3 is lowered. Cu, Al, Fe, NiFe, and Au are likely to cause migration when a current is applied. Therefore, by using Cu, Al, Fe, NiFe, or Au as the material of the second release layer 22, atoms of the material used as the second release layer 22 can easily diffuse into the first release layer 21. . Si and Cu, Al, Fe, NiFe, and Au are easy to mix.

例えば、１×１０６Ａ／ｃｍ２程度の電流密度で、剥離層２に電流を印加する。第１剥離層２１及び第２剥離層２２の材料や厚さに応じて、電流密度を決定してもよい。例えば、図６に示すように、第２剥離層２２の両端に電位差を設けることにより、剥離層２に電流を印加してもよい。第１剥離層２１の両端に電位差を設けることにより、剥離層２に電流を印加してもよい。支持基板１の両端に電位差を設けることにより、剥離層２に電流を印加してもよい。 For example, a current is applied to the release layer 2 at a current density of about 1 × 10 6 A / cm 2 . The current density may be determined according to the material and thickness of the first release layer 21 and the second release layer 22. For example, as shown in FIG. 6, a current may be applied to the release layer 2 by providing a potential difference between both ends of the second release layer 22. A current may be applied to the release layer 2 by providing a potential difference between both ends of the first release layer 21. A current may be applied to the release layer 2 by providing a potential difference between both ends of the support substrate 1.

次に、図６に示すように、剥離層２を樹脂層３から剥離する。剥離層２を樹脂層３から剥離することにより、支持基板１及び剥離層２と、樹脂層３とが分離される。剥離層２に電流を印加することにより剥離層２と樹脂層３との密着性が低下するため、剥離層２を樹脂層３から容易に剥離することが可能である。剥離層２に電流を印加するとともに、剥離層２に対して加熱処理を行ってもよい。例えば、８０℃以上２５０℃以下の温度範囲で剥離層２に対して加熱処理を行ってもよい。８０℃以上２５０℃以下の温度範囲で剥離層２に対して加熱処理を行うことにより、樹脂層３及び回路基板４が３００℃以上の温度に曝されない。そのため、樹脂層３、配線３１及びビア３２が酸化することが抑止されるとともに、回路基板４が有する配線や絶縁膜が酸化することが抑止される。剥離層２に電流を印加するとともに、剥離層２に対して加熱処理を行うことにより、剥離層２と樹脂層３との密着性が更に低下し、剥離層２を樹脂層３からより容易に剥離することが可能である。   Next, as shown in FIG. 6, the release layer 2 is released from the resin layer 3. By peeling the release layer 2 from the resin layer 3, the support substrate 1, the release layer 2, and the resin layer 3 are separated. By applying an electric current to the release layer 2, the adhesion between the release layer 2 and the resin layer 3 is lowered, so that the release layer 2 can be easily released from the resin layer 3. A current may be applied to the release layer 2 and heat treatment may be performed on the release layer 2. For example, you may heat-process with respect to the peeling layer 2 in the temperature range of 80 to 250 degreeC. By performing heat treatment on the release layer 2 in a temperature range of 80 ° C. or higher and 250 ° C. or lower, the resin layer 3 and the circuit board 4 are not exposed to a temperature of 300 ° C. or higher. Therefore, the resin layer 3, the wiring 31, and the via 32 are prevented from being oxidized, and the wiring and the insulating film included in the circuit board 4 are suppressed from being oxidized. By applying a current to the release layer 2 and performing heat treatment on the release layer 2, the adhesion between the release layer 2 and the resin layer 3 is further reduced, and the release layer 2 can be more easily removed from the resin layer 3. It is possible to peel off.

図７は、剥離層２と樹脂層３との密着性を示す図である。図７の縦軸は、剥離層２を樹脂層３から剥離する際の引っ張り強度（ｋｇ／ｃｍ２）を示している。図７の線Ａは、剥離層２に電流を印加しない場合における引っ張り強度の変化を示しており、図７の線Ｂは、剥離層２に電流を印加する場合における引っ張り強度の変化を示している。図７には、室温（２３℃）、１５０℃の加熱処理及び２５０℃の加熱処理における引っ張り強度が示されている。ここでは、第１剥離層２１の材料としてＣｕを用いており、第２剥離層２２の材料としてＳｉを用いている。また、樹脂層３の厚さが１０μｍであり、第１剥離層２１の厚さが０．１μｍであり、第２剥離層２２の厚さが０．０１μｍである。 FIG. 7 is a diagram showing the adhesion between the release layer 2 and the resin layer 3. The vertical axis in FIG. 7 indicates the tensile strength (kg / cm 2 ) when peeling the release layer 2 from the resin layer 3. A line A in FIG. 7 shows a change in tensile strength when no current is applied to the release layer 2, and a line B in FIG. 7 shows a change in tensile strength when an electric current is applied to the release layer 2. Yes. FIG. 7 shows the tensile strength at room temperature (23 ° C.), 150 ° C. heat treatment, and 250 ° C. heat treatment. Here, Cu is used as the material of the first release layer 21, and Si is used as the material of the second release layer 22. The thickness of the resin layer 3 is 10 μm, the thickness of the first release layer 21 is 0.1 μm, and the thickness of the second release layer 22 is 0.01 μm.

図７に示すように、剥離層２に電流を印加することにより、剥離層２を樹脂層３から剥離する際の引っ張り強度が低下する。したがって、剥離層２に電流を印加することにより、剥離層２と樹脂層３との密着性が低下することが、図７から読み取れる。また、図７に示すように、剥離層２に電流を印加するとともに、剥離層２に対して加熱処理を行うことにより、剥離層２を樹脂層３から剥離する際の引っ張り強度が更に低下する。したがって、剥離層２に電流を印加するとともに、剥離層２に対して加熱処理を行うことにより、剥離層２と樹脂層３との密着性が更に低下することが、図７から読み取れる。   As shown in FIG. 7, by applying a current to the release layer 2, the tensile strength when the release layer 2 is released from the resin layer 3 is reduced. Therefore, it can be read from FIG. 7 that the adhesion between the release layer 2 and the resin layer 3 is reduced by applying a current to the release layer 2. Moreover, as shown in FIG. 7, while applying an electric current to the peeling layer 2, and performing heat processing with respect to the peeling layer 2, the tensile strength at the time of peeling the peeling layer 2 from the resin layer 3 further falls. . Therefore, it can be seen from FIG. 7 that the adhesion between the release layer 2 and the resin layer 3 is further reduced by applying a current to the release layer 2 and performing heat treatment on the release layer 2.

実施形態に係る配線基板の製造方法の説明に戻る。図８は、実施形態に係る配線基板の製造工程の一例を示す断面図である。図８に示すように、樹脂層３上に半導体チップ５を搭載する。具体的には、樹脂層３と半導体チップ５とを位置合わせした後、樹脂層３の第２面（下面）に形成された電極（図示せず）と、半導体チップ５の電極面に設けられた半田バンプ６１とを接触させる。加熱処理（リフロー処理）を行い、樹脂層３の第２面に形成された電極と、半導体チップ５の電極面に設けられた半田バンプ６１とを接合する。半導体チップ５は、例えば、ＬＳＩ（Large Scale Integration）チップである。例えば、
半田バンプ６１の材料として、Ｓｎ−Ａｇ（錫−銀）半田を使用する場合、半導体チップ５の電極面の温度が２６０℃程度となるように加熱処理（リフロー処理）を行う。 Returning to the description of the manufacturing method of the wiring board according to the embodiment. FIG. 8 is a cross-sectional view illustrating an example of a manufacturing process of the wiring board according to the embodiment. As shown in FIG. 8, the semiconductor chip 5 is mounted on the resin layer 3. Specifically, after the resin layer 3 and the semiconductor chip 5 are aligned, an electrode (not shown) formed on the second surface (lower surface) of the resin layer 3 and the electrode surface of the semiconductor chip 5 are provided. The solder bump 61 is brought into contact. A heat treatment (reflow treatment) is performed to join the electrodes formed on the second surface of the resin layer 3 and the solder bumps 61 provided on the electrode surface of the semiconductor chip 5. The semiconductor chip 5 is, for example, an LSI (Large Scale Integration) chip. For example,
When Sn—Ag (tin-silver) solder is used as the material of the solder bump 61, heat treatment (reflow treatment) is performed so that the temperature of the electrode surface of the semiconductor chip 5 is about 260 ° C.

次に、図８に示すように、樹脂層３と半導体チップ５との間にアンダーフィル材６２を充填し、加熱処理を行う。アンダーフィル材６２は、例えば、エポキシ樹脂である。加熱処理を行うことにより、アンダーフィル材６２が硬化して、半導体チップ５が樹脂層３に固定される。半導体チップ５が樹脂層３上に搭載されることにより、樹脂層３及び半導体チップ５を備える回路基板ユニット（配線基板ユニット）６が製造される。回路基板４と半導体チップ５とは、樹脂層３を介して電気的に接続される。したがって、樹脂層３は、回路基板４と半導体チップ５とを電気的に接続する中継配線部として機能する。   Next, as shown in FIG. 8, an underfill material 62 is filled between the resin layer 3 and the semiconductor chip 5 and heat treatment is performed. The underfill material 62 is, for example, an epoxy resin. By performing the heat treatment, the underfill material 62 is cured and the semiconductor chip 5 is fixed to the resin layer 3. By mounting the semiconductor chip 5 on the resin layer 3, a circuit board unit (wiring board unit) 6 including the resin layer 3 and the semiconductor chip 5 is manufactured. The circuit board 4 and the semiconductor chip 5 are electrically connected via the resin layer 3. Therefore, the resin layer 3 functions as a relay wiring portion that electrically connects the circuit board 4 and the semiconductor chip 5.

図８に示す例では、樹脂層３上に一つの半導体チップ５を搭載する例を示している。図８に示す例に限定されず、樹脂層３上に複数の半導体チップ５を搭載してもよい。この場合、樹脂層３を介して、複数の半導体チップ５が相互に電気的に接続されてもよい。また、複数の半導体チップ５は、異なる種類の半導体チップであってもよい。   In the example shown in FIG. 8, an example in which one semiconductor chip 5 is mounted on the resin layer 3 is shown. The semiconductor chip 5 may be mounted on the resin layer 3 without being limited to the example shown in FIG. In this case, a plurality of semiconductor chips 5 may be electrically connected to each other through the resin layer 3. The plurality of semiconductor chips 5 may be different types of semiconductor chips.

実施形態に係る配線基板の製造方法よれば、剥離層２を樹脂層３から剥離する際、樹脂層３及び回路基板４が３００℃以上の温度に曝されない。そのため、樹脂層３、配線３１及びビア３２が酸化することが抑止されるとともに、回路基板４が有する配線や絶縁膜が酸化することが抑止される。また、実施形態に係る配線基板の製造方法よれば、剥離層２を樹脂層３から剥離する際、回路基板４が薬液処理されないため、回路基板４が受けるダメージが抑止される。したがって、高信頼性かつ高歩留まりで回路基板ユニット６を製造することができる。また、実施形態に係る配線基板の製造方法は、Ｆａｎ−ｏｕｔ型のＷＬＰ（Wafer Level Package）、２．５次元（２．５Ｄ）実装、３次元（３Ｄ）実装等の
集積デバイス形成技術による配線基板及び回路基板の製造に適用することができる。 According to the method for manufacturing a wiring board according to the embodiment, when the peeling layer 2 is peeled from the resin layer 3, the resin layer 3 and the circuit board 4 are not exposed to a temperature of 300 ° C. or higher. Therefore, the resin layer 3, the wiring 31, and the via 32 are prevented from being oxidized, and the wiring and the insulating film included in the circuit board 4 are suppressed from being oxidized. Further, according to the method for manufacturing a wiring board according to the embodiment, when the peeling layer 2 is peeled from the resin layer 3, the circuit board 4 is not treated with a chemical solution, so that damage to the circuit board 4 is suppressed. Therefore, the circuit board unit 6 can be manufactured with high reliability and high yield. In addition, the manufacturing method of the wiring board according to the embodiment includes wiring by an integrated device forming technique such as Fan-out WLP (Wafer Level Package), 2.5-dimensional (2.5D) mounting, and 3-dimensional (3D) mounting. It can be applied to the manufacture of substrates and circuit boards.

１ 支持基板
２ 剥離層
３ 樹脂層
４ 回路基板
５ 半導体チップ
６ 回路基板ユニット
２１ 第１剥離層
２２ 第２剥離層
３１ 配線
３２ ビア
３３ 半田バンプ
４１ 半田バンプ
５１ 半田バンプ
５２ アンダーフィル材
６１ 半田バンプ
６２ アンダーフィル材 DESCRIPTION OF SYMBOLS 1 Support substrate 2 Release layer 3 Resin layer 4 Circuit board 5 Semiconductor chip 6 Circuit board unit 21 First release layer 22 Second release layer 31 Wiring 32 Via 33 Solder bump 41 Solder bump 51 Solder bump 52 Underfill material 61 Solder bump 62 Underfill material

Claims (3)

材料が異なる第１層及び第２層を有する剥離層を支持基板上に形成する工程と、
配線を有する樹脂層を前記剥離層上に形成する工程と、
前記剥離層に電流を印加することにより、前記第１層及び前記第２層を混合し、前記剥離層と前記樹脂層との密着性を低下させる工程と、
前記剥離層を前記樹脂層から剥離する工程と
を備える配線基板の製造方法。 Forming a release layer having a first layer and a second layer of different materials on a support substrate;
Forming a resin layer having wiring on the release layer;
Mixing the first layer and the second layer by applying an electric current to the release layer, and reducing the adhesion between the release layer and the resin layer;
And a step of peeling the release layer from the resin layer. 前記剥離層と前記樹脂層との密着性を低下させる工程では、前記剥離層に電流を印加するとともに、前記剥離層を加熱することにより、前記第１層及び前記第２層を混合する
請求項１に記載の配線基板の製造方法。 The step of reducing the adhesion between the release layer and the resin layer applies current to the release layer and heats the release layer to mix the first layer and the second layer. A manufacturing method of the wiring board according to 1. 前記剥離層を加熱する温度は、８０℃以上２５０℃以下である
請求項２に記載の配線基板の製造方法。 The method for manufacturing a wiring board according to claim 2, wherein the temperature at which the release layer is heated is 80 ° C. or higher and 250 ° C. or lower.
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