KR102295360B1 - Integrated fan-out packages and methods of forming the same - Google Patents

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Abstract

방법은, 캐리어 위에 복합 물질층을 형성하는 단계로서, 복합 물질층은 기저 물질 내부에 포함된 충전재 물질의 입자를 포함하는, 복합 물질층을 형성하는 단계, 복합 물질층의 제1측 위에 스루 비아 세트를 형성하는 단계, 복합 물질층의 제1측 위에 다이를 부착하는 단계로서, 다이는 스루 비아 세트로부터 이격되는, 다이를 부착하는 단계, 복합 물질층의 제1측 위에 몰딩 물질을 형성하는 단계로서, 몰딩 물질은 적어도 측방향으로 다이 및 스루 비아 세트의 스루 비아를 봉지화하는, 몰딩 물질을 형성하는 단계, 다이 및 몰딩 물질 위에 재분배 구조물을 형성하는 단계로서, 재분배 구조물은 스루 비아에 전기적으로 연결되는, 재분배 구조물을 형성하는 단계, 제1측의 반대측인 복합 물질층의 제2측 내에 개구를 형성하는 단계, 및 개구 내에 전도성 커넥터를 형성하는 단계로서, 전도성 커넥터는 스루 비아에 전기적으로 연결되는, 전도성 커넥터를 형성하는 단계를 포함한다.The method includes forming a layer of composite material over a carrier, the layer of composite material comprising particles of filler material contained within a base material, forming a layer of composite material, a through via on a first side of the layer of composite material forming a set; attaching a die over a first side of the layer of composite material, the die being spaced from the set of through vias; attaching the die; forming a molding material over the first side of the layer of composite material; forming a molding material, wherein the molding material encapsulates the through vias of the set of die and through vias at least laterally, forming a redistribution structure over the die and the molding material, the redistribution structure electrically connected to the through vias. forming a redistribution structure that connects, forming an opening in a second side of the composite material layer opposite the first side, and forming a conductive connector in the opening, the conductive connector electrically connecting to the through via and forming a conductive connector.

Figure 112019091648563-pat00019
Figure 112019091648563-pat00019

Description

집적형 팬아웃 패키지 및 그를 형성하는 방법{INTEGRATED FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME}INTEGRATED FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME

[우선권 청구 및 상호-참조][Priority Claim and Cross-Reference]

본 출원은, 2018년 9월 5일에 출원되었고 발명의 명칭이 "InFO Structure for Package on Package Devices and Methods of Forming the Same(패키지 온 패키지 디바이스를 위한 InFO 구조물 및 그를 형성하는 방법)"인 미국 가특허 출원 제62/727,311호에 대한 우선권을 청구하며, 이 미국 가특허 출원은 그 전체가 본 명세서에 참조로서 통합된다.This application was filed on September 5, 2018 and is entitled "InFO Structure for Package on Package Devices and Methods of Forming the Same." Priority is claimed to Patent Application No. 62/727,311, which is incorporated herein by reference in its entirety in its entirety.

반도체 업계는 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속된 개선으로 인해 급속한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도의 개선은 최소 피처 크기의 반복된 감소로부터 비롯되어 왔으며, 이는 주어진 면적 내에 더 많은 컴포넌트가 집적될 수 있도록 한다. 보다 더 작은 전자 디바이스에 대한 수요가 최근 증가함에 따라서, 더 작고 더 창의적인 반도체 다이 패키징 기법에 대한 필요성이 증가해 왔다.The semiconductor industry has experienced rapid growth due to continued improvement in the integration density of various electronic components (eg, transistors, diodes, resistors, capacitors, etc.). In most cases, this improvement in integration density has resulted from repeated reductions in the minimum feature size, which allows more components to be integrated within a given area. As the demand for smaller electronic devices has recently increased, the need for smaller and more creative semiconductor die packaging techniques has increased.

이들 패키징 기술의 한 예는 패키지 온 패키지(POP, Package-on-Package) 기술이다. PoP 패키지에서, 상단 반도체 패키지가 하단 반도체 패키지의 상단에 적층되어, 높은 수준의 집적 및 컴포넌트 밀도를 허용한다. 또 다른 예는 다중 칩 모듈(MCM, Multi-Chip-Module) 기술이며, 집적된 기능을 갖는 반도체 디바이스를 제공하기 위해 하나의 반도체 패키지 내에 다수의 반도체 다이가 패키징된다.One example of these packaging technologies is a Package-on-Package (POP) technology. In a PoP package, a top semiconductor package is stacked on top of a bottom semiconductor package, allowing a high level of integration and component density. Another example is Multi-Chip-Module (MCM) technology, in which a plurality of semiconductor dies are packaged in one semiconductor package to provide a semiconductor device having an integrated function.

진보된 패키징 기술의 높은 수준의 집적은, 향상된 기능 및 작은 풋프린트를 갖는 반도체 디바이스의 생산을 가능케 하며, 이는 모바일 전화, 태블릿, 및 디지털 뮤직 플레이어와 같은 작은 폼팩터의 디바이스에 이롭다. 또 다른 장점은, 반도체 패키지 내의 상호연동 부품을 연결하는 전도성 경로의 길이의 단축이다. 회로 사이의 더 짧은 상호연결 라우팅은 더 빠른 신호 전파 및 감소된 잡음 및 크로스토크를 초래하므로, 이는 반도체 디바이스의 전기적 성능을 개선시킨다.The high level of integration of advanced packaging technologies enables the production of semiconductor devices with improved functionality and small footprint, which is beneficial for small form factor devices such as mobile phones, tablets, and digital music players. Another advantage is the shortening of the length of the conductive paths connecting the interconnecting components in the semiconductor package. Shorter interconnect routing between circuits results in faster signal propagation and reduced noise and crosstalk, which improves the electrical performance of semiconductor devices.

본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 한 실시예에 따른, 제조 단계에서의 반도체 패키지 내의 복합층의 단면도를 도시한다.
도 2 내지 도 13은, 한 실시예에 따른, 다양한 제조 단계에서의 반도체 패키지의 단면도를 도시한다.
도 14는 한 실시예에 따른 반도체 패키지의 단면도를 도시한다.
도 15a 내지 도 15d는, 일부 실시예에 따른, 다양한 제조 단계에서의 반도체 패키지 내의 복합층의 다양한 도면을 도시한다.
도 16은 한 실시예에 따른 반도체 패키지의 단면도를 도시한다.Aspects of the present disclosure are best understood by reading the following detailed description in conjunction with the accompanying drawings. It should be noted that, in accordance with standard practice in the industry, various features are not drawn to scale. Indeed, for clarity of explanation, the dimensions of various features may be arbitrarily increased or decreased.
1 shows a cross-sectional view of a composite layer in a semiconductor package at a manufacturing stage, according to one embodiment.
2-13 illustrate cross-sectional views of semiconductor packages at various stages of manufacture, according to one embodiment.
14 illustrates a cross-sectional view of a semiconductor package according to an embodiment.
15A-15D show various views of composite layers in a semiconductor package at various stages of fabrication, in accordance with some embodiments.
16 illustrates a cross-sectional view of a semiconductor package according to an embodiment.

다음의 개시는, 본 발명의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다.The following disclosure provides several different embodiments or examples for implementing different features of the invention. To simplify the present disclosure, specific examples of components and arrangements are described below. Of course, these are merely examples and are not intended to be limiting. For example, the formation of a first feature on or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and the first and second features are in direct contact with each other. Embodiments may also be included in which additional features may be formed between the first and second features such that the two features may not be in direct contact.

또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.In addition, in order to describe the relationship of one element or feature to another element(s) or feature(s) shown in the drawings, "below", "below", "lower", "above", "upper", etc. The same spatially relative terms may be used herein for ease of description. The spatially relative term is intended to encompass different orientations of a device in use or in operation, in addition to the orientation shown in the figures. The device may be otherwise oriented (rotated 90 degrees or at other orientations), and the spatially relative descriptors used herein may likewise be interpreted as appropriate.

본 개시의 실시예는 반도체 패키지 및 반도체 패키지를 형성하는 방법의 맥락에서, 특히, 집적형 팬아웃(InFO, integrated fan-out) 반도체 패키지의 맥락에서 논의된다. 유전체 물질(예컨대, 폴리머) 내에 포함되는 충전재 물질(예컨대, 입자)을 포함하는 복합 물질층이 캐리어 위에 형성된 후, 하나 이상의 반도체 다이 및/또는 전도성 필라(pillar)가 복합 물질 위에 형성된다. 캐리어 위와 다이 주위와 전도성 필라 주위에 몰딩 물질이 형성된다. 몰딩 물질, 다이, 및 전도성 필라 위에 재분배 구조물이 형성된다. 일부 경우, 복합 물질층의 사용은 반도체 패키지의 구조적 강성을 개선시킬 수 있다. 복합 물질층은 또한, 재분배 구조물의 층과 같은, 다른 층으로 인한 뒤틀림 또는 휨을 감소시킬 수 있다. 또한, 복합 물질층은 거칠거나 피팅(pitting)된 표면을 가질 수 있으며, 이는 복합 물질 상에 후속적으로 퇴적되는 물질의 접착력을 개선시킬 수 있다.Embodiments of the present disclosure are discussed in the context of semiconductor packages and methods of forming semiconductor packages, and in particular, in the context of integrated fan-out (InFO) semiconductor packages. After a layer of composite material comprising a filler material (eg, particles) contained within a dielectric material (eg, polymer) is formed over the carrier, one or more semiconductor dies and/or conductive pillars are formed over the composite material. A molding material is formed over the carrier and around the die and around the conductive pillars. A redistribution structure is formed over the molding material, the die, and the conductive pillars. In some cases, the use of the composite material layer may improve the structural rigidity of the semiconductor package. The composite material layer may also reduce warping or warping due to other layers, such as layers of a redistribution structure. In addition, the composite material layer may have a rough or pitting surface, which may improve adhesion of materials subsequently deposited on the composite material.

도 1은, 한 실시예에 따른, 제조 단계에서의 패키지 구조물(500) 내의 복합층(110)의 단면도를 도시한다. 도 2 내지 도 13은, 한 실시예에 따른, 다양한 제조 단계에서의 패키지 구조물(500)의 단면도를 도시한다. 도 14는 한 실시예에 따른 패키지 구조물(500)의 단면도를 도시한다. 도 15a 내지 도 15c는, 일부 실시예에 따른, 다양한 제조 단계에서의 패키지 구조물(500) 내의 복합층(100)의 다양한 도면을 도시한다. 도 16은 한 실시예에 따른 패키지 구조물(600)의 단면도를 도시한다.1 shows a cross-sectional view of a composite layer 110 in a package structure 500 at a manufacturing stage, according to one embodiment. 2-13 illustrate cross-sectional views of a package structure 500 at various stages of manufacture, according to one embodiment. 14 shows a cross-sectional view of a package structure 500 according to one embodiment. 15A-15C show various views of the composite layer 100 in the package structure 500 at various stages of fabrication, in accordance with some embodiments. 16 shows a cross-sectional view of a package structure 600 according to one embodiment.

도 1을 참조하면, 캐리어(101) 위에 박리층(103) 및 복합층(110)이 형성된다. 캐리어(101)는 웨이퍼 또는 패널 구조물 등일 수 있으며, 실리콘, 실리콘 산화물, 알루미늄, 알루미늄 산화물, 폴리머, 폴리머 복합물, 금속 포일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프 등, 또는 조합과 같은 물질로 제조될 수 있다. 캐리어(101)는 후속적으로 형성되는 구조물에 대한 지지를 제공한다.Referring to FIG. 1 , the release layer 103 and the composite layer 110 are formed on the carrier 101 . The carrier 101 may be a wafer or panel structure, etc., and may be made of a material such as silicon, silicon oxide, aluminum, aluminum oxide, polymer, polymer composite, metal foil, ceramic, glass, glass epoxy, beryllium oxide, tape, etc., or a combination. can be manufactured. The carrier 101 provides support for a subsequently formed structure.

일부 실시예에서, 복합층(110)이 형성되기 전에 박리층(103)이 캐리어(101) 위에 퇴적 또는 라미네이팅된다. 박리층(103)은 폴리머계 물질로 형성될 수 있으며, 후속적인 단계에서 형성되는 그 위의 구조물로부터 캐리어(101)와 함께 제거될 수 있다. 일부 실시예에서, 박리층(103)은, 광열 변환(LTHC, Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 그 접착 특성을 잃는 에폭시계 박리 물질이다. 다른 실시예에서, 박리층(103)은, 자외선(UV, ultra-violet) 광에 노출될 때 그 접착 특성을 잃는, UV 아교와 같은 감광 물질일 수 있다. 박리층(103)은 액체로서 디스펜싱되고 경화될 수 있으며, 캐리어(101) 상에 라미네이팅되는 라미네이트 필름 등일 수 있다. 박리층(103)의 상단 표면은 평평할 수 있으며 높은 수준의 동일평면성을 가질 수 있다.In some embodiments, a release layer 103 is deposited or laminated over the carrier 101 before the composite layer 110 is formed. The release layer 103 may be formed of a polymer-based material and may be removed together with the carrier 101 from the structure thereon formed in a subsequent step. In some embodiments, release layer 103 is an epoxy-based release material that loses its adhesive properties when heated, such as a Light-to-Heat-Conversion (LTHC) release coating. In another embodiment, release layer 103 may be a photosensitive material, such as UV glue, that loses its adhesive properties when exposed to ultra-violet (UV) light. The release layer 103 may be dispensed as a liquid and cured, and may be a laminate film laminated on the carrier 101 , or the like. The top surface of the release layer 103 may be flat and may have a high level of coplanarity.

계속하여 도 1을 참조하면, 박리층(103) 위에 복합층(110)이 형성된다. 도 1은 복합층(110)의 확대된 부분도 도시한다. 일부 실시예에서, 복합층(110)은, 기저 물질(113) 내에 포함되는 충전재 물질(115)을 포함하는 복합 물질이다. 충전재 물질(115)은 복합층(110)의 기계적 강도 또는 강성을 증가시킬 수 있으며, 아래에서 더 상세히 설명된다. 기저 물질(113)은 폴리머, 에폭시, 수지, 언더필(underfill) 물질, 또는 물질의 조합 등일 수 있다.Continuing to refer to FIG. 1 , the composite layer 110 is formed on the release layer 103 . 1 also shows an enlarged portion of the composite layer 110 . In some embodiments, the composite layer 110 is a composite material including a filler material 115 included within a base material 113 . The filler material 115 may increase the mechanical strength or stiffness of the composite layer 110 , as described in more detail below. Base material 113 may be a polymer, epoxy, resin, underfill material, or a combination of materials, or the like.

복합층(110)의 충전재 물질(115)은 입자, 섬유 등, 또는 조합을 포함할 수 있다. 일부 실시예에서, 충전재 물질(115)은 실리콘 산화물, 알루미늄 산화물 등 또는 조합의 입자를 포함한다. 일부 실시예에서 입자는 약 0.5μm와 약 30μm 사이의 직경을 갖지만, 다른 실시예에서 입자는 다른 직경을 가질 수 있다. 일부 실시예에서, 복합층(110)의 충전재 물질(115)은, 특정한 범위의 직경을 갖거나 평균 직경을 갖도록 선택될 수 있다. 예컨대, 일부 실시예에서, 충전재 물질(115)은, 약 0.5μm와 약 30μm 사이의 평균 직경을 갖도록 선택될 수 있다. 일부 실시예에서, 복합층(110) 내의 충전재 물질(115)의 체적은 복합층(110)의 총 체적의 약 30%와 약 80% 사이일 수 있다. 일부 실시예에서, 기저 물질(113)에 대한 충전재 물질(115)의 체적비는 약 0.5:1과 약 3:1 사이일 수 있다. 충전재 물질(115)의 특성은, 복합층(110)에 대한 특정 특성, 예를 들면 강성을 제공하도록 선택될 수 있다. 예컨대, 더 큰 평균 직경을 갖는 충전재 물질(115)을 갖는 복합층(110)은, 더 작은 평균 직경의 충전재 물질을 갖는 복합층(110)보다 더 큰 강성(예컨대, 더 큰 영률)을 가질 수 있다. 더 큰 강성을 갖는 복합층(110)을 위한 재료를 사용함으로써, 그 위에 형성되는 구조물(예컨대, 도 14의 패키지 구조물(500))의 강성이 개선될 수 있으며, 구조물의 뒤틀림 또는 휨이 감소될 수 있다(아래에서 더 상세히 설명).The filler material 115 of the composite layer 110 may include particles, fibers, etc., or a combination. In some embodiments, filler material 115 includes particles of silicon oxide, aluminum oxide, etc., or a combination. In some embodiments the particles have a diameter of between about 0.5 μm and about 30 μm, although in other embodiments the particles may have other diameters. In some embodiments, the filler material 115 of the composite layer 110 may have a specific range of diameters or may be selected to have an average diameter. For example, in some embodiments, the filler material 115 may be selected to have an average diameter of between about 0.5 μm and about 30 μm. In some embodiments, the volume of filler material 115 in composite layer 110 may be between about 30% and about 80% of the total volume of composite layer 110 . In some embodiments, the volume ratio of filler material 115 to base material 113 may be between about 0.5:1 and about 3:1. The properties of the filler material 115 may be selected to provide certain properties for the composite layer 110 , such as stiffness. For example, a composite layer 110 having a filler material 115 having a larger average diameter may have a greater stiffness (eg, a greater Young's modulus) than the composite layer 110 having a filler material of a smaller average diameter. have. By using the material for the composite layer 110 having greater rigidity, the rigidity of a structure formed thereon (eg, the package structure 500 in FIG. 14 ) can be improved, and distortion or warpage of the structure can be reduced. may be (described in more detail below).

일부 실시예에서, 복합층(110)은 복합 폴리머 물질, 언더필 물질, 몰딩 화합물, 에폭시, 수지, 또는 물질의 조합 등이다. 일부 실시예에서, 복합층(110)은, 약 22ppm/°C와 같이, 약 10ppm/°C보다 더 큰 열 팽창 계수(CTE, coefficient of thermal expansion)를 갖는다. 일부 실시예에서, 복합층(110)은, 약 23GPa와 같이, 약 10GPa보다 더 큰 영률을 가질 수 있다. 일부 실시예에서, 복합층(110)은, 약 35μm와 같이, 약 10μm와 약 100μm 사이의 두께를 가질 수 있다. 복합층(110)은, 스핀 코팅, 화학적 기상 증착(CVD, chemical vapor deposition), 라미네이팅 등, 또는 이들의 조합과 같은, 적합한 퇴적 공정을 사용하여 캐리어(101) 위에 형성될 수 있다. 일부 실시예에서, 퇴적 후에 경화 공정을 사용하여 복합층(110)이 경화된다. 경화 공정은, 어닐링 공정 또는 다른 가열 공정을 사용하여, 미리 결정된 기간 동안 미리 결정된 온도까지 복합층(110)을 가열하는 단계를 포함할 수 있다. 경화 공정은 자외선(UV) 노광 공정, 적외선(IR, infrared) 에너지 노출 공정, 이들의 조합, 또는 이들과 가열 공정의 조합도 포함할 수 있다. 대안적으로, 복합층(110)은 다른 기법을 사용하여 경화될 수 있다. 일부 실시예에서는, 경화 공정이 포함되지 않는다.In some embodiments, the composite layer 110 is a composite polymer material, an underfill material, a molding compound, an epoxy, a resin, or a combination of materials, or the like. In some embodiments, the composite layer 110 has a coefficient of thermal expansion (CTE) greater than about 10 ppm/°C, such as about 22 ppm/°C. In some embodiments, the composite layer 110 may have a Young's modulus greater than about 10 GPa, such as about 23 GPa. In some embodiments, the composite layer 110 may have a thickness of between about 10 μm and about 100 μm, such as about 35 μm. Composite layer 110 may be formed over carrier 101 using a suitable deposition process, such as spin coating, chemical vapor deposition (CVD), laminating, or the like, or a combination thereof. In some embodiments, the composite layer 110 is cured using a curing process after deposition. The curing process may include heating the composite layer 110 to a predetermined temperature for a predetermined period of time, using an annealing process or other heating process. The curing process may include an ultraviolet (UV) exposure process, an infrared (IR) energy exposure process, a combination thereof, or a combination of these and a heating process. Alternatively, the composite layer 110 may be cured using other techniques. In some embodiments, no curing process is included.

일부 경우, 복합층(110)의 하나 이상의 표면이 피팅될 수 있으며, 따라서 도 1에 도시된 바와 같이, 피트(pit)(117)를 포함한다. 피트(117)는, 예컨대, 충전재 물질(115)의 노출된 조각이 기저 물질(113)로부터 벗어나거나 다른 방식으로 제거되어, 충전재 물질(115)의 조각이 이전에 위치했던 곳에 피트(117)를 남김으로써 초래된다. 예컨대, 충전재 물질(115)의 노출된 조각은 후속적인 세척 공정 중에 또는 또 다른 후속 공정 단계 중에 벗어날 수 있다. 일부 경우, 피트(117) 중 일부는 충전재 물질(115)의 크기(예컨대, 직경)와 대략 같거나 그보다 더 작은 크기(예컨대, 직경 또는 깊이)를 가질 수 있다. 예컨대, 일부 실시예에서, 피트(117) 중 일부는 약 0.5μm와 약 30μm 사이의 직경 또는 깊이를 가질 수 있다. 그러나, 일부 경우, 일부 피트(117)는 충전재 물질(115)의 크기보다 더 작은 크기 또는 충전재 물질(115)의 크기보다 더 큰 크기를 가질 수 있다. 일부 경우, 피트(117)의 존재는, 도 3에 도시된 유전체층(114)과 같이, 그 위에 놓이는 층의 접착력을 개선시킬 수 있다. 일부 경우, 피트(117)의 존재는 복합층(110)의 표면이 약 0.1μm와 약 10μm 사이의 거칠기를 갖도록 할 수 있다. 일부 경우, 피트(117)는 복합층(110)의 표면의 약 50%와 약 90% 사이를 커버할 수 있다.In some cases, one or more surfaces of the composite layer 110 may fit and thus include pits 117 , as shown in FIG. 1 . The pits 117 may, for example, be removed or otherwise removed from the base material 113 by an exposed piece of the filler material 115 to place the pits 117 where the piece of filler material 115 was previously located. resulting from leaving For example, the exposed pieces of filler material 115 may escape during a subsequent cleaning process or during another subsequent process step. In some cases, some of the pits 117 may have a size (eg, diameter or depth) that is approximately equal to or less than the size (eg, diameter) of the filler material 115 . For example, in some embodiments, some of the pits 117 may have a diameter or depth of between about 0.5 μm and about 30 μm. However, in some cases, some of the pits 117 may have a size smaller than the size of the filler material 115 or a size larger than the size of the filler material 115 . In some cases, the presence of pits 117 may improve adhesion of an overlying layer, such as dielectric layer 114 shown in FIG. 3 . In some cases, the presence of pits 117 may cause the surface of composite layer 110 to have a roughness of between about 0.1 μm and about 10 μm. In some cases, the pits 117 may cover between about 50% and about 90% of the surface of the composite layer 110 .

도 2를 참조하면, 복합층(110) 위에 금속화 패턴(112)이 형성된다. 일부 실시예에서, 복합층(110) 위에 시드층(도시되지 않음)을 형성함으로써 금속화 패턴(112)이 형성된다. 시드층은 금속층 또는 또 다른 유형의 층일 수 있으며, 하나 이상의 상이한 물질의 층을 하나 이상 포함할 수 있다. 일부 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은, 예컨대, PVD 등을 사용하여 형성될 수 있다. 이후, 시드층 상에 포토레지스트가 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(112)에 대응한다. 패터닝은 포토레지스트를 관통해 개구를 형성하여, 시드층을 노출시킨다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 전도성 물질이 형성된다. 전도성 물질은, 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 물질은, 구리, 티타늄, 텅스텐, 알루미늄, 또는 조합 등과 같은, 금속을 포함할 수 있다. 이후, 그 위에 전도성 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는, 수용가능한 애싱 또는 스트리핑 공정에 의해, 예를 들면 산소 플라즈마 등을 사용하여 제거될 수 있다. 일부 실시예에서, 포토레지스트가 제거된 후, 시드층의 노출된 부분이, 습식 에칭 공정 또는 건식 에칭 공정과 같은, 에칭 공정을 사용해 제거된다. 시드층의 잔존 부분 및 전도성 물질은 금속화 패턴(112)을 형성한다.Referring to FIG. 2 , a metallization pattern 112 is formed on the composite layer 110 . In some embodiments, the metallization pattern 112 is formed by forming a seed layer (not shown) over the composite layer 110 . The seed layer may be a metal layer or another type of layer, and may include one or more layers of one or more different materials. In some embodiments, the seed layer includes a titanium layer and a copper layer over the titanium layer. The seed layer may be formed using, for example, PVD or the like. Then, a photoresist is formed and patterned on the seed layer. The photoresist may be formed by spin coating or the like, and may be exposed for patterning. The pattern of photoresist corresponds to the metallization pattern 112 . The patterning creates an opening through the photoresist, exposing the seed layer. A conductive material is formed in the opening of the photoresist and on the exposed portion of the seed layer. The conductive material may be formed by plating, such as electroplating or electroless plating. The conductive material may include a metal, such as copper, titanium, tungsten, aluminum, or a combination. Then, the portion of the seed layer on which the conductive material is not formed and the photoresist are removed. The photoresist may be removed by an acceptable ashing or stripping process, for example using an oxygen plasma or the like. In some embodiments, after the photoresist is removed, the exposed portions of the seed layer are removed using an etch process, such as a wet etch process or a dry etch process. The remaining portion of the seed layer and the conductive material form a metallization pattern 112 .

도 3에서, 금속화 패턴(112) 및 복합층(110) 상에 유전체층(114)이 형성된다. 일부 실시예에서, 유전체층(114)은, 포토리소그래피 마스크를 사용해 패터닝될 수 있는, PBO, 폴리이미드, 또는 BCB 등과 같은, 감광성 물질일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체층(114)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, PSG, BSG, 또는 BPSG 등으로 형성된다. 유전체층(114)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 유전체층(114)은, 금속화 패턴(112)의 부분을 노출시키도록 패터닝된다. 유전체층(114)은, 수용가능한 공정을 사용하여, 예를 들면, 유전체층(114)이 감광성 물질일 때 유전체층(114)을 노광시킴으로써, 패터닝될 수 있다. 일부 실시예에서, 유전체층(114)은 에칭 마스크 및 적합한 에칭 공정, 예를 들면 이방성 에칭 공정을 사용하여 패터닝된다. 일부 실시예에서, 유사한 기법을 사용하여 추가적인 금속화 패턴 및 유전체층이 유전체층(114) 및 금속화 패턴(112) 위의 스택 내에 형성될 수 있다.In FIG. 3 , a dielectric layer 114 is formed on the metallization pattern 112 and the composite layer 110 . In some embodiments, dielectric layer 114 is formed of a polymer, which may be a photosensitive material, such as PBO, polyimide, or BCB, which may be patterned using a photolithography mask. In another embodiment, dielectric layer 114 is formed of a nitride such as silicon nitride, an oxide such as silicon oxide, PSG, BSG, BPSG, or the like. The dielectric layer 114 may be formed by spin coating, lamination, CVD, or the like, or a combination thereof. The dielectric layer 114 is patterned to expose portions of the metallization pattern 112 . The dielectric layer 114 may be patterned using an acceptable process, for example, by exposing the dielectric layer 114 to light when the dielectric layer 114 is a photosensitive material. In some embodiments, dielectric layer 114 is patterned using an etch mask and a suitable etch process, such as an anisotropic etch process. In some embodiments, additional metallization patterns and dielectric layers may be formed in the stack over dielectric layer 114 and metallization patterns 112 using similar techniques.

도 4를 참조하면, 금속화 패턴(112) 및 유전체층(114) 위에 스루 비아(119)가 형성된다. 일부 실시예에서, 유전체층(114) 위에 시드층을 형성한 후, 패터닝된 포토레지스트를 시드층 위에 형성함으로써 스루 비아(119)가 형성될 수 있으며, 패터닝된 포토레지스트 내의 개구 각각은, 형성될 스루 비아(119)의 위치에 대응한다. 유전체층(114) 내의 개구는 전기도금 또는 무전해 도금과 같은 적합한 기법을 사용하여 구리와 같은 전기 전도성 물질로 충전된다. 이후, 애싱 또는 스트리핑 공정과 같은 적합한 공정을 사용하여 포토레지스트가 제거된다. 그 위에 스루 비아(119)가 형성되지 않은 시드층의 부분은 이후에 적합한 에칭 공정을 사용하여 제거될 수 있다. 스루 비아(119)는, 금속화 패턴(112) 및 유전체층(114) 위로 연장되는 전도성 필라로서 형성될 수 있다. 스루 비아(119)를 형성하기 위한 다른 기법 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.Referring to FIG. 4 , a through via 119 is formed on the metallization pattern 112 and the dielectric layer 114 . In some embodiments, after forming a seed layer over dielectric layer 114 , through vias 119 may be formed by forming a patterned photoresist over the seed layer, each of the openings in the patterned photoresist being a through to be formed. It corresponds to the position of the via 119 . Openings in dielectric layer 114 are filled with an electrically conductive material, such as copper, using a suitable technique such as electroplating or electroless plating. The photoresist is then removed using a suitable process, such as an ashing or stripping process. The portion of the seed layer on which the through via 119 is not formed may then be removed using a suitable etching process. The through via 119 may be formed as a conductive pillar extending over the metallization pattern 112 and the dielectric layer 114 . Other techniques for forming the through via 119 are also possible and are fully intended to be included within the scope of this disclosure.

그다음으로, 도 5에서, 유전체층(114)의 상부 표면에 반도체 다이(120)(다이 또는 집적 회로(IC, integrated circuit) 다이로 지칭될 수 있음)가 부착된다. 다이(120)를 유전체층(114)에 부착시키기 위해, 다이 부착 필름(DAF, die attach film)과 같은 접착 필름(118)이 사용될 수 있다. 픽 앤드 플레이스(pick-and-place) 공정과 같은 적합한 공정을 사용하여 다이(120)가 부착될 수 있다. 일부 실시예에서, 다이(120)가 부착된 후 DAF가 경화될 수 있다.Next, in FIG. 5 , a semiconductor die 120 (which may be referred to as a die or an integrated circuit (IC) die) is attached to the top surface of the dielectric layer 114 . To attach the die 120 to the dielectric layer 114 , an adhesive film 118 such as a die attach film (DAF) may be used. The die 120 may be attached using a suitable process, such as a pick-and-place process. In some embodiments, the DAF may be cured after the die 120 is attached.

유전체층(114)에 접착되기 전에, 다이(120) 내에 집적 회로를 형성하기 위해 적용가능한 제조 공정에 따라서 다이(120)가 처리될 수 있다. 예컨대, 다이(120)는 반도체 기판 및 하나 이상의 그 위에 놓이는 금속화층을 포함하며, 이는 도 5에 요소(121)로서 집합적으로 도시되어 있다. 반도체 기판은, 예컨대, 도핑되거나 도핑되지 않은 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성화층일 수 있다. 반도체 기판은, 게르마늄이거나, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체이거나, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체이거나, 이들의 조합 등과 같은, 다른 반도체 물질을 포함할 수 있다. 다층 기판 또는 구배형 기판과 같은 다른 기판도 사용될 수 있다. 다이(120)는, 반도체 기판 내에 또는 반도체 기판 상에 형성되는 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은, 디바이스(도시되지 않음)를 포함할 수 있으며, 집적 회로를 형성하기 위해 금속화층에 의해 상호연결될 수 있다. 금속화층은 반도체 기판 위의 하나 이상의 유전체층 내의 금속화 패턴을 (예컨대, 재분배 구조물로서) 포함할 수 있다.Prior to bonding to dielectric layer 114 , die 120 may be processed according to applicable manufacturing processes to form integrated circuits within die 120 . For example, die 120 includes a semiconductor substrate and one or more overlying metallization layers, which are shown collectively as element 121 in FIG. 5 . The semiconductor substrate may be, for example, doped or undoped silicon, or an activation layer of a semiconductor-on-insulator (SOI) substrate. The semiconductor substrate is germanium or a compound semiconductor comprising silicon carbide, gallium arsenide, gallium phosphide, gallium nitride, indium phosphide, indium arsenide, and/or indium antimonide, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP , and/or other semiconductor materials, such as mixed crystal semiconductors including GaInAsP, combinations thereof, and the like. Other substrates may also be used, such as multilayer substrates or gradient substrates. Die 120 may include devices (not shown), such as transistors, diodes, capacitors, resistors, etc., formed in or on a semiconductor substrate, to be interconnected by a metallization layer to form an integrated circuit. can The metallization layer may include a metallization pattern (eg, as a redistribution structure) in one or more dielectric layers over the semiconductor substrate.

다이(120)는, 외부 연결이 이루어질 수 있는 패드(126)(예컨대, 콘택트 패드 또는 알루미늄 패드 등)를 더 포함한다. 패드(126)는 다이(120)의 전면측(예컨대, "활성측")에 위치될 수 있다. 다이(120)의 전면측 위에 그리고 패드(126)의 부분 상에 패시베이션 필름(127)이 형성될 수 있다. 패시베이션 필름(127)을 관통해 패드(126)까지 연장되는 개구가 형성될 수 있다. 다이 커넥터(128)는 패시베이션 필름(127)의 개구 내부로 연장되며 각 패드(126)에 기계적 및 전기적으로 커플링된다. 다이 커넥터(128)는, 예컨대, 전도성 패드 또는 전도성 필라일 수 있다. 다이 커넥터(128)는, 구리와 같은 하나 이상의 전도성 물질을 포함할 수 있으며, 도금과 같은 적합한 공정을 사용하여 형성될 수 있다. 다이 커넥터(128)는 다이(120)의 디바이스 및/또는 집적 회로에 전기적으로 커플링된다.Die 120 further includes pads 126 (eg, contact pads or aluminum pads, etc.) to which external connections may be made. Pads 126 may be located on the front side (eg, “active side”) of die 120 . A passivation film 127 may be formed over the front side of die 120 and on portions of pad 126 . An opening extending through the passivation film 127 to the pad 126 may be formed. A die connector 128 extends into the opening of the passivation film 127 and is mechanically and electrically coupled to each pad 126 . Die connector 128 may be, for example, a conductive pad or conductive pillar. Die connector 128 may include one or more conductive materials, such as copper, and may be formed using a suitable process, such as plating. The die connector 128 is electrically coupled to devices and/or integrated circuits of the die 120 .

다이(120)의 활성측에, 예를 들면 패시베이션 필름(127) 및/또는 다이 커넥터(128) 상에, 유전체 물질(129)이 형성될 수 있다. 유전체 물질(129)은 다이 커넥터(128)를 측방향으로 봉지화(encapsulate)하며, 유전체 물질(129)은 다이(120)와 측방향으로 경계를 접한다. 유전체 물질(129)은 폴리벤조옥사졸(PBO, polybenzoxazole), 폴리이미드, 벤조시클로부텐(BCB, benzocyclobutene)과 같은 폴리머, 실리콘 질화물 등과 같은 질화물, 실리콘 산화물과 같은 산화물, 인규산염 유리(PSG, phosphosilicate glass), 붕소규산염 유리(BSG, borosilicate glass), 붕소 도핑 인규산염 유리(BPSG, boron-doped phosphosilicate glass), 또는 조합 등일 수 있다. 유전체 물질(129)은, 예컨대, 스핀 코팅, 라미네이션, 또는 CVD 등에 의해 형성될 수 있다.A dielectric material 129 may be formed on the active side of die 120 , such as on passivation film 127 and/or die connector 128 . Dielectric material 129 laterally encapsulates die connector 128 , and dielectric material 129 laterally borders die 120 . The dielectric material 129 may include a polymer such as polybenzoxazole (PBO), polyimide, benzocyclobutene (BCB, benzocyclobutene), a nitride such as silicon nitride, an oxide such as silicon oxide, or phosphosilicate glass (PSG). glass), borosilicate glass (BSG), boron-doped phosphosilicate glass (BPSG), or a combination thereof. The dielectric material 129 may be formed by, for example, spin coating, lamination, CVD, or the like.

그다음으로, 도 6에서, 유전체층(114) 위에 몰딩 물질(130)이 형성된다. 몰딩 물질은 다이(120)를 측방향으로 둘러싸고 스루 비아(119)를 측방향으로 둘러싸며, 스루 비아(119)를 다이(120) 및 서로로부터 분리시킨다. 예를 들면, 몰딩 물질(130)은 에폭시, 유기 폴리머, 실리카계 또는 유리 충전재가 추가되거나 추가되지 않은 폴리머, 또는 다른 물질을 포함할 수 있다. 일부 실시예에서, 몰딩 물질(130)은, 도포될 때 겔형 액체인 액체 몰딩 화합물(LMC, liquid molding compound)을 포함한다. 몰딩 물질(130)은 도포될 때 액체 또는 고체도 포함할 수 있다. 대안적으로, 몰딩 물질(130)은 다른 절연 및/또는 봉지화 물질을 포함할 수 있다. 일부 실시예에서 몰딩 물질(130)은 웨이퍼 수준의 몰딩 공정을 사용하여 도포된다. 몰딩 물질(130)은, 예컨대, 압축 몰딩, 전사 몰딩, 또는 다른 기법을 사용하여 몰딩될 수 있다.Next, in FIG. 6 , a molding material 130 is formed over the dielectric layer 114 . The molding material laterally surrounds the die 120 and laterally surrounds the through via 119 and separates the through via 119 from the die 120 and each other. For example, the molding material 130 may include an epoxy, an organic polymer, a polymer with or without a silica-based or glass filler, or other materials. In some embodiments, the molding material 130 includes a liquid molding compound (LMC) that is a gel-like liquid when applied. Molding material 130 may also include a liquid or solid when applied. Alternatively, the molding material 130 may include other insulating and/or encapsulating materials. In some embodiments, the molding material 130 is applied using a wafer-level molding process. Molding material 130 may be molded using, for example, compression molding, transfer molding, or other techniques.

일부 실시예에서, 몰딩 물질(130)은 경화 공정을 사용하여 경화될 수 있다. 경화 공정은, 어닐링 공정 또는 다른 가열 공정을 사용하여, 미리 결정된 기간 동안 미리 결정된 온도까지 몰딩 물질(130)을 가열하는 단계를 포함할 수 있다. 경화 공정은 자외선(UV) 노광 공정, 적외선(IR, infrared) 에너지 노출 공정, 또는 이들의 조합 등도 포함할 수 있다. 대안적으로, 몰딩 물질(130)은 다른 기법을 사용하여 경화될 수 있다. 일부 실시예에서는, 경화 공정이 수행되지 않는다.In some embodiments, the molding material 130 may be cured using a curing process. The curing process may include heating the molding material 130 to a predetermined temperature for a predetermined period of time using an annealing process or other heating process. The curing process may also include an ultraviolet (UV) exposure process, an infrared (IR) energy exposure process, or a combination thereof. Alternatively, the molding material 130 may be cured using other techniques. In some embodiments, no curing process is performed.

계속하여 도 6을 참조하면, 다이(120)의 전면측 위에 있는 몰딩 물질(130)의 과잉 부분을 제거하기 위해, 화학적 기계적 연마(CMP, chemical-mechanical polish)와 같은, 평탄화 공정이 선택적으로 수행될 수 있다. 평탄화 공정 후, 몰딩 물질(130), 스루 비아(119), 및 다이 커넥터(128)는 동일 평면 내에 있는 상단 표면을 가질 수 있다.Still referring to FIG. 6 , a planarization process, such as chemical-mechanical polish (CMP), is optionally performed to remove an excess portion of the molding material 130 over the front side of the die 120 . can be After the planarization process, the molding material 130 , the through via 119 , and the die connector 128 may have top surfaces that are coplanar.

그다음으로 도 7 및 도 8을 참조하면, 일부 실시예에 따라서, 몰딩 물질(130), 스루 비아(119), 및 다이(120)의 전면측 위에 재분배 구조물(140)이 형성된다. 재분배 구조물(140)은, 하나 이상의 유전체층(예컨대, 유전체층(148)) 내에 형성된 전기 전도성 피처(예컨대, 전도성 라인(143) 및 비아(145) 등을 포함하는 금속화 패턴)의 하나 이상의 층을 포함한다.7 and 8 , a redistribution structure 140 is formed over the molding material 130 , the through via 119 , and the front side of the die 120 , in accordance with some embodiments. The redistribution structure 140 includes one or more layers of electrically conductive features (eg, a metallization pattern including conductive lines 143 and vias 145 , etc.) formed in one or more dielectric layers (eg, dielectric layer 148 ). do.

일부 실시예에서, 하나 이상의 유전체층(예컨대, 유전체층(148))은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB), 또는 감광성 폴리머 등과 같은 폴리머로 형성된다. 일부 실시예에서, 유전체층 중 하나 이상은, 질화물(예컨대, 실리콘 질화물), 산화물(예컨대, 실리콘 산화물), 인규산염 유리(PSG), 붕소규산염 유리(BSG), 또는 붕소 도핑 인규산염 유리(BPSG) 다른 물질 등과 같은 다른 물질을 포함할 수 있다. 하나 이상의 유전체층은, 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅 등, 또는 이들의 조합과 같은, 적합한 퇴적 공정에 의해 형성될 수 있다.In some embodiments, one or more dielectric layers (eg, dielectric layer 148 ) are formed of a polymer such as polybenzoxazole (PBO), polyimide, benzocyclobutene (BCB), or a photosensitive polymer. In some embodiments, one or more of the dielectric layers are nitride (eg, silicon nitride), oxide (eg, silicon oxide), phosphate glass (PSG), borosilicate glass (BSG), or boron-doped phosphate glass (BPSG). It may include other substances such as other substances and the like. The one or more dielectric layers may be formed by a suitable deposition process, such as spin coating, chemical vapor deposition (CVD), laminating, or the like, or a combination thereof.

도 7에서, 유전체층(148)은 몰딩 물질(130), 스루 비아(119), 및 다이(120)의 전면측 위에 형성된 후 패터닝된다. 패터닝은, 다이(120)의 다이 커넥터(128) 및 스루 비아(119)의 부분을 노출시키기 위한 개구를 형성한다. 유전체층(148)은, 수용가능한 공정을 사용하여, 예를 들면, 유전체층(148)이 감광성 물질일 때 유전체층(148)을 노광시키고, 노광 후에 유전체층(148)을 현상함으로써 개구를 형성하는 것에 의해 패터닝될 수 있다. 유전체층(148)은, 예컨대, 이방성 에칭을 사용하는 에칭에 의해서도 패터닝될 수 있다.In FIG. 7 , a dielectric layer 148 is formed over the molding material 130 , the through via 119 , and the front side of the die 120 and then patterned. The patterning forms openings for exposing portions of the through vias 119 and the die connectors 128 of the die 120 . The dielectric layer 148 is patterned using an acceptable process, for example by exposing the dielectric layer 148 when the dielectric layer 148 is a photosensitive material, and developing the dielectric layer 148 after exposure to form openings. can be Dielectric layer 148 may also be patterned by etching using, for example, anisotropic etching.

계속하여 도 7을 참조하면, 전도성 라인(143) 및 비아(145)를 포함하는 금속화 패턴이 유전체층(148) 상에 형성된다. 일부 실시예에서, 유전체층(148) 위에 그리고 유전체층(148)을 관통하는 개구 내에 시드층(도시되지 않음)이 먼저 형성된다. 일부 실시예에서, 시드층은 금속층이며, 이는 단일층, 또는 상이한 물질로 형성된 복수의 하위층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은, 예컨대, PVD 등을 사용하여 형성될 수 있다. 이후, 시드층 상에 포토레지스트가 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴에 대응한다. 패터닝은 포토레지스트를 관통해 개구를 형성하여, 시드층을 노출시킨다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 전도성 물질이 형성된다. 전도성 물질은, 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 물질은, 구리, 티타늄, 텅스텐, 또는 알루미늄 등과 같은, 금속을 포함할 수 있다. 전도성 물질을 형성한 후, 그 위에 전도성 물질이 형성되지 않은 포토레지스트 및 시드층의 부분이 제거된다. 포토레지스트는, 수용가능한 애싱 또는 스트리핑 공정에 의해, 예를 들면 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거된 후, 시드층의 노출된 부분이, 예컨대, 습식 에칭 공정 또는 건식 에칭 공정과 같은, 수용가능한 에칭 공정을 사용해 제거된다. 전도성 물질 및 시드층의 나머지 부분은 전도성 라인(143) 및 비아(145)를 형성한다. 유전체층 아래에 있는 피처에 대한, 예를 들면 스루 비아(119) 및/또는 다이 커넥터(128)에 대한, 전기 연결을 하기 위해, 유전체층(148)을 관통하는 개구 내에 비아(145)가 형성된다.With continued reference to FIG. 7 , a metallization pattern including conductive lines 143 and vias 145 is formed on dielectric layer 148 . In some embodiments, a seed layer (not shown) is first formed over dielectric layer 148 and in openings through dielectric layer 148 . In some embodiments, the seed layer is a metal layer, which may be a single layer or a composite layer comprising a plurality of sub-layers formed of different materials. In some embodiments, the seed layer includes a titanium layer and a copper layer over the titanium layer. The seed layer may be formed using, for example, PVD or the like. Then, a photoresist is formed and patterned on the seed layer. The photoresist may be formed by spin coating or the like, and may be exposed for patterning. The pattern of the photoresist corresponds to the metallization pattern. The patterning creates an opening through the photoresist, exposing the seed layer. A conductive material is formed in the opening of the photoresist and on the exposed portion of the seed layer. The conductive material may be formed by plating, such as electroplating or electroless plating. The conductive material may include a metal, such as copper, titanium, tungsten, or aluminum. After forming the conductive material, portions of the photoresist and seed layer on which the conductive material is not formed are removed. The photoresist may be removed by an acceptable ashing or stripping process, for example using an oxygen plasma or the like. After the photoresist is removed, the exposed portions of the seed layer are removed using an acceptable etching process, such as, for example, a wet etch process or a dry etch process. The conductive material and the remainder of the seed layer form conductive lines 143 and vias 145 . Vias 145 are formed in openings through dielectric layer 148 to make electrical connections to features underlying the dielectric layer, such as to through vias 119 and/or die connectors 128 .

도 8을 참조하면, 추가적인 유전체층(개별적으로 레이블링되어 있지 않음) 및 추가적인 전도성 피처(개별적으로 레이블링되어 있지 않음)가 유전체층(148) 및 전도성 라인(143) 위에 형성되어, 재분배 구조물(140)을 형성할 수 있다. 추가적인 유전체층은 유전체층(148)과 유사할 수 있으며, 추가적인 전도성 피처는 전도성 라인(143) 및 비아(145)와 유사할 수 있다. 추가적인 유전체층 또는 추가적인 전도성 피처는, 유전체층(148) 또는 전도성 라인(143) 및 비아(145)와 유사하게 형성될 수 있다. 예컨대, 그 아래에 놓이는 전도성 피처를 노출시키기 위해 재분배 구조물(140)의 유전체층 내에 개구를 형성하고, 유전체층 위에 그리고 개구 내에 시드층(도시되지 않음)을 형성하고, 시드층 위의 설계된 패턴을 사용해 패터닝된 포토레지스트(도시되지 않음)를 형성하고, 설계된 패턴 내에 그리고 시드층 위에 전도성 물질을 도금(예컨대, 전기도금 또는 무전해 도금)하고, 그 위에 전도성 물질이 형성되지 않은 시드층의 부분 및 포토레지스트를 제거함으로써, 전도성 피처가 형성될 수 있다. 재분배 구조물(140)을 형성하는 다른 방법 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.Referring to FIG. 8 , an additional dielectric layer (not individually labeled) and additional conductive features (not individually labeled) are formed over the dielectric layer 148 and conductive lines 143 to form a redistribution structure 140 . can do. Additional dielectric layers may be similar to dielectric layer 148 , and additional conductive features may be similar to conductive lines 143 and vias 145 . Additional dielectric layers or additional conductive features may be formed similar to dielectric layer 148 or conductive lines 143 and vias 145 . For example, forming an opening in the dielectric layer of the redistribution structure 140 to expose an underlying conductive feature, forming a seed layer (not shown) over and within the dielectric layer, and patterning using a designed pattern over the seed layer. A photoresist (not shown) is formed, and a conductive material is plated (eg, electroplating or electroless plating) in the designed pattern and over the seed layer, the portion of the seed layer on which the conductive material is not formed and the photoresist By removing , a conductive feature can be formed. Other methods of forming the redistribution structure 140 are also possible and are fully intended to be included within the scope of the present disclosure.

도 8의 재분배 구조물(140) 내의 유전체층의 수 및 전도성 피처의 층의 수는 단지 비제한적인 예일 뿐이다. 다른 수의 유전체층 및 다른 수의 전도성 피처의 층 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.The number of dielectric layers and the number of layers of conductive features in redistribution structure 140 of FIG. 8 are merely non-limiting examples. Other numbers of dielectric layers and other numbers of layers of conductive features are also possible and are fully intended to be included within the scope of the present disclosure.

도 8은, 재분배 구조물(140) 위에 형성되고 재분배 구조물(140)에 전기적으로 커플링되는 언더 범프 금속화(UBM, under bump metallization) 구조물(147)도 도시한다. 일부 실시예에서, UBM 구조물(147)은, 재분배 구조물(140)의 전도성 피처(예컨대, 전도성 라인 또는 패드)를 노출시키기 위해 먼저 재분배 구조물(140)의 최상단 유전체층 내에 개구를 형성함으로써 형성된다. 개구가 형성된 후, 노출된 전도성 피처와 전기적으로 접촉하는 상태로 UBM 구조물(147)이 형성될 수 있다. 한 실시예에서, UBM 구조물(147)은 3개의 전도성 물질층, 예를 들면 티타늄층, 구리층, 및 니켈층을 포함한다. 그러나, UBM 구조물(147)의 형성을 위해 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 물질 및 층의 여러 적합한 배열이 존재한다. UBM 구조물(147)에 대해 사용될 수 있는 임의의 적합한 물질 또는 물질층은 본 개시의 범위 내에 포함되도록 완전히 의도된다.8 also shows an under bump metallization (UBM) structure 147 formed over the redistribution structure 140 and electrically coupled to the redistribution structure 140 . In some embodiments, the UBM structure 147 is formed by first forming an opening in the top dielectric layer of the redistribution structure 140 to expose conductive features (eg, conductive lines or pads) of the redistribution structure 140 . After the opening is formed, the UBM structure 147 may be formed in electrical contact with the exposed conductive features. In one embodiment, the UBM structure 147 includes three layers of conductive material, eg, a titanium layer, a copper layer, and a nickel layer. However, suitable for the formation of UBM structures 147 , such as a chromium/chromium-copper alloy/copper/gold arrangement, a titanium/titanium tungsten/copper arrangement, or a copper/nickel/gold arrangement, of materials and layers suitable for forming the UBM structure 147 . Several suitable arrangements exist. Any suitable material or material layer that may be used for the UBM structure 147 is fully intended to be included within the scope of this disclosure.

최상단 유전체층(예컨대, 142) 위에 그리고 최상단 유전체층 내의 개구의 내부를 따라서 시드층을 형성하고; 시드층 위에 패터닝된 마스크층(예컨대, 포토레지스트)을 형성하고; 패터닝된 마스크층의 개구 내에 그리고 시드층 위에 (예컨대, 도금함으로써) 전도성 물질(들)을 형성하고; 마스크층을 제거하고, 그 위에 전도성 물질(들)이 형성되지 않은 시드층의 부분을 제거함으로써, UBM 구조물(147)이 형성될 수 있다. UBM 구조물(147)을 형성하기 위한 다른 방법이 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다. 도 4의 UBM 구조물(147)의 상부 표면은 단지 하나의 예로서 평평한 것으로 도시되어 있으며, UBM 구조물(147)의 상부 표면은 평평하지 않을 수 있다. 예컨대, 당업자라면 수월하게 이해할 바와 같이, 각 UBM 구조물(147)의 부분(예컨대, 주변 부분)은 최상단 유전체층(예컨대, 142) 위에 형성될 수 있으며, 각 UBM 구조물(147)의 다른 부분(예컨대, 중앙 부분)은, 대응하는 개구에 의해 노출된 최상단 유전체층의 측벽을 따라서 컨포멀하게 형성될 수 있다.forming a seed layer over the top dielectric layer (eg, 142 ) and along the interior of the opening in the top dielectric layer; forming a patterned mask layer (eg, photoresist) over the seed layer; forming the conductive material(s) in the opening of the patterned mask layer and over the seed layer (eg, by plating); By removing the mask layer and removing the portion of the seed layer on which the conductive material(s) is not formed, the UBM structure 147 may be formed. Other methods for forming the UBM structure 147 are possible and are fully intended to be included within the scope of the present disclosure. The top surface of the UBM structure 147 of FIG. 4 is shown flat as only one example, and the top surface of the UBM structure 147 may not be flat. For example, as one of ordinary skill in the art will readily appreciate, portions of each UBM structure 147 (eg, peripheral portions) may be formed over the top dielectric layer (eg, 142 ), and other portions of each UBM structure 147 (eg, perimeter portions). central portion) may be conformally formed along the sidewall of the topmost dielectric layer exposed by the corresponding opening.

그다음으로, 도 9에서, 일부 실시예에 따라서, UBM 구조물(147)에 전기 디바이스(171)가 부착되고 UBM 구조물(147) 위에 커넥터(155)가 형성된다. 전기 디바이스(171)는 디바이스, 다이, 칩, 또는 집적된 수동 디바이스(IPD, integrated passive device)와 같은 패키지 등일 수 있다. 전기 디바이스(171)는 전도성 커넥터(173)에 의해 UBM 구조물(147)을 통해 재분배 구조물(140)에 전기적으로 커플링된다. 전도성 커넥터(173)는, 예컨대, 전기 디바이스(171)와 재분배 구조물(140) 사이에 형성된 솔더 커넥터일 수 있다. 전도성 커넥터(173)는 커넥터(155)와 동일한 물질(예컨대, 솔더)을 포함할 수 있다(이하 참조). 일부 실시예에서, 전기 디바이스(171)를 배치하기 전에, 연관된 UBM 구조물(147) 상에 플럭스 물질(도시되지 않음)이 퇴적될 수 있다. 전기 디바이스(171)는, 예컨대, 픽 앤드 플레이스 공정을 사용하여 배치될 수 있다. 또한, 전기 디바이스(171)와 재분배 구조물(140) 사이의 갭 내에 언더필 물질(175)이 형성될 수 있다. 전기 디바이스(171)는 선택적이며, 일부 실시예에서는 포함되지 않을 수 있다.Next, in FIG. 9 , an electrical device 171 is attached to the UBM structure 147 and a connector 155 is formed over the UBM structure 147 , in accordance with some embodiments. The electrical device 171 may be a device, die, chip, or package such as an integrated passive device (IPD), or the like. The electrical device 171 is electrically coupled to the redistribution structure 140 via the UBM structure 147 by a conductive connector 173 . The conductive connector 173 may be, for example, a solder connector formed between the electrical device 171 and the redistribution structure 140 . The conductive connector 173 may include the same material (eg, solder) as the connector 155 (see below). In some embodiments, prior to disposing the electrical device 171 , a flux material (not shown) may be deposited on the associated UBM structure 147 . The electrical device 171 may be placed using, for example, a pick and place process. In addition, an underfill material 175 may be formed in the gap between the electrical device 171 and the redistribution structure 140 . Electrical device 171 is optional and may not be included in some embodiments.

계속하여 도 9를 참조하면, 커넥터(155)는 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금(ENEPIG, electroless nickel-electroless palladium-immersion gold) 기법으로 형성된 범프, 또는 이들의 조합(예컨대, 솔더 볼이 부착되어 있는 금속 필라) 등일 수 있다. 커넥터(155)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 커넥터(155)는 공융 물질(eutectic material)을 포함할 수 있으며, 예컨대, 솔더 범프 또는 솔더 볼을 포함할 수 있다. 솔더 물질은, 예컨대, 납계 솔더 또는 무연 솔더일 수 있으며, 예를 들면 납계 솔더에 대한 Pb-Sn 조성; InSb를 포함하는 무연 솔더; 주석, 은, 및 구리(SAC) 조성; 및 공통된 녹는점을 가지며 전기적 응용예에서 전도성 솔더 연결부를 형성하는 다른 공융 물질일 수 있다. 무연 솔더의 경우, 예를 들면, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, 및 SAC 405와 같은, 다양한 조성의 SAC 솔더가 사용될 수 있다. 솔더 볼과 같은 무연 커넥터는, 은(Ag)의 사용 없이 SnCu 화합물로부터도 형성될 수 있다. 대안적으로, 무연 솔더 커넥터는, 구리의 사용 없이 주석과 은(Sn-Ag)을 포함할 수 있다. 커넥터(155)는, 볼 그리드 어레이(BGA, ball grid array)와 같은, 그리드를 형성할 수 있다. 일부 실시예에서, 리플로우 공정이 수행되어, 일부 실시예에서 커넥터(155)에 부분적 구(partial sphere)의 형상을 제공할 수 있다. 일부 경우, 리플로우 공정은 전도성 커넥터(173)와 커넥터(155) 둘 다에 대해 수행될 수 있다. 대안적으로, 커넥터(155)는 다른 형상을 포함할 수 있다. 커넥터(155)는, 예컨대, 비구형(non-spherical) 전도성 커넥터도 포함할 수 있다. 일부 실시예에서, 커넥터(155)를 형성하기 전에, 연관된 UBM 구조물(147) 위에 플럭스 물질(도시되지 않음)이 형성될 수 있다.Continuing to refer to FIG. 9 , the connector 155 includes solder balls, metal pillars, controlled collapse chip connection (C4) bumps, micro bumps, and electroless nickel-electroless palladium (ENEPIG). It may be a bump formed by the immersion gold) technique, or a combination thereof (eg, a metal pillar to which a solder ball is attached). Connector 155 may include a conductive material such as solder, copper, aluminum, gold, nickel, silver, palladium, tin, or the like, or a combination thereof. In some embodiments, connector 155 may include an eutectic material, such as solder bumps or solder balls. The solder material may be, for example, a lead-based solder or a lead-free solder, such as a Pb-Sn composition for a lead-based solder; lead-free solder containing InSb; tin, silver, and copper (SAC) compositions; and other eutectic materials that have a common melting point and form conductive solder connections in electrical applications. In the case of lead-free solder, for example, SAC solder of various compositions may be used, such as SAC 105 (Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, and SAC 405. Lead-free connectors, such as solder balls, can also be formed from SnCu compounds without the use of silver (Ag). Alternatively, the lead-free solder connector may include tin and silver (Sn-Ag) without the use of copper. The connector 155 may form a grid, such as a ball grid array (BGA). In some embodiments, a reflow process may be performed to provide the shape of a partial sphere to the connector 155 in some embodiments. In some cases, the reflow process may be performed on both the conductive connector 173 and the connector 155 . Alternatively, the connector 155 may include other shapes. Connector 155 may also include, for example, a non-spherical conductive connector. In some embodiments, prior to forming the connector 155 , a flux material (not shown) may be formed over the associated UBM structure 147 .

일부 실시예에서, 커넥터(155)는, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, 또는 CVD 등에 의해 형성될 수 있는, (구리 필라와 같은) 금속 필라를 포함할 수 있으며, 그 위에 솔더 물질이 있거나 없는 상태로 형성될 수 있다. 금속 필라에는 솔더가 없을 수 있으며 금속 필라는 실질적으로 수직인 측벽 또는 테이퍼형(tapered) 측벽을 가질 수 있다.In some embodiments, connector 155 may include metal pillars (such as copper pillars), which may be formed by sputtering, printing, electroplating, electroless plating, CVD, or the like, on which solder material is deposited. It can be formed with or without it. The metal pillars may be free of solder and the metal pillars may have substantially vertical sidewalls or tapered sidewalls.

도 9에 도시된 구조물은 캐리어(101) 위에 형성된 단일 디바이스 패키지(1100)이다. 도 1 내지 도 9에 도시된 것과 유사한 처리 단계를 사용해 캐리어 기판(예컨대, 캐리어(101)) 위에 여러 패키지(예컨대, 디바이스 패키지(1100))가 형성될 수 있다는 것을 당업자는 이해할 것이다. 도 10 내지 도 14는 일부 실시예에 따른 도 9의 반도체 패키지(1100)의 추가적인 처리를 도시한다. 다른 실시예에서 2개보다 더 많은 디바이스 패키지가 캐리어(101) 위에 형성될 수 있다는 것의 이해를 바탕으로, 도 10 내지 도 14의 처리는, 캐리어(101) 위에 형성된 2개의 디바이스 패키지(예컨대, 1100A 및 1100B)를 사용하여 도시되어 있다.The structure shown in FIG. 9 is a single device package 1100 formed on a carrier 101 . One of ordinary skill in the art will appreciate that several packages (eg, device package 1100 ) may be formed on a carrier substrate (eg, carrier 101 ) using processing steps similar to those shown in FIGS. 1-9 . 10-14 illustrate further processing of the semiconductor package 1100 of FIG. 9 in accordance with some embodiments. With the understanding that in other embodiments more than two device packages may be formed over the carrier 101 , the processing of FIGS. and 1100B).

도 10은, 일부 실시예에 따른, 디바이스 패키지(1100A) 및 디바이스 패키지(1100B)를 포함하는 구조물을 도시한다. 디바이스 패키지(1100A) 및 디바이스 패키지(1100B)는 캐리어(101) 위의 영역(100 및 200) 내에 각각 형성된다. 디바이스 패키지(1100A 및 1100B) 각각은, 도 9에 도시된 디바이스 패키지(1100)와 유사할 수 있다.10 illustrates a structure including a device package 1100A and a device package 1100B, in accordance with some embodiments. Device package 1100A and device package 1100B are respectively formed in regions 100 and 200 above carrier 101 . Each of the device packages 1100A and 1100B may be similar to the device package 1100 illustrated in FIG. 9 .

도 11을 참조하면, 일부 실시예에 따라서, 도 10에 도시된 구조물이 뒤집혀 있으며, 프레임(157)에 의해 지지되는 테이프(159)(예컨대, 다이싱 테이프)에 외부 커넥터(155)가 부착되어 있다. 그다음으로, 에칭, 그라인딩, 또는 기계적 필오프(peel off)와 같은, 적합한 공정에 의해 캐리어(101)가 복합층(110)으로부터 접합해제된다. 캐리어(101)와 복합층(110) 사이에 접착층(예컨대, LTHC 필름)이 형성되는 일부 실시예에서, 캐리어(101)를 레이저 또는 UV 광에 노출시킴으로써 캐리어(101)가 접합해제될 수 있다. 레이저 또는 UV 광은, 캐리어(101)에 바인딩되는 접착층의 화학 결합을 깨며, 이후 캐리어(101)가 분리된다. 접착층은 캐리어 접합해제 공정에 의해 제거될 수 있다. 캐리어(101) 접합해제 공정 후, (예컨대, 접착층으로부터의) 임의의 잔여물을 제거하기 위해 복합층(110)에 대해 세척 공정이 수행될 수 있다.Referring to FIG. 11 , in accordance with some embodiments, the structure shown in FIG. 10 is upside down, and an external connector 155 is attached to a tape 159 (eg, dicing tape) supported by a frame 157 . have. The carrier 101 is then debonded from the composite layer 110 by a suitable process, such as etching, grinding, or mechanical peel off. In some embodiments where an adhesive layer (eg, an LTHC film) is formed between the carrier 101 and the composite layer 110 , the carrier 101 may be debonded by exposing the carrier 101 to laser or UV light. The laser or UV light breaks the chemical bond of the adhesive layer that is bound to the carrier 101 , and then the carrier 101 is separated. The adhesive layer may be removed by a carrier debonding process. After the carrier 101 debonding process, a cleaning process may be performed on the composite layer 110 to remove any residue (eg, from the adhesive layer).

도 12를 참조하면, 일부 실시예에 따라서, 캐리어(101)의 접합해제 후, 복합층(110) 내에 개구(116)가 형성되어, 금속화 패턴(112)을 노출시킨다. 일부 실시예에서, 레이저 드릴링 공정 또는 에칭 공정 등과 같은 적합한 공정을 사용하여 복합층(110) 내의 개구(116)가 형성될 수 있다. 일부 실시예에서, 에칭 공정은 플라즈마 에칭 공정이다. 일부 실시예에서, 개구(116)를 형성한 후, (예컨대, 레이저 드릴링 공정으로부터의) 임의의 잔여물을 제거하기 위하여 세척 공정이 수행된다. 도시되어 있지는 않지만, 상단 패키지를 부착하기 위한 준비 중에 개구(116) 내에 솔더 페이스트가 형성될 수 있다(도 13 참조). 솔더 페이스트 인쇄 공정 또는 또 다른 적합한 공정을 사용하여 솔더 페이스트가 형성될 수 있다.Referring to FIG. 12 , after debonding of the carrier 101 , an opening 116 is formed in the composite layer 110 to expose the metallization pattern 112 , according to some embodiments. In some embodiments, the openings 116 in the composite layer 110 may be formed using a suitable process, such as a laser drilling process or an etching process. In some embodiments, the etching process is a plasma etching process. In some embodiments, after forming the opening 116 , a cleaning process is performed to remove any residue (eg, from a laser drilling process). Although not shown, solder paste may form in the opening 116 during preparation for attaching the top package (see FIG. 13 ). The solder paste may be formed using a solder paste printing process or another suitable process.

그다음으로 도 13을 참조하면, 일부 실시예에 따라서, 패키지 구조물(500)을 형성하기 위해 디바이스 패키지(1100)에 상단 패키지(160)가 부착된다. 도 13에서, 예시 패키지 구조물(500A 및 500B)을 각각 형성하기 위하여 예시 상단 패키지(160A 및 160B)가 예시 디바이스 페키지(1100A 및 1100B)에 부착되어 있는 것이 도시되어 있다. 일부 실시예에서, 패키지 구조물(500)은 패키지-온-패키지(PoP) 또는 집적형 팬아웃(InFO-PoP) 구조물일 수 있다.Referring next to FIG. 13 , the top package 160 is attached to the device package 1100 to form the package structure 500 , in accordance with some embodiments. In FIG. 13 , example top packages 160A and 160B are shown attached to example device packages 1100A and 1100B to form example package structures 500A and 500B, respectively. In some embodiments, the package structure 500 may be a package-on-package (PoP) or integrated fan-out (InFO-PoP) structure.

도 13에 도시된 바와 같이, 상단 패키지(160)(예컨대, 160A, 160B) 각각은, 기판(161), 및 기판(161)의 상부 표면에 부착된 하나 이상의 반도체 다이(162)(예컨대, 메모리 다이)를 포함한다. 일부 실시예에서, 기판(161)은 실리콘, 갈륨 비화물, 실리콘 온 인슐레이터("SOI") 등, 또는 조합을 포함한다. 일부 실시예에서, 기판(161)은 다층 회로 기판이다. 일부 실시예에서, 기판(161)은 비스말레이미드 트리아진(BT, bismaleimide triazine) 수지, FR-4(방염성인 에폭시 수지 결합재를 갖는 직조 유리섬유 천으로 구성된 복합 물질), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지지 물질과 같은 하나 이상의 물질로부터 형성된다. 기판(161)은, 기판(161) 내에 또는 상에 형성된 전도성 피처(예컨대, 전도성 라인 및 비아, 도시되지 않음)를 포함할 수 있다. 도 13에 도시된 바와 같이, 기판(161)은, 기판(161)의 상부 표면 및 하부 표면 상에 형성된 전도성 패드(163)를 가질 수 있다. 전도성 패드(163)는, 스루 비아 또는 전도성 라인과 같은, 기판(161)의 전도성 피처에 전기적으로 커플링된다. 하나 이상의 반도체 다이(162)는, 예컨대, 본딩 와이어(167)에 의해 전도성 패드(163)에 전기적으로 커플링된다. 에폭시, 유기 폴리머, 폴리머, 또는 봉지재 등을 포함할 수 있는 몰딩 물질(165)이 기판(161) 위에 그리고 반도체 다이(162) 주위에 형성된다. 도 13에 도시된 바와 같이, 일부 실시예에서, 몰딩 물질(165)은 기판(161)과 경계를 접한다.13 , each of the top packages 160 (eg, 160A, 160B) includes a substrate 161 and one or more semiconductor dies 162 (eg, memory) attached to the top surface of the substrate 161 . die) is included. In some embodiments, the substrate 161 comprises silicon, gallium arsenide, silicon on insulator (“SOI”), or the like, or a combination. In some embodiments, the substrate 161 is a multilayer circuit board. In some embodiments, the substrate 161 is a bismaleimide triazine (BT) resin, FR-4 (a composite material composed of a woven fiberglass cloth with a flame retardant epoxy resin binder), ceramic, glass, plastic, formed from one or more materials, such as tapes, films, or other support materials. The substrate 161 may include conductive features (eg, conductive lines and vias, not shown) formed in or on the substrate 161 . 13 , the substrate 161 may have conductive pads 163 formed on the upper surface and the lower surface of the substrate 161 . The conductive pad 163 is electrically coupled to a conductive feature of the substrate 161 , such as a through via or conductive line. One or more semiconductor dies 162 are electrically coupled to conductive pads 163 by, for example, bonding wires 167 . A molding material 165 , which may include an epoxy, an organic polymer, a polymer, an encapsulant, or the like, is formed over the substrate 161 and around the semiconductor die 162 . 13 , in some embodiments, molding material 165 borders substrate 161 .

계속하여 도 13을 참조하면, 전도성 패드(163) 상의 전도성 커넥터(168)에 의해 상단 패키지(160)가 디바이스 패키지(1100)에 연결될 수 있다. 전도성 커넥터(168)는 디바이스 패키지(1100)의 금속화 패턴(112)과 상단 패키지(160)의 전도성 패드(163) 사이를 전기적으로 연결한다. 일부 실시예에서, 복합층(110) 내의 개구를 통해 노출된 금속 패턴(112) 위에 솔더 물질(170)이 퇴적된다. 전도성 커넥터(168)는 솔더 물질(170)에 부착된다. 일부 실시예에서, 전도성 커넥터(168)는 솔더 영역 또는 전도성 필라(예컨대, 구리 필라로서, 해당 구리 필라의 적어도 단부 표면 상에 솔더 영역을 갖는 구리 필라) 등을 포함한다. 일부 실시예에서, 솔더 물질(170)과 전도성 커넥터(168)를 접합하기 위해 리플로우 공정이 수행된다. 리플로우 공정 후, 수분을 제거하기 위해 베이킹 공정이 수행될 수 있다.Continuing to refer to FIG. 13 , the top package 160 may be connected to the device package 1100 by the conductive connector 168 on the conductive pad 163 . The conductive connector 168 electrically connects between the metallization pattern 112 of the device package 1100 and the conductive pad 163 of the top package 160 . In some embodiments, a solder material 170 is deposited over the metal pattern 112 exposed through openings in the composite layer 110 . The conductive connector 168 is attached to the solder material 170 . In some embodiments, conductive connector 168 includes solder regions or conductive pillars (eg, copper pillars having solder regions on at least an end surface of the copper pillars), or the like. In some embodiments, a reflow process is performed to bond the solder material 170 and the conductive connector 168 . After the reflow process, a baking process may be performed to remove moisture.

이후, 상단 패키지(160)와 그 대응하는 하단 패키지(1100) 사이의 갭 내에 언더필 물질(169)이 형성될 수 있다. 예컨대, 바늘 또는 분사 디스펜서를 사용하여, 상단 패키지(160)와 디바이스 패키지(1100) 사이의 갭 내부로 언더필 물질(169)이 디스펜싱될 수 있다. 일부 실시예에서, 언더필 물질(169)을 경화시키기 위해 경화 공정이 수행될 수 있다. 도 13에 도시되어 있지는 않지만, 언더필 물질(169)은 상단 패키지(160)의 측벽 사이에서 또는 측벽을 따라서 연장될 수 있다.An underfill material 169 may then be formed in the gap between the top package 160 and its corresponding bottom package 1100 . For example, the underfill material 169 may be dispensed into the gap between the top package 160 and the device package 1100 using a needle or a spray dispenser. In some embodiments, a curing process may be performed to cure the underfill material 169 . Although not shown in FIG. 13 , the underfill material 169 may extend between or along the sidewalls of the top package 160 .

그다음으로, 도 14에서, 패키지 구조물(500)(예컨대, 500A, 500B)을 복수의 개별 패키지 구조물로 분리시키기 위해 개별화(singulation) 공정이 수행된다. 개별화 공정이 완료된 후, 도 14에 도시된 패키지 구조물(500)과 같은, 복수의 개별 패키지 구조물이 형성된다. 개별화 공정은, 예컨대, 소잉 공정, 레이저 공정, 또 다른 적합한 공정, 또는 공정들의 조합을 사용할 수 있다.Next, in FIG. 14 , a singulation process is performed to separate the package structure 500 (eg, 500A, 500B) into a plurality of individual package structures. After the singulation process is complete, a plurality of individual package structures, such as package structure 500 shown in FIG. 14 , are formed. The singulation process may use, for example, a sawing process, a laser process, another suitable process, or a combination of processes.

일부 경우, (도 1에 관하여 전술한) 복합층(110)에 대한 복합 물질의 사용은, 패키지 구조물(500)과 같은 패키지의 개선된 강성을 가능하게 할 수 있다. 패키지(예컨대, 패키지 구조물(500)) 내에서의 복합층(110)의 사용은, 디바이스 구조물(1100)의 뒤틀림의 감소 및/또는 전체 패키지 구조물(500)의 뒤틀림의 감소와 같은, 해당 패키지의 뒤틀림을 감소시킬 수 있다. 예컨대, 일부 경우, 재분배 구조물(예컨대, 재분배 구조물(140))은, 휨력을 패키지 상에 가할 수 있으며, 이는 패키지가 뒤틀리거나 휘게 한다. 복합층(110)의 강성은 이들 휨력으로 인한 뒤틀림을 완화시킬 수 있으며, 따라서 패키지의 전체적인 뒤틀림을 감소시킬 수 있다. 일부 경우, 복합층(110)과 같은 복합층의 사용은, 뒤틀리는 패키지의 휨 거리를 약 0μm와 약 250μm 사이로 감소시킬 수 있다. 일부 경우, 복합층(110)의 사용은 패키지 구조물이 약 200μm 미만, 예를 들면 약 80μm 미만 또는 약 10μm 미만의 휨 거리를 갖도록 할 수 있다. 일부 경우, 복합층(110)과 같은 복합층의 사용은 패키지의 뒤틀림을 약 50%와 약 100% 사이에서 감소시킬 수 있다. 일부 실시예에서, 다이(120)의 반대측에 복합층(110) 및 재분배 구조물(140)을 배치함으로써 뒤틀림의 감소가 개선될 수 있다.In some cases, the use of a composite material for composite layer 110 (described above with respect to FIG. 1 ) may enable improved stiffness of a package, such as package structure 500 . The use of the composite layer 110 in a package (eg, package structure 500 ) may reduce the warpage of the device structure 1100 and/or reduce warpage of the overall package structure 500 in that package. distortion can be reduced. For example, in some cases, a redistribution structure (eg, redistribution structure 140 ) may apply a bending force on the package, which causes the package to warp or warp. The rigidity of the composite layer 110 may alleviate warpage due to these bending forces, and thus may reduce overall warpage of the package. In some cases, the use of a composite layer, such as composite layer 110 , can reduce the bending distance of the warped package to between about 0 μm and about 250 μm. In some cases, use of the composite layer 110 may allow the package structure to have a bending distance of less than about 200 μm, such as less than about 80 μm or less than about 10 μm. In some cases, the use of a composite layer, such as composite layer 110, may reduce the warpage of the package by between about 50% and about 100%. In some embodiments, reduction of warpage may be improved by placing composite layer 110 and redistribution structure 140 on opposite sides of die 120 .

도 15a 내지 도 15d를 참조하면, 일부 실시예에 따른, 복합층(110)의 표면의 예시적 확대도가 도시되어 있다. 도 15a는, 도 14에 "A"로 레이블링된 영역의 확대도를 도시하며, 이 영역에서는 복합층(110) 위에 언더필 물질(169)이 퇴적되어 있다. 도 15a에 도시된 바와 같이, 복합층(110)은 피팅된 표면을 갖는다(도 1에 관해서도 전술함). 복합층(110)의 피팅된 표면은 언더필 물질(169)의 개선된 접착력을 제공할 수 있으며, 이는 패키지 구조물의 전체적인 강성을 개선시키고 박리의 가능성을 감소시킬 수 있다. 도 15b는, 도 14에 "B"로 레이블링된 영역의 확대도를 도시하며, 이 영역은 복합층(110)의 측벽을 포함한다. 도 15b에 도시된 바와 같이, 복합층(110)의 측벽 또한 피팅된 표면을 가지며, 이는 패키지 구조물(500) 상에 퇴적되는 추가적인 물질(예컨대, 도면에는 도시되지 않은, 몰딩 화합물 또는 봉지재 등)의 접착력을 개선시킬 수 있다. 도 15c 내지 도 15d는, 도 14에 "C"로 레이블링된 영역의 확대도를 도시하며, 이 영역은 복합층(110) 내의 개구를 포함하고, 이 개구를 통해 솔더 물질(170)이 연장된다(도 12에 관하여 전술함). 도 15c는 테이퍼형 개구를 갖는 복합층(110)을 도시하며, 도 15d는 실질적으로 수직인 개구를 갖는 복합층을 도시하지만, 다른 실시예에서 개구는 다른 형상을 가질 수 있다. 도 15c 내지 도 15d에 도시된 바와 같이, 개구의 측벽은 피팅될 수 있으며, 퇴적 중에 또는 리플로우 공정 중에 솔더 물질(170)은 피트 내부로 흐를 수 있다. 이러한 방식으로, 솔더 물질(170)은, 개구의 측벽 내의 피트에 대응하는 "범프"를 가질 수 있다. 일부 경우, 피트는, 솔더 물질(170)의 복합층(110)에 대한 더 나은 접착력을 제공할 수 있다. 추가적으로, 일부 경우, 피트의 존재로 인한 개구 내의 솔더 물질(170)의 증가된 체적은 솔더 물질(170)의 저항을 감소시킬 수 있으며, 따라서 패키지 구조물(500)의 전기적 성능을 개선시킬 수 있다.15A-15D , illustrative enlarged views of the surface of composite layer 110 are shown, in accordance with some embodiments. FIG. 15A shows an enlarged view of the area labeled "A" in FIG. 14 , in which the underfill material 169 is deposited over the composite layer 110 . As shown in FIG. 15A , the composite layer 110 has a fitted surface (also described above with respect to FIG. 1 ). The fitted surface of the composite layer 110 may provide improved adhesion of the underfill material 169, which may improve the overall stiffness of the package structure and reduce the likelihood of delamination. FIG. 15B shows an enlarged view of the area labeled "B" in FIG. 14 , which includes the sidewalls of the composite layer 110 . As shown in FIG. 15B , the sidewalls of the composite layer 110 also have a fitted surface, which is an additional material (eg, not shown in the figure, a molding compound or encapsulant, etc.) that is deposited on the package structure 500 . adhesion can be improved. 15C-15D show enlarged views of a region labeled “C” in FIG. 14 , which includes an opening in the composite layer 110 through which the solder material 170 extends. (described above with respect to FIG. 12). 15C shows the composite layer 110 with tapered openings, and while FIG. 15D shows the composite layer with substantially vertical openings, the openings may have other shapes in other embodiments. 15C-15D , the sidewalls of the opening may fit and the solder material 170 may flow into the pit during deposition or during a reflow process. In this manner, the solder material 170 may have “bumps” corresponding to pits in the sidewalls of the openings. In some cases, the pits may provide better adhesion of the solder material 170 to the composite layer 110 . Additionally, in some cases, the increased volume of solder material 170 in the opening due to the presence of pits may reduce the resistance of the solder material 170 and thus improve the electrical performance of the package structure 500 .

그다음으로 도 16을 참조하면, 일부 실시예에 따른 패키지 구조물(600)이 도시되어 있다. 패키지 구조물(600)은 상단 패키지(160)를 포함하며, 이는 전술한 상단 패키지(160)와 유사할 수 있다(도 13 참조). 패키지 구조물(600)을 형성하기 위해 상단 패키지(160)는 디바이스 패키지(1200)에 부착된다. 복합층(110) 위에 유전체층(114) 및 금속화 패턴(112)이 형성되지 않는다는 점을 제외하면(도 3 참조), 디바이스 패키지(1200)는, 전술한 디바이스 패키지(1100)와 유사하다(도 9 참조). 따라서, 스루 비아(119) 및 몰딩 물질(130)은 복합층(110) 상에 직접 형성된다. 몰딩 물질(130)의 부분은 복합층(110)의 피팅된 표면의 피트 내부로 연장될 수 있다. 일부 경우, 복합층(110)의 피팅된 표면은 몰딩 물질(130)의 개선된 접착력을 제공할 수 있다. 복합층(110)을 갖는 패키지 구조물을 형성하는 이들 및 다른 변형예는 본 개시의 범위 내에 포함되도록 의도된다.Referring next to FIG. 16 , a package structure 600 is shown in accordance with some embodiments. The package structure 600 includes a top package 160 , which may be similar to the top package 160 described above (see FIG. 13 ). The top package 160 is attached to the device package 1200 to form the package structure 600 . Except that the dielectric layer 114 and the metallization pattern 112 are not formed on the composite layer 110 (see FIG. 3 ), the device package 1200 is similar to the device package 1100 described above ( FIG. 3 ). 9). Accordingly, the through via 119 and the molding material 130 are directly formed on the composite layer 110 . A portion of the molding material 130 may extend into a pit of the fitted surface of the composite layer 110 . In some cases, the fitted surface of the composite layer 110 may provide improved adhesion of the molding material 130 . These and other variations of forming a package structure having a composite layer 110 are intended to be included within the scope of the present disclosure.

실시예들은 이점을 달성할 수 있다. 복합 물질(예컨대, 폴리머 및 충전재)을 포함하는 층 내에 전도성 요소(예컨대, 솔더 물질(170))를 갖는 패키지를 형성함으로써, 패키지의 강성이 개선될 수 있다. 이러한 방식으로, 패키지의 뒤틀림이 감소될 수 있으며, 따라서 뒤틀림과 연관된 균열 또는 박리와 같은 문제가 감소될 수 있다. 또한, 복합 물질은, 피팅된 표면을 갖는 층을 형성할 수 있으며, 이는 다른 층의 복합 물질에 대한 접착력을 개선시킬 수 있고, 따라서, 패키지의 신뢰성 및 안정성을 또한 개선시킨다.Embodiments may achieve this advantage. By forming a package having a conductive element (eg, solder material 170 ) within a layer comprising a composite material (eg, polymer and filler), the stiffness of the package may be improved. In this way, warpage of the package can be reduced, and thus problems such as cracking or peeling associated with warpage can be reduced. In addition, the composite material can form a layer with a fitted surface, which can improve the adhesion of other layers to the composite material, thus also improving the reliability and stability of the package.

한 실시예에서, 방법은, 캐리어 위에 복합 물질층을 형성하는 단계로서, 복합 물질층은 기저 물질 내에 포함된 충전재 물질의 입자를 포함하는, 복합 물질층을 형성하는 단계, 복합 물질층의 제1측 위에 스루 비아 세트를 형성하는 단계, 복합 물질층의 제1측 위에 다이를 부착하는 단계로서, 다이는 스루 비아 세트로부터 이격되는, 다이를 부착하는 단계, 복합 물질층의 제1측 위에 몰딩 물질을 형성하는 단계로서, 몰딩 물질은 다이 및 스루 비아 세트의 스루 비아를 적어도 측방향으로 봉지화하는, 몰딩 물질을 형성하는 단계, 다이 및 몰딩 물질 위에 재분배 구조물을 형성하는 단계로서, 재분배 구조물은 스루 비아에 전기적으로 연결되는, 재분배 구조물을 형성하는 단계, 제1측의 반대측인 복합 물질층의 제2측 내에 개구를 형성하는 단계, 및 개구 내에 전도성 커넥터를 형성하는 단계로서, 전도성 커넥터는 스루 비아에 전기적으로 연결되는, 전도성 커넥터를 형성하는 단계를 포함한다. 한 실시예에서, 충전재 물질의 입자는, 0.5μm와 30μm 사이인 평균 직경을 갖는다. 한 실시예에서, 기저 물질은 폴리머를 포함한다. 한 실시예에서, 충전재 물질은 산화물을 포함한다. 한 실시예에서, 방법은, 복합 물질층 위에 유전체층을 형성하는 단계를 포함하며, 유전체층의 물질은 복합 물질층의 물질과는 상이하고, 스루 비아 세트는 유전체층 상에 형성된다. 한 실시예에서, 방법은, 복합 물질층 상에 유전체층을 형성하기 전에, 복합 물질층 상에 금속화 패턴을 형성하는 단계를 포함한다. 한 실시예에서, 복합 물질층의 제2측 내에 개구를 형성하는 단계는 레이저 드릴링 공정을 포함한다. 한 실시예에서, 복합 물질층의 제2측 내의 개구는, 피팅된 측벽을 갖는다. 한 실시예에서, 전도성 커넥터는 솔더 물질을 포함하며, 복합 물질층 내의 전도성 커넥터의 측벽은, 측방향으로 복합 물질층의 내부로 연장되는 복수의 범프를 포함한다. 한 실시예에서, 몰딩 물질은 복합 물질층의 제1측과 물리적으로 접촉한다. 한 실시예에서, 다이는 복합 물질층의 제1측에 물리적으로 부착된다.In one embodiment, the method comprises forming a layer of composite material over a carrier, the layer of composite material comprising particles of filler material contained within a base material, forming a layer of composite material, a first layer of composite material forming a set of through vias over a side, attaching a die over a first side of the layer of composite material, the die being spaced from the set of through vias, attaching a die, molding material over the first side of the layer of composite material forming a molding material, wherein the molding material at least laterally encapsulates the die and through vias of the set of through vias, forming a redistribution structure over the die and the molding material, the redistribution structure comprising: forming a redistribution structure electrically connected to the via, forming an opening in a second side of the composite material layer opposite the first side, and forming a conductive connector in the opening, wherein the conductive connector is a through via and forming a conductive connector electrically connected to the In one embodiment, the particles of filler material have an average diameter that is between 0.5 μm and 30 μm. In one embodiment, the base material comprises a polymer. In one embodiment, the filler material comprises an oxide. In one embodiment, a method includes forming a dielectric layer over the composite material layer, wherein the dielectric layer has a different material than the composite material layer, and the set of through vias is formed on the dielectric layer. In one embodiment, a method includes forming a metallization pattern on the composite material layer prior to forming the dielectric layer on the composite material layer. In one embodiment, forming the opening in the second side of the composite material layer comprises a laser drilling process. In one embodiment, the opening in the second side of the layer of composite material has a fitted sidewall. In one embodiment, the conductive connector includes a solder material and a sidewall of the conductive connector in the layer of composite material includes a plurality of bumps extending laterally into the layer of composite material. In one embodiment, the molding material is in physical contact with the first side of the composite material layer. In one embodiment, the die is physically attached to the first side of the composite material layer.

한 실시예에서, 방법은, 디바이스 패키지를 형성하는 단계로서, 복합층의 제1 표면 상에 금속화 패턴을 형성하는 단계 - 복합층은 복합 물질을 포함하고 제1 표면은 피팅됨 -, 복합층 및 금속화 패턴 위에 제1 유전체층을 형성하는 단계, 제1 유전체층 위에 있고 금속화 패턴에 전기적으로 연결된 전도성 필라를 형성하는 단계, 제1 유전체층 상에 제1 반도체 디바이스를 배치하는 단계 - 제1 반도체 디바이스는 전도성 필라에 인접하고 전도성 필라로부터 분리됨 -, 봉지재로 제1 반도체 디바이스 및 전도성 필라를 봉지화하는 단계, 및 봉지재 위에 재분배 구조물을 형성하는 단계를 포함하는, 디바이스 패키지를 형성하는 단계, 금속화 패턴을 노출시키기 위해 복합층의 제2 표면 내에 개구를 형성하는 단계, 및 전도성 커넥터를 사용하여 디바이스 패키지에 상단 패키지를 부착하는 단계를 포함하며, 전도성 커넥터는 복합층 내의 개구를 통해 연장된다. 한 실시예에서, 복합층은 10GPa와 50GPa 사이의 영률을 갖는다. 한 실시예에서, 방법은, 디바이스 패키지와 상단 패키지 사이에 언더필을 퇴적시키는 단계를 포함하며, 언더필은 전도성 커넥터를 둘러싸고, 언더필은 복합층의 피팅된 상단 표면의 피트 내부로 연장된다. 한 실시예에서, 디바이스 패키지는 80μm 미만의 휨 거리를 갖는다. 한 실시예에서, 방법은, 디바이스 패키지를 개별화하는 단계를 포함하며, 디바이스 패키지의 측벽 표면은 복수의 피트를 포함한다. 한 실시예에서, 복합층은, 폴리머 물질 내에 포함된 알루미늄 산화물을 포함한다.In one embodiment, a method includes forming a device package, the method comprising: forming a metallization pattern on a first surface of the composite layer, the composite layer comprising a composite material and the first surface fitted; and forming a first dielectric layer over the metallization pattern, forming a conductive pillar over the first dielectric layer and electrically connected to the metallization pattern, disposing a first semiconductor device over the first dielectric layer - a first semiconductor device is adjacent to and separated from the conductive pillar, encapsulating the first semiconductor device and the conductive pillar with an encapsulant, and forming a redistribution structure over the encapsulant. forming an opening in the second surface of the composite layer to expose the pattern of fire; and attaching the top package to the device package using a conductive connector, the conductive connector extending through the opening in the composite layer. In one embodiment, the composite layer has a Young's modulus between 10 GPa and 50 GPa. In one embodiment, a method includes depositing an underfill between a device package and a top package, the underfill surrounding the conductive connector, and the underfill extending into a pit of a fitted top surface of the composite layer. In one embodiment, the device package has a bending distance of less than 80 μm. In one embodiment, a method includes individualizing a device package, wherein a sidewall surface of the device package includes a plurality of pits. In one embodiment, the composite layer includes aluminum oxide incorporated within a polymeric material.

한 실시예에서, 반도체 패키지는, 재분배 구조물 상의 다이 - 다이는 재분배 구조물에 전기적으로 연결됨 -, 다이에 근접하고 재분배 구조물에 전기적으로 연결된 스루 비아, 재분배 구조물 위의 몰딩 물질 - 몰딩 물질은 다이와 스루 비아 사이에 개재됨 -, 및 다이 및 스루 비아 위의 복합층 - 복합층은 재분배 구조물의 반대측인 다이의 일측 위에 있음 - 을 포함하는 하부 패키지, 및 외부 연결부를 포함하는 상단 패키지를 포함하며, 외부 연결부는 복합층을 관통해 하부 패키지에 연결된다. 한 실시예에서, 복합층의 노출된 측벽은, 피팅된 표면을 갖는다. 한 실시예에서, 반도체 패키지는, 복합층과 상단 패키지 사이에서 연장되는 언더필 물질을 포함하며, 언더필 물질과 복합층 사이의 계면은, 피팅된 영역을 포함하는 표면이다.In one embodiment, the semiconductor package comprises a die on the redistribution structure, the die electrically connected to the redistribution structure, a through via proximate the die and electrically connected to the redistribution structure, a molding material over the redistribution structure, the molding material being the die and through vias. a lower package comprising interposed therebetween, and a composite layer over the die and the through via, the composite layer on one side of the die opposite the redistribution structure, and a top package comprising an external connection; is connected to the underlying package through the composite layer. In one embodiment, the exposed sidewalls of the composite layer have a fitted surface. In one embodiment, the semiconductor package includes an underfill material extending between the composite layer and the top package, wherein an interface between the underfill material and the composite layer is a surface comprising a fitted region.

전술한 내용은, 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 동일한 목적을 수행하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 및/또는 본 명세서에 소개된 실시예의 동일한 이점을 달성하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.The foregoing outlines features of several embodiments so that those skilled in the art may better understand aspects of the present disclosure. Those skilled in the art will appreciate that they may readily use the present disclosure as a basis for designing or modifying other processes and structures for carrying out the same purpose and/or as a basis for achieving the same advantages of the embodiments introduced herein. . Moreover, those skilled in the art will recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that various changes, substitutions, and modifications can be made in the present disclosure without departing from the spirit and scope of the present disclosure.

<부기><bookkeeping>

1. 방법에 있어서, 1. A method comprising:

캐리어 위에 복합 물질층을 형성하는 단계로서, 상기 복합 물질층은, 기저 물질 내에 포함된 충전재 물질의 입자를 포함하는, 상기 복합 물질층을 형성하는 단계; forming a layer of composite material over a carrier, said layer of composite material comprising particles of filler material contained within a base material;

상기 복합 물질층의 제1측 위에 스루 비아 세트를 형성하는 단계; forming a set of through vias over the first side of the composite material layer;

상기 복합 물질층의 제1측 위에 다이를 부착하는 단계로서, 상기 다이는 상기 스루 비아 세트로부터 이격되는, 상기 다이를 부착하는 단계; attaching a die over the first side of the composite material layer, the die being spaced from the set of through vias;

상기 복합 물질층의 제1측 위에 몰딩 물질을 형성하는 단계로서, 상기 몰딩 물질은 상기 다이 및 상기 스루 비아 세트의 스루 비아를 적어도 측방향으로 봉지화(encapsulate)하는, 상기 몰딩 물질을 형성하는 단계; forming a molding material over the first side of the composite material layer, wherein the molding material at least laterally encapsulates the through vias of the die and the set of through vias. ;

상기 다이 및 상기 몰딩 물질 위에 재분배 구조물을 형성하는 단계로서, 상기 재분배 구조물은 상기 스루 비아에 전기적으로 연결되는, 상기 재분배 구조물을 형성하는 단계; forming a redistribution structure over the die and the molding material, the redistribution structure electrically connected to the through via;

상기 제1측의 반대측인 상기 복합 물질층의 제2측 내에 개구를 형성하는 단계; 및forming an opening in a second side of the composite material layer opposite the first side; and

상기 개구 내에 전도성 커넥터를 형성하는 단계로서, 상기 전도성 커넥터는 상기 스루 비아에 전기적으로 연결되는, 상기 전도성 커넥터를 형성하는 단계forming a conductive connector in the opening, the conductive connector electrically connected to the through via;

를 포함하는, 방법.A method comprising

2. 제1항에 있어서, 상기 충전재 물질의 입자는, 0.5μm와 30μm 사이인 평균 직경을 갖는, 방법.2. The method of clause 1, wherein the particles of filler material have an average diameter between 0.5 μm and 30 μm.

3. 제1항에 있어서, 상기 기저 물질은 폴리머를 포함하는, 방법.3. The method of clause 1, wherein the base material comprises a polymer.

4. 제1항에 있어서, 상기 충전재 물질은 산화물을 포함하는, 방법.4. The method of clause 1, wherein the filler material comprises an oxide.

5. 제1항에 있어서, 상기 복합 물질층 위에 유전체층을 형성하는 단계를 더 포함하며, 상기 유전체층의 물질은 상기 복합 물질층의 물질과는 상이하고, 상기 스루 비아 세트는 상기 유전체층 상에 형성되는, 방법.5. The method of clause 1, further comprising forming a dielectric layer over the composite material layer, wherein the material of the dielectric layer is different from the material of the composite material layer, and wherein the set of through vias is formed on the dielectric layer. , Way.

6. 제5항에 있어서, 상기 복합 물질층 상에 상기 유전체층을 형성하기 전에, 상기 복합 물질층 상에 금속화 패턴을 형성하는 단계를 더 포함하는, 방법.6. The method of claim 5, further comprising forming a metallization pattern on the composite material layer prior to forming the dielectric layer on the composite material layer.

7. 제1항에 있어서, 상기 복합 물질층의 제2측 내에 개구를 형성하는 단계는 레이저 드릴링 공정을 포함하는, 방법.7. The method of clause 1, wherein forming an opening in the second side of the layer of composite material comprises a laser drilling process.

8. 제1항에 있어서, 상기 복합 물질층의 제2측 내의 상기 개구는, 피팅된(pitted) 측벽을 갖는, 방법.8. The method of clause 1, wherein the opening in the second side of the layer of composite material has a pitted sidewall.

9. 제1항에 있어서, 상기 전도성 커넥터는 솔더 물질을 포함하며, 상기 복합 물질층 내의 상기 전도성 커넥터의 측벽은, 측방향으로 상기 복합 물질층의 내부로 연장되는 복수의 범프를 포함하는, 방법.9. The method of clause 1, wherein the conductive connector comprises a solder material, and wherein a sidewall of the conductive connector in the layer of composite material comprises a plurality of bumps extending laterally into the layer of composite material. .

10. 제1항에 있어서, 상기 몰딩 물질은 상기 복합 물질층의 제1측과 물리적으로 접촉하는, 방법.10. The method of clause 1, wherein the molding material is in physical contact with the first side of the layer of composite material.

11. 제1항에 있어서, 상기 다이는 상기 복합 물질층의 제1측에 물리적으로 부착되는, 방법.11. The method of clause 1, wherein the die is physically attached to the first side of the layer of composite material.

12. 방법에 있어서, 12. A method comprising:

디바이스 패키지를 형성하는 단계로서, forming a device package, comprising:

복합층의 제1 표면 상에 금속화 패턴을 형성하는 단계 - 상기 복합층은 복합 물질을 포함하고 상기 제1 표면은 피팅됨 -; forming a metallization pattern on a first surface of the composite layer, wherein the composite layer comprises a composite material and the first surface is fitted;

상기 복합층 및 상기 금속화 패턴 위에 제1 유전체층을 형성하는 단계; forming a first dielectric layer over the composite layer and the metallization pattern;

상기 제1 유전체층 위에 있고 상기 금속화 패턴에 전기적으로 연결된 전도성 필라를 형성하는 단계; forming a conductive pillar over the first dielectric layer and electrically connected to the metallization pattern;

상기 제1 유전체층 상에 제1 반도체 디바이스를 배치하는 단계 - 상기 제1 반도체 디바이스는 상기 전도성 필라에 인접하고 상기 전도성 필라로부터 분리됨 -; disposing a first semiconductor device on the first dielectric layer, wherein the first semiconductor device is adjacent and separated from the conductive pillar;

봉지재로 상기 제1 반도체 디바이스 및 상기 전도성 필라를 봉지화하는 단계; 및 encapsulating the first semiconductor device and the conductive pillar with an encapsulant; and

상기 봉지재 위에 재분배 구조물을 형성하는 단계 forming a redistribution structure on the encapsulant

를 포함하는, 상기 디바이스 패키지를 형성하는 단계; Forming the device package comprising a;

상기 금속화 패턴을 노출시키기 위해 상기 복합층의 제2 표면 내에 개구를 형성하는 단계; 및 forming an opening in the second surface of the composite layer to expose the metallization pattern; and

전도성 커넥터를 사용하여 상기 디바이스 패키지에 상단 패키지를 부착하는 단계attaching the top package to the device package using a conductive connector;

를 포함하며, 상기 전도성 커넥터는 상기 복합층 내의 상기 개구를 통해 연장되는, wherein the conductive connector extends through the opening in the composite layer;

방법.Way.

13. 제12항에 있어서, 상기 복합층은 10GPa와 50GPa 사이의 영률을 갖는, 방법.13. The method of clause 12, wherein the composite layer has a Young's modulus between 10 GPa and 50 GPa.

14. 제12항에 있어서, 상기 디바이스 패키지와 상기 상단 패키지 사이에 언더필(underfill)을 퇴적시키는 단계를 더 포함하며, 상기 언더필은 상기 전도성 커넥터를 둘러싸고, 상기 언더필은 상기 복합층의 피팅된 상단 표면의 피트(pit) 내부로 연장되는, 방법.14. The method of clause 12, further comprising depositing an underfill between the device package and the top package, the underfill surrounding the conductive connector, the underfill being a fitted top surface of the composite layer. extending into a pit of

15. 제12항에 있어서, 상기 디바이스 패키지는 80μm 미만의 휨 거리를 갖는, 방법.15. The method of clause 12, wherein the device package has a bending distance of less than 80 μm.

16. 제12항에 있어서, 상기 디바이스 패키지를 개별화(singulate)하는 단계를 더 포함하며, 상기 디바이스 패키지의 측벽 표면은 복수의 피트를 포함하는, 방법.16. The method of clause 12, further comprising singulating the device package, wherein a sidewall surface of the device package comprises a plurality of pits.

17. 제12항에 있어서, 상기 복합층은, 폴리머 물질 내에 포함된 알루미늄 산화물을 포함하는, 방법.17. The method of clause 12, wherein the composite layer comprises aluminum oxide incorporated in a polymeric material.

18. 반도체 패키지에 있어서, 18. A semiconductor package comprising:

하부 패키지로서, As a subpackage,

재분배 구조물 상의 다이 - 상기 다이는 상기 재분배 구조물에 전기적으로 연결됨 -; a die on the redistribution structure, the die electrically connected to the redistribution structure;

상기 다이에 근접하고 상기 재분배 구조물에 전기적으로 연결된 스루 비아; a through via proximate the die and electrically connected to the redistribution structure;

상기 재분배 구조물 위의 몰딩 물질 - 상기 몰딩 물질은 상기 다이와 상기 스루 비아 사이에 개재됨 -; 및 a molding material over the redistribution structure, the molding material interposed between the die and the through via; and

상기 다이 및 상기 스루 비아 위의 복합층 - 상기 복합층은 상기 재분배 구조물의 반대측인 상기 다이의 일측 위에 있음 -a composite layer over the die and the through via, the composite layer on one side of the die opposite the redistribution structure;

을 포함하는, 상기 하부 패키지; 및 Containing, the lower package; and

외부 연결부를 포함하는 상단 패키지를 포함하며, 상기 외부 연결부는 상기 복합층을 관통해 상기 하부 패키지에 연결되는, 반도체 패키지.A semiconductor package comprising: an upper package including an external connection, wherein the external connection is connected to the lower package through the composite layer.

19. 제18항에 있어서, 상기 복합층의 노출된 측벽은, 피팅된 표면을 갖는, 반도체 패키지.19. The semiconductor package of clause 18, wherein the exposed sidewalls of the composite layer have a fitted surface.

20. 제19항에 있어서, 상기 복합층과 상기 상단 패키지 사이에서 연장되는 언더필 물질을 더 포함하며, 상기 언더필 물질과 상기 복합층 사이의 계면은, 피팅된 영역을 포함하는 표면인, 반도체 패키지.20. The semiconductor package of clause 19, further comprising an underfill material extending between the composite layer and the top package, wherein an interface between the underfill material and the composite layer is a surface comprising a fitted region.

Claims (10)

방법에 있어서,
캐리어 위에 복합 물질층을 형성하는 단계로서, 상기 복합 물질층은 기저 물질 내에 포함된 충전재 물질의 입자를 포함하고, 상기 복합 물질층의 제1측은 피팅된(pitted) 것인, 상기 복합 물질층을 형성하는 단계;
상기 복합 물질층의 상기 제1측 위에 스루 비아 세트를 형성하는 단계;
상기 복합 물질층의 상기 제1측 위에 다이를 부착하는 단계로서, 상기 다이는 상기 스루 비아 세트로부터 이격되는 것인, 상기 다이를 부착하는 단계;
상기 복합 물질층의 상기 제1측 위에 몰딩 물질을 형성하는 단계로서, 상기 몰딩 물질은 상기 다이 및 상기 스루 비아 세트의 스루 비아를 적어도 측방향으로 봉지화(encapsulate)하는 것인, 상기 몰딩 물질을 형성하는 단계;
상기 다이 및 상기 몰딩 물질 위에 재분배 구조물을 형성하는 단계로서, 상기 재분배 구조물은 상기 스루 비아에 전기적으로 연결되는 것인, 상기 재분배 구조물을 형성하는 단계;
상기 제1측의 반대측인 상기 복합 물질층의 제2측 내에 개구를 형성하는 단계; 및
상기 개구 내에 전도성 커넥터를 형성하는 단계로서, 상기 전도성 커넥터는 상기 스루 비아에 전기적으로 연결되는 것인, 상기 전도성 커넥터를 형성하는 단계
를 포함하는, 방법.In the method,
forming a layer of composite material over a carrier, the layer of composite material comprising particles of filler material contained within a base material, the first side of the layer of composite material being pitted; forming;
forming a set of through vias over the first side of the composite material layer;
attaching a die over the first side of the composite material layer, the die being spaced from the set of through vias;
forming a molding material over the first side of the composite material layer, wherein the molding material at least laterally encapsulates the through vias of the die and the set of through vias. forming;
forming a redistribution structure over the die and the molding material, wherein the redistribution structure is electrically connected to the through via;
forming an opening in a second side of the composite material layer opposite the first side; and
forming a conductive connector in the opening, wherein the conductive connector is electrically connected to the through via
A method comprising 제1항에 있어서,
상기 복합 물질층 위에 유전체층을 형성하는 단계를 더 포함하며, 상기 유전체층의 물질은 상기 복합 물질층의 물질과는 상이하고, 상기 스루 비아 세트는 상기 유전체층 상에 형성되는 것인, 방법.According to claim 1,
and forming a dielectric layer over the composite material layer, wherein the material of the dielectric layer is different from the material of the composite material layer and the set of through vias is formed on the dielectric layer. 제1항에 있어서,
상기 복합 물질층의 상기 제2측 내의 상기 개구는, 피팅된 측벽을 갖는 것인, 방법.According to claim 1,
and the opening in the second side of the layer of composite material has a fitted sidewall. 제1항에 있어서,
상기 전도성 커넥터는 솔더 물질을 포함하며, 상기 복합 물질층 내의 상기 전도성 커넥터의 측벽은, 측방향으로 상기 복합 물질층의 내부로 연장되는 복수의 범프를 포함하는 것인, 방법.According to claim 1,
wherein the conductive connector includes solder material, and wherein a sidewall of the conductive connector in the layer of composite material includes a plurality of bumps extending laterally into the layer of composite material. 방법에 있어서,
디바이스 패키지를 형성하는 단계로서,
복합층의 제1 표면 상에 금속화 패턴을 형성하는 단계 - 상기 복합층은 복합 물질을 포함하고 상기 제1 표면은 피팅됨 - ;
상기 복합층 및 상기 금속화 패턴 위에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 위에 있고 상기 금속화 패턴에 전기적으로 연결된 전도성 필라를 형성하는 단계;
상기 제1 유전체층 상에 제1 반도체 디바이스를 배치하는 단계 - 상기 제1 반도체 디바이스는 상기 전도성 필라에 인접하고 상기 전도성 필라로부터 분리됨 - ;
봉지재(encapsulant)로 상기 제1 반도체 디바이스 및 상기 전도성 필라를 봉지화하는 단계; 및
상기 봉지재 위에 재분배 구조물을 형성하는 단계
를 포함하는, 상기 디바이스 패키지를 형성하는 단계;
상기 금속화 패턴을 노출시키기 위해 상기 복합층의 제2 표면 내에 개구를 형성하는 단계; 및
전도성 커넥터를 사용하여 상기 디바이스 패키지에 상단 패키지를 부착하는 단계
를 포함하며,
상기 전도성 커넥터는 상기 복합층 내의 상기 개구를 통해 연장되는 것인, 방법.In the method,
forming a device package, comprising:
forming a metallization pattern on a first surface of the composite layer, wherein the composite layer comprises a composite material and the first surface is fitted;
forming a first dielectric layer over the composite layer and the metallization pattern;
forming a conductive pillar over the first dielectric layer and electrically connected to the metallization pattern;
disposing a first semiconductor device on the first dielectric layer, wherein the first semiconductor device is adjacent and separated from the conductive pillar;
encapsulating the first semiconductor device and the conductive pillar with an encapsulant; and
forming a redistribution structure on the encapsulant
Forming the device package comprising a;
forming an opening in the second surface of the composite layer to expose the metallization pattern; and
attaching the top package to the device package using a conductive connector;
includes,
and the conductive connector extends through the opening in the composite layer. 제5항에 있어서,
상기 디바이스 패키지와 상기 상단 패키지 사이에 언더필(underfill)을 퇴적시키는 단계를 더 포함하며, 상기 언더필은 상기 전도성 커넥터를 둘러싸고, 상기 언더필은 상기 복합층의 피팅된 상단 표면의 피트(pit) 내부로 연장되는 것인, 방법.6. The method of claim 5,
depositing an underfill between the device package and the top package, the underfill surrounding the conductive connector, the underfill extending into a pit of a fitted top surface of the composite layer How to be. 제5항에 있어서,
상기 디바이스 패키지를 개별화(singulate)하는 단계를 더 포함하며, 상기 디바이스 패키지의 측벽 표면은 복수의 피트를 포함하는 것인, 방법.6. The method of claim 5,
and singulates the device package, wherein a sidewall surface of the device package comprises a plurality of pits. 반도체 패키지에 있어서,
하부 패키지로서,
재분배 구조물 상의 다이 - 상기 다이는 상기 재분배 구조물에 전기적으로 연결됨 - ;
상기 다이에 근접하고 상기 재분배 구조물에 전기적으로 연결된 스루 비아;
상기 재분배 구조물 위의 몰딩 물질 - 상기 몰딩 물질은 상기 다이와 상기 스루 비아 사이에 개재됨 - ; 및
상기 다이 및 상기 스루 비아 위의 복합층 - 상기 복합층은 상기 재분배 구조물의 반대측인 상기 다이의 일측 위에 있음 -
을 포함하는, 상기 하부 패키지; 및
외부 연결부를 포함하는 상단 패키지
를 포함하며,
상기 외부 연결부는 상기 복합층을 관통해 상기 하부 패키지에 연결되고, 상기 복합층의 표면은 피팅된 영역을 포함하는 것인, 반도체 패키지.In the semiconductor package,
As a subpackage,
a die on the redistribution structure, the die electrically connected to the redistribution structure;
a through via proximate the die and electrically connected to the redistribution structure;
a molding material over the redistribution structure, the molding material interposed between the die and the through via; and
a composite layer over the die and the through via, the composite layer on one side of the die opposite the redistribution structure;
Containing, the lower package; and
Top package with external connections
includes,
and the external connection is connected to the lower package through the composite layer, and the surface of the composite layer includes a fitted region. 반도체 패키지에 있어서,
하부 패키지로서,
재분배 구조물 상의 다이 - 상기 다이는 상기 재분배 구조물에 전기적으로 연결됨 - ;
상기 다이에 근접하고 상기 재분배 구조물에 전기적으로 연결된 스루 비아;
상기 재분배 구조물 위의 몰딩 물질 - 상기 몰딩 물질은 상기 다이와 상기 스루 비아 사이에 개재됨 - ; 및
상기 다이 및 상기 스루 비아 위의 복합층 - 상기 복합층은 상기 재분배 구조물의 반대측인 상기 다이의 일측 위에 있음 -
을 포함하는, 상기 하부 패키지; 및
외부 연결부를 포함하는 상단 패키지
를 포함하며,
상기 외부 연결부는 상기 복합층을 관통해 상기 하부 패키지에 연결되고, 상기 복합층의 노출된 측벽은 피팅된 표면을 갖는 것인, 반도체 패키지.In the semiconductor package,
As a subpackage,
a die on the redistribution structure, the die electrically connected to the redistribution structure;
a through via proximate the die and electrically connected to the redistribution structure;
a molding material over the redistribution structure, the molding material interposed between the die and the through via; and
a composite layer over the die and the through via, the composite layer on one side of the die opposite the redistribution structure;
Containing, the lower package; and
Top package with external connections
includes,
and the external connection passes through the composite layer and connects to the underlying package, wherein the exposed sidewalls of the composite layer have a fitted surface. 제9항에 있어서,
상기 복합층과 상기 상단 패키지 사이에서 연장되는 언더필 물질을 더 포함하며, 상기 언더필 물질과 상기 복합층 사이의 계면은, 피팅된 영역을 포함하는 표면인 것인, 반도체 패키지.10. The method of claim 9,
and an underfill material extending between the composite layer and the top package, wherein an interface between the underfill material and the composite layer is a surface comprising a fitted region.
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