JP6247280B2 - 強誘電性ランダムアクセスメモリ（ｆｒａｍ）レイアウト装置及び方法 - Google Patents

Description

本願は、概して強誘電性ランダムアクセスメモリ（ＦＲＡＭ）に関し、更に特定して言えば、ＦＲＡＭレイアウトのための装置及び方法に関連する。

メモリコンパイラは、スタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）を設計する際に一般的に用いられる。これらのメモリコンパイラがあれば、メモリ（即ち、ＤＲＡＭ又はＳＲＡＭアレイ）及びこのようなメモリのためのレイアウトを自動で生成し得るコンピュータシステム又はパーソナルコンピュータ（ＰＣ）に対する設計基準をユーザーが入力することができ、これは、ＳＲＡＭ又はＤＲＡＭを含む集積回路（ＩＣ）を設計する際のオーバーヘッドを著しく低減する。一方、ＦＲＡＭは、コンパイラにおいて用いるのに概して適していない設計における複雑性のため、コンパイラを用いて設計されておらず、その結果、ＦＲＡＭは従来、カスタム設計の焦点となっており、これには時間がかかり、労力を要する。従って、ＦＲＡＭコンパイラが求められている。

従来のシステム及び／又は回路の幾つかの例が、下記文献に記載されている。
米国特許番号第７，４６１，３７１号 米国特許公開番号２００５／００８８８８７ 米国特許公開番号２０１０／０２２６１６２

本発明の態様が或る装置を提供する。

記述される実施例において、この装置は、第１のアレイセグメント、第２のアレイセグメント、感知回路、第１のプレートドライバ、第２のプレートドライバ、第１のローインタフェース回路、第２のローインタフェース回路、ワードラインブースト回路、入力／出力（１０）バス、誤り訂正符号（ＥＣＣ）論理回路、及びコントローラを含む。第１のアレイセグメントは、ローの第１のセット及びコラムの第１のセットに配列される強誘電性メモリセルの第１のアレイであって、ローの第１のセットからの各ローが、ビットラインの第１のセットからの少なくとも１つのビットライン及びプレートラインの第１のセットからの少なくとも１つのプレートラインに関連付けられ、コラムの第１のセットからの各コラムが、ワードラインの第１のセットからの少なくとも１つのワードラインに関連付けられる、強誘電性メモリセルの第１のアレイと、ビットラインセルの第１のセットであって、各ビットラインが、ビットラインの第１のセットの少なくとも１つのビットラインに結合される、ビットラインの第１のセットセルとを有する。第２のアレイセグメントは、ローの第２のセット及びコラムの第２のセットに配列される強誘電性メモリセルの第２のアレイであって、ローの第２のセットからの各ローが、ビットラインの第２のセットからの少なくとも１つのビットライン及びプレートラインの第２のセットからの少なくとも１つのプレートラインに関連付けられ、コラムの第２のセットからの各コラムが、ワードラインの第２のセットからの少なくとも１つのワードラインに関連付けられる、強誘電性メモリセルの第２のアレイと、ビットラインセルの第２のセットであって、各ビットラインが、ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、ビットラインの第２のセットセルとを有する。感知回路は、第１のアレイセグメントと第２のアレイセグメントとの間に位置し、感知回路は複数の感知増幅器を含み、各感知増幅器が、ビットラインの第１のセットからの少なくとも１つのビットラインに結合され、ビットラインの第２のセットからの少なくとも１つのビットラインに結合される。第１のプレートドライバは、プレートラインの第１のセットからの各プレートラインに結合され、且つ、第１のアレイセグメントに実質的に隣接して位置する。第２のプレートドライバは、プレートラインの第２のセットからの各プレートラインに結合され、且つ、第２のアレイセグメントに実質的に隣接して位置する。第１のローインタフェース回路は、ワードラインの第１のセットからの各ワードラインに結合され、且つ、第１のプレートラインドライバ及び第１のアレイセグメントの少なくとも１つに実質的に隣接して位置する。第２のローインタフェース回路は、ワードラインの第２のセットからの各ワードラインに結合され、且つ、第２のプレートラインドライバ及び第２のアレイセグメントの少なくとも１つに実質的に隣接して位置する。ワードラインブースト回路は、第１及び第２のローインタフェース回路に結合され、且つ、第１及び第２のローインタフェース回路間にある。入力／出力（１０）バスは、各感知増幅器に結合され、且つ、第１及び第２のアレイセグメントの少なくとも１つに実質的に隣接して位置する。誤り訂正符号（ＥＣＣ）論理回路は、ＩＯバスに結合され、ＩＯバスに実質的に隣接する。コントローラは、ＩＯバス、ＥＣＣ論理回路、感知回路、第１のローインタフェース回路、及び第２のローインタフェース回路に結合されるコントローラであって、第１及び第２のローインタフェース回路、ＩＯバス、及びＥＣＣ論理回路の少なくとも１つに実質的に隣接する。

特定の実施例において、各ビットラインセルはプリチャージ回路を含み得る。各ビットラインセルは一対のビットラインに結合され得、各ビットラインセルは、ビットラインのその対に結合されるプリチャージ回路と、プリチャージ回路及びその感知増幅器に結合されるマルチプレクサであって、コントローラにより制御されるマルチプレクサとを更に含む。また、ビットラインの第１及び第２のセットからの各ビットラインは、トゥルービットライン及びコンプリメントビットラインを更に含み得る。各強誘電性メモリセルは、そのドレインでそのトゥルービットラインに及びそのゲートでそのワードラインに結合される第１のＭＯＳトランジスタ、第１のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第１の強誘電性キャパシタ、そのドレインでそのコンプリメントビットラインに及びそのゲートでそのワードラインに結合される第２のＭＯＳトランジスタ、及び第２のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第２の強誘電性キャパシタを更に含み得る。

特定の実施例において、ＥＣＣ論理回路は、感知回路から未訂正読み取りを受け取るように結合される複数のシンドローム生成器、複数の誤り訂正回路、及び複数の誤り訂正パリティ回路を更に含み得る。複数の誤り訂正回路及び複数の誤り訂正パリティ回路は、訂正された読み取りを生成するように複数のシンドローム生成器に結合される。

特定の実施例において、第１のローインタフェース回路は第１のアレイセグメントに隣接し得、第２のローインタフェース回路は第２のアレイセグメントに隣接し得る。

本発明の別の態様が、非一時的（non-transitory）ストレージ媒体上に埋め込まれ、プロセッサにより実行可能な、強誘電性ランダムアクセスメモリ（ＦＲＡＭ）のためのレイアウトを生成するためのコンピュータプログラムを提供する。

記述される実施例において、このコンピュータプログラムは、ＦＲＡＭ仕様を受け取るためのコンピュータ符号、非一時的ストレージ媒体からのＦＲＡＭフロアプラン及び設計ルールをリトリーブするためのコンピュータ符号、及びＦＲＡＭ仕様及び設計ルールに基づいてＦＲＡＭのためのレイアウトをアセンブルするためのコンピュータ符号を含む。

特定の実施例において、ＦＲＡＭ仕様は、ワードサイズ、ビット長、バイトサイズ、及びアレイセグメントレイアウトを更に含み得る。設計ルールは、ローインタフェース回路要素をレイアウトの一端に沿って置くためのコンピュータ符号、及びコントローラをレイアウトの１つのコーナーに置くためのコンピュータ符号を更に含み得、コントローラはローインタフェース回路要素に実質的に隣接する。フロアプランは、共有回路及びスケーラブル回路を更に含み得る。

別の態様において、レイアウトを有するＦＲＡＭが提供される。

記述される実施例において、ＦＲＡＭは、共有回路、及び複数のスケーラブル回路を含む。共有回路は、レイアウトの端部に沿って位置するローインタフェース回路要素と、ローインタフェース回路要素に結合され、且つ、ローインタフェース回路要素に実質的に隣接し、且つ、レイアウトのコーナーに位置するコントローラとを有する。複数のスケーラブル回路は、ローインタフェース回路要素に隣接するアレイに配列される。各スケーラブル回路は、ビットラインの第１のセットと、ビットラインの第２のセットと、ワードラインの第１のセットであって、ワードラインの第１のセットからの各ワードラインがローインタフェース回路要素に結合される、ワードラインの第１のセットと、ワードラインの第２のセットであって、ワードラインの第２のセットからの各ワードラインがローインタフェース回路要素に結合される、ワードラインの第２のセットと、プレートラインの第１のセットと、プレートラインの第２のセットと、ローの第１のセット及びコラムの第１のセットに配列されるＦＲＡＭセルの第１のセットであって、ＦＲＡＭセルの第１のセットからの各ＦＲＡＭセルが、ビットラインの第１のセットからの少なくとも１つのビットラインと、ワードラインの第１のセットからの少なくとも１つのワードラインと、プレートラインの第１のセットからの少なくとも１つのプレートラインとに結合される、ＦＲＡＭセルの第１のセットと、ローの第２のセット及びコラムの第２のセットに配列されるＦＲＡＭセルの第２のセットであって、ＦＲＡＭセルの第２のセットからの各ＦＲＡＭセルが、ビットラインの第２のセットからの少なくとも１つのビットラインと、ワードラインの第２のセットからの少なくとも１つのワードラインと、プレートラインの第２のセットからの少なくとも１つのプレートラインとに結合される、ＦＲＡＭセルの第２のセットと、ビットラインセルの第１のセットであって、各ビットラインがビットラインの第１のセットからの少なくとも１つのビットラインに結合される、ビットラインセルの第１のセットと、ビットラインセルの第２のセットであって、各ビットラインがビットラインの第２のセットからの少なくとも１つのビットラインに結合される、ビットラインセルの第２のセットと、複数の感知増幅器であって、各感知増幅器がビットラインの第１のセットからの少なくとも１つのビットラインに結合され、それがビットラインの第２のセットからの少なくとも１つのビットラインに結合され、各感知増幅器がＦＲＡＭセルの第１及び第２のセット間に位置する、複数の感知増幅器と、第１のプレートドライバであって、プレートラインの第１のセットからの各プレートラインに結合され、且つ、ＦＲＡＭセルの第１のセットに実質的に隣接して位置する、第１のプレートドライバと、第２のプレートドライバであって、プレートラインの第２のセットからの各プレートラインに結合され、且つ、ＦＲＡＭセルの第２のセットに実質的に隣接して位置する、第２のプレートドライバと、ＩＯバスであって、各感知増幅器に結合され、且つ、ＦＲＡＭセルの第１及び第２のセットの少なくとも１つに実質的に隣接して位置する、ＩＯバスと、ＩＯバスに結合され、前記ＩＯバスに実質的に隣接する、ＥＣＣ論理回路とを含む。

特定の実施例において、ビットラインの第１のセットは更に、トゥルービットラインの第１のセット及びコンプリメントビットラインの第１のセットを更に含み得、ビットラインの第２のセットは、トゥルービットラインの第２のセット及びコンプリメントビットラインの第２のセットを含み得る。ＦＲＡＭセルの第１及び第２のセットからの各ＦＲＡＭセルは、そのドレインでそのトゥルービットラインに及びそのゲートでそのワードラインに結合される第１のＮＭＯＳトランジスタ、第１のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第１の強誘電性キャパシタ、そのドレインでそのコンプリメントビットラインに及びそのゲートでそのワードラインに結合される第２のＮＭＯＳトランジスタ、及び第２のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第２の強誘電性キャパシタを更に含み得る。ビットラインセルの第１及び第２のセットからの各ビットラインセルは、ＦＲＡＭセルのその関連するセットにおける２つの隣接するローからのトゥルー及びコンプリメントビットラインに結合されるプリチャージ回路と、プリチャージ回路及びその感知増幅器に結合されるマルチプレクサであって、コントローラにより制御される、マルチプレクサとを更に含み得る。ローインタフェース回路要素は、アレイのローにおけるＦＲＡＭセルの各第１のセットに結合される第１のロードライバ、第１のロードライバに結合される第１のローデコーダ、アレイのローにおけるＦＲＡＭセルの各第２のセットに結合される第２のロードライバ、第２のロードライバに結合される第２のローデコーダ、及び第１及び第２のロードライバに結合され、且つ、第１及び第２のロードライバ間に位置するワードラインブースト回路を更に含み得る。

特定の実施例において、ＥＣＣ論理回路は更に、その感知回路からの未訂正読み取りを受け取るように結合される複数のシンドローム生成器、複数の誤り訂正回路、及び複数の誤り訂正パリティ回路を更に含み得る。複数の誤り訂正回路及び複数の誤り訂正パリティ回路は、訂正された読み取りを生成するように複数のシンドローム生成器に結合される。第１及び第２のロードライバの各々はローシフト回路を更に含み得る。ＦＲＡＭのためのビット長は、６４ビットであり得る。アレイは、１０２４、２０４８、２０４８、４０９６、４０９６、４０９６、８１９２、８１９２、及び１６３８４のそれぞれのワードサイズを有し、８ｋｂ、１６ｋｂ、１６ｋｂ、３２ｋｂ、３２ｋｂ、３２ｋｂ、６４ｋｂ、６４ｋｂ、及び１２８ｋｂのそれぞれのサイズを有する、スケーラブル回路の１×２アレイ、スケーラブル回路の１×４アレイ、スケーラブル回路の２×２アレイ、スケーラブル回路の１×８アレイ、スケーラブル回路の２×４アレイ、スケーラブル回路の４×２アレイ、スケーラブル回路の２×８アレイ、スケーラブル回路の４×４アレイ、及びスケーラブル回路の４×８アレイの一つである。

図１は、コンピュータシステムの一例の図である。

図２は、図１のコンピュータシステム上で用いることができる、本発明に従ったＦＲＡＭコンパイラの一例の図である。

図３は、ＦＲＡＭフロアプランの一例の図である。

図４は、図３のＦＲＡＭセルの一例の図である。

図５は、図３のビットラインセルの一例の図である。

図６は、図３の感知増幅器の一例の図である。

図７は、図３のアレイセグメントのためのローシフトの一例の図である。

図８は、図３のロードライバにおいて用いられるローシフト回路の一例の図である。

図９は、図３のアレイセグメントのためのコラムシフトの一例の図である。

図１０は、図３の誤り訂正符号（ＥＣＣ）論理回路の一例の図である。

図１１は、図３のフロアプランを用いる図２のコンパイラにより生成されるＦＲＡＭメモリ回路の例の図である。 図１２は、図３のフロアプランを用いる図２のコンパイラにより生成されるＦＲＡＭメモリ回路の例の図である。 図１３は、図３のフロアプランを用いる図２のコンパイラにより生成されるＦＲＡＭメモリ回路の例の図である。 図１４は、図３のフロアプランを用いる図２のコンパイラにより生成されるＦＲＡＭメモリ回路の例の図である。

コンピュータネットワーク１００を図１に図示する。ネットワーク１００は概して、パーソナルコンピュータ（ＰＣ）又は端子１０２‐１〜１０２‐Ｎ、パケットスイッチングネットワーク１０４、及び大規模演算コンピュータ１０６を含む。これらのコンピュータ１０２−１〜１０２−Ｎ及び１０６の各々は、１つ又は複数のプロセッサ及びストレージ媒体（ランダムアクセスメモリ及びハードディスクドライブなど）を含み、プロセッサは、ストレージ媒体にストアされる、コンピュータプログラムコード又はソフトウエア命令を実行し得る。回路コンパイラ（これらは、概してコンピュータコード又はソフトウエア命令である）は、概して多くの形式を取り、ＰＣ１０２‐１〜１０２‐Ｎの１つ又は複数上で又はネットワーク１０４を介して、動作し得るか或いは実行されるべきである。

図２は、ＦＲＡＭコンパイラ２０４の一般化された図を図示する。コンパイラ２０４は概して、ＦＲＡＭメモリ回路のためのレイアウトを生成するようにコンピュータネットワーク１００上で１つ又は複数のコンピュータ１０２‐１〜１０２‐Ｎ及び１０６を介して動作する。典型的に、ユーザーが、ＦＲＡＭ仕様（ワードサイズ、ビット長、総サイズ、及びレイアウトアスペクト比など）を定義することができる。エンジン２０６は、ストレージ媒体２０８（ハードディスクドライブなど）からリトリーブされたＦＲＡＭフロアプラン２１０をリトリーブすることができ、ＦＲＡＭ仕様２０２及び設計ルール２１２に基づいて、エンジン２０６は、結果２１８としてＦＲＡＭメモリ（概して集積回路又はＩＣに用いるための）を形成することができる。

フロアプラン２１０（この一例を図３において見ることができる）は、ＦＲＡＭメモリのための一般的な配置を説明し得る。図３の例において図示するように、フロアプラン２１０は、２つの構成要素、共有回路３０１及びスケーラブル回路３０３、を有する。共有回路３０１は概して、スケーラブル回路３０３間で共有され得る回路で形成され（及びこれは、部分的に、設計ルール２１２により記載され得る）、一方、スケーラブル回路３０３は、所望のサイズ、アスペクト比などを達成するように拡張され得る。図３（これは、最小寸法とされたＦＲＡＭメモリ回路の一例を示す）に示した例において、共有回路３０１は、１つのコーナーにおけるコントローラ３２２を備えて一端に沿って位置し、ローインタフェース回路要素（即ち、上側および下側アレイセグメント３１０‐１及び３１０‐２及びワードラインブースト回路３１６に対するローインタフェース回路）がコントローラ３２２に実質的に隣接している。各ローデコーダ３０２‐１及び３０２‐２及びロードライバ３０４‐１及び３０４‐１（これらのローインタフェース回路に対する）は、水平に拡張される任意の数のアレイセグメント（即ち、３１０‐１及び３１０‐２）に対するローを駆動するために用いることができる。スケーラブル回路３０３は、例えば、感知回路３１４（これは例えば感知増幅器３２８を含む）を共有し（及びそれに実質的に隣接し）、且つ、入力／出力（ＩＯ）バス３１８及びＥＣＣ論理回路３２０を共有する、アレイセグメント３１０‐１及び３１０‐２の対（これらは、概してセルアレイ３１１‐１及び３１１‐２及びビットライン回路３１２‐１及び３１２‐２である）で概して形成され得る。セルアレイ３１１‐１及び３１１‐２（これらは例えば３２ビット幅とし得る）はまた概して、ロー及びコラムのアレイに配列されるＦＲＡＭセル３２４、及びビットライン回路３１２‐１及び３１２‐２を含み、及び概してビットラインセル３２６を含む。各セルアレイ３１１−１及び３１１−２に関連付けられるプレートドライバ３０８−１及び３０８−２もある。

ＦＲＡＭセル３２４の一例を図４に図示する。図示するように、ＦＲＡＭセル３２４は概して、それぞれ、トゥルー及びコンプリメントビットラインＢＬ及び
に結合されるトランジスタＱ１及びＱ２（これらは、図示するように、ＮＭＯＳトランジスタである）で形成される。トランジスタＱ１及びＱ２はまた、概してそのプレートラインドライバ（即ち、３０８‐１又は３０８‐２）に結合されるプレートラインＰＬを共有し、そのロードライバ（即ち、３０４‐１又は３０４‐２）に概して結合されるワードラインＷＬを共有する。これらのトランジスタＱ１及びＱ２はその後、強誘電性キャパシタＣ１及びＣ２の状態の読み取りにおいて又は強誘電性キャパシタＣ１及びＣ２の状態の書き込みにおいて制御又はアシストするために用いられ得る。

ビットライン回路（即ち、３１２‐１及び３１２‐２）があるため、ビットラインセル３２６がトゥルー及びコンプリメントビットラインＢＬ及び
の複数のセットにより共有されることが望ましい可能性があるが、トゥルー及びコンプリメントビットラインＢＬ及び
の各セットに対して１つのビットラインセル３２６を用いることが可能である。図５の例において図示するように、一対のトゥルー及びコンプリメントビットラインＢＬ１／
及びＢＬ２／
がビットラインセル３２４を共有する。この例では、ビットラインセル３２４は概して、プリチャージ回路４０２（これは概してトランジスタＱ３〜Ｑ８を含む）、回復回路４０４（これは概してトランジスタＱ９〜Ｑ２０を含む）、及びマルチプレクサ又はＭＵＸ４０６（これは概してトランジスタＱ２１〜Ｑ２４を含む）を含む。プリチャージ回路４０２は概して、プリチャージ信号ＰＲＥを用いてコントローラ３２２により制御され、ビットラインＢＬ１、ＢＬ２、
、及び
をプリチャージし得るようにレールＶＤＤに結合される。回復回路４０４（これは概して何らかのテスト機能性を提供し得る）は概して、制御信号ＣＮＴＬでコントローラ３２２により制御され、レールＶＳＳに結合される。ＭＵＸ４０６は、選択信号ＳＥＬＥＣＴでコントローラ３２２により制御され、ＭＵＸ４０６は、出力ビットラインＢＬO及び
上でトゥルー及びコンプリメントビットラインＢＬ１及び
又はトゥルー及びコンプリメントビットラインＢＬ２及び
からの状態を出力し得る。

典型的に、感知増幅器３２８が、図６の例において図示するように、ビットライン回路３１２‐１及び３１２‐２の対の各々からのビットラインセル３２４に結合される。感知増幅器３２８は概してトランジスタＱ２５〜Ｑ２８で構成され、感知増幅器３２８は、通常、コントローラ３２２により提供される感知イネーブル信号ＳＥ（及びそのコンプリメント又は反転信号
）に基づいてイネーブル及びディセーブルされる。感知増幅器３２８はまた、読み取り／書き込み信号ＲＷ（これも、概してコントローラ３２２により提供される）の状態に基づいて読み取り及び書き込みオペレーションの一部を実施することができ、ビットラインＢＬＯ及び
は、信号ＰＲＣ（これも概してコントローラによって提供される）の状態に基づいて共に結合され得る。

製造性及び信頼性を増大するため、幾つかの他の特徴（これらは、例えば、図３及び図７〜図９において見ることができる）がセルアレイ（即ち、３１１‐１及び３１１‐１）に付加され得る。通常、アレイ（即ち、３１１‐１又は３１１‐２）間のプロセス勾配の影響を低減するために、ダミーＦＲＡＭセル（即ち、３２４）のストリップがセルアレイ（即ち、３１１‐１又は３１１‐２）の周辺で含まれ得る。また、ビットライン（即ち、トゥルー及びコンプリメントビットライン）又はワードラインを使用不能とし得る、誤り又は欠陥があり得、そのため、冗長ビットライン及び冗長ワードラインがアレイ（即ち、３１１‐１及び３１１‐２）に導入される。欠陥ビットライン又はワードラインが検出されると、アレイ（即ち、３１１‐１及び３１１‐２）はシフトされ得る（図７及び図９に図示するように）。ワードラインシフトでは、ローデコーダ（即ち、３０４‐１及び３０４‐２）は、ローシフト回路４００（この一例の一部を図８において見ることができる）を備え得る。この例では、ＮＡＮＤゲート５０２及びインバータ５０４は概して、信号ＳＨＩＦＴ及びＳＨＩＦＴＺを生成することによりシフト制御回路（信号ＲＥＤＺは、シフトを示すアクティブロー信号である）として動作する。信号ＳＨＩＦＴ及びＳＨＩＴＦＺは、相補的であるか又は互いの反転であり、ドライバ５０６及び５０８をアクティブ又はイナクティブにするために用いられる。例えば、信号ＲＥＤＺが低又は「０」であるとき、ドライバ５０８がイナクティブにされ、一方、ドライバ５０６がアクティブにされる。また、信号ＳＨＩＦＴZ及びＲＥＤＺは、ドライバ（即ち、欠陥ワードライン）の出力をレールＶＤＤに結合することができるように、トランジスタＱ３４及びＱ３５（これらは、図示するように、ＰＭＯＳトランジスタである）を制御するために用いることができる。同様の回路がコラムシフトのためにも提供され得る。

機能的なスケーラブル回路３０３を生成することが可能となる別の要因は、ＥＣＣ論理回路３２０（この一例を図１０において見ることができる）の構成である。図示するように、ＥＣＣ論理回路３２０は概して、シンドローム生成器６０２‐１〜６０２‐８、誤り訂正回路６０４‐１〜６０４‐３、及び誤り訂正パリティ回路６０６‐１〜６０６‐３で構成される。例えば、６４ビットワードを備えて、８パリティビットが付加され得、６４ビットで、未訂正読み取りがシンドローム生成器６０２‐１〜６０２‐８に提供され得る。この例では、誤り訂正回路６０４‐１は、６４ビットワードの第１のビット又は最下位ビットに対する誤り訂正を実行し得、誤り訂正回路６０４‐２及び６０４‐３は、後続の（それぞれ）６２ビット及び最上位ビットに対する誤り訂正を実施する。また、この例では、誤り訂正パリティ回路６０６‐１〜６０６‐３は、８パリティビットの第１のビット又は最下位ビット、後続の６ビット、及び８パリティビットの最上位ビットに対する誤り訂正を実施する。そのため、ＥＣＣ論理回路３２０は、この例に対して６４ビットの訂正された読み取りを生成し得る。代替として、３２ビットワードでは、７パリティビットが付加され得、また、３２ビットで、未訂正読み取りがシンドローム生成器６０２‐１〜６０２‐８（用いられていない入力がレールＶＳＳに結合される）に提供され得る。この例では、誤り訂正回路６０４‐１は、３２ビットワードの第１のビット又は最下位ビットに対する誤り訂正を実行し得、誤り訂正回路６０４‐２及び６０４‐３は、後続の３０ビット及び最上位ビット（それぞれ）に対する誤り訂正を実施する。また、この例では、誤り訂正パリティ回路６０６‐１〜６０６‐３は、７パリティビットの第１のビット又は最下位ビット、後続の５ビット、及び７パリティビットの最上位ビットに対する誤り訂正を実施する。そのため、ＥＣＣ論理回路３２０は、この例では３２ビットの訂正された読み取りを生成し得る。

図１１〜図１４は、ＦＲＡＭメモリ回路７００‐Ａ〜７００‐Ｄの例を示す。ＦＲＡＭメモリ回路７００‐Ａ〜７００‐Ｄが、フロアプラン２１０（例えば、ＩＣにおいて用いられる）を用いてコンパイラ２０６により生成され得る。これらの例の各々では、最小サイズスケーラブル回路３０３（即ち、１×１アスペクト比）は、２つのアレイセグメント（これらは図を簡潔にするため３１０で示される）を含む。同様に、ローデコーダ、ロードライバ、プレートドライバ、及び感知回路は、それぞれ、図を簡潔にするため３０４、３０４、３０８及び３１４で示される。図示するように、ＦＲＡＭメモリ回路７００‐Ａ〜７００‐Ｄは、それぞれ、異なるメモリサイズとなる、１×２、１×４、４×１、及び４×４のアスペクト比を有し、設計ルール２１２は、ＦＲＡＭメモリ回路（即ち、７００‐Ｄ）のこれらの異なるサイズ（即ち、例えば１Ｍｂまで）に適応するためコントローラ３２２（これは、タイミング、クロッキング、及びＩＯ回路要素を含み得る）に対する適応を含み得る、これは、ＦＲＡＭ仕様により特定され得る。ＦＲＡＭ仕様（即ち、２０２）の例は更に、下記表１で見つけることもできる。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (15)

1. 強誘電性ランダムアクセスメモリ（ＦＲＡＭ）仕様に基づくＦＲＡＭレイアウトを有する装置であって、前記ＦＲＡＭレイアウトが、
   第１のアレイセグメントであって、
   ローの第１のセットとコラムの第１のセットとに配列される強誘電性メモリセルの第１のアレイであって、前記ローの第１のセットからの各ローが、ビットラインの第１のセットからの少なくとも１つのビットラインとプレートラインの第１のセットからの少なくとも１つのプレートラインとに関連付けられ、前記コラムの第１のセットからの各コラムが、ワードラインの第１のセットからの少なくとも１つのワードラインに関連付けられる、前記強誘電性メモリセルの第１のアレイと、
   ビットラインセルの第１のセットであって、各ビットラインセルが、前記ビットラインの第１のセットの少なくとも１つのビットラインに結合される、前記ビットラインセルの第１のセットと、
   を有する、前記第１のアレイセグメントと、
   第２のアレイセグメントであって、
   ローの第２のセットとコラムの第２のセットとに配列される強誘電性メモリセルの第２のアレイであって、前記ローの第２のセットからの各ローが、ビットラインの第２のセットからの少なくとも１つのビットラインとプレートラインの第２のセットからの少なくとも１つのプレートラインとに関連付けられ、前記コラムの第２のセットからの各コラムが、ワードラインの第２のセットからの少なくとも１つのワードラインに関連付けられる、前記強誘電性メモリセルの第２のアレイと、
   ビットラインセルの第２のセットであって、各ビットラインセルが、前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、前記ビットラインセルの第２のセットと、
   を有する、前記第２のアレイセグメントと、
   前記第１のアレイセグメントと前記第２のアレイセグメントとの間に位置する感知回路であって、前記感知回路が複数の感知増幅器を含み、各感知増幅器が、前記ビットラインの第１のセットからの少なくとも１つのビットラインに結合され、前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、前記感知回路と、
   前記プレートラインの第１のセットからの各プレートラインに結合され、前記第１のアレイセグメントに隣接して位置する第１のプレートドライバと、
   前記プレートラインの第２のセットからの各プレートラインに結合され、前記第２のアレイセグメントに隣接して位置する第２のプレートドライバと、
   前記ワードラインの第１のセットからの各ワードラインに結合され、前記第１のプレートドライバと前記第１のアレイセグメントとの少なくとも１つに隣接して位置する第１のローインタフェース回路と、
   前記ワードラインの第２のセットからの各ワードラインに結合され、前記第２のプレートドライバと前記第２のアレイセグメントとの少なくとも１つに隣接して位置する第２のローインタフェース回路と、
   前記第１及び第２のローインタフェース回路に結合され、前記第１及び第２のローインタフェース回路の間にあるワードラインブースト回路と、
   各感知増幅器に結合され、前記第１及び第２のアレイセグメントの少なくとも１つに隣接して位置する入力／出力（Ｉ／Ｏ）バスと、
   前記Ｉ／Ｏバスに結合され、前記Ｉ／Ｏバスに隣接する誤り訂正符号（ＥＣＣ）論理回路と、
   前記Ｉ／Ｏバスと前記ＥＣＣ論理回路と前記感知回路と前記第１のローインタフェース回路と前記第２のローインタフェース回路とに結合されるコントローラであって、前記第１及び第２のローインタフェース回路と前記Ｉ／Ｏバスと前記ＥＣＣ論理回路との少なくとも１つに隣接する、前記コントローラと、
   を含む、装置。
2. 請求項１に記載の装置であって、
   各ビットラインセルがプリチャージ回路を更に含む、装置。
3. 請求項１に記載の装置であって、
   各ビットラインセルが一対のビットラインに結合され、
   各ビットラインセルが、
   ビットラインのその対に結合されるプリチャージ回路と、
   前記プリチャージ回路とその感知増幅器とに結合されるマルチプレクサであって、前記コントローラにより制御される、前記マルチプレクサと、
   を更に含む、装置。
4. 請求項３に記載の装置であって、
   前記ビットラインの第１及び第２のセットからの各ビットラインが、トゥルービットラインとコンプリメントビットラインとを更に含み、
   各強誘電性メモリセルが、
   そのドレインでそのトゥルービットラインに、そのゲートでそのワードラインに結合される第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第１の強誘電性キャパシタと、
   そのドレインでそのコンプリメントビットラインに、そのゲートでそのワードラインに結合される第２のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第２の強誘電性キャパシタと、
   を更に含む、装置。
5. 請求項４に記載の装置であって、
   前記ＥＣＣ論理回路が、
   前記感知回路から未訂正読み取りを受け取るように結合される複数のシンドローム生成器と、
   複数の誤り訂正回路と、
   複数の誤り訂正パリティ回路と、
   を更に含み、
   前記複数の誤り訂正回路と前記複数の誤り訂正パリティ回路とが、訂正された読み取りを生成するように前記複数のシンドローム生成器に結合される、装置。
6. 請求項５に記載の装置であって、
   前記第１のローインタフェース回路が前記第１のアレイセグメントに隣接し、前記第２のローインタフェース回路が前記第２のアレイセグメントに隣接する、装置。
7. 強誘電性ランダムアクセスメモリ（ＦＲＡＭ）仕様に基づくＦＲＡＭレイアウトを有するＦＲＡＭであって、前記ＦＲＡＭレイアウトが、
   共有回路であって、
   前記レイアウトの端部に沿って位置するローインタフェース回路要素と、
   前記ローインタフェース回路要素に結合され、前記ローインタフェース回路要素に隣接し、前記レイアウトのコーナーに位置するコントローラと、
   を有する、前記共有回路と、
   前記ローインタフェース回路要素に隣接するアレイに配列される複数のスケーラブル回路と、
   を含み、
   各スケーラブル回路が、
   ビットラインの第１のセットと、
   ビットラインの第２のセットと、
   ワードラインの第１のセットであって、前記ワードラインの第１のセットからの各ワードラインが前記ローインタフェース回路要素に結合される、前記ワードラインの第１のセットと、
   ワードラインの第２のセットであって、前記ワードラインの第２のセットからの各ワードラインが前記ローインタフェース回路要素に結合される、前記ワードラインの第２のセットと、
   プレートラインの第１のセットと、
   プレートラインの第２のセットと、
   ローの第１のセットとコラムの第１のセットとに配列されるＦＲＡＭセルの第１のセットであって、前記ＦＲＡＭセルの第１のセットからの各ＦＲＡＭセルが、前記ビットラインの第１のセットからの少なくとも１つのビットラインと、前記ワードラインの第１のセットからの少なくとも１つのワードラインと、前記プレートラインの第１のセットからの少なくとも１つのプレートラインとに結合される、前記ＦＲＡＭセルの第１のセットと、
   ローの第２のセットとコラムの第２のセットとに配列されるＦＲＡＭセルの第２のセットであって、前記ＦＲＡＭセルの第２のセットからの各ＦＲＡＭセルが、前記ビットラインの第２のセットからの少なくとも１つのビットラインと、前記ワードラインの第２のセットからの少なくとも１つのワードラインと、前記プレートラインの第２のセットからの少なくとも１つのプレートラインとに結合される、前記ＦＲＡＭセルの第２のセットと、
   ビットラインセルの第１のセットであって、各ビットラインセルが前記ビットラインの第１のセットからの少なくとも１つのビットラインに結合される、前記ビットラインセルの第１のセットと、
   ビットラインセルの第２のセットであって、各ビットラインセルが前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、前記ビットラインセルの第２のセットと、
   複数の感知増幅器であって、各感知増幅器が前記ビットラインの第１のセットからの少なくとも１つのビットラインに結合され、それが前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合され、各感知増幅器が前記ＦＲＡＭセルの第１及び第２のセットの間に位置する、前記複数の感知増幅器と、
   第１のプレートドライバであって、前記プレートラインの第１のセットからの各プレートラインに結合され、前記ＦＲＡＭセルの第１のセットに隣接して位置する、前記第１のプレートドライバと、
   第２のプレートドライバであって、前記プレートラインの第２のセットからの各プレートラインに結合され、前記ＦＲＡＭセルの第２のセットに隣接して位置する、前記第２のプレートドライバと、
   Ｉ／Ｏバスであって、各感知増幅器に結合され、前記ＦＲＡＭセルの第１及び第２のセットの少なくとも１つに隣接して位置する、前記Ｉ／Ｏバスと、
   前記Ｉ／Ｏバスに結合され、前記Ｉ／Ｏバスに隣接する、ＥＣＣ論理回路と、
   を含む、ＦＲＡＭ。
8. 請求項７に記載のＦＲＡＭであって、
   前記ビットラインの第１のセットが、トゥルービットラインの第１のセットとコンプリメントビットラインの第１のセットとを更に含み、前記ビットラインの第２のセットが、トゥルービットラインの第２のセットとコンプリメントビットラインの第２のセットとを更に含む、ＦＲＡＭ。
9. 請求項８に記載のＦＲＡＭであって、
   前記ＦＲＡＭセルの第１及び第２のセットからの各ＦＲＡＭセルが、
   そのドレインでそのトゥルービットラインに、そのゲートでそのワードラインに結合される第１のＮＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第１の強誘電性キャパシタと、
   そのドレインでそのコンプリメントビットラインに、そのゲートでそのワードラインに結合される第２のＮＭＯＳトランジスタと、
   前記第２のＮＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第２の強誘電性キャパシタと、
   を更に含む、ＦＲＡＭ。
10. 請求項９に記載のＦＲＡＭであって、
    前記ビットラインセルの第１及び第２のセットからの各ビットラインセルが、
    ＦＲＡＭセルのその関連するセットにおける２つの隣接するローからのトゥルー及びコンプリメントビットラインに結合されるプリチャージ回路と、
    前記プリチャージ回路とその感知増幅器とに結合されるマルチプレクサであって、前記コントローラにより制御される、前記マルチプレクサと、
    を更に含む、ＦＲＡＭ。
11. 請求項１０に記載のＦＲＡＭであって、
    前記ローインタフェース回路要素が、
    前記アレイのローにおけるＦＲＡＭセルの各第１のセットに結合される第１のロードライバと、
    前記第１のロードライバに結合される第１のローデコーダと、
    前記アレイの前記ローにおけるＦＲＡＭセルの各第２のセットに結合される第２のロードライバと、
    前記第２のロードライバに結合される第２のローデコーダと、
    前記第１及び第２のロードライバに結合され、前記第１及び第２のロードライバの間に位置するワードラインブースト回路と、
    を更に含む、ＦＲＡＭ。
12. 請求項１１に記載のＦＲＡＭであって、
    前記ＥＣＣ論理回路が、
    その感知回路からの未訂正読み取りを受け取るように結合される複数のシンドローム生成器と、
    複数の誤り訂正回路と、
    複数の誤り訂正パリティ回路と、
    を更に含み、
    前記複数の誤り訂正回路と前記複数の誤り訂正パリティ回路とが、訂正された読み取りを生成するように前記複数のシンドローム生成器に結合される、ＦＲＡＭ。
13. 請求項１２に記載のＦＲＡＭであって、
    前記第１及び第２のロードライバの各々がローシフト回路を更に含む、ＦＲＡＭ。
14. 請求項１３に記載のＦＲＡＭであって、
    前記ＦＲＡＭのためのビット長が６４ビットである、ＦＲＡＭ。
15. 請求項１４に記載のＦＲＡＭであって、
    前記アレイが、１０２４、２０４８、２０４８、４０９６、４０９６、４０９６、８１９２、８１９２及び１６３８４のそれぞれのワードサイズを有し、８ｋｂ、１６ｋｂ、１６ｋｂ、３２ｋｂ、３２ｋｂ、３２ｋｂ、６４ｋｂ、６４ｋｂ及び１２８ｋｂのそれぞれのサイズを有する、スケーラブル回路の１×２アレイ、スケーラブル回路の１×４アレイ、スケーラブル回路の２×２アレイ、スケーラブル回路の１×８アレイ、スケーラブル回路の２×４アレイ、スケーラブル回路の４×２アレイ、スケーラブル回路の２×８アレイ、スケーラブル回路の４×４アレイ、及びスケーラブル回路の４×８アレイの１つである、ＦＲＡＭ。