JP6243597B2 - スロットマシン - Google Patents

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Description

本発明は、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果に応じて所定の入賞が発生可能なスロットマシンに関する。
スロットマシンは、一般に、外周部に識別情報としての複数種類の図柄が描かれた複数（通常は３つ）のリールを有する可変表示装置を備えており、まず遊技者のＢＥＴ操作により賭数を設定し、規定の賭数が設定された状態でスタート操作することによりリールの回転が開始し、各リールに対応して設けられた停止ボタンを操作することにより回転を停止する。そして、全てのリールの回転を停止したときに入賞ライン上に予め定められた入賞図柄の組合せ（例えば、７−７−７、以下図柄の組合せを役とも呼ぶ）が揃ったことによって入賞が発生する。すなわち遊技者の操作によってゲームが進行するようになっている。
また、この種のスロットマシンにおいては、スタート操作と同時に役の抽選を行い、この抽選に当選したことを条件に当選役の入賞が可能となるものが一般的であり、この役抽選を行う方法としては、一定の範囲で数値を更新するカウンタを設け、スタート操作が検出された際に、カウンタの数値を抽出し、抽出した値を乱数として用いる方法がある（例えば、特許文献１参照）。
特開２０１０−２０７４７８号公報
特許文献１に記載のスロットマシンのように、一定の範囲で数値を更新するカウンタから乱数を抽出して遊技に関連する抽選を行う構成においては、カウンタの更新やカウンタからの乱数の抽出に関して異常が生じたときに、遊技に関連する抽選が正常に行われない状態となるため、遊技の公平性を損なってしまう虞がある。
本発明は、このような問題点に着目してなされたものであり、遊技の公平性を保つことができるスロットマシンを提供することを目的とする。
上記課題を解決するために、本発明の請求項１に記載のスロットマシンは、
各々が識別可能な複数種類の識別情報を変動表示可能な可変表示部を備え、
前記可変表示部を変動表示した後、前記可変表示部の変動表示を停止することで表示結果を導出し、該表示結果に応じて入賞が発生可能なスロットマシンにおいて、
遊技の制御を行う遊技制御手段（メイン制御部４１）と、
前記スロットマシンの電源状態を監視し、スロットマシンへの電力の供給停止にかかわる電断条件が成立したことを検出する電源監視手段と、
予め定められた監視時間を計測するための計時手段を有し、該計時手段により該監視時間が経過したことが計測されたときに、前記遊技制御手段をリセットするリセット手段とを備え、
前記遊技制御手段は、
数値データを更新する数値データ更新手段（乱数生成回路５５３Ａ）と、
前記数値データ更新手段（乱数生成回路５５３Ａ）によって更新された数値データを乱数値として抽出する乱数抽出手段（ハードラッチセレクタ５５８Ａ、ハードラッチ乱数値レジスタ５５９Ａ）と、
前記乱数抽出手段が抽出した数値データを用いて遊技に関連する決定を行う遊技関連決定手段（内部抽選）と、
前記可変表示部（リール２Ｌ、２Ｃ、２Ｒ）に特定表示結果（小役、再遊技役、特別役、移行出目等）が導出されたときに遊技者にとって有利な価値（メダル、リプレイゲーム、遊技者にとって有利な遊技状態）を付与する価値付与手段と、
前記数値データに関連する異常（乱数値の異常）を検出する数値データ異常検出手段（乱数回路異常検査処理）と、
前記数値データに関連する異常以外の特定異常を検出する特定異常検出手段と、
ゲームの開始後該ゲームが終了するまでの期間（ゲーム開始後、内部抽選の前）において前記数値データ異常検出手段（乱数回路異常検査処理）が前記数値データに関連する異常（乱数値の異常）を検出したときに、当該ゲーム以降のゲームにおいて前記価値付与手段による価値（メダル、リプレイゲーム、遊技者にとって有利な遊技状態）の付与を禁止する価値付与禁止手段と、
を含み、
前記特定異常検出手段は、前記数値データ異常検出手段により前記数値データに関連する異常が検出された後も前記特定異常の監視を継続し、
前記リセット手段は、
動作設定用の記憶領域に前記リセット手段の動作を有効化する旨を示す有効化データが前記遊技制御手段により書き込まれることにより動作が有効化され、
動作が有効化されているときに、初期化用の記憶領域に前記計時手段を初期化する旨を示す初期化データが前記遊技制御手段により書き込まれることにより前記計時手段を初期化し、
前記遊技制御手段は、前記電源監視手段により電断条件の成立が検出されることで電力供給停止時処理を実行した後にスロットマシンの制御を実行しない待機状態に移行させる電断時制御手段を含み、
前記電断時制御手段は、前記待機状態への移行にあたり前記リセット手段の前記動作設定用の記憶領域に前記有効化データを書き込み、前記待機状態に移行させた後は前記計時手段の初期化が実行されないように前記リセット手段の前記初期化用の記憶領域に前記初期化データを書き込まない、
ことを特徴としている。
この特徴によれば、遊技に関連する決定を行うときに用いる数値データに関連する異常を検出する数値データ異常検出手段を備え、ゲームの開始後該ゲームが終了するまでの期間において数値データに関連する異常が検出されたときに、当該ゲーム以降のゲームにおいて遊技者にとって有利となる価値の付与が禁止されるようになっており、数値データに関連する異常が生じており、遊技に関連する抽選が正常に行われない状態であるにも関わらず価値付与手段により遊技者に対して有利となる価値が付与されてしまうことがないので、遊技の公平性を保つことができる。
また、数値データに関連する異常が検出された後も、他の特定異常の監視は継続されるので、数値データに関連する異常の検出後も不正行為等を防止することができる。
本発明の手段１に記載のスロットマシンは、請求項１に記載のスロットマシンであって、
前記遊技制御手段（メイン制御部４１）は、前記ゲームの開始後該ゲームが終了するまでの期間（ゲーム開始後、内部抽選の前）において前記数値データ異常検出手段（乱数回路異常検査処理）が前記数値データに関連する異常（乱数値の異常）を検出したときに、当該ゲームの終了後、ゲームを進行させるための操作（賭数の設定操作、ゲームの開始操作）を無効化する操作無効化手段（乱数異常フラグが設定されていることによるゲーム終了後のエラー状態）を含む
ことを特徴としている。
この特徴によれば、数値データに関連する異常が検出されたゲームの終了後、ゲームを進行させるための操作が無効化されるので、異常が発生していることを遊技者に対して認識させることができる。
本発明の請求項２に記載のスロットマシンは、
各々が識別可能な複数種類の識別情報を変動表示可能な可変表示部を備え、
前記可変表示部を変動表示した後、前記可変表示部の変動表示を停止することで表示結果を導出し、該表示結果に応じて入賞が発生可能なスロットマシンにおいて、
遊技の制御を行う遊技制御手段（メイン制御部４１）と、
前記スロットマシンの電源状態を監視し、スロットマシンへの電力の供給停止にかかわる電断条件が成立したことを検出する電源監視手段と、
予め定められた監視時間を計測するための計時手段を有し、該計時手段により該監視時間が経過したことが計測されたときに、前記遊技制御手段をリセットするリセット手段とを備え、
前記遊技制御手段は、
数値データを更新する数値データ更新手段（乱数生成回路５５３Ａ）と、
前記数値データ更新手段（乱数生成回路５５３Ａ）によって更新された数値データを乱数値として抽出する乱数抽出手段（ハードラッチセレクタ５５８Ａ、ハードラッチ乱数値レジスタ５５９Ａ）と、
前記乱数抽出手段が抽出した数値データを用いて遊技に関連する決定を行う遊技関連決定手段（内部抽選）と、
前記数値データに関連する異常（乱数値の異常）を検出する数値データ異常検出手段（乱数回路異常検査処理）と、
前記数値データに関連する異常以外の特定異常を検出する特定異常検出手段と、
ゲームの開始後該ゲームが終了するまでの期間（ゲーム開始後、内部抽選の前）において前記数値データ異常検出手段（乱数回路異常検査処理）が前記数値データに関連する異常（乱数値の異常）を検出したときに、該異常を検出したタイミング以降のタイミングにおいてゲームの進行を不能化する不能化手段（乱数値異常によるエラー状態）と、
を含み、
前記特定異常検出手段は、前記数値データ異常検出手段により前記数値データに関連する異常が検出された後も前記特定異常の監視を継続し、
前記リセット手段は、
動作設定用の記憶領域に前記リセット手段の動作を有効化する旨を示す有効化データが前記遊技制御手段により書き込まれることにより動作が有効化され、
動作が有効化されているときに、初期化用の記憶領域に前記計時手段を初期化する旨を示す初期化データが前記遊技制御手段により書き込まれることにより前記計時手段を初期化し、
前記遊技制御手段は、前記電源監視手段により電断条件の成立が検出されることで電力供給停止時処理を実行した後にスロットマシンの制御を実行しない待機状態に移行させる電断時制御手段を含み、
前記電断時制御手段は、前記待機状態への移行にあたり前記リセット手段の前記動作設定用の記憶領域に前記有効化データを書き込み、前記待機状態に移行させた後は前記計時手段の初期化が実行されないように前記リセット手段の前記初期化用の記憶領域に前記初期化データを書き込まない、
ことを特徴としている。
この特徴によれば、遊技に関連する決定を行うときに用いる数値データに関連する異常を検出する数値データ異常検出手段を備え、ゲームの開始後該ゲームが終了するまでの期間において数値データに関連する異常が検出されたときに、当該ゲームの進行が不能化されるようになっており、数値データに関連する異常が生じており、遊技に関連する抽選が正常に行われない状態であるにも関わらずゲームが進行してしまうことがないので、遊技の公平性を保つことができる。
また、数値データに関連する異常が検出された後も、他の特定異常の監視は継続されるので、数値データに関連する異常の検出後も不正行為等を防止することができる。
尚、請求項１、２において数値データに関連する異常とは、数値データの更新が正常に行われないことや、数値データが正常に抽出されないことなどが該当する。
また、請求項１、２において数値データ異常検出手段は、前記ゲームの開始後該ゲームが終了するまでの期間において前記数値データに関連する異常を検出するものであれば良く、当該期間以外においても前記数値データに関連する異常を検出可能な構成であっても良い。
また、請求項１において特定表示結果が導出されたときに付与される遊技者にとって有利な価値とは、遊技用価値、遊技者にとって有利な遊技状態へ移行させることなどが該当する。
また、請求項２において不能化手段が、前記数値データ異常検出手段が前記数値データに関連する異常を検出したときに、該異常を検出したタイミング以降のタイミングにおいてゲームの進行を不能化するとは、該異常を検出したタイミングからゲームの進行を不能化するものでも良いし、該異常を検出したタイミングよりも後に到来するタイミング（例えば、異常を検出したゲームの終了時等）からゲームの進行を不能化する構成でも良い。
本発明の手段２に記載のスロットマシンは、請求項１、２、手段１のいずれかに記載のスロットマシンであって、
前記スロットマシンで用いられる所定の電源（ＶＳＬ）の状態を監視して、前記スロットマシンへの電力の供給停止にかかわる検出条件が成立したことに基づいて検出信号（電源断信号）を出力する電源監視手段（電源監視回路３０３）と、
予め定められた監視時間（タイムアウト時間）を計測して、該監視時間が経過したことが計測されたときに、前記遊技制御手段（メイン制御部４１）をリセットするリセット手段（ＷＤＴ５２０）と、
前記リセット手段（ＷＤＴ５２０）の動作を有効化または無効化する設定を行うリセット設定手段（ＷＤＴ５２０の起動設定）と、
を備え、
前記遊技制御手段（メイン制御部４１）は、
起動時に所定の初期設定処理（起動処理（メイン））を実行する初期設定処理手段と、
前記初期設定処理（起動処理（メイン））の実行後、遊技の進行を制御する遊技制御処理（遊技制御処理）を実行する遊技制御処理手段と、
前記電源監視手段（電源監視回路３０３）からの検出信号（電源断信号）に応じて電力供給停止時処理（電断処理（メイン））を実行した後に前記遊技制御処理を実行しない待機状態（待機（ループ））に移行させるとともに、該電力供給停止時処理（電断処理（メイン））の実行に伴い前記リセット設定手段（ＷＤＴ５２０の起動設定）により前記リセット手段（ＷＤＴ５２０）の動作を有効化する電断時制御手段と、
を含む
ことを特徴としている。
この特徴によれば、リセット手段の動作を有効化または無効化する設定を行うところ、スロットマシンへの電力の供給停止にかかわる検出信号に応じた電力供給停止時処理の実行に伴いリセット手段の動作が有効化される。これにより、遊技制御処理の実行中には定期的なリセット手段の初期化が不要になり、遊技の進行を制御するための制御負担を軽減しつつ、電力供給の瞬停から適切に復旧することができる。
本発明の手段３に記載のスロットマシンは、請求項１、２、手段１、２のいずれかに記載のスロットマシンであって、
前記スロットマシンで用いられる所定の電源（ＶＳＬ）の状態を監視して、前記スロットマシンへの電力の供給停止にかかわる検出条件が成立したことに基づいて検出信号（電源断信号）を出力する電源監視手段（電源監視回路３０３）と、
予め定められた監視時間（タイムアウト時間）を計測して、該監視時間が経過したことが計測されたときに、前記遊技制御手段（メイン制御部４１）をリセットするリセット手段（ＷＤＴ５２０）と、
前記リセット手段（ＷＤＴ５２０）の動作を有効化または無効化する設定を行うリセット設定手段（ＷＤＴ５２０の起動設定）と、
を備え、
前記遊技制御手段（メイン制御部４１）は、
起動時に所定の初期設定処理（起動処理（メイン））を実行する初期設定処理手段と、
前記初期設定処理（起動処理（メイン））の実行後、遊技の進行を制御する遊技制御処理（遊技制御処理）を実行する遊技制御処理手段と、
前記スロットマシンに対する電力供給が停止しても所定時間は記憶内容を保持することが可能であり、遊技の進行に応じて変動する変動データ（バックアップデータ）を記憶する変動データ記憶手段（ＳＲＡＭ５０）と、
前記初期設定処理（起動処理（メイン））において、前記変動データ記憶手段（ＳＲＡＭ５０）へのアクセスを許可する処理より先に、前記電源監視手段（電源監視回路３０３）から検出信号（電源断信号）が出力されているか否かを判定する起動時判定手段と、
前記起動時判定手段により検出信号（電源断信号）が出力されていると判定されたことに応じて前記遊技制御処理を実行しない待機状態（待機（ループ））に移行させるとともに、該待機状態への移行に伴い前記リセット設定手段（ＷＤＴ５２０の起動設定）により前記リセット手段（ＷＤＴ５２０）の動作を有効化する起動時制御手段と、
を含む
ことを特徴としている。
この特徴によれば、リセット手段の動作を有効化または無効化する設定を行うところ、初期設定処理において変動データ記憶手段へのアクセスを許可する処理より先にスロットマシンへの電力の供給停止にかかわる検出信号が出力されていると判定されたことに応じて、待機状態への移行に伴いリセット手段の動作が有効化される。これにより、遊技制御処理の実行中には定期的なリセット手段の初期化が不要になり、遊技の進行を制御するための制御負担を軽減しつつ、電力供給の瞬停から適切に復旧することができる。
本発明を適用したスロットマシンの正面図である。 スロットマシンの内部構造図である。 スロットマシンの構成を示すブロック図である。 電源基板の構成例を示すブロック図である。 リセット信号及び電源断信号の状態を模式的に示すタイミング図である。 遊技制御用マイクロコンピュータの構成例を示すブロック図である。 遊技制御用マイクロコンピュータにおけるアドレスマップの一例を示す図である。 プログラム管理エリア及び内蔵レジスタエリアの主要部分を例示する図である。 ヘッダ及びリセット設定における設定内容の一例を示す図である。 割込み初期設定、１６ビット乱数初期設定第１、１６ビット乱数初期設定第３における設定内容の一例を示す図である。 セキュリティ時間設定における設定内容の一例を示す図である。 内部情報レジスタの構成例等を示す図である。 ウォッチドッグタイマの構成例を示すブロック図である。 ＷＤＴスタートレジスタの構成例等を示す図である。 ＷＤＴクリアレジスタの構成例等を示す図である。 乱数回路の構成例を示すブロック図である。 乱数列変更レジスタの構成例等を示す図である。 乱数列更新規則をソフトウェアで変更する動作例を示す図である。 乱数列更新規則を自動で変更する動作例を示す図である。 乱数最大値設定レジスタの構成例を示す図である。 ハードラッチ選択レジスタの構成例等を示す図である。 乱数ハードラッチフラグレジスタの構成例等を示す図である。 ハードラッチ割込み制御レジスタの構成例等を示す図である。 乱数ソフトラッチレジスタの構成例等を示す図である。 乱数ソフトラッチフラグレジスタの構成例等を示す図である。 （ａ）は、メイン制御部とＳＲＡＭとの接続を示すブロック図であり、（ｂ）は、読込時の信号の出力状況を示すタイミングチャートであり、（ｃ）は、書込時の信号の出力状況を示すタイミングチャートである。 遊技制御プログラムの説明図である。 セキュリティチェック処理の一例を示すフローチャートである。 メイン制御部が起動時に実行する起動処理（メイン）の制御内容を示すフローチャートである。 メイン制御部が起動時に実行する起動処理（メイン）の制御内容を示すフローチャートである。 メイン制御部が起動時に実行する起動処理（メイン）の制御内容を示すフローチャートである。 メイン制御部が実行する遊技制御処理の制御内容を示すフローチャートである。 メイン制御部が内部抽選処理において実行する乱数回路異常検査処理の制御内容を示すフローチャートである。 メイン制御部が一定間隔毎に実行するタイマ割込処理（メイン）の制御内容を示すフローチャートである。 メイン制御部が一定間隔毎に実行するタイマ割込処理（メイン）の制御内容を示すフローチャートである。 メイン制御部がタイマ割込処理（メイン）において実行する乱数値読出処理の制御内容を示すフローチャートである。 メイン制御部がタイマ割込処理（メイン）において電断を検出したことに応じて実行する電断処理（メイン）の制御内容を示すフローチャートである。 ウォッチドッグタイマを設定する処理の一例を示すフローチャートである。 遊技制御プログラムにおけるプログラムモジュールごとのバックアップデータを格納するときバックアップＲＡＭに格納したときのデータの格納状態を示す説明図である。 乱数回路における動作例を示すタイミングチャートである。 ハードラッチ乱数値レジスタの読出動作例を示すタイミングチャートである。 乱数値異常が検知された際の動作状況を示すタイミングチャートである。 乱数値異常が検知された際の動作状況の変形例を示すタイミングチャートである。 遊技制御の実行中に電源電圧が低下した場合の動作例を示すタイミングチャートである。 電源投入時に電源電圧の安定が確認できない場合の動作例を示すタイミングチャートである。 ワークＲＡＭとバックラップＲＡＭとの（Ａ）バス幅が一致している場合、（Ｂ）バス幅が異なる場合、にバックアップデータをバックアップＲＡＭに格納したときの格納状態を示す説明図である。 ワークＲＡＭとバックラップＲＡＭとのバス幅が異なる場合に、（Ａ）データ変換を行わない場合、（Ｂ）データ変換を行った場合との相違を示す説明図である。 ワークＲＡＭとバックラップＲＡＭとのバス幅が異なる場合に、データ変換を行ったときのバックアップＲＡＭでのデータの格納状態を示す説明図である。
本発明の実施例を以下に説明する。
本発明が適用されたスロットマシンの実施例を図面を用いて説明すると、本実施例のスロットマシン１は、前面が開口する筐体１ａと、この筐体１ａの側端に回動自在に枢支された前面扉１ｂと、から構成されている。
本実施例のスロットマシン１の筐体１ａの内部には、図２に示すように、外周に複数種の図柄が配列されたリール２Ｌ、２Ｃ、２Ｒ（以下、左リール、中リール、右リール）が水平方向に並設されており、図１に示すように、これらリール２Ｌ、２Ｃ、２Ｒに配列された図柄のうち連続する３つの図柄が前面扉１ｂに設けられた透視窓３から見えるように配置されている。
リール２Ｌ、２Ｃ、２Ｒの外周部には、図３に示すように、それぞれ「７」、「ＢＡＲ」、「リプレイ」、「プラム」、「スイカ」、「チェリー」、「ベル」といった互いに識別可能な複数種類の図柄が所定の順序で、それぞれ２１個ずつ描かれている。リール２Ｌ、２Ｃ、２Ｒの外周部に描かれた図柄は、前面扉１ｂに設けられた透視窓３において各々上中下三段に表示される。
各リール２Ｌ、２Ｃ、２Ｒは、各々対応して設けられリールモータ３２Ｌ、３２Ｃ、３２Ｒ（図３参照）によって回転させることで、各リール２Ｌ、２Ｃ、２Ｒの図柄が透視窓３に連続的に変化しつつ表示されるとともに、各リール２Ｌ、２Ｃ、２Ｒの回転を停止させることで、透視窓３に３つの連続する図柄が表示結果として導出表示されるようになっている。
リール２Ｌ、２Ｃ、２Ｒの内側には、リール２Ｌ、２Ｃ、２Ｒそれぞれに対して、基準位置を検出するリールセンサ３３Ｌ、３３Ｃ、３３Ｒと、リール２Ｌ、２Ｃ、２Ｒを背面から照射するリールＬＥＤ５５と、が設けられている。また、リールＬＥＤ５５は、リール２Ｌ、２Ｃ、２Ｒの連続する３つの図柄に対応する１２のＬＥＤからなり、各図柄をそれぞれ独立して照射可能とされている。
前面扉１ｂにおける各リール２Ｌ，２Ｃ，２Ｒに対応する位置には、リール２Ｌ、２Ｃ、２Ｒを前面側から透視可能とする横長長方形状の透視窓３が設けられており、該透視窓３を介して遊技者側から各リール２Ｌ、２Ｃ、２Ｒが視認できるようになっている。
前面扉１ｂには、メダルを投入可能なメダル投入部４、メダルが払い出されるメダル払出口９、クレジット（遊技者所有の遊技用価値として記憶されているメダル数）を用いて、その範囲内において遊技状態に応じて定められた規定数の賭数のうち最大の賭数を設定する際に操作されるＭＡＸＢＥＴスイッチ６、クレジットとして記憶されているメダル及び賭数の設定に用いたメダルを精算する（クレジット及び賭数の設定に用いた分のメダルを返却させる）際に操作される精算スイッチ１０、ゲームを開始する際に操作されるスタートスイッチ７、リール２Ｌ、２Ｃ、２Ｒの回転を各々停止する際に操作されるストップスイッチ８Ｌ、８Ｃ、８Ｒ、演出に用いるための演出用スイッチ５６が遊技者により操作可能にそれぞれ設けられている。
尚、本実施例では、回転を開始した３つのリール２Ｌ、２Ｃ、２Ｒのうち、最初に停止するリールを第１停止リールと称し、また、その停止を第１停止と称する。同様に、２番目に停止するリールを第２停止リールと称し、また、その停止を第２停止と称し、３番目に停止するリールを第３停止リールと称し、また、その停止を第３停止あるいは最終停止と称する。
また、前面扉１ｂには、クレジットとして記憶されているメダル枚数が表示されるクレジット表示器１１、入賞の発生により払い出されたメダル枚数やエラー発生時にその内容を示すエラーコード等が表示される遊技補助表示器１２、賭数が１設定されている旨を点灯により報知する１ＢＥＴＬＥＤ１４、賭数が２設定されている旨を点灯により報知する２ＢＥＴＬＥＤ１５、賭数が３設定されている旨を点灯により報知する３ＢＥＴＬＥＤ１６、メダルの投入が可能な状態を点灯により報知する投入要求ＬＥＤ１７、スタートスイッチ７の操作によるゲームのスタート操作が有効である旨を点灯により報知するスタート有効ＬＥＤ１８、ウェイト（前回のゲーム開始から一定期間経過していないためにリールの回転開始を待機している状態）中である旨を点灯により報知するウェイト中ＬＥＤ１９、後述するリプレイゲーム中である旨を点灯により報知するリプレイ中ＬＥＤ２０が設けられた遊技用表示部１３が設けられている。
ＭＡＸＢＥＴスイッチ６の内部には、ＭＡＸＢＥＴスイッチ６の操作による賭数の設定操作が有効である旨を点灯により報知するＢＥＴスイッチ有効ＬＥＤ２１（図３参照）が設けられており、ストップスイッチ８Ｌ、８Ｃ、８Ｒの内部には、該当するストップスイッチ８Ｌ、８Ｃ、８Ｒによるリールの停止操作が有効である旨を点灯により報知する左、中、右停止有効ＬＥＤ２２Ｌ、２２Ｃ、２２Ｒ（図３参照）がそれぞれ設けられている。
また、前面扉１ｂにおけるストップスイッチ８Ｌ、８Ｃ、８Ｒの下方には、スロットマシン１のタイトルや配当表などが印刷された下部パネルが設けられている。
前面扉１ｂの内側には、所定のキー操作により後述するエラー状態及び後述する打止状態を解除するためのリセット操作を検出するリセットスイッチ２３、後述する設定値の変更中や設定値の確認中にその時点の設定値が表示される設定値表示器２４、遊技者にとって有利な遊技状態であるビッグボーナスの終了時に打止状態（リセット操作がなされるまでゲームの進行が規制される状態）に制御する打止機能の有効／無効を選択するための打止スイッチ３６ａ、ビッグボーナスの終了時に自動精算処理（クレジットとして記憶されているメダルを遊技者の操作によらず精算（返却）する処理）に制御する自動精算機能の有効／無効を選択するための自動精算スイッチ３６ｂ、メダル投入部４から投入されたメダルの流路を、筐体１ａ内部に設けられた後述のホッパータンク３４ａ（図２参照）側またはメダル払出口９側のいずれか一方に選択的に切り替えるための流路切替ソレノイド３０、メダル投入部４から投入され、ホッパータンク３４ａ側に流下したメダルを検出する投入メダルセンサ３１を有するメダルセレクタ（図示略）、前面扉１ｂの開放状態を検出するドア開放検出スイッチ２５（図３参照）が設けられている。
筐体１ａ内部には、図２に示すように、前述したリール２Ｌ、２Ｃ、２Ｒ、リールモータ３２Ｌ、３２Ｃ、３２Ｒ、各リール２Ｌ、２Ｃ、２Ｒのリール基準位置をそれぞれ検出可能なリールセンサ３３Ｌ、３３Ｃ、３３Ｒ（図３参照）からなるリールユニット２、外部出力信号を出力するための外部出力基板１０００、メダル投入部４から投入されたメダルを貯留するホッパータンク３４ａ、ホッパータンク３４ａに貯留されたメダルをメダル払出口９より払い出すためのホッパーモータ３４ｂ、ホッパーモータ３４ｂの駆動により払い出されたメダルを検出する払出センサ３４ｃからなるホッパーユニット３４、電源ボックス１００が設けられている。
ホッパーユニット３４の側部には、ホッパータンク３４ａから溢れたメダルが貯留されるオーバーフロータンク３５が設けられている。オーバーフロータンク３５の内部には、貯留された所定量のメダルを検出可能な高さに設けられた左右に離間する一対の導電部材からなる満タンセンサ３５ａが設けられており、導電部材がオーバーフロータンク３５内に貯留されたメダルを介して接触することにより導電したときに内部に貯留されたメダル貯留量が所定量以上となったこと、すなわちオーバーフロータンクが満タン状態となったことを検出できるようになっている。
電源ボックス１００の前面には、設定変更状態または設定確認状態に切り替えるための設定キースイッチ３７、通常時においてはエラー状態や打止状態を解除するためのリセットスイッチとして機能し、設定変更状態においては後述する内部抽選の当選確率（出玉率）の設定値を変更するための設定スイッチとして機能するリセット／設定スイッチ３８、電源をｏｎ／ｏｆｆする際に操作される電源スイッチ３９が設けられている。
本実施例のスロットマシン１においてゲームを行う場合には、まず、メダルをメダル投入部４から投入するか、あるいはクレジットを使用して賭数を設定する。クレジットを使用するにはＭＡＸＢＥＴスイッチ６を操作すれば良い。遊技状態に応じて定められた規定数の賭数が設定されると、入賞ラインＬＮ（図１参照）が有効となり、スタートスイッチ７の操作が有効な状態、すなわち、ゲームが開始可能な状態となる。本実施例では、規定数の賭数として遊技状態に関わらず３枚が定められて規定数の賭数が設定されると入賞ラインＬＮが有効となる。尚、遊技状態に対応する規定数のうち最大数を超えてメダルが投入された場合には、その分はクレジットに加算される。
入賞ラインとは、各リール２Ｌ、２Ｃ、２Ｒの透視窓３に表示された図柄の組み合わせが入賞図柄の組み合わせであるかを判定するために設定されるラインである。本実施例では、図１に示すように、リール２Ｌの中段、リール２Ｃの中段、リール２Ｒの中段、すなわち中段に水平方向に並んだ図柄に跨って設定された入賞ラインＬＮのみが入賞ラインとして定められている。尚、本実施例では、１本の入賞ラインのみを適用しているが、複数の入賞ラインを適用しても良い。
また、本実施例では、入賞ラインＬＮに入賞を構成する図柄の組み合わせが揃ったことを認識しやすくするために、入賞ラインＬＮとは別に、無効ラインＬＭ１〜４を設定している。無効ラインＬＭ１〜４は、これら無効ラインＬＭ１〜４に揃った図柄の組み合わせによって入賞が判定されるものではなく、入賞ラインＬＮに特定の入賞を構成する図柄の組み合わせが揃った際に、無効ラインＬＭ１〜４のいずれかに入賞ラインＬＮに揃った場合に入賞となる図柄の組み合わせ（例えば、ベル−ベル−ベル）が揃う構成とすることで、入賞ラインＬＮに特定の入賞を構成する図柄の組み合わせが揃ったことを認識しやすくするものである。本実施例では、図１に示すように、リール２Ｌの上段、リール２Ｃの上段、リール２Ｒの上段、すなわち上段に水平方向に並んだ図柄に跨って設定された無効ラインＬＭ１、リール２Ｌの下段、リール２Ｃの下段、リール２Ｒの下段、すなわち下段に水平方向に並んだ図柄に跨って設定された無効ラインＬＭ２、リール２Ｌの上段、リール２Ｃの中段、リール２Ｒの下段、すなわち右下がりに並んだ図柄に跨って設定された無効ラインＬＭ３、リール２Ｌの下段、リール２Ｃの中段、リール２Ｒの上段、すなわち右上がりに並んだ図柄に跨って設定された無効ラインＬＭ４の４種類が無効ラインＬＭとして定められている。
ゲームが開始可能な状態でスタートスイッチ７を操作すると、各リール２Ｌ、２Ｃ、２Ｒが回転し、各リール２Ｌ、２Ｃ、２Ｒの図柄が連続的に変動する。この状態でいずれかのストップスイッチ８Ｌ、８Ｃ、８Ｒを操作すると、対応するリール２Ｌ、２Ｃ、２Ｒの回転が停止し、透視窓３に表示結果が導出表示される。
そして全てのリール２Ｌ、２Ｃ、２Ｒが停止されることで１ゲームが終了し、入賞ラインＬＮ上に予め定められた図柄の組み合わせ（以下、役とも呼ぶ）が各リール２Ｌ、２Ｃ、２Ｒの表示結果として停止した場合には入賞が発生し、その入賞に応じて定められた枚数のメダルが遊技者に対して付与され、クレジットに加算される。また、クレジットが上限数（本実施例では５０）に達した場合には、メダルが直接メダル払出口９（図１参照）から払い出されるようになっている。また、入賞ラインＬＮ上に、遊技状態の移行を伴う図柄の組み合わせが各リール２Ｌ、２Ｃ、２Ｒの表示結果として停止した場合には図柄の組み合わせに応じた遊技状態に移行するようになっている。
尚、本実施例では、３つのリールを用いた構成を例示しているが、リールが１つのみ用いた構成、２つのリールを用いた構成、４つ以上のリールを用いた構成としても良く、２以上のリールを用いた構成においては、２以上の全てのリールに導出された表示結果の組み合わせに基づいて入賞を判定する構成とすれば良い。
また、本実施例におけるスロットマシン１にあっては、ゲームが開始されて各リール２Ｌ、２Ｃ、２Ｒが回転して図柄の変動が開始した後、いずれかのストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたときに、当該ストップスイッチ８Ｌ、８Ｃ、８Ｒに対応するリールの回転が停止して図柄が停止表示される。ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作から対応するリール２Ｌ、２Ｃ、２Ｒの回転を停止するまでの最大停止遅延時間は１９０ｍｓ（ミリ秒）である。
リール２Ｌ、２Ｃ、２Ｒは、１分間に８０回転し、８０×２１（１リール当たりの図柄コマ数）＝１６８０コマ分の図柄を変動させるので、１９０ｍｓの間では最大で４コマの図柄を引き込むことができることとなる。つまり、停止図柄として選択可能なのは、ストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたときに表示されている図柄と、そこから４コマ先までにある図柄、合計５コマ分の図柄である。
このため、例えば、ストップスイッチ８Ｌ、８Ｃ、８Ｒのいずれかが操作されたときに当該ストップスイッチに対応するリールの下段に表示されている図柄を基準とした場合、当該図柄から４コマ先までの図柄を下段に表示させることができるため、リール２Ｌ、２Ｃ、２Ｒ各々において、ストップスイッチ８Ｌ、８Ｒのうちいずれかが操作されたときに当該ストップスイッチに対応するリールの中段に表示されている図柄を含めて５コマ以内に配置されている図柄を入賞ラインＬＮに表示させることができる。
図３は、スロットマシン１の構成を示すブロック図である。スロットマシン１には、図３に示すように、遊技制御基板４０、演出制御基板９０、電源基板１０１が設けられており、遊技制御基板４０によって遊技状態が制御され、演出制御基板９０によって遊技状態に応じた演出が制御され、電源基板１０１によってスロットマシン１を構成する電気部品の駆動電源が生成され、各部に供給される。
電源基板１０１には、外部からＡＣ１００Ｖの電源が供給されるとともに、このＡＣ１００Ｖの電源からスロットマシン１を構成する電気部品の駆動に必要な直流電圧が生成され、遊技制御基板４０及び遊技制御基板４０を介して接続された演出制御基板９０に供給されるようになっている。また、後述するメイン制御部４１からサブ制御部９１へのコマンド伝送ラインと、遊技制御基板４０から演出制御基板９０に対して電源を供給する電源供給ラインと、が一系統のケーブル及びコネクタを介して接続されており、これらケーブルと各基板とを接続するコネクタ同士が全て接続されることで演出制御基板９０側の各部が動作可能となり、かつメイン制御部４１からのコマンドを受信可能な状態となる。このため、メイン制御部４１からコマンドを伝送するコマンド伝送ラインが演出制御基板９０に接続されている状態でなければ、演出制御基板９０側に電源が供給されず、演出制御基板９０側のみが動作してしまうことがない。尚、演出制御基板に対して電源を供給する電源供給ラインが遊技制御基板４０を介さず、電源基板１０１から演出制御基板９０に直接接続され、電源基板１０１から演出制御基板９０に対して直接電源が供給される構成としても良い。
また、電源基板１０１には、前述したホッパーモータ３４ｂ、払出センサ３４ｃ、満タンセンサ３５ａ、設定キースイッチ３７、リセット／設定スイッチ３８、電源スイッチ３９が接続されている。
例えば、電源基板１０１では、図４に示すように、ＡＣ２４Ｖ、ＶＬＰ（直流＋２４Ｖ）、ＶＳＬ（直流＋３０Ｖ）、ＶＤＤ（直流＋１２Ｖ）、ＶＣＣ（直流＋５Ｖ）及びＶＢＢ（直流＋５Ｖ）を生成する。電源基板１０１は、例えば図４に示すように、変圧回路３０１と、直流電圧生成回路３０２と、電源監視回路３０３と、クリアスイッチ３０４とを備えて構成されている。また、電源基板１０１の外部には、スロットマシン１内の各制御基板及び機構部品への電力供給を実行または遮断するための電源スイッチ３９が設けられている。あるいは、スロットマシン１において、電源スイッチ３９は、電源基板１０１に設けられていても良い。加えて、電源基板１０１には、バックアップ電源となるコンデンサが設けられていても良い。このコンデンサは、例えばＶＢＢ（直流＋５Ｖ）の電源ラインから充電されるものであれば良い。
変圧回路３０１は、例えば商用電源が入力側（一次側）に印加されるトランスや、トランスの入力側に設けられた過電圧保護回路としてのバリスタなどを備えて構成されたものであれば良い。ここで、変圧回路３０１が備えるトランスは、商用電源と電源基板１０１の内部とを電気的に絶縁するためのものであれば良い。変圧回路３０１は、その出力電圧として、ＡＣ２４Ｖを生成する。直流電圧生成回路３０２は、例えばＡＣ２４Ｖを整流素子で整流昇圧することによってＶＳＬを生成する整流平滑回路を含んでいる。ＶＳＬは、ソレノイド駆動用の電源電圧として用いられる。また、直流電圧生成回路３０２は、例えばＡＣ２４Ｖを整流素子で整流することによってＶＬＰを生成する整流回路を含んでいる。ＶＬＰは、クレジット表示器１１、遊技補助表示器１２、１〜３ＢＥＴＬＥＤ１４〜１６、投入要求ＬＥＤ１７、スタート有効ＬＥＤ１８、ウェイト中ＬＥＤ１９、リプレイ中ＬＥＤ２０、ＢＥＴスイッチ有効ＬＥＤ２１、左、中、右停止有効ＬＥＤ２２Ｌ、２２Ｃ、２２Ｒ、設定値表示器２４等の発光体を点灯するための電源電圧として用いられる。加えて、直流電圧生成回路３０２は、例えばＶＳＬに基づいてＶＤＤ及びＶＣＣを生成するＤＣ−ＤＣコンバータを含んでいる。このＤＣ−ＤＣコンバータは、例えば１つ又は複数のスイッチングレギュレータと、そのスイッチングレギュレータの入力側に接続された比較的大容量のコンデンサとを含み、外部からスロットマシン１への電力供給が停止したときに、ＶＳＬ、ＶＤＤ、ＶＢＢ等の直流電圧が比較的緩やかに低下するように構成されたものであれば良い。ＶＤＤは、例えば図３に示すＭＡＸＢＥＴスイッチ６、スタートスイッチ７、ストップスイッチ８Ｌ、８Ｃ、８Ｒ、精算スイッチ１０、リセットスイッチ２３、打止スイッチ３６ａ、自動精算スイッチ３６ｂ、投入メダルセンサ３１、ドア開放検出スイッチ２５、リールセンサ３３Ｌ、３３Ｃ、３３Ｒ、払出センサ３４ｃ、満タンセンサ３５ａ、設定キースイッチ３７、リセット／設定スイッチ３８といった、各種スイッチに供給され、これらのスイッチを作動させるために用いられる。
図４に示すように、ＶＬＰ、ＶＳＬ、ＶＤＤ、ＶＣＣ及びＶＢＢは、例えば所定のコネクタや電源ラインを介して、遊技制御基板４０へと伝送される。尚、演出制御基板９０には、遊技制御基板４０を経由して各電圧が供給されれば良い。あるいは、演出制御基板９０には、遊技制御基板４０を経由することなく、電源基板１０１から直接に各電圧が供給されても良い。
電源監視回路３０３は、例えば停電監視リセットモジュールＩＣを用いて構成され、電源断信号を出力する電源監視手段を実現する回路である。例えば、電源監視回路３０３は、スロットマシン１において用いられる所定電源電圧（一例としてＶＳＬ）が所定値（一例として＋２２Ｖ）を超えると、オフ状態（ハイレベル）の電源断信号を出力する。その一方で、所定電源電圧が所定値以下になった期間が、予め決められている時間（一例として５６ミリ秒）以上継続したときに、オン状態（ローレベル）の電源断信号を出力する。あるいは、電源監視回路３０３は、スロットマシン１において用いられる所定電源電圧が所定値以下になると、直ちにオン状態の電源断信号を出力するようにしても良い。電源断信号は、例えばローレベルとなることでオン状態となりハイレベルとなることでオフ状態となる負論理の電気信号であれば良い。電源監視回路３０３から出力された電源断信号は、例えば電源基板１０１に搭載された出力ドライバ回路によって増幅された後に所定のコネクタや信号ラインを介して、遊技制御基板４０へと伝送される。
電源断信号を出力するための監視対象となる所定電源電圧は、例えば電源電圧ＶＳＬといった、スイッチ作動用の電源電圧ＶＤＤにおける規定値（一例として＋１２Ｖ）よりも高い電圧であることが好ましい。これにより、スイッチ作動用の電源電圧ＶＤＤが低下して各種スイッチ（例えばＭＡＸＢＥＴスイッチ６、スタートスイッチ７、ストップスイッチ８Ｌ、８Ｃ、８Ｒ、精算スイッチ１０、リセットスイッチ２３、打止スイッチ３６ａ、自動精算スイッチ３６ｂ、投入メダルセンサ３１、ドア開放検出スイッチ２５、リールセンサ３３Ｌ、３３Ｃ、３３Ｒ、払出センサ３４ｃ、満タンセンサ３５ａ、設定キースイッチ３７、リセット／設定スイッチ３８など）の動作状態が不安定となる以前に、電源断信号を出力する（オン状態にする）ことで、各種スイッチによる誤検出に基づく遊技制御の進行を防止できる。すなわち、スイッチ作動用の電源電圧ＶＤＤが低下すると負論理（ローレベルでオン状態となる）のスイッチ出力がオン状態となるものの、電源電圧ＶＤＤよりも早く低下する電源電圧ＶＳＬを監視して電力供給の停止を認識することで、スイッチ出力がオン状態となる以前に、電源復旧待ちの状態となってスイッチ出力を検出しない状態となることができる。
電源電圧ＶＳＬなどを遊技制御基板４０へと伝送する電源ラインには、大容量のコンデンサが接続されていても良い。これに対して、電源電圧ＶＳＬを監視対象とするために電源監視回路３０３へと伝送する入力ラインには、このようなコンデンサが接続されていなくても良い。この場合、監視対象となる電源監視回路３０３への入力ラインにおける電源電圧ＶＳＬは、コンデンサが接続された電源ラインにおける電源電圧ＶＳＬより早く低下する。すなわち、監視対象の電源電圧ＶＳＬが低下し始めた後でも、所定期間は、ソレノイドやモータなどに供給される電源ラインにおける電源電圧ＶＳＬの供給状態が維持される。したがって、監視対象となる電源電圧ＶＳＬが低下し始める場合でも、所定期間は、ソレノイドやモータなどを駆動可能な状態とすることができる。また、電源ラインにおける電源電圧ＶＳＬが低下し始める前に、電力供給の停止を認識することができる。
尚、ソレノイド駆動用の電源電圧ＶＳＬに代えて、例えば発光体点灯用の電源電圧ＶＬＰといった、スイッチ作動用の電源電圧ＶＤＤにおける規定値よりも高い任意の電源電圧を監視対象として、電源断信号を出力するようにしても良い。また、外部からスロットマシン１に供給される電力の供給停止を検出するための条件としては、スロットマシン１において用いられる所定電源電圧が所定値以下になったことに限られず、外部からの電力が途絶えたことを検出できる任意の条件であれば良い。例えば、ＡＣ２４Ｖ等の交流波そのものを監視して交流波が途絶えたことを検出条件としても良いし、交流波をデジタル化した信号を監視して、デジタル信号が平坦になったことをもって交流波が途絶えたことの検出条件としても良い。
電源監視回路３０３は、例えば所定電源電圧（一例としてＶＣＣ）が所定値（一例として＋４．５Ｖ）以下になったときに、リセット信号を出力しても良い。リセット信号は、例えばローレベルとなることでオン状態となる電気信号であれば良い。電源監視回路３０３から出力されたリセット信号は、例えば電源基板１０１に搭載された出力ドライバ回路によって増幅された後に所定のコネクタや信号ラインを介して、遊技制御基板４０へと伝送される。演出制御基板９０には、遊技制御基板４０を経由してリセット信号が伝送されれば良い。あるいは、演出制御基板９０に対しても、遊技制御基板４０を経由せずにリセット信号が直接に伝送されるようにしても良い。さらに、リセット信号を出力する回路は、電源監視回路３０３とは別個に設けられたウォッチドッグタイマ内蔵ＩＣ、あるいはシステムリセットＩＣなどを用いて構成されても良い。
スロットマシン１への電力供給が停止するときには、電源監視回路３０３が、電源断信号を出力（ローレベルに設定）してから所定期間が経過したときに、リセット信号を出力（ローレベルに設定）する。ここでの所定期間は、例えば図３に示す遊技制御基板４０に搭載されているメイン制御部４１が、所定の電源断処理を実行するのに十分な時間であれば良い。すなわち、電源監視回路３０３は、給電中信号としての電源断信号を出力した後、メイン制御部４１が所定の電源断処理を実行完了してから、動作停止信号としてのリセット信号を出力（ローレベルに設定）する。電源監視回路３０３から出力されたリセット信号を受信したメイン制御部４１は、動作停止状態となり、各種の制御処理の実行が停止される。また、スロットマシン１への電力供給が開始され、例えば所定電源電圧（一例としてＶＣＣ）が所定値（一例として＋４．５Ｖ）を超えたときに、電源監視回路３０３はリセット信号の出力を停止（ハイレベルに設定）する。
図５は、スロットマシン１への電力供給が開始されたときと、電力供給が停止するときにおける、ＡＣ２４Ｖ、ＶＳＬ、ＶＣＣ、リセット信号及び電源断信号の状態を、模式的に示すタイミング図である。図５に示すように、スロットマシン１への電力供給が開始されたときに、ＶＳＬ及びＶＣＣは徐々に規定値（直流＋３０Ｖ及び直流＋５Ｖ）に達する。このとき、ＶＣＣが第１の所定値（例えば＋４．５Ｖ）を超えると、電源監視回路３０３はリセット信号の出力を停止（ハイレベルに設定）してオフ状態とする。また、ＶＳＬが第２の所定値（例えば＋２２Ｖ）を超えると、電源監視回路３０３は電源断信号の出力を停止（ハイレベルに設定）してオフ状態とする。他方、スロットマシン１への電力供給が停止するときに、ＶＳＬ及びＶＣＣは徐々に低下する。このとき、ＶＳＬが第２の所定値（＋２２Ｖ）にまで低下すると、電源監視回路３０３は電源断信号をオン状態として出力（ローレベルに設定）する。また、ＶＣＣが第１の所定値（＋４．５Ｖ）にまで低下すると、電源監視回路３０３はリセット信号をオン状態として出力（ローレベルに設定）する。
図４に示す電源基板１０１が備えるクリアスイッチ３０４は、例えば押しボタン構造を有し、押下などの操作に応じてクリア信号を出力する。クリア信号は、例えば押下などの操作に応じてローレベルとなることでオン状態となる電気信号であれば良い。あるいは、クリア信号は、例えば押下などの操作に応じてハイレベルとなることでオン状態となる電気信号であっても良い。クリアスイッチ３０４から出力されたクリア信号は、例えば所定のコネクタや信号ラインを介して、遊技制御基板４０へと伝送される。また、クリアスイッチ３０４の操作がなされていないときには、クリア信号の出力を停止（ハイレベルあるいはローレベルに設定）する。尚、クリアスイッチ３０４は、押しボタン構造以外の他の構成（例えばスライドスイッチ構造やトグルスイッチ構造、ダイヤルスイッチ構造など）であっても良い。
遊技制御基板４０には、前述したＭＡＸＢＥＴスイッチ６、スタートスイッチ７、ストップスイッチ８Ｌ、８Ｃ、８Ｒ、精算スイッチ１０、リセットスイッチ２３、打止スイッチ３６ａ、自動精算スイッチ３６ｂ、投入メダルセンサ３１、ドア開放検出スイッチ２５、リールセンサ３３Ｌ、３３Ｃ、３３Ｒが接続されているとともに、電源基板１０１を介して前述した払出センサ３４ｃ、満タンセンサ３５ａ、設定キースイッチ３７、リセット／設定スイッチ３８が接続されており、これら接続されたスイッチ類の検出信号が入力されるようになっている。
また、遊技制御基板４０には、前述したクレジット表示器１１、遊技補助表示器１２、ペイアウト表示器１３、１〜３ＢＥＴＬＥＤ１４〜１６、投入要求ＬＥＤ１７、スタート有効ＬＥＤ１８、ウェイト中ＬＥＤ１９、リプレイ中ＬＥＤ２０、ＢＥＴスイッチ有効ＬＥＤ２１、左、中、右停止有効ＬＥＤ２２Ｌ、２２Ｃ、２２Ｒ、設定値表示器２４、流路切替ソレノイド３０、リールモータ３２Ｌ、３２Ｃ、３２Ｒが接続されているとともに、電源基板１０１を介して前述したホッパーモータ３４ｂが接続されており、これら電気部品は、遊技制御基板４０に搭載された後述のメイン制御部４１の制御に基づいて駆動されるようになっている。
遊技制御基板４０には、メイン制御部４１、制御用クロック生成回路４２、乱数用クロック生成回路４３、スイッチ検出回路４４、モータ駆動回路４５、ソレノイド駆動回路４６、ＬＥＤ駆動回路４７、外部メモリ（ＳＲＡＭ）５０が搭載されている。
メイン制御部４１は、１チップマイクロコンピュータにて構成され、後述するＲＯＭ５０６に記憶された制御プログラムを実行して、遊技の進行に関する処理を行うととともに、遊技制御基板４０に搭載された制御回路の各部を直接的または間接的に制御する。尚、本実施例では、メイン制御部４１は、ＳＲＡＭ５０などの外部デバイスに対して１６ビットまたは３２ビットでのバスアクセスのみ可能である。
ここで、制御用クロック生成回路４２は、メイン制御部４１の外部にて、所定周波数の発振信号となる制御用クロックＣＣＬＫを生成する。制御用クロック生成回路４２により生成された制御用クロックＣＣＬＫは、例えば図４に示すようなメイン制御部４１の制御用外部クロック端子ＥＸＣを介してクロック回路５０２に供給される。乱数用クロック生成回路４３は、メイン制御部４１の外部にて、制御用クロックＣＣＬＫの発振周波数とは異なる所定周波数の発振信号となる乱数用クロックＲＣＫを生成する。乱数用クロック生成回路４３により生成された乱数用クロックＲＣＫは、例えばメイン制御部４１の乱数用外部クロック端子ＥＲＣを介して乱数回路５０９Ａ、５０９Ｂ（図６を参照）などに供給される。一例として、乱数用クロック生成回路４３により生成される乱数用クロックＲＣＫの発振周波数は、制御用クロック生成回路４２により生成される制御用クロックＣＣＬＫの発振周波数以下となるようにすれば良い。あるいは、乱数用クロック生成回路４３により生成される乱数用クロックＲＣＫの発振周波数は、制御用クロック生成回路４２により生成される制御用クロックＣＣＬＫの発振周波数よりも高周波となるようにしても良い。
スイッチ検出回路４４は、遊技制御基板４０に直接または電源基板１０１を介して接続されたスイッチ類から入力された検出信号を取り込んでメイン制御部４１に伝送する。モータ駆動回路４５は、メイン制御部４１から出力されたモータ駆動信号をリールモータ３２Ｌ、３２Ｃ、３２Ｒに伝送する。ソレノイド駆動回路４６は、メイン制御部４１から出力されたソレノイド駆動信号を流路切替ソレノイド３０に伝送する。ＬＥＤ駆動回路は、メイン制御部４１から出力されたＬＥＤ駆動信号を遊技制御基板４０に接続された各種表示器やＬＥＤに伝送する。
図６は、遊技制御基板４０に搭載されたメイン制御部４１の構成例を示している。図６に示すメイン制御部４１は、１チップマイクロコンピュータであり、外部バスインタフェース５０１と、クロック回路５０２と、固有情報記憶回路５０３と、リセットコントローラ５０４Ａと、割込みコントローラ５０４Ｂと、ＣＰＵ（Central Processing Unit）５０５と、ＲＯＭ（Read Only Memory）５０６と、ＲＡＭ（Random Access Memory）５０７と、タイマ回路５０８と、１６ビットの乱数回路５０９Ａと、８ビットの乱数回路５０９Ｂと、フリーランカウンタ５０９Ｃと、ＰＩＰ（Parallel Input Port）５１０と、シリアル通信回路５１１と、アドレスデコード回路５１２とを備えて構成される。
図７は、メイン制御部４１におけるアドレスマップの一例を示している。図７に示すように、アドレス００００Ｈ〜アドレス２ＦＦＦＨの領域は、ＲＯＭ５０６に割り当てられ、ユーザプログラムエリアとプログラム管理エリアとを含んでいる。尚、添字Ｈは、１６進数であることを示しており、以下の説明でも同様である。図８（Ａ）は、ＲＯＭ５０６におけるプログラム管理エリアの主要部分について、用途や内容の一例を示している。アドレスＦ０００Ｈ〜アドレスＦ３ＦＦＨの領域は、ＲＡＭ５０７に割り当てられたワークエリアであり、Ｉ／Ｏマップやメモリマップに割り付けることができる。アドレスＦＥ００Ｈ〜アドレスＦＥＢＦＨの領域は、メイン制御部４１の内蔵レジスタに割り当てられる内蔵レジスタエリアである。図８（Ｂ）は、内蔵レジスタエリアの主要部分について、用途や内容の一例を示している。
プログラム管理エリアは、ＣＰＵ５０５がユーザプログラムを実行するために必要な情報を格納する記憶領域である。図８（Ａ）に示すように、プログラム管理エリアには、ヘッダＫＨＤＲ、リセット設定ＫＲＥＳ、割込み初期設定ＫＩＩＳ、１６ビット乱数初期設定第１ＫＲＬ１〜１６ビット乱数初期設定第３ＫＲＬ３、８ビット乱数初期設定第１ＫＲＳ１、８ビット乱数初期設定第２ＫＲＳ２、セキュリティ時間設定ＫＳＥＳなどが、含まれている。
プログラム管理エリアに記憶されるヘッダＫＨＤＲは、メイン制御部４１における内部データの読出設定を示す。図９（Ａ）は、ヘッダＫＨＤＲにおける設定データと動作との対応関係を例示している。ここで、メイン制御部４１では、ＲＯＭ読出防止機能と、バス出力マスク機能とを設定可能である。ＲＯＭ読出防止機能は、メイン制御部４１が備えるＲＯＭ５０６の記憶データについて、読出動作を許可または禁止する機能であり、読出禁止に設定された状態では、ＲＯＭ５０６の記憶データを読み出すことができない。バス出力マスク機能は、外部バスインタフェース５０１に接続された外部装置からメイン制御部４１の内部データに対する読出要求があった場合に、外部バスインタフェース５０１におけるアドレスバス出力、データバス出力及び制御信号出力にマスクをかけることにより、外部装置から内部データの読出を不能にする機能である。図９（Ａ）に示すように、ヘッダＫＨＤＲの設定データに対応して、ＲＯＭ読出防止機能やバス出力マスク機能の動作組合せが異なるように設定される。図９（Ａ）に示す設定データのうち、ＲＯＭ読出が許可されるとともに、バス出力マスクが有効となる設定データは、バス出力マスク有効データともいう。また、ＲＯＭ読出が禁止されるとともに、バス出力マスクが有効となる設定データ（全て「００Ｈ」）は、ＲＯＭ読出禁止データともいう。ＲＯＭ読出が許可されるとともに、バス出力マスクが無効となる設定データは、バス出力マスク無効データともいう。
プログラム管理エリアに記憶されるリセット設定ＫＲＥＳは、メイン制御部４１におけるリセット動作の設定を示す。図９（Ｂ）は、リセット設定ＫＲＥＳにおける設定内容の一例を示している。リセット設定ＫＲＥＳのビット番号［７］は、メイン制御部４１において内部リセットが発生したときの動作を設定する設定データである。メイン制御部４１における内部リセットは、例えばリセットコントローラ５０４Ａに設けられたウォッチドッグタイマ５２０からタイムアウト信号が出力されることや、指定エリア外走行禁止（ＩＡＴ）が発生したことなど、所定の要因により発生するリセットである。
図９（Ｂ）に示す例において、リセット設定ＫＲＥＳのビット番号［７］におけるビット値が“０”である場合には、内部リセットが発生したときのリセット動作がユーザリセットに設定される。ユーザリセットが実行される場合には、例えば割り込みコントローラ５０４Ｂ、ＣＰＵ５０５、タイマ回路５０８、フリーランカウンタ５０９Ｃ、ＰＩＰ５１０、シリアル通信回路５１１が初期化され、ユーザプログラムのリセットアドレス（ＲＯＭ５０６のアドレス００００Ｈ）からユーザプログラムを再実行する。一方、リセット設定ＫＲＥＳのビット番号［７］におけるビット値が“１”である場合には、内部リセットが発生したときのリセット動作がシステムリセットに設定される。システムリセットが実行される場合には、例えば１６ビットの乱数回路５０９Ａや８ビットの乱数回路５０９Ｂなどを含めた、メイン制御部４１におけるすべての内部回路が初期化され、ユーザプログラムのリセットアドレスからユーザプログラムを再実行する。
リセット設定ＫＲＥＳのビット番号［６］は、リセットコントローラ５０４Ａに設けられたウォッチドッグタイマ５２０の起動方法を設定する設定データである。図９（Ｂ）に示す例において、リセット設定ＫＲＥＳのビット番号［６］におけるビット値が“０”である場合には、メイン制御部４１の動作状態がセキュリティモードからユーザモードに移行することで、ウォッチドッグタイマ５２０が自動的に起動される。これに対して、そのビット値が“１”である場合には、メイン制御部４１のＣＰＵ５０５がＲＯＭ５０６から読み出した制御コードに基づくユーザプログラム（ゲーム制御用の初期設定プログラム及び遊技制御処理プログラム）を実行することで、ソフトウェアによりウォッチドッグタイマ５２０を起動させる。このように、ＲＯＭ５０６のプログラム管理エリアに記憶されるリセット設定ＫＲＥＳのビット番号［６］におけるビット値を“１”とする設定データを予め記憶させておくことで、ユーザプログラムの実行によるソフトウェアにて、所定のＷＤＴ起動制御コードによりウォッチドッグタイマ５２０を起動してリセット動作を有効化することや、所定のＷＤＴ停止制御コードによりウォッチドッグタイマ５２０を停止してリセット動作を無効化することができる。
リセット設定ＫＲＥＳのビット番号［５−４］は、ウォッチドッグタイマ５２０のタイムアウト時間を設定するために用いられる基準クロックを設定する設定データである。図９（Ｂ）に示す例においては、リセット設定ＫＲＥＳのビット番号［５−４］におけるビット値が“００”、“０１”、“１０”、“１１”のいずれであるかに応じて、周期が異なる基準クロックの設定が行われる。リセット設定ＫＲＥＳのビット番号［３−０］は、ビット番号［５−４］におけるビット値に対応する設定周期との乗算に用いられることで、ウォッチドッグタイマ５２０のタイムアウト時間を設定する設定データである。図９（Ｂ）に示す例においては、リセット設定ＫＲＥＳのビット番号［３−０］におけるビット値が“００００”である場合に、ウォッチドッグタイマ５２０による監視時間の計測を禁止してウォッチドッグ不使用とする。一方、それらのビット値が“１０００”である場合には、設定周期に「８」を乗算することで、ウォッチドッグタイマ５２０のタイムアウト時間が設定される。また、それらのビット値が“１１１１”である場合には、設定周期に「１５」を乗算することで、ウォッチドッグタイマ５２０のタイムアウト時間が設定される。
このように、リセット設定ＫＲＥＳのビット番号［５−４］及びビット番号［３−０］におけるビット値を設定することにより、ウォッチドッグタイマ５２０により計測される監視時間は、予め定められた複数種類のうちから設定することができる。図９（Ｂ）に示す例では、リセット設定ＫＲＥＳのビット番号［５−４］におけるビット値が“１１”でビット番号［３−０］におけるビット値が“１１１１”である場合に、監視時間として設定可能な最長時間が設定される。一例として、内部システムクロックＳＣＬＫの周波数が１０．０ＭＨｚである場合には、約５０．３３秒が最長の監視時間となる。他の一例として、内部システムクロックＳＣＬＫの周波数が１２．０ＭＨｚである場合には、約４１．９４秒が最長の監視時間となる。
プログラム管理エリアに記憶される割込み初期設定ＫＩＩＳは、メイン制御部４１にて発生するマスカブル割込みの取扱いに関する初期設定を示す。図１０（Ａ）は、割込み初期設定ＫＩＩＳにおける設定内容の一例を示している。
割込み初期設定ＫＩＩＳのビット番号［７−４］では、割込みベクタの上位４ビットを設定する。割込み初期設定ＫＩＩＳのビット番号［２−０］では、マスカブル割込み要因の優先度の組合せを設定する。図１０（Ａ）に示す例において、割込み初期設定ＫＩＩＳのビット番号［２−０］により「００Ｈ」〜「０２Ｈ」のいずれかが指定されれば、タイマ回路５０８からのマスカブル割込み要因を最優先とする優先度の組合せが設定される。これに対して、「０３Ｈ」または「０４Ｈ」のいずれかが指定されれば、シリアル通信回路５１１からのマスカブル割込み要因を最優先とする優先度の組合せが設定される。また、「０５Ｈ」または「０６Ｈ」のいずれかが指定されれば、乱数回路５０９Ａ、５０９Ｂなどからのマスカブル割込み要因を最優先とする優先度の組合せが設定される。尚、同一回路からのマスカブル割込み要因を最優先とする優先度の組合せでも、指定値が異なる場合には、最優先となるマスカブル割込み要因の種類や第２順位以下における優先度の組合せなどが異なっている。
プログラム管理エリアに記憶される１６ビット乱数初期設定第１ＫＲＬ１〜１６ビット乱数初期設定第３ＫＲＬ３は、１６ビットの乱数回路５０９Ａに対する初期設定を示す。図１０（Ｂ）は、１６ビット乱数初期設定第１ＫＲＬ１における設定内容の一例を示している。図１０（Ｃ）は、１６ビット乱数初期設定第３ＫＲＬ３における設定内容の一例を示している。本実施例において、１６ビットの乱数回路５０９Ａは、４つのチャネルｃｈ０〜ｃｈ３の１６ビット疑似乱数を、独立して発生することができる。
１６ビット乱数初期設定第１ＫＲＬ１のビット番号［７］は、チャネルｃｈ１の１６ビット乱数を発生させるために、１６ビットの乱数回路５０９Ａを起動させる方法を設定する１６ビット乱数チャネルｃｈ１用の乱数回路起動設定データである。図１０（Ｂ）に示す例において、１６ビット乱数初期設定第１ＫＲＬ１のビット番号［７］におけるビット値が“０”である場合には、チャネルｃｈ１の１６ビット乱数における最大値をユーザプログラム（ソフトウェア）で指定したときに、チャネルｃｈ１の１６ビット乱数を発生させるための回路が起動される。これに対して、そのビット値が“１”である場合には、メイン制御部４１の動作状態がセキュリティモードからユーザモードに移行することで、チャネルｃｈ１の１６ビット乱数を発生させるための回路が自動的に起動される。
１６ビット乱数初期設定第１ＫＲＬ１のビット番号［６］は、チャネルｃｈ１の１６ビット乱数を発生させるときに、乱数値となる数値データの更新用となる乱数更新クロックＲＧＫ（図１６を参照）を、内部システムクロックＳＣＬＫとするか、乱数用クロックＲＣＫの２分周（ＲＣＫ／２）とするかを設定する１６ビット乱数チャネルｃｈ１用の乱数更新クロック設定データである。図１０（Ｂ）に示す例において、１６ビット乱数初期設定第１ＫＲＬ１のビット番号［６］におけるビット値が“０”である場合には、内部システムクロックＳＣＬＫを乱数更新クロックＲＧＫに用いる設定となる一方、“１”である場合には、乱数用クロックＲＣＫの２分周（ＲＣＫ／２）を乱数更新クロックＲＧＫに用いる設定となる。
１６ビット乱数初期設定第１ＫＲＬ１のビット番号［５−４］は、チャネルｃｈ１の１６ビット乱数を発生させるときに、乱数更新規則を変更するか否かや、変更する場合における変更方式を設定する１６ビット乱数チャネルｃｈ１用の乱数更新規則設定データである。図１０（Ｂ）に示す例において、１６ビット乱数初期設定第１ＫＲＬ１のビット番号［５−４］におけるビット値が“００”である場合には、乱数更新規則を変更しない設定となり、“０１”である場合には、乱数更新規則をソフトウェアにより変更する設定となり、“１０”である場合には、２周目から乱数更新規則を自動で変更する設定となり、“１１”である場合には、１周目から乱数更新規則を自動で変更する設定となる。
図１０（Ｂ）に示す例において、１６ビット乱数初期設定第１ＫＲＬ１のビット番号［３］、［２］、［１−０］はそれぞれ、１６ビット乱数チャネルｃｈ０用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データとなっている。すなわち、１６ビット乱数初期設定第１ＫＲＬのビット番号［３−０］は、そのビット番号［７−４］によりチャネルｃｈ１の１６ビット乱数について初期設定を行う場合と同様に、チャネルｃｈ０の１６ビット乱数について初期設定を行うための設定データである。
尚、１６ビット乱数初期設定第２ＫＲＬ２のビット番号［７］、［６］、［５−４］はそれぞれ、１６ビット乱数チャネルｃｈ３用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データとなっている。１６ビット乱数初期設定第２ＫＲＬ２のビット番号［３］、［２］、［１−０］はそれぞれ、１６ビット乱数チャネルｃｈ２用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データとなっている。
１６ビット乱数初期設定第３ＫＲＬ３のビット番号［７］とビット番号［６］は、チャネルｃｈ３の１６ビット乱数となる数値データでのスタート値を設定する１６ビット乱数チャネルｃｈ３用の乱数スタート値設定データである。図１０（Ｃ）に示す例において、１６ビット乱数初期設定第３ＫＲＬ３のビット番号［７］におけるビット値が“０”である場合には、スタート値が所定のデフォルト値である「００００Ｈ」に設定される一方、“１”である場合には、メイン制御部４１ごとに付与された固有の識別情報であるＩＤナンバーに基づく値がスタート値に設定される。また、図１０（Ｃ）に示す例では、１６ビット乱数初期設定第３ＫＲＬ３のビット番号［６］におけるビット値が“０”である場合には、システムリセット毎にスタート値を変更しない設定となる一方、“１”である場合には、システムリセット毎にスタート値を変更する設定となる。
尚、スタート値をＩＤナンバーに基づく値に設定する場合には、ＩＤナンバーに所定のスクランブル処理を施す演算や、ＩＤナンバーを用いた加算・減算・乗算・除算などの演算の一部または全部を実行して、算出された値をスタート値に用いるようにすれば良い。また、１６ビット乱数初期設定第３ＫＲＬ３のビット番号［６］におけるビット値が“１”である場合には、システムリセット毎に所定のフリーランカウンタ（例えば図６に示すフリーランカウンタ５０９Ｃ）におけるカウント値に基づいて設定される値をスタート値に用いるようにすれば良い。さらに、１６ビット乱数初期設定第３ＫＲＬ３のビット番号［７］とビット番号［６］におけるビット値がともに“１”である場合には、ＩＤナンバーとフリーランカウンタにおけるカウント値とに基づいて設定される値をスタート値に用いるようにすれば良い。
１６ビット乱数初期設定第３ＫＲＬ３のビット番号［５］とビット番号［４］は、チャネルｃｈ２の１６ビット乱数となる数値データでのスタート値を設定する１６ビット乱数チャネルｃｈ２用の乱数スタート値設定データである。すなわち、１６ビット乱数初期設定第３ＫＲＬ３のビット番号［５］とビット番号［４］は、そのビット番号［７］とビット番号［６］によりチャネルｃｈ３の１６ビット乱数について初期設定を行う場合と同様に、チャネルｃｈ２の１６ビット乱数について初期設定を行うための設定データである。１６ビット乱数初期設定第３ＫＲＬ３のビット番号［３］とビット番号［２］は、１６ビット乱数チャネルｃｈ１用の乱数スタート値設定データである。１６ビット乱数初期設定第３ＫＲＬ３のビット番号［１］とビット番号［０］は、１６ビット乱数チャネルｃｈ０用の乱数スタート値設定データである。
プログラム管理エリアに記憶される８ビット乱数初期設定第１ＫＲＳ１及び８ビット乱数初期設定第２ＫＲＳ２は、８ビットの乱数回路５０９Ｂに対する初期設定を示す。本実施例において、８ビットの乱数回路５０９Ｂは、４つのチャネルｃｈ０〜ｃｈ３の８ビット疑似乱数を、独立して発生することができる。８ビット乱数初期設定第１ＫＲＳ１は、８ビット乱数チャネルｃｈ１用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データと、８ビット乱数チャネルｃｈ０用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データとを含んでいる。８ビット乱数初期設定第２ＫＲＳ２は、８ビット乱数チャネルｃｈ３用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データと、８ビット乱数チャネルｃｈ２用の乱数回路起動設定データ、乱数更新クロック設定データ、乱数更新規則設定データとを含んでいる。すなわち、８ビット乱数初期設定第１ＫＲＳ１及び８ビット乱数初期設定第１ＫＲＳ２は、１６ビット乱数初期設定第１ＫＲＬ１及び１６ビット乱数初期設定第２ＫＲＬ２によりチャネルｃｈ０〜チャネルｃｈ３の１６ビット乱数について初期設定を行う場合と同様に、チャネルｃｈ０〜チャネルｃｈ３の８ビット乱数について初期設定を行うための設定データである。
プログラム管理エリアに記憶されるセキュリティ時間設定ＫＳＥＳは、電源投入時におけるメイン制御部４１の動作状態であるセキュリティモードとなる時間（セキュリティモード時間）を延長するための設定を示す。ここで、メイン制御部４１の動作状態がセキュリティモードであるときには、所定のセキュリティチェック処理が実行されて、ＲＯＭ５０６の記憶内容が変更されたか否かが検査される。図１１は、セキュリティ時間設定ＫＳＥＳにおける設定内容の一例を示している。
セキュリティ時間設定ＫＳＥＳのビット番号［７−６］は、セキュリティモード時間をシステムリセット毎にランダムな時間分延長する場合の時間設定を示す。図１１に示す例において、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値が“００”であれば、ランダムな時間延長を行わない設定となる。これに対して、そのビット値が“０１”であればショートモードの設定となり、“１０”であればミドルモードの設定となり、“１１”であればロングモードの設定となる。ここで、ショートモードやミドルモード、あるいはロングモードが指定された場合には、例えばメイン制御部４１に内蔵されたフリーランカウンタのカウント値を、システムリセットの発生時にメイン制御部４１が備える所定の内蔵レジスタ（可変セキュリティモード時間用レジスタ）に格納する。そして、初期設定時に可変セキュリティ時間用レジスタの格納値をそのまま用いること、あるいは、その格納値を所定の演算関数（例えばハッシュ関数）に代入して得られた値を用いることなどにより、セキュリティモード時間を延長する際の延長時間がランダムに決定されれば良い。
一例として、内部システムクロックＳＣＬＫの周波数が１０．０ＭＨｚである場合には、ショートモードにおいて０〜８１６μｓ（マイクロ秒）の範囲で延長時間がランダムに決定され、ミドルモードにおいて０〜２６．１１２ｍｓ（ミリ秒）の範囲で延長時間がランダムに決定され、ロングモードにおいて０〜８３５．５８４ｍｓの範囲で延長時間がランダムに決定される。また、他の一例として、内部システムクロックＳＣＬＫの周波数が１２．０ＭＨｚである場合には、ショートモードにおいて０〜５１０μｓの範囲で延長時間がランダムに決定され、ミドルモードにおいて０〜１６．３２ｍｓの範囲で延長時間がランダムに決定され、ロングモードにおいて０〜５２２．２４ｍｓの範囲で延長時間がランダムに決定される。
可変セキュリティモード時間用レジスタは、例えばメイン制御部４１のＲＡＭ５０７におけるバックアップ領域といった、遊技制御基板４０におけるバックアップ箇所と共通のバックアップ電源を用いてバックアップされるものであれば良い。あるいは、可変セキュリティモード時間用レジスタは、ＲＡＭ５０７におけるバックアップ領域などに用いられるバックアップ電源とは別個に設けられた電源によりバックアップされても良い。こうして、可変セキュリティモード時間用レジスタがバックアップ電源によってバックアップされることで、電力供給が停止した場合でも、所定期間は可変セキュリティモード時間用レジスタの格納値が保存されることになる。尚、フリーランカウンタにおけるカウント値を読み出して可変セキュリティモード時間用レジスタに格納するタイミングは、システムリセットの発生時に限定されず、予め定められた任意のタイミングとしても良い。あるいは、フリーランカウンタをバックアップ電源によってバックアップしておき、初期設定時にフリーランカウンタから読み出した格納値を用いてセキュリティモード時間を延長する際の延長時間がランダムに決定されても良い。
また、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値によりショートモード、ミドルモード、ロングモードのいずれかを設定するとともに、セキュリティ時間設定ＫＳＥＳのビット番号［４−０］におけるビット値を“０００１”以外とすることにより固定時間に加える延長時間を設定することもできる。この場合には、ビット番号［４−０］におけるビット値に対応した延長時間と、ビット番号［７−６］におけるビット値に基づいてランダムに決定された延長時間との双方が、固定時間に加算されて、メイン制御部４１がセキュリティモードとなるセキュリティモード時間が決定されることになる。
図６に示すメイン制御部４１が備える外部バスインタフェース５０１は、メイン制御部４１を構成するチップの外部バスと内部バスとのインタフェース機能や、アドレスバス、データバス及び各制御信号の方向制御機能などを有するバスインタフェースである。例えば、外部バスインタフェース５０１は、メイン制御部４１に外付けされた外部メモリや外部入出力装置などに接続され、これらの外部装置との間でアドレス信号やデータ信号、各種の制御信号などを送受信するものであれば良い。本実施例において、外部バスインタフェース５０１には、内部リソースアクセス制御回路５０１Ａが含まれている。
内部リソースアクセス制御回路５０１Ａは、外部バスインタフェース５０１を介した外部装置からメイン制御部４１の内部データに対するアクセスを制御して、例えばＲＯＭ５０６に記憶されたゲーム制御用プログラム（遊技制御処理プログラム）や固定データといった、内部データの不適切な外部読出を制限するための回路である。ここで、外部バスインタフェース５０１には、例えばインサーキットエミュレータ（ＩＣＥ；InCircuit Emulator）といった回路解析装置が、外部装置として接続されることがある。
一例として、ＲＯＭ５０６のプログラム管理エリアに記憶されたヘッダＫＨＤＲの内容に応じて、ＲＯＭ５０６における記憶データの読出を禁止するか許可するかを切り替えられるようにする。例えば、ヘッダＫＨＤＲがバス出力マスク無効データとなっている場合には、外部装置によるＲＯＭ５０６の読出を可能にして、内部データの外部読出を許可する。これに対して、ヘッダＫＨＤＲがバス出力マスク有効データとなっている場合には、例えば外部バスインタフェース５０１におけるアドレスバス出力、データバス出力及び制御信号出力にマスクをかけることなどにより、外部装置からＲＯＭ５０６の読出を不能にして、内部データの外部読出を禁止する。この場合、外部バスインタフェース５０１に接続された外部装置から内部データの読出が要求されたときには、予め定められた固定値を出力することで、外部装置からは内部データを読み出すことができないようにする。また、ヘッダＫＨＤＲがＲＯＭ読出禁止データとなっている場合には、ＲＯＭ５０６自体を読出不能として、ＲＯＭ５０６における記憶データの読出を防止しても良い。そして、例えば製造段階のＲＯＭでは、ヘッダＫＨＤＲをＲＯＭ読出禁止データとすることで、ＲＯＭ自体を読出不能としておき、開発用ＲＯＭとするのであればバス出力マスク無効データをヘッダＫＨＤＲに書き込むことで、外部装置による内部データの検証を可能にする。これに対して、量産用ＲＯＭとするのであればバス出力マスク有効データをヘッダＫＨＤＲに書き込むことで、ＣＰＵ５０５などによるメイン制御部４１の内部におけるＲＯＭ５０６の読出は可能とする一方で、外部装置によるＲＯＭ５０６の読出はできないようにすれば良い。
他の一例として、内部リソースアクセス制御回路５０１Ａは、ＲＯＭ５０６における記憶データの一部または全部といった、メイン制御部４１の内部データの読出が、外部バスインタフェース５０１に接続された外部装置から要求されたことを検出する。この読出要求を検出したときに、内部リソースアクセス制御回路５０１Ａは、メイン制御部４１の内部データの読出を許可するか否かの判定を行う。例えば、ＲＯＭ５０６における記憶データの一部または全部に暗号化処理が施されているものとする。この場合、内部リソースアクセス制御回路５０１Ａは、外部装置からの読出要求がＲＯＭ５０６に記憶された暗号化処理プログラムや鍵データ等に対する読出要求であれば、この読出要求を拒否して、メイン制御部４１の内部データの読出を禁止する。外部バスインタフェース５０１では、ＲＯＭ５０６の記憶データが出力される出力ポートと、内部バスとの間にスイッチ素子を設け、内部リソースアクセス制御回路５０１Ａが内部データの読出を禁止した場合には、このスイッチ素子をオフ状態とするように制御すれば良い。このように、内部リソースアクセス制御回路５０１Ａは、外部装置からの読出要求が所定の内部データ（例えばＲＯＭ５０６の所定領域）の読出を要求するものであるか否かに応じて、内部データの読出を禁止するか許可するかを決定するようにしても良い。
あるいは、内部リソースアクセス制御回路５０１Ａは、内部データの読出要求を検出したときに、所定の認証コードが外部装置から入力されたか否かを判定しても良い。この場合には、例えば内部リソースアクセス制御回路５０１Ａの内部あるいはＲＯＭ５０６の所定領域に、認証コードとなる所定のコードパターンが予め記憶されていれば良い。そして、外部装置から認証コードが入力されたときには、この認証コードを内部記憶された認証コードと比較して、一致すれば読出要求を受容して、メイン制御部４１の内部データの読出を許可する。これに対して、外部装置から入力された認証コードが内部記憶された認証コードと一致しない場合には、読出要求を拒否して、メイン制御部４１の内部データの読出を禁止する。このように、内部リソースアクセス制御回路５０１Ａは、外部装置から入力された認証コードが内部記憶された認証コードと一致するか否かに応じて、内部データの読出を禁止するか許可するかを決定するようにしても良い。これにより、検査機関などが予め知得した正しい認証コードを用いて、メイン制御部４１の内部データを損なうことなく読み出すことができ、内部データの正当性を適切に検査することなどが可能になる。
さらに他の一例として、内部リソースアクセス制御回路５０１Ａに読出禁止フラグを設け、読出禁止フラグがオン状態であれば外部装置によるＲＯＭ５０６の読出を禁止する。その一方で、読出禁止フラグがオフ状態であるときには、外部装置によるＲＯＭ５０６の読出が許可される。ここで、読出禁止フラグは、初期状態ではオフ状態であるが、読出禁止フラグを一旦オン状態とした後には、読出禁止フラグをクリアしてオフ状態に復帰させることができないように構成されていれば良い。すなわち、読出禁止フラグはオフ状態からオン状態に不可逆的に変更することが可能とされている。例えば、内部リソースアクセス制御回路５０１Ａには、読出禁止フラグをクリアしてオフ状態とする機能が設けられておらず、どのような命令によっても読出禁止フラグをクリアすることができないように設定されていれば良い。そして、内部リソースアクセス制御回路５０１Ａは、外部装置からＲＯＭ５０６における記憶データといったメイン制御部４１の内部データの読出が要求されたときに、読出禁止フラグがオンであるか否かを判定する。このとき、読出禁止フラグがオンであれば、外部装置からの読出要求を拒否して、メイン制御部４１の内部データの読出を禁止する。他方、読出禁止フラグがオフであれば、外部装置からの読出要求を受容して、メイン制御部４１の内部データの読出を許可にする。このような構成であれば、ゲーム制御用の遊技制御処理プログラムを作成してＲＯＭ５０６に格納する提供者においては、読出禁止フラグがオフとなっている状態でデバッグの終了したプログラムをＲＯＭ５０６から外部装置に読み込むことができる。そして、デバッグの作業が終了した後に出荷する際には、読出禁止フラグをオン状態にセットすることにより、それ以後はＲＯＭ５０６の外部読出を制限することができ、スロットマシン１の使用者などによるＲＯＭ５０６の読出を防止することができる。このように、内部リソースアクセス制御回路５０１Ａは、読出禁止フラグといった内部フラグがオフであるかオンであるかに応じて、内部データの読出を禁止するか許可するかを決定するようにしても良い。
尚、読出禁止フラグを不可逆に設定するのではなく、オン状態からオフ状態に変更することも可能とする一方で、読出禁止フラグをオン状態からオフ状態に変更して内部データの読出が許可されるときには、ＲＯＭ５０６の記憶データを消去（例えばフラッシュ消去など）することにより、ＲＯＭ５０６の外部読出を制限するようにしても良い。
メイン制御部４１が備えるクロック回路５０２は、例えば制御用外部クロック端子ＥＸＣに入力される発振信号を２分周することなどにより、内部システムクロックＳＣＬＫを生成する回路である。本実施例では、制御用外部クロック端子ＥＸＣに制御用クロック生成回路１１１が生成した制御用クロックＣＣＬＫが入力される。クロック回路５０２により生成された内部システムクロックＳＣＬＫは、例えばＣＰＵ５０５といった、メイン制御部４１において遊技の進行を制御する各種回路に供給される。また、内部システムクロックＳＣＬＫは、乱数回路５０９Ａ、５０９Ｂにも供給される。さらに、内部システムクロックＳＣＬＫは、クロック回路５０２に接続されたシステムクロック出力端子ＣＬＫＯから、メイン制御部４１の外部へと出力されても良い。尚、内部システムクロックＳＣＬＫは、メイン制御部４１の外部へは出力されないことが望ましい。このように、内部システムクロックＳＣＬＫの外部出力を制限することにより、メイン制御部４１の内部回路（ＣＰＵ５０５など）の動作周期を外部から特定することが困難になり、乱数値となる数値データをソフトウェアにより更新する場合に、乱数値の更新周期が外部から特定されてしまうことを防止できる。
メイン制御部４１が備える固有情報記憶回路５０３は、例えばメイン制御部４１の内部情報となる複数種類の固有情報を記憶する回路である。一例として、固有情報記憶回路５０３は、ＲＯＭコード、チップ個別ナンバー、ＩＤナンバーといった３種類の固有情報を記憶する。ＲＯＭ５０６コードは、ＲＯＭ５０６の所定領域における記憶データから生成される４バイトの数値であり、生成方法の異なる４つの数値が準備されれば良い。チップ個別ナンバーは、メイン制御部４１の製造時に付与される４バイトの番号であり、メイン制御部４１を構成するチップ毎に異なる数値を示している。ＩＤナンバーは、メイン制御部４１の製造時に付与される８バイトの番号であり、メイン制御部４１を構成するチップ毎に異なる数値を示している。ここで、チップ個別ナンバーはユーザプログラムから読み取ることができる一方、ＩＤナンバーはユーザプログラムから読み取ることができないように設定されていれば良い。尚、固有情報記憶回路５０３は、例えばＲＯＭ５０６の所定領域を用いることなどにより、ＲＯＭ５０６に含まれるようにしても良い。あるいは、固有情報記憶回路５０３は、例えばＣＰＵ５０５の内蔵レジスタを用いることなどにより、ＣＰＵ５０５に含まれるようにしても良い。
メイン制御部４１が備えるリセットコントローラ５０４Ａは、メイン制御部４１の内部や外部にて発生する各種リセットを制御するためのものである。リセットコントローラ５０４Ａが制御するリセットには、システムリセットとユーザリセットが含まれている。システムリセットは、外部システムリセット端子ＸＳＲＳＴに一定の期間にわたりローレベル信号が入力されたときに発生するリセットである。ユーザリセットは、ウォッチドッグタイマ（ＷＤＴ）のタイムアウト信号が発生したことや、指定エリア外走行禁止（ＩＡＴ）が発生したことなど、所定の要因により発生するリセットである。
リセットコントローラ５０４Ａは、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、内部情報レジスタＣＩＦ（アドレスＦＥ２５Ｈ）を用いて、直前に発生したリセット要因の管理や、１６ビット乱数及び乱数用クロックＲＣＫにおける異常の記録を可能にする。図１２（Ａ）は、内部情報レジスタＣＩＦの構成例を示している。図１２（Ｂ）は、内部情報レジスタＣＩＦに格納される内部情報データの各ビットにおける設定内容の一例を示している。
内部情報レジスタＣＩＦのビット番号［７−４］に格納される内部情報データＣＩＦ７〜ＣＩＦ４は、チャネルｃｈ３〜チャネルｃｈ０の１６ビット乱数に対応して、乱数値の更新動作における異常の有無を示す乱数更新異常指示である。図１２（Ｂ）に示す例では、チャネルｃｈ３〜チャネルｃｈ０の１６ビット乱数について更新動作の異常が検知されないときに、内部情報データＣＩＦ７〜ＣＩＦ４のそれぞれにおけるビット値が“０”となる。一方、１６ビット乱数の更新動作に異常が検知されたときには、その異常が検知されたチャネルに対応して、内部情報データＣＩＦ７〜ＣＩＦ４のいずれかにおけるビット値が“１”となる。より具体的には、１６ビット乱数の更新動作に異常を検知したチャネルが、チャネルｃｈ３であれば内部情報データＣＩＦ７が“１”となり、チャネルｃｈ２であれば内部情報データＣＩＦ６が“１”となり、チャネルｃｈ１であれば内部情報データＣＩＦ５が“１”となり、チャネルｃｈ０であれば内部情報データＣＩＦ４が“１”となる。
内部情報レジスタＣＩＦのビット番号［３］に格納される内部情報データＣＩＦ３は、乱数用クロックＲＣＫにおける周波数異常の有無を示す乱数用クロック異常指示である。図１２（Ｂ）に示す例では、乱数用クロックＲＣＫの周波数異常が検知されないときに、内部情報データＣＩＦ３のビット値が“０”となる一方、周波数異常が検知されたときには、そのビット値が“１”となる。内部情報レジスタＣＩＦのビット番号［２］に格納される内部情報データＣＩＦ２は、直前に発生したリセット要因がシステムリセットであるか否かを示すシステムリセット指示である。図１２（Ｂ）に示す例では、直前のリセット要因がシステムリセットではないときに（システムリセット未発生）、内部情報データＣＩＦ２のビット値が“０”となる一方、システムリセットであるときには（システムリセット発生）、そのビット値が“１”となる。内部情報データＣＩＦ２を用いた動作の第１例として、電源投入時にメイン制御部４１のＣＰＵ５０５などが内部情報データＣＩＦ２のビット値をチェックして、そのビット値が“１”（セット）でなければ、通常の電源投入ではないと判断する。このときには、例えば演出制御基板９０に向けて所定のコマンドを伝送させることなどにより、スロットマシン１における不正な設定値の変更などの不正行為が行われた可能性がある旨を、演出装置などにより報知させても良い。また、内部情報データＣＩＦ２を用いた動作の第２例として、スロットマシン１が電源投入時にのみ有利な状態（抽選確率などが優遇される状態）を報知し、通常時には有利な状態を報知しない場合に、電源投入時にメイン制御部４１のＣＰＵ５０５などが内部情報データＣＩＦ２のビット値をチェックして、そのビット値が“１”（セット）でなければ、有利な状態の報知を行わないようにしても良い。
内部情報レジスタＣＩＦのビット番号［１］に格納される内部情報データＣＩＦ１は、直前に発生したリセット要因がリセットコントローラ５０４Ａに内蔵されたウォッチドッグタイマ（ＷＤＴ）５２０のタイムアウトによるユーザリセットであるか否かを示すウォッチドッグタイムアウト指示である。図１２（Ｂ）に示す例では、直前のリセット要因がウォッチドッグタイマ５２０のタイムアウトによるユーザリセットではないときに（タイムアウト未発生）、内部情報データＣＩＦ１のビット値が“０”となる一方、ウォッチドッグタイマ５２０のタイムアウトによるユーザリセットであるときに（タイムアウト発生）、そのビット値が“１”となる。内部情報レジスタＣＩＦのビット番号［０］に格納される内部情報データＣＩＦ０は、直前に発生したリセット要因が指定エリア外走行禁止（ＩＡＴ）によるユーザリセットであるか否かを示すＩＡＴ発生指示である。図１２（Ｂ）に示す例では、直前のリセット要因が指定エリア外走行の発生によるユーザリセットではないときに（ＩＡＴ発生なし）、内部情報データＣＩＦ０のビット値が“０”となる一方、指定エリア外走行の発生によるユーザリセットであるときに（ＩＡＴ発生あり）、そのビット値が“１”となる。
リセットコントローラ５０４Ａには、ウォッチドッグタイマ５２０が内蔵されている。ウォッチドッグタイマ５２０は、メイン制御部４１がユーザプログラムを正常に実行できなくなって所定の監視時間が経過した場合に、メイン制御部４１をリセット状態にして再起動させるためのタイムアウト信号を出力する。尚、ウォッチドッグタイマ５２０は、メイン制御部４１に内蔵される一方で、リセットコントローラ５０４Ａには外付けされるようにしても良い。あるいは、ウォッチドッグタイマ５２０をメイン制御部４１に外付けした構成であっても良い。
図１３は、ウォッチドッグタイマ５２０の構成例を示している。ウォッチドッグタイマ５２０は、ＲＯＭ５０６のプログラム管理エリアに記憶されるリセット設定ＫＲＥＳのビット番号［６］におけるビット値により、その起動方法が設定される。本実施例では、ウォッチドッグタイマ５２０をユーザプログラムの実行によるソフトウェアでウォッチドッグタイマ５２０を起動してリセット動作を有効化するために、リセット設定ＫＲＥＳのビット番号［６］におけるビット値を予め“１”とする設定データを記憶させておく。また、ウォッチドッグタイマ５２０により計測される監視時間としてのタイムアウト時間が、設定可能な複数の監視時間のうちで最長時間となるように、リセット設定ＫＲＥＳのビット番号［５−４］におけるビット値を予め“１１”とする設定データとともに、リセット設定ＫＲＥＳのビット番号［３−０］におけるビット値を予め“１１１１”とする設定データを記憶させておく。
図１３に示すウォッチドッグタイマ５２０は、ＷＤＴ制御回路５３３と、カウントクロック生成回路５３５と、１６ビットアップカウンタ５３６と、出力制御回路５３７とを備えている。ＷＤＴ制御回路５３３は、ウォッチドッグタイマ５２０の動作を制御する回路である。ＷＤＴ制御回路５３３は、プログラム管理エリアのリセット設定ＫＲＥＳなどに基づいて、ウォッチドッグタイマ５２０を動作させるために、カウントクロック生成回路５３５により生成される基準クロックの設定や、１６ビットアップカウンタ５３６におけるタイムアウト時間の設定を行う。
また、ＷＤＴ制御回路５３３は、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、ＷＤＴスタートレジスタＷＳＴ（アドレスＦＥ２３Ｈ）に所定のＷＤＴ起動制御コードが設定されることにより、ユーザプログラムの実行によるソフトウェアで、ウォッチドッグタイマ５２０を起動してリセット動作を有効化すること、またはウォッチドッグタイマ５２０を停止してリセット動作を無効化することを、切替可能に制御する。図１４（Ａ）は、ＷＤＴスタートレジスタＷＳＴの構成例を示している。図１４（Ｂ）は、ＷＤＴスタートレジスタＷＳＴに格納されるＷＤＴスタートデータによる設定内容の一例を示している。
図１４（Ａ）及び（Ｂ）に示す例において、ＷＤＴスタートレジスタＷＳＴに「ＣＣＨ」がＣＰＵ５０５によって書き込まれたときに、ウォッチドッグタイマ５２０を起動してタイムアウト時間の経過によるリセット動作を有効化する。一方、ＷＤＴスタートレジスタＷＳＴに「３３Ｈ」がＣＰＵ５０５によって書き込まれたときには、ウォッチドッグタイマ５２０を停止してタイムアウト時間の経過によるリセット動作を無効化する。このように、ＷＤＴ起動制御コードとなる「ＣＣＨ」の値を示すデータがＷＤＴスタートレジスタＷＳＴに書き込まれることにより、ウォッチドッグタイマ５２０が起動する。一方、ＷＤＴ停止制御コードとなる「３３Ｈ」の値を示すデータがＷＤＴスタートレジスタＷＳＴに書き込まれることにより、ウォッチドッグタイマ５２０が停止する。
さらに、ＷＤＴ制御回路５３３は、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、ＷＤＴクリアレジスタＷＣＬ（アドレスＦＥ２４Ｈ）に所定のＷＤＴクリアデータが設定されることにより、ウォッチドッグタイマ５２０のカウントクリア及びリスタートを実行する。図１５（Ａ）は、ＷＤＴクリアレジスタＷＣＬの構成例を示している。図１５（Ｂ）は、ＷＤＴクリアレジスタＷＣＬに格納されるＷＤＴクリアデータによる設定内容の一例を示している。
図１５（Ａ）及び（Ｂ）に示す例において、ＷＤＴクリアレジスタＷＣＬに「５５Ｈ」がＣＰＵ５０５によって書き込まれ、次に「ＡＡＨ」がＣＰＵ５０５によって書き込まれたときに、ＷＤＴ制御回路５３３が１６ビットアップカウンタ５３６のカウント値をクリアしてカウント動作をリスタートさせる。こうして、ウォッチドッグタイマ５２０における監視時間となるタイムアウト時間の計測は、ＷＤＴクリアレジスタＷＣＬに「５５Ｈ」と「ＡＡＨ」という値が異なるＷＤＴクリアデータが順次に書き込まれることにより、初期化して再開することができる。尚、「５５Ｈ」と「ＡＡＨ」からなるＷＤＴクリアデータは、２バイト連続して書き込む必要はないが、この順番に書き込むことは必要になる。
カウントクロック生成回路５３５は、内部システムクロックＳＣＬＫを用いて、タイムアウト時間を設定するための基準クロックを生成する。１６ビットアップカウンタ５３６は、カウントクロック生成回路５３５により生成された基準クロックをカウントする。そのカウント値がタイムアウト時間に対応する所定値に達したときには、出力制御回路５３７によりタイムアウト信号が出力される。一方、タイムアウト時間が経過するより前に、ＣＰＵ５０５がＷＤＴクリアレジスタＷＣＬにＷＤＴクリアデータを所定順序で書き込んだときには、１６ビットアップカウンタ５３５におけるカウント値のクリア及びリスタートが行われる。例えばＣＰＵ５０５が無限ループとなる処理を実行して、メイン制御部４１の動作状態が待機状態に移行するときには、ウォッチドッグタイマ５２０を起動してタイムアウト時間の経過によるリセット動作を有効化する。このときには、ＷＤＴクリアレジスタＷＣＬにＷＤＴクリアデータが書き込まれないことから、１６ビットアップカウンタ５３５のカウント値が所定値に達してタイムアウトが発生する。出力制御回路５３７は、１６ビットアップカウンタ５３５からのタイムアウト信号を、リセットコントローラ５０４Ａのリセット回路などに出力する。
メイン制御部４１が備える割込みコントローラ５０４Ｂは、メイン制御部４１の内部や外部にて発生する各種割込み要求を制御するためのものである。割込みコントローラ５０４Ｂが制御する割込みには、ノンマスカブル割込みＮＭＩとマスカブル割込みＩＮＴが含まれている。ノンマスカブル割込みＮＭＩは、ＣＰＵ５０５の割込み禁止状態でも無条件に受け付けられる割込みであり、外部ノンマスカブル割込み端子ＸＮＭＩ（入力ポートＰＩ６と兼用）に一定の期間にわたりローレベル信号が入力されたときに発生する割込みである。マスカブル割込みＩＮＴは、ＣＰＵ５０５の設定命令により、割込み要求の受け付けを許可／禁止できる割込みであり、優先順位設定による多重割込みの実行が可能である。マスカブル割込みＩＮＴの要因としては、外部マスカブル割込み端子ＸＩＮＴ（入力ポートＰＩ５と兼用）に一定の期間にわたりローレベル信号が入力されたこと、タイマ回路５０８に含まれるタイマ回路にてタイムアウトが発生したこと、シリアル通信回路５１１にてデータ受信またはデータ送信による割込み要因が発生したこと、乱数回路５０９Ａ、５０９Ｂにて乱数値となる数値データの取込による割込み要因が発生したことなど、複数種類の割込み要因が予め定められていれば良い。
割込みコントローラ５０４Ｂは、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、割込みマスクレジスタＩＭＲ（アドレスＦＥ２６Ｈ）、割込み待ちモニタレジスタＩＲＲ（アドレスＦＥ２７Ｈ）、割込み中モニタレジスタＩＳＲ（アドレスＦＥ２８Ｈ）などを用いて、割込みの制御やリセットの管理を行う。割込みマスクレジスタＩＭＲは、互いに異なる複数の要因によるマスカブル割込みＩＮＴのうち、使用するものと使用しないものとを設定するレジスタである。割込み待ちモニタレジスタＩＲＲは、割込み初期設定ＫＩＩＳにより設定されたマスカブル割込み要因のそれぞれについて、マスカブル割込み要求信号の発生状態を確認するレジスタである。割込み中モニタレジスタＩＳＲは、割込み初期設定ＫＩＩＳにより設定されたマスカブル割込み要因のそれぞれについて、マスカブル割込み要求信号の処理状態を確認するレジスタである。
メイン制御部４１が備えるＣＰＵ５０５は、ＲＯＭ５０６から読み出した制御コードに基づいてユーザプログラム（ゲーム制御用の遊技制御処理プログラム）を実行することにより、スロットマシン１における遊技制御を実行する制御用ＣＰＵである。こうした遊技制御が実行されるときには、ＣＰＵ５０５がＲＯＭ５０６から固定データを読み出す固定データ読出動作や、ＣＰＵ５０５がＲＡＭ５０７に各種の変動データを書き込んで一時記憶させる変動データ書込動作、ＣＰＵ５０５がＲＡＭ５０７に一時記憶されている各種の変動データを読み出す変動データ読出動作、ＣＰＵ５０５が外部バスインタフェース５０１やＰＩＰ５１０、シリアル通信回路５１１などを介してメイン制御部４１の外部から各種信号の入力を受け付ける受信動作、ＣＰＵ５０５が外部バスインタフェース５０１やシリアル通信回路５１１などを介してメイン制御部４１の外部へと各種信号を出力する送信動作等も行われる。
このように、メイン制御部４１では、ＣＰＵ５０５がＲＯＭ５０６に格納されているプログラムに従って制御を実行するので、以下、メイン制御部４１（またはＣＰＵ５０５）が実行する（又は処理を行う）ということは、具体的には、ＣＰＵ５０５がプログラムに従って制御を実行することである。このことは、遊技制御基板４０以外の他の基板に搭載されているマイクロコンピュータについても同様である。
メイン制御部４１が備えるＲＯＭ５０６には、ユーザプログラム（ゲーム制御用の遊技制御処理プログラム）を示す制御コードや固定データ等が記憶されている。また、ＲＯＭ５０６には、セキュリティチェックプログラム５０６Ａが記憶されている。ＣＰＵ５０５は、スロットマシン１の電源投入やシステムリセットの発生に応じてメイン制御部４１がセキュリティモードに移行したときに、ＲＯＭ５０６に記憶されたセキュリティチェックプログラム５０６Ａを読み出し、ＲＯＭ５０６の記憶内容が変更されたか否かを検査するセキュリティチェック処理を実行する。尚、セキュリティチェックプログラム５０６Ａは、ＲＯＭ５０６とは異なる内蔵メモリに記憶されても良い。また、セキュリティチェックプログラム５０６Ａは、例えば外部バスインタフェース５０１を介してメイン制御部４１に外付けされた外部メモリの記憶内容を検査するセキュリティチェック処理に対応したものであっても良い。
メイン制御部４１が備えるＲＡＭ５０７は、ゲーム制御用のワークエリアを提供する。ここで、ＲＡＭ５０７の少なくとも一部は、電源基板１０１において作成されるバックアップ電源によってバックアップされているバックアップＲＡＭであれば良い。すなわち、スロットマシン１への電力供給が停止しても、所定期間はＲＡＭ５０７の少なくとも一部の内容が保存される。
メイン制御部４１が備えるタイマ回路５０８は、例えば８ビットのプログラマブルタイマを３チャネル（ＰＴＣ０−ＰＴＣ２）内蔵して構成され、リアルタイム割込みの発生や時間計測を可能とする。各プログラマブルタイマＰＴＣ０−ＰＴＣ２は、内部システムクロックＳＣＬＫに基づいて生成されたカウントクロックの信号変化（例えばハイレベルからローレベルへと変化する立ち下がりタイミング）などに応じて、タイマ値が更新されるものであれば良い。
メイン制御部４１は、乱数回路として、例えば１６ビット乱数となる数値データを生成する乱数回路５０９Ａと、８ビット乱数となる数値データを生成する乱数回路５０９Ｂとを備えている。本実施例では、遊技制御基板４０の側において、内部抽選用の乱数値を示す数値データが、カウント（更新）可能に制御されれば良い。尚、遊技効果を高めるために、これら以外の乱数値が用いられても良い。こうした遊技の進行を制御するために用いられる乱数は、遊技用乱数ともいう。
ＣＰＵ５０５は、乱数回路５０９Ａ、５０９Ｂから抽出した数値データに基づき、例えばＲＡＭ５０７の所定領域（遊技制御カウンタ設定部など）に設けられたランダムカウンタといった、乱数回路５０９Ａ、５０９Ｂとは異なるランダムカウンタを用いて、ソフトウェアによって各種の数値データを加工あるいは更新することで、乱数値の一部または全部を示す数値データをカウントするようにしても良い。あるいは、ＣＰＵ５０５は、乱数回路５０９Ａ、５０９Ｂを用いることなく、例えば遊技制御カウンタ設定部に設けられたランダムカウンタのみを用いて、ソフトウェアによって乱数値を示す数値データの一部をカウント（更新）するようにしても良い。一例として、ハードウェアとなる１６ビットの乱数回路５０９ＡからＣＰＵ５０５により抽出された数値データを、ソフトウェアにより加工することで、内部抽選用の乱数値を示す数値データが更新され、それ以外の乱数値ＭＲ２〜ＭＲ５を示す数値データは、ＣＰＵ５０５がランダムカウンタなどを用いてソフトウェアにより更新すれば良い。
あるいは、ＣＰＵ５０５は、１６ビットの乱数回路５０９Ａから抽出した数値データに基づき、ランダムカウンタを用いることで、あるいはランダムカウンタを用いることなく、内部抽選用の乱数値を示す数値データをカウントする。内部抽選用の乱数値は、各役への入賞を許容するかどうかを決定するための乱数値である。例えば、内部抽選用の乱数値は、「０」〜「６５５３５」の範囲の値をとる。
図１６は、１６ビットの乱数回路５０９Ａのうち、チャネルｃｈ０に対応する回路構成の一例を示すブロック図である。図１６に示すように、チャネルｃｈ０に対応して１６ビット乱数を生成するための回路は、乱数更新クロック選択回路５５１、乱数生成回路５５３Ａ、乱数起動設定回路５５３Ｂ、スタート値設定回路５５３Ｃ、乱数列変更回路５５４Ａ、乱数列変更設定回路５５４Ｂ、最大値比較回路５５５、ハードラッチセレクタ５５８Ａ、ハードラッチ乱数値レジスタ５５９Ａ、ソフトラッチ乱数値レジスタ５５９Ｓを備えて構成される。
乱数更新クロック選択回路５５１は、例えば１６ビット乱数初期設定第１ＫＲＬ１のビット番号［２］（チャネルｃｈ０の場合）におけるビット値が“０”であるか“１”であるかに応じて、内部システムクロックＳＣＬＫまたは乱数用クロックＲＣＫの２分周（ＲＣＫ／２）を選択して、乱数更新クロックＲＧＫとして出力する。乱数更新クロック選択回路５５１から出力された乱数更新クロックＲＧＫは、乱数生成回路５５３Ａのクロック端子に入力されて、乱数生成回路５５３Ａにおけるカウント値の歩進に用いられる。
尚、乱数更新クロック選択回路５５１によって選択された内部システムクロックＳＣＬＫまたは乱数用クロックＲＣＫの２分周（ＲＣＫ／２）が、所定のクロック用フリップフロップのクロック端子に入力されても良い。クロック用フリップフロップでは、逆相出力端子（反転出力端子）がデータ入力端子に接続されている。そして、正相出力端子（非反転出力端子）から乱数更新クロックＲＧＫを出力する一方で、逆相出力端子（反転出力端子）からラッチ用クロックを出力する。この場合、クロック用フリップフロップは、クロック端子に入力されるクロック信号における信号状態が所定の変化をしたときに、正相出力端子（非反転出力端子）及び逆相出力端子（反転出力端子）からの出力信号における信号状態を変化させる。例えば、クロック用フリップフロップは、クロック信号の信号状態がローレベルからハイレベルへと変化する立ち上がりのタイミング、あるいは、クロック信号の信号状態がハイレベルからローレベルへと変化する立ち下がりのタイミングのうち、いずれか一方のタイミングにて、データ入力端子における入力信号を取り込む。このとき、正相出力端子（非反転出力端子）からは、データ入力端子にて取り込まれた入力信号が反転されることなく出力される一方で、逆相出力端子（反転出力端子）からは、データ入力端子にて取り込まれた入力信号が反転されて出力される。こうして、クロック用フリップフロップの正相出力端子（非反転出力端子）からはクロック信号における発振周波数の１／２となる発振周波数を有する乱数更新クロックＲＧＫが出力される一方、逆相出力端子（反転出力端子）からは乱数更新クロックＲＧＫの逆相信号（反転信号）、すなわち乱数更新クロックＲＧＫと同一周波数で乱数更新クロックＲＧＫとは位相がπ（＝１８０°）だけ異なるラッチ用クロックが出力される。
乱数用クロックＲＣＫの発振周波数と、制御用クロック生成回路１１１によって生成される制御用クロックＣＣＬＫの発振周波数とは、互いに異なる周波数となっており、また、いずれか一方の発振周波数が他方の発振周波数の整数倍になることがない。一例として、制御用クロックＣＣＬＫの発振周波数が１１．０ＭＨｚである一方で、乱数用クロックＲＣＫの発振周波数は９．７ＭＨｚであれば良い。そのため、乱数更新クロックＲＧＫやラッチ用クロックはいずれも、ＣＰＵ５０５に供給される制御用クロックＣＣＬＫとは異なる周期で信号状態が変化する発振信号となる。すなわち、クロック用フリップフロップは、乱数用クロック生成回路１１２によって生成された乱数用クロックＲＣＫに基づき、カウント値を更新するための乱数更新クロックＲＧＫや、複数の乱数取得用クロックとなるラッチ用クロックとして、制御用クロックＣＣＬＫや内部システムクロックＳＣＬＫ（制御用クロックＣＣＬＫを２分周したもの）とは異なる周期で信号状態が変化する発振信号を生成する。
乱数生成回路５５３Ａは、例えば１６ビットのカウンタなどから構成され、乱数更新クロック選択回路５５１から出力される乱数更新クロックＲＧＫなどの入力に基づき、数値データを更新可能な所定の範囲において所定の初期値から所定の最終値まで循環的に更新する回路である。例えば乱数生成回路５５３Ａは、所定のクロック端子への入力信号である乱数更新クロックＲＧＫにおける立ち下がりエッジに応答して、「０」から「６５５３５」までの範囲内で設定された初期値から「６５５３５」まで１ずつ加算するように数値データをカウントアップして行く。そして、「６５５３５」までカウントアップした後には、「０」から初期値よりも１小さい最終値となる数値まで１ずつ加算するようにカウントアップすることで、数値データを循環的に更新する。
乱数起動設定回路５５３Ｂは、例えば１６ビット乱数初期設定第１ＫＲＬ１のビット番号［３］（チャネルｃｈ０の場合）におけるビット値が“０”であるか“１”であるかに応じて異なる乱数生成開始条件が成立したときに、１６ビット乱数の生成動作を開始させる設定を行う。より具体的には、対応するビット値が“０”である場合には、１６ビット乱数における最大値をユーザプログラム（ソフトウェア）で指定したときに、乱数生成回路５５３Ａを起動して１６ビット乱数の生成動作を開始させる。一方、対応するビット値が“１”である場合には、メイン制御部４１の動作状態がセキュリティモードからユーザモードに移行したときに、乱数生成回路５５３Ａを起動して１６ビット乱数の生成動作を開始させる。
スタート値設定回路５５３Ｃは、例えば１６ビット乱数初期設定第３ＫＲＬ３のビット番号［１−０］（チャネルｃｈ０の場合）におけるビット値に応じて、乱数生成回路５５３Ａにより生成されるカウント値におけるスタート値を設定する。例えば、スタート値設定回路５５３Ｃは、対応するビット値が“００”または“０１”であればスタート値をデフォルト値である「００００Ｈ」に設定し、そのビット値が“００”であればシステムリセットごとにスタート値の変更を行わない一方、そのビット値が“０１”であればシステムリセットごとにスタート値の変更を行う。また、対応するビット値が“１０”または“１１”であればスタート値をＩＤナンバーに基づく値に設定し、そのビット値が“１０”であればシステムリセットごとにスタート値の変更を行わない一方、そのビット値が“１１”であればシステムリセットごとにスタート値の変更を行う。
システムリセットごとにスタート値の変更を行う場合には、初期設定時にフリーランカウンタ５０９Ｃのカウント値をそのまま用いること、あるいは、そのカウント値を所定の演算関数（例えばハッシュ関数）に代入して得られた値を用いることなどにより、スタート値がランダムに決定されれば良い。フリーランカウンタ５０９Ｃは、例えばメイン制御部４１のＲＡＭ５０７におけるバックアップ領域といった、遊技制御基板４０におけるバックアップ箇所と共通のバックアップ電源を用いてバックアップされるものであれば良い。あるいは、フリーランカウンタ５０９Ｃは、ＲＡＭ５０７におけるバックアップ領域などに用いられるバックアップ電源とは別個に設けられた電源によりバックアップされても良い。こうして、フリーランカウンタ５０９Ｃがバックアップ電源によってバックアップされることで、電力供給が停止した場合でも、所定期間はフリーランカウンタ５０９Ｃにおけるカウント値が保存されることになる。
フリーランカウンタ５０９Ｃがバックアップ電源によってバックアップされるものに限定されず、例えばシステムリセットの発生時にフリーランカウンタ５０９Ｃのカウント値を所定の内蔵レジスタ（例えば乱数スタート値用レジスタ）に格納し、この内蔵レジスタがバックアップ電源によってバックアップされるようにしても良い。そして、初期設定時に乱数スタート値用レジスタの格納値をそのまま用いること、あるいは、その格納値を所定の演算関数に代入して得られた値を用いることなどにより、スタート値がランダムに決定されても良い。この場合、フリーランカウンタ５０９Ｃにおけるカウント値を読み出して乱数スタート値用レジスタに格納するタイミングは、システムリセットの発生時に限定されず、予め定められた任意のタイミングとしても良い。フリーランカウンタ５０９Ｃは、乱数回路５０９Ａ、５０９Ｂに内蔵されて数値データのスタート値をランダムに決定するために用いられる専用のフリーランカウンタであっても良い。すなわち、フリーランカウンタ５０９Ｃは、セキュリティ時間を延長する際に延長時間のランダムな決定に用いられるフリーランカウンタとは別個の構成として設けられたものであっても良い。あるいは、フリーランカウンタ５０９Ｃとして、メイン制御部４１には内蔵されるが乱数回路５０９Ａ、５０９Ｂの外部に設けられて、セキュリティ時間を延長する際に延長時間のランダムな決定に用いられるフリーランカウンタと共通のものを用いても良い。この場合には、数値データのスタート値を決定する処理と、セキュリティ時間中の延長時間をランダムに決定する処理とにおいて、例えばカウント値を代入する演算関数を互いに異ならせること、あるいは、一方の決定処理ではカウント値をそのまま用いるのに対して他方の決定処理ではカウント値を所定の演算関数に代入して得られた値を用いることなどにより、スタート値の決定手法と延長時間の決定手法とを異ならせても良い。
フリーランカウンタ５０９Ｃは、例えば８ビットのプログラマブルカウンタを４チャネル（ＰＣＣ０−ＰＣＣ３）内蔵しても良い。各プログラマブルカウンタＰＣＣ０−ＰＣＣ３は、内部システムクロックＳＣＬＫの信号変化、あるいは、プログラマブルカウンタＰＣＣ０−ＰＣＣ３のいずれかにおけるタイムアウトの発生などに応じて、カウント値が更新されるものであれば良い。
フリーランカウンタ５０９Ｃは、乱数回路５０９Ａ、５０９Ｂに内蔵されても良いし、乱数回路５０９Ａ、５０９Ｂには内蔵されないもののメイン制御部４１の内部回路に含まれても良い。また、フリーランカウンタ５０９Ｃは、セキュリティ時間を延長する際の延長時間をシステムリセット毎にランダムに決定するために用いられるフリーランカウンタと、同一のカウンタであっても良いし、別個に設けられたカウンタであっても良い。
乱数列変更回路５５４Ａは、乱数生成回路５５３Ａにより生成された数値データの順列を所定の乱数更新規則に従った順列に変更可能とする回路である。例えば、乱数列変更回路５５４Ａは、乱数生成回路５５３Ａから出力される数値データにおけるビットの入れ替えや転置などのビットスクランブル処理を実行する。また、乱数列変更回路５５４Ａは、例えばビットスクランブル処理に用いるビットスクランブル用キーやビットスクランブルテーブルを変更することなどにより、数値データの順列を変更することができる。
乱数列変更設定回路５５４Ｂは、例えば１６ビット乱数初期設定第１ＫＲＬ１のビット番号［１−０］（チャネルｃｈ０の場合）におけるビット値などに応じて、乱数列変更設定回路５５４Ｂにおける乱数更新規則を変更する設定を行うための回路である。例えば、乱数列変更設定回路５５４Ｂは、対応するビット値が“００”であれば乱数更新規則を変更しない設定とする一方、そのビット値が“０１”であればソフトウェアでの変更要求に応じて乱数更新規則を変更し、そのビット値が“１０”であれば２周目から自動で乱数更新規則を変更する。また、そのビット値が“１１”であれば１周目から自動で乱数更新規則を変更する。
乱数列変更設定回路５５４Ｂは、１６ビット乱数初期設定第１ＫＲＬ１などにおいて対応するビット値が“０１”でありソフトウェアによる乱数更新規則の変更を行う場合に、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、乱数列変更レジスタＲＤＳＣ（アドレスＦＥ７３Ｈ）を用いて、乱数更新規則の変更を制御する。図１７（Ａ）は、チャネルｃｈ０の１６ビット乱数に対応した乱数列変更レジスタＲＤＳＣの構成例を示している。図１７（Ｂ）は、乱数列変更レジスタＲＤＳＣに格納される乱数列変更要求データの設定内容を示している。乱数列変更レジスタＲＤＳＣのビット番号［０］に格納される乱数列変更要求データＲＤＳＣ０は、乱数更新規則をソフトウェアにより変更する場合に、乱数列の変更要求の有無を示している。図１７（Ｂ）に示す例では、ソフトウェアにより乱数列の変更要求がないときに、乱数列変更要求データＲＤＳＣ０のビット値が“０”となる一方、乱数列の変更要求があったときには、そのビット値が“１”となる。
図１８は、乱数更新規則をソフトウェアにより変更する場合の動作例を示している。この場合、乱数生成回路５５３Ａから出力されるカウント値順列ＲＣＮが所定の初期値から所定の最終値まで循環的に更新されたときに、乱数列変更要求データＲＤＳＣ０が“１”であることに応答して、乱数更新規則を変更する。図１８に示す動作例では、始めに乱数列変更回路５５４Ａから出力される乱数列ＲＳＮが、「０→１→…→６５５３５」となっている。この後、ＣＰＵ５０５がＲＯＭ５０６に格納されたユーザプログラムを実行することによって、所定のタイミングで乱数列変更レジスタＲＤＳＣのビット番号［０］に“１”が書き込まれたものとする。
そして、１６ビット乱数初期設定第１ＫＲＬ１のビット番号［１−０］が“０１”であることに対応して、乱数列変更設定回路５５４Ｂが乱数列変更要求データＲＤＳＣ０を読み出し、そのビット値が“１”であることに応答して、乱数更新規則を変更するための設定を行う。このとき、乱数列変更設定回路５５４Ｂは、乱数生成回路５５３Ａから出力されたカウント値順列ＲＣＮが所定の最終値に達したことに応じて、例えば予め用意された複数種類の乱数更新規則のいずれかを選択することなどにより、乱数更新規則を変更する。図１８に示す動作例では、乱数列変更回路５５４Ａが乱数生成回路５５３Ａから出力されたカウント値順列ＲＣＮにおける最終値に対応する数値データ「６５５３５」を出力した後、乱数列変更要求データＲＤＳＣ０に応じて乱数更新規則を変更する。その後、乱数列変更回路５５４Ａは、変更後の乱数更新規則に従った乱数列ＲＳＮとして、「６５５３５→６５５３４→…→０」を出力する。乱数列変更レジスタＲＤＳＣは、乱数列変更設定回路５５４Ｂにより乱数列変更要求データＲＤＳＣ０が読み出されたときに初期化される。そのため、再び乱数列変更レジスタＲＤＳＣのビット番号［０］にビット値“１”が書き込まれるまでは、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮが、「６５５３５→６５５３４→…→０」となる。
ＣＰＵ５０５がＲＯＭ５０６に格納されたユーザプログラムを実行することによって、乱数列変更レジスタＲＤＳＣのビット番号［０］に再びビット値“１”が書き込まれると、乱数更新規則が再度変更される。図１８に示す動作例では、乱数列変更回路５５４Ａが乱数列ＲＳＮにおける最終値に対応する数値データ「０」を出力したときに、乱数列変更要求データＲＤＳＣ０としてビット値“１”が書き込まれたことに応じて乱数更新規則を変更する。その後、乱数列変更回路５５４Ａは、変更後の乱数更新規則に従った乱数列ＲＳＮとして、「０→２→…→６５５３４→１→…→６５５３５」を出力する。
図１９は、乱数更新規則を自動で変更する場合の動作例を示している。この場合、乱数生成回路５５３Ａから出力されるカウント値順列ＲＣＮが所定の初期値から所定の最終値まで循環的に更新されたことに応じて、乱数列変更設定回路５５４Ｂが自動的に乱数更新規則を変更する。図１９に示す動作例では、始めに乱数列変更回路５５４Ａから出力される乱数列ＲＳＮが、「０→１→…→６５５３５」となっている。
そして、乱数列変更回路５５４Ａから出力された乱数列ＲＳＮが所定の最終値に達したときに、乱数列変更設定回路５５４Ｂは、予め用意された複数種類の更新規則のうちから予め定められた順序に従って更新規則を選択することにより、更新規則を変更するようにしても良い。あるいは、乱数列変更設定回路５５４Ｂは、複数種類の更新規則のうちから任意の更新規則を選択することにより、更新規則を変更するようにしても良い。図１９に示す動作例では、１回目の乱数更新規則の変更により、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮが、「６５５３５→６５５３４→…→０」となる。その後、２回目の乱数更新規則の変更により、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮは、「０→２→…→６５５３４→１→…→６５５３５」となる。図１９に示す動作例では、３回目の乱数更新規則の変更により、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮは、「６５５３４→０→…→３２７６８」となる。４回目の乱数更新規則の変更が行われたときには、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮが、「１６３８３→４９１５１→…→４９１５０」となる。５回目の乱数更新規則の変更が行われたときには、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮが、「４→３→…→４６５５３１」となる。
このように、乱数列変更回路５５４Ａは、乱数生成回路５５３Ａから出力されたカウント値順列ＲＣＮを、乱数列変更設定回路５５４Ｂの設定により予め定められた乱数更新規則に基づいて変更することで、数値データを所定手順により更新した乱数列ＲＳＮを出力することができる。
最大値比較回路５５５は、予めユーザ設定された乱数の最大値と、乱数列変更回路５５４Ａから出力される乱数列ＲＳＮを比較し、最大値より大きい出力値があった場合に、乱数生成回路５５３Ａに対しリセットとリスタートを指示する。最大値比較回路５５５は、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、乱数最大値設定レジスタＲＭＸ（アドレスＦＥ６７−ＦＥ７２Ｈ）を用いて、乱数最大値を設定する。図２０（Ａ）及び（Ｂ）は、乱数最大値設定レジスタＲＭＸのうち、チャネルｃｈ０の１６ビット乱数に対応した乱数最大値設定レジスタＲＬ０ＭＸの構成例を示している。ＣＰＵ５０５は、例えばユーザプログラムによって予め指定された乱数の最大値を示す乱数最大値設定データを、乱数最大値設定レジスタＲＬ０ＭＸなどに書き込む。乱数最大値設定レジスタＲＬ０ＭＸに乱数最大値設定データが書き込まれたときには、チャネルｃｈ０の１６ビット乱数について最大値が設定される。１６ビット乱数の最大値は、例えば「２５６」〜「６５５３５」の範囲で任意の値を設定できれば良い。例えば１６ビット乱数初期設定第１ＫＲＬ１のビット番号［３］（チャネルｃｈ０の場合）におけるビット値が“０”である場合には、１６ビット乱数について最大値の設定が可能になり、その最大値を設定することで、１６ビット乱数の生成動作をユーザプログラム（ソフトウェア）で開始させることができる。
ハードラッチセレクタ５５８Ａは、乱数ラッチ信号ＬＬ１として出力する信号を、ＰＩＰ５１０の入力ポートＰＩ０〜入力ポートＰＩ５、ＲＬ０ＳＬ４（ソフトウェア）における入力信号のうちから選択する。ハードラッチセレクタ５５８Ａは、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、ハードラッチ選択レジスタＲＬＳ（アドレスＦＥ５Ｂ−ＦＥ６１Ｈ）に含まれるハードラッチ選択レジスタＲＬ０ＬＳを用いて、乱数ラッチ信号ＬＬ１として出力する信号を選択する。図２１（Ａ）は、ハードラッチ選択レジスタＲＬ０ＬＳの構成例を示している。図２１（Ｂ）は、ハードラッチ選択レジスタＲＬ０ＬＳに格納されるハードラッチ選択データの各ビットにおける設定内容の一例を示している。
ハードラッチ選択レジスタＲＬ０ＬＳのビット番号［４］に格納されるハードラッチ選択データＲＬ０ＬＳ４は、ハードラッチセレクタ５５８Ａに対してソフトウェアによりラッチする場合の乱数値のラッチ要求の有無を示している。図２１（Ｂ）に示す例では、ソフトウェアにより乱数値のラッチ要求がないときに、ハードラッチ選択データＲＬ０ＬＳ４のビット値が“０”となる一方、ソフトウェアにより乱数値のラッチ要求があったときには、そのビット値が“１”となる。
ハードラッチ選択レジスタＲＬ０ＬＳのビット番号［３］に格納されるハードラッチ選択データＲＬ０ＬＳ３は、ハードウェアによる乱数値の取込条件を示している。図２１（Ｂ）に示す例では、ハードラッチ選択データＲＬ０ＬＳ３のビット値が“０”である場合に、対応するハードラッチ乱数値レジスタ（例えばハードラッチ乱数値レジスタ５５９Ａ）の格納値を読み出すことにより、次の値をラッチ可能に設定する。一方、ラッチ選択データＲＬ０ＬＳ３のビット値が“１”である場合には、対応するハードラッチ乱数値レジスタの格納値を読み出さなくても、次の値をラッチ可能に設定する。
ハードラッチ選択レジスタＲＬ０ＬＳのビット番号［２−０］に格納されるハードラッチ選択データＲＬ０ＬＳ２〜ＲＬ０ＬＳ０は、対応する乱数ラッチ信号（例えば乱数ラッチ信号ＬＬ１、ＬＬ２のいずれか）として出力する信号の外部端子入力を選択するための設定データである。図２１（Ｂ）に示す例では、ラッチ選択データＲＬ０ＬＳ２〜ＲＬ０ＬＳ０の値に応じて、入力ポートＰＩ０〜入力ポートＰＩ５、ＲＬ０ＬＳ４（ソフトウェア）のいずれかにおける入力を、外部端子入力として選択することができる。
本実施例では、入力ポートＰＩ０にスタートスイッチ７からの検出信号ＳＳ１が入力される。ハードラッチセレクタ５５８Ａは、ハードラッチ選択レジスタＲＬ０ＬＳの格納値に基づいて、入力ポートＰＩ０に入力されたスタートスイッチ７からの検出信号ＳＳ１を選択し、乱数ラッチ信号ＬＬ１として出力する。尚、乱数ラッチ信号ＬＬ１は、第１のラッチ用クロックと同期して出力されるようにしても良い。
スタートスイッチ７からの検出信号ＳＳ１は、スタートスイッチ７から直接伝送されるものに限定されない。一例として、スタートスイッチ７からの出力信号がオン状態となっている時間を計測し、計測した時間が所定の時間（例えば３ミリ秒）になったときに、スタートスイッチ７からの検出信号ＳＳ１を出力するタイマ回路を設けても良い。
ハードラッチ乱数値レジスタ５５９Ａはそれぞれ、最大値比較回路５５５から出力された乱数列ＲＳＮにおける数値データを乱数値として格納するレジスタである。ハードラッチ乱数値レジスタ５５９Ａはいずれも１６ビット（２バイト）のレジスタであり、例えばチャネルｃｈ０に対応してそれぞれ１６ビットの乱数値を格納することができる。
ハードラッチ乱数値レジスタ５５９Ａは、ハードラッチセレクタ５５８Ａから供給される乱数ラッチ信号ＬＬ１がオン状態となったことに応答して、最大値比較回路５５５から出力された乱数列ＲＳＮにおける数値データを乱数値として取り込んで格納する。ハードラッチ乱数値レジスタ５５９Ａは、ＣＰＵ５０５から供給されるレジスタリード信号がオン状態となったときに、読出可能（イネーブル）状態となり、格納されている数値データを内部バス等に出力しても良い。これに対して、レジスタリード信号がオフ状態であるときには、常に同じ値（例えば「６５５３５Ｈ」など）を出力して、読出不能（ディセーブル）状態としても良い。また、ハードラッチ乱数値レジスタ５５９Ａは、乱数ラッチ信号ＬＬ１がオン状態である場合に、レジスタリード信号を受信不可能な状態となるようにしても良い。さらに、ハードラッチ乱数値レジスタ５５９Ａは、乱数ラッチ信号ＬＬ１がオン状態となるより前にレジスタリード信号がオン状態となっている場合に、乱数ラッチ信号ＬＬ１を受信不可能な状態となるようにしても良い。
ハードラッチ乱数値レジスタ５５９Ａは、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、乱数ハードラッチフラグレジスタＲＨＦ（アドレスＦＥ８２−ＦＥ８４Ｈ）と、乱数割込み制御レジスタＲＩＣ（アドレスＦＥ６４−ＦＥ６６Ｈ）とを用いて、乱数ラッチ時の動作管理や割込み制御を可能にする。乱数ハードラッチフラグレジスタＲＨＦは、ハードラッチ乱数値レジスタ５５９Ａに対応して、乱数値となる数値データがラッチされたか否かを示す乱数ラッチフラグを格納するレジスタである。例えば、乱数ハードラッチフラグレジスタＲＨＦでは、ハードラッチ乱数値レジスタ５５９Ａに対応した乱数ラッチフラグの状態（オンまたはオフ）を示すデータが格納される。ハードラッチ乱数値レジスタ５５９Ａに数値データが取り込まれて格納されたときには、対応する乱数ラッチフラグがオン状態となることで、新たな数値データの格納が制限されても良い。この場合、ハードラッチ乱数値レジスタ５５９Ａに格納された数値データが読み出されたときに、対応する乱数ラッチフラグがオフ状態となることで、新たな数値データの格納が許可されれば良い。乱数割込み制御レジスタＲＩＣは、ハードラッチ乱数値レジスタ５５９Ａに乱数値となる数値データがラッチされたときに発生する割込みの許可／禁止を設定するレジスタである。
図２２（Ａ）は、乱数ハードラッチフラグレジスタＲＨＦの構成例を示している。図２２（Ｂ）は、乱数ハードラッチフラグレジスタＲＨＦに格納されるハードラッチフラグＲＬ０ＨＦとなる各ビットにおける設定内容の一例を示している。乱数ハードラッチフラグレジスタＲＨＦのビット番号［１−０］に格納されるハードラッチフラグデータＲＬ０ＨＦ１、ＲＬ０ＨＦ０は、ハードラッチ乱数値レジスタＲＬ０ＨＶとなるハードラッチ乱数値レジスタ５５９Ａに数値データが取り込まれたか否かを示す乱数ラッチフラグとなる。図２２（Ｂ）に示す例では、ハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）に数値データが取り込まれていないときに（乱数値取込なし）、ハードラッチフラグデータＲＬ０ＨＦ１、ＲＬ０ＨＦ０のビット値がいずれも“０”となって乱数ラッチフラグがオフ状態にクリアされる一方、数値データが取り込まれたときには（乱数値取込あり）、それらのビット値が“１”となって乱数ラッチフラグがオン状態にセットされる。
図２１（Ａ）及び（Ｂ）に示すハードラッチ選択レジスタＲＬ０ＬＳのビット番号［３］におけるビット値が“０”である場合には、各乱数ラッチフラグがオンであるときに、それらの乱数ラッチフラグと対応付けられたハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）における新たな数値データの格納が制限（禁止）される。すなわち、ハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）に数値データが取り込まれたか否かを示すハードラッチフラグデータＲＬ０ＨＦ１、ＲＬ０ＨＦ０のビット値がいずれも“１”となって乱数ラッチフラグがオン状態であるときには、ハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）に格納された数値データを変更することができず、新たな数値データの格納（取り込み）が制限（禁止）される。これに対して、各乱数ラッチフラグがオフであるときには、それらの乱数ラッチフラグと対応付けられたハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）における新たな数値データの格納が許可される。すなわち、ハードラッチフラグデータＲＬ０ＨＦ１、ＲＬ０ＨＦ０のビット値がいずれも“０”となって乱数ラッチフラグがオフ状態であるときには、ハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）に格納された数値データを変更することができ、新たな数値データの格納（取り込み）が許可される。
尚、ハードラッチフラグデータＲＬ０ＨＦ３〜ＲＬ０ＨＦ０のビット値は、“０”となることで対応する乱数ラッチフラグがオフ状態にクリアされる一方で“１”となることでオン状態にセットされる正論理のものに限定されず、“１”となることで対応する乱数ラッチフラグがオフ状態となる一方で“０”となることでオン状態となる負論理のものであっても良い。すなわち、各乱数ラッチフラグは、対応するハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）に数値データが格納されたときにオン状態となり新たな数値データの格納が制限（禁止）される一方で、対応するハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）の読出が行われたときにオフ状態となり新たな数値データの格納が許可されるものであれば良い。
図２３（Ａ）は、乱数割込み制御レジスタＲＩＣに含まれるチャネルｃｈ０の１６ビット乱数に対応したハードラッチ割込み制御レジスタＲＬ０ＩＣの構成例を示している。図２３（Ｂ）は、ハードラッチ割込み制御レジスタＲＬ０ＩＣに格納されるハードラッチ割込み制御データの各ビットにおける設定内容の一例を示している。ハードラッチ割込み制御レジスタＲＬ０ＩＣのビット番号［１−０］に格納されるハードラッチ割込み制御データＲＬ０ＩＣ１、ＲＬ０ＩＣ０は、ハードラッチ乱数値レジスタＲＬ０ＨＶとなるハードラッチ乱数値レジスタ５５９Ａに数値データが取り込まれたときに発生する割込みを、許可するか禁止するかの割込み制御設定を示している。図２３（Ｂ）に示す例では、ハードラッチ乱数値レジスタＲＬ０ＨＶ（５５９Ａ）への取込時における割込みを禁止する場合に（割込み禁止）、ハードラッチ割込み制御データＲＬ０ＩＣ１、ＲＬ０ＩＣ０のビット値をいずれも“０”とする一方、この割込みを許可する場合には（割込み許可）、それらのビット値を“１”とする。
ソフトラッチ乱数値レジスタ５５９Ｓは、最大値比較回路５５５から出力された乱数列ＲＳＮにおける数値データを、ユーザプログラム（ソフトウェア）により乱数値として格納するレジスタである。ソフトラッチ乱数値レジスタ５５９Ｓは、１６ビット（２バイト）のレジスタであり、例えばチャネルｃｈ０に対応して１６ビットの乱数値を格納することができれば良い。
ソフトラッチ乱数値レジスタ５５９Ｓには、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、乱数ソフトラッチレジスタＲＤＳＬ（アドレスＦＥ７４Ｈ）を用いて、乱数ソフトラッチ信号が入力される。図２４（Ａ）は、チャネルｃｈ０に対応した乱数ソフトラッチレジスタＲＤＳＬの構成例を示している。図２４（Ｂ）は、乱数ソフトラッチレジスタＲＤＳＬに格納される乱数ソフトラッチデータの設定内容を示している。乱数ソフトラッチレジスタＲＤＳＬのビット番号［０］に格納される乱数ソフトラッチデータＲＤＳＬ０は、チャネルｃｈ０の１６ビット乱数をソフトウェアによりラッチする場合に、乱数値のラッチ要求の有無を示している。図２４（Ｂ）に示す例では、ソフトウェアにより乱数値のラッチ要求がないときに、乱数ソフトラッチデータＲＤＳＬ０のビット値が“０”となる一方、ソフトウェアにより乱数値のラッチ要求があったときには、そのビット値が“１”となる。
ソフトラッチ乱数値レジスタ５５９Ｓは、乱数ソフトラッチレジスタＲＤＳＬに格納される乱数ソフトラッチデータＲＤＳＬ０のビット値が“１”となったことに応答して、最大値比較回路５５５から出力された乱数列ＲＳＮにおける数値データを乱数値として取り込んで格納する。ソフトラッチ乱数値レジスタ５５９Ｓは、図８（Ｂ）に示すようなメイン制御部４１が備える内蔵レジスタのうち、乱数ソフトラッチフラグレジスタＲＤＳＦ（アドレスＦＥ７５Ｈ）を用いて、乱数ラッチ時の動作管理を可能にする。乱数ソフトラッチフラグレジスタＲＤＳＦは、ソフトラッチ乱数値レジスタ５５９Ｓに乱数値となる数値データがラッチされたか否かを示す乱数ソフトラッチフラグを格納するレジスタである。図２５（Ａ）は、乱数ソフトラッチフラグレジスタＲＤＳＦの構成例を示している。図２５（Ｂ）は、乱数ソフトラッチフラグレジスタＲＤＳＦに格納されるソフトラッチフラグデータの設定内容を示している。乱数ソフトラッチフラグレジスタＲＤＳＦのビット番号［０］に格納されるソフトラッチフラグデータＲＤＳＦ０は、チャネルｃｈ０の１６ビット乱数がソフトラッチ乱数値レジスタＲＬ０ＳＶとなるソフトラッチ乱数値レジスタ５５９Ｓに取り込まれたか否かを示す乱数ソフトラッチフラグとなる。
図２５（Ｂ）に示す例では、ソフトラッチ乱数値レジスタＲＬ０ＳＶに数値データが取り込まれていないときに（乱数値取込なし）、ソフトラッチフラグデータＲＤＳＦ０のビット値が“０”となって乱数ソフトラッチフラグがオフ状態にクリアされる一方、数値データが取り込まれたときには（乱数値取込あり）、そのビット値が“１”となって乱数ソフトラッチフラグがオン状態にセットされる。乱数ソフトラッチフラグがオンであるときには、ソフトラッチ乱数値レジスタＲＬ０ＳＶにおける新たな数値データの格納が制限（禁止）される。すなわち、ソフトラッチ乱数値レジスタＲＬ０ＳＶに数値データが取り込まれたか否かを示すソフトラッチフラグデータＲＤＳＦ０のビット値が“１”となって乱数ソフトラッチフラグがオン状態であるときには、ソフトラッチ乱数値レジスタＲＬ０ＳＶに格納された数値データを変更することができず、新たな数値データの格納（取り込み）が制限（禁止）される。これに対して、乱数ソフトラッチフラグがオフであるときには、ソフトラッチ乱数値レジスタＲＬ０ＳＶにおける新たな数値データの格納が許可される。すなわち、ソフトラッチフラグデータＲＤＳＦ０のビット値が“０”となって乱数ソフトラッチフラグがオフ状態であるときには、ソフトラッチ乱数値レジスタＲＬ０ＳＶに格納された数値データを変更することができ、新たな数値データの格納（取り込み）が許可される。
１６ビットの乱数回路５０９Ａでは、チャネルｃｈ１〜ｃｈ３についてもチャネルｃｈ０と同様に、独立して１６ビット乱数を発生させるための回路が設けられていれば良い。尚、チャネルｃｈ０に対応して１６ビット（２バイト）のハードラッチ乱数値レジスタ５５９Ａが２つ設けられる一方、チャネルｃｈ１〜ｃｈ３のそれぞれに対応して１６ビット（２バイト）のハードラッチ乱数値レジスタが１つだけ設けられても良い。
８ビットの乱数回路５０９Ｂには、チャネルｃｈ０〜ｃｈ３のそれぞれに対応して、８ビット乱数を独立して発生させるための回路が設けられていれば良い。例えば、チャネルｃｈ０に対応して８ビット乱数を生成するための回路は、図１６に示した回路を、８ビット乱数の生成に適合するように構成したものであれば良く、乱数更新クロック選択回路、乱数生成回路、乱数起動設定回路、乱数列変更回路、乱数列変更設定回路、最大値比較回路、ハードラッチセレクタ、ハードラッチ乱数値レジスタ、ソフトラッチ乱数値レジスタを備えて構成されれば良い。
図６に示す構成例では、乱数回路５０９Ａ、５０９Ｂがメイン制御部４１に内蔵されている。これに対して、乱数回路５０９Ａ、５０９Ｂは、メイン制御部４１とは異なる乱数回路チップとして、メイン制御部４１に外付けされるものであっても良い。この場合、スタートスイッチ７からの検出信号ＳＳ１をスイッチ回路１１４の内部にて分岐し、一方をメイン制御部４１が備えるＰＩＰ５１０の入力ポートＰＩ０へと入力させて、他方を乱数回路５０９Ａが備えるハードラッチセレクタ５５８Ａの入力端子へと入力させれば良い。メイン制御部４１との間では、例えばメイン制御部４１が備えるクロック回路５０２からシステムクロック出力端子ＣＬＫＯを介して出力された内部システムクロックＳＣＬＫを乱数回路５０９Ａが備える乱数更新クロック選択回路５５１やクロック用フリップフロップへと入力させたり、メイン制御部４１が備える外部バスインタフェース５０１に接続されたアドレスバスやデータバス、制御信号線などを介して、ハードラッチ乱数値レジスタＲＬ０ＨＶやハードラッチ乱数値レジスタＲＬ０ＨＶ１に格納された数値データの読出などが行われたりすれば良い。
また、乱数回路５０９Ａ、５０９Ｂがメイン制御部４１に外付けされる場合にも、各乱数ラッチフラグの状態（オン／オフ）に応じて、ハードラッチ乱数値レジスタＲＬ０ＨＶやハードラッチ乱数値レジスタＲＬ０ＨＶ１への新たな数値データの格納が制限（禁止）あるいは許可されるようにすれば良い。図８（Ｂ）に示す内蔵レジスタのうち、例えばハードラッチ選択レジスタＲＬＳや乱数割込み制御レジスタＲＩＣ、乱数最大値設定レジスタＲＭＸ、乱数列変更レジスタＲＤＳＣ、乱数ソフトラッチレジスタＲＤＳＬ、乱数ソフトラッチフラグレジスタＲＤＳＦ、ソフトラッチ乱数値レジスタＲＳＶ、乱数ハードラッチフラグレジスタＲＨＦ、ハードラッチ乱数値レジスタＲＨＶといった、乱数回路５０９Ａ、５０９Ｂが使用する各種レジスタは、メイン制御部４１には内蔵されず、メイン制御部４１に外付けされた乱数回路５０９Ａ、５０９Ｂに内蔵されるようにしても良い。この場合、メイン制御部４１のＣＰＵ５０５は、例えば外部バスインタフェース５０１などを介して、乱数回路５０９Ａ、５０９Ｂに内蔵された各種レジスタの書き込みや読出を行うようにすれば良い。
図６に示すメイン制御部４１が備えるＰＩＰ５１０は、例えば８ビット幅の入力専用ポートであり、専用端子となる入力ポートＰＩ０〜入力ポートＰＩ４と、機能兼用端子となる入力ポートＰＩ５〜入力ポートＰＩ７とを含んでいる。入力ポートＰＩ５は、割り込みコントローラ５０４Ｂに接続される外部マスカブル割込み端子ＸＩＮＴと兼用される。入力ポートＰＩ６は、割り込みコントローラ５０４Ｂに接続される外部ノンマスカブル割込み端子ＸＮＭＩと兼用される。入力ポートＰＩ７は、シリアル通信回路５１１が使用する受信端子ＲＸ０と兼用される。入力ポートＰＩ５〜入力ポートＰＩ７の使用設定は、プログラム管理エリアに記憶される機能設定により指示される。
ＰＩＰ５１０は、メイン制御部４１が備える内蔵レジスタのうちの入力ポートレジスタなどを用いて、入力ポートＰＩ０〜入力ポートＰＩ７の状態管理等を行う。入力ポートレジスタは、入力ポートＰＩ０〜入力ポートＰＩ７のそれぞれに対応して、外部信号の入力状態を示すビット値が格納されるレジスタである。
メイン制御部４１が備えるシリアル通信回路５１１は、例えば全二重、非同期、標準ＮＲＺ（Non Return to Zero）フォーマットで通信データを取扱う回路である。一例として、シリアル通信回路５１１は、外部回路との間にて双方向でシリアルデータを送受信可能な第１チャネル送受信回路と、外部回路との間にて単一方向でシリアルデータを送信のみが可能な第２チャネル送信回路とを含んでいれば良い。シリアル通信回路５１１が備える第２チャネル送信回路は、演出制御基板９０に搭載されたサブ制御部９１との間における単一方向（送信のみ）のシリアル通信に使用されても良い。これにより、演出制御基板９０の側から遊技制御基板４０に対する信号入力を禁止して、不正行為を防止することができる。
シリアル通信回路５１１では、例えばオーバーランエラー、ブレークコードエラー、フレーミングエラー、パリティエラーといった、４種類のエラーが通信データの受信時に発生することがあり、いずれかのエラーが発生したときに、受信割込みを発生させることができれば良い。オーバーランエラーは、受信済みの通信データがユーザプログラムによってリードされるより前に、次の通信データを受信してしまった場合に発生するエラーである。ブレークコードエラーは、通信データの受信中に所定のブレークコードが検出されたとき発生するエラーである。フレーミングエラーは、受信した通信データにおけるストップビットが“０”である場合に発生するエラーである。パリティエラーは、パリティ機能を使用する設定とした場合、受信した通信データのパリティが、予め指定したパリティと一致しない場合に発生するエラーである。
シリアル通信回路５１１は、第１割込み制御回路と、第２割込み制御回路とを含んでいても良い。第１割込み制御回路は、シリアル通信回路５１１に含まれる第１チャネル送受信回路における割込み発生因子を管理して、通信割込み要求を制御するための回路である。第１割込み制御回路が制御する割込みには、第１チャネル送信割込みと、第１チャネル受信割込みとがある。第１チャネル送信割込みには、送信完了による割込みや、送信データエンプティによる割込みが含まれている。第１チャネル受信割込みには、受信データフルによる割込みや、ブレークコードエラー、オーバーランエラー、フレーミングエラー、パリティエラーといった受信時エラーの発生による割込みが含まれている。第２割込み制御回路は、シリアル通信回路５１１に含まれる第２チャネル受信回路における割込み発生因子を管理して、通信割込み要求を制御するための回路である。第２割込み制御回路が制御する割込みは、第２チャネル送信割込みである。第２チャネル送信割込みには、送信完了による割込みや、送信データエンプティによる割込みが含まれている。
アドレスデコード回路５１２は、メイン制御部４１の内部における各機能ブロックのデコードや、外部装置用のデコード信号であるチップセレクト信号のデコードを行うための回路である。チップセレクト信号により、メイン制御部４１の内部回路、あるいは、周辺デバイスとなる外部装置を、選択的に有効動作させて、ＣＰＵ５０５からのアクセスが可能となる。
ＲＯＭ５０６には、ゲームの進行を制御するために用いられる各種の選択用データ、テーブルデータなどが格納される。例えば、ＲＯＭ５０６には、ＣＰＵ５０５が各種の判定や決定、設定を行うために用意された複数の判定テーブルや決定テーブル、設定テーブルなどを構成するデータが記憶されている。また、ＲＯＭ５０６には、ＣＰＵ５０５が遊技制御基板４０から各種の制御コマンドとなる制御信号を送信するために用いられる複数のコマンドテーブルを構成するテーブルデータなどが記憶されている。
ＲＡＭ５０７には、スロットマシン１における遊技の進行などを制御するために用いられる各種のデータを保持する領域として、例えば遊技制御用データ保持エリアが設けられている。ＲＡＭ５０７としては、例えばＤＲＡＭが使用されており、記憶しているデータ内容を維持するためのリフレッシュ動作が必要になる。ＣＰＵ５０５には、このリフレッシュ動作を行うためのリフレッシュレジスタが内蔵されている。例えば、リフレッシュレジスタは８ビットからなり、そのうち下位７ビットはＣＰＵ５０５がＲＯＭ５０６から命令フェッチする毎に自動的にインクリメントされる。したがって、リフレッシュレジスタにおける格納値の更新は、ＣＰＵ５０５における１命令の実行時間毎に行われることになる。
尚、本実施例では、後述するように、メイン制御部４１には、外部メモリとしてＳＲＡＭ５０が接続されており、このＳＲＡＭ５０は、少なくとも一部が、バックアップ電源によってバックアップされているバックアップＲＡＭである。すなわち、スロットマシンへの電力供給が停止しても、所定期間はＳＲＡＭ５０の少なくとも一部の内容が保存される。尚、本実施例では、ＳＲＡＭ５０の全ての領域がバックアップＲＡＭとされており、スロットマシンへの電力供給が停止しても、所定期間はＳＲＡＭ５０の全ての内容が保存される。尚、本実施例において、バックアップＲＡＭとしてのＳＲＡＭ５０には、例えば、電源断が発生したときに、後述する内部抽選に関する制御で用いるデータや、メダルの払出に関する制御で用いるデータ、リールの回転及び停止に関する制御で用いるデータ、コマンドの入出力に関する制御で用いるデータなどが格納される。
メイン制御部４１は、サブ制御部９１に各種のコマンドを送信する。メイン制御部４１からサブ制御部９１へ送信されるコマンドは一方向のみで送られ、サブ制御部９１からメイン制御部４１へ向けてコマンドが送られることはない。
メイン制御部４１は、遊技制御基板４０に接続された各種スイッチ類の検出状態が入力ポートから入力される。そしてメイン制御部４１は、これら入力ポートから入力される各種スイッチ類の検出状態に応じて段階的に移行する基本処理を実行する。
また、メイン制御部４１は、割込の発生により基本処理に割り込んで割込処理を実行できるようになっている。本実施例では、一定時間間隔（本実施例では、約０．５６ｍｓ）毎に後述するタイマ割込処理（メイン）を実行する。尚、タイマ割込処理（メイン）の実行間隔は、基本処理において制御状態に応じて繰り返す処理が一巡する時間とタイマ割込処理（メイン）の実行時間とを合わせた時間よりも長い時間に設定されており、今回と次回のタイマ割込処理（メイン）との間で必ず制御状態に応じて繰り返す処理が最低でも一巡することとなる。
また、メイン制御部４１は、割込処理の実行中に他の割込を禁止するように設定されているとともに、複数の割込が同時に発生した場合には、予め定められた順位によって優先して実行する割込が設定されている。尚、割込処理の実行中に他の割込要因が発生し、割込処理が終了してもその割込要因が継続している状態であれば、その時点で新たな割込が発生することとなる。
演出制御基板９０には、演出用スイッチ５６が接続されており、この演出用スイッチ５６の検出信号が入力されるようになっている。
演出制御基板９０には、スロットマシン１の前面扉１ｂに配置された液晶表示器５１（図１参照）、演出効果ＬＥＤ５２、スピーカ５３、５４、前述したリールＬＥＤ５５等の演出装置が接続されており、これら演出装置は、演出制御基板９０に搭載された後述のサブ制御部９１による制御に基づいて駆動されるようになっている。
尚、本実施例では、演出制御基板９０に搭載されたサブ制御部９１により、液晶表示器５１、演出効果ＬＥＤ５２、スピーカ５３、５４、リールＬＥＤ５５等の演出装置の出力制御が行われる構成であるが、サブ制御部９１とは別に演出装置の出力制御を直接的に行う出力制御部を演出制御基板９０または他の基板に搭載し、サブ制御部９１がメイン制御部４１からのコマンドに基づいて演出装置の出力パターンを決定し、サブ制御部９１が決定した出力パターンに基づいて出力制御部が演出装置の出力制御を行う構成としても良く、このような構成では、サブ制御部９１及び出力制御部の双方によって演出装置の出力制御が行われることとなる。
また、本実施例では、演出装置として液晶表示器５１、演出効果ＬＥＤ５２、スピーカ５３、５４、リールＬＥＤ５５を例示しているが、演出装置は、これらに限られず、例えば、機械的に駆動する表示装置や機械的に駆動する役モノなどを演出装置として適用しても良い。
演出制御基板９０には、メイン制御部４１と同様にサブＣＰＵ９１ａ、ＲＯＭ９１ｂ、ＲＡＭ９１ｃ、Ｉ／Ｏポート９１ｄを備えたマイクロコンピュータにて構成され、演出の制御を行うサブ制御部９１、演出制御基板９０に接続された液晶表示器５１の表示制御を行う表示制御回路９２、演出効果ＬＥＤ５２、リールＬＥＤ５５の駆動制御を行うＬＥＤ駆動回路９３、スピーカ５３、５４からの音声出力制御を行う音声出力回路９４、電源投入時または電源遮断時などの電源が不安定な状態やサブＣＰＵ９１ａからの初期化命令が一定時間入力されないときにサブＣＰＵ９１ａにリセット信号を与えるリセット回路９５、演出制御基板９０に接続された演出用スイッチ５６から入力された検出信号を検出するスイッチ検出回路９６、日付情報及び時刻情報を含む時間情報を出力する時計装置９７、スロットマシン１に供給される電源電圧を監視し、電圧低下を検出したときに、その旨を示す電圧低下信号をサブＣＰＵ９１ａに対して出力する電断検出回路９８、その他の回路等、が搭載されており、サブＣＰＵ９１ａは、遊技制御基板４０から送信されるコマンドを受けて、演出を行うための各種の制御を行うとともに、演出制御基板９０に搭載された制御回路の各部を直接的または間接的に制御する。
サブ制御部９１は、メイン制御部４１と同様に、割込機能を備えており、メイン制御部４１からのコマンド受信時に割込を発生させて、メイン制御部４１から送信されたコマンドを取得し、バッファに格納するコマンド受信割込処理を実行する。また、サブ制御部９１は、システムクロックの入力数が一定数に到達する毎、すなわち一定間隔毎に割込を発生させて所定のタイマ割込処理（サブ）を実行する。
また、サブ制御部９１は、メイン制御部４１とは異なり、コマンドの受信に基づいて割込が発生した場合には、タイマ割込処理（サブ）の実行中であっても、当該処理に割り込んでコマンド受信割込処理を実行し、タイマ割込処理（サブ）の契機となる割込が同時に発生してもコマンド受信割込処理を最優先で実行するようになっている。
サブ制御部９１が備えるＲＡＭ９１ｃは、液晶表示やランプ表示、音出力などの各種演出制御用のワークエリアを提供し、ワークＲＡＭとして使用される。
図２６（ａ）に示すように、メイン制御部４１とＳＲＡＭ５０とは、１６ビットのアドレスバス、３２ビットのデータバス、ＣＳ（チップセレクト）信号線、ＲＤ（リード）信号線、ＷＲ（ライト）信号線を介して接続されている。
ここで、メイン制御部４１によるＳＲＡＭ５０からのデータの読出及びメイン制御部４１からＳＲＡＭ５０へのデータの書き込みの際の信号の入出力状況について説明する。
メイン制御部４１がＳＲＡＭ５０からデータを読み出す場合には、図２６（ｂ）に示すように、メイン制御部４１は、アドレスバスにてＳＲＡＭ５０から読み出すデータが格納されているアドレスを指定し、その後、ＳＲＡＭに対応するＣＳ信号をＯＮとし、さらにデータの読出を命令するＲＤ信号をＯＮとする。
ＣＳ信号及びＲＤ信号を検知したＳＲＡＭ５０は、アドレスバスにて指定されたアドレス領域に格納されているデータをＲＤ信号がＯＦＦとなるまで、すなわちメイン制御部４１によるデータの取り込みが完了するまでデータバスに出力する。一方、メイン制御部４１は、データバスからのデータの取り込みが完了することでＲＤ信号をＯＦＦとし、その後、ＣＳ信号をＯＦＦとしてＳＲＡＭ５０からのデータの読出を完了する。
メイン制御部４１がＳＲＡＭ５０にデータを書き込む場合には、図２６（ｃ）に示すように、アドレスバスにてデータの格納先となるアドレスを指定するとともに、ＳＲＡＭ５０に書き込むデータをデータバスに出力した後、ＳＲＡＭに対応するＣＳ信号をＯＮとし、さらにデータの書き込みを命令するＷＲ信号をＯＮとする。
ＣＳ信号及びＷＲ信号を検知したＳＲＡＭ５０は、データバスからデータを取り込み、取り込んだデータをアドレスバスにて指定されたアドレス領域に書き込む。その後、メイン制御部４１は、ＳＲＡＭ５０によるデータバスからのデータの取り込みが完了するのに十分な時間の経過後、ＷＲ信号をＯＦＦとし、ＳＲＡＭに対応するＣＳ信号をＯＦＦとしてＳＲＡＭ５０へのデータの書き込みを完了する。
本実施例のスロットマシン１は、設定値に応じてメダルの払出率が変わるものである。詳しくは、後述する内部抽選において設定値に応じた当選確率を用いることにより、メダルの払出率が変わるようになっている。設定値は１〜６の６段階からなり、６が最も払出率が高く、５、４、３、２、１の順に値が小さくなるほど払出率が低くなる。すなわち設定値として６が設定されている場合には、遊技者にとって最も有利度が高く、５、４、３、２、１の順に値が小さくなるほど有利度が段階的に低くなる。
設定値を変更するためには、設定キースイッチ３７をｏｎ状態としてからスロットマシン１の電源をｏｎする必要がある。設定キースイッチ３７をｏｎ状態として電源をｏｎすると、設定値表示器２４にＲＡＭ５０７から読み出された設定値が表示値として表示され、リセット／設定スイッチ３８の操作による設定値の変更操作が可能な設定変更状態に移行する。設定変更状態において、リセット／設定スイッチ３８が操作されると、設定値表示器２４に表示された表示値が１ずつ更新されていく（設定６からさらに操作されたときは、設定１に戻る）。そして、スタートスイッチ７が操作されると表示値を設定値として確定する。そして、設定キースイッチ３７がｏｆｆされると、確定した表示値（設定値）がメイン制御部４１のＲＡＭ５０７に格納され、遊技の進行が可能な状態に移行する。
また、設定値を確認するためには、ゲーム終了後、賭数が設定されていない状態で設定キースイッチ３７をｏｎ状態とすれば良い。このような状況で設定キースイッチ３７をｏｎ状態とすると、設定値表示器２４にＲＡＭ５０７から読み出された設定値が表示されることで設定値を確認可能な設定確認状態に移行する。設定確認状態においては、ゲームの進行が不能であり、設定キースイッチ３７をｏｆｆ状態とすることで、設定確認状態が終了し、ゲームの進行が可能な状態に復帰することとなる。
本実施例のスロットマシン１においては、メイン制御部４１は、図３４で示すタイマ割込処理（メイン）を実行する毎に、電源監視回路３０３らの電源断信号が検出されているか否かを判定する停電判定処理（図３４のＳｋ２）を行い、停電判定処理において電源断信号が検出されていると判定した場合に、図３７で示す電断処理（メイン）を実行する。電断処理（メイン）では、後述するように、プログラムモジュール毎に、ＳＲＡＭ５０にバックアップフラグをセットするとともに、そのプログラムモジュールで用いられるデータを計算してチェックサムを生成し、生成したチェックサムをＳＲＡＭ５０に格納する処理を行う。尚、チェックサムとは、ＲＡＭ５０７の該当する領域（本実施例では、そのプログラムモジュールで使用されるデータが格納されているワークＲＡＭ内の全ての領域）の各ビットに格納されている値の排他的論理和として算出される値である。このため、そのプログラムモジュールで使用されるデータが格納されているワークＲＡＭ内の全ての領域に格納されたデータに基づいて排他的論理和を求めた値が０であれば、チェックサムは０となり、そのプログラムモジュールで使用されるデータが格納されているワークＲＡＭ内の全ての領域に格納されたデータに基づいて排他的論理和を求めた値が１であれば、チェックサムは１となる。
そして、メイン制御部４１は、システムリセットによるかユーザリセットによるかに関わらず、その起動時において、モジュール毎に、外部メモリ（バックアップＲＡＭ）内のそのプログラムモジュールで用いられるデータを格納した全ての領域のデータに基づいてチェックサムを計算するとともに、バックアップフラグを確認し、算出したチェックサムがバックアップされているチェックサムの値と一致するとともに、バックアップフラグもセットされていることを条件に、ＳＲＡＭ５０に記憶されているデータに基づいてメイン制御部４１やサブ制御部９１の処理状態を電断前の状態に復帰させるが、チェックサムの値が一致しない場合やバックアップフラグがセットされていない場合には、ＲＡＭ異常と判定する。この際、メイン制御部４１がＲＡＭ異常と判定した場合には、ＲＡＭ異常エラーコードをレジスタにセットしてＲＡＭ異常エラー状態に制御し、遊技の進行を不能化させるようになっている。尚、ＲＡＭ異常エラー状態は、通常のエラー状態と異なり、リセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがない。
尚、本実施例では、ＲＡＭ５０７に格納されている全てのデータが停電時においてもＳＲＡＭ５０に格納されてバックアップ電源により保持されるとともに、メイン制御部４１は、電源投入時においてＳＲＡＭ５０のデータが正常であると判定した場合に、ＳＲＡＭ５０の格納データに基づいて電断前の制御状態に復帰する構成であるが、ＲＡＭ５０７に格納されているデータのうち停電時において制御状態の復帰に必要なデータのみをＳＲＡＭ５０にバックアップし、電源投入時においてバックアップされているデータに基づいて電断前の制御状態に復帰する構成としても良い。
また、電源投入時において電断前の制御状態に復帰させる際に、全ての制御状態を電断前の制御状態に復帰させる必要はなく、遊技者に対して不利益とならない最低限の制御状態を復帰させる構成であれば良く、例えば、入力ポートの状態などを全て電断前の状態に復帰させる必要はない。
本実施例のスロットマシン１は、前述のように遊技状態に応じて設定可能な賭数の規定数が定められており、遊技状態に応じて定められた規定数の賭数が設定されたことを条件にゲームを開始させることが可能となる。尚、本実施例では、遊技状態に応じた規定数の賭数が設定された時点で、入賞ラインＬＮが有効化される。
本実施例のスロットマシン１は、全てのリール２Ｌ、２Ｃ、２Ｒが停止した際に、有効化された入賞ラインＬＮ（以下では、有効化された入賞ラインＬＮを単に入賞ラインＬＮと呼ぶ）に役と呼ばれる図柄の組み合わせが揃うと入賞となる。役は、同一図柄の組み合わせであっても良いし、異なる図柄を含む組み合わせであっても良い。入賞となる役の種類は、遊技状態に応じて定められているが、大きく分けて、メダルの払い出しを伴う小役と、賭数の設定を必要とせずに次のゲームを開始可能となる再遊技役と、遊技者にとって有利な遊技状態への移行を伴う特別役と、がある。以下では、小役と再遊技役をまとめて一般役とも呼ぶ。遊技状態に応じて定められた各役の入賞が発生するためには、後述する内部抽選に当選して、当該役の当選フラグがＲＡＭ５０７に設定されている必要がある。
尚、これら各役の当選フラグのうち、小役及び再遊技役の当選フラグは、当該フラグが設定されたゲームにおいてのみ有効とされ、次のゲームでは無効となるが、特別役の当選フラグは、当該フラグにより許容された役の組み合わせが揃うまで有効とされ、許容された役の組み合わせが揃ったゲームにおいて無効となる。すなわち特別役の当選フラグが一度当選すると、例え、当該フラグにより許容された役の組み合わせを揃えることができなかった場合にも、その当選フラグは無効とされずに、次のゲームへ持ち越されることとなる。
内部抽選は、上記した各役への入賞を許容するか否かを、全てのリール２Ｌ、２Ｃ、２Ｒの表示結果が導出表示される以前に（実際には、スタートスイッチ７の検出時）決定するものである。内部抽選では、まず、スタートスイッチ７の検出時に内部抽選用の乱数値（０〜６５５３５の整数）を取得する。詳しくは、ＲＡＭ５０７に割り当てられた乱数値格納ワークの値を同じくＲＡＭ５０７に割り当てられた抽選用ワークに設定する。そして、遊技状態及び特別役の持ち越しの有無に応じて定められた各役について、抽選用ワークに格納された数値データと、遊技状態を特定するための遊技状態フラグの値、後述するＲＴを特定するためのＲＴフラグの値、賭数及び設定値に応じて定められた各役の判定値数に応じて行われる。
内部抽選では、内部抽選の対象となる役、現在の遊技状態フラグ値、ＲＴフラグ値及び設定値に対応して定められた判定値数を、内部抽選用の乱数値（抽選用ワークに格納された数値データ）に順次加算し、加算の結果がオーバーフローしたときに、当該役に当選したものと判定される。このため、判定値数の大小に応じた確率（判定値数／６５５３６）で役が当選することとなる。
そして、いずれかの役の当選が判定された場合には、当選が判定された役に対応する当選フラグをＲＡＭ５０７に割り当てられた内部当選フラグ格納ワークに設定する。内部当選フラグ格納ワークは、２バイトの格納領域にて構成されており、そのうちの上位バイトが、特別役の当選フラグが設定される特別役格納ワークとして割り当てられ、下位バイトが、一般役の当選フラグが設定される一般役格納ワークとして割り当てられている。詳しくは、特別役が当選した場合には、当該特別役が当選した旨を示す特別役の当選フラグを特別役格納ワークに設定し、一般役格納ワークに設定されている当選フラグをクリアする。また、一般役が当選した場合には、当該一般役が当選した旨を示す一般役の当選フラグを一般役格納ワークに設定する。尚、いずれの役及び役の組み合わせにも当選しなかった場合には、一般役格納ワークのみクリアする。
次に、リール２Ｌ、２Ｃ、２Ｒの停止制御について説明する。
メイン制御部４１は、リールの回転が開始したとき、及びリールが停止し、かつ未だ回転中のリールが残っているときに、ＲＯＭ５０６に格納されているテーブルインデックス及びテーブル作成用データを参照して、回転中のリール別に停止制御テーブルを作成する。そして、ストップスイッチ８Ｌ、８Ｃ、８Ｒのうち、回転中のリールに対応するいずれかの操作が有効に検出されたときに、該当するリールの停止制御テーブルを参照し、参照した停止制御テーブルの滑りコマ数に基づいて、操作されたストップスイッチ８Ｌ、８Ｃ、８Ｒに対応するリール２Ｌ、２Ｃ、２Ｒの回転を停止させる制御を行う。
テーブルインデックスには、内部抽選による当選フラグの設定状態（以下、内部当選状態と呼ぶ）別に、テーブルインデックスを参照する際の基準アドレスから、テーブル作成用データが格納された領域の先頭アドレスを示すインデックスデータが格納されているアドレスまでの差分が登録されている。これにより内部当選状態に応じた差分を取得し、基準アドレスに対してその差分を加算することで該当するインデックスデータを取得することが可能となる。尚、役の当選状況が異なる場合でも、同一の制御が適用される場合においては、インデックスデータとして同一のアドレスが格納されており、このような場合には、同一のテーブル作成用データを参照して、停止制御テーブルが作成されることとなる。
テーブル作成用データは、停止操作位置に応じた滑りコマ数を示す停止制御テーブルと、リールの停止状況に応じて参照すべき停止制御テーブルのアドレスと、からなる。
リールの停止状況に応じて参照される停止制御テーブルは、全てのリールが回転しているか、左リールのみ停止しているか、中リールのみ停止しているか、右リールのみ停止しているか、左、中リールが停止しているか、左、右リールが停止しているか、中、右リールが停止しているか、によって異なる場合があり、更に、いずれかのリールが停止している状況においては、停止済みのリールの停止位置によっても異なる場合があるので、それぞれの状況について、参照すべき停止制御テーブルのアドレスが回転中のリール別に登録されており、テーブル作成用データの先頭アドレスに基づいて、それぞれの状況に応じて参照すべき停止制御テーブルのアドレスが特定可能とされ、この特定されたアドレスから、それぞれの状況に応じて必要な停止制御テーブルを特定できるようになっている。尚、リールの停止状況や停止済みのリールの停止位置が異なる場合でも、同一の停止制御テーブルが適用される場合においては、停止制御テーブルのアドレスとして同一のアドレスが登録されているものもあり、このような場合には、同一の停止制御テーブルが参照されることとなる。
停止制御テーブルは、停止操作が行われたタイミング別の滑りコマ数を特定可能なデータである。本実施例では、リールモータ３２Ｌ、３２Ｃ、３２Ｒに、３３６ステップ（０〜３３５）の周期で１周するステッピングモータを用いている。すなわちリールモータ３２Ｌ、３２Ｃ、３２Ｒを３３６ステップ駆動させることでリール２Ｌ、２Ｃ、２Ｒが１周することとなる。そして、リール１周に対して１６ステップ（１図柄が移動するステップ数）毎に分割した２１の領域（コマ）が定められており、これらの領域には、リール基準位置から０〜２０の領域番号が割り当てられている。一方、１リールに配列された図柄数も２１であり、各リールの図柄に対して、リール基準位置から０〜２０の図柄番号が割り当てられているので、０番図柄から２０番図柄に対して、それぞれ０〜２０の領域番号が順に割り当てられていることとなる。そして、停止制御テーブルには、領域番号別の滑りコマ数が所定のルールで圧縮して格納されており、停止制御テーブルを展開することによって領域番号別の滑りコマ数を取得できるようになっている。
前述のようにテーブルインデックス及びテーブル作成用データを参照して作成される停止制御テーブルは、領域番号に対応して、各領域番号に対応する領域が停止基準位置（本実施例では、透視窓３の下段図柄の領域）に位置するタイミング（リール基準位置からのステップ数が各領域番号のステップ数の範囲に含まれるタイミング）でストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出された場合の滑りコマ数がそれぞれ設定されたテーブルである。
次に、停止制御テーブルの作成手順について説明すると、まず、リール回転開始時においては、そのゲームの内部当選状態に応じたテーブル作成用データの先頭アドレスを取得する。具体的には、まずテーブルインデックスを参照し、内部当選状態に対応するインデックスデータを取得し、そして取得したインデックスデータに基づいてテーブル作成用データを特定し、特定したテーブル作成用データから全てのリールが回転中の状態に対応する各リールの停止制御テーブルのアドレスを取得し、取得したアドレスに格納されている各リールの停止制御テーブルを展開して全てのリールについて停止制御テーブルを作成する。
また、いずれか１つのリールが停止したとき、またはいずれか２つのリールが停止したときには、リール回転開始時に取得したインデックスデータ、すなわちそのゲームの内部当選状態に応じたテーブル作成用データの先頭アドレスに基づいてテーブル作成用データを特定し、特定したテーブル作成用データから停止済みのリール及び当該リールの停止位置の領域番号に対応する未停止リールの停止制御テーブルのアドレスを取得し、取得したアドレスに格納されている各リールの停止制御テーブルを展開して未停止のリールについて停止制御テーブルを作成する。
次に、メイン制御部４１がストップスイッチ８Ｌ、８Ｃ、８Ｒのうち、回転中のリールに対応するいずれかの操作を有効に検出したときに、該当するリールに表示結果を導出させる際の制御について説明すると、ストップスイッチ８Ｌ、８Ｃ、８Ｒのうち、回転中のリールに対応するいずれかの操作を有効に検出すると、停止操作を検出した時点のリール基準位置からのステップ数に基づいて停止操作位置の領域番号を特定し、停止操作が検出されたリールの停止制御テーブルを参照し、特定した停止操作位置の領域番号に対応する滑りコマ数を取得する。そして、取得した滑りコマ数分リールを回転させて停止させる制御を行う。具体的には、停止操作を検出した時点のリール基準位置からのステップ数から、取得した滑りコマ数引き込んで停止させるまでのステップ数を算出し、算出したステップ数分リールを回転させて停止させる制御を行う。これにより、停止操作が検出された停止操作位置の領域番号に対応する領域から滑りコマ数分先の停止位置となる領域番号に対応する領域が停止基準位置（本実施例では、透視窓３の下段図柄の領域）に停止することとなる。
本実施例のテーブルインデックスには、一の遊技状態における一の内部当選状態に対応するインデックスデータとして１つのアドレスのみが格納されており、更に、一のテーブル作成用データには、一のリールの停止状況（及び停止済みのリールの停止位置）に対応する停止制御テーブルの格納領域のアドレスとして１つのアドレスのみが格納されている。すなわち一の遊技状態における一の内部当選状態に対応するテーブル作成用データ、及びリールの停止状況（及び停止済みのリールの停止位置）に対応する停止制御テーブルが一意的に定められており、これらを参照して作成される停止制御テーブルも、一の遊技状態における一の内部当選状態、及びリールの停止状況（及び停止済みのリールの停止位置）に対して一意となる。このため、遊技状態、内部当選状態、リールの停止状況（及び停止済みのリールの停止位置）の全てが同一条件となった際に、同一の停止制御テーブル、すなわち同一の制御パターンに基づいてリールの停止制御が行われることとなる。
また、本実施例では、滑りコマ数として０〜４の値が定められており、停止操作を検出してから最大４図柄を引き込んでリールを停止させることが可能である。すなわち停止操作を検出した停止操作位置を含め、最大５コマの範囲から図柄の停止位置を指定できるようになっている。また、１図柄分リールを移動させるのに１コマの移動が必要であるので、停止操作を検出してから最大４図柄を引き込んでリールを停止させることが可能であり、停止操作を検出した停止操作位置を含め、最大５図柄の範囲から図柄の停止位置を指定できることとなる。
本実施例では、いずれかの役に当選している場合には、当選役を入賞ラインＬＮに４コマの範囲で最大限引き込み、当選していない役が入賞ラインＬＮに揃わないように引き込む滑りコマ数が定められた停止制御テーブルを作成し、リールの停止制御を行う一方、いずれの役にも当選していない場合には、いずれの役も揃わない滑りコマ数が定められた停止制御テーブルを作成し、リールの停止制御を行う。これにより、停止操作が行われた際に、入賞ラインＬＮに最大４コマの引込範囲で当選している役を揃えて停止させることができれば、これを揃えて停止させる制御が行われ、当選していない役は、最大４コマの引込範囲でハズシして停止させる制御が行われることとなる。
特別役が前ゲーム以前から持ち越されている状態で小役が当選した場合など、特別役と小役が同時に当選している場合には、当選した小役を入賞ラインＬＮに４コマの範囲で最大限に引き込むように滑りコマ数が定められているとともに、当選した小役を入賞ラインＬＮに最大４コマの範囲で引き込めない停止操作位置については、当選した特別役を入賞ラインＬＮに４コマの範囲で最大限に引き込むように滑りコマ数が定められた停止制御テーブルを作成し、リールの停止制御を行う。これにより、停止操作が行われた際に、入賞ラインＬＮに最大４コマの引込範囲で当選している小役を揃えて停止させることができれば、これを揃えて停止させる制御が行われ、入賞ラインＬＮに最大４コマの引込範囲で当選している小役を引き込めない場合には、入賞ラインＬＮに最大４コマの引込範囲で当選している特別役を揃えて停止させることができれば、これを揃えて停止させる制御が行われ、当選していない役は、４コマの引込範囲でハズシして停止させる制御が行われることとなる。すなわちこのような場合には、特別役よりも小役を入賞ラインＬＮに揃える制御が優先され、小役を引き込めない場合にのみ、特別役を入賞させることが可能となる。尚、特別役と小役を同時に引き込める場合には、小役のみを引き込み、特別役と同時に小役が入賞ラインＬＮに揃わないようになっている。
尚、本実施例では、特別役が前ゲーム以前から持ち越されている状態で小役が当選した場合や新たに特別役と小役が同時に当選した場合など、特別役と小役が同時に当選している場合には、当選した特別役よりも当選した小役が優先され、小役が引き込めない場合のみ、特別役を入賞ラインＬＮに揃える制御を行っているが、特別役と小役が同時に当選している場合に、小役よりも特別役を入賞ラインＬＮに揃える制御が優先され、特別役を引き込めない場合にのみ、小役を入賞ラインＬＮに揃える制御を行っても良い。
特別役が前ゲーム以前から持ち越されている状態で再遊技役が当選した場合など、特別役と再遊技役が同時に当選している場合には、停止操作が行われた際に、入賞ラインＬＮに最大４コマの引込範囲で再遊技役の図柄を揃えて停止させる制御が行われる。尚、この場合、再遊技役を構成する図柄または同時当選する再遊技役を構成する図柄は、リール２Ｌ、２Ｃ、２Ｒのいずれについても５図柄以内、すなわち４コマ以内の間隔で配置されており、４コマの引込範囲で必ず任意の位置に停止させることができるので、特別役と再遊技役が同時に当選している場合には、遊技者によるストップスイッチ８Ｌ、８Ｃ、８Ｒの操作タイミングに関わらずに、必ず再遊技役が揃って入賞することとなる。すなわちこのような場合には、特別役よりも再遊技役を入賞ラインＬＮに揃える制御が優先され、必ず再遊技役が入賞することとなる。尚、特別役と再遊技役を同時に引き込める場合には、再遊技役のみを引き込み、再遊技役と同時に特別役が入賞ラインＬＮに揃わないようになっている。
本実施例においてメイン制御部４１は、リール２Ｌ、２Ｃ、２Ｒの回転が開始した後、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されるまで、停止操作が未だ検出されていないリールの回転を継続し、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことを条件に、対応するリールに表示結果を停止させる制御を行うようになっている。尚、リール回転エラーの発生により、一時的にリールの回転が停止した場合でも、その後リール回転が再開した後、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されるまで、停止操作が未だ検出されていないリールの回転を継続し、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことを条件に、対応するリールに表示結果を停止させる制御を行うようになっている。
尚、本実施例では、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことを条件に、対応するリールに表示結果を停止させる制御を行うようになっているが、リールの回転が開始してから、予め定められた自動停止時間が経過した場合に、リールの停止操作がなされない場合でも、停止操作がなされたものとみなして自動的に各リールを停止させる自動停止制御を行うようにしても良い。この場合には、遊技者の操作を介さずにリールが停止することとなるため、例えば、いずれかの役が当選している場合でもいずれの役も構成しない表示結果を導出させることが好ましい。
図２７に示すように、メイン制御部４１のＲＯＭ５０６には遊技制御プログラムが格納されている。遊技制御プログラムは、下層に、図３２の遊技制御処理におけるＳｄ２にて実行する内部抽選処理に関わる制御を行う内部抽選制御モジュールと、図３２の遊技制御処理におけるＳｄ７にて実行する入出力処理（Ｉ／Ｏポートでの入出力に関する処理）に関わる制御を行う入出力制御モジュールと、図３２の遊技制御処理におけるＳｄ３にて実行するリール回転処理に関わる制御を行うリール回転制御モジュールと、図３２の遊技制御処理におけるＳｄ５にて実行する払出処理に関わる制御を行う払出制御モジュールとを備えている。このように、遊技制御プログラムは、メイン制御部４１で実行する各制御に対応した複数の制御モジュールを含んでいる。よって、他機種に対して、ある機種の制御モジュールのみ（１つ又は複数）を入れ替えれば良い。場合には、その制御モジュールのみを入れ替えれば良く、遊技制御プログラムの変更が容易になる。
次に、本実施例におけるメイン制御部４１が実行する各種制御内容を、図２８〜図３７に基づいて以下に説明する。
遊技制御基板４０では、電源基板１０１からの電力供給が開始されメイン制御部４１へのリセット信号がハイレベル（オフ状態）になったことに応じて、メイン制御部４１が起動し、ＣＰＵ５０５がＲＯＭ５０６から読み出したセキュリティチェックプログラム５０６Ａに基づき、図２８のフローチャートに示すようなセキュリティチェック処理が実行される。このとき、メイン制御部４１は、動作状態がセキュリティモードとなり、ＲＯＭ５０６に記憶されているゲーム制御用のユーザプログラムは未だ実行されない状態となる。
図２８に示すセキュリティチェック処理を開始すると、ＣＰＵ５０５は、まず、セキュリティチェック処理が実行されることによりメイン制御部４１がセキュリティモードとなる時間（セキュリティ時間）を決定するための処理を実行する。このとき、ＣＰＵ５０５は、ＲＯＭ５０６のプログラム管理エリアに記憶されるセキュリティ時間設定ＫＳＥＳのビット番号［５−０］におけるビット値を読み出す（Ｓ１）。そして、この読出値に応じた固定延長時間を設定する（Ｓ２）。Ｓ２の処理では、例えば図１１に示すように、セキュリティ時間設定ＫＳＥＳのビット番号［５−０］におけるビット値に応じて異なる固定セキュリティ時間を、固定延長時間として設定すれば良い。
Ｓ２の処理を実行した後には、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値を読み出す（Ｓ３）。そして、この読出値が“００”であるか否かを判定する（Ｓ４）。このとき読出値が“００”以外であると判定された場合には（Ｓ４；Ｎｏ）、その読出値に対応して決定される可変延長時間を設定する（Ｓ５）。Ｓ５の処理では、例えば図１１に示すように、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値に対応して、ショートモード、ミドルモード、ロングモードのいずれかによる可変セキュリティ時間を、可変延長延長時間として設定すれば良い。Ｓ２の処理により設定された固定延長時間とＳ５の処理により設定された可変延長時間とを加算して、セキュリティ時間に設定すれば良い。ここで、可変設定時間は、セキュリティ時間のうち、セキュリティチェック処理が実行されるごとに変化する時間成分であり、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値が“０１”（ショートモード）であるか“１０”（ミドルモード）であるか“１１”（ロングモード）であるかに応じて異なる所定の時間範囲で変化する。
例えば、システムリセットの発生時に、フリーランカウンタ５０９Ｃなどにおけるカウント値がメイン制御部４１に内蔵された可変セキュリティ時間用レジスタに格納される場合には、Ｓ５の処理において、可変セキュリティ時間用レジスタの格納値をそのまま用いること、あるいは、その格納値を所定の演算関数（例えばハッシュ関数）に代入して得られた値を用いることなどにより、可変設定時間がシステムリセット毎に所定の時間範囲でランダムに変化するように決定されれば良い。こうして、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値が“００”以外の値である場合には、セキュリティチェック処理の実行時間であるセキュリティ時間を、システムリセットの発生等に基づくセキュリティチェック処理が実行されるごとに所定の時間範囲で変化させることができる。
一方、Ｓ４にて読出値が“００”であると判定された場合には（Ｓ４；Ｙｅｓ）、Ｓ５の処理が実行されない。この場合には、Ｓ２の処理により設定された固定延長時間をセキュリティ時間に設定すれば良い。
その後、ＲＯＭ５０６の所定領域に記憶されたセキュリティコードを読み出す（Ｓ６）。ここで、ＲＯＭ５０６の所定領域には、記憶内容のデータを所定の演算式によって演算した演算結果のセキュリティコードが予め記憶されている。セキュリティコードの生成方法としては、例えばハッシュ関数を用いてハッシュ値を生成するもの、エラー検出コード（ＣＲＣコード）を用いるもの、エラー訂正コード（ＥＣＣコード）を用いるもののいずれかといった、予め定められた生成方法を使用すれば良い。また、ＲＯＭ５０６のセキュリティコード記憶領域とは異なる所定領域には、セキュリティコードを演算により特定するための演算式が、暗号化して予め記憶されている。
Ｓ６の処理に続いて、暗号化された演算式を復号化して元に戻す（Ｓ７）。その後、Ｓ７で復号化した演算式により、ＲＯＭ５０６の所定領域における記憶データを演算してセキュリティコードを特定する（Ｓ８）。このときセキュリティコードを特定するための演算に用いる記憶データは、例えばＲＯＭ５０６の記憶データのうち、セキュリティチェックプログラム５０６Ａとは異なるユーザプログラムの一部または全部に相当するプログラムデータ、あるいは、所定のテーブルデータを構成する固定データの一部または全部であれば良い。そして、Ｓ６にて読み出したセキュリティコードと、Ｓ８にて特定されたセキュリティコードとを比較する（Ｓ９）。このときには、比較結果においてセキュリティコードが一致したか否かを判定する（Ｓ１０）。
Ｓ１０にてセキュリティコードが一致しない場合には（Ｓ１０；Ｎｏ）、ＲＯＭ５０６に不正な変更が加えられたと判断して、ＣＰＵ５０５の動作を停止状態（ＨＡＬＴ）へ移行させる。これに対して、Ｓ１０にてセキュリティコードが一致した場合には（Ｓ１０；Ｙｅｓ）、プログラム管理エリアに記憶されている乱数初期設定値（ＫＲＬ１〜３、ＫＲＳ１、２）を読み出してその値に応じて乱数回路を設定する乱数回路設定処理を行った後（Ｓ１１）、Ｓ２やＳ５の処理に基づいて設定されたセキュリティ時間が経過したか否かを判定する（Ｓ１１）。そして、セキュリティ時間が経過していなければ（Ｓ１１；Ｎｏ）、Ｓ１１の処理を繰り返し実行して、セキュリティ時間が経過するまで待機する。その一方で、Ｓ１１にてセキュリティ時間が経過したと判定された場合には（Ｓ１１；Ｙｅｓ）、例えばＣＰＵ５０５に内蔵されたプログラムカウンタの値をＲＯＭ５０６におけるユーザプログラムの先頭アドレス（アドレス００００Ｈ）に設定することなどにより、起動処理（メイン）の実行を開始する。このときには、ＲＯＭ５０６に記憶されたユーザプログラムを構成する制御コードの先頭から遊技制御の実行が開始されることにより、メイン制御部４１の動作状態がセキュリティモードからユーザモードへと移行し、図２９〜図３１のフローチャートに示す起動処理（メイン）の実行が開始されることになる。
まず、内蔵デバイスや周辺ＩＣ、割込モード、スタックポインタ等を初期化した後（Ｓａ１）、内蔵レジスタ等の値を設定する（Ｓａ２）。Ｓａ２の処理では、Ｉレジスタ及びＩＹレジスタの値を初期化する。Ｉレジスタ及びＩＹレジスタの初期化により、Ｉレジスタには、割込発生時に参照する割込テーブルのアドレスが設定され、ＩＹレジスタには、ＲＡＭ５０７の格納領域を参照する際の基準アドレスが設定される。これらの値は、固定値であり、起動時には常に初期化されることとなる。また、Ｓａ２の処理では、所定の通信設定レジスタにおける設定を初期化することにより、シリアル通信回路５１１における動作設定を行う。次いで、ＳＲＡＭ５０に接続されているＣＳ信号線が接続された汎用端子に対応する汎用ポートの設定を出力ポートに設定することで（Ｓａ３）、ＳＲＡＭ５０のチップセレクト信号の出力を有効化する。Ｓ３の処理に続いて、タイマ回路５０８やＰＩＰ５１０の設定が行われても良い。
その後、例えばＰＩＰ５１０に含まれる所定の入力ポートにおける端子状態をチェックすることなどにより、電源断信号がオフ状態となっているか否かを判定する（Ｓａ４）。スロットマシン１では、電力供給が開始されたときに、ＶＳＬ（＋３０Ｖ）電源などの各種電源の出力電圧が徐々に規定値へと達する。このとき、Ｓａ４の処理により電源断信号のオフ状態（ハイレベル）を確認することで、ＣＰＵ５０５が電源電圧の安定を確認することができる。尚、ノイズ等の影響による誤検出を防止するために、電源断信号の確認を所定回数（例えば５回）連続して実行しても良い。
Ｓａ４にて電源断信号がオン状態（ローレベル）である場合には、リセットコントローラ５０４Ａに設けられたウォッチドッグタイマ５２０を起動させるための設定を行う（Ｓａ５）。本実施例では、図９（Ｂ）に示すリセット設定ＫＲＥＳのビット番号［６］におけるビット値を予め“０”となるように設定しておく。これにより、ウォッチドッグタイマ５２０を起動させてタイムアウトの発生に応じたリセット動作を有効化するか、ウォッチドッグタイマ５２０を停止させてタイムアウトの発生に応じたリセット動作を無効化するかを、ユーザプログラム（ソフトウェア）により切替可能に設定する。また、リセット設定ＫＲＥＳのビット番号［５−４］におけるビット値を予め“１１”となるように設定するとともに、リセット設定ＫＲＥＳのビット番号［３−０］におけるビット値を予め“１１１１”となるように設定しておく。これにより、ウォッチドッグタイマ５２０にて計測される監視時間となるタイムアウト時間は、監視時間として設定可能な複数種類のうちで最長時間となる。
このような設定に基づいて、Ｓａ５の処理では、ＣＰＵ５０５が図１４（Ａ）に示すＷＤＴスタートレジスタＷＳＴに、「ＣＣＨ」をＷＤＴスタートデータとして書き込む。こうして、Ｓａ５の処理により電源断信号がオン状態であると判定されたときには、ウォッチドッグタイマ５２０による監視時間の計測を開始させて、タイムアウトの発生によるリセット動作を有効化する。
Ｓａ５の処理によりウォッチドッグタイマ５２０を起動させた後に、ＣＰＵ５０５は、無限ループ処理を繰返し実行することにより制御状態を待機状態に移行させる。こうして待機状態に移行した後には、ウォッチドッグタイマ５２０のクリア及びリスタートが行われないことから、監視時間の経過が計測されたときに、タイムアウトの発生によるリセット動作が行われることになる。したがって、スロットマシン１に電力供給が開始されてから所定時間が経過しても電源電圧の安定が確認できず、電源断信号がオン状態のままである場合には、ウォッチドッグタイマ５２０におけるタイムアウトの発生によるリセット動作を行って、メイン制御部４１を再起動させることができる。
ここで、ウォッチドッグタイマ５２０にて計測される監視時間となるタイムアウト時間は、監視時間として設定可能な複数種類のうちで最長時間２２５×ＴＳＣＬＫ×１５（ＴＳＣＬＫは内部システムクロックＳＣＬＫの周期）となるように設定されている。したがって、例えばスロットマシン１における電源スイッチ３９の切断等により電力供給が所定期間にわたり完全に停止したときには、監視時間の経過によりタイムアウトが発生するより先に、メイン制御部４１のＣＰＵ５０５に対する電力供給が停止するので、タイムアウトの発生によるリセット動作が行われないように制限できる。こうして、電源スイッチ３９の切断時などに誤ってリセットされてしまうことを防止できる。
Ｓａ４にて電源断信号がオフ状態（ハイレベル）である場合には、電源基板１０１に設置されたクリアスイッチ３０４から伝送されるスイッチ信号（クリア信号）の信号状態などに基づき、クリアスイッチ３０４がオン操作されたかを判定する（Ｓａ６）。尚、Ｓａ６の処理では、クリアスイッチ３０４から伝送されるクリア信号を複数回チェックし、連続してオン状態となったときに、クリアスイッチ３０４がオン操作されたと判定しても良い。例えば、クリア信号の状態がオフ状態であることを１回確認したら、所定時間（例えば０．１秒）が経過した後に、クリア信号の状態をもう１回確認する。このとき、クリア信号がオフ状態であれば、クリア信号がオフ状態である旨の判定を行うようにする。他方、このときにクリア信号の状態がオン状態であれば、所定時間が経過した後に、クリア信号の状態を再び確認するようにしても良い。尚、クリア信号の状態を再確認する回数は１回であっても良いし、複数回であっても良い。また、２回チェックして、チェック結果が一致していなかったときに、もう一度確認するようにしても良い。
Ｓａ６にてクリア信号がオン状態であれば、例えばＲＡＭ５０７の所定領域（遊技制御フラグ設定部など）にも受けられたクリアフラグをオン状態にセットする（Ｓａ７）。他方、クリア信号がオフ状態であるときには、Ｓａ７の処理をスキップして、クリアフラグをオフ状態のままとする。
その後、遊技の進行を制御するための遊技制御処理の開始タイミングをソフトウェアの実行により遅延させる遅延処理の設定を行う（Ｓａ８）。具体的な一例として、ＲＡＭ５０７の所定領域（遊技制御カウンタ設定部など）に設けられたウェイトカウンタに、初期化ウェイト回数指定値をセットする。続いて、Ｓａ８での設定に基づく遅延処理を開始して、例えばウェイトカウンタにおけるカウント値を１減算するなど、遅延処理の実行に関わる設定の更新を行う（Ｓａ９）。そして、例えばウェイトカウンタにおけるカウント値が所定の遅延終了判定値に達したか否かを判定することなどにより、所定の遅延時間が経過したか否かを判定する（Ｓａ１０）。ここで、遅延終了判定値を示すデータは、ＲＯＭ５０６などに予め記憶されていれば良い。
Ｓａ１０にて遅延時間が経過していないときには、Ｓａ９の処理にリターンし、遅延時間が経過しているときには、ＲＡＭ５０７（ワークＲＡＭ）へのアクセスを許可する（Ｓａ１１）。
ＲＡＭ５０７（ワークＲＡＭ）へのアクセスを許可した後、内部抽選制御モジュールに対するバックアップフラグがＳＲＡＭ５０（バックアップＲＡＭ）にセットされているか否かを判定する（Ｓａ５）。本実施例では、図３７の電断処理（メイン）におけるＳｍ５、Ｓｍ１０、Ｓｍ１５、Ｓｍ２０において、電源断の発生時に、プログラムモジュール毎に区別してバックアップフラグがセットされる。すなわち、本実施例では、メイン制御部４１が行う処理に関して、バックアップフラグには、内部抽選制御モジュールに対応したバックアップフラグと、入出力制御モジュールに対応したバックアップフラグと、リーチ回転制御モジュールに対応したバックアップフラグと、払出制御モジュールに対応したバックアップフラグとの４種類がある。Ｓａ１２では、まず、内部抽選制御モジュールに対応したバックアップフラグがセットされているか否かを確認する。
内部抽選制御モジュールに対応したバックアップフラグがセットされている場合には、バックアップフラグをクリアする（Ｓａ１３）。バックアップフラグをクリアした後、ＳＲＡＭ５０（バックアップＲＡＭ）の内部抽選制御モジュールで用いるデータが格納されている領域のデータの排他的論理和を求めチェックサムを計算する（Ｓａ１４）。この後、計算したチェックサムが、バックアップされているチェックサムと一致するか否かを判定する（Ｓａ１５）。尚、本実施例では、図３７の電断処理（メイン）におけるＳｍ４、Ｓｍ９、Ｓｍ１４、Ｓｍ１９において、チェックサムに関しても、電源断の発生時に、モジュール毎に、そのモジュールで使用されるデータの排他的論理和を求めることによって生成され、ＳＲＡＭ５０（バックアップＲＡＭ）に格納される。すなわち、本実施例では、メイン制御部４１が行う処理に関して、チェックサムには、内部抽選制御モジュールで使用されるデータを用いて算出されたチェックサムと、入出力制御モジュールで使用されるデータを用いて算出されたチェックサムと、リーチ回転制御モジュールで使用されるデータを用いて算出されたチェックサムと、払出制御モジュールで使用されるデータを用いて算出されたチェックサムとの４種類がある。Ｓａ１５では、メイン制御部４１は、まず、内部抽選制御モジュールで使用されるデータを用いて算出されたチェックサムがバックアップされているものと一致するか否かを確認する。
チェックサムが一致している場合には、入出力制御モジュールに対応したバックアップフラグがＳＲＡＭ５０（バックアップＲＡＭ）にセットされているか否かを判定する（Ｓａ１６）。入出力制御モジュールに対応したバックアップフラグがセットされている場合には、バックアップフラグをクリアする（Ｓａ１７）。バックアップフラグをクリアした後、ＳＲＡＭ５０（バックアップＲＡＭ）の入出力制御モジュールで用いるデータが格納されている領域のデータの排他的論理和を求めチェックサムを計算する（Ｓａ１８）。この後、計算したチェックサムが、バックアップされているチェックサムと一致するか否かを判定する（Ｓａ１９）。
チェックサムが一致している場合には、リール回転制御モジュールに対応したバックアップフラグがＳＲＡＭ５０（バックアップＲＡＭ）にセットされているか否かを判定する（Ｓａ２０）。リール回転制御モジュールに対応したバックアップフラグがセットされている場合には、バックアップフラグをクリアする（Ｓａ２１）。バックアップフラグをクリアした後、ＳＲＡＭ５０（バックアップＲＡＭ）のリール回転制御モジュールで用いるデータが格納されている領域のデータの排他的論理和を求めチェックサムを計算する（Ｓａ２２）。この後、計算したチェックサムが、バックアップされているチェックサムと一致するか否かを判定する（Ｓａ２３）。
チェックサムが一致している場合には、払出制御モジュールに対応したバックアップフラグがＳＲＡＭ５０（バックアップＲＡＭ）にセットされているか否かを判定する（Ｓａ２４）。払出制御モジュールに対応したバックアップフラグがセットされている場合には、バックアップフラグをクリアする（Ｓａ２５）。バックアップフラグをクリアした後、ＳＲＡＭ５０（バックアップＲＡＭ）の払出制御モジュールで用いるデータが格納されている領域のデータの排他的論理和を求めチェックサムを計算する（Ｓａ２６）。この後、計算したチェックサムが、バックアップされているチェックサムと一致するか否かを判定する（Ｓａ２７）。
Ｓａ１５、Ｓａ１９、Ｓａ２３、Ｓａ２７において、１つでもチェックサムが一致していないことを判定した場合、または、Ｓａ１２、Ｓａ１６、Ｓａ２０、Ｓａ２４において、１つでもバックアップフラグがセットされていないことを判定した場合には、ＲＡＭ５０７（ワークＲＡＭ）及びＳＲＡＭ５０（バックアップＲＡＭ）の全ての格納領域を初期化する初期化処理を実行した後（Ｓａ３５）、設定キースイッチ３７がｏｎか否かを判定する（Ｓａ３６）。設定キースイッチ３７がｏｎであれば、設定変更中であることを示す設定変更中コマンドを生成するとともに、生成した設定変更中コマンドをコマンドバッファに格納する（Ｓａ３３）。尚、コマンドバッファに格納された設定変更中コマンドは、シリアル通信回路５１１に転送することにより直ちに送信される。次いで、図３４及び図３５において説明するメイン制御部４１が一定間隔（０．５６ｍｓの間隔）で実行するタイマ割込処理（メイン）の割込を許可して（Ｓａ３４）、当選役の当選確率の変更などを行う設定変更処理、すなわち設定変更状態に移行する。そして、設定変更処理が終了すると、図３２に示す遊技制御処理に移行する。
Ｓａ３４の処理では、例えばメイン制御部４１が備えるタイマ回路５０８のレジスタ設定などを行うことにより、所定時間（例えば２ミリ秒）ごとにタイマ割込みが発生するようにメイン制御部４１の内部設定を行う。この後、例えばＣＰＵ５０５がＲＯＭ５０６のプログラム管理エリアに記憶されている１６ビット乱数初期設定第１ＫＲＬ１のビット番号［７］やビット番号［３］などにおけるビット値を読み出す。このときには、それぞれのビット値について読出値が“０”であるか否かを判定する。
読出値が“０”であるビット値があった場合には、乱数値となる数値データにおける最大値を設定することにより乱数回路５０９Ａ、５０９Ｂを起動させる設定を行う。例えば図１０（Ｂ）に示す１６ビット乱数初期設定第１ＫＲＬ１のビット番号［３］におけるビット値を予め“０”となるように設定しておく。この場合、１６ビットの乱数回路５０９Ａにおいてチャネルｃｈ０の１６ビット乱数を発生させる回路は、ユーザプログラム（ソフトウェア）における乱数最大値の設定により起動させることができる。このような設定に基づいて、ＣＰＵ５０５が図２０（Ａ）及び（Ｂ）に示すチャネルｃｈ０の１６ビット乱数に対応した乱数最大値設定レジスタＲＬ０ＭＸに所定の数値データを乱数最大値として書き込む。こうして、ユーザプログラム（ソフトウェア）における乱数最大値の設定により、チャネルｃｈ０に対応した１６ビット乱数の発生を開始させる。
尚、後述するＳａ３１やＳａ３９のステップにおいても、上記に説明したＳａ３４のステップと同様の処理が実行される。
Ｓａ３６のステップにおいて設定キースイッチ３７がｏｆｆであれば、ＲＡＭ異常を示すエラーコードをレジスタに設定し（Ｓａ３７）、ＲＡＭ異常を示すエラーコマンドを生成し、生成したエラーコマンドをコマンドバッファに格納する（Ｓａ３８）。尚、コマンドバッファに格納されたエラーコマンドは、シリアル通信回路５１１に転送することにより直ちに送信される。次いで、図３４において説明するメイン制御部４１が一定間隔（０．５６ｍｓの間隔）で実行するタイマ割込処理（メイン）の割込を許可して（Ｓａ３９）、エラー処理、すなわちＲＡＭ異常エラー状態に移行する。そして、例えば、遊技店員によってリセット／設定スイッチ３８が操作されるなどして、ＲＡＭ異常エラー状態が解除されると、図３２に示す遊技制御処理に移行する。
Ｓａ２７において、チェックサムが一致していることを判定した場合には、設定キースイッチ３７がｏｎか否かを判定する（Ｓａ２８）。設定キースイッチ３７がｏｎであれば、ＲＡＭ５０７（ワークＲＡＭ）及びＳＲＡＭ５０（バックアップＲＡＭ）の全ての格納領域を初期化する初期化処理を実行した後（Ｓａ３２）、前述したＳａ３３〜Ｓａ３４の処理を行い、設定変更処理、すなわち設定変更状態に移行する。そして、設定変更処理が終了すると、図３２に示す遊技制御処理に移行する。
Ｓａ２８のステップにおいて設定キースイッチ３７がｏｆｆであれば、バックアップＲＡＭに格納されているバックアップデータに基づいてワークＲＡＭ及びレジスタを電断前の状態、すなわちスタックに保存されている状態に復帰する（Ｓａ２９）。そして、復帰コマンドを生成して、生成した復帰コマンドをコマンドバッファに格納し（Ｓａ３０）、図３４において説明するメイン制御部４１が一定間隔（０．５６ｍｓの間隔）で実行するタイマ割込処理（メイン）の割込を許可して（Ｓａ３１）、電断前の最後に実行していた処理に戻る。尚、コマンドバッファに格納されたエラーコマンドは、シリアル通信回路５１１に転送することにより直ちに送信されることによって、停電復旧時に直ちに送信される。電断前に図３２に示す遊技制御処理中のいずれかの処理が行われていた場合には、Ｓａ２９で復帰されたプログラムカウンタ（ＰＣ）の値に基づいて、遊技制御処理のＳｄ１〜Ｓｄ７の処理のうち、電断前に行われていた処理に戻る。
Ｓａ３１、Ｓａ３４、Ｓａ３９の処理が実行されることにより割込み許可状態となった後、例えばタイマ回路５０８や乱数回路５０９Ａ、５０９Ｂ、あるいはシリアル通信回路５１１の一部または全部などにて同時に複数のマスカブル割込み要因が生じたときには、割込み初期設定ＫＩＩＳのビット番号［２−０］におけるビット値による指定に基づき、割込みコントローラ５０４Ｂによって優先順位の高い割込み要因が受け付けられる。割込みコントローラ５０４Ｂが割込み要因を受け付けたときには、例えばＣＰＵ５０５が備えるＩクラス割込み（ＩＲＱ）端子などに対して、オン状態の割込み要求信号を出力する。ＣＰＵ５０５にてＩＲＱ端子にオン状態の割込み要求信号が入力されたときには、例えば内部レジスタの格納データを確認した結果などに基づき、発生した割込み要因を特定し、特定された割込み要因に対応するベクタアドレスを先頭アドレスとするプログラムを実行することにより、各割込み要因に基づく割込み処理を開始することができる。
シリアル通信回路５１１が備える第１チャネル送受信回路による通信データの受信中に、オーバーランエラー、ブレークコードエラー、フレーミングエラー、パリティエラーという、４種類のエラーのいずれかが発生した場合には、第１チャネル受信割込みが発生する。このときには、ＣＰＵ５０５が所定のシリアル通信エラー割込み処理を実行しても良い。このシリアル通信エラー割込み処理では、例えば所定の第１チャネル通信設定レジスタにおける所定のビット番号と、第２チャネル通信設定レジスタにおける所定のビット番号とに対応したビット値を、いずれも“０”に設定することなどにより、シリアル通信回路５１１における送信機能と受信機能をいずれも使用しないように設定すれば良い。ここで、第１チャネル通信設定レジスタや第２チャネル通信設定レジスタは、メイン制御部４１の内蔵レジスタに含まれるものであれば良い。
以上のように、起動処理（メイン）では、各プログラムモジュールのチェックサムが全て一致し、且つ各プログラムモジュールに対するバックアップフラグが全てセットされていることを条件にＳａ２９において各レジスタを復帰させて電断前の状態に復帰することから、一部のモジュールのバックアップデータが正確でないのに復帰してしまうことを防止できる。これにより、モジュール毎にバックアップデータを作成しても、確実に復帰できる。
メイン制御部４１からサブ制御部９１に送信されるコマンドとして、リール回転開始コマンド、リール停止コマンド、復帰コマンド、設定変更中コマンド、エラーコマンドがある。
リール回転開始コマンドは、リールの回転の開始を通知するコマンドである。リール停止コマンドは、停止するリールが左リール、中リール、右リールのいずれかであるか、該当するリールの停止操作位置の領域番号、該当するリールの停止位置の領域番号、を特定可能なコマンドである。また、リール停止コマンドは、ストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたときに送信されるので、リール停止コマンドを受信することでストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたことを特定可能である。
エラーコマンドは、エラー状態の発生または解除、エラー状態の種類を示すコマンドである。
復帰コマンドは、メイン制御部４１が電断前の制御状態に復帰した旨を示すコマンドである。
設定変更中コマンドは、設定変更中であることを示すコマンドである。また、設定変更状態への移行に伴ってメイン制御部４１の制御状態が初期化されるため、設定変更中であることを示す設定変更中コマンドによりメイン制御部４１の制御状態が初期化されたことを特定可能である。
これら複数種類のコマンドは、メイン制御部４１のＲＡＭ５０７の特別ワークに割り当てられたコマンド送信用バッファに格納され、シリアル通信回路５１１に転送することにより直ちに送信される。
図３２は、メイン制御部４１が実行する遊技制御処理の制御内容を示すフローチャートである。
遊技制御処理では、ＢＥＴ処理（Ｓｄ１）、内部抽選処理（Ｓｄ２）、リール回転処理（Ｓｄ３）、入賞判定処理（Ｓｄ４）、払出処理（Ｓｄ５）、ゲーム終了時処理（Ｓｄ６）、入出力処理（Ｓｄ７）を順に実行し、入出力処理（Ｓｄ７）が終了すると、再びＢＥＴ処理（Ｓｄ１）に戻る。
Ｓｄ１のステップにおけるＢＥＴ処理では、賭数を設定可能な状態で待機し、遊技状態に応じた規定数の賭数が設定され、スタートスイッチ７が操作された時点でゲームを開始させる処理を実行する。また、スタートスイッチ７が操作されたことによるゲームを開始させる処理は、乱数値格納ワークに設定されている値を内部抽選用の乱数値として抽選用ワークに設定する処理を含む。
Ｓｄ２のステップにおける内部抽選処理は、メイン制御部４１により内部抽選モジュールに従って実行される処理である。Ｓｄ２のステップにおける内部抽選処理では、Ｓｄ１のステップにおけるスタートスイッチ７の検出によるゲーム開始と同時にラッチされた内部抽選用の乱数値、すなわちＳｄ１のステップにおいて抽選用ワークに設定された値に基づいて上記した各役への入賞を許容するかどうかを決定する処理を行う。この内部抽選処理では、それぞれの抽選結果に基づいて、ＲＡＭ５０７に当選フラグが設定される。また、内部抽選処理は、乱数回路５０９Ａにおける動作異常の有無を検査する乱数回路異常検査処理を含む。
Ｓｄ３のステップにおけるリール回転処理は、メイン制御部４１によりリール回転制御モジュールに従って実行される処理である。Ｓｄ３のステップにおけるリール回転処理では、各リール２Ｌ、２Ｃ、２Ｒを回転させる処理、遊技者によるストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことに応じて対応するリール２Ｌ、２Ｃ、２Ｒの回転を停止させる処理を実行する。
Ｓｄ４のステップにおける入賞判定処理では、Ｓｄ３のステップにおいて全てのリール２Ｌ、２Ｃ、２Ｒの回転が停止したと判定した時点で、各リール２Ｌ、２Ｃ、２Ｒに導出された表示結果に応じて入賞が発生したか否かを判定する処理を実行する。
Ｓｄ５のステップにおける払出処理は、メイン制御部４１により払出制御モジュールに従って実行される処理である。Ｓｄ５のステップにおける払出処理では、Ｓｄ４のステップにおいて入賞の発生が判定された場合に、その入賞に応じた払出枚数に基づきクレジットの加算並びにメダルの払出等の処理を行う。
Ｓｄ６のステップにおけるゲーム終了時処理では、次のゲームに備えて遊技状態を設定する処理を実行する。
図３３は、メイン制御部４１がＳｄ２の内部抽選処理において実行する乱数回路異常検査処理の制御内容を示すフローチャートである。
乱数回路異常検査処理では、まず乱数用クロック異常判定カウンタをクリアして、そのカウント値である乱数用クロック異常判定カウント値を「０」に初期化し（Ｓｆ３０１）、検査カウンタ値に対応する内部情報レジスタＣＩＦのビット番号［３］に格納されている内部情報データを読み出す（Ｓｆ３０２）。
そして、Ｓｆ３０２での読出値が“１”であるか否かを判定する（Ｓｆ３０３）。このとき、乱数回路５０９Ａが備える周波数監視回路（図示略）によって、乱数用クロックＲＣＬＫに周波数異常が検知された場合には、内部情報データＣＩＦ３のビット値に“１”が書き込まれる。
そこで、Ｓｆ３０３にて読出値が“１”と判定された場合には、乱数用クロック異常判定カウント値を１加算するように更新する（Ｓｆ３０４）。このときには、Ｓｆ３０４での更新後におけるカウント値が所定のクロック異常判定値に達したか否かを判定する（Ｓｆ３０５）。ここで、クロック異常判定値は、周波数監視回路により乱数用クロックＲＣＬＫの周波数異常が連続して検知された場合にクロック異常と判定するために予め定められた数値であれば良い。Ｓｆ３０５にてクロック異常判定値に達していなければ、Ｓｆ３０２の処理に戻り、再び内部情報データＣＩＦ３のビット値に基づく判定を行う。
Ｓｆ３０５にてクロック異常判定値に達した場合には、乱数用クロックが正常に機能していないと判断して、乱数異常を示すエラーコードをレジスタにセットして乱数異常エラー状態に制御し（Ｓｆ３０６）、遊技の進行を不能化させるようになっている。尚、乱数異常エラー状態は、通常のエラー状態と異なり、リセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがない。
Ｓｆ３０３にて読出値が“０”と判定された場合には、乱数値異常判定カウンタをクリアして、そのカウント値である乱数値異常判定カウント値を「０」に初期化する（Ｓｆ３０７）。尚、Ｓｆ３０４の処理では、Ｓｆ３０３にて読み出した内部情報データＣＩＦ３のビット値が複数回（例えば２回など）連続して“０”となったときに、読出値が“０”であると判定しても良い。
Ｓｆ３０７の処理に続いて、乱数回路５０９Ａの１６ビット乱数ｃｈ０〜３のうち異常を検査するｃｈを示す検査カウンタをクリアして、そのカウンタ値である検査値を「０」に初期化する（Ｓｆ３０８）。検査カウンタ値が０の場合には、１６ビット乱数ｃｈ０の検査をする旨を示し、検査カウンタ値が１の場合には、１６ビット乱数ｃｈ１の検査をする旨を示し、検査カウンタ値が２の場合には、１６ビット乱数ｃｈ２の検査をする旨を示し、検査カウンタ値が３の場合には、１６ビット乱数ｃｈ３の検査をする旨を示す。
次いで乱数値における異常の有無をチェックするために用いるチェック値を、初期値「００００Ｈ」に設定する（Ｓａ３０９）。そして、乱数回路５０９Ａが備えるハード乱数値レジスタＲＨＶ（ＲＬ０ＨＶ、ＲＬ１ＨＶ、ＲＬ２ＨＶ、ＲＬ３ＨＶ）のうち検査カウンタ値に対応するレジスタから、格納されている乱数値となる数値データを読み出す（Ｓｆ３１０）。例えば、Ｓｆ３１０の処理では、ハードラッチ選択レジスタＲＬ０ＬＳ、ＲＬ１ＬＳ、ＲＬ２ＬＳ、ＲＬ３ＬＳのうち検査カウンタ値に対応するレジスタのビット番号［２−０］に格納されるビット値を“１１０”として、ソフトウェアによる乱数値の取り込みを指定する。続いて、ハードラッチ選択レジスタＲＬ０ＬＳ、ＲＬ１ＬＳ、ＲＬ２ＬＳ、ＲＬ３ＬＳのうち検査カウンタ値に対応するレジスタのビット番号［４］に格納されるビット値を“１”として、乱数のラッチを要求する。その後、ハード乱数値レジスタＲＨＶ（ＲＬ０ＨＶ、ＲＬ１ＨＶ、ＲＬ２ＨＶ、ＲＬ３ＨＶ）のうち検査カウンタ値に対応するレジスタから格納されている乱数値となる数値データを読み出すようにすれば良い。
Ｓｆ３１０にて数値データを読み出した後には、その読出値を乱数検査基準値に設定する（Ｓｆ３１１）。続けて、さらに乱数回路５０９Ａが備えるハード乱数値レジスタＲＨＶ（ＲＬ０ＨＶ、ＲＬ１ＨＶ、ＲＬ２ＨＶ、ＲＬ３ＨＶ）のうち検査カウンタ値に対応するレジスタから、格納されている乱数値となる数値データを読み出す（Ｓｆ３１２）。尚、Ｓｆ３１２での読出動作は、Ｓｆ３１０での読出動作と同様の手順で行われれば良い。また、Ｓｆ３１０での読出動作と、Ｓｆ３１２での読出動作との間には、乱数回路５０９Ａで生成される乱数列ＲＳＮにおける数値データが変化するために十分な遅延時間を設けると良い。Ｓｆ３１２にて数値データを読み出した後には、乱数検査基準値と、Ｓｆ３１２での読出値との排他的論理和演算を実行する（Ｓｆ３１３）。また、Ｓｆ３１３での演算結果と、チェック値との論理和演算を実行し、演算結果を新たなチェック値とするように更新させる（Ｓｆ３１４）。例えば、チェック値はＲＡＭ５０７の所定領域に記憶しておき、Ｓｆ３１４の処理が実行される毎に、その処理で得られた演算結果を新たなチェック値として保存すれば良い。これにより、ハード乱数値レジスタＲＨＶ（ＲＬ０ＨＶ、ＲＬ１ＨＶ、ＲＬ２ＨＶ、ＲＬ３ＨＶ）のうち検査カウンタ値に対応するレジスタから読み出した数値データにおける全ビットの変化が記録され、複数回の読出中に少なくとも１回は値が変化したビットであれば、チェック値において対応するビット値が“１”となる。
そこで、チェック値が「ＦＦＦＦＨ」となったか否かを判定し（Ｓｆ３１５）、なっていれば、全ビットについてビット値の変化が認められることから、乱数値が正常に更新されており、かつラッチも正常に行われていると判断して、乱数回路異常検査処理を終了する。尚、乱数値が正常に更新されており、かつラッチも正常に行われていることを確認できた場合には、ハードラッチ選択レジスタＲＬ０ＬＳ、ＲＬ１ＬＳ、ＲＬ２ＬＳ、ＲＬ３ＬＳのうち検査カウンタ値に対応するレジスタのビット番号［２−０］に格納されるビット値を“０００”〜 “１０１”のうちラッチ信号を入力する入力ポートに対応する値として、ＰＩ０〜ＰＩ５への信号入力に応じた乱数値取込を指示するよう設定される。本実施例では、特にチャネルｃｈ０について入力ポートＰＩ０にスタートスイッチ７からのゲーム開始信号ＳＳ１を伝送する配線が接続される。これにより、ゲーム開始信号ＳＳ１がオン状態となったときにハードラッチ乱数値レジスタＲＬ０ＨＶへの乱数値取込を行うことができる。
Ｓｆ３１５にてチェック値が「ＦＦＦＦＨ」以外と判定された場合には、乱数値異常判定カウント値を１加算するように更新する（Ｓｆ３１６）。このときには、Ｓｆ３１６での更新後におけるカウント値が所定の乱数値異常判定値に達したか否かを判定する（Ｓｆ３１７）。ここで、乱数値異常判定値は、乱数回路５０９Ａが正常動作していれば、ハード乱数値レジスタＲＨＶ（ＲＬ０ＨＶ、ＲＬ１ＨＶ、ＲＬ２ＨＶ、ＲＬ３ＨＶ）のうち検査カウンタ値に対応するレジスタから読み出される数値データの全ビットが少なくとも１回は変化するのに十分な判定回数となるように、予め定められた数値であれば良い。Ｓｆ３１７にて乱数値異常判定値に達していなければ、Ｓｆ３１２の処理に戻り、再び乱数回路５０９Ａが備えるハード乱数値レジスタＲＨＶ（ＲＬ０ＨＶ、ＲＬ１ＨＶ、ＲＬ２ＨＶ、ＲＬ３ＨＶ）のうち検査カウンタ値に対応するレジスタから乱数値となる数値データを読み出して異常の有無をチェックするための判定などを行う。
Ｓｆ３１７にて乱数値異常判定値に達した場合には、乱数更新の機能または乱数値のラッチ機能のいずれかが正常に機能していないと判断して、乱数異常を示すエラーコードをレジスタにセットして乱数異常エラー状態に制御し（Ｓｆ３１８）、遊技の進行を不能化させるようになっている。尚、乱数異常エラー状態は、通常のエラー状態と異なり、リセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがない。
Ｓｆ３１５にてチェック値が「ＦＦＦＦＨ」と判定された場合には、検査カウンタ値に１を加算し（Ｓｆ３１９）、検査カウンタ値が４であるか否か、すなわち１６ビット乱数ｃｈ０〜３の全てについて検査が終了したか否かを判定し（Ｓｆ３２０）、検査カウンタ値が４でない場合、すなわち１〜３のいずれかであればＳｆ３０９の処理に戻り、残りのｃｈについて検査を行う。
また、Ｓｆ３２０にて検査カウンタ値が４の場合、すなわち１６ビット乱数ｃｈ０〜３の全てについて異常なしと判定された場合には、乱数回路異常検査処理を終了してＳｄ２の内部抽選処理を続行する。
尚、本実施例では、乱数回路５０９Ａのチャネルｃｈ０を使用して内部抽選用の乱数値を取得する構成であり、乱数回路５０９Ａのチャネル１〜３及び乱数回路５０９Ｂを使用しない設定となっており、乱数回路異常検査処理では、乱数回路５０９Ａのチャネルｃｈ０〜３の全てについて乱数の異常の有無を判定する構成とすることで、複数のチャネルを利用する機種と乱数回路異常検査処理を共通化できることから好ましいが、乱数回路５０９Ａが使用しているチャネルｃｈ０のみ乱数の異常の有無を判定する構成としても良く、このような構成とすることで、使用していないチャネルｃｈ１〜３に異常が生じた場合でも、使用しているチャネルｃｈ０が正常であればゲームを進行させることが可能となる。また、乱数回路５０９Ａ、５０９Ｂの双方の乱数の異常の有無を１つの処理で判定する構成としても良い。
また、乱数回路異常検査処理は、ＣＰＵ５０５が実行するものに限定されず、ＣＰＵ５０５以外のメイン制御部４１における内蔵回路により乱数回路異常検査処理が実行されても良い。一例として、乱数回路５０９Ａ、５０９Ｂが乱数回路異常検査処理を実行する機能を有し、乱数用クロックＲＣＬＫの周波数異常が検知されたときや、乱数値の異常が検知されたときに、エラーの発生をＣＰＵ５０５に通知するようにしても良い。また、乱数回路異常検査処理は、内部抽選処理において実行されるものに限定されず、例えばメイン制御部４１の起動時、１ゲーム中の内部抽選以外のタイミング、タイマ割込が発生する毎に、乱数回路異常検査処理の一部又は全部が実行されるようにしても良い。
図３４及び図３５は、メイン制御部４１が一定間隔（０．５６ｍｓの間隔）で起動処理や遊技制御処理に割り込んで実行するタイマ割込処理（メイン）の制御内容を示すフローチャートである。尚、タイマ割込処理（メイン）の実行期間中は自動的に他の割込が禁止される。
タイマ割込処理（メイン）においては、まず、使用中のレジスタをスタック領域に退避する（Ｓｋ１）。
次いで、停電判定処理を行う（Ｓｋ２）。停電判定処理では、電源断信号がオン状態（ローレベル）となったか否か（出力されたか否か）の判定を行う。電源断信号が入力されていれば、前回の停電判定処理でも電源断信号が入力されていたか否かを判定し、前回の停電判定処理でも電源断信号が入力されていた場合には停電と判定し、その旨を示す電断フラグを設定する。
Ｓｋ２のステップにおける停電判定処理の後、電断フラグが設定されているか否かを判定し（Ｓｋ３）、電断フラグが設定されていなければ、Ｓｋ４に進み、電断フラグが設定されていた場合には、後述する電断処理（メイン）に移行する。
Ｓｋ４のステップでは、入力ポートから各種スイッチ類の検出データを入力するポート入力処理を行う。
次いで、４種類のタイマ割込１〜４から当該タイマ割込処理（メイン）において実行すべきタイマ割込を識別するための分岐用カウンタを１進める（Ｓｋ５）。本実施例では、タイマ割込１とは、モータを制御してリールの開始制御を行うタイマ割込中の分岐処理であり、具体的には、後述するリール始動処理など、Ｓｋ９〜Ｓｋ１１の処理が行われる。また、タイマ割込２とは、ＬＥＤ表示制御や、時間カウンタの更新、ドア開閉状態の監視、制御信号等の出力制御、コマンド及び外部出力信号の更新を行うタイマ割込中の分岐処理であり、具体的には、後述するＬＥＤダイナミック表示処理など、Ｓｋ１２〜Ｓｋ１７の処理が行われる。また、タイマ割込３とは、リールの原点通過を検出したり、スイッチ入力を監視したり、乱数値の読出を行うタイマ割込中の分岐処理であり、具体的には、後述する原点通過時処理など、Ｓｋ２０〜Ｓｋ２２の処理が行われる。また、タイマ割込４とは、停止スイッチの入力を検出してリールの停止制御を行うタイマ割込中の分岐処理であり、具体的には、後述する停止スイッチ処理など、Ｓｋ２３〜Ｓｋ２５の処理が行われる。Ｓｋ５のステップでは、分岐用カウンタ値が０〜２の場合に１が加算され、カウンタ値が３の場合に０に更新される。すなわち分岐用カウンタ値は、タイマ割込処理（メイン）が実行される毎に、０→１→２→３→０・・・の順番でループする。
次いで、分岐用カウンタ値を参照して２または３か、すなわちタイマ割込３またはタイマ割込４かを判定し（Ｓｋ６）、タイマ割込３またはタイマ割込４ではない場合、すなわちタイマ割込１またはタイマ割込２の場合には、リールモータ３２Ｌ、３２Ｃ、３２Ｒの始動時または定速回転中か否かを確認し、リールモータ３２Ｌ、３２Ｃ、３２Ｒの始動時または定速回転中であれば、後述するＳｋ１０のモータステップ処理において変更した位相信号データや後述するＳｋ２４の最終停止処理において変更した位相信号データを出力するモータ位相信号出力処理を実行する（Ｓｋ７）。
次いで、分岐用カウンタ値を参照して１か否か、すなわちタイマ割込２か否かを判定し（Ｓｋ８）、タイマ割込２ではない場合、すなわちタイマ割込１の場合には、リールモータ３２Ｌ、３２Ｃ、３２Ｒの始動時のステップ時間間隔の制御を行うリール始動処理（Ｓｋ９）、リールモータ３２Ｌ、３２Ｃ、３２Ｒの位相信号データの変更を行うモータステップ処理（Ｓｋ１０）、リールモータ３２Ｌ、３２Ｃ、３２Ｒの停止後、一定時間経過後に位相信号を１相励磁に変更するモータ位相信号スタンバイ処理（Ｓｋ１１）を順次実行した後、Ｓｋ２５のステップに進む。
また、Ｓｋ８のステップにおいてタイマ割込２の場合には、各種表示器をダイナミック点灯させるＬＥＤダイナミック表示処理（Ｓｋ１２）、各種ＬＥＤ等の点灯信号等のデータを出力ポートへ出力する制御信号等出力処理（Ｓｋ１３）、各種時間カウンタを更新する時間カウンタ更新処理（Ｓｋ１４）、ドア開放検出スイッチ２５の検出状態の監視、ドアコマンドの送信要求などを行うドア監視処理（Ｓｋ１５）、ドアコマンド、後述する操作検出コマンド等をコマンドバッファに格納し、シリアル通信回路５１１に転送することでサブ制御部９１に送信させるコマンド送信処理（Ｓｋ１６）、外部出力信号を更新する外部出力信号更新処理（Ｓｋ１７）を順次実行した後、Ｓｋ２５のステップに進む。
また、Ｓｋ６のステップにおいてタイマ割込３またはタイマ割込４であれば、更に、分岐用カウンタ値を参照して３か否か、すなわちタイマ割込４か否かを判定し（Ｓｋ１８）、タイマ割込４でなければ、すなわちタイマ割込３であれば、回転中のリール２Ｌ、２Ｃ、２Ｒの原点通過（リール基準位置の通過）をチェックし、リール回転エラーの発生を検知するとともに、停止準備が完了しているか（停止準備完了コードが設定されているか）を確認し、停止準備が完了しており、かつ定速回転中であれば、回転中のリールに対応するストップスイッチの操作を有効化する原点通過時処理（Ｓｋ２０）、スイッチ類の検出状態に変化があったか否かの判定、スイッチ類の検出状況を示す操作検出コマンドの送信要求等を行うスイッチ入力判定処理（Ｓｋ２１）、ハードラッチ乱数値レジスタＲＬ０ＨＶから数値データを読み出して乱数値格納ワークに格納する乱数値読出処理（Ｓｋ２２）を順次実行した後、Ｓｋ２６のステップに進む。
また、Ｓｋ１８のステップにおいてタイマ割込４であれば、ストップスイッチ８Ｌ、８Ｃ、８Ｒの検出に伴って停止リールのワークに停止操作位置が格納されたときに、停止リールのワークに格納された停止操作位置から停止位置を決定し、何ステップ後に停止すれば良いかを算出する停止スイッチ処理（Ｓｋ２３）、停止スイッチ処理で算出された停止までのステップ数をカウントして、停止する時期になったら２相励磁によるブレーキを開始する停止処理（Ｓｋ２４）、停止処理においてブレーキを開始してから一定時間後に３相励磁とする最終停止処理（Ｓｋ２５）を順次実行した後、Ｓｋ２６のステップに進む。
Ｓｋ２６のステップでは、Ｓｋ１においてスタック領域に退避したレジスタを復帰し、割込前の処理に戻る。
このように本実施例では、一定間隔毎に基本処理に割り込んでタイマ割込処理（メイン）を実行するとともに、タイマ割込処理（メイン）を実行する毎に処理カウンタを更新し、処理カウンタ値に応じて定められた処理を行うようになっており、一度のタイマ割込処理（メイン）に要する負荷を分散できるうえに、処理カウンタ値に関わらず、電圧低下信号に基づいて電断の条件が成立しているか否かを判定する停電判定処理を行い、電断の条件が成立していれば、電断処理を行うようになっており、電断が検知された場合には速やかに電断処理を行うことが可能となる。
また、タイマ割込処理（メイン）内で、電断の条件が成立しているか否かの判定を行い、電断の条件が成立していれば、そのまま電断処理に移行することとなり、タイマ割込処理（メイン）の実行中に電断に伴う割込が発生することもないため、タイマ割込処理（メイン）の実行中に電断処理を割り込ませたり、タイマ割込処理（メイン）の終了を待って電断に伴う割込処理を行う必要がないため、電断条件の成立に伴う処理が複雑化してしまうことがない。
図３６は、メイン制御部４１が前述したタイマ割込処理（メイン）において実行する乱数値読出処理の制御内容を示すフローチャートである。
乱数値読出処理では、ハードラッチフラグレジスタＲＬ０ＨＦの値に基づいて数値データがラッチされているか否か、すなわちハードラッチ乱数値レジスタＲＬ０ＨＶに数値データが取り込まれているか否かを判定し（Ｓｋ２０１）、数値データがラッチされていなければ、乱数値読出処理を終了して図３５に示すフローチャートに復帰する。
Ｓｋ２０１のステップにおいて数値データがラッチされていればハードラッチ乱数値レジスタＲＬ０ＨＶから数値データを読み出し（Ｓｋ２０２）、ＲＡＭ５０７に割り当てられた乱数値格納ワークに格納されている値を、Ｓｋ２０２において読み出した数値データに更新し（Ｓｋ２０３）、乱数値読出処理を終了して図３５に示すフローチャートに復帰する。
尚、Ｓｋ２０２のステップにおいてハードラッチ乱数値レジスタＲＬ０ＨＶから数値データが読み出されるとハードラッチフラグレジスタＲＬ０ＨＦがクリアされ、ハードラッチ乱数値レジスタＲＬ０ＨＶへの新たな数値データの取込が許可されることとなる。
図３７は、メイン制御部４１が前述したタイマ割込処理（メイン）において電源断信号がオン状態であると判定した場合に実行する電断処理（メイン）の制御内容を示すフローチャートである。
電断処理（メイン）においては、まず、メイン制御部４１は、内部抽選制御モジュールで使用しているデータをワークＲＡＭから読み込む（Ｓｍ１）。次いで、ワークＲＡＭから読み出したデータについて所定のデータ変換を行い、バックアップデータを作成する（Ｓｍ２）。そして、メイン制御部４１は、作成したバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ３）。次いで、メイン制御部４１は、Ｓｍ２で変換したバックアップデータの排他的論理和を算出し、内部抽選制御モジュールのバックアップデータのチェックサムを計算し、これをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ４）。チェックサムデータのセット後、メイン制御部４１は、バックアップを実行したことを示すバックアップフラグをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ５）。
ここで、Ｓｍ２のステップのデータ変換処理について説明する。メイン制御部４１は、Ｓｍ１において、内部メモリであるワークＲＡＭから２バイト（１６ビット）のデータを読み込んでいる。また、本実施例では、外部メモリとして８ビットのバスアクセスのみ可能なＳＲＡＭ５０を接続し、バックアップＲＡＭとして用いている。そして、既に説明したように、本実施例では、メイン制御部４１は、外部メモリなどの外部デバイスに対して１６ビットまたは３２ビットのバスアクセスのみ可能である。すると、ワークＲＡＭから読み出した１６ビットのデータをそのままＳＲＡＭ５０（バックアップＲＡＭ）に格納しようとしても、ＳＲＡＭ５０（バックアップＲＡＭ）側では８ビットのデータしか認識できないのであるから、上位の８ビットが欠落し、下位の８ビットのデータしかＳＲＡＭ５０（バックアップＲＡＭ）に格納できない事態が生じてしまう。そこで、Ｓｍ２のステップでは、Ｓｍ１で読み込んだ１６ビットのデータを、以下のデータ変換処理を行って２つのデータに変換している。
まず、１つ目の変換データについては、Ｓｍ１で読み込んだ１６ビットのデータをそのままマスク値「００ＦＦ（Ｈ）」でマスキングを行い、Ｓｍ１で読み込んだ元データの下位８ビットのみがそのまま下位８ビットに設定されたデータを生成する。また、２つ目の変換データについては、Ｓｍ１で読み込んだ１６ビットのデータについて８ビット分シフト処理を施し（従って、元データの上位８ビットにあった値が下位８ビットに移動することになる）、シフト処理後のデータにマスク値「００ＦＦ（Ｈ）」でマスキングを行い、Ｓｍ１で読み込んだ元データの上位８ビットが下位８ビットに設定されたデータを生成する。そして、これら２つの変換データをＳｍ３のステップでＳＲＡＭ５０（バックアップＲＡＭ）に格納することによって、２つのデータに分割されるもののＳｍ１で読み込んだ元データの上位及び下位のいずれの値も欠落することなく、電源バックアップすることができる。
尚、後述するＳｍ７やＳｍ１２、Ｓｍ１７のステップにおいても、上記に説明したＳｍ２のステップと同様のデータ変換処理が実行される。
次いで、メイン制御部４１は、入出力制御モジュールで使用しているデータをワークＲＡＭから読み込む（Ｓｍ６）。次いで、ワークＲＡＭから読み出したデータについて所定のデータ変換を行い、バックアップデータを作成する（Ｓｍ７）。そして、メイン制御部４１は、作成したバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ８）。次いで、メイン制御部４１は、Ｓｍ２で変換したバックアップデータの排他的論理和を算出し、入出力制御モジュールのバックアップデータのチェックサムを計算し、これをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ９）。チェックサムデータのセット後、メイン制御部４１は、バックアップを実行したことを示すバックアップフラグをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ１０）。
次いで、メイン制御部４１は、リール回転制御モジュールで使用しているデータをワークＲＡＭから読み込む（Ｓｍ１１）。次いで、ワークＲＡＭから読み出したデータについて所定のデータ変換を行い、バックアップデータを作成する（Ｓｍ１２）。そして、メイン制御部４１は、作成したバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ１３）。次いで、メイン制御部４１は、Ｓｍ２で変換したバックアップデータの排他的論理和を算出し、リール回転制御モジュールのバックアップデータのチェックサムを計算し、これをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ１４）。チェックサムデータのセット後、バックアップを実行したことを示すバックアップフラグをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ１５）。
次いで、メイン制御部４１は、払出制御モジュールで使用しているデータをワークＲＡＭから読み込む（Ｓｍ１６）。次いで、ワークＲＡＭから読み出したデータについて所定のデータ変換を行い、バックアップデータを作成する（Ｓｍ１７）。そして、メイン制御部４１は、作成したバックアップデータはＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ１８）。次いで、メイン制御部４１は、Ｓｍ２で変換したバックアップデータの排他的論理和を算出し、払出制御モジュールのバックアップデータのチェックサムを計算し、これをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ１９）。チェックサムデータのセット後、メイン制御部４１は、バックアップを実行したことを示すバックアップフラグをＳＲＡＭ５０（バックアップＲＡＭ）にセットする（Ｓｍ２０）。
Ｓｍ２０においてバックアップフラグをセットした後、ＲＡＭ５０７へのアクセスを禁止し（Ｓｍ２１）、さらにＳＲＡＭ５０に接続されているＣＳ信号線が接続された汎用端子に対応する汎用ポートの設定を入力ポートに設定することで（Ｓｍ２２）、ＳＲＡＭ５０に対するチップセレクト信号の出力機能を強制的に無効化する。その後、図２９に示したＳａ５の処理と同様に、リセットコントローラ５０４Ａに設けられたウォッチドッグタイマ５２０を起動させるための設定を行ってから（Ｓｍ２３）、無限ループ処理を繰返し実行することにより制御状態を待機状態に移行させる。こうして待機状態に移行した後には、ウォッチドッグタイマ５２０のクリア及びリスタートが行われないことから、監視時間の経過が計測されたときに、タイムアウトの発生によるリセット動作が行われることになる。したがって、例えばタイマ割込処理（メイン）（図３４及び図３５）といった、スロットマシン１における遊技の進行を制御する遊技制御処理が実行可能な制御状態となった後に、スロットマシン１における電源電圧の低下（瞬停）により電源断信号がオン状態となった場合には、ウォッチドッグタイマ５２０におけるタイムアウトの発生によるリセット動作を行って、メイン制御部４１を再起動させることができる。
ここで、ウォッチドッグタイマ５２０にて計測される監視時間となるタイムアウト時間は、監視時間として設定可能な複数種類のうちで最長時間２２５×ＴＳＣＬＫ×１５となるように設定されている。したがって、例えばスロットマシン１における電源スイッチの切断等により電力供給が所定期間にわたり完全に停止したときには、監視時間の経過によりタイムアウトが発生するより先に、メイン制御部４１のＣＰＵ５０５やリセットコントローラ５０４Ａに対する電力供給が停止するので、タイムアウトの発生によるリセット動作が行われないように制限できる。こうして、電源スイッチの切断時などに誤ってリセットされてしまうことを防止できる。
図２９に示す起動処理（メイン）及び図３７に示す電断処理（メイン）では、Ｓａ５やＳｍ２３の処理によりウォッチドッグタイマ５２０を起動させる設定を行った後に、無限ループ処理を繰返し実行することにより制御状態を待機状態に移行させる。この待機状態に移行した後には、例え電源断信号がオフ状態になったとしても、タイムアウトの発生によるリセット動作を行うことでメイン制御部４１を再起動させる。これに対して、待機状態に移行した後でも、電源断信号がオフ状態になったときには、待機状態を終了させて遊技制御処理を実行できるようにしても良い。
一例として、図２９に示すステップＳａ３の処理を実行した後には、図３８（Ａ）に示すような処理を実行しても良い。この場合、ＣＰＵ５０５は、Ｓａ１０１の処理によりウォッチドッグタイマ５２０を起動させる設定を行ってから、Ｓａ１０２の処理により電源断信号がオン状態であるか否かを判定する。このとき、電源断信号がオン状態である場合には、Ｓａ１０３の処理により所定時間が経過するまで待機してから、Ｓａ１０２の処理に戻る。したがって、電源断信号がオン状態となるまでは、Ｓａ１０２及びＳａ１０３の処理が繰返し実行される。そして、電源断信号がオン状態にならずにウォッチドッグタイマ５２０にて監視時間となるタイムアウト時間が経過したことが計測されたときには、タイムアウトの発生によるリセット動作が行われる。
一方、図３８（Ａ）に示すＳａ１０２の処理にて電源断信号がオフ状態であると判定されたときには、Ｓａ１０４の処理によりウォッチドッグタイマ５２０を停止させるための設定を行ってから、図２９に示すＳａ６の処理に進めば良い。ステップＳ１０４の処理では、ＣＰＵ５０５が図１４（Ａ）に示すＷＤＴスタートレジスタＷＳＴに、「３３Ｈ」をＷＤＴストップデータとして書き込む。こうして、タイムアウトの発生より先に、Ｓａ２５の処理により電源断信号がオフ状態であると判定されたときには、ウォッチドッグタイマ５２０による監視時間の計測を停止させて、タイムアウトの発生によるリセット動作を無効化しても良い。
図３４に示すＳｋ２の処理にて電源断信号がオン状態であると判定されたときにも、所定時間が経過するまで待機してから、電源断信号がオン状態であるか否かを再度チェックしても良い。この場合、最初に電源断信号がオン状態であると判定されたときに図３７に示す電断処理（メイン）を実行する一方で、所定時間を待機した後でも電源断信号がオン状態であると判定されたときに、ウォッチドッグタイマ５２０を起動させてタイムアウトの発生によるリセット動作を有効化しても良い。所定時間を待機した後に電源断信号がオフ状態であると判定されたときには、Ｓａ１０４の処理と同様にウォッチドッグタイマ５２０を停止させるための設定を行ってから割込みを許可しても良い。
また、図２９に示すＳａ５の処理や、図３７に示すＳｍ２３の処理、あるいは図３８（Ａ）に示すステップＳ１０１の処理では、ウォッチドッグタイマ５２０を常に起動させてタイムアウトの発生によるリセット動作を有効化するものに限定されない。例えば、予め定めたＷＤＴ起動条件が成立したか否かを判定し、ＷＤＴ起動条件が成立した場合にはタイムアウトの発生によるリセット動作を有効化する一方、ＷＤＴ起動条件が成立しない場合にはタイムアウトの発生によるリセット動作を無効化しても良い。
この場合、Ｓａ５、Ｓｍ２３、Ｓａ１０１の処理として、例えば図３８（Ｂ）に示すような処理が実行されても良い。図３８（Ｂ）に示す処理において、ＣＰＵ５０５は、図１２（Ａ）に示す内部情報レジスタＣＩＦのビット番号［１］におけるビット値（格納値）を読み出す（Ｓａ２０１）。そして、この読出値が“１”であるか否かを判定する（Ｓａ２０２）。図１２（Ｂ）に示すように、内部情報レジスタＣＩＦのビット番号［１］に格納される内部情報データＣＩＦ１は、直前に発生したリセット要因がウォッチドッグタイマ５２０のタイムアウトによるものであるか否かを示している。したがって、Ｓａ２０１にて読み出した内部情報データＣＩＦ１の値が“１”であれば、タイムアウトの発生によるリセット動作が行われたと判定することができる。
Ｓａ２０２にて読出値が“１”ではなく“０”であると判定されたときには（Ｓａ２０２；Ｎｏ）、ＷＤＴスタートレジスタＷＳＴに「ＣＣＨ」をＷＤＴスタートデータとして書き込むことにより（Ｓａ２０３）、ウォッチドッグタイマ５２０を起動させてタイムアウトの発生によるリセット動作を有効化する。一方、Ｓａ２０２にて読出値が“１”であると判定されたときには（Ｓａ２０２；Ｙｅｓ）、ＷＤＴスタートレジスタＷＳＴに「３３Ｈ」をＷＤＴストップデータとして書き込むことにより、ウォッチドッグタイマ５２０を停止させてタイムアウトの発生によるリセット動作を無効化する（Ｓａ２０４）。
こうして、直前に発生したリセット要因がウォッチドッグタイマ５２０のタイムアウトによるものである場合には、ステップＳ７４の処理を実行することで、タイムアウトの発生によるリセット動作を無効化する。これにより、電源電圧の安定が確認できないために不用意なリセット動作が繰返し実行されてしまうことを防止できる。尚、ステップＳ７２にて読出値が“１”であると判定されたときには、ステップＳａ２０３、Ｓａ２０４の処理を実行することなく、図３８（Ｂ）に示す処理を終了しても良い。
図２９〜図３１に示す起動処理（メイン）では、Ｓａ３０の処理による復帰コマンドの生成、格納や、Ｓａ３３の処理による設定変更中コマンドの生成、格納、Ｓａ３７の処理によるエラーコマンドの生成、格納を行った後のタイミングであって、タイマ割込処理（メイン）の割込を許可する前のタイミングにて、乱数回路５０９Ａ、５０９Ｂに乱数最大値を設定することにより、ユーザプログラム（ソフトウェア）で乱数の発生を開始させるようにしている。ここで、ユーザプログラム（ソフトウェア）で乱数の発生を開始させるタイミングは、スロットマシン１の仕様などに基づいて、任意に設定されれば良い。例えば、Ｓａ４の処理による電源断信号の判定を行うより前のタイミングにて、乱数回路５０９Ａ、５０９Ｂを起動させ、乱数の発生を開始させても良い。あるいは、Ｓａ４の処理による電源断信号の判定よりも後のタイミングであって、Ｓａ４の処理によるＲＡＭ５０７へのアクセス許可を行うより前のタイミングにて、乱数回路５０９Ａ、５０９Ｂを起動させ、乱数の発生を開始させても良い。あるいは、Ｓａ４の処理によるＲＡＭ５０７へのアクセス許可よりも後のタイミングであって、Ｓａ２７及びＳａ２８の処理による復旧判定より前のタイミングにて、乱数回路５０９Ａ、５０９Ｂを起動させ、乱数の発生を開始させても良い。あるいは、タイマ割込処理（メイン）の割込を許可する後のタイミングにて、乱数回路５０９Ａ、５０９Ｂを起動させ、乱数の発生を開始させても良い。
こうした電断処理（メイン）が実行されたときには、乱数ラッチフラグをクリアするための処理が実行されても良い。例えば、図２２（Ａ）に示す乱数ハードラッチフラグレジスタＲＨＦに格納されるハードラッチフラグデータＲＬ０ＨＦ０〜ＲＬ０ＨＦ１のうち、いずれかのビット値が“１”であるか否かを判定し、ビット値が“１”であるものがある場合には、その乱数ラッチフラグに対応するハードラッチ乱数値レジスタ５５９Ａの読出を行うことにより、ハードラッチフラグデータＲＬ０ＨＦ０〜ＲＬ０ＨＦ１のビット値をいずれも“０”にクリアして、乱数ラッチフラグをオフ状態にすれば良い。これにより、図２０（Ａ）及び（Ｂ）に示すハードラッチ選択レジスタＲＬ０ＬＳのビット番号［３］におけるビット値が“０”であり、格納値の読出がハードラッチ乱数値の取込条件となる場合でも、ハードラッチ乱数値レジスタ５５９Ａに新たな数値データの格納が許可された状態に設定できる。尚、ハードラッチフラグデータＲＬ０ＨＦ０〜ＲＬ０ＨＦ１におけるビット値にかかわらず、ハードラッチ乱数値レジスタ５５９Ａの読出を行うようにしても良い。
このような乱数ラッチフラグをクリアするための処理は、電源断信号がオン状態となることによる電源電圧の低下時に実行されるものに限定されない。例えば、電力供給が開始されたことに対応して実行される図２９〜図３１に示す起動処理（メイン）において、Ｓａ４の処理による電源断信号の判定や、Ｓａ１１の処理によるＲＡＭ５０７へのアクセス許可、Ｓａ２７及びＳａ２８の処理による復旧判定、Ｓａ３１、Ｓａ３４、Ｓａ３９のいずれかの処理による乱数の発生開始設定、Ｓａ３１、Ｓａ３４、Ｓａ３９のいずれかの処理による割込み初期設定のいずれかに伴うタイミングといった、ユーザプログラム（ソフトウェア）で予め定められた任意のタイミングにて、実行されるものであっても良い。
ここで、図３９を用いて、遊技制御基板４０における各プログラムモジュールのバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納するときの具体例について説明する。
図３７で説明したように、内部抽選制御モジュール、入出力制御モジュール、リール回転制御モジュール、払出制御モジュールの４つのプログラムモジュールのうち、まず、内部抽選制御モジュールのバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ３）。ＳＲＡＭ５０（バックアップＲＡＭ）では、内部抽選制御モジュールのバックアップデータを格納するときに指定する開始アドレスが「０６００」に設定されている。よって、メイン制御部４１は、Ｓｍ３のステップにおいて、「０６００」を開始アドレスとして指定して、Ｓｍ２のステップでデータ変換して生成した内部抽選モジュールのバックアップデータの格納を開始する。そして、ワークＲＡＭに記憶されている内部抽選制御モジュール用の全てのデータについてバックアップを完了するまで、ＳＲＡＭ５０（バックアップＲＡＭ）の格納先のアドレスをインクリメントしながらＳｍ１〜Ｓｍ３の処理を繰り返し実行する。
次に、内部抽選制御モジュールのバックアップデータを格納した後に入出力制御モジュールのバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ８）。バックアップＲＡＭでは、入出力制御モジュールのバックアップデータを格納するときに指定する開始アドレスが「０７００」に設定されている。よって、メイン制御部４１は、Ｓｍ８のステップにおいて、「０７００」を開始アドレスとして指定して、Ｓｍ７のステップでデータ変換して生成した入出力制御モジュールのバックアップデータの格納を開始する。そして、ワークＲＡＭに記憶されている入出力制御モジュール用の全てのデータについてバックアップを完了するまで、ＳＲＡＭ５０（バックアップＲＡＭ）の格納先のアドレスをインクリメントしながらＳｍ６〜Ｓｍ８の処理を繰り返し実行する。
次に、入出力制御モジュールのバックアップデータを格納した後にリール回転制御モジュールのバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ１３）。バックアップＲＡＭでは、リール回転制御モジュールのバックアップデータを格納するときに指定する開始アドレスが「０８００」に設定されている。よって、メイン制御部４１は、Ｓｍ１３のステップにおいて、「０８００」を開始アドレスとして指定して、Ｓｍ１２のステップでデータ変換して生成したリール回転制御モジュールのバックアップデータの格納を開始する。そして、ワークＲＡＭに記憶されているリール回転制御モジュール用の全てのデータについてバックアップを完了するまで、ＳＲＡＭ５０（バックアップＲＡＭ）の格納先のアドレスをインクリメントしながらＳｍ１１〜Ｓｍ１３の処理を繰り返し実行する。
次に、入出力制御モジュールのバックアップデータを格納した後に払出制御モジュールのバックアップデータをＳＲＡＭ５０（バックアップＲＡＭ）に格納する（Ｓｍ１８）。バックアップＲＡＭでは、払出制御モジュールのバックアップデータを格納するときに指定する開始アドレスが「０９００」に設定されている。よって、Ｓｍ１８のステップにおいて、メイン制御部４１は「０９００」を開始アドレスとして指定して、Ｓｍ１７のステップでデータ変換して生成した払出制御モジュールのバックアップデータの格納を開始する。そして、ワークＲＡＭに記憶されている払出制御モジュール用の全てのデータについてバックアップを完了するまで、ＳＲＡＭ５０（バックアップＲＡＭ）の格納先のアドレスをインクリメントしながらＳｍ１６〜Ｓｍ１８の処理を繰り返し実行する。
このように、プログラムモジュール毎にバックアップデータを格納するため、他機種においていずれかのプログラムモジュールのみを変更すれば良い場合に、そのプログラムモジュールのみを入れ替えれば良く、遊技制御プログラムの変更が容易になる。そして、各プログラムモジュールのバックアップデータを格納するときの開始アドレスがプログラムモジュール毎に設定されているため、機種を変更してもバックアップデータを格納するための整合性をとる必要がなく、プログラムモジュール毎に設定された開始アドレスにバックアップデータを格納すれば良い。このため、バックアップデータ格納時のプログラムの簡易にすることができ、プログラムの開発工数を削減できる。同様に、チェックサムデータについてもプログラムモジュール毎に作成されるから、機種を変更してもチェックサムデータを格納するための整合性をとる必要がなく、チェックサムデータ格納時のプログラムの簡易にすることができ、プログラムの開発工数を削減できる。
本実施例のスロットマシン１は、メイン制御部４１がゲームの進行制御を行う。操作スイッチとしてＭＡＸＢＥＴスイッチ６、スタートスイッチ７、ストップスイッチ８Ｌ、８Ｃ、８Ｒを備える。また、これら操作スイッチのうちスタートスイッチ７は、設定変更状態において設定値の確定操作にも用いられる。
メイン制御部４１は、これら操作スイッチを、一定時間間隔毎に割り込んで実行されるタイマ割込処理（メイン）中に実行するスイッチ入力判定処理において検出する。
メイン制御部４１は、電源投入に伴い、起動処理を実行し、起動処理の終了時に割込が許可され、その後、タイマ割込処理（メイン）を一定間隔毎に実行する。そして、メイン制御部４１が電断前の状態に復帰可能な場合には、起動処理において割込が許可される前に復帰コマンドがサブ制御部９１に対して送信される。また、ＲＡＭ５０７の格納データの異常によりメイン制御部４１が電断前の状態に復帰不可能な場合には、起動処理において割込が許可される前にＲＡＭ異常を示すエラーコマンドがサブ制御部９１に対して送信される。また、設定キースイッチ３７がｏｎの状態であり、ＲＡＭ５０７が初期化され、電断前の状態に復帰しない場合には、起動処理において割込が許可される前に設定変更中であることを示す設定変更中コマンドがサブ制御部９１に対して送信される。これら起動処理において送信されるコマンドのうち復帰コマンドからは、メイン制御部４１が電断前の状態に復帰する旨が特定され、ＲＡＭ異常を示すエラーコマンド、設定変更中であることを示す設定変更中コマンドからは、メイン制御部４１が電断前の状態には復帰しない旨が特定されることとなる。
次に、メイン制御部４１が演出制御基板９０に対して送信するコマンドに基づいてサブ制御部９１が実行する演出の制御について説明する。
サブ制御部９１は、メイン制御部４１からのコマンドを受信した際に、コマンド受信割込処理を実行する。コマンド受信割込処理では、ＲＡＭ９１ｃに設けられた受信用バッファに、コマンド伝送ラインから取得したコマンドを格納する。
受信用バッファには、最大で１６個のコマンドを格納可能な領域が設けられており、複数のコマンドを蓄積できるようになっている。
サブ制御部９１は、タイマ割込処理（サブ）において、受信用バッファに未処理のコマンドが格納されているか否かを判定し、未処理のコマンドが格納されている場合には、そのうち最も早い段階で受信したコマンドに基づいてＲＯＭ９１ｂに格納された制御パターンテーブルを参照し、制御パターンテーブルに登録された制御内容に基づいて液晶表示器５１、演出効果ＬＥＤ５２、スピーカ５３、５４、リールＬＥＤ５５等の各種演出装置の出力制御を行う。
制御パターンテーブルには、複数種類の演出パターン毎に、コマンドの種類に対応する液晶表示器５１の表示パターン、演出効果ＬＥＤ５２の点灯態様、スピーカ５３、５４の出力態様、リールＬＥＤの点灯態様等、これら演出装置の制御パターンが登録されており、サブ制御部９１は、コマンドを受信した際に、制御パターンテーブルの当該ゲームにおいてＲＡＭ９１ｃに設定されている演出パターンに対応して登録された制御パターンのうち、受信したコマンドの種類に対応する制御パターンを参照し、当該制御パターンに基づいて演出装置の出力制御を行う。これにより演出パターン及び遊技の進行状況に応じた演出が実行されることとなる。
尚、サブ制御部９１は、あるコマンドの受信を契機とする演出の実行中に、新たにコマンドを受信した場合には、実行中の制御パターンに基づく演出を中止し、新たに受信したコマンドに対応する制御パターンに基づく演出を実行するようになっている。すなわち演出が最後まで終了していない状態でも、新たにコマンドを受信すると、受信した新たなコマンドが新たな演出の契機となるコマンドではない場合を除いて実行していた演出はキャンセルされて新たなコマンドに基づく演出が実行されることとなる。
演出パターンは、内部当選コマンドを受信した際に、内部当選コマンドが示す内部抽選の結果に応じた選択率にて選択され、ＲＡＭ９１ｃに設定される。演出パターンの選択率は、ＲＯＭ９１ｂに格納された演出テーブルに登録されており、サブ制御部９１は、内部当選コマンドを受信した際に、内部当選コマンドが示す内部抽選の結果に応じて演出テーブルに登録されている選択率を参照し、その選択率に応じて複数種類の演出パターンからいずれかの演出パターンを選択し、選択した演出パターンを当該ゲームの演出パターンとしてＲＡＭ９１ｃに設定するようになっており、同じコマンドを受信しても内部当選コマンドの受信時に選択された演出パターンによって異なる制御パターンが選択されるため、結果として演出パターンによって異なる演出が行われることがある。
以下、スロットマシン１における具体的な動作例について説明する。
メイン制御部４１では、例えばＣＰＵ５０５が図３２のＳｄ２のステップにて乱数回路５０９Ａのハードラッチ乱数値レジスタ５５９Ａから読み出した数値データに基づく内部抽選用の乱数値を示す数値データを用いて、各役への入賞を許容するかどうかを決定する。乱数回路５０９Ａでは、例えば乱数生成回路５５３Ａから出力されたカウント値順列ＲＣＮを、乱数列変更設定回路５５４Ｂの設定により予め定められた乱数更新規則に基づいて乱数列変更回路５５４Ａが変更する。これに続いて最大値比較回路５５５にてユーザプログラム（ソフトウェア）などで設定された乱数最大値と比較された後に、数値データを所定手順により更新した乱数列ＲＳＮが出力される。そして、入力ポートＰＩ０に入力されたスタートスイッチ７からの検出信号ＳＳ１がオン状態となったことに基づき、ハードラッチ乱数値レジスタ５５９Ａに乱数列ＲＳＮを構成する数値データが乱数値として取り込まれて格納される。
図４０は、乱数回路５０９Ａの動作を説明するためのタイミングチャートである。また、図４０（Ａ）では、遊技制御基板４０に搭載された制御用クロック生成回路１１１により生成される制御用クロックＣＣＬＫを示している。図４０（Ｂ）では、乱数用クロック生成回路１１２により生成される乱数用クロックＲＣＫを示している。尚、図４０に示す各種信号は、ハイレベルでオフ状態となりローレベルでオン状態となる負論理の信号であるものとしている。図４０（Ａ）及び（Ｂ）に示すように、制御用クロックＣＣＬＫの発振周波数と、乱数用クロックＲＣＫの発振周波数とは、互いに異なる周波数となっており、また、いずれか一方の発振周波数が他方の発振周波数の整数倍になることがない。
図４０（Ｂ）に示すように、乱数用クロックＲＣＫは、タイミングＴ１０、Ｔ１１、Ｔ１２、…においてハイレベルからローレベルに立ち下がる。そして、乱数用クロックＲＣＫは、２分周された後に乱数回路５０９Ａの乱数更新クロック選択回路５５１に入力される。このような乱数用クロックＲＣＫの２分周（ＲＣＫ／２）が乱数更新クロック選択回路５５１により選択された場合に、乱数更新クロックＲＧＫは、図４０（Ｃ）に示すように、タイミングＴ１０、Ｔ１２、Ｔ１４、…において、ハイレベルからローレベルへと立ち下がり、乱数用クロックＲＣＫの発振周波数の１／２の発振周波数を有する信号となる。例えば、乱数用クロックＲＣＫの発振周波数が２０ＭＨｚであれば、乱数更新クロックＲＧＫの発振周波数は１０ＭＨｚとなる。そして、乱数用クロックＲＣＫの発振周波数は制御用クロックＣＣＬＫの発振周波数の整数倍にも整数分の１にもならないことから、乱数更新クロックＲＧＫの発振周波数は、制御用クロックＣＣＬＫの発振周波数とは異なる周波数となる。
乱数生成回路５５３Ａは、例えば乱数更新クロックＲＧＫの立ち下がりエッジに応答して、カウント値順列ＲＣＮにおける数値データを更新する。乱数列変更回路５５４Ａは、乱数列変更設定回路５５４Ｂによる乱数更新規則の設定に基づき、乱数生成回路５５３Ａから出力されたカウント値順列ＲＣＮにおける数値データの更新順を変更したものを、乱数列ＲＤＮとして出力する。乱数列ＲＤＮは、最大値比較回路５５５にて乱数最大値と比較された後に、乱数列ＲＳＮとして出力される。こうして、乱数列ＲＳＮにおける数値データは、例えば図４０（Ｄ）に示すように、乱数更新クロックＲＧＫの立ち下がりエッジなどに応答して更新される。
乱数用クロック生成回路１１２により生成される乱数用クロックＲＣＫの発振周波数と、制御用クロック生成回路１１１により生成される制御用クロックＣＣＬＫの発振周波数とは、互いに異なっており、また、一方の発振周波数が他方の発振周波数の整数倍となることもない。そのため、乱数回路５０９Ａにて用いられる乱数更新クロックＲＧＮの発振周波数は、乱数用クロックＲＣＫの発振周波数の１／２となる場合でも、制御用クロックＣＣＬＫの発振周波数や、制御用クロックＣＣＬＫの発振周波数の１／２となる内部システムクロックＳＣＬＫの発振周波数とは、異なるものとなる。こうして、制御用クロックＣＣＬＫや内部システムクロックＳＣＬＫと、乱数更新クロックＲＧＫとに同期が生じることを防ぎ、ＣＰＵ５０５の動作タイミングからは、乱数回路５０９Ａにて乱数生成回路５５３Ａや乱数列変更回路５５４Ｂさらには最大値比較回路５５５により生成される乱数列ＲＳＮにおける数値データの更新タイミングを特定することが困難になる。８ビットの乱数回路５０９Ｂについても、同様にして８ビットの乱数列が生成される。これにより、ＣＰＵ５０５の動作タイミングから乱数回路５０９Ａ、５０９Ｂにおける乱数値となる数値データの更新動作を解析した結果に基づく狙い撃ちなどを、確実に防止することができる。
ハードラッチセレクタ５５８Ａでは、その取込方法が入力ポートＰＩ０への信号入力に指定されていれば、スタートスイッチ７からの検出信号ＳＳ１を取り込んで乱数ラッチ信号ＬＬ１を出力する。例えば図４０（Ｆ）に示すようなタイミングでオフ状態（ハイレベル）とオン状態（ローレベル）とで信号状態が変化するスタートスイッチ７からの検出信号ＳＳ１は、ラッチ用クロックＲＣ１（クロック用フリップフロップから出力されたラッチ用クロックＲＣ０を分岐したもの）が立ち下がるタイミングＴ１１、Ｔ１３、Ｔ１５、…にてハードラッチセレクタ５５８Ａに取り込まれた後、図４０（Ｇ）に示すようなタイミングＴ１１、Ｔ１３で信号状態がオフ状態とオン状態とで変化する乱数ラッチ信号ＬＬ１となって出力される。ここで、スタートスイッチ７からの検出信号ＳＳ１は、スタートスイッチ７の操作が検出されたときに、オフ状態からオン状態へと変化する。ハードラッチセレクタ５５８Ａから出力された乱数ラッチ信号ＬＬ１は、ハードラッチ乱数値レジスタ５５９Ａに供給されて、最大値比較回路５５５から出力された乱数列ＲＳＮにおける数値データを取得するために用いられる。こうして、ハードラッチセレクタ５５８Ａでは、スタートスイッチ７の操作が検出されたことに基づき、乱数値となる数値データを取得するための乱数ラッチ信号ＬＬ１が生成される。
クロック用フリップフロップにて生成されたラッチ用クロックＲＣ０を用いて、乱数値となる数値データを取得するための乱数ラッチ信号ＬＬ１を生成する。ハードラッチ乱数値レジスタ５５９Ａは、最大値比較回路５５５から出力される乱数列ＲＳＮにおける数値データを、ハードラッチセレクタ５５８Ａからクロック端子へと入力される乱数ラッチ信号ＬＬ１の立ち下がりエッジに応答して取り込み（ラッチして）、記憶データとなる数値データを更新する。
例えば図４０（Ｇ）に示すように、タイミングＴ１１にて乱数ラッチ信号ＬＬ１がオフ状態からオン状態に変化する立ち下がりエッジが生じた場合には、このタイミングＴ１１にて最大値比較回路５５５から出力されている乱数列ＲＳＮにおける数値データが、図４０（Ｈ）に示すように、ハードラッチ乱数値レジスタ５５９Ａに取り込まれ、乱数値となる数値データとして取得される。これにより、ハードラッチ乱数値レジスタ５５９Ａでは、スタートスイッチ７の操作が検出されたことに基づき、乱数値として用いられる数値データを取得して記憶することができる。
こうして、ハードラッチ乱数値レジスタ５５９Ａは、ハードラッチセレクタ５５８Ａから出力された乱数ラッチ信号ＬＬ１の立ち下がりエッジに応答して、乱数値ＲＳＮにおける数値データを格納する。
図２２（Ａ）に示す乱数ハードラッチフラグレジスタＲＨＦでは、ハードラッチ乱数値レジスタ５５９Ａにおける数値データの取込動作や読出動作に応答して、対応するビット値が“０”と“１”とに変化する。図４１は、乱数ラッチフラグレジスタＲＨＦに格納されるハードラッチフラグＲＬ０ＨＦの変化を説明するためのタイミングチャートである。
図４１（Ａ）に示すように、乱数ラッチ信号ＬＬ１が立ち下がるタイミングＴ２０にて、図４１（Ｂ）に示すようにハードラッチ乱数値レジスタ５５９Ａに数値データが取り込まれて格納されたことに対応して、図４１（Ｃ）に示すようにハードラッチフラグＲＬ０ＨＦにおいて対応するビット値が“０”から“１”へと変化する。例えば、タイミングＴ２０にて乱数ラッチ信号ＬＬ１がオン状態（ローレベル）となったことに応答してハードラッチ乱数値レジスタ５５９Ａに数値データが格納されたときには、ハードラッチフラグデータＲＬ０ＨＦ１、ＲＬ０ＨＦ０のビット値がいずれも“０”から“１”へと変化することにより、ハードラッチ乱数値レジスタ５５９Ａに対応する乱数ラッチフラグがオン状態となる。
こうして乱数ラッチフラグがオン状態となったときには、対応するハードラッチ乱数値レジスタ５５９Ａへの新たな数値データの格納を制限することができる。例えば、図２１（Ａ）及び（Ｂ）に示すハードラッチ選択レジスタＲＬ０ＬＳのビット番号［３］におけるビット値が“０”である場合に、ハードラッチフラグデータＲＬ０ＨＦ１、ＲＬ０ＨＦ０のビット値がいずれも“０”から“１”へと変化したときには、ハードラッチ乱数値レジスタ５５９Ａに対応する乱数ラッチフラグがオン状態となり、ハードラッチ乱数値レジスタ５５９Ａへの新たな数値データの格納が制限される。したがって、対応する乱数ラッチフラグがオン状態であるハードラッチ乱数値レジスタ５５９Ａには、スタートスイッチ７からの検出信号ＳＳ１の入力に対応して数値データを取り込むための乱数ラッチ信号ＬＬ１が入力されたときでも、乱数列ＲＳＮに含まれる新たな数値データの格納を行うことができない。
これにより、ハードラッチ乱数値レジスタ５５９Ａに数値データが一旦格納された後、その数値データがＣＰＵ５０５などから読み出されるよりも前に、例えばスタートスイッチ７からの検出信号ＳＳ１がノイズ等により誤ってオン状態となったときでも、既に格納されている数値データが更新されてしまい不正確な乱数値の読出を防止することができる。また、スタートスイッチ７からの検出信号ＳＳ１を外部から意図的にオン状態とすること、あるいは、乱数ラッチ信号ＬＬ１を外部から意図的にオン状態とすることなどにより、既に格納されている数値データを改変するといった不正行為を防止することもできる。その一方で、ハードラッチ乱数値レジスタ５５９Ａに一旦格納された数値データが長時間にわたりＣＰＵ５０５などから読み出されなくなると、その後にスタートスイッチ７からの検出信号ＳＳ１が正常にオン状態となったときに、スタートスイッチ７の操作に対応した正確な数値データをハードラッチ乱数値レジスタ５５９Ａに格納することができなくなる。
そこで、例えばメイン制御部４１のＣＰＵ５０５は、予め定められた乱数値読出条件が成立したときに、図４１（Ｄ）に示すような所定の乱数値読出処理を実行する。そして、ハードラッチ乱数値レジスタ５５９Ａの読出を行って乱数ラッチフラグをオフ状態とすることにより、新たな数値データの格納が許可された状態に設定する。乱数値読出処理は、本実施例のように定期的（タイマ割込処理を４回に１回）に実行するもの、新たな数値データが格納されたことにより発生する割込処理にて実行するもの、スタートスイッチ７の操作が有効となることで実行するもの、電源投入時や電断時などの電源電圧が不安定なときに実行するものでも良いし、これらのうちの複数の契機にて実行するものでも良い。図４１に示す動作例では、タイミングＴ２５にて図４１（Ｄ）に示す乱数値読出処理が完了したことに対応して、図４１（Ｃ）に示すようにハードラッチフラグＲＬ０ＨＦがオフ状態に設定される。
このとき、ＣＰＵ５０５は、乱数値読出処理を実行することにより、ハードラッチ乱数値レジスタ５５９Ａに格納された数値データを読み出して、対応する乱数ラッチフラグをオフ状態としても良い。尚、ＣＰＵ５０５は、ハードラッチフラグデータＲＬ０ＨＦ０〜ＲＬ０ＨＦ１のビット値をチェックした結果などに基づいて、乱数ラッチフラグがオン状態となっている乱数値レジスタの読出のみを行うようにしても良い。あるいは、乱数ラッチフラグがオン状態であるか否かにかかわらず、ハードラッチ乱数値レジスタ５５９Ａから数値データを読み出すことにより、各乱数ラッチフラグをオフ状態としても良い。
本実施例においてメイン制御部４１は、図４２に示すように、ゲーム開始操作に伴いゲームが開始した後、最初に実行する内部抽選処理において内部抽選を実行する前に、内部抽選用の乱数値を生成する乱数回路５０９Ａの異常の有無を判定する乱数回路異常検査処理を実行する。
乱数回路異常検査処理では、乱数用クロックＲＣＬＫの周波数異常の検査と、異なるタイミングで読み出した乱数値同士を比較することによる更新異常及びラッチ異常の検査と、を行う。前者では、乱数回路５０９Ａが備える周波数監視回路により周波数異常の有無が検出されるようになっており、後者では、異なるタイミングで読み出した乱数値同士を比較することにより全てのビットで異なる値が取得されているか否かを判定し、いずれかのビットでも同一の値しか取得できない場合に、更新異常またはラッチ異常が検出されるようになっている。
そして、乱数回路異常検査処理において乱数回路５０９Ａによる乱数値の異常が検出されなかったときに、ゲームを進行させることが可能とされている一方で、乱数回路異常検査処理において乱数回路５０９Ａによる乱数値の異常が検出されたときには、ゲームの進行を不能化するエラー状態に制御されるようになっている。
尚、乱数値の異常が検出されたことによるエラー状態は、通常のエラー状態と異なり、リセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがない。
このように本実施例では、内部抽選の前に内部抽選用の乱数値を生成する乱数回路５０９Ａの異常の有無を判定する乱数回路異常検査処理を実行し、乱数回路５０９Ａによる乱数値の異常が検出されたときには、エラー状態に制御し、実行中のゲームの進行が不能化されるようになっており、乱数回路５０９Ａに異常が生じており、内部抽選が正常に行われない状態であるにも関わらずゲームが進行してしまうことがないので遊技の公平性を保つことができる。
また、本実施例では、乱数回路５０９Ａによる乱数値の異常が検出されたときに制御されるエラー状態は、通常のエラー状態と異なりリセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがないので、乱数回路５０９Ａに異常が生じており、内部抽選が正常に行われない状態となった場合に、ＲＡＭ５０７の初期化及び設定値の設定が必要となるため、不正行為が原因で乱数回路５０９Ａによる乱数値の異常が生じている可能性もあり、このような場合に、通常のエラー状態と同様のリセット操作のみでゲームを進行可能な状態に復帰してしまうことを防止できる。
尚、本実施例では、ゲームの開始後、内部抽選を行う前、すなわち乱数回路５０９Ａから取得した乱数値を用いた抽選を行う前に、乱数回路異常検査処理を実行する構成であるが、少なくともゲームの開始後、当該ゲームが終了するまでの期間において乱数回路異常検査処理を実行する構成であれば良く、ゲームの開始後、当該ゲームが終了するまでの期間のうち内部抽選を行う前とは異なる他のタイミングで乱数回路異常検査処理を実行する構成としたり、一定時間間隔毎に乱数回路異常検査処理を実行する構成としても良い。また、ゲームの開始後、当該ゲームが終了するまでの期間に加え、メイン制御部４１の起動時にも乱数回路異常検査処理を実行する構成としても良い。また、乱数回路異常検査を乱数回路５０９Ａが実行する構成であれば、乱数用クロックＲＣＬＫが入力された回数が一定回数に到達する毎に乱数回路異常検査を実行する構成としても良い。
また、本実施例では、乱数回路５０９Ａから取得した乱数値を内部抽選用の乱数値として用いる例について説明したが、少なくともメイン制御部４１が搭載する乱数回路５０９Ａ、５０９Ｂから取得した乱数値を遊技に関連する抽選に用いる構成であれば良く、例えば、遊技の進行を所定時間にわたり遅延させるフリーズ状態に制御するか否かを決定するフリーズ抽選、フリーズ状態の遅延時間を複数の時間から決定する遅延時間決定抽選、リールの変動パターンを利用したリール演出の実行の有無を決定するリール演出実行抽選、リール演出のパターンを複数のパターンから決定するリール演出選択抽選等に乱数回路５０９Ａ、５０９Ｂから取得した乱数値を用いる構成としても良いし、これら抽選のうち複数の抽選に乱数回路５０９Ａ、５０９Ｂから取得した乱数値を用いる構成としても良い。
また、本実施例では、乱数値の異常が検出された場合に、ゲームの進行が不能化されるとともに、その旨が報知されるエラー状態に制御される構成であるが、乱数値の異常が検出された場合に、ＣＰＵ５０５の動作を停止状態（ＨＡＬＴ）へ移行させることによりゲームの進行が不能化される構成としても良い。
また、本実施例では、乱数回路異常検査処理において乱数用クロックＲＣＬＫの周波数異常の検査と、乱数値の更新異常及びラッチ異常の検査と、の双方を行う構成であるが、いずれか一方の検査のみを行う構成としても良い。
また、本実施例では、乱数回路異常検査処理における乱数値の更新異常及びラッチ異常の検査を行う際に、基準となる乱数値を読み出し、その後読み出した乱数値と比較することにより異常を検査する構成であるが、ＲＡＭ５０７の抽選用ワークに格納されている値、すなわちこれから内部抽選に用いる数値データと、その後読み出した乱数値と、を比較することにより異常を検査する構成としても良く、このような構成とすることで、実際に用いる乱数値が正常か否かを判定することができる。
また、本実施例では、ソフトウェアにて異なるタイミングで読み出した乱数値同士を比較することにより全てのビットで異なる値が取得されているか否かを判定し、いずれかのビットでも同一の値しか取得できない場合にラッチ異常が検出される構成であるが、メイン制御部４１からの命令に応じて例えば、スタートスイッチ７からの検出信号ＳＳ１が入力される入力ポートＰＩ０に信号を入力させる信号発生回路を遊技制御基板４０に搭載し、メイン制御部４１が信号発生回路に対して信号出力を異なるタイミングにて複数回命令し、その度にラッチされた乱数値同士を比較することによりラッチ異常を検出する構成としても良く、このような構成とすることによりハードウェアとしてラッチが正常に行われているか否かを確実に判定することが可能となる。
また、本実施例では、乱数値の異常が検出されてエラー状態に移行しても設定値を新たに設定することによりゲームを進行可能な状態に復帰可能となり、乱数値の異常が一時的なものである場合に、その後、ゲームを進行可能な状態となることから好ましいが、乱数値の異常が検出された場合に、その後ゲームを進行可能な状態に復帰できない構成としても良い。
また、本実施例では、ゲームの開始後、内部抽選の前に実行する乱数回路異常検査処理において乱数値の異常が検出された場合に、直ちにエラー状態に制御され、ゲームの進行が不能化される構成であるが、乱数値の異常が検出された場合に、乱数値の異常が検出されたゲームの終了時など、乱数値の異常が検出されたタイミングよりも後のタイミングでエラー状態に制御し、ゲームの進行を不能化する構成としても良く、このような構成とした場合でも、乱数回路５０９Ａに異常が生じており、内部抽選が正常に行われない状態であるにも関わらずゲームが進行してしまうことがないので遊技の公平性を保つことができる。
また、乱数値の異常が検出されたタイミングよりも後のタイミングでエラー状態に制御し、ゲームの進行を不能化する構成とした場合には、乱数異常が検出された後エラー状態に制御されるまでの期間においても、投入メダルセンサ３１の検出状況、払出センサ３４ｃの検出状況、リールセンサ３３Ｌ、３３Ｃ、３３Ｒの検出状況を監視し、これらの監視に基づいて投入異常、払出異常、リール異常が判定された場合には、乱数異常が検出されていないゲームと同様に、エラー状態に制御され、一時的にゲームの進行が不能化される構成であることが好ましく、このような構成とすることで、乱数値の異常が検出された後も、乱数値異常以外のエラーが検知されることで、これらのエラーに関連する不正行為等を防止することができる。
また、本実施例では、ゲームの開始後、内部抽選の前に実行する乱数回路異常検査処理において乱数値の異常が検出された場合に、直ちにエラー状態に制御され、ゲームの進行が不能化される構成であるが、乱数値の異常が検出された場合でも、ゲームを進行可能な構成としても良い。
以下に、図４３のタイミングチャートに基づいて乱数値の異常が検出された場合でもゲームを進行可能とする変形例について説明する。
この変形例においてメイン制御部４１は、図４３に示すように、ゲーム開始操作に伴いゲームが開始した後、最初に実行する内部抽選処理において内部抽選を実行する前に、内部抽選用の乱数値を生成する乱数回路５０９Ａの異常の有無を判定する乱数回路異常検査処理を実行する。
そして、乱数回路異常検査処理において乱数回路５０９Ａによる乱数値の異常が検出されなかったときに、ゲームを進行させることが可能とされており、当該ゲームにおいていずれの役も入賞しなかった場合には全リールが停止した後に次ゲームの賭数が設定可能となり、メダルの払出を伴う小役が入賞した場合にはメダルの払出終了後に次ゲームの賭数が設定可能となり、再遊技役が入賞した場合には全リールが停止した後に自動的に次ゲームの賭数が設定され、スタート操作が有効となる。
一方、乱数回路異常検査処理において乱数回路５０９Ａによる乱数値の異常が検出されたときには、その時点ではゲームの進行は不能化されず、リールの回転が開始し、定常回転となることでリールの停止操作が有効化されるが、乱数値の異常が検出された時点でその旨を示す乱数異常フラグをＲＡＭ５０７に設定する。
その後、全リールが停止した後、役が入賞したことに伴う価値（小役の入賞であればメダルの払出、再遊技役の入賞であればリプレイゲームの付与、特別役であれば遊技状態の移行、また、再遊技役の当選確率が異なる複数の遊技状態に制御される構成において現在の遊技状態と異なる遊技状態に移行する移行出目が導出された場合には当該移行出目が導出されたことによる遊技状態の移行）が付与される前に、乱数異常フラグが設定されているか否かを判定し、乱数異常フラグが設定されている場合、すなわち当該ゲームにおいて乱数値の異常が検出された場合には、その時点でエラー状態に制御し、遊技を進行させる操作を無効化することによりゲームの進行を不能化する。尚、上記実施例と同様に、乱数値の異常が検出されたことによるエラー状態は、通常のエラー状態と異なり、リセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがない。
例えば、図４３では、乱数異常が検出されたゲームにおいて小役が入賞した場合に、小役の入賞に伴うメダルの払出が行われることなく、エラー状態に制御され、次ゲームの賭数設定操作が無効化されることとなる。また、乱数異常が検出されたゲームにおいていずれの役も入賞していない場合には、全てのリールが停止した時点でエラー状態に制御され、次ゲームの賭数設定操作が無効化されることとなる。また、乱数異常が検出されたゲームにおいて再遊技役が入賞した場合には、全てのリールが停止した時点でエラー状態に制御され、次ゲームの賭数の設定が行われることがなく、また、次ゲームを開始させるためのスタート操作も無効化されることとなる。また、特別役が入賞した場合や移行出目が導出された場合には、全てのリールが停止した時点でエラー状態に制御され、遊技状態が移行することがなく、また次ゲームの賭数設定操作も無効化される。
尚、図４３に示すように、乱数異常が検出されたゲームの実行中においても、投入メダルセンサ３１の検出状況、払出センサ３４ｃの検出状況、リールセンサ３３Ｌ、３３Ｃ、３３Ｒの検出状況を監視しており、これらの監視に基づいて投入異常（リール回転中に投入メダルセンサ３１がメダルの通過を検知した場合に判定されるエラー）、払出異常（リール回転中に払出センサ３４ｃがメダルの通過を検知した場合に判定されるエラー）、リール異常（リール回転中に、リールセンサ３３Ｌ、３３Ｃ、３３Ｒが所定時間以上検出されない場合に判定されるエラー）が判定された場合には、乱数異常が検出されていないゲームと同様に、エラー状態に制御され、一時的にゲームの進行が不能化されるようになっており、当該エラー状態は、通常のエラー状態であり、リセット操作により解除され、ゲームの進行が可能な状態となり、その後、全リール停止後において乱数異常フラグによりエラー状態に制御されるようになっている。
このように本変形例では、内部抽選の前に内部抽選用の乱数値を生成する乱数回路５０９Ａの異常の有無を判定する乱数回路異常検査処理を実行し、乱数回路５０９Ａによる乱数値の異常が検出されたときには、当該ゲームにおいてメダルの付与、リプレイゲームの付与、遊技状態の移行等の価値の付与が禁止されるようになっており、乱数回路５０９Ａに異常が生じており、内部抽選が正常に行われない状態であるにも関わらず遊技者にとって有利な価値が付与されてしまうことがないので遊技の公平性を保つことができる。
また、本変形例では、乱数値の異常が検出されたゲームの終了後、遊技者にとって有利な価値が付与されないだけでなく、ゲームを進行させるための操作が無効化されるようになっており、遊技者が操作を行ってもゲームが進行しないことにより異常が生じていることを遊技者に対して確実に認識させることができる。
尚、本変形例では、ゲームを進行させるための操作がされてもその検出を無効化することにより当該操作を無効化する構成であるが、ゲームを進行させるための操作手段を動作不能としたり、カバーで被覆することなどにより物理的に当該操作を無効化する構成としても良い。
また、本変形例では、乱数異常が検出されたゲームの実行中においても、投入メダルセンサ３１の検出状況、払出センサ３４ｃの検出状況、リールセンサ３３Ｌ、３３Ｃ、３３Ｒの検出状況を監視しており、これらの監視に基づいて投入異常、払出異常、リール異常が判定された場合には、乱数異常が検出されていないゲームと同様に、エラー状態に制御され、一時的にゲームの進行が不能化されるようになっており、乱数値の異常が検出された後も、乱数値異常以外のエラーが検知されることで、これらのエラーに関連する不正行為等を防止することができる。
尚、本変形例では、乱数異常が検出されたゲームの終了後、エラー状態に制御されることでゲームの進行が不能化される構成であるが、少なくとも乱数値の異常が検出された場合に遊技者にとって有利な価値が付与されない構成であれば、乱数値の異常が検出されたゲームの終了後も、ゲームを進行させることが可能な構成とした場合でも、乱数回路５０９Ａに異常が生じており、内部抽選が正常に行われない状態であるにも関わらず遊技者にとって有利な価値が付与されてしまうことがないので遊技の公平性を保つことができる。
また、乱数回路異常検査処理のタイミング等、上記において乱数異常が検出された場合に、その時点でエラー状態とする構成において例示した変形例についても、本変形例に適用可能である。
スロットマシン１の電源投入時などには、例えば図５（Ｂ）及び（Ｃ）に示す電源電圧ＶＳＬ及び電源電圧ＶＣＣのように、各種の電源電圧が徐々に規定値まで上昇していく。こうした電源電圧の上昇中には、例えばメイン制御部４１の内蔵回路といった、各種回路の一部分が正常に動作する一方で、他の部分は未だ正常には動作できない状態となることがある。一例として、電源電圧が不安定な状態では、スタートスイッチ７からの検出信号ＳＳ１が誤ってオン状態となることなどにより、乱数回路５０９Ａにおいてハードラッチ乱数値レジスタ５５９Ａに数値データが取り込まれて格納され、対応する乱数ラッチフラグがオン状態になって新たな数値データの格納が制限されてしまう可能性がある。また、ＣＰＵ５０５などによる遊技制御の実行が開始された後、図３５のＳｋ２１のスイッチ入力判定処理が実行されるより前に、所定タイミングで乱数ラッチ信号ＬＬ１をハードラッチ乱数値レジスタ５５９Ａに入力することで、特別役への入賞を許容する内部抽選用の乱数値を示す数値データを取得してレギュラーボーナスやビッグボーナスに移行させる不正行為がなされる可能性がある。このように、乱数ラッチフラグがオン状態になると新たな数値データの格納が制限されるようにした場合には、スタートスイッチ７の操作後にノイズ等により誤った数値データがハードラッチ乱数値レジスタ５５９Ａに取り込まれて格納されることを防止できる一方で、電源投入時などの電源電圧の不安定による誤動作や不正行為などにより数値データがハードラッチ乱数値レジスタ５５９Ａに取り込まれて格納された場合、その後にスタートスイッチ７が操作されても、このスタートスイッチ７の操作タイミングよりも前に既に格納されている数値データが乱数値として取得されて各役への入賞を許容するかどうかの決定などに用いられる可能性がある。
そこで、メイン制御部４１におけるシステムリセットが解除されて遊技制御が開始されるときには、乱数ラッチフラグをオフ状態に設定して、新たな数値データの格納が許可された状態としても良い。これにより、例えばスロットマシン１における電源投入時などの電源電圧が不安定な状態で誤ってハードラッチ乱数値レジスタ５５９Ａに格納された数値データが乱数値として取得されてしまい、遊技制御における各種の決定などに使用されてしまうことを防止できる。また、遊技制御の実行が開始された後、スタートスイッチ７の状態がチェックされるより前に乱数ラッチ信号を入力してレギュラーボーナスやビッグボーナスに移行させる不正行為を防止することができる。
他の一例として、例えば電源電圧ＶＳＬといった、スロットマシン１における所定電源電圧が低下したことに基づいて、電源基板１０１に搭載された電源監視回路３０３からオン状態の電源断信号が出力される。ＣＰＵ５０５は、図３４に示すＳｋ３の処理にて電断フラグが設定されていると判定したときに、ステップＳ５２のメイン側電源断処理を実行して電源電圧の低下によるスロットマシン１の動作不安定あるいは動作停止に備える。こうした電力供給停止時処理となるメイン側電源断処理の実行に伴い、Ｓｍ２３の処理にてウォッチドッグタイマ５２０を起動させてタイムアウトの発生によるリセット動作を有効化してから、無限ループ処理を繰返し実行する待機状態に移行する。ここで、Ｓｋ３の処理により電断フラグが設定されていると判定された後、ウォッチドッグタイマ５２０のタイムアウトが発生するより前に、乱数値レジスタ読出処理を実行することにより、ハードラッチ乱数値レジスタ５５９Ａに格納された数値データを読み出して、対応する乱数ラッチフラグをオフ状態としても良い。このように、ユーザプログラムの実行を開始した後に電源断信号がオン状態であると判定されたことを、乱数値読出条件の１つとしても良い。
図４４は、遊技制御の実行中に電源電圧ＶＳＬが低下した場合の動作例を示すタイミングチャートである。始めに、例えばスロットマシン１への電源供給が開始されたことなどに基づき、図４４（Ａ）に示す電源電圧ＶＳＬが所定値ＶＳＬ１（一例として＋２２Ｖ）に達するタイミングＴ３１よりも前のタイミングＴ３０にて、図４４（Ｂ）に示す電源電圧ＶＣＣが所定値ＶＣＣ１（一例として＋４．５Ｖ）に達する。このタイミングＴ３０では、図４４（Ｅ）に示すリセット信号がオン状態からオフ状態となる。続いて、タイミングＴ３１にて電源電圧ＶＳＬが所定値ＶＳＬ１に達したときに、図４４（Ｃ）に示す電源断信号がオン状態からオフ状態となる。その後、タイミングＴ３２にて、図４４（Ａ）に示す電源電圧ＶＳＬが所定値ＶＳＬ１より低下したとする。このとき、図４４（Ｃ）に示す電断フラグが設定されていると判定されたことなどに基づいて（図３４のＳｋ３；Ｙ）、図３７に示す電断処理（メイン）が実行されたことに伴い、Ｓｍ２３の処理によりウォッチドッグタイマ５２０を起動させる。こうして、タイムアウトの発生によるリセット動作が有効化される。
図３７に示すＳｍ２３の処理が実行された後には、無限ループ処理が繰返し実行される。そのため、例えばタイミングＴ３３にて、図４４（Ａ）に示す電源電圧ＶＳＬが所定値ＶＳＬ１に復帰したときでも遊技制御処理（遊技制御用タイマ割込処理など）は実行されず、タイムアウトの発生まで待機状態となる。その後、ウォッチドッグタイマ５２０による監視時間となるタイムアウト時間として設定可能な最長時間２２５×ＴＳＣＬＫ×１５が経過したことによりタイムアウトが発生したときに、ウォッチドッグタイマ５２０がタイムアウト信号を出力する。これにより、タイムアウトの発生によるリセット動作が行われる。このときには、例えば所定のベクタテーブルにおける指定内容などに基づいて、ＲＯＭ５０６に記憶されているユーザプログラム（ゲーム制御用の遊技制御処理プログラム）を示す制御コードの先頭から遊技制御の実行を開始することで、図３２に示すような遊技制御処理が最初から実行される。これにより、スロットマシン１に供給される電源電圧が短期間にて低下（瞬停）したときに、タイムアウトの発生によるリセット動作を行うことで、電力供給の瞬停から適切に復旧させることができる。また、図３７に示すＳｍ２３の処理が実行されるまでや、図３７に示すＳｍ２３の処理が実行されないときには、ウォッチドッグタイマ５２０を停止させているので、ウォッチドッグタイマ５２０により計測されるカウント値を定期的にクリア（初期化）してリスタートさせる必要がなく、遊技の進行を制御するための制御負担を軽減することができる。
図４５は、スロットマシン１の電源投入時に電源電圧の安定が確認できない場合の動作例を示すタイミングチャートである。図４５に示す動作例でも、図４４に示す動作例と同様に、タイミングＴ３０にて図４５（Ｂ）に示す電源電圧ＶＣＣが所定値ＶＣＣ１に達する。これにより、図４５（Ｅ）に示すリセット信号がオン状態からオフ状態となる。一方、図４５に示す動作例では、タイミングＴ３１にて電源電圧ＶＳＬが所定値ＶＳＬ１に達しないことから、図４５（Ｃ）に示す電源断信号がオン状態（ローレベル）であると判定される（図２９のＳａ４；Ｙ）。この判定結果に伴い、Ｓａ５の処理によりウォッチドッグタイマ５２０を起動させる。こうして、タイムアウトの発生によるリセット動作が有効化される。
図２９に示すＳａ５の処理が実行された後には、無限ループ処理が繰返し実行される。そのため、例えばタイミングＴ３５にて、図４５（Ａ）に示す電源電圧ＶＳＬが所定値ＶＳＬ１に達したときでも遊技制御処理（遊技制御用タイマ割込処理など）は実行されず、タイムアウトの発生まで待機状態となる。その後、ウォッチドッグタイマ５２０による監視時間となるタイムアウト時間として設定可能な最長時間２２５×ＴＳＣＬＫ×１５が経過したことによりタイムアウトが発生したときに、ウォッチドッグタイマ５２０がタイムアウト信号を出力する。これにより、タイムアウトの発生によるリセット動作が行われる。このときには、例えば所定のベクタテーブルにおける指定内容などに基づいて、ＲＯＭ５０６に記憶されているユーザプログラム（ゲーム制御用の遊技制御処理プログラム）を示す制御コードの先頭から遊技制御の実行を開始することで、図３２に示すような遊技制御処理が最初から実行される。これにより、スロットマシン１の電源投入時に供給される電源電圧が短期間にて低下（瞬停）するなど不安定な場合に、タイムアウトの発生によるリセット動作を行うことで、電力供給の瞬停から適切に復旧させることができる。また、図２９に示すＳａ５の処理が実行されるまでや、Ｓａ５の処理が実行されないときには、ウォッチドッグタイマ５２０を停止させているので、ウォッチドッグタイマ５２０により計測されるカウント値を定期的にクリア（初期化）してリスタートさせる必要がなく、遊技の進行を制御するための制御負担を軽減することができる。
図２９に示すステップＳａ４、Ｓａ５の処理は、Ｓａ１１の処理によりＲＡＭ５０７へのアクセスが許可されるより先に実行される。これにより、スロットマシン１の電源投入時に供給される電源電圧が短期間にて低下（瞬停）するなど不安定な場合に、ＲＡＭ５０７に設けられたバックアップ用の記憶領域などにおける記憶内容の誤った変更（破損）を防止しつつ、タイムアウトの発生によるリセット動作を有効化して、電力供給の瞬停から適切に復旧させることができる。
ウォッチドッグタイマ５２０における監視時間となるタイムアウト時間は、予め定められた複数種類のうちで設定可能な最長時間となるように、図９（Ｂ）に示すリセット設定ＫＲＥＳのビット番号［５−４］やビット番号［３−０］におけるビット値を予め設定しておく。こうして、ウォッチドッグタイマ５２０におけるタイムアウト時間は、電力供給の停止により電源断信号がオン状態になってから、例えば電源電圧ＶＳＬが電源電圧ＶＣＣを生成可能な電圧値よりも低下する時間以上に設定されれば良い。ウォッチドッグタイマ５２０は電源電圧ＶＣＣを駆動電圧として動作するので、タイムアウト時間は、電源スイッチの切断等による電力供給の停止時におけるウォッチドッグタイマ５２０の動作可能時間よりも長い時間に設定される。したがって、スロットマシン１の電源スイッチが切断されたことなどによる電力供給停止時には、そのまま電源電圧が低下して供給停止に至るのであれば、タイムアウトが発生してリセット動作が行われるより前に、ウォッチドッグタイマ５２０及び他の回路部品は動作しなくなる。したがって、電源スイッチの切断等による正しく電力供給が停止されるときに、誤ってリセット動作が行われることを防止して、電力供給の瞬停から適切に復旧させることができる。
遊技制御基板４０では、電源基板１０１からの初期電力供給時（バックアップ電源のない電源投入時）や、システムリセットの発生後における再起動時などに、ＣＰＵ５０５がＲＯＭ５０６などに記憶されているセキュリティチェックプログラム５０６Ａを読み出して実行することにより、メイン制御部４１がセキュリティモードとなる。このときには、セキュリティチェックプログラム５０６Ａに対応した処理として、例えば図２８に示すようなセキュリティチェック処理が実行される。ここで、メイン制御部４１がセキュリティモードとなるセキュリティ時間は、ＲＯＭ５０６のプログラム管理エリアに記憶されているセキュリティ時間設定ＫＳＥＳに予め格納された設定データに応じて、一定の固定時間とは異なる時間成分を含むことができる。
例えば、セキュリティ時間設定ＫＳＥＳのビット番号［５−０］におけるビット値に応じて、図９（Ｂ）に示すような設定により、固定時間に加えて予め選択可能な複数の固定延長時間のいずれかを、セキュリティ時間に含まれる時間成分として設定することができる（図２８のＳ２）。また、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値が“００”以外の値であれば（Ｓ４；Ｎｏ）、図９（Ｂ）に示すようなショートモード、ミドルモード、ロングモードのいずれかに対応して、システムリセットや電源投入に基づき初期設定処理が実行されるごとに所定の時間範囲で変化する可変延長時間を、セキュリティ時間に含まれる時間成分として設定することができる（Ｓ５）。
こうして設定されたセキュリティ時間が経過するまでは（Ｓ１１；Ｎｏ）、ＲＯＭ５０６に記憶されているユーザプログラムによる遊技制御メイン処理の実行が開始されない。そして、乱数回路５０９Ａ、５０９Ｂによる乱数値となる数値データの生成動作も、メイン制御部４１がセキュリティモード中である期間では、開始されないようにすれば良い。これにより、スロットマシン１の電源投入やシステムリセット等による動作開始タイミングから、乱数回路５０９Ａ、５０９Ｂの動作開始タイミングや更新される数値データなどを特定することが困難になり、遊技制御処理プログラムの解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」を接続して所定タイミングで不正信号を入力することで、不正に大当り遊技状態を発生させるなどの行為を、確実に防止することができる。
一例として、スロットマシン１の機種毎に、セキュリティ時間設定ＫＳＥＳのビット番号［５−０］におけるビット値を異なる値に設定する。この場合には、図２４に示すステップＳ２にて設定される固定延長時間を、スロットマシン１の機種毎に異ならせることができ、スロットマシン１の動作開始タイミングから乱数回路５０９Ａ、５０９Ｂの動作開始タイミングを特定することが困難になる。また、セキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値を“０１”、“１０”、“１１”のいずれかに設定することにより、ステップＳ５にて設定される可変延長時間を、システムリセット毎に異ならせる。これにより、スロットマシン１の動作開始タイミングから乱数回路５０９Ａ、５０９Ｂの動作開始タイミングを特定することは著しく困難になる。
例えばスタートスイッチ７からの検出信号ＳＳ１がオン状態になることといった所定信号の入力に基づいて、乱数回路５０９Ａで乱数生成回路５５３Ａや乱数列変更回路５５４Ａなどにより予め定められた手順で更新される乱数列ＲＳＮに含まれる数値データがハードラッチ乱数値レジスタ５５９Ａに格納されたときに、乱数ハードラッチフラグレジスタＲＨＦに格納されるハードラッチフラグデータＲＬ０ＨＦ０〜ＲＬ０ＨＦ２のビット値を“０”から“１”へと変化させる。そして、対応するハードラッチ選択レジスタＲＬ０ＬＳのビット番号［３］におけるビット値が“０”である場合には、数値データを格納したハードラッチ乱数値レジスタ５５９Ａに対応する乱数ラッチフラグがオン状態になることで、新たな数値データの格納が制限される。その一方で、例えばＣＰＵ５０５が図３５に示すＳｋ２１の処理を実行したときといった、乱数値の読出タイミングにてハードラッチ乱数値レジスタ５５９Ａから乱数値となる数値データが読み出されたときに、その数値データが読み出されたハードラッチ乱数値レジスタ５５９Ａに対応する乱数ラッチフラグがオフ状態になり新たな数値データの格納が許可される。これにより、所定信号の入力に基づいてハードラッチ乱数値レジスタ５５９Ａに格納された数値データは、ＣＰＵ５０５などによって読み出されるまでにノイズ等により改変されてしまうことがなく、正確な乱数値となる数値データを取得することができる。
そして、メイン制御部４１のＣＰＵ５０５などにより遊技制御の実行が開始されるときには、ハードラッチ乱数値レジスタ５５９Ａから数値データを読み出すことで、各乱数ラッチフラグをオフ状態に設定することができる。これにより、スロットマシンにおける電力供給が停止された後に電力供給が再開されたときや電源投入時などの電源電圧が不安定な状態で誤ってハードラッチ乱数値レジスタ５５９Ａに格納された数値データが、乱数値として取得されてしまうことを防止できる。
図８（Ａ）や図１１に示すセキュリティ時間設定ＫＳＥＳのビット番号［７−６］におけるビット値を“００”以外の値としたときには、システムリセットや電源投入に基づき初期設定処理が実行されるごとに所定の時間範囲で変化する可変延長時間を、セキュリティ時間に含まれる時間成分として設定する。また、図８（Ａ）や図１１に示すセキュリティ時間設定ＫＳＥＳのビット番号［５−０］におけるビット値に応じて、固定時間に加えて予め選択可能な複数の固定延長時間のいずれかを、セキュリティ時間に含まれる時間成分として設定する。これにより、スロットマシン１の電源投入やシステムリセット等による動作開始タイミングから、乱数回路５０９Ａ、５０９Ｂの動作開始タイミングや更新される数値データなどを特定することが困難になり、遊技制御処理プログラムの解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」を接続して所定タイミングで不正信号を入力することで、不正に遊技者にとって有利な遊技状態を発生させるなどの行為を、確実に防止することができる。
例えば１６ビットの乱数回路５０９Ａでは、乱数生成回路５５３Ａから出力されたカウント値順列ＲＣＮを乱数列変更回路５５４Ａが予め定められた乱数変更規則に基づいて変更することで、数値データを所定手順により所定の更新初期値から所定の更新最終値まで循環的に更新する。そして、図８（Ａ）や図１０（Ｃ）に示す１６ビット乱数初期設定第３ＫＲＬ３のビット番号［６］などにおけるビット値を“１”としたときには、乱数回路５０９Ａにて生成される乱数値となる数値データのスタート値を、システムリセット毎に変更する。８ビットの乱数回路５０９Ｂについても、同様にして乱数値のスタート値を変更できれば良い。これにより、例え乱数回路５０９Ａ、５０９Ｂの動作開始タイミングを特定することができたとしても、乱数回路５０９Ａ、５０９Ｂが備えるハードラッチ乱数値レジスタから読み出される数値データを特定することは困難になり、遊技制御処理プログラムの解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」の接続による不正信号の入力などを、確実に防止することができる。
より具体的には、フリーランカウンタ５０９Ｃなどにより、メイン制御部４１のＣＰＵ５０５における動作とは別個に初期値決定用データとなるカウント値が更新される。そして、乱数回路５０９Ａ、５０９Ｂのスタート値設定回路５５３Ｃによる設定などに基づき、フリーランカウンタ５０９Ｃのカウント値などを用いて乱数値となる数値データのスタート値が決定される。これにより、メイン制御部４１のＣＰＵ５０５における動作態様から乱数値となる数値データを特定することが困難になり、遊技制御処理プログラムの解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」の接続による不正信号の入力などを、確実に防止することができる。
メイン制御部４１が備える外部バスインタフェース５０１では、内部リソースアクセス制御回路５０１Ａにより、例えばＲＯＭ５０６の記憶データといった、メイン制御部４１の内部データにつき、ＣＰＵ５０５等の内部回路以外による外部読出が制限される。これにより、例えばＲＯＭ５０６に記憶されているゲーム制御用のユーザプログラムといった、遊技制御処理プログラムがメイン制御部４１の外部から読み出されて解析などに提供されることを防止できる。そして、遊技制御処理プログラムの解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」の接続による不正信号の入力などを、確実に防止することができる。
メイン制御部４１に内蔵または外付けされた乱数回路５０９Ａ、５０９Ｂに周波数監視回路を設け、乱数用クロック生成回路１１２から供給された乱数用クロックＲＣＫの入力状態を内部システムクロックＳＣＬＫと比較して、乱数用クロックＲＣＫにおける周波数異常が検知されたときに、内部情報レジスタＣＩＦの所定ビット番号におけるビット値を“１”に設定しても良い。そして、ＣＰＵ５０５では、例えば遊技制御メイン処理にて内部情報レジスタＣＩＦの所定ビット番号におけるビット値が“１”であると連続して判定された回数が、所定のクロック異常判定値に達したと判定されたときに、乱数回路５０９Ａ、５０９Ｂの動作状態に異常が発生したと判定しても良い。これにより、乱数用クロックＲＣＫとして不正信号を入力することによる不正行為を確実に防止することができる。
メイン制御部４１のＣＰＵ５０５は、スロットマシン１における電源供給の開始などに基づいてメイン制御部４１のシステムリセットが解除されたときに、所定の乱数値読出処理を実行することにより、ハードラッチ乱数値レジスタ５５９Ａに格納された数値データを読み出して、対応する乱数ラッチフラグをオフ状態としても良い。これにより、例えば電源投入時などの電源電圧が不安定な状態で誤ってハードラッチ乱数値レジスタ５５９Ａに格納された数値データを乱数値として取得してしまうことを防止できる。
また、図３４に示すＳｋ３にて電断フラグが設定されていると判定されたことなどに対応して、例えば電源電圧ＶＳＬといった所定電源電圧の低下が検出された後、メイン制御部４１が動作停止状態となるまでは、図３８（Ａ）に示すＳａ１０２及びＳａ１０３の処理を実行することにより、電源断信号の入力状態を繰り返し判定しても良い。そして、Ｓａ１０２にて電源断信号がオフ状態となり入力されていない旨の判定がなされたときに、ＲＯＭ５０６に記憶された制御コードの先頭から遊技制御が開始されるより前に、所定の乱数値読出処理を実行して、オン状態となっている乱数ラッチフラグをオフ状態にしても良い。これにより、例えば電源電圧ＶＳＬといった所定電源電圧の低下時などの電源電圧が不安定な状態で誤ってハードラッチ乱数値レジスタ５５９Ａに格納された数値データを乱数値として取得してしまうことを防止できる。
次に、図４６〜図４８を用いて、図３７における電断処理（メイン）のＳｍ２，Ｓｍ７，Ｓｍ１２，Ｓｍ１７において実行するデータ変換について具体的に説明する。
図４６は、ワークＲＡＭとバックアップＲＡＭとの間で（Ａ）同一のバス幅（Ｂ）異なるバス幅でデータの転送を行った場合におけるバックアップＲＡＭ内のデータの内容を示す説明図である。本実施形態においては、ワークＲＡＭにデータを展開して処理を行い、ワークＲＡＭに展開されたデータをバックアップデータとしてバックアップＲＡＭに格納している。尚、「（ｈ）」は１６進数であることを示す。
ワークＲＡＭには、各アドレスに８ビット（１バイト）のデータが１６個格納されている。例えば、アドレス「００００ｈ」〜「０００Ｆｈ」には、データ「００」「０１」・・・「０Ｆ」のデータがそれぞれに格納され、アドレス「００１０ｈ」〜「００１Ｆｈ」には、データ「１０」「１１」・・・「１Ｆ」のデータが格納されている。
図４６（Ａ）に示すように、外部メモリなどの外部デバイスに対して８ビットでのバスアクセス可能なマイクロプロセッサを用い、外部メモリであるバックアップＲＡＭにバス幅８ビット（１バイト）でアクセス可能である場合には、すなわちアクセス可能なバス幅が一致している場合には、ワークＲＡＭからバックアップＲＡＭにバックアップデータを転送すると、８ビットのバックアップデータがそのまま格納されるので、バックアップデータの欠落が起こらない。具体的には、例えば、ワークＲＡＭにおけるアドレス「００００ｈ」に格納されているデータを８ビット単位で読み出し、８ビットのバックアップデータ「００」をバックアップＲＡＭに転送すると、転送されたバックアップデータ「００」がバックアップＲＡＭの「００００ｈ」に格納されることになる。同様に、ワークＲＡＭにおけるアドレス「０００１ｈ」に格納されている８ビットのバックアップデータ「０１」をバックアップＲＡＭに転送すると、転送されたバックアップデータ「０１」がバックアップＲＡＭに格納されることになる。他のアドレスに格納されたバックアップデータについても同様に対応する各アドレスに格納される。
これに対し、図４６（Ｂ）に示すように、本実施例で示したように外部メモリなどの外部デバイスに対して３２ビットまたは１６ビットでのバスアクセスのみ可能なマイクロプロセッサを用い、外部メモリであるバックアップＲＡＭにバス幅８ビット（１バイト）でアクセス可能である場合には、すなわちアクセス可能なバス幅が一致していない場合には、ワークＲＡＭから１６ビット単位でデータを読み出してバックアップＲＡＭにデータを転送すると、ワークＲＡＭから転送した上位８ビットのデータが欠落してしまい、１６ビットのデータ全てを転送することができない。具体的には、例えば、ワークＲＡＭにおけるアドレス「００００ｈ」及び「０００１ｈ」に格納されている１６ビットのバックアップデータ「０００１」をバックアップＲＡＭに転送すると、上位８ビットのデータ「０１」が欠落して下位８ビットのデータ「００」のみがバックアップＲＡＭの「００００ｈ」に格納されることになる。同様に、ワークＲＡＭにおけるアドレス「０００２ｈ」及び「０００３ｈ」に格納されている１６ビットのバックアップデータ「０２０３」をバックアップＲＡＭに転送すると、上位８ビットのデータ「０３」が欠落して下位８ビットのデータ「０２」のみがバックアップＲＡＭの「０００２ｈ」に格納されることになる。すなわち、１６ビットのバックアップデータの上位８ビットが欠落して、バックアップＲＡＭの偶数アドレスにのみバックアップデータが格納される。
よって、ワークＲＡＭとバックアップＲＡＭのデータバスのバス幅が一致していない場合にもデータの欠落が起こることのないように、本発明では、図３７における電断処理（メイン）のＳｍ２，Ｓｍ７，Ｓｍ１２，Ｓｍ１７においてデータ変換を行っている。
まず、図４７（Ａ）を用いて、マイクロプロセッサ側がアクセスしようとするバス幅とバックアップＲＡＭ側でアクセス可能なバス幅が一致しておらず、上位１バイトのデータが欠落する場合について説明する。例えば、図３７の電断処理（メイン）のＳｍ３，Ｓｍ８，Ｓｍ１３，Ｓｍ１８でワークＲＡＭからバックアップＲＡＭにデータを格納する場合において、１６ビットのバックアップデータである「１２３４」をバックアップＲＡＭに転送したとする。この場合には、図４６で説明したように上位８ビットのデータ「３４」が欠落して格納される。このため、図３１のＳａ２４において復帰処理を行うときに、バックアップＲＡＭからバックアップデータを読み出すと上位８ビットのデータ「３４」が欠落し、下位１バイトのデータ「１２」のみがワークＲＡＭに格納される。しかしながら、これでは、電断前の状態に復帰させることができない。
よって、図４７（Ｂ）に示すように、本実施形態では、ワークＲＡＭからバックアップＲＡＭにデータを転送するときに、図３７における電断処理（メイン）のＳｍ２，Ｓｍ７，Ｓｍ１２，Ｓｍ１７においてデータ変換を行っている。
具体的には、例えば、１６ビットデータである「１２３４（Ｈ）」を２つのデータに変換している。１つ目のデータについては、ワークＲＡＭから読み出したデータ「１２３４（Ｈ）」をそのままマスク値「００ＦＦ（Ｈ）」でマスキングを行い、「００３４（Ｈ）」に変換する。また、２つ目のデータについては、ワークＲＡＭから読み出したデータについて８ビット分シフト処理を施した上でマスク値「００ＦＦ（Ｈ）」でマスキングを行い、「００１２（Ｈ）」に変換する。これにより、ワークＲＡＭから１６ビットのバックアップデータ「１２３４（Ｈ）」を読み出してデータ変換を行うと、「００１２（Ｈ）」と「００３４（Ｈ）」とからなる２つの１６ビットのデータで構成された合計３２ビット（４バイト）のバックアップデータが作成される。そして、２つの１６ビットのバックアップデータのそれぞれを順次にバックアップＲＡＭに書き込むと、前述したように、上位８ビットのデータ「００」は欠落するので、一方のバックアップデータ「００１２」のうち下位の８ビットのデータである「１２」がバックアップＲＡＭに格納される。同じく、他方のバックアップデータ「００３４」のうち下位の１バイトのデータである「３４」がバックアップＲＡＭに格納される。これにより、１６ビットのバックアップデータ「１２３４」を、８ビットのバス幅のデータバスを用いて転送しても、データを欠落させることなくバックアップＲＡＭに格納することができる。
また、Ｓａ２９の処理において復帰処理を行うときには逆のデータ変換処理を行う。具体的には、バックアップＲＡＭからは８ビット単位のデータしか読み込めないのであるから、データ「１２（Ｈ）」とデータ「３４（Ｈ）」とを順次読み出し、それらを合成してデータ「１２３４（Ｈ）」を復元して、その復元したデータをワークＲＡＭに格納される。
次に、図４８を用いて、図３７における電断処理（メイン）のＳｍ２，Ｓｍ７，Ｓｍ１２，Ｓｍ１７におけるデータ変換を実行してワークＲＡＭからバックアップＲＡＭにデータを格納したときのバックアップＲＡＭでのデータの格納状態を説明する。
先に説明したように、例えば、ワークＲＡＭにおけるアドレス「００００ｈ」及び「０００１ｈ」に格納されている１６ビットのバックアップデータ「０００１」をデータ変換して、合計３２ビットのバックアップデータである「００００」と「０００１」とを作成する。そして、これをバックアップＲＡＭに転送すると、変換時に付加した上位８ビットのデータ「００」が欠落して下位８ビットのデータ「００」及び「０１」のみがバックアップＲＡＭに格納されることになる。上位８ビットのデータ（データ変換時に付加したデータ「００」）が欠落すると、奇数アドレス「＋０００１ｈ」及び「＋０００３ｈ」にはデータが格納されないため、転送した１６ビットのデータ「００００」のうち下位８ビットのデータ「００」が偶数アドレス「＋００００ｈ」に格納され、続いて転送した１６ビットのデータ「０００１」のうち下位８ビットのデータ「０１」が偶数アドレス「＋０００２ｈ」に格納される。このように、他のデータについてもデータ変換を行ってデータを転送すると、同様にバックアップＲＡＭの偶数アドレスにデータが格納されていく。
本実施例においてメイン制御部４１は、外部メモリとしてＳＲＡＭ５０が接続されており、このＳＲＡＭ５０がバックアップＲＡＭとして用いられている。このようにメイン制御部４１の内蔵メモリではなく、外部メモリをバックアップＲＡＭとして用いた構成の場合には、停電時のように供給電圧の不安定な状態においてはＣＰＵ側でＲＡＭへのアクセスを禁止しても、ＲＡＭを指定するチップセレクト信号やＲＡＭへの書込のタイミングを示すＷＲ信号が出力されてしまう現象が起こることがあり、これらの信号が偶然一致した場合に、外部メモリのデータが書き換わってしまうという不具合が生じることがあった。
これに対して本実施例では、電断時においてメイン制御部４１のＣＰＵ５０５が停止する電圧（ＣＰＵ５０５に対するリセット信号が出力される電圧）が、メイン制御部４１からの信号の入出力制御が行われるＩ／Ｏポート４１ｄが停止する電圧（Ｉ／Ｏポートに対するリセット信号が出力される電圧）よりも低く設定されており、メイン制御部４１のＣＰＵ５０５よりも先にＩ／Ｏポート４１ｄが先に動作を停止するハードウェア構成として、ＣＰＵ５０５の動作停止後に、Ｉ／Ｏポート４１ｄが動作しないようにすることで、ＳＲＡＭを指定するチップセレクト信号やＳＲＡＭへの書込のタイミングを示すＷＲ信号が出力されてしまう現象が起こることを防止し、外部メモリのデータが書き換わってしまうことを防止するようになっている。
また、ＣＰＵ５０５の駆動電圧は、ＳＲＡＭ５０以外にも、同一基板上に実装されたその他のデバイス（ＬＥＤの駆動回路や液晶の駆動回路など）にも用いられることから、他のデバイスの電力の使用状況如何によって電断時に電圧が低下する速度が安定しないことがあり、上記のようにメイン制御部４１のＣＰＵ５０５よりも先にＩ／Ｏポート４１ｄが先に動作を停止するハードウェア構成を採用しても、Ｉ／Ｏポート４１ｄが動作を停止する前に、ＣＰＵ５０５の動作が停止することが確認おり、このような場合には、ＳＲＡＭを指定するチップセレクト信号やＳＲＡＭへの書込のタイミングを示すＷＲ信号が出力されてしまう可能性が残り、外部メモリのデータが書き換わってしまう虞がある。
このため本実施例では、停電時においてバックアップデータをバックアップＲＡＭに格納した後、バックアップＲＡＭに接続されているＣＳ信号線が接続された汎用端子に対応する汎用ポートの設定を入力ポートに設定することで、バックアップＲＡＭに対するチップセレクト信号の出力機能を強制的に無効化し、バックアップＲＡＭへのデータの書き込みをソフトウェア的にも無効化するようになっており、停電時のように電圧の不安定な状態において、バックアップＲＡＭのデータが書き換わってしまうことをさらに確実に防止できる。
尚、本実施例では、メイン制御部４１と同一の基板上にバックアップＲＡＭが実装されている構成について説明しているが、メイン制御部４１と別個の基板上にバックアップＲＡＭが実行されている構成であっても、上述のようにバックアップＲＡＭに対するチップセレクト信号の出力機能を強制的に無効化することで、停電時のように電圧の不安定な状態において、バックアップＲＡＭのデータが書き換わってしまうことを確実に防止できる。
また、本実施例では、メイン制御部４１の起動後、内蔵デバイスの設定や他の内蔵レジスタの設定の後、バックアップデータが正常か否かの判定を行う前の段階で、ＳＲＡＭ５０に接続されているＣＳ信号線が接続された汎用端子に対応する汎用ポートの設定を出力ポートに設定することで、ＳＲＡＭ５０のチップセレクト信号の出力を有効化するようになっており、ＳＲＡＭ５０に記憶されているバックアップデータに基づいて復帰可能か否かの判定を行うまでは、ＳＲＡＭ５０へチップセレクト信号を出力する機能が無効化されているので、電力供給が開始した後の不安定な状態においてＳＲＡＭ５０のデータが書き換わってしまうことを防止できる。
以上、本発明の実施例を図面により説明してきたが、本発明はこの実施例に限定されるものではなく、本発明の主旨を逸脱しない範囲における変更や追加があっても本発明に含まれることは言うまでもない。
上記の実施例では、図２９に示すＳａ５の処理によりウォッチドッグタイマ５２０を起動してタイムアウトの発生によるリセット動作を有効化するとともに、図３７に示すＳｍ２３の処理によりウォッチドッグタイマ５２０を起動してタイムアウトの発生によるリセット動作を有効化するものとして説明した。これに対して、Ｓａ２６の処理とＳｍ２３の処理のうち、いずれか一方の処理によりウォッチドッグタイマ５２０を起動してタイムアウトの発生によるリセット動作を有効化するが、他方の処理は実行されないものであっても良い。
ウォッチドッグタイマ５２０にてタイムアウトが発生したことによりリセット動作が行われたときには、ハードラッチ乱数値レジスタ５５９Ａから数値データを読み出して、各乱数ラッチフラグをオフ状態に設定するための処理が実行されても良い。これにより、例えばスロットマシン１において電力供給が瞬停したときに電源電圧が不安定な状態で誤ってハードラッチ乱数値レジスタ５５９Ａに格納された数値データが、乱数値として取得されてしまうことを防止できる。
図２８のＳ２のステップにて設定される固定延長時間は、例えばＲＯＭ５０６に記憶されたユーザプログラムにおける設定などにより、システムリセット毎に複数の固定延長時間のいずれかに決定するようにしても良い。この場合には、Ｓ２のステップにて設定される固定延長時間がいずれも、Ｓ５のステップにて設定可能な最長の可変延長時間に比べて、長くなるように定義しておく。そして、Ｓ２のステップでは大まかな延長時間を決定した後、Ｓ５のステップでは詳細な延長時間を決定すれば良い。これにより、スロットマシン１の電源投入時やシステムリセット時にセキュリティモードとなるセキュリティ時間を、システムリセット毎に大きく変化させることが可能になり、スロットマシン１の動作開始タイミングから乱数回路５０９Ａ、５０９Ｂの動作開始タイミングや更新される数値データなどを特定することが、より困難になる。
また、固定時間に加算される固定延長時間などは、メイン制御部４１を構成するチップ毎に付与されるＩＤナンバーを用いて決定されるようにしても良い。一例として、ＩＤナンバーに所定のスクランブル処理を施す演算や、ＩＤナンバーを用いた加算・減算・乗算・除算などの演算の一部または全部を実行して、算出された値に対応して延長時間を設定しても良い。この場合には、例えばシステムリセット毎に延長時間を決定するために用いる演算式を変更することなどにより、システムリセット毎に延長時間がランダムに決定されるようにしても良い。さらに、例えばＩＤナンバーを用いて延長時間を決定するための演算式をシステムリセット時に格納したフリーランカウンタのカウント値に対応して決定するといったように、フリーランカウンタのカウント値と、ＩＤナンバーとを組み合わせて使用することなどにより、システムリセット毎に延長時間がランダムに決定されるようにしても良い。また、乱数回路５０９Ａ、５０９Ｂにて生成される乱数のスタート値をシステムリセット毎に変更する場合にも、フリーランカウンタのカウント値と、ＩＤナンバーとを組み合わせて使用することなどにより、乱数のスタート値を決定しても良い。
メイン制御部４１のＣＰＵ５０５に供給されるクロック信号と、乱数回路５０９Ａ、５０９Ｂに供給されるクロック信号は、共通のクロック生成回路に含まれる１つの発振器により生成された発振信号を用いて、生成されるようにしても良い。この場合には、例えば乱数用クロックＲＣＫと制御用クロックＣＣＬＫをそれぞれ生成するための分周器などを設け、ラッチ用クロックと制御用クロックＣＣＬＫあるいは内部システムクロックＳＣＬＫとの同期が生じにくくなるように、各分周器における分周比などを設定すれば良い。制御用クロック生成回路１１１と乱数用クロック生成回路１１２とは、その一部または全部が、メイン制御部４１の内部に設けられても良いし、メイン制御部４１の外部に設けられても良い。
乱数更新クロックＲＧＫやラッチ用クロックとなる発振信号は、例えば乱数用クロック生成回路１１２といった、乱数回路５０９Ａ、５０９Ｂの外部において生成されるようにしても良い。あるいは、乱数回路５０９Ａ、５０９Ｂの内部にて、乱数更新クロックＲＧＫを生成するための回路と、ラッチ用クロックＲＣ０を生成するための回路とを、別個に設けるようにしても良い。一例として、クロック用フリップフロップと同様のフリップフロップにより乱数更新クロックＲＧＫを生成する一方で、乱数更新クロックＲＧＫの信号状態を反転させる反転回路を設け、その反転回路から出力される信号を、ラッチ用クロックとして用いるようにしても良い。
ＲＯＭ５０６の外部読出などを制限する場合には、例えばメイン制御部４１にてＲＯＭ５０６の記憶データを外部読出するための接続端子などを、スロットマシン１の提供者において外部装置が接続不能に封止されても良い。
また、上記の実施例では、スロットマシンとして、メダル並びにクレジットを用いて賭数を設定するスロットマシンを例に挙げて説明したが、これに限定されることなく、例えば、遊技球を遊技媒体として用いるパチンコ遊技機や、遊技球を用いて賭数を設定するスロットマシン、クレジットのみを使用して賭数を設定する完全クレジット式のスロットマシンに上記の実施例で示した構成を適用して、請求項１に係る発明を実現することが可能である。尚、スロットマシンにおいて遊技球を遊技媒体として用いる場合は、例えば、メダル１枚分を遊技球５個分に対応させた場合に、上記の実施例で賭数として３を設定する場合は、１５個の遊技球を用いて賭数を設定するものに相当する。
尚、本発明のスロットマシンは、メダル及び遊技球などの複数種類の遊技媒体のうちのいずれか１種類のみを用いるものに限定されるものでなく、例えばメダル及び遊技球などの複数種類の遊技媒体を併用できるものであっても良い。すなわち、メダル及び遊技球などの複数種類の遊技媒体のいずれを用いても賭数を設定してゲームを行うことが可能であり、かつ入賞の発生によってメダル及び遊技球などの複数種類の遊技媒体のいずれをも払い出し得るスロットマシンも本発明のスロットマシンに含まれるものである。
また、上記の実施例では、遊技制御プログラムを内部抽選制御モジュール、入出力制御モジュール、リール回転制御モジュール、払出制御モジュールの４つのプログラムモジュールで構成したが、本実施例に限らず、上記４つのうちの少なくともいずれか１つのプログラムモジュールで遊技制御プログラムをモジュール構造としたスロットマシンや上記４つのうちの少なくともいずれか１つと上記４つのプログラムモジュール以外のプログラムモジュールで遊技制御プログラムをモジュール構造としたスロットマシンに上記の実施形態で示した構成を適用しても良い。
また、上記の実施例では、電断処理（メイン）において、内部抽選制御モジュール、入出力制御モジュール、リール回転制御モジュール、払出制御モジュールの順にバックアップ処理を行ったが、本実施例に限らず、バックアップ処理の順序が上記の実施形態と異なるスロットマシンに上記の実施形態で示した構成を適用しても良い。
また、上記の実施例では、プログラムモジュール毎に、該プログラムモジュールで用いられるデータを用いて、バックアップデータが正常であるか否かを判定するためのチェックデータを作成する（図３７におけるＳｍ４，Ｓｍ９，Ｓｍ１４，Ｓｍ１９の部分）。
よって、複数のプログラムモジュールで構成したプログラム構造にしてバックアップ処理を機種に関わらない共通の方法で行ってもプログラムの開発工数を削減することができる。
また、上記の実施例では、プログラムモジュール毎に、該プログラムモジュールで用いられるデータにもとづくバックアップデータが正常か否かを判定し、全てのバックアップデータが正常であると判定したことを条件として、バックアップデータにもとづいて復帰処理を行う（図２９におけるＳａ１５，Ｓａ１９，Ｓａ２３，Ｓａ２７の部分）。よって、バックアップデータのデータ作成領域の開始アドレスがプログラムモジュール毎に異なるように開始アドレスを指定しても、確実に復帰処理を行うことができる。
尚、上記の実施例では、起動処理（メイン）において、各プログラムモジュールのチェックサムが全て一致したことを条件に電断前の状態に復帰させたが、本実施例に限らず、チェックサムが一致したプログラムモジュールと、チェックサムが一致しないプログラムモジュールとがある場合には、チェックサムが一致したプログラムモジュールに係る機能についてのみ電断前の状態に復帰させる、あるいは、全ての機能について電断前の状態に復帰させるスロットマシンに上記の実施形態で示した構成を適用しても良い。
また、上記の実施例では、いずれのプログラムモジュールで用いられるデータにもとづくバックアップデータであるかにかかわらず、共通のデータ変換処理を施してバックアップデータをバックアップＲＡＭに格納する（図３７におけるＳｍ２，Ｓｍ７，Ｓｍ１２，Ｓｍ１７の部分おいて、図４６で示すデータ変換を行う部分）。よって、プログラムの開発工数を削減することができる。
尚、上記の実施例では、８ビットのデータを付加するデータ変換を行ったが、本実施例に限らず、他の方法でデータ変換処理を行うスロットマシンに上記の実施形態で示した構成を適用しても良い。
スロットマシン１は、メダル並びにクレジットを使用してゲームを実施可能なものに限らず、例えばパチンコ球を用いてゲームを行うスロットマシンや、メダルが外部に排出されることなくクレジットを使用して遊技可能な完全クレジット式のスロットマシン、可変表示装置が図柄を示す画像の表示を行う画像式のスロットマシンなどにも適用することができる。
スロットマシン１が備える構成や機能の一部または全部を実現するためのプログラムやデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラムやデータの一部または全部は、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。
以上説明したように、上記の実施例におけるスロットマシン１などのスロットマシンでは、ＲＯＭ５０６のプログラム管理エリアに記憶されるリセット設定ＫＲＥＳのビット番号［６］におけるビット値を“１”に設定することで、ユーザプログラム（ソフトウェア）でウォッチドッグタイマ５２０の起動と停止とを切替可能にする。メイン制御部４１のＣＰＵ５０５は、図３４に示すＳｋ３の処理にて電断フラグが設定されていると判定したときに、図３７に示す電断処理（メイン）を実行した後に無限ループ処理を繰返し実行する待機状態に移行させるとともに、電断処理（メイン）の実行に伴うＳｍ２３の処理にて、ウォッチドッグタイマ５２０を起動させてタイムアウトの発生によるリセット動作を有効化する。このように、電源断信号がオン状態であると判定されてからウォッチドッグタイマ５２０を起動させることで、スロットマシン１における遊技の進行を制御するときにはウォッチドッグタイマ５２０における監視時間の計測を定期的にクリア（初期化）してリスタートさせる必要がない。これにより、遊技の進行を制御するための制御負担を軽減しつつ、スロットマシン１などのスロットマシンにおける電力供給の瞬体から適切に復旧させることができる。
また、メイン制御部４１のＣＰＵ５０５は、スロットマシン１における電力供給が開始されたときに、図２９に示すＳａ４の処理によりＲＡＭ５０７へのアクセスが許可されるより先に、Ｓａ４の処理により電源断信号がオン状態であるか否かを判定する。このとき電源断信号がオン状態であると判定された場合には、無限ループ処理を繰返し実行する待機状態に移行させることに伴うＳａ５の処理にて、ウォッチドッグタイマ５２０を起動させてタイムアウトの発生によるリセット動作を有効化する。このように、電力供給の開始時やリセット動作の実行時に電源断信号がオン状態であると判定されてからウォッチドッグタイマ５２０を起動させることで、スロットマシン１における遊技の進行を制御するときにはウォッチドッグタイマ５２０における監視時間の計測を定期的にクリア（初期化）してリスタートさせる必要がない。これにより、遊技の進行を制御するための制御負担を軽減しつつ、スロットマシン１などのスロットマシンにおける電力供給の瞬停から適切に復旧させることができる。
例えば図９（Ｂ）に示すリセット設定ＫＲＥＳにおいて、ビット番号［５−４］及びビット番号［３−０］におけるビット値を設定することにより、ウォッチドッグタイマ５２０により計測される監視時間は、予め定められた複数種類のうちから設定することができる。こうしたリセット設定ＫＲＥＳのビット番号［５−４］におけるビット値が“１１”でビット番号［３−０］におけるビット値が“１１１１”となるように設定することで、監視時間となるタイムアウト時間として設定可能な最長時間を設定する。これにより、例えばスロットマシン１における電源スイッチの切断等により電力供給が所定期間にわたり完全に停止したときには、タイムアウトの発生によるリセット動作が行われないように制限することで、誤ってリセットされてしまうことを防止しつつ、スロットマシン１などのスロットマシンにおける電力供給の瞬停から適切に復旧させることができる。
図２９に示すＳａ５の処理や図３７に示すＳｍ２３の処理では、図３８（Ｂ）に示すような処理が実行されることで、直前のリセット要因がウォッチドッグタイマ５２０のタイムアウトによるものであると判定されたときには、ウォッチドッグタイマ５２０を停止させてタイムアウトの発生によるリセット動作を無効化しても良い。これにより、スロットマシン１などのスロットマシンにおける電源電圧の安定が確認できないために不用意なリセット動作が繰返し実行されてしまうことを防止しつつ、スロットマシンにおける電力供給の瞬停から適切に復旧させることができる。
メイン制御部４１のＣＰＵ５０５は、ＷＤＴクリアレジスタＷＣＬに「５５Ｈ」と「ＡＡＨ」という値が異なるＷＤＴクリアデータを順次に書き込むことで、ウォッチドッグタイマ５２０における監視時間となるタイムアウト時間の計測をクリア（初期化）してリスタート（再開）させる。これにより、スロットマシン１などのスロットマシンにおいて電力供給が瞬停するときに、ノイズ等により誤って監視時間の計測が初期化されてしまうことを防止して、スロットマシンにおける電力供給の瞬停から適切に復旧させることができる。
１ スロットマシン
２Ｌ、２Ｃ、２Ｒ リール
６ ＭＡＸＢＥＴスイッチ
７ スタートスイッチ
８Ｌ、８Ｃ、８Ｒ ストップスイッチ
４１ メイン制御部
９１ サブ制御部
３０１ 変圧回路
３０２ 直流電圧生成回路
３０３ 電源監視回路
３０４ クリアスイッチ
５０１ 外部バスインタフェース
５０１Ａ 内部リソースアクセス制限回路
５０２ クロック回路
５０３ 固有情報記憶回路
５０４Ａ リセットコントローラ
５０４Ｂ 割り込みコントローラ
５０５ ＣＰＵ
５０６ ＲＯＭ
５０６Ａ セキュリティチェックプログラム
５０７ ＲＡＭ
５０８ タイマ回路
５０９Ａ、５０９Ｂ 乱数回路
５１０ ＰＩＰ
５１１ シリアル通信回路
５１２ アドレスデコード回路
５２０ ウォッチドッグタイマ
５３３ ＷＤＴ制御回路
５３５ カウントクロック生成回路
５３６ １６ビットアップカウンタ
５３７ 出力制御回路
５５１ 乱数更新クロック選択回路
５５３Ａ 乱数生成回路
５５３Ｂ 乱数起動設定回路
５５３Ｃ スタート値設定回路
５５４Ａ 乱数列変更回路
５５４Ｂ 乱数列変更設定回路
５５５ 最大値比較回路
５５８Ａ ハードラッチセレクタ
５５９Ａ ハードラッチ乱数値レジスタ
５５９Ｓ ソフトラッチ乱数値レジスタ

Claims (2)

  1. 各々が識別可能な複数種類の識別情報を変動表示可能な可変表示部を備え、
    前記可変表示部を変動表示した後、前記可変表示部の変動表示を停止することで表示結果を導出し、該表示結果に応じて入賞が発生可能なスロットマシンにおいて、
    遊技の制御を行う遊技制御手段と、
    前記スロットマシンの電源状態を監視し、スロットマシンへの電力の供給停止にかかわる電断条件が成立したことを検出する電源監視手段と、
    予め定められた監視時間を計測するための計時手段を有し、該計時手段により該監視時間が経過したことが計測されたときに、前記遊技制御手段をリセットするリセット手段とを備え、
    前記遊技制御手段は、
    数値データを更新する数値データ更新手段と、
    前記数値データ更新手段によって更新された数値データを乱数値として抽出する乱数抽出手段と、
    前記乱数抽出手段が抽出した数値データを用いて遊技に関連する決定を行う遊技関連決定手段と、
    前記可変表示部に特定表示結果が導出されたときに遊技者にとって有利な価値を付与する価値付与手段と、
    前記数値データに関連する異常を検出する数値データ異常検出手段と、
    前記数値データに関連する異常以外の特定異常を検出する特定異常検出手段と、
    ゲームの開始後該ゲームが終了するまでの期間において前記数値データ異常検出手段が前記数値データに関連する異常を検出したときに、当該ゲーム以降のゲームにおいて前記価値付与手段による価値の付与を禁止する価値付与禁止手段と、
    を含み、
    前記特定異常検出手段は、前記数値データ異常検出手段により前記数値データに関連する異常が検出された後も前記特定異常の監視を継続し、
    前記リセット手段は、
    動作設定用の記憶領域に前記リセット手段の動作を有効化する旨を示す有効化データが前記遊技制御手段により書き込まれることにより動作が有効化され、
    動作が有効化されているときに、初期化用の記憶領域に前記計時手段を初期化する旨を示す初期化データが前記遊技制御手段により書き込まれることにより前記計時手段を初期化し、
    前記遊技制御手段は、前記電源監視手段により電断条件の成立が検出されることで電力供給停止時処理を実行した後にスロットマシンの制御を実行しない待機状態に移行させる電断時制御手段を含み、
    前記電断時制御手段は、前記待機状態への移行にあたり前記リセット手段の前記動作設定用の記憶領域に前記有効化データを書き込み、前記待機状態に移行させた後は前記計時手段の初期化が実行されないように前記リセット手段の前記初期化用の記憶領域に前記初期化データを書き込まない、
    ことを特徴とするスロットマシン。
  2. 各々が識別可能な複数種類の識別情報を変動表示可能な可変表示部を備え、
    前記可変表示部を変動表示した後、前記可変表示部の変動表示を停止することで表示結果を導出し、該表示結果に応じて入賞が発生可能なスロットマシンにおいて、
    遊技の制御を行う遊技制御手段と、
    前記スロットマシンの電源状態を監視し、スロットマシンへの電力の供給停止にかかわる電断条件が成立したことを検出する電源監視手段と、
    予め定められた監視時間を計測するための計時手段を有し、該計時手段により該監視時間が経過したことが計測されたときに、前記遊技制御手段をリセットするリセット手段とを備え、
    前記遊技制御手段は、
    数値データを更新する数値データ更新手段と、
    前記数値データ更新手段によって更新された数値データを乱数値として抽出する乱数抽出手段と、
    前記乱数抽出手段が抽出した数値データを用いて遊技に関連する決定を行う遊技関連決定手段と、
    前記数値データに関連する異常を検出する数値データ異常検出手段と、
    前記数値データに関連する異常以外の特定異常を検出する特定異常検出手段と、
    ゲームの開始後該ゲームが終了するまでの期間において前記数値データ異常検出手段が前記数値データに関連する異常を検出したときに、該異常を検出したタイミング以降のタイミングにおいてゲームの進行を不能化する不能化手段と、
    を含み、
    前記特定異常検出手段は、前記数値データ異常検出手段により前記数値データに関連する異常が検出された後も前記特定異常の監視を継続し、
    前記リセット手段は、
    動作設定用の記憶領域に前記リセット手段の動作を有効化する旨を示す有効化データが前記遊技制御手段により書き込まれることにより動作が有効化され、
    動作が有効化されているときに、初期化用の記憶領域に前記計時手段を初期化する旨を示す初期化データが前記遊技制御手段により書き込まれることにより前記計時手段を初期化し、
    前記遊技制御手段は、前記電源監視手段により電断条件の成立が検出されることで電力供給停止時処理を実行した後にスロットマシンの制御を実行しない待機状態に移行させる電断時制御手段を含み、
    前記電断時制御手段は、前記待機状態への移行にあたり前記リセット手段の前記動作設定用の記憶領域に前記有効化データを書き込み、前記待機状態に移行させた後は前記計時手段の初期化が実行されないように前記リセット手段の前記初期化用の記憶領域に前記初期化データを書き込まない、
    ことを特徴とするスロットマシン。
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