JP6233012B2

JP6233012B2 - Semiconductor device

Info

Publication number: JP6233012B2
Application number: JP2013269100A
Authority: JP
Inventors: 路子小山; 英幸久保田
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2013-12-26
Filing date: 2013-12-26
Publication date: 2017-11-22
Anticipated expiration: 2033-12-26
Also published as: JP2015126070A

Description

本発明は、パワーＭＯＳＦＥＴとその起動回路とが同一半導体基板上に形成された半導体装置の構造に関する。 The present invention relates to a structure of a semiconductor device in which a power MOSFET and a starting circuit thereof are formed on the same semiconductor substrate.

高出力電力をスイッチング動作するパワーＭＯＳＦＥＴとして、高耐圧のＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造の素子（以下、ＬＤＭＯＳ）が用いられている。こうしたＬＤＭＯＳ構造の素子を用いる際には、特許文献１に記載されるように、ＪＦＥＴ（ＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と組み合わせることにより、消費電力の小さな動作が可能となる。このため、同一半導体基板（半導体チップ）において、ＬＤＭＯＳとＪＦＥＴの両方が形成され、これらが接続された構造の半導体装置が好ましく用いられる。 A high breakdown voltage LDMOS (Laterally Diffused Metal Oxide Semiconductor) structure element (hereinafter referred to as LDMOS) is used as a power MOSFET that performs switching operation of high output power. When such an LDMOS structure element is used, an operation with low power consumption is possible by combining with a JFET (Junction Field Effect Transistor) as described in Patent Document 1. Therefore, a semiconductor device in which both LDMOS and JFET are formed on the same semiconductor substrate (semiconductor chip) and these are connected is preferably used.

しかしながら、高耐圧のＬＤＭＯＳと高耐圧のＪＦＥＴは、共に大面積を要するために、これらの両方を同一の半導体基板に形成した場合には、チップ面積が大きくなる。特許文献１に記載の技術においては、ｎ型エピタキシャル層をＬＤＭＯＳのドレイン領域とし、ドレイン電極を中央に配し、ゲート電極、ソース電極、ボディ電極をドレイン電極の外側に順次環状に形成し、その外側に素子分離領域となる環状のｐ型領域を形成している。このｐ型領域を用いてＪＦＥＴを構成し、ＬＤＭＯＳと組み合わせた構造が、特許文献１に記載されている。ここで形成された構造には、図６に示されるように、ＬＤＭＯＳ５１とＪＦＥＴ５２が形成されている。 However, since both the high breakdown voltage LDMOS and the high breakdown voltage JFET require a large area, when both are formed on the same semiconductor substrate, the chip area becomes large. In the technique described in Patent Document 1, an n-type epitaxial layer is used as a drain region of an LDMOS, a drain electrode is arranged at the center, and a gate electrode, a source electrode, and a body electrode are sequentially formed outside the drain electrode, An annular p-type region serving as an element isolation region is formed outside. Patent Document 1 discloses a structure in which a JFET is configured using this p-type region and combined with an LDMOS. In the structure formed here, an LDMOS 51 and a JFET 52 are formed as shown in FIG.

特許文献１においては、特に、第２の参考例として、ＪＦＥＴ５２をこのｐ型領域の内側に形成することによって、素子面積を大きくすることなく、ＪＦＥＴ５２の駆動電流を大きくする構造が記載されている。図７（ａ）は、この構造における半導体基板表面の不純物層の平面構造を示し、図７（ｂ）は、この構造における電極の平面構造を示している。図８は、この平面構造におけるＸ−Ｘ方向の断面図である。図７（ａ）においては、半導体基板表面のｎ層、ｎ^＋層（高濃度のｎ型層）、ｐ層、ｐ^＋層（高濃度のｐ型層）がハッチングで区分されている。図７（ｂ）には、便宜上、最外部の素子分離領域（ｐ層）も記載されている。 In Patent Document 1, as a second reference example, a structure in which the drive current of the JFET 52 is increased without increasing the element area by forming the JFET 52 inside the p-type region is described. . FIG. 7A shows the planar structure of the impurity layer on the surface of the semiconductor substrate in this structure, and FIG. 7B shows the planar structure of the electrode in this structure. FIG. 8 is a cross-sectional view in the XX direction in this planar structure. In FIG. 7A, the n layer, the n ⁺ layer (high concentration n-type layer), the p layer, and the p ⁺ layer (high concentration p type layer) on the surface of the semiconductor substrate are divided by hatching. FIG. 7B also shows the outermost element isolation region (p layer) for convenience.

この構造においては、ｐ型（第１導電型）のｐ型半導体基板（第１半導体層）１１上にエピタキシャル成長によって形成されたｎ型（第２導電型）のエピタキシャル層（第２半導体層）１２が形成された半導体基板が用いられ、エピタキシャル層１２の中央部が、ＬＤＭＯＳ５１とＪＦＥＴ５２の共通のドレイン領域として使用される。エピタキシャル層１２表面の最外周には環状のｐ型の素子分離領域１３が形成される。素子分離領域１３は、エピタキシャル層１２の表面側からｐ型半導体基板１１に達するように深く形成される。エピタキシャル層１２の中央部表面においては、高濃度ｎ型層であるドレイン引出領域１４が形成され、ドレイン電極１４１がこれに接続されている。ドレイン引出領域１４直下部のエピタキシャル層１２が実質的なドレイン領域となるため、平面視においては、ドレイン領域はドレイン引出領域１４と等しい。ドレイン引出領域１４の外側には、厚く形成されたフィールド酸化膜１８が形成されている。フィールド酸化膜１８の外側には、ｐ型のボディ領域１５が形成され、ボディ領域１５の中には、内側においてｎ型の第１ソース領域１６が、外側に高濃度のｐ型であるボディ引出領域１７が、それぞれ形成されており、第１ソース領域１６には第１ソース電極１６１が接続され、ボディ引出領域１７にはボディ電極１７１が接続されている。また、ボディ領域１５における第１ソース領域１６よりも内側には、薄いゲート酸化膜１９が形成されており、フィールド酸化膜１８上から第１ソース領域１６にかけてゲート電極２０が形成されている。 In this structure, an n-type (second conductivity type) epitaxial layer (second semiconductor layer) 12 formed by epitaxial growth on a p-type (first conductivity type) p-type semiconductor substrate (first semiconductor layer) 11. Is used, and the central portion of the epitaxial layer 12 is used as a common drain region for the LDMOS 51 and the JFET 52. An annular p-type element isolation region 13 is formed on the outermost periphery of the surface of the epitaxial layer 12. The element isolation region 13 is formed deep so as to reach the p-type semiconductor substrate 11 from the surface side of the epitaxial layer 12. On the surface of the central portion of the epitaxial layer 12, a drain extraction region 14 that is a high-concentration n-type layer is formed, and a drain electrode 141 is connected thereto. Since the epitaxial layer 12 immediately below the drain extraction region 14 becomes a substantial drain region, the drain region is equal to the drain extraction region 14 in plan view. A thick field oxide film 18 is formed outside the drain extraction region 14. A p-type body region 15 is formed outside the field oxide film 18. Inside the body region 15, an n-type first source region 16 is formed inside, and a body lead having a high concentration p-type is formed outside. A region 17 is formed, and a first source electrode 161 is connected to the first source region 16, and a body electrode 171 is connected to the body extraction region 17. A thin gate oxide film 19 is formed inside the body region 15 from the first source region 16, and a gate electrode 20 is formed from the field oxide film 18 to the first source region 16.

ボディ領域１５と素子分離領域１３の間には、高濃度のｎ型である第２ソース引出領域（第２ソース領域）２３が形成され、第２ソース引出領域２３には第２ソース引出電極２３１が接続される。ここで、ドレイン引出領域１４、ボディ領域１５、第１ソース領域１６、ボディ引出領域１７、第２ソース引出領域２３は、いずれも素子分離領域１３と同様に環状に形成される。また、上記の半導体基板の表面側においては、ドレイン電極１４１、ソース電極１６１、ボディ電極１７１、ゲート電極２０、第２ソース引出電極２３１が接触しないように、絶縁膜２１１が形成される。なお、特許文献１には、耐圧の制御等に用いられるｎ型埋込領域、フィールドプレート等も記載されているが、図８においてはこれらの記載は省略している。 A high-concentration n-type second source extraction region (second source region) 23 is formed between the body region 15 and the element isolation region 13, and a second source extraction electrode 231 is formed in the second source extraction region 23. Is connected. Here, the drain extraction region 14, the body region 15, the first source region 16, the body extraction region 17, and the second source extraction region 23 are all formed in a ring shape like the element isolation region 13. In addition, on the surface side of the semiconductor substrate, an insulating film 211 is formed so that the drain electrode 141, the source electrode 161, the body electrode 171, the gate electrode 20, and the second source extraction electrode 231 are not in contact with each other. Note that Patent Document 1 also describes an n-type buried region, a field plate, and the like used for controlling the breakdown voltage, but these descriptions are omitted in FIG.

特許文献１に記載されるように、この構造においては、ボディ領域１５よりも内側の領域は、ドレイン電極１４１、ゲート電極２０、第１ソース電極１６１、ボディ電極１７１を用いて、通常のＭＯＳＦＥＴ（ＬＤＭＯＳ５１）として動作する。 As described in Patent Document 1, in this structure, a region on the inner side of the body region 15 uses a drain electrode 141, a gate electrode 20, a first source electrode 161, and a body electrode 171, and a normal MOSFET ( It operates as an LDMOS 51).

一方、素子分離領域１３及びボディ領域１５が接地された場合には、ドレイン電極１４１が上昇した場合において、ｎ型のエピタキシャル層１２と、ｐ型のボディ領域１５、素子分離領域１３、ｐ型半導体基板１１との界面に形成された空乏層が広がる。この空乏層の広がりによって、共通のドレイン領域となるドレイン電極１４１下側のエピタキシャル層１２側から第２ソース引出領域（第２ソース領域）２３に流れる電流が制御される。すなわち、上記の構造におけるボディ領域１５よりも外側の構造は、ドレイン引出領域１４下側のエピタキシャル層１２をドレイン、ボディ領域１５、素子分離領域１３、ｐ型半導体基板１１をゲート、第２ソース引出領域２３をソースとして動作するＪＦＥＴ５２として機能する。 On the other hand, when the element isolation region 13 and the body region 15 are grounded, when the drain electrode 141 rises, the n-type epitaxial layer 12, the p-type body region 15, the element isolation region 13, and the p-type semiconductor A depletion layer formed at the interface with the substrate 11 spreads. The spread of the depletion layer controls the current flowing from the epitaxial layer 12 side below the drain electrode 141 serving as a common drain region to the second source extraction region (second source region) 23. That is, in the structure outside the body region 15 in the above structure, the epitaxial layer 12 below the drain extraction region 14 is the drain, the body region 15, the element isolation region 13, the p-type semiconductor substrate 11 is the gate, and the second source extraction is performed. It functions as a JFET 52 that operates using the region 23 as a source.

すなわち、図７、８の構造によって、図６に示されるような、１個のＬＤＭＯＳ５１と１個のＪＦＥＴ５２が用いられた回路が単一の半導体基板を用いて実現される。 That is, with the structure of FIGS. 7 and 8, a circuit using one LDMOS 51 and one JFET 52 as shown in FIG. 6 is realized using a single semiconductor substrate.

また、更に、上記の構造にもう１個のＬＤＭＯＳ（パワーＬＤＭＯＳ５３）を加えた回路として、図９に示される回路を同様に単一の半導体基板に形成することができる。ここで、パワーＬＤＭＯＳ５３を主たるスイッチング素子として、ＬＤＭＯＳ５１とＪＦＥＴ５２をその起動回路に用いることができる。図１０は、この半導体装置の構造における電極構成を示す平面図である。図１０は、前記の図７（ｂ）に対応する。図９、１０は、特許文献１の図２６、３１において、センスＬＤＭＯＳを除いた構成に対応する。すなわち、この半導体装置においては、ＬＤＭＯＳ５１、ＪＦＥＴ５２と、もう一つのＬＤＭＯＳ（パワーＬＤＭＯＳ５３）が形成される。図１０におけるＹ−Ｙ断面は図８における右半分と同様の構造であり、図１０におけるＺ−Ｚ断面は図８における左半分と同様の構造である。ここで、図８におけるゲート電極２０、第１ソース電極１６１、ボディ電極１７１は、ドレイン電極１４１（Ｄ）を囲む環状に形成されている。ここで、図１０には、ドレイン電極１４１、第１ソース電極１６１、ボディ電極１７１が示されているが、図７、８に示されるように、これらが接続されるドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７は、これらと同じ平面形状を具備する。すなわち、図１０におけるドレイン電極１４１（Ｄ）、第１ソース電極１６１（Ｓ１、Ｓ３）、ボディ電極１７１（Ｂ１、Ｂ３）の形状は、ドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７の形状を示している。また、図１０においては、便宜上第１ソース領域１６とゲート電極２０とが離間しているように記載されているが、実際にはこれらは平面視において重複している。 Further, as a circuit obtained by adding another LDMOS (power LDMOS 53) to the above structure, the circuit shown in FIG. 9 can be similarly formed on a single semiconductor substrate. Here, with the power LDMOS 53 as the main switching element, the LDMOS 51 and the JFET 52 can be used in the starting circuit. FIG. 10 is a plan view showing an electrode configuration in the structure of the semiconductor device. FIG. 10 corresponds to FIG. 9 and 10 correspond to the configuration in which the sense LDMOS is removed from FIGS. That is, in this semiconductor device, an LDMOS 51, a JFET 52, and another LDMOS (power LDMOS 53) are formed. 10 has the same structure as the right half in FIG. 8, and the ZZ cross section in FIG. 10 has the same structure as the left half in FIG. Here, the gate electrode 20, the first source electrode 161, and the body electrode 171 in FIG. 8 are formed in an annular shape surrounding the drain electrode 141 (D). Here, FIG. 10 shows the drain electrode 141, the first source electrode 161, and the body electrode 171, but as shown in FIGS. 7 and 8, the drain extraction region 14 to which these are connected, the first The source region 16 and the body lead-out region 17 have the same planar shape as these. That is, the drain electrode 141 (D), the first source electrode 161 (S 1, S 3), and the body electrode 171 (B 1, B 3) in FIG. 10 have the same shape as the drain extraction region 14, the first source region 16, and the body extraction region 17. The shape is shown. In FIG. 10, the first source region 16 and the gate electrode 20 are illustrated as being separated from each other for the sake of convenience, but actually they overlap in plan view.

ただし、これらは図１０における点線で囲まれた領域Ｃの左右両端で途切れている。このため、領域Ｃの内外でこれらの電極は分断されている。これに対応して、ボディ領域１５、第１ソース領域１６、ボディ引出領域１７も分断されて形成されている。この際、第１ソース電極１６１、ボディ電極１７１が領域Ｃで分断されていることに対応し、ボディ領域１５も領域Ｃで分断されている。 However, these are interrupted at the left and right ends of the region C surrounded by the dotted line in FIG. For this reason, these electrodes are divided inside and outside the region C. Corresponding to this, the body region 15, the first source region 16, and the body lead-out region 17 are also divided and formed. At this time, corresponding to the fact that the first source electrode 161 and the body electrode 171 are divided by the region C, the body region 15 is also divided by the region C.

図１０中の領域Ｃにおける構造（Ｄ、Ｇ１、Ｓ１、Ｂ１、Ｓ２、Ｉ）は、図７、８の構造と同様である。すなわち、ドレイン電極１４１（Ｄ）は、ＬＤＭＯＳ５１、ＪＦＥＴ５２に共通とされ、ゲート電極２０（Ｇ１）、第１ソース電極１６１（Ｓ１）、ボディ電極１７１（Ｂ１）、第２ソース電極２３１（Ｓ２）、素子分離領域１３（Ｉ）は、それぞれ図６におけるＧ、Ｓ、Ｂ、Ｓ２、Ｉと同様に機能する。すなわち、これらの電極を用いたＬＤＭＯＳ５１、ＪＦＥＴ５２が領域Ｃにおいて形成される。 The structure (D, G1, S1, B1, S2, I) in the region C in FIG. 10 is the same as the structure in FIGS. That is, the drain electrode 141 (D) is common to the LDMOS 51 and the JFET 52, and the gate electrode 20 (G1), the first source electrode 161 (S1), the body electrode 171 (B1), the second source electrode 231 (S2), The element isolation region 13 (I) functions in the same manner as G, S, B, S2, and I in FIG. That is, LDMOS 51 and JFET 52 using these electrodes are formed in region C.

一方、パワーＬＤＭＯＳ５３においては、大電流を流すために、電流経路（ドレイン−ソース間）と垂直な幅を充分に広くする必要がある。このため、領域Ｃ以外のゲート電極２０（Ｇ３）、第１ソース電極１６１（Ｓ３）、ボディ電極１７１（Ｂ３）は、環状に大きく形成されており、これの電極を用いたパワーＬＤＭＯＳ５３が形成される。このパワーＬＤＭＯＳ５３においては、電流経路と垂直な幅が広くなり、大電流を流すことが可能となる。あるいは、図１０の構成においては、環状に大きく形成されたパワーＬＤＭＯＳ５３の一部を領域Ｃで分断し、この箇所においてもう一つのＬＤＭＯＳ５１とＪＦＥＴ５２（起動回路に用いられる素子）を形成している。 On the other hand, in the power LDMOS 53, the width perpendicular to the current path (between the drain and the source) needs to be sufficiently wide in order to flow a large current. For this reason, the gate electrode 20 (G3), the first source electrode 161 (S3), and the body electrode 171 (B3) other than the region C are formed in a large ring shape, and a power LDMOS 53 using these electrodes is formed. The In this power LDMOS 53, the width perpendicular to the current path is widened, and a large current can flow. Alternatively, in the configuration of FIG. 10, a part of the power LDMOS 53 that is formed in a large ring shape is divided by a region C, and another LDMOS 51 and a JFET 52 (elements used in the starting circuit) are formed at this location.

図１０の構成における各電極を、図７の構成と同様に円環形状にして形成することも可能である。しかしながら、図１０に示されるような、上下左右に計４つの直線部と４隅の円弧部を組み合わせた構成は、全体を略矩形形状とすることができ、これを配列して同時に多数形成することが容易となる。このため、図１０の構成は製造コストを低減するために特に有利である。 Each electrode in the configuration of FIG. 10 may be formed in an annular shape as in the configuration of FIG. However, as shown in FIG. 10, the configuration in which a total of four straight portions and four arc portions at the top, bottom, left, and right can be combined into a substantially rectangular shape, and a large number can be formed simultaneously by arranging them. It becomes easy. For this reason, the configuration of FIG. 10 is particularly advantageous in order to reduce manufacturing costs.

このように、パワーＭＯＳＦＥＴ（ＬＤＭＯＳ）とその起動回路とを同一半導体基板を用いて形成することができる。 In this way, the power MOSFET (LDMOS) and its starting circuit can be formed using the same semiconductor substrate.

特開２０１０−１０９３４３号公報JP 2010-109343 A

図１０の構成においては、起動回路を構成するＬＤＭＯＳ５１とＪＦＥＴ５２は下側の直線部に形成され、パワーＬＤＭＯＳ５３は、上側と左右の３つの直線部と４箇所（４隅）の円弧部で構成される。ここで、円弧部においては、ドレイン−ソース間に流れる電流は一様とはならず、ドレイン側で特に電流経路が狭くなるために、その抵抗（オン抵抗）が高くなる。このため、図１０の構成においては、最も大電流が流れるパワーＬＤＭＯＳ５３のオン抵抗を低減することが困難であった。 In the configuration of FIG. 10, the LDMOS 51 and the JFET 52 constituting the starting circuit are formed in the lower straight portion, and the power LDMOS 53 is constituted by the upper and left and right three straight portions and four arc portions (four corners). The Here, in the arc portion, the current flowing between the drain and the source is not uniform, and the current path becomes particularly narrow on the drain side, so that the resistance (ON resistance) becomes high. For this reason, in the configuration of FIG. 10, it is difficult to reduce the on-resistance of the power LDMOS 53 through which the largest current flows.

すなわち、オン抵抗の低いＬＤＭＯＳと、その起動回路とを同一半導体基板を用いて形成することは困難であった。 That is, it is difficult to form an LDMOS having a low on-resistance and its starting circuit using the same semiconductor substrate.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１導電型の第１半導体層と、平面視における中央部がドレイン領域として機能し前記第１半導体層の上に形成された前記第１導電型と逆の第２導電型の第２半導体層と、平面視において前記ドレイン領域を中心とした外側において前記ドレイン領域を囲むように前記第２半導体層の表面側に形成された、前記第１導電型のボディ領域と、平面視において前記ボディ領域中で前記ドレイン領域の外側で、複数の直線部と前記直線部間を繋ぐ円弧部で構成された形状を具備し、前記ボディ領域の表面側に形成された前記第２導電型の第１ソース領域と、平面視において前記ボディ領域の外側において前記ボディ領域を囲み、かつ前記第１半導体層の表面から前記第１半導体層に達する深さまで形成された前記第１導電型の素子分離領域と、少なくとも前記第１ソース領域よりも前記ドレイン領域に近い側における前記ボディ領域の表面をゲート酸化膜を介して形成されたゲート電極と、を具備する半導体装置であって、前記ドレイン領域の周りにおける前記円弧部の少なくとも一つに対応した領域において、前記ゲート電極、前記ボディ領域は、前記円弧部と隣接する前記直線部に対応する領域の前記ゲート電極、前記ボディ領域とそれぞれ分離され、前記円弧部と隣接する前記直線部における前記ゲート電極、前記ボディ領域、前記第１ソース領域を用いて第１の素子が形成され、前記円弧部において分離された前記ゲート電極、前記ボディ領域、前記第１ソース領域を用いて第２の素子が形成されたことを特徴とする。
本発明の半導体装置において、前記第２の素子は前記第１の素子の起動用に用いられることを特徴とする。
本発明の半導体装置は、前記第１の素子と前記第２の素子において、前記ドレイン領域が共通に用いられることを特徴とする。
本発明の半導体装置は、前記ドレイン領域の周りにおける前記円弧部に対応した領域において、前記ドレイン領域の中心からみた前記ドレイン領域と前記第１ソース領域との間の間隔が、前記円弧部と隣接する２つの前記直線部に近い側で小さく、前記円弧部と隣接する２つの前記直線部の中間となる側で大きくなるように、前記第１ソース領域における円弧部の曲率が設定されたことを特徴とする。 In order to solve the above problems, the present invention has the following configurations.
The semiconductor device according to the present invention includes a first conductivity type first semiconductor layer and a second conductivity type opposite to the first conductivity type formed on the first semiconductor layer, the central portion of the first view functioning as a drain region. A conductive second semiconductor layer; and a first conductive type body region formed on the surface side of the second semiconductor layer so as to surround the drain region outside the drain region in the plan view. And a shape formed of a plurality of straight line portions and arc portions connecting the straight line portions outside the drain region in the body region in plan view, and formed on the surface side of the body region. A first source region of two conductivity types, and the first conductivity formed so as to surround the body region outside the body region in plan view and to reach a depth reaching the first semiconductor layer from the surface of the first semiconductor layer Type A semiconductor device comprising: an element isolation region; and a gate electrode formed on a surface of the body region on at least a side closer to the drain region than the first source region via a gate oxide film, In a region corresponding to at least one of the arc portions around the region, the gate electrode and the body region are separated from the gate electrode and the body region in a region corresponding to the linear portion adjacent to the arc portion, respectively. The first electrode is formed using the gate electrode, the body region, and the first source region in the straight line portion adjacent to the arc portion, and the gate electrode and the body region separated in the arc portion The second element is formed using the first source region.
In the semiconductor device of the present invention, the second element is used for starting the first element.
The semiconductor device of the present invention is characterized in that the drain region is used in common in the first element and the second element.
In the semiconductor device according to the present invention, in the region corresponding to the arc portion around the drain region, an interval between the drain region and the first source region viewed from the center of the drain region is adjacent to the arc portion. The curvature of the arc portion in the first source region is set to be small on the side close to the two linear portions and large on the side that is intermediate between the two linear portions adjacent to the arc portion. Features.

本発明は以上のように構成されているので、オン抵抗の低いＬＤＭＯＳと、その起動回路とを同一半導体基板を用いて形成することができる。 Since the present invention is configured as described above, an LDMOS having a low on-resistance and its starting circuit can be formed using the same semiconductor substrate.

本発明の実施の形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体装置において円弧部に形成されたＬＤＭＯＳのドレイン電圧−ドレイン電流特性を示す図である。It is a figure which shows the drain voltage-drain current characteristic of LDMOS formed in the circular arc part in the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の変形例の円弧部における構成を示す平面図である。It is a top view which shows the structure in the circular arc part of the modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の異なる２箇所における断面構造の一例を示す断面図である。It is sectional drawing which shows an example of the cross-sectional structure in two different places of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の変形例の平面図である。It is a top view of the modification of the semiconductor device which concerns on embodiment of this invention. 従来の半導体装置の一例において実現される回路図である。It is a circuit diagram implement | achieved in an example of the conventional semiconductor device. 従来の半導体装置の一例における半導体基板表面の不純物分布（ａ）、電極構成（ｂ）である。These are impurity distribution (a) and electrode configuration (b) on the surface of a semiconductor substrate in an example of a conventional semiconductor device. 従来の半導体装置の一例の断面図である。It is sectional drawing of an example of the conventional semiconductor device. 従来の半導体装置の他の一例において実現される回路図である。It is a circuit diagram implement | achieved in another example of the conventional semiconductor device. 従来の半導体装置の他の一例の平面図である。It is a top view of another example of the conventional semiconductor device.

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においても、図９の構成の半導体装置と同様に、図８の回路が形成される。すなわち、大きなパワーＬＤＭＯＳの中に、起動用の小さなＬＤＭＯＳとＪＦＥＴが組み込まれた構成を具備する。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. Also in this semiconductor device, the circuit of FIG. 8 is formed in the same manner as the semiconductor device having the configuration of FIG. That is, it has a configuration in which a small LDMOS and JFET for starting are incorporated in a large power LDMOS.

図１は、この半導体装置における電極構成を示す平面図である。この半導体装置においても、図９の構造と同様に、共通のドレイン電極１４１（Ｄ）が用いられ、ゲート電極２０（Ｇ１）、第１ソース電極１６１（Ｓ１）、ボディ電極１７１（Ｂ１）、第２ソース電極２３１（Ｓ２）、素子分離領域１３（Ｉ）を用いたＬＤＭＯＳ５１（第２の素子）、ＪＦＥＴ５２が領域Ａにおいて形成される。一方、領域Ａ以外において、ゲート電極２０（Ｇ３）、第１ソース電極１６１（Ｓ３）、ボディ電極１７１（Ｂ３）、素子分離領域１３（Ｉ）を用いてパワーＬＤＭＯＳ５３（第１の素子）が形成される。 FIG. 1 is a plan view showing an electrode configuration in this semiconductor device. In this semiconductor device as well, the common drain electrode 141 (D) is used as in the structure of FIG. 9, and the gate electrode 20 (G1), the first source electrode 161 (S1), the body electrode 171 (B1), the first electrode In the region A, the two source electrodes 231 (S2), the LDMOS 51 (second element) using the element isolation region 13 (I), and the JFET 52 are formed. On the other hand, in regions other than the region A, the power LDMOS 53 (first element) is formed using the gate electrode 20 (G3), the first source electrode 161 (S3), the body electrode 171 (B3), and the element isolation region 13 (I). Is done.

ここで、ゲート電極２０、第１ソース電極１６１、ボディ電極１７１のそれぞれは、上下左右の４つの直線部と、４隅の円弧部で構成される。ＬＤＭＯＳ５１とＪＦＥＴ５２が設けられる領域Ａは、図１における右下隅の円弧部に設けられている。一方、パワーＬＤＭＯＳ５３は、上下左右の４つの直線部と３つの円弧部で形成される。パワーＬＤＭＯＳ５３を構成するゲート電極２０、第１ソース電極１６１、ボディ電極１７１は、点線で囲まれた領域Ａで分断されている。 Here, each of the gate electrode 20, the first source electrode 161, and the body electrode 171 is composed of four straight portions on the upper, lower, left, and right sides and arc portions at four corners. A region A in which the LDMOS 51 and the JFET 52 are provided is provided in the arc portion at the lower right corner in FIG. On the other hand, the power LDMOS 53 is formed by four straight portions and three arc portions on the top, bottom, left and right. The gate electrode 20, the first source electrode 161, and the body electrode 171 constituting the power LDMOS 53 are divided by a region A surrounded by a dotted line.

図１０の構造と同様に、ドレイン電極１４１、第１ソース電極１６１、ボディ電極１７１が接続されるドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７は、これらと同じ平面形状を具備する。すなわち、図１におけるドレイン電極１４１（Ｄ）、第１ソース電極１６１（Ｓ１、Ｓ３）、ボディ電極１７１（Ｂ１、Ｂ３）の形状は、ドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７の形状を示している。この際、第１ソース電極１６１、ボディ電極１７１が領域Ａで分断されていることに対応し、ボディ領域１５も領域Ａで分断されている。 Similar to the structure of FIG. 10, the drain extraction region 14 to which the drain electrode 141, the first source electrode 161, and the body electrode 171 are connected, the first source region 16, and the body extraction region 17 have the same planar shape. . That is, the drain electrode 141 (D), the first source electrode 161 (S1, S3), and the body electrode 171 (B1, B3) in FIG. 1 have the same shape as the drain extraction region 14, the first source region 16, and the body extraction region 17. The shape is shown. At this time, corresponding to the fact that the first source electrode 161 and the body electrode 171 are divided by the region A, the body region 15 is also divided by the region A.

この構成においては、オン抵抗が高くなる右下隅の円弧部において、パワーＬＤＭＯＳ５３の代わりに起動用のＬＤＭＯＳ５１を形成することで、オン抵抗が低いことが要求されるパワーＬＤＭＯＳ５３におけるオン抵抗の増大を小さくすることができる。このＬＤＭＯＳ５１にはパワーＬＤＭＯＳ５３と比べて小さな電流しか流されないために、オン抵抗が大きくとも問題はない。すなわち、図１の構成においては、オン抵抗が高くなる箇所に小さな電流で駆動されるＬＤＭＯＳ５１を形成し、代わりに、大電流で駆動されるパワーＬＤＭＯＳ５３のオン抵抗を低くしている。 In this configuration, the starting LDMOS 51 is formed instead of the power LDMOS 53 in the arc portion at the lower right corner where the on-resistance increases, thereby reducing the increase in the on-resistance in the power LDMOS 53 that is required to have a low on-resistance. can do. Since only a small current flows in the LDMOS 51 compared to the power LDMOS 53, there is no problem even if the on-resistance is large. That is, in the configuration of FIG. 1, the LDMOS 51 that is driven with a small current is formed at a location where the on-resistance is high, and the on-resistance of the power LDMOS 53 that is driven with a large current is lowered instead.

ただし、オン抵抗が上昇するのとは逆に、図１の構成におけるＬＤＭＯＳ５１においては、電界が緩和されるために、高い耐圧が得られる。図２は、ＬＤＭＯＳ５１におけるドレイン電圧−ドレイン電流の測定結果を、図１の構造（円弧複合型）と図１０の構造（直線複合型）で比較した結果である。このように、図１の構造においては、ＬＤＭＯＳ５１において、より高い耐圧が得られる。図１の構成においては、要求される特性に応じ、ＬＤＭＯＳを直線部、円弧部のいずれかに設けることができる。 However, contrary to the increase in on-resistance, the LDMOS 51 in the configuration of FIG. 1 can obtain a high breakdown voltage because the electric field is relaxed. FIG. 2 shows the result of comparison of the drain voltage-drain current measurement results in the LDMOS 51 between the structure of FIG. 1 (arc composite type) and the structure of FIG. 10 (linear composite type). Thus, in the structure of FIG. 1, a higher breakdown voltage can be obtained in the LDMOS 51. In the configuration of FIG. 1, the LDMOS can be provided on either the straight line portion or the arc portion according to the required characteristics.

また、図１におけるゲート（Ｇ１、Ｇ３）、ソース（Ｓ１、Ｓ３）、ボディ（Ｂ１、Ｂ３）は、直線部と円弧部を用いて環状に形成されているが、その全体的な形状、例えばこれらの間隔や円弧部の曲率は、主にパワーＬＤＭＯＳ５３の特性を考慮して定められる。ただし、領域Ａ内におけるこれらの形状はＬＤＭＯＳ５１、ＪＦＥＴ５２の特性のみを考慮して定めることができる。 In addition, the gates (G1, G3), the sources (S1, S3), and the bodies (B1, B3) in FIG. 1 are formed in an annular shape using straight portions and arc portions, but the overall shape, for example, These intervals and the curvature of the arc portion are determined mainly in consideration of the characteristics of the power LDMOS 53. However, these shapes in the region A can be determined considering only the characteristics of the LDMOS 51 and the JFET 52.

ＬＤＭＯＳ５１におけるドレイン・ソース間耐圧は、ドレイン（Ｄ）−ソース（Ｓ１）間の距離に依存する。図１の構造においては、円弧部の曲率のみを制御することによって、この距離を制御することができる。図３は、この形態の一例を示す図である。 The breakdown voltage between the drain and the source in the LDMOS 51 depends on the distance between the drain (D) and the source (S1). In the structure of FIG. 1, this distance can be controlled by controlling only the curvature of the arc portion. FIG. 3 is a diagram showing an example of this form.

図３（ａ）においては、円弧部におけるＳ１の曲率中心とＤの曲率中心が略同一とされ、外側にあるＳ１の曲率半径が曲率中心からの距離に応じて大きくされている。これによって、図示されるようにＬ_１（上側の直線部と隣接する側におけるドレイン−ソース間距離）、Ｌ_２（隣接する２つの直線部の中間におけるドレイン−ソース間距離）、Ｌ_３（左側の直線部と隣接する側におけるドレイン−ソース間距離）を定義すると、Ｌ_１＝Ｌ_２＝Ｌ_３とすることができる。 In FIG. 3A, the center of curvature of S1 and the center of curvature of D in the arc portion are substantially the same, and the radius of curvature of S1 on the outside is increased according to the distance from the center of curvature. As a result, L ₁ (the drain-source distance on the side adjacent to the upper straight line portion), L ₂ (the drain-source distance in the middle of the two adjacent straight line portions), L ₃ (the left side) drain on the side of the linear portion of the adjacent - defining between the source distance), it may be _{_{_{L 1 = L 2 = L 3}}} .

これに対して、図３（ｂ）においては、外側にあるＳ１の曲率半径を図３（ａ）よりも小さくしている。これによって、Ｌ_２＞Ｌ_１、Ｌ_３とすることができる。これにより、実質的にドレイン−ソース間距離を広げ、ＬＤＭＯＳ５１の耐圧を上げる、あるいはＥＳＤ（Ｅｌｅｃｔｒｏ−ＳｓｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐量を大きくすることができる。この調整を、不純物濃度等の制御ではなく、この半導体装置を製造する際のマスクパターンで行うことができる。また、図３（ｂ）に示されるように、Ｓ１の曲率半径を小さくすることに応じ、その外側のＢ１、Ｓ２の曲率半径も小さくすることによって、角の部分でＳ１、Ｂ１、Ｓ２が全体的に外側（図３（ｂ）における右下側）に移動するが、この場合においても、素子分離領域１３（Ｉ）の外径を大きくする必要はない。このため、チップ全体を大きくすることなく、ＬＤＭＯＳ５１のドレイン−ソース間距離を広げることができる。 In contrast, in FIG. 3B, the curvature radius of the outer S1 is made smaller than that in FIG. Accordingly, L ₂ > L ₁ and L ₃ can be satisfied. As a result, the drain-source distance can be substantially increased, the breakdown voltage of the LDMOS 51 can be increased, or the ESD (Electro-Static Discharge) resistance can be increased. This adjustment can be performed not with control of the impurity concentration or the like but with a mask pattern used in manufacturing the semiconductor device. Further, as shown in FIG. 3B, by reducing the radius of curvature of S1, the radius of curvature of B1 and S2 on the outer side is also reduced, so that S1, B1, and S2 are entirely at the corners. However, even in this case, there is no need to increase the outer diameter of the element isolation region 13 (I). Therefore, the drain-source distance of the LDMOS 51 can be increased without increasing the size of the entire chip.

なお、上記のＬ_１、Ｌ_２、Ｌ_３は、図３においては簡略化して示されているが、より正確には、これらは、ドレイン領域の中心からみたドレイン領域と第１ソース領域１６までの距離とすることができる。すなわち、円弧部における第１ソース領域１６の曲率半径を小さくすることにより、この距離を、円弧部と隣接する２つの直線部に近い側で小さく、円弧部と隣接する２つの直線部の中間となる側で大きくなるよう設定することができる。これによって、ＬＤＭＯＳの耐圧を大きくすることができる。 The above L ₁ , L ₂ , and L ₃ are shown in a simplified manner in FIG. 3, but more precisely, these are up to the drain region and the first source region 16 as viewed from the center of the drain region. Distance. That is, by reducing the radius of curvature of the first source region 16 in the arc portion, this distance is reduced on the side close to the two straight portions adjacent to the arc portion, and between the two straight portions adjacent to the arc portion. Can be set to be larger on the side. As a result, the breakdown voltage of the LDMOS can be increased.

また、領域Ａにおいて形成されるＬＤＭＯＳ５１と、その他の領域において形成されるパワーＬＤＭＯＳ５３において、上記のオン抵抗や耐圧以外の特性を各々で適宜設定することもできる。例えば、閾値電圧を各々で変え、パワーＬＤＭＯＳ５３はノーマリーオフ型、起動用のＬＤＭＯＳ５１はノーマリーオン型とすることもできる。 Further, in the LDMOS 51 formed in the region A and the power LDMOS 53 formed in other regions, characteristics other than the above-described on-resistance and breakdown voltage can be set as appropriate. For example, the threshold voltage may be changed, and the power LDMOS 53 may be a normally-off type and the startup LDMOS 51 may be a normally-on type.

図４は、こうした場合における半導体装置の断面構造を示す。ここで、図４（ａ）は、図１におけるＥ−Ｅ断面（パワーＬＤＭＯＳ５３に対応）、図４（ｂ）はＦ−Ｆ断面（ＬＤＭＯＳ５１に対応）をそれぞれ示し、どちらも、ドレイン引出領域１４からゲート電極２０、ボディ領域１５までにかけての構造を示している。 FIG. 4 shows a cross-sectional structure of the semiconductor device in such a case. Here, FIG. 4A shows an EE cross section (corresponding to the power LDMOS 53) in FIG. 1, and FIG. 4B shows an FF cross section (corresponding to the LDMOS 51). The structure from the gate electrode 20 to the body region 15 is shown.

パワーＬＤＭＯＳ５３におけるこの構造（図４（ａ））は、図８におけるドレイン引出領域１４からゲート電極２０、ボディ領域１５までにかけての構造と同様である。これによって、パワーＬＤＭＯＳ５３は、ノーマリーオフ型として動作する。 This structure (FIG. 4A) in the power LDMOS 53 is the same as the structure from the drain extraction region 14 to the gate electrode 20 and the body region 15 in FIG. As a result, the power LDMOS 53 operates as a normally-off type.

一方、起動用のＬＤＭＯＳ５１におけるこの構造（図４（ｂ））においては、図４（ａ）の構造に加えて、ゲート電極２０下のチャネルが形成される領域に薄く形成されたｎ型のチャネルｎ層２１が形成されている。これによって、パワーＬＤＭＯＳ５３をノーマリーオフ型としながら、ＬＤＭＯＳ５１をノーマリーオン型とすることができる。チャネルｎ層２１は、局所的にイオン注入を行うことによって形成することができる。逆に、チャネルが形成される領域の表面のアクセプタ濃度をボディ領域１５よりも高くして閾値電圧を高くすることも可能である。このように、イオン注入による局所的なドーピングによって、ＬＤＭＯＳ５１の閾値電圧をパワーＬＤＭＯＳ５３と独立に設定することができる。 On the other hand, in this structure (FIG. 4B) of the start LDMOS 51, in addition to the structure of FIG. 4A, an n-type channel formed thinly in a region where the channel under the gate electrode 20 is formed. An n layer 21 is formed. As a result, the LDMOS 51 can be normally on while the power LDMOS 53 is normally off. The channel n layer 21 can be formed by performing ion implantation locally. On the contrary, the threshold voltage can be increased by making the acceptor concentration on the surface of the region where the channel is formed higher than that of the body region 15. Thus, the threshold voltage of the LDMOS 51 can be set independently of the power LDMOS 53 by local doping by ion implantation.

また、直線部と円弧部とを組み合わせた上記の構成は、例えば特許文献２の図２２、２３等に記載されるように、図１よりもより複雑な構造とすることが可能である。これによって、パワーＬＤＭＯＳ５３の電流駆動能力をより高くすることもできる。図５は、こうした構成におけるゲート電極２０、第１ソース電極１６１、ボディ電極１７１の平面形状の一例を示す。この構造では、図９におけるＪＦＥＴ５２は形成されていない。 Moreover, said structure which combined the linear part and the circular arc part can be made into a more complicated structure than FIG. 1, as described, for example in FIG. As a result, the current driving capability of the power LDMOS 53 can be further increased. FIG. 5 shows an example of the planar shape of the gate electrode 20, the first source electrode 161, and the body electrode 171 in such a configuration. In this structure, the JFET 52 in FIG. 9 is not formed.

図１の構成においては、４つの直線部と４つの円弧部が形成された単純な形状であったのに対し、ここでは、七つの直線部と七つの円弧部が形成されており、このうちの一つの円弧部（右下）が、他の領域と分離されている。これによって、この円弧部にはＬＤＭＯＳ５１が形成され、他の部分全てでパワーＬＤＭＯＳ５３が形成される。この構成においては、パワーＬＤＭＯＳ５３における電流経路の実質的幅を特に広くすることができるため、パワーＬＤＭＯＳ５３の電流駆動能力を特に高くすることができる。一方、ＬＤＭＯＳ５１の耐圧が高くなる点については、図１の構成と同様である。他の円弧部にもＬＤＭＯＳ５１と同等の特性のＬＤＭＯＳを形成することも可能である。また、図４と同様の構成を用いて、ＬＤＭＯＳ５１とパワーＬＤＭＯＳ５３の閾値電圧を独立に設定することができることも明らかである。 In the configuration of FIG. 1, the shape is a simple shape in which four straight portions and four arc portions are formed, but here, seven straight portions and seven arc portions are formed. One arc portion (lower right) is separated from other regions. As a result, the LDMOS 51 is formed in this arc portion, and the power LDMOS 53 is formed in all other portions. In this configuration, since the substantial width of the current path in the power LDMOS 53 can be particularly widened, the current driving capability of the power LDMOS 53 can be particularly increased. On the other hand, the point that the breakdown voltage of the LDMOS 51 becomes high is the same as the configuration of FIG. It is also possible to form LDMOS having the same characteristics as the LDMOS 51 in other arc portions. It is also clear that the threshold voltages of the LDMOS 51 and the power LDMOS 53 can be set independently using the same configuration as in FIG.

なお、上記の例においては、円弧部において、ゲート、ボディ領域、ソースに関わる構造が一様に円弧形状であり、これらの間隔が一様であるものとしたが、必ずしもこれらが一様である必要はない。この場合においては、第１ソース領域１６の形状を基準とし、ドレイン領域の中心からみて第１ソース領域１６が円弧形状である角度領域を、この円弧形状に対応した領域と考え、上記の構成を定義することができる。ただし、電界、電流集中を抑制するために、円弧部においては、ゲート、ボディ領域、ソースに関わる構造が一様に円弧形状であることが最も好ましい。 In the above example, the structure related to the gate, the body region, and the source is uniformly arc-shaped in the arc portion, and the interval between them is uniform. However, these are not necessarily uniform. There is no need. In this case, with reference to the shape of the first source region 16, the angle region in which the first source region 16 has an arc shape as viewed from the center of the drain region is considered as the region corresponding to the arc shape, and the above configuration is configured. Can be defined. However, in order to suppress electric field and current concentration, it is most preferable that the structure related to the gate, the body region, and the source has a uniform arc shape in the arc portion.

上記の半導体装置においては、単一の半導体基板上に図９の回路（ＬＤＭＯＳ５１、ＪＦＥＴ５２、パワーＬＤＭＯＳ５３）等が形成された。しかしながら、特許文献１に記載の技術と同様に、これに他の素子（例えば他のＬＤＭＯＳやＪＦＥＴ）を更に組み込むことも可能である。特に、他のＬＤＭＯＳに要求されるオン抵抗がパワーＬＤＭＯＳと比べて高い場合には、上記の領域Ａと同様に、このＬＤＭＯＳ、ＪＦＥＴを図１における左上隅、右上隅、左下隅のいずれかに設けることができる。また、直線部に他のＬＤＭＯＳを設けてもよい。 In the semiconductor device described above, the circuit (LDMOS 51, JFET 52, power LDMOS 53) and the like shown in FIG. 9 are formed on a single semiconductor substrate. However, similarly to the technique described in Patent Document 1, it is possible to further incorporate another element (for example, another LDMOS or JFET) into the element. In particular, when the on-resistance required for other LDMOS is higher than that of the power LDMOS, the LDMOS and JFET are placed in any of the upper left corner, upper right corner, and lower left corner in FIG. Can be provided. Further, another LDMOS may be provided in the straight portion.

なお、上記の構成において、導電型（ｐ型、ｎ型）を逆転させた場合であっても、同様の構成により、同様の効果を奏することは明らかである。 In the above configuration, it is obvious that the same effect can be obtained by the same configuration even when the conductivity type (p-type, n-type) is reversed.

１１ｐ型半導体基板（第１半導体層）
１２エピタキシャル層（第２半導体層）
１３素子分離領域
１４ドレイン引出領域（ドレイン領域）
１５ボディ領域
１６第１ソース領域
１７ボディ引出領域
１８フィールド酸化膜
１９ゲート酸化膜
２０ゲート電極
２１チャネルｎ層
２３第２ソース引出領域（第２ソース領域）
５１ＬＤＭＯＳ
５２ＪＦＥＴ
５３パワーＬＤＭＯＳ
１４１ドレイン電極
１６１第１ソース電極
１７１ボディ電極
２１１絶縁膜
２３１第２ソース引出電極 11 p-type semiconductor substrate (first semiconductor layer)
12 Epitaxial layer (second semiconductor layer)
13 Device isolation region 14 Drain extraction region (drain region)
15 Body region 16 First source region 17 Body extraction region 18 Field oxide film 19 Gate oxide film 20 Gate electrode 21 Channel n layer 23 Second source extraction region (second source region)
51 LDMOS
52 JFET
53 Power LDMOS
141 Drain electrode 161 First source electrode 171 Body electrode 211 Insulating film 231 Second source extraction electrode

Claims

A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a second conductivity type opposite to the first conductivity type formed on the first semiconductor layer with a central portion in plan view functioning as a drain region;
A body region of the first conductivity type formed on the surface side of the second semiconductor layer so as to surround the drain region on the outside centered on the drain region in plan view;
The second region formed on the surface side of the body region, having a shape formed by a plurality of straight line portions and arc portions connecting the straight line portions outside the drain region in the body region in plan view. A first source region of conductivity type;
An element isolation region of the first conductivity type, which is formed from the surface of the first semiconductor layer to a depth reaching the first semiconductor layer, outside the body region in plan view;
A gate electrode formed on the surface of the body region on the side closer to the drain region than at least the first source region via a gate oxide film;
A semiconductor device comprising:
In a region corresponding to at least one of the arc portions around the drain region,
The gate electrode and the body region are respectively separated from the gate electrode and the body region in a region corresponding to the linear portion adjacent to the arc portion,
A first element is formed using the gate electrode, the body region, and the first source region in the linear portion adjacent to the arc portion,
A semiconductor device, wherein a second element is formed using the gate electrode, the body region, and the first source region separated in the arc portion.

The semiconductor device according to claim 1, wherein the second element is used for starting up the first element.

The semiconductor device according to claim 1, wherein the drain region is used in common in the first element and the second element.

In the region corresponding to the arc portion around the drain region,
The distance between the drain region and the first source region viewed from the center of the drain region is small on the side close to the two linear portions adjacent to the arc portion, and the two straight lines adjacent to the arc portion. 4. The semiconductor device according to claim 1, wherein the curvature of the arc portion in the first source region is set so as to increase on the middle side of the portion. 5.