JP6231052B2 - Game machine - Google Patents
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Description
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度な演出動作を安定して実行できる遊技機に関する。 The present invention relates to a gaming machine that generates a big hit state by a lottery process caused by a gaming operation, and more particularly to a gaming machine that can stably execute an advanced performance operation.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned. On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
上記した演出動作は、液晶表示装置での画像演出が中心となるが、この画像演出に連動して、各種のランプを点滅させるランプ演出や、遊技者を盛り上げる音声を出力する音声演出や、可動物が移動する可動演出などが実行される。そして、これらの遊技演出を豊富化すればするほど、各制御動作に時間を要するので、回路構成や制御動作を最適化することが望まれる。 The above-mentioned performance operation is centered on the image production on the liquid crystal display device. In conjunction with this image production, a lamp production that blinks various lamps, an audio production that outputs a sound that excites the player, Movable effects such as moving animals are executed. And as these game effects are enriched, it takes time for each control operation, so it is desirable to optimize the circuit configuration and control operation.
本発明は、上記の問題点に鑑みてなされたものであって、ＣＰＵの処理負担が増加することなく、複雑高度な演出動作が可能な遊技機を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a gaming machine capable of performing a complex and advanced performance operation without increasing the processing load on the CPU.
上記の目的を達成するため、本発明は、他の制御手段から受けた制御コマンドに基づいて、ランプを所定態様で発光させてランプ演出を実行する演出制御手段を設けた遊技機であって、前記演出制御手段は、ＣＰＵコアからパラレルデータが書込まれる送信データレジスタと、送信データレジスタから転送されたパラレルデータをシリアル出力する送信シフトレジスタと、を有して、クロックパルスに同期して送信シフトレジスタからシリアル信号を出力するシリアル出力ポートを、ＣＰＵコアと共に内蔵する単一素子のコンピュータ回路と、前記シリアル出力ポートを経由して、前記コンピュータ回路と一方向通信路で接続されており、各々に固有のアドレスが付与されて、前記シリアル出力ポートに並列接続されてシリアル信号とクロックパルスを共通して受ける複数のドライバと、複数のドライバによって駆動される多数のランプと、を有して構成されており、前記各ドライバは、必要なデータを保持可能な内蔵レジスタを内蔵し、前記一方向通信路を経由して、前記シリアル出力ポートの送信シフトレジスタからシリアル信号を一方向に受けることでランプを発光駆動しており、前記コンピュータ回路のＣＰＵコアは、出力動作を許可設定した前記シリアル出力ポートから、一連のシリアル信号の送信開始を意味する開始コマンドを送信データレジスタに書込むことで、送信シフトレジスタから開始コマンドの出力を開始させる開始手段と、ランプを所定態様で発光駆動するための一連のシリアル信号を、所定のドライバアドレスと、そのドライバの内蔵レジスタを特定して、前記シリアル出力ポートの送信シフトレジスタから出力した後、一連のシリアル信号の送信終了を意味する終了コマンドを送信データレジスタに書込むことで、送信シフトレジスタから終了コマンドの出力を開始させる終了手段と、を実現している。 In order to achieve the above object, the present invention is a gaming machine provided with effect control means for causing a lamp to emit light in a predetermined manner based on a control command received from another control means, the presentation control means comprises a transmission data register parallel data is written from the CPU core, and a transmitting shift register for serially outputting the parallel data transferred from the transmission data register, transmitted in synchronism with the clock pulses A serial output port for outputting a serial signal from the shift register is connected to the computer circuit via a single-element computer circuit built in together with the CPU core and the serial output port through a one-way communication path, A unique address is assigned to the serial output port and connected to the serial output port in parallel. A plurality of drivers commonly receiving a pulse and a plurality of lamps driven by the plurality of drivers, each driver having a built-in register capable of holding necessary data; The lamp is driven to emit light by receiving a serial signal in one direction from the transmission shift register of the serial output port via the one-way communication path, and the CPU core of the computer circuit permits the output operation. from the serial output port, by writing a start command, which means the transmission start of a series of serial signals to the transmission data register, and starting means for Ru to start output of the start command from the transmit shift register, the light-emitting lamp in a predetermined manner Specify a series of serial signals to drive, a predetermined driver address and the internal register of that driver. The after output from the transmission shift register serial output port, by writing end command that means the transmission end of a series of serial signals to the transmission data register, termination means from the transmit shift register Ru to start output of the end command And have been realized .
上記した通り、本発明の遊技機によれば、ＣＰＵの処理負担が増加することなく、複雑高度な演出動作が可能な遊技機を実現することができる。 As described above, according to the gaming machine of the present invention, it is possible to realize a gaming machine capable of performing a complex and advanced performance operation without increasing the processing load on the CPU.
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。
On the outer periphery of the
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
The
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。
As shown in FIG. 2, a
表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
The display device DS is a device that variably displays a specific symbol related to the big hit state and displays a background image and various characters in an animated manner. This display device DS has special symbol display portions Da to Dc in the center portion and a normal
遊技球が落下移動する遊技領域には、図柄始動口１５、大入賞口１６、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
In the game area where the game ball falls and moves, a symbol start
図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１７の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪１５ａが開放されるようになっている。
The
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal
大入賞口１６は、前後方向に進退する開閉板１６ａを有して構成されている。大入賞口１６の動作は、特に限定されないが、典型的な大当り状態では、大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
The special winning
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。
FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations. As shown in the figure, this pachinko machine GM mainly receives a 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation. Based on the
但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
However, in this embodiment, the control command CMD output from the
ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
By the way, in the present embodiment, the
これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。
The
また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
The pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。
As shown in the broken line frame in FIG. 3, the frame side member GM1 includes a
ランプ駆動基板３６には、複数のＬＥＤが接続されており、これらのＬＥＤ群を駆動する駆動データＳＤＡＴＡは、シリアル信号として、演出制御基板２２→演出インタフェイス基板２７→枠中継基板３４→枠中継基板３５を経由して、ランプ駆動基板３６に搭載された複数のドライバＤＲｉｊに伝送されている。
A plurality of LEDs are connected to the
実施例のドライバＤＲｉｊ（ドライバＩＣ）は、各々、ＬＥＤや電飾ランプなどのＬＥＤ群を最高２４個まで駆動可能であるが、以下の説明では、ランプ駆動基板３６に搭載された５個のドライバＤＲｉｊによって、合計５×２４個のＬＥＤが駆動されているとする（図７参照）。そして、本明細書では、これらのＬＥＤを、便宜上、第０チャンネル（ＣＨ０）のＬＥＤ群と称する。
Each of the drivers DRij (driver ICs) of the embodiment can drive up to 24 LED groups such as LEDs and electric lamps, but in the following description, five drivers mounted on the
遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。
On the back surface of the
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。
The
また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。 Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。 Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.
主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。
The main
一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。
On the other hand, the
電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。
The system reset signal SYS output from the
但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。
However, the system reset signal SYS is not supplied to the
ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。
By the way, the reset circuits RST provided in the
また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。
In this embodiment, the RAM clear signal CLR is generated by the
主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
The
図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。
As shown in FIG. 3, the
また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
The
先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。
As described above, the
そして、演出制御部２２’は、演出インタフェイス基板２７を経由して、ランプ駆動基板２９やランプ駆動基板３０に搭載されたドライバＤＲｉｊに、ランプ駆動データＳＤＡＴＡ（シリアル信号）を供給している。特に限定されるものではないが、ランプ駆動基板２９，３０に搭載されているドライバＤＲｉｊは、ランプ駆動基板３６に搭載されたドライバＤＲｉｊと同一構成であり、ランプ駆動基板２９，３０には、各々、５個のドライバＤＲｉｊが配置されている。
The
先に説明した通り、これらのドライバＤＲｉｊは、各々、最高２４個のランプを駆動可能であるが、以下の説明では、ランプ駆動基板２９に接続された合計２４×５個のランプを、第１チャンネルＣＨ１のランプ群と称し、ランプ駆動基板３０に接続された合計２４×５個のランプを、第２チャンネルＣＨ２のランプ群と称する（図７参照）。
As described above, each of these drivers DRij can drive a maximum of 24 lamps. In the following description, a total of 24 × 5 lamps connected to the
このように、本実施例では、多数（３×２４×５個）のランプが、チャンネルＣＨ０〜チャンネルＣＨ２のランプ群に三分されて、各々、ランプ駆動基板３６、ランプ駆動基板２９、ランプ駆動基板３０に接続されている。なお、図４に関して後述するように、全てのドライバＤＲｉｊは、演出制御部２２’のワンチップマイコン４０が、一括的に出力するシリアル信号ＳＤＡＴＡのうち、該当信号を受信して、担当するランプ群を駆動している（図４参照）。
As described above, in this embodiment, a large number (3 × 24 × 5) of lamps are divided into three groups of lamps of channel CH0 to channel CH2, respectively, and the
ところで、同じドライバＤＲｉｊを使用してステッピングモータを駆動することもでき、例えば、破線に示すように、ランプ駆動基板３０を経由して、演出モータ群Ｍ１〜Ｍｎを駆動するのも好適である。この場合、モータ駆動データは、ランプ駆動データと同様のシリアル信号であり、演出内容を豊富化するべく演出モータ個数を増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。
By the way, it is possible to drive the stepping motor using the same driver DRij. For example, it is also preferable to drive the effect motor groups M1 to Mn via the
図３及び図４に示す通り、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。
As shown in FIGS. 3 and 4, the
そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている（図４参照）。
Then, the image controller 23 'drives the display device DS based on the control command CMD' to execute various image effects. The display device DS emits light by an LED backlight, and is driven by receiving five pairs of LVDS (Low voltage differential signaling) signals and a backlight power supply voltage (12 V) from the
続いて、上記した演出制御部２２’と画像制御部２３’の構成を更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。
Next, the configurations of the effect control unit 22 'and the image control unit 23' will be described in more detail. As shown in FIG. 4, the
但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。
However, the direct
このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。
In this way, the
但し、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。また、直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、必要に応じて、演出モータＭ１〜Ｍｎの駆動電源として使用される。
However, the
図４に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶するフラッシュメモリ（flash memory）４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３とを備えて構成されている。
As shown in FIG. 4, the
ここで、ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。ここで、１．８Ｖは、音声合成回路のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。
Here, the one-
ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯ（Ｐｉ＋Ｐｏ＋Ｐｏ’）と、複数のシリアル出力ポートＳＩとが内蔵されている。ここで、シリアル出力ポートＳＩは、より詳細には、３チャンネルのシリアルポート（Ｓ０〜Ｓ２）を含んで構成されており（図６参照）、ランプ駆動基板３６、２９、３０に搭載された各５個のドライバＤＲｉｊに、各々、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２を、クロック信号ＣＫ０〜ＣＫ２に同期して出力している。すなわち、シリアルポートＳ０〜シリアルポートＳ２は、クロック同期方式に基づいて、対応するランプ駆動基板３６、２９、３０に、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２を伝送している。なお、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２は、各ＬＥＤの発光輝度をＰＷＭ制御（pulse width modulation）によって輝度調整するため輝度データである。
The one-
また、ランプ駆動基板３６、２９、３０は、パラレル入出力ポートＰＩＯのパラレル出力ポートＰｏ’にも接続されており、各ランプ駆動基板３６、２９、３０に搭載されたドライバＤＲｉｊは、パラレル出力ポートＰｏ’が出力する３ビット長の動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２の何れかに基づいて動作を開始している。
The
一方、パラレル入出力ポートＰＩＯの入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、コマンド出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。
On the other hand, the control command CMD and the strobe signal STB from the
具体的には、入力ポートＰｉには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で供給される。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。
Specifically, a control command CMD and a strobe signal (interrupt signal) STB output from the
演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
The control command CMD acquired by the
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。 In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.
そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。
Therefore, when the change pattern command is acquired, the
このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、コマンド出力ポートＰｏを通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。
In order to realize such an image effect synchronized with the effect operation, the
上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。
Corresponding to the configuration of the
また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。
The
そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。
The left and right speakers at the upper part of the gaming machine and the speakers at the lower part of the gaming machine are driven by the output of the digital amplifier 46. Therefore, the
そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは３．３Ｖである。
Therefore, in this embodiment, the
ここで、ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路３４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。なお、重低音スピーカは本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。 Here, SD1 is a serial signal for PCM data specifying the stereo signals R and L of the left and right speakers arranged at the upper part of the gaming machine, and SD2 is a monaural signal of the heavy bass speaker arranged at the lower part of the gaming machine. This is a serial signal for the PCM data to be specified. The voice synthesis circuit 342 transmits the left channel audio signal L while maintaining the channel control signal LRCLK at the L level, and maintains the channel control signal LRCLK at H level while maintaining the channel control signal LRCLK at the L level. Is transmitted. Note that since there is only one heavy bass speaker in this embodiment, a monaural audio signal is transmitted, but it is of course possible to transmit it as a stereo audio signal.
何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少な。なお、アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。 In any case, in this embodiment, four types of audio signals can be transmitted with four cables, and therefore, signal transmission without audio deterioration due to noise can be performed with the minimum number of cables. That is, since it is serial transmission, the number of cables is far smaller than that of parallel transmission. Note that when analog transmission is employed, the number of cables is the same, but noise is superimposed on an analog signal having an amplitude of 3.3 V, and the sound quality is greatly deteriorated. On the other hand, when the amplitude level is increased, the power supply wiring becomes complicated and the power consumption increases.
このようなシリアル信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。 Such serial signals SD1 and SD2 are acquired by the digital amplifier 46 in synchronization with the rising edge of the clock signal SCLK. In the digital amplifier 46, parallel conversion is performed for each predetermined bit length, and after D / A conversion, D-class amplification is performed and supplied to each speaker.
デジタルアンプ４６の内部構成は適宜であるが、図５は、デジタルアンプとしてＹＤＡ１７１（ＹＡＭＡＨＡ）を使用した場合の内部構成図を示している。このような内部構成に限定されないが、何れにしても、本実施例では、音声合成回路４２とデジタルアンプ４６とをシリアル回線で接続するので、ＰＣＭデータ（音声データ）のビット長を如何に増やして高音質化を実現しても配線ケーブルその他を変更する必要がなく、回路構成の簡素化を維持することができる。
Although the internal configuration of the digital amplifier 46 is appropriate, FIG. 5 shows an internal configuration diagram when YDA171 (YAMAHA) is used as the digital amplifier. Although it is not limited to such an internal configuration, in any case, in this embodiment, since the
また、演出インタフェイス基板２７には、ワンチップマイコン４０のパラレル出力ポートＰｏ’や、シリアルポートＳＩや出力される各種の信号を伝送する出力バッファ回路４７，４８，４９が設けられている。ここで、出力バッファ４７は、第０チャンネルのＬＥＤ群に関連しており、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ０、クロック信号ＣＫ０、及び、動作許可信号ＥＮＡＢＬＥ０を、枠中継基板３４に出力している。そして、出力された３ビットの信号は、枠中継基板３４、及び、枠中継基板３５を経由して、ランプ駆動基板３６のドライバＤＲｉｊに伝送される（図７参照）。
The
同様に、出力バッファ４８は、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ１、クロック信号ＣＫ１、及び、動作許可信号ＥＮＡＢＬＥ１をランプ駆動基板２９のドライバＤＲｉｊに伝送しており、出力バッファ４９は、ランプ駆動データＳＤＡＴＡ２、クロック信号ＣＫ２、及び、動作許可信号ＥＮＡＢＬＥ２をランプ駆動基板３０のドライバＤＲｉｊに伝送している（図７参照）。なお、ランプ駆動基板２９のドライバＤＲｉｊは、第１チャンネルのＬＥＤ群を駆動し、ランプ駆動基板３０のドライバＤＲｉｊは、第２チャンネルのＬＥＤ群を駆動している。
Similarly, the
図６（ａ）は、ワンチップマイコン４０に内蔵されたシリアルポートＳＩの内部構成を図示したものである。このシリアルポートＳＩは、後述する制御レジスタＲＧへの設定値に基づいて、（１）送信動作モードか、（２）受信動作モードか、又は、（３）送受信動作モードの何れか一の動作が可能である。ここで、送受信動作モードとは、送信動作と受信動作とを連続して実行可能な動作モードである。
FIG. 6A illustrates the internal configuration of the serial port SI built in the one-
また、上記した（１）〜（３）の動作モードを任意に選択するべく、この実施例では、各シリアルポートＳＩ（図示例ではＳｏ〜Ｓ２）について、制御レジスタＲＧへの設定値に基づいて、（ａ）データ出力動作を許可するか否か、（ｂ）シリアル送信動作を許可するか否か、（ｃ）シリアル受信動作を許可するか否かを、任意に選択できるようになっている。 Further, in this embodiment, in order to arbitrarily select the operation modes (1) to (3) described above, in this embodiment, each serial port SI (So to S2 in the illustrated example) is based on the set value in the control register RG. (A) Whether to allow data output operation, (b) Whether to allow serial transmission operation, (c) Whether to allow serial reception operation can be arbitrarily selected. .
特に限定されるものではないが、送信動作モードは、該当する制御レジスタＲＧに対する、（ａ）出力動作の許可設定と、（ｂ）送信動作の許可設定と、（ｃ）受信動作の禁止設定によって実現される。 Although not particularly limited, the transmission operation mode depends on (a) output operation permission setting, (b) transmission operation permission setting, and (c) reception operation prohibition setting for the corresponding control register RG. Realized.
一方、受信動作モードは、該当する制御レジスタＲＧに対する、（ａ）出力動作の禁止設定と、（ｂ）送信動作の許可設定と、（ｃ）受信動作の許可設定と、によって実現される。なお、受信動作モードであるにも関わらず、送信動作を許可設定するのは、ダミーデータを出力して、クロック信号の出力を開始させるためである。 On the other hand, the reception operation mode is realized by (a) output operation prohibition setting, (b) transmission operation permission setting, and (c) reception operation permission setting for the corresponding control register RG. The reason why the transmission operation is permitted regardless of the reception operation mode is to output dummy data and start outputting the clock signal.
また、送受信動作モードは、該当する制御レジスタＲＧに対する、（ａ）出力動作の許可設定と、（ｂ）送信動作の許可設定と、（ｃ）受信動作の許可設定と、によって実現される。 The transmission / reception operation mode is realized by (a) output operation permission setting, (b) transmission operation permission setting, and (c) reception operation permission setting for the corresponding control register RG.
本シリアルポートＳＩは、全て、上記（１）〜（３）の３つの動作モードで動作可能に構成されており、何れの動作も可能な内部構成を有している。そして、上記（ａ）〜（ｃ）の設定をすることで、内部回路の誤動作を確実に防止している。すなわち、送信動作モード時に、内部回路が誤った受信動作をしたり、逆に、受信動作モードに、内部回路が誤って送信動作をすることがない。 All of the serial ports SI are configured to be operable in the three operation modes (1) to (3), and have an internal configuration capable of any operation. And the malfunction of an internal circuit is reliably prevented by setting said (a)-(c). That is, the internal circuit does not perform an erroneous reception operation in the transmission operation mode, and conversely, the internal circuit does not perform an erroneous transmission operation in the reception operation mode.
もっとも、本実施例の場合、ランプ駆動やモータ駆動の動作時には、データの出力動作を許可された状態で、全てのシリアルポートＳｏ〜Ｓ２がシリアル送信動作を実行するので、図６（ａ）では、それに関連する部分だけが記載されている。すなわち、この実施例では、ランプ駆動やモータ駆動の動作時には、シリアル受信が禁止された状態で、シリアル送信動作を実行する。 However, in the case of the present embodiment, during the lamp driving or motor driving operation, all the serial ports So to S2 execute the serial transmission operation in a state where the data output operation is permitted. Only the relevant parts are described. That is, in this embodiment, the serial transmission operation is executed in a state where serial reception is prohibited during the lamp driving and motor driving operations.
以上を踏まえて説明を続けると、図示の通り、シリアルポートＳ０〜シリアルポートＳ２は全ての同一構成であり、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、送信データレジスタＤＲから１バイトデータの転送を受けて、ランプ駆動データＳＤＡＴＡｉとしてシリアル出力する送信シフトレジスタＳＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫｉを出力するボーレートジェネレータＢＧと、を有して構成されている。 Continuing the description based on the above, as shown in the figure, the serial port S0 to serial port S2 all have the same configuration, the transmission data register DR receiving 1-byte data from the CPU core, and the 1-byte data from the transmission data register DR. The transmission shift register SR that outputs serially as lamp drive data SDATAi, a number of control registers RG that manages the internal operation state of the serial port, and the control register RG that receives the output pulse Φ of the counter circuit CT And a baud rate generator BG that outputs a clock signal CKi having a specified frequency division ratio.
ここで、制御レジスタＲＧには、エンプティビットＥＭＰを含んだＲＥＡＤ可能な制御レジスタが含まれており、送信データレジスタＤＲが、新規データを受け入れ可能か否かを示している。すなわち、送信シフトレジスタＳＲの１バイトデータの送信が完了すると、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移して、送信データレジスタＤＲに、新規データを書込むことができることが示される。したがって、ＣＰＵコア（以下、ＣＰＵと称す）は、エンプティビットＥＭＰがＨレベルであることを確認した上で、新規データを送信データレジスタＤＲに書込むことになる。 Here, the control register RG includes a READable control register including the empty bit EMP, and indicates whether or not the transmission data register DR can accept new data. That is, when transmission of 1-byte data in transmission shift register SR is completed, empty bit EMP changes to H level (empty level), indicating that new data can be written into transmission data register DR. Therefore, the CPU core (hereinafter referred to as CPU) writes new data into the transmission data register DR after confirming that the empty bit EMP is at the H level.
また、制御レジスタＲＧには、送信許可ビットＴＸＥを含んだＷＲＩＴＥ可能な制御レジスタが含まれており、ＣＰＵが送信許可ビットＴＸＥをＯＮ（Ｈ）レベルに設定すると、シリアルポートの送信動作が許可され、ＯＦＦレベルに設定すると送信動作が禁止される。そこで、本実施例では、ＣＰＵは、送信処理の開始時に送信許可ビットＴＸＥをＯＮ状態にセットし、送信処理の終了時に送信許可ビットＴＸＥをＯＦＦレベルにリセットしている。 The control register RG includes a WRITE control register including a transmission permission bit TXE. When the CPU sets the transmission permission bit TXE to the ON (H) level, the serial port transmission operation is permitted. When set to the OFF level, the transmission operation is prohibited. Therefore, in this embodiment, the CPU sets the transmission permission bit TXE to the ON state at the start of the transmission process, and resets the transmission permission bit TXE to the OFF level at the end of the transmission process.
図６（ｂ）は、シリアルポートＳ０〜Ｓ２について、送信開始時の動作を示すタイムチャートである。図示の通り、シリアルポートＳ０〜Ｓ２が送信禁止状態（ＴＸＥ＝Ｌ）である場合や、送信データレジスタＤＲのデータがシリアル出力された後は、クロック信号ＣＫが固定状態のＨレベルである。また、送信データレジスタＤＲは空であり、エンプティビットＥＭＰもＨレベル（empty レベル）である。 FIG. 6B is a time chart showing the operation at the start of transmission for the serial ports S0 to S2. As shown in the figure, when the serial ports S0 to S2 are in the transmission prohibited state (TXE = L), or after the data of the transmission data register DR is serially output, the clock signal CK is at the fixed H level. The transmission data register DR is empty, and the empty bit EMP is also at the H level (empty level).
そして、ＣＰＵが送信許可ビットＴＸＥをＯＮ状態（送信許可状態）にセットした後、送信データレジスタＤＲに１バイト目の送信データを書込むと、エンプティビットＥＭＰがＬレベルに遷移すると共に、その後、所定時間（τ）経過後に、１バイト目の送信データが送信シフトレジスタＳＲに転送されて、シリアル送信動作が開始される。 Then, after the CPU sets the transmission permission bit TXE to the ON state (transmission permission state) and then writes the first byte of transmission data to the transmission data register DR, the empty bit EMP transitions to the L level, and then After a predetermined time (τ) elapses, the first byte of transmission data is transferred to the transmission shift register SR, and the serial transmission operation is started.
また、送信データが送信シフトレジスタＳＲに転送されたことで、１ビット目のシリアル送信開始に対応して、その後は、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移する。したがって、ＣＰＵは、ＨレベルのエンプティビットＥＭＰを確認した上で、２バイト目の送信データを、送信データレジスタＤＲに書込むことになる。 Further, since the transmission data is transferred to the transmission shift register SR, the empty bit EMP transitions to the H level (empty level) thereafter in response to the start of serial transmission of the first bit. Therefore, after confirming the H level empty bit EMP, the CPU writes the second byte of transmission data into the transmission data register DR.
すると、送信データレジスタＤＲへのデータ書込み動作に対応して、エンプティビットＥＭＰがＬレベル（fullレベル）に遷移する。そして、その後、１バイト目の送信データが全て送信されると、送信データレジスタＤＲから送信シフトレジスタＳＲに２バイト目のデータが転送され、２バイト目のデータ送信が開始されて、エンプティビットＥＭＰがＨレベルに遷移する。 Then, in response to the data write operation to the transmission data register DR, the empty bit EMP transitions to the L level (full level). After that, when all the transmission data of the first byte is transmitted, the second byte of data is transferred from the transmission data register DR to the transmission shift register SR, and the data transmission of the second byte is started, and the empty bit EMP Transitions to the H level.
このエンプティビットＥＭＰは、送信データレジスタＤＲへの３バイト目のデータ書込み動作に対応して、Ｌレベルに変化するが、図示のように、新規データの書き込みがない場合にはＨレベルを維持する。また、全てのデータが送信された後は、クロック信号ＣＫがＨレベルを維持して変化しない。 The empty bit EMP changes to the L level in response to the data write operation of the third byte to the transmission data register DR. However, as shown in the figure, the empty bit EMP maintains the H level when no new data is written. . Further, after all the data is transmitted, the clock signal CK maintains the H level and does not change.
特に限定されないが、この実施例では、ドライバＤＲｉｊの内部動作に対応して、１バイトデータのＭＳＢ（Most Significant Bit）からＬＳＢ（Least Significant Bit ）に向けて、クロック信号ＣＫに同期して送信動作が実行されるよう設定されている（ＭＳＢファースト）。具体的には、該当する制御レジスタＲＧに適宜な設定値が設定されている。また、クロック信号ＣＫの立下りエッジに同期して、送信動作が進行することも図示の通りである。 Although not particularly limited, in this embodiment, in response to the internal operation of the driver DRij, transmission operation is performed in synchronization with the clock signal CK from the MSB (Most Significant Bit) of 1-byte data to the LSB (Least Significant Bit). Is set to be executed (MSB first). Specifically, an appropriate set value is set in the corresponding control register RG. Further, as shown in the figure, the transmission operation proceeds in synchronization with the falling edge of the clock signal CK.
なお、後述するように、本実施例では、ＣＰＵは、シリアルポートＳ０→シリアルポートＳ１→シリアルポートＳ２の順に、送信データレジスタＤＲｉに１バイト目のデータ書込んだ後、各エンプティビットＥＭＰｉのＨレベルを判定した上で、同じ順番に、各送信データレジスタＤＲｉに２バイト目のデータを書込んでいる（図１０参照）。 As will be described later, in this embodiment, the CPU writes the first byte of data in the transmission data register DRi in the order of serial port S0 → serial port S1 → serial port S2, and then the H of each empty bit EMPi. After determining the level, the second byte of data is written in each transmission data register DRi in the same order (see FIG. 10).
しかし、シリアルポートＳ０→シリアルポートＳ１→シリアルポートＳ２の順番で一連に実行されるデータ書込み処理において、１バイトデータの書込み時間差は事実上ゼロであるので（図６参照）、チャンネルＣＨ０〜ＣＨ２のドライバＤＲｉｊへのデータ送信処理は、ほぼ同時に開始されることになる。したがって、チャンネルＣＨ０〜ＣＨ２のドライバＤＲｉｊへのデータ送信処理の終了も、送信データ量が同じである限り、ほぼ同一タイミングとなり、迅速にシリアル送信処理を終えることができる（図８参照）。 However, in the data writing process executed in series in the order of serial port S0 → serial port S1 → serial port S2, the write time difference of 1-byte data is practically zero (see FIG. 6). Data transmission processing to the driver DRij is started almost simultaneously. Therefore, the end of the data transmission process to the driver DRij of the channels CH0 to CH2 is almost the same timing as long as the transmission data amount is the same, and the serial transmission process can be completed quickly (see FIG. 8).
図７は、ランプ駆動基板３６，２９，３０の回路構成を確認的に図示したものである。図示の通り、ランプ駆動基板３６には、５個のドライバＤＲ００，ＤＲ０１・・・ＤＲ０４が搭載されて、第０チャンネルのＬＥＤ群（合計５×２４個のＬＥＤ）を点灯駆動している。同様に、ランプ駆動基板２９には、５個のドライバＤＲ１０，ＤＲ１１・・・ＤＲ１４が搭載され、また、ランプ駆動基板３０には、５個のドライバＤＲ１８，ＤＲ１９・・・ＤＲ１Ｃが搭載されて、各々、第１チャンネルと第２チャンネルのＬＥＤ群（合計５×２４個のＬＥＤ）を点灯駆動している。
FIG. 7 shows the circuit configuration of the
各ドライバＤＲｉｊには、５ビットの付番端子が設けられており、この付番端子に固定的なデジタルデータが供給される回路構成を採ることで、各々スレーブアドレス（ポートアドレス）が一連に付番されている。すなわち、図示例の場合には、各ドライバ（ＤＲ００，ＤＲ０１・・・ＤＲ０４、ＤＲ１０，ＤＲ１１・・・ＤＲ１４、ＤＲ１８，ＤＲ１９・・・ＤＲ１Ｃ）のスレーブアドレスは、１６進数表示で、００Ｈ，０１Ｈ・・・０４Ｈ、１０Ｈ，１１Ｈ・・・１４Ｈ、１８Ｈ，１９Ｈ・・・１ＣＨとなる。 Each driver DRij is provided with a 5-bit numbering terminal. By adopting a circuit configuration in which fixed digital data is supplied to this numbering terminal, each slave address (port address) is assigned in series. It is numbered. In other words, in the illustrated example, the slave addresses of the drivers (DR00, DR01... DR04, DR10, DR11... DR14, DR18, DR19... DR1C) are expressed in hexadecimal notation as 00H, 01H. ... 04H, 10H, 11H... 14H, 18H, 19H.
各ランプ制御基板３６，２９，３０のドライバＤＲｉｊに、一連のスレーブアドレスを付番することで、各ドライバＤＲｉｊに対する輝度データなどの設定処理を迅速化することができる。この点は、さらに後述するが、一連のスレーブアドレスは、必ずしも＋１の関係で一連させる必要はなく、＋Ｎや−Ｎの関係であっても良い。
By assigning a series of slave addresses to the drivers DRij of the
また、各ドライバＤＲｉｊには、２４個のＬＥＤを駆動する点灯駆動信号のアナログレベルを各々規定可能な階調レジスタＧＲ０〜ＧＲ２３が内蔵されている。なお、ドライバＤＲｉｊには、階調レジスタＧＲｎ以外にも多数の設定レジスタが用意されているが、本実施例では、説明の都合上、階調レジスタＧＲｎだけを活用とすることにする。 Each driver DRij has built-in gradation registers GR0 to GR23 that can define analog levels of lighting drive signals for driving 24 LEDs. In addition to the gradation register GRn, a number of setting registers are prepared in the driver DRij, but in this embodiment, only the gradation register GRn is used for convenience of explanation.
階調レジスタＧＲｎは、各々、８ビット長の輝度データを記憶可能であり、ＬＥＤの輝度レベルを００Ｈ〜ＦＦＨまで２５６段階で設定することができる。つまり、実施例で使用するドライバＤＲｉｊによれば、各ＬＥＤの輝度レベルを２５６階調（ＰＷＭ＝Ｄｕｔｙ比＝０〜２５５／２５６＝０〜９９．６％）に制御である。しかし、本実施例では、人間の視認感度を考慮して輝度レベルを１６階調に抑制することとし、４ビット長１６階調の輝度データ（００Ｈ〜０ＦＨ）を１６倍して、００Ｈ〜Ｆ０Ｈの輝度データとしている。なお、輝度データ００Ｈは、消灯（Ｄｕｔｙ比＝０％）を意味し、Ｆ０Ｈは、最大輝度による点灯を意味する。
Each of the gradation registers GRn can store 8-bit long luminance data, and the luminance level of the LED can be set in 256 steps from 00H to FFH. In other words, according to the driver DRij used in the embodiment, the brightness level of each LED is controlled to 256 gradations (PWM = Duty ratio = 0 to 255/256 = 0 to 99.6%). However, in this embodiment, the luminance level is suppressed to 16 gradations in consideration of human visual sensitivity, and the luminance data (00H to 0FH) of 4
図８は、各ドライバＤＲｉｊの動作とＣＰＵの動作を説明するフローチャートである。まず、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２に基づいて、各ドライバＤＲｉｊの階調レジスタＧＲ０〜ＧＲ２３に対する輝度データの設定処理について説明する。
FIG. 8 is a flowchart for explaining the operation of each driver DRij and the operation of the CPU. First, luminance data setting processing for the gradation registers GR0 to GR23 of each driver DRij will be described based on the lamp driving data SDATA0 to SDATA2 output from the one-
階調レジスタＧＲ０〜ＧＲ２３に輝度データを設定するためには、これに先行して、各ドライバＤＲｉｊを特定するスレーブアドレスの送信処理と、階調レジスタＧＲ０〜ＧＲ２３のレジスタ番号Ｎ（例えば、Ｎ＝１５Ｈ〜１ＣＨ）の送信処理とを実行する必要がある。但し、本実施例のように、レジスタ番号Ｎ（＝１５Ｈ〜１ＣＨ）が連続する場合には、最初のレジスタ番号Ｎ（＝１５Ｈ）を送信した後は、レジスタ番号１５Ｈ以降の階調レジスタＧＲｎに設定すべき輝度データＤｎを１バイト毎に出力したので足りる。
In order to set the luminance data in the gradation registers GR0 to GR23, prior to this, the slave address transmission process for specifying each driver DRij and the register number N of the gradation registers GR0 to GR23 (for example, N = 15H to 1CH) need to be executed. However, when the register numbers N (= 15H to 1CH) are continuous as in the present embodiment, after the first register number N (= 15H) is transmitted, the
また、スレーブアドレスは、ドライバＤＲｉｊを特定する５ビット長のポートアドレスであるが、適宜に３ビットを付加した８ビット長とされる。そして、この８ビット長のスレーブアドレスは、ＭＳＢからＬＳＢに向けて送信される。図７から明らかなように、８ビット長のスレーブアドレスは、５個のドライバＤＲｉｊ（例えば、ＤＲ００〜ＤＲ０４）に、共通的に送信されるが、送信されたスレーブアドレスに対応する特定のドライバＤＲｉｊだけが、その後の送信データを受信することになる。 The slave address is a 5-bit length port address that identifies the driver DRij, but is an 8-bit length with an appropriate addition of 3 bits. This 8-bit slave address is transmitted from the MSB to the LSB. As is apparent from FIG. 7, the 8-bit slave address is commonly transmitted to five drivers DRij (for example, DR00 to DR04), but a specific driver DRij corresponding to the transmitted slave address. Only will receive subsequent transmission data.
具体的には、全てのドライバＤＲｉｊ（例えば、ＤＲ００〜ＤＲ０４）において、２４個目（＝８×３）のクロック信号ＣＫｉの立上りエッジで、１バイト目のデータ（スレーブアドレス）が取得され、自らのスレーブアドレスに一致するドライバＤＲｉｊだけが、その後の受信処理を継続する。 Specifically, in all drivers DRij (for example, DR00 to DR04), the first byte of data (slave address) is acquired at the rising edge of the 24th (= 8 × 3) clock signal CKi, Only the driver DRij that matches the slave address of the receiver continues the subsequent reception process.
先に説明した通り、本実施例のドライバＤＲｉｊに対しては、その後、階調レジスタＧＲｎのレジスタ番号Ｎを送信し、これに続いて、その階調レジスタＧＲｎへの設定データＤｎを送信するようになっている。そして、その後は、指定されたスレーブアドレスに対応するドライバＤＲｉｊにおいて、レジスタ番号Ｎが自動的にインクリメントされ、その後に受信した設定データＤｎ＋１、Ｄｎ＋２・・・・が、各々、階調レジスタＧＲｎ＋１，ＧＲｎ＋２・・・・に設定される。
As described above, the register number N of the gradation register GRn is then transmitted to the driver DRij of this embodiment, and subsequently, the setting data Dn to the gradation register GRn is transmitted. It has become. Then, in the driver DRij corresponding to the designated slave address, the register number N is automatically incremented, and the setting data Dn + 1, Dn + 2,... Received thereafter are the gradation registers
先に説明した通り、本実施例では、階調レジスタＧＲｉだけを活用しているので、ワンチップマイコン４０から各チャンネル（０〜２）のドライバＤＲｉｊに送信されるシリアルデータの個数は、スレーブアドレス（１バイト）と、階調レジスタＧＲ０のレジスタ番号（１５Ｈの１バイト）と、２４個の階調レジスタＧＲ０〜ＧＲ２３に設定すべき輝度データ（２４バイト）とで、総計２６バイトとなる。
As described above, in this embodiment, only the gradation register GRi is used. Therefore, the number of serial data transmitted from the one-
図８（ｂ）に関して説明した通り、ワンチップマイコン４０のシリアルポートＳ０〜Ｓ２では、２３バイト目の輝度データを出力した後は、制御レジスタＲＧのエンプティビットＥＭＰをＨレベルに維持する。また、送信データレジスタＤＲに書込み済みの２４バイト目の輝度データは、エンプティビットＥＭＰ＝Ｈレベルが維持された状態で、送信シフトレジスタＳＲから１ビット毎にＭＳＢからＬＳＢに向けて出力される。そして、ワンチップマイコン４０のシリアルポートＳ０〜Ｓ２が、２４バイト目の輝度データのＬＳＢを出力した後は、クロック信号ＣＫがＨレベルを維持する。
As described with reference to FIG. 8B, the serial port S0 to S2 of the one-
そのため、ワンチップマイコン４０のＣＰＵは、２４バイト目の輝度データが、該当するドライバＤＲｉｊに取得されたと思われるタイミングで、動作許可信号ＥＮＡＢＬＥ０〜２をＬレベルに戻すとともに、制御レジスタＲＧの送信許可ビットＴＸＥを送信禁止レベルに戻している（図８参照）。すると、動作許可信号ＥＮＡＢＬＥ０〜２＝Ｌに対応して、その後、各ドライバＤＲｉｊでは、階調レジスタＧＲ０〜ＧＲ２３に新規設定された、又は設定されている輝度データに基づいてＬＥＤを駆動することになる。
Therefore, the CPU of the one-
なお、この実施例では、ドライバ１個分のシリアルデータを送信する毎に、送信許可ビットＴＸＥを禁止レベルに戻しているが、何ら限定されず、全てのドライバに対する送信処理が終えた後に、禁止レベルに戻しても良い。また、特に、禁止レベルに戻す必要もない。 In this embodiment, every time serial data for one driver is transmitted, the transmission permission bit TXE is returned to the prohibited level. However, the transmission permission bit TXE is not limited at all, and is prohibited after the transmission processing for all the drivers is completed. You may return to the level. In particular, there is no need to return to the prohibited level.
図９は、演出制御部２２’の動作内容を説明するフローチャートであり、ワンチップマイコン４０のＣＰＵによって実行される。演出制御部２２’の動作は、ＣＰＵリセット後に無限ループ状に実行されるメイン処理（図９（ａ））と、１ｍＳ毎に起動されるタイマ割込み処理（図９（ｂ））と、主制御部が送信する制御コマンドを受信する受信割込み処理（不図示）と、を含んで実現される。
FIG. 9 is a flowchart for explaining the operation content of the
そこで、まず、タイマ割込み処理から説明する。なお、図９（ｂ）は、演出モータＭ１〜Ｍｎを設けた場合の処理を破線で記載している。演出モータＭ１〜Ｍｎを設けた実施態様では、所定タイミング毎に、ステッピングモータを１ステップ歩進させるべく、必要時に駆動データを更新する（ＳＴ２０）。そして、この駆動データを各演出モータＭ１〜Ｍｎに出力し、また、画像制御部２３’に送信すべき制御コマンドＣＭＤ’が存在する場合には、これを画像制御部２３’に向けて出力する（ＳＴ２２）。 First, the timer interrupt process will be described. In FIG. 9B, the process in the case where the production motors M1 to Mn are provided is indicated by broken lines. In the embodiment in which the effect motors M1 to Mn are provided, the drive data is updated when necessary to advance the stepping motor by one step at every predetermined timing (ST20). And this drive data is output to each effect motor M1-Mn, and when there exists control command CMD 'which should be transmitted to image control part 23', this is output toward image control part 23 '. (ST22).
そして、最後に割込みカウンタをインクリメントして割込み処理を終える（ＳＴ２３）。 Finally, the interrupt counter is incremented to finish the interrupt process (ST23).
続いて、メイン処理について説明すると、ＣＰＵは、割込みカウンタを繰り返しチェックして、割込みカウンタの値が１６になるのを待機する（ＳＴ１０）。上記したように、割込みカウンタは、１ｍＳ毎に更新されているので（ＳＴ２３）、ステップＳＴ１０では、前回のステップＳＴ１１の処理から、１６ｍＳ経過するまでの経過時間を待機することになる。すなわち、この実施例では、ステップＳＴ１１〜ＳＴ１７の処理が１６ｍＳ毎に繰り返される。 Next, the main process will be described. The CPU repeatedly checks the interrupt counter and waits until the value of the interrupt counter becomes 16 (ST10). As described above, since the interrupt counter is updated every 1 mS (ST23), in step ST10, an elapsed time until 16 mS elapses from the process of the previous step ST11 is waited. That is, in this embodiment, steps ST11 to ST17 are repeated every 16 ms.
そこで、１６ｍＳの待機時間が経過した場合には、割込みカウンタをゼロクリアした上で（ＳＴ１１）、主制御部２１から送信された制御コマンドＣＭＤを解析して、制御コマンドＣＭＤに対応した動作を実行するべく、必要な開始処理を実行する。例えば、変動パターンコマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤに基づいてランプ演出や音声演出などの開始処理を実行する。
Therefore, when the standby time of 16 mS has elapsed, the interrupt counter is cleared to zero (ST11), the control command CMD transmitted from the
次に、チャンスボタン１１などのスイッチ信号を判定し（ＳＴ１３）、新規に実行を開始する演出について、その演出シナリオを構築するか、実行中の演出についての演出シナリオを更新する（ＳＴ１４）。そして、演出シナリオに対応して、音声再生動作を進行させる（ＳＴ１５）。
Next, a switch signal such as the
続いて、各ランプ駆動基板３６，２９，３０に接続されているＬＥＤについて、その輝度を規定した輝度データを更新して、出力バッファテーブルＴＢＬに格納する（ＳＴ１６）。この実施例では、３個のランプ駆動基板３６，２９，３０に、合計で３×５×２４個のＬＥＤが配置されており、各ＬＥＤは、１６階調の４ビット長の輝度データに基づいて点灯制御がされている。したがって、出力バッファテーブルＴＢＬは、３×５×２４／２バイト長である。
Subsequently, for the LEDs connected to each of the
次に、ステップＳＴ１６の処理で更新された出力バッファテーブルＴＢＬの輝度データを、シリアルポートＳ０〜Ｓ２を経由して、各ランプ駆動基板３６，２９，３０に伝送する（ＳＴ１７）。但し、ＣＰＵは、伝送処理そのものを担当するのではなく、ＣＰＵは、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに、適宜なタイミングで必要データを書込むだけであり、ＣＰＵの制御負担は極めて軽微である。また、図８に示す通り、３つのランプ駆動基板３６，２９，３０に一斉にシリアルデータが送信されるので、ステップＳＴ１７の処理時間は、送信データ量に拘わらず長くない。
Next, the brightness data of the output buffer table TBL updated in the process of step ST16 is transmitted to each of the
図８に示す通り、３つのランプ駆動基板３６，２９，３０に搭載された３つのドライバＤＲに輝度データを設定するに要するクロック信号ＣＫは、８×（２＋２４）個であり、しかも、伝送開始タイミングと伝送終了タイミングは、全３個のドライバＤＲにおいてほぼ同じである。
As shown in FIG. 8, the number of clock signals CK required to set the luminance data for the three drivers DR mounted on the three
そのため、３つのランプ駆動基板３６，２９，３０に搭載された３個のドライバＤＲの点灯状態を更新するに要する時間は、ほぼ、８×（２＋２４）×Ｔとなり、８×２６×５×Ｔ程度の処理時間で、全１５個のドライバの点灯状態を更新することができる。なお、この全１５個のドライバに対する処理時間は、５個のドライバの点灯状態を更新するに要する時間とほぼ同じである。
Therefore, the time required to update the lighting states of the three drivers DR mounted on the three
ここで、Ｔはクロック信号のパルス周期であり、この実施例では、ボーレートジェネレータＢＧへの設定値に基づいて、周波数４〜５ＭＨｚ程度のクロック信号に対応して、Ｔ＝０．２５〜０．２μＳとなっている。したがって、全体の処理時間は、０．２ｍＳ程度であり、他の処理のための処理時間を消費することがない。 Here, T is the pulse period of the clock signal, and in this embodiment, T = 0.25 to 0... Corresponding to the clock signal having a frequency of about 4 to 5 MHz based on the set value to the baud rate generator BG. 2 μS. Therefore, the entire processing time is about 0.2 mS, and processing time for other processing is not consumed.
但し、仮に、パルス周期Ｔ＝１μＳ程度の低速で動作させた場合でも、全体の処理時間は１ｍＳ程度であり、メイン処理の全処理時間（１６ｍＳ）の中で占める割合は高くなく、他の制御処理の悪影響を与えることはない。 However, even if the operation is performed at a low speed of the pulse period T = 1 μS, the entire processing time is about 1 mS, and the ratio of the total processing time (16 mS) in the main processing is not high. There is no adverse effect on the processing.
図１０は、ＬＥＤ出力処理（ＳＴ１７）を、より詳細に説明するフローチャートである。ＬＥＤ出力処理では、まず、１５個全てのドライバＤＲｉｊに対して、初期化データを送信して、階調レジスタに書込んだ輝度データ（ＰＷＭ値）に対応してＬＥＤが点灯されるよう設定する。 FIG. 10 is a flowchart for explaining the LED output process (ST17) in more detail. In the LED output process, first, initialization data is transmitted to all 15 drivers DRij, and the LED is set to be turned on in accordance with the luminance data (PWM value) written in the gradation register. .
なお、このステップＳＴ１７の処理についても、図８に示す手順と同じであり、以下に示すステップＳＴ３１〜ＳＴ４５の処理手順が採用される。すなわち、チャンネルＣＨ０〜ＣＨ２の所定ドライバ（３個）に対して、スレーブアドレスの送信→レジスタ番号の送信→初期化データの送信処理を一括して実行し、この処理を５回繰り返すことで、１５個のドライバＤＲｉｊについての初期化処理を完了させる。したがって、全処理時間は、８×３×５×Ｔ［＝データビット長８×データ個数３×繰り返し処理回数５×クロック周期Ｔ］程度である。
Note that the processing in step ST17 is the same as the procedure shown in FIG. 8, and the processing procedures in steps ST31 to ST45 shown below are adopted. That is, the slave address transmission → register number transmission → initialization data transmission processing is collectively executed for predetermined drivers (three) of the channels CH0 to CH2, and this processing is repeated five times to obtain 15 The initialization process for each driver DRij is completed. Therefore, the total processing time is about 8 × 3 × 5 × T [=
このような初期化処理を１６ｍＳ毎に繰り返す必要は必ずしもないが、本実施例では、点滅状態を更新する毎に全てのドライバＤＲｉｊの初期化データを送信するので、万一、初期化データの一部がビット化けしても、設定データのビット化けによる異常動作は、１６ｍＳ後に自動的に解消される。 It is not always necessary to repeat such initialization processing every 16 ms, but in this embodiment, initialization data of all drivers DRij is transmitted every time the blinking state is updated. Even if the part is garbled, the abnormal operation due to garbled setting data is automatically resolved after 16 mS.
以上のようにして初期化処理が終わると（ＳＴ３０）、輝度データの設定処理（ＳＴ３１〜ＳＴ４５）に移行する。なお、この開始タイミングでは、図６（ｂ）に示す通り、各制御レジスタＲＧの送信許可ビットＴＸＥは、ＯＦＦ（Ｌ）レベルであり、エンプティビットＥＭＰは、Ｈレベル（empty レベル）であり、クロック信号ＣＫはＨレベルを維持している。また、動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬ２はＬレベルである。 When the initialization process is completed as described above (ST30), the process proceeds to the brightness data setting process (ST31 to ST45). At this start timing, as shown in FIG. 6B, the transmission permission bit TXE of each control register RG is at the OFF (L) level, the empty bit EMP is at the H level (empty level), and the clock The signal CK maintains the H level. Further, the operation enable signals ENABLE0 to ENABLE2 are at the L level.
以上を踏まえて説明を続けると、輝度データの設定処理では、最初に、チャンネルＣＨ０〜ＣＨ２の各５個のドライバＤＲｉｊについて、各々、開始スレーブアドレスを特定する（ＳＴ３１）。図７に示すように、この実施例では、各ランプ駆動基板に搭載された５個のドライバＤＲｉｊには、インクリメント関係にある一連のスレーブアドレスが付番されており、その先頭アドレスは、００Ｈ，１０Ｈ，１８Ｈである。 Continuing the description based on the above, in the brightness data setting process, first, the start slave address is specified for each of the five drivers DRij of the channels CH0 to CH2 (ST31). As shown in FIG. 7, in this embodiment, a series of slave addresses in an increment relationship are assigned to the five drivers DRij mounted on each lamp driving board, and the head address is 00H, 10H and 18H.
次に、パラレル出力ポートＰｏ’から、各々、ＯＮ（Ｈ）レベルの動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬ２を出力する（ＳＴ３２）。この結果、全チャンネルＣＨ０〜ＣＨ２の全てのドライバＤＲｉｊは、シリアルデータの受信動作が可能となる。 Next, ON (H) level operation enable signals ENABLE0 to ENABLE2 are respectively output from the parallel output port Po '(ST32). As a result, all drivers DRij of all channels CH0 to CH2 can receive serial data.
そこで、続いて、シリアルポートＳ０〜Ｓ２について、各制御レジスタＲＧの送信許可ビットＴＸＥを各々ＯＮレベルに設定して、シリアルポートＳ０〜Ｓ２の送信処理を許可状態に設定する（ＳＴ３３）。また、ステップＳＴ３１の処理で初期設定されたか、或いは、その後、ステップＳＴ４４の処理で更新された３種類のスレーブアドレスを、各々、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに書込む（ＳＴ３３）。 Therefore, for the serial ports S0 to S2, the transmission permission bit TXE of each control register RG is set to the ON level, and the transmission processing of the serial ports S0 to S2 is set to the permitted state (ST33). In addition, the three types of slave addresses that are initialized in the process of step ST31 or are updated in the process of step ST44 are respectively written in the transmission data registers DR of the serial ports S0 to S2 (ST33).
図８に示す通り、このステップＳＴ３３の処理によって、各シリアルポートＳ０〜Ｓ２の制御レジスタＲＧのエンプティビットＥＭＰは、Ｌレベルに遷移し、所定時間（τ）後に、エンプティビットＥＭＰがＨレベルに戻ると共に、スレーブアドレスの送信動作が開始される。 As shown in FIG. 8, the empty bit EMP of the control register RG of each of the serial ports S0 to S2 transitions to the L level by the process of step ST33, and after a predetermined time (τ), the empty bit EMP returns to the H level. At the same time, the slave address transmission operation is started.
そこで、エンプティビットＥＭＰがＨレベルに戻った場合には（ＳＴ３４）、各ドライバＤＲｉｊの階調レジスタＧＲ０〜ＧＲ２３について、そのレジスタ番号の先頭アドレスを、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに書込む（ＳＴ３５）。この実施例では、階調レジスタＧＲ０〜ＧＲ４のレジスタ番号は、Ｎ＝１５Ｈ〜１ＣＨであるので、ステップＳＴ３５の処理では、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに、各々、１５Ｈが書込まれる。また、ステップＳＴ３５の処理によって、エンプティビットＥＭＰは、ＨレベルからＬレベル（fullレベル）に遷移する。 Therefore, when the empty bit EMP returns to the H level (ST34), for the gradation registers GR0 to GR23 of each driver DRij, the head address of the register number is written to the transmission data register DR of the serial ports S0 to S2. (ST35). In this embodiment, since the register numbers of the gradation registers GR0 to GR4 are N = 15H to 1CH, 15H is written in the transmission data registers DR of the serial ports S0 to S2 in the process of step ST35, respectively. . In addition, the empty bit EMP changes from the H level to the L level (full level) by the process of step ST35.
その後、最初のスレーブアドレスの送信が完了すると、エンプティビットＥＭＰがＨレベル（empty レベル）に戻るので（ＳＴ３６）、その後は、２４個の輝度データの送信処理に移行する。 Thereafter, when the transmission of the first slave address is completed, the empty bit EMP returns to the H level (empty level) (ST36), and thereafter, the process proceeds to a transmission process of 24 luminance data.
具体的には、まず、変数ｎをゼロに初期設定する（ＳＴ３７）。ここで、変数ｎは、階調レジスタＧＲ０〜ＧＲ２３を特定し、変数ｎ＝１〜２４が、階調レジスタＧＲ０〜ＧＲ２３に対応している。 Specifically, first, the variable n is initialized to zero (ST37). Here, the variable n specifies the gradation registers GR0 to GR23, and the variable n = 1 to 24 corresponds to the gradation registers GR0 to GR23.
そこで、次に、変数ｎをインクリメントした後（ＳＴ３８）、各チャンネルＣＨ０〜ＣＨ２の階調レジスタＧＲｎ−１に対する輝度データ（ＰＷＭ値）を、出力バッファテーブルＴＢＬから読み出して、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに各々書込む（ＳＴ３９）。なお、ステップＳＴ３６の判定で、エンプティビットＥＭＰがＨレベルに遷移した後、エンプティビットＥＭＰがＬレベルに戻って、レジスタ番号の送信動作が繰り返されており、この送信動作が終わると、エンプティビットＥＭＰがＨレベルに遷移する。 Therefore, next, after incrementing the variable n (ST38), the luminance data (PWM value) for the gradation register GRn-1 of each channel CH0 to CH2 is read from the output buffer table TBL, and the serial ports S0 to S2 are read. Each is written in the transmission data register DR (ST39). In step ST36, after the empty bit EMP transits to the H level, the empty bit EMP returns to the L level, and the register number transmission operation is repeated. When this transmission operation ends, the empty bit EMP Transitions to the H level.
そこで、次に、エンプティビットＥＭＰがＨレベルに遷移するのを待機し（ＳＴ４０）、Ｈレベルに遷移すれば、変数ｎが２４に達しない限り、ステップＳＴ３８の処理に移行する（ＳＴ４１）。そのため、このステップＳＴ３８〜ＳＴ４１の処理によって、階調レジスタＧＲ０〜ＧＲ２３への輝度データが、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに順番に書込まれることになる。 Therefore, next, the process waits for the empty bit EMP to transition to the H level (ST40). If the transition to the H level occurs, the process proceeds to step ST38 unless the variable n reaches 24 (ST41). Therefore, the luminance data to the gradation registers GR0 to GR23 are sequentially written in the transmission data register DR of the serial ports S0 to S2 by the processing of steps ST38 to ST41.
なお、変数ｎが２４に達したタイミングは、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに２４バイト目の輝度データが書込まれたに過ぎず、これがドライバＤＲｉｊに取得されるのは、更に、８個程度のクロック信号ＣＫが出力された後である。 Note that the timing at which the variable n reaches 24 is only that the 24th byte of luminance data is written in the transmission data register DR of the serial ports S0 to S2, and this is acquired by the driver DRij. After about eight clock signals CK are output.
そこで、クロック信号ＣＫの８個分程度の時間を消費した後（ＳＴ４２）、動作許可信号ＥＮＡＢＬＥを禁止レベルに戻すと共に、制御レジスタＲＧの送信許可ビットＴＸＥを禁止レベルに戻す（ＳＴ４３）。その結果、輝度データが更新されたドライバＤＲｉｊが駆動するＬＥＤの点灯状態が更新される。 Therefore, after consuming about eight clock signals CK (ST42), the operation permission signal ENABLE is returned to the prohibited level, and the transmission permission bit TXE of the control register RG is returned to the prohibited level (ST43). As a result, the lighting state of the LED driven by the driver DRij whose luminance data has been updated is updated.
以上の処理によって各チャンネル０〜２の３個のドライバＤＲｉｊについての輝度データの設定処理と点灯更新が終わるので、次に、スレーブアドレスを更新して（ＳＴ４４）、次の３個のドライバＤＲｉｊに対する設定処理を繰り返す（ＳＴ４５）。
With the above processing, the luminance data setting processing and lighting update for the three drivers DRij for each
以上の通り、本実施例では、ステップＳＴ３２〜ＳＴ４３の処理によって、３個のドライバＤＲｉｊの各２４個の階調レジスタに対する設定処理が一括して完了し、これを５回繰り返すことで、全ての処理が完了することができる。 As described above, in the present embodiment, the setting process for each of the 24 gradation registers of the three drivers DRij is completed at once by the processes of steps ST32 to ST43, and this process is repeated five times. Processing can be completed.
そして、３個のドライバに対する設定処理は、ほぼ同時に開始され、ほぼ同時に終了する。そのため、処理総時間は、クロック信号のパルス周期Ｔと、ドライバＤＲｉｊの総個数ＴＯＴＡＬ＝ＮＵＭ×３とに対応して、８×２６×ＮＵＭ×Ｔ程度であり、２４×ＮＵＭ×３個のＬＥＤについて、極めて迅速に輝度データの設定処理を終えることができる。 Then, the setting process for the three drivers starts almost simultaneously and ends almost simultaneously. Therefore, the total processing time is about 8 × 26 × NUM × T corresponding to the pulse period T of the clock signal and the total number TOTAL = NUM × 3 of the drivers DRij, and 24 × NUM × 3 LEDs. The setting process of luminance data can be finished very quickly.
以上本発明の実施例について詳細に説明したが、具体的な記載内容は、特に本発明を限定するものではない。 Although the embodiments of the present invention have been described in detail above, the specific contents do not particularly limit the present invention.
例えば、実施例では、説明の便宜上、３チャンネルのランプ駆動基板３６，２９，３０におけるドライバＤＲｉｊやＬＥＤの個数が同一であるとしたが、実際には、適宜に相違するのは当然である。このような場合、必要なドライバＤＲｉｊに対する設定処理（図１０のＳＴ３２〜ＳＴ４５）が終われば、そのチャンネルについては、その後の設定処理（ＳＴ３２〜ＳＴ４５）がスキップされる。
For example, in the embodiment, for convenience of explanation, the numbers of drivers DRij and LEDs in the three-channel
同様に、駆動するＬＥＤの個数が２４個未満のドライバＤＲｉｊに関しては、図１０のステップＳＴ４１の処理を変更することで、不要な設定処理（ＳＴ３８〜ＳＴ４１）がスキップされる。 Similarly, for the driver DRij in which the number of LEDs to be driven is less than 24, unnecessary setting processing (ST38 to ST41) is skipped by changing the processing in step ST41 in FIG.
また、実施例では、説明の都合上、１６ｍＳ毎に全てのドライバに対する設定処理を実行したが、これを適宜に分割するのも好適である。図９（ｃ）は、このような動作を例示したものであり、図９（ａ）のステップＳＴ１７のＬＥＤ出力処理に代えて、割込みカウンタの値ＣＮＴに応じたＬＥＤ出力処理（ＳＴ２４）を実行している。 In the embodiment, for convenience of explanation, the setting process for all the drivers is executed every 16 mS. However, it is also preferable to divide this appropriately. FIG. 9C illustrates such an operation. Instead of the LED output process in step ST17 of FIG. 9A, an LED output process (ST24) corresponding to the value CNT of the interrupt counter is executed. doing.
具体的には、ＣＴ＝１０の場合には、全てのドライバに初期化データを送信し、ＣＴ＝１１の場合には、１段目のドライバ３個に設定データを送信している。以下同様に、割込みカウンタの値ＣＮＴに対応するドライバ３個に設定データを送信するので、設定データを増加させても問題が生じない。 Specifically, when CT = 10, initialization data is transmitted to all drivers, and when CT = 11, setting data is transmitted to three drivers in the first stage. Similarly, since the setting data is transmitted to the three drivers corresponding to the interrupt counter value CNT, no problem occurs even if the setting data is increased.
設定データとしては、Ｄｕｔｙ比（ＰＷＭ）を規定する輝度データに加えて、フェードインやフェードアウトの動作態様を規定するデータを送信することが考えられる。一方、輝度データに代えて、ＯＮ／ＯＦＦ状態を規定するスイッチデータを送信し、これにフェードインやフェードアウトの動作態様を規定するデータを追加して送信することも考えられる。 As setting data, it is conceivable to transmit data defining the operation mode of fade-in and fade-out in addition to the luminance data defining the duty ratio (PWM). On the other hand, it is also conceivable to transmit switch data defining the ON / OFF state instead of the luminance data, and additionally transmitting data defining the operation mode of fade-in and fade-out.
なお、実施例では、３チャンネルＣＨ０〜ＣＨ２のランプ駆動基板について説明したが、ランプ駆動基板の個数に対応して、使用するシリアルポートの個数を増加すれば良い。 In the embodiment, the three-channel CH0 to CH2 lamp driving board has been described. However, the number of serial ports to be used may be increased in accordance with the number of lamp driving boards.
また、同じドライバＤＲｉｊを使用してステッピングモータを駆動するもの好適であり、この場合には、モータ駆動基板を別に設けて、例えば、１ｍＳ毎にシリアル駆動データ（スイッチデータ）を送信する態様が考えられる（図９（ｂ）のＳＴ２１参照）。一方、ランプ駆動基板に、ステッピングモータを接続しても良いが、この場合には、ステッピングモータを駆動するドライバＤＲｉｊについては、短い周期でシリアル駆動データの送信処理を繰り返すのが好ましい。 Further, it is preferable to drive the stepping motor using the same driver DRij. In this case, a mode in which a motor drive board is separately provided and serial drive data (switch data) is transmitted every 1 mS, for example, is considered. (Refer to ST21 in FIG. 9B). On the other hand, a stepping motor may be connected to the lamp driving board. In this case, it is preferable that the driver DRij for driving the stepping motor repeats the serial driving data transmission process in a short cycle.
また、図６に示す実施例では、１バイトのシリアルデータが送信される毎に、ＣＰＵが、送信データレジスタＤＲに次の１バイトのパラレルデータを書込む構成を採っているが、何ら限定されない。すなわち、所定単位長（複数バイト）のパラレルデータを一時保存可能なＦＩＦＯバッファを確保し、１バイトのシリアルデータが送信さる毎に、次のデータが送信データレジスタＤＲに自動的に補給される構成を採ることもでき、この場合には、ＣＰＵは、ＦＩＦＯ（First In First Out）バッファが空（empty ）になったタイミングで、複数バイトのパラレルデータをＦＩＦＯバッファに纏めて書込むので足りる。 Further, in the embodiment shown in FIG. 6, every time 1-byte serial data is transmitted, the CPU writes the next 1-byte parallel data in the transmission data register DR. . That is, a FIFO buffer capable of temporarily storing parallel data of a predetermined unit length (a plurality of bytes) is secured, and the next data is automatically supplied to the transmission data register DR every time 1-byte serial data is transmitted. In this case, it is sufficient for the CPU to write parallel data of a plurality of bytes into the FIFO buffer when the FIFO (First In First Out) buffer becomes empty.
また、実施例では、専ら、ＣＰＵが、制御レジスタを繰り返しreadして、制御レジスタのempty ビットＥＭＰをチェックする構成を採ったが、送信データレジスタＤＲやＦＩＦＯバッファが空（empty ）になったタイミングで、ＣＰＵに割込みをかける構成を採るのも好適である。この場合、ＣＰＵは割込み要求に対応して、送信データレジスタＤＲに１バイトデータを書込むか、ＦＩＦＯバッファに所定単位長のデータを書込めば良い。 In the embodiment, the CPU exclusively reads the control register repeatedly and checks the empty bit EMP of the control register. However, the timing when the transmission data register DR and the FIFO buffer become empty (empty). Therefore, it is preferable to adopt a configuration in which an interrupt is given to the CPU. In this case, in response to the interrupt request, the CPU may write 1-byte data into the transmission data register DR or write data of a predetermined unit length into the FIFO buffer.
更にまた、実施例のドライバには、処理時間を最小化するため、スレーブアドレス→レジスタアドレス→１バイトの駆動データ→１バイトの駆動データ→１バイトの駆動データ→・・・→１バイトの駆動データ・・・の手順を採ったが何ら限定されない。すなわち、送信するデータ個数を２バイト追加し、最初に、開始コマンド（スタートコマンド）を送信し、最後に、終了コマンド（ピリオドコマンド）を送信する構成を採っても良い。但し、この場合もスタートビットや、ストップビットは使用せず、各コマンドは、１単位長（１バイト長）である。 Furthermore, in order to minimize the processing time, the driver of the embodiment is slave address → register address → 1 byte drive data → 1 byte drive data → 1 byte drive data →... → 1 byte drive. Although the procedure of data ... was taken, it is not limited at all. That is, it is possible to add 2 bytes to the number of data to be transmitted, first transmit a start command (start command), and finally transmit an end command (period command). However, in this case as well, the start bit and stop bit are not used, and each command has a unit length (1 byte length).
また、例えば、２４個のランプを駆動可能なドライバに対して、駆動対象のランプを個々的に特定した状態で、各ランプの点灯状態を規定する駆動データを送信しても良い。この場合には、例えば、スタートコマンド→当該ドライバを規定するスレーブアドレス→ランプを特定するサブアドレス→そのランプに対する駆動データ→ランプを特定するサブアドレス→そのランプに対する駆動データ→・・・・→ピリオドコマンドの手順でシリアルデータが送信される。この場合、送信されるデータの合計バイト数は、一つのドライバに対して２４×２＋３バイトである。 Further, for example, drive data that defines the lighting state of each lamp may be transmitted to a driver capable of driving 24 lamps in a state where the lamps to be driven are individually specified. In this case, for example, a start command → a slave address that defines the driver → a subaddress that specifies a lamp → a driving data for the lamp → a subaddress that specifies a lamp → a driving data for the lamp → a period command Serial data is sent in the procedure. In this case, the total number of bytes of data to be transmitted is 24 × 2 + 3 bytes for one driver.
以上、ＬＥＤランプや演出モータへのシリアル送信処理について説明したが、演出モータＭ１〜Ｍｎについては、これが駆動する演出可動体の移動位置や移動状態を定時的に把握するのが好ましい。この場合、例えば、演出モータにより可動する演出可動体の原点位置を検出できる位置に検出センサ（原点センサ）を配置し、その検出センサのＯＮ／ＯＦＦ状態を、演出モータの回転速度に対応した頻度で、定時的に把握するのが好適である。なお、演出可動体は、演出モータに駆動されて回転運動又は往復運動をする。 As described above, the serial transmission processing to the LED lamp and the effect motor has been described. However, it is preferable that the effect motors M1 to Mn regularly grasp the movement position and the movement state of the effect movable body driven by the effect motors M1 to Mn. In this case, for example, a detection sensor (origin sensor) is arranged at a position where the origin position of the effect movable body movable by the effect motor can be detected, and the ON / OFF state of the detection sensor corresponds to the rotation speed of the effect motor. Therefore, it is preferable to grasp on a regular basis. The effect movable body is driven by the effect motor to rotate or reciprocate.
図１１は、演出可動体の原点位置を検出する原点センサから、検出スイッチ信号を受けて、演出制御部２２のシリアル入力ポートＳＩに送信するセンサ信号伝送基板ＴＲＮＳを例示したものである。図１１（ａ）に示す通り、センサ信号伝送基板ＴＲＮＳは、シフトレジスタ５０と、入力バッファ回路５１と、フィルタ回路５２とを中心に構成されている。
FIG. 11 illustrates a sensor signal transmission board TRNS that receives a detection switch signal from an origin sensor that detects the origin position of the effect movable body and transmits the detection switch signal to the serial input port SI of the
入力バッファ回路５１は、プルアップ抵抗ＲとインバータＩＮとを有して構成され、原点センサから受ける検出スイッチ信号を論理反転させている。この実施例では、例えば７個の演出モータに対応して、合計７ビット長の検出スイッチ信号が、入力バッファ回路５１を経由して、シフトレジスタ５０の７個の入力端子（Ｂ〜Ｈ）に供給されている。そのため、最下位ビットの入力端子（Ａ）は、グランドに接続されている。
The
フィルタ回路５２は、５０〜１００Ω程度の抵抗Ｒ１，Ｒ２と、５０〜１００ｐＦ程度のコンデンサＣ１，Ｃ２とで構成されたＣＲローパスフィルタを構成している。なお、クロック信号ＣＫはインバータＩＮで論理反転された反転クロック信号ＣＫ’として、シフトレジスタ５０のシリアル入力端子ＣＬＯＣＫに供給される。
The
シフトレジスタ５０は特に限定されないが、例えば、図１１（ｂ）に内部回路を示すＴＣ７４ＶＨＣ１６５Ｆ（東芝）が使用される。先に説明した通り、シフトレジスタ５０のパラレル入力端子Ｂ〜Ｈに、検出スイッチ信号が供給されている一方、パラレル入力端子Ａは、グランドレベルに固定されている。そして、これらパラレル入力端子Ａ〜Ｈのデータは、ラッチ信号ＬＴの立下りタイミングに同期して、シフトレジスタ５０の内部レジスタに取得される。
The
図示の通り、この実施例では、シフトレジスタ５０のシリアル入力端子ＩＮＰＵＴと禁止端子ＩＮＨＩＢＩＴとは、Ｌレベルに固定されている。そのため、シリアル入力端子ＣＬＯＣＫに反転クロック信号ＣＫ’が供給されると、シフトレジスタ５０に取得されたデータが、反転クロック信号ＣＫ’の立上りエッジに同期して、シリアルデータＱＨ（センサ信号ＳＥＮ）として出力される。出力されたセンサ信号ＳＥＮは、センサ信号伝送基板ＴＲＮＳから演出制御基板２２に伝送されてシリアル入力ポートＳＩに供給される。
As shown in the figure, in this embodiment, the serial input terminal INPUT and the prohibition terminal INHIBIT of the
図１２は、センサ信号伝送基板ＴＲＮＳからセンサ信号ＳＥＮを受けるシリアル入力ポートＳＩの内部構成を図示したものである。このシリアル入力ポートＳＩは、図６に示すシリアルポートと全く同一構成であるが、図６と図１２の記載内容が同一でないのは、各々のシリアルポートＳＩの動作モードが違うためである。 FIG. 12 illustrates the internal configuration of the serial input port SI that receives the sensor signal SEN from the sensor signal transmission board TRNS. The serial input port SI has exactly the same configuration as the serial port shown in FIG. 6, but the contents described in FIGS. 6 and 12 are not the same because the operation mode of each serial port SI is different.
すなわち、図６（ａ）に関して説明した通り、このシリアルポートＳＩは、制御レジスタＲＧへの設定値に基づいて、（１）送信動作モードか、（２）受信動作モードか、（３）送受信動作モードの何れかの動作が可能であるところ、図６（ａ）は、送信動作モードに設定されたシリアルポートの要部を図示し、図１２では、受信動作モードに設定されたシリアルポートＳＩの要部を図示している。 That is, as described with reference to FIG. 6A, this serial port SI is based on the value set in the control register RG, whether it is (1) transmission operation mode, (2) reception operation mode, or (3) transmission / reception operation. 6A shows the main part of the serial port set in the transmission operation mode, and FIG. 12 shows the serial port SI set in the reception operation mode. The main part is illustrated.
図１２に示す通り、受信動作モードに設定されたシリアルポートＳＩは、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、外部から受けるシリアル信号Ｓｉｎを１ビットずつ受信するシフトレジスタＳＲと、シフトレジスタＳＲに格納された１バイト長の受信データをパラレルデータとして受ける受信データレジスタＲＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫｂを出力するボーレートジェネレータＢＧと、を有して構成されている。 As shown in FIG. 12, the serial port SI set in the reception operation mode includes a transmission data register DR that receives 1-byte data from the CPU core, a shift register SR that receives a serial signal Sin received from the outside bit by bit, and a shift Received data register RR for receiving 1-byte length received data stored in register SR as parallel data, a number of control registers RG for managing the internal operation state of the serial port, and an output pulse Φ of counter circuit CT for control And a baud rate generator BG that outputs a clock signal CKb having a frequency division ratio designated by the register RG.
本実施例においてシリアル信号Ｓｉｎは、センサ信号伝送基板ＴＲＮＳから伝送されるセンサ信号ＳＥＮであり、シリアルポートＳＩが出力するクロック信号ＣＫに同期して伝送される。そして、シリアルポートＳＩを受信動作モードで動作させるため、内部の制御レジスタＲＧのうち、データ出力許可フラグＳＯＥはＯＦＦレベル、送信許可フラグＴＸＥはＯＮレベル、受信許可フラグＲＸＥはＯＮレベルに設定される。 In this embodiment, the serial signal Sin is the sensor signal SEN transmitted from the sensor signal transmission board TRNS, and is transmitted in synchronization with the clock signal CK output from the serial port SI. In order to operate the serial port SI in the reception operation mode, in the internal control register RG, the data output permission flag SOE is set to the OFF level, the transmission permission flag TXE is set to the ON level, and the reception permission flag RXE is set to the ON level. .
ここで、送信許可フラグＴＸＥをＯＮレベルにするのは、送信データレジスタＤＲへの書込み動作が必要なためである。但し、データ出力許可フラグＳＯＥがＯＦＦレベルであるので、書込まれたデータが出力されることはない。なお、制御レジスタＲＧには、図１２（ｂ）に示す受信完了フラグＲＤＲＦも含まれる。 Here, the transmission permission flag TXE is set to the ON level because a write operation to the transmission data register DR is necessary. However, since the data output permission flag SOE is at the OFF level, the written data is not output. The control register RG also includes a reception completion flag RDRF shown in FIG.
ＣＰＵは、例えば２ｍＳ毎に、定時処理として、センサ信号ＳＥＮを取得するが、この取得処理に先行して、パラレル出力ポートＰｏ’から負論理のラッチ信号ＬＴ（ラッチパルス）を出力する。すると、ラッチ信号ＬＴの立下りタイミングに同期して、演出可動体の原点位置を検出する原点センサからの検出スイッチ信号が、センサ信号伝送基板ＴＲＮＳのシフトレジスタ５０の内部レジスタに取得される（図１１（ｂ）参照）。
For example, the CPU acquires the sensor signal SEN as a regular process every 2 mS, for example. Prior to this acquisition process, the CPU outputs a negative logic latch signal LT (latch pulse) from the parallel output port Po ′. Then, in synchronization with the falling timing of the latch signal LT, the detection switch signal from the origin sensor that detects the origin position of the effect movable body is acquired in the internal register of the
その後、シリアル入力ポートＳＩは、図１２（ｂ）に示す通信プロトコルにしたがって、シリアル受信動作を開始する。すなわち、シリアル受信動作では、ＣＰＵは、データ出力許可フラグＳＯＥ＝Ｌレベル（禁止レベル）、送信許可フラグＴＸＥ＝Ｈレベル、受信許可フラグＲＸＥ＝Ｈレベルに設定した状態で、シリアルポートＳＩの送信データレジスタＤＲに、１バイト長のダミーデータに書込む。すると、この書込み動作に対応して、クロック信号ＣＫの出力が開始される。なお、データ出力許可フラグＳＯＥが禁止レベルに設定されているので、ダミーデータがシフトレジスタＳＲから出力されることはない。 Thereafter, the serial input port SI starts the serial reception operation according to the communication protocol shown in FIG. That is, in the serial reception operation, the CPU sets the data output permission flag SOE = L level (prohibition level), the transmission permission flag TXE = H level, and the reception permission flag RXE = H level in the state set to the transmission data of the serial port SI. Write 1 byte long dummy data to the register DR. Then, in response to this write operation, output of the clock signal CK is started. Since the data output permission flag SOE is set to the prohibited level, dummy data is not output from the shift register SR.
シリアルポートＳＩから出力されたクロック信号ＣＫは、反転クロック信号ＣＫ’として、シフトレジスタ５０のシリアル入力端子ＣＬＯＣＫに供給されるので、シフトレジスタ５０は、クロック信号ＣＫの立下りエッジ（ＣＫ’の立上りエッジ）に同期してシフト動作を実行する。そして、１ビット毎に伝送されるセンサ信号ＳＥＮは、クロック信号ＣＫの立上りエッジ（ＣＫ’の立下りエッジ）に同期して、シリアルポートＳＩのシフトレジスタＳＲに取得される。
Since the clock signal CK output from the serial port SI is supplied to the serial input terminal CLOCK of the
そして、シフトレジスタＳＲが、８ビット目のセンサ信号ＳＥＮを取得すると、シフトレジスタＳＲの１バイトデータが、受信データレジスタＲＲに転送されると共に、制御レジスタＲＧの受信完了フラグＲＤＲＦがＯＮ状態となる（図１２（ｂ）参照）。そのため、ＯＮ状態の受信完了フラグＲＤＲＦを把握したＣＰＵは、受信データレジスタＲＲの１バイトデータ（センサ信号ＳＥＮ）を読み出すことができる。なお、シリアルポートＳＩに関して受信割込みが許可されている場合には（Enable Interrupt FLGがＯＮ）、フラグセンス処理などによってＣＰＵが受信完了フラグＲＤＲＦの値をチェックする必要はなく、自動的に起動される割込み処理において、１バイトのセンサ信号ＳＥＮを取得することができる。 When the shift register SR acquires the 8-bit sensor signal SEN, 1-byte data of the shift register SR is transferred to the reception data register RR, and the reception completion flag RDRF of the control register RG is turned on. (See FIG. 12B). Therefore, the CPU that has grasped the reception completion flag RDRF in the ON state can read 1-byte data (sensor signal SEN) of the reception data register RR. When reception interrupt is permitted for the serial port SI (Enable Interrupt FLG is ON), the CPU does not need to check the value of the reception completion flag RDRF by flag sensing processing or the like, and is automatically activated. In the interrupt process, a 1-byte sensor signal SEN can be acquired.
上記何れの動作を採る場合でも、ＣＰＵが受信データレジスタＲＲの１バイトデータを取得すると、受信完了フラグＲＤＲＦがＯＦＦ状態に戻る。先に説明した通り、この実施例では、センサ信号ＳＥＮが１バイト長であるので、この１バイトデータの取得処理で、演出可動体の原点位置の検出処理が終わる。但し、センサ信号ＳＥＮなどのシリアル信号が複数バイトの場合には、その後も、次の１バイトデータがシフトレジスタＳＲから受信データレジスタＲＲに転送されたタイミングで、再度、受信完了フラグＲＤＲＦがＯＮ状態となるので、その後も上記と同じ動作を繰り返せば良い。 In any of the above operations, when the CPU acquires 1-byte data in the reception data register RR, the reception completion flag RDRF returns to the OFF state. As described above, in this embodiment, since the sensor signal SEN is 1 byte long, the detection process of the origin position of the effect movable body is completed by the acquisition process of the 1 byte data. However, when the serial signal such as the sensor signal SEN is a plurality of bytes, the reception completion flag RDRF is again turned on at the timing when the next 1-byte data is transferred from the shift register SR to the reception data register RR. Therefore, the same operation as described above may be repeated thereafter.
そして、必要なデータの取得が終われば、ＣＰＵは、データ出力許可フラグＳＯＥ＝Ｌレベル、送信許可フラグＴＸＥ＝Ｌレベル、受信許可フラグＲＸＥ＝Ｌレベルに設定することで、シリアル受信動作を終了させる。 When the necessary data has been acquired, the CPU sets the data output permission flag SOE = L level, the transmission permission flag TXE = L level, and the reception permission flag RXE = L level to end the serial reception operation. .
以上各種の実施例を説明したが、本発明の適用は、必ずしも、弾球遊技機に限定されないのは勿論である。 Although various embodiments have been described above, it is needless to say that the application of the present invention is not necessarily limited to a ball game machine.
ＧＭ 遊技機
２２’ 演出制御部
クロックパルス ＣＫ
シリアルポート Ｓ０〜Ｓ２
制御レジスタ ＲＧ
GM gaming machine 22 'Production control unit clock pulse CK
Serial port S0-S2
Control register RG
Claims (2)
前記演出制御手段は、
ＣＰＵコアからパラレルデータが書込まれる送信データレジスタと、送信データレジスタから転送されたパラレルデータをシリアル出力する送信シフトレジスタと、を有して、クロックパルスに同期して送信シフトレジスタからシリアル信号を出力するシリアル出力ポートを、ＣＰＵコアと共に内蔵する単一素子のコンピュータ回路と、
前記シリアル出力ポートを経由して、前記コンピュータ回路と一方向通信路で接続されており、各々に固有のアドレスが付与されて、前記シリアル出力ポートに並列接続されてシリアル信号とクロックパルスを共通して受ける複数のドライバと、
複数のドライバによって駆動される多数のランプと、を有して構成されており、
前記各ドライバは、必要なデータを保持可能な内蔵レジスタを内蔵し、前記一方向通信路を経由して、前記シリアル出力ポートの送信シフトレジスタからシリアル信号を一方向に受けることでランプを発光駆動しており、
前記コンピュータ回路のＣＰＵコアは、
出力動作を許可設定した前記シリアル出力ポートから、一連のシリアル信号の送信開始を意味する開始コマンドを送信データレジスタに書込むことで、送信シフトレジスタから開始コマンドの出力を開始させる開始手段と、
ランプを所定態様で発光駆動するための一連のシリアル信号を、所定のドライバアドレスと、そのドライバの内蔵レジスタを特定して、前記シリアル出力ポートの送信シフトレジスタから出力した後、一連のシリアル信号の送信終了を意味する終了コマンドを送信データレジスタに書込むことで、送信シフトレジスタから終了コマンドの出力を開始させる終了手段と、を実現していることを特徴とする遊技機。 A gaming machine provided with effect control means for causing a lamp to emit light in a predetermined manner and executing a lamp effect based on a control command received from another control means,
The production control means includes
A transmission data register in which parallel data is written from the CPU core, and a transmission shift register that serially outputs parallel data transferred from the transmission data register, and a serial signal from the transmission shift register in synchronization with the clock pulse. A single-element computer circuit incorporating a serial output port for output together with a CPU core ;
Via the serial output port, it is connected to the computer circuit through a one-way communication path, given a unique address to each, and connected in parallel to the serial output port to share a serial signal and a clock pulse. With multiple drivers
A plurality of lamps driven by a plurality of drivers,
Each of the drivers has a built-in register capable of holding necessary data, and the lamp is driven to emit light by receiving a serial signal in one direction from the transmission shift register of the serial output port via the one-way communication path. And
The CPU core of the computer circuit is:
From the serial output port that allowed setting the output operation, a set of the start command, which means the start of transmission of the serial signal by writing to the transmit data register, the start means Ru to start output of the start command from the transmit shift register,
A series of serial signals for driving the lamp to emit light in a predetermined manner is output from the transmission shift register of the serial output port after specifying a predetermined driver address and a built-in register of the driver . by writing end command meaning transmission end to the transmission data register, a game machine, characterized in that to achieve a finished unit Ru to start output of the end command from the transmit shift register, a.
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