JP6219060B2 - NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE DATA READING METHOD - Google Patents
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Description
本発明は、メモリセルを用いてデータを読み書きする不揮発性半導体記憶装置、及びメモリセルに記憶されているデータを読み出す不揮発性記憶装置データ読出し方法に関する。 The present invention relates to a nonvolatile semiconductor memory device that reads and writes data using memory cells, and a nonvolatile memory device data reading method that reads data stored in memory cells.
一般に、1トランジスタ1キャパシタ(1T1C)型のメモリセルを用いた不揮発性半導体メモリにおいてデータを読み出すときには、読み出しデータの論理値が”0”であるか”1”であるかを判定するための参照電位をメモリ内で生成する。参照電位の生成方法としては、いわゆるダミーセルを用いる方法と、データ読み出し対象のメモリセル(以下、読出しセルと称する)自体を用いる方法(以下、自己参照方法と称する)が知られている。ダミーセルを用いる方法の場合、例えばダミーセルと読出しセルへのアクセス頻度の違い等によってこれら両セルの特性が経時的に互いに解離して、読出しデータ値の判定精度が低下するおそれがある。これに対して、自己参照方法の場合、読出しセル自体を用いて参照電位を生成するので、経時的な特性変動があったとしても、読出しデータ値の判定精度を高く保つことができるという利点がある。 In general, when reading data in a nonvolatile semiconductor memory using a one-transistor one-capacitor (1T1C) type memory cell, a reference for determining whether the logical value of the read data is “0” or “1” A potential is generated in the memory. As a reference potential generation method, a method using a so-called dummy cell and a method using a memory cell (hereinafter referred to as a read cell) as a data read target itself (hereinafter referred to as a self-reference method) are known. In the case of a method using a dummy cell, the characteristics of both cells may dissociate with time due to, for example, a difference in access frequency between the dummy cell and the read cell, and the determination accuracy of the read data value may be reduced. On the other hand, in the case of the self-referencing method, the reference potential is generated using the read cell itself, so that the read data value determination accuracy can be kept high even if there is a characteristic variation with time. is there.
例えば特許文献1には、自己参照方法を用いて読出しデータ値の判定を行なうメモリ装置が開示されている。当該装置においては、最初に1つのセルから記憶データを読み出してこれにオフセットを加えて読出電圧とし、次に当該1つのセルからデータを再度読み出してこれを参照電圧とする。そして、読出電圧と参照電圧とを比較して、最初に読み出した記憶データの論理値が”0”であるか”1”を判定する。 For example, Patent Literature 1 discloses a memory device that determines a read data value using a self-referencing method. In the device, first, stored data is read from one cell and an offset is added to this to obtain a read voltage. Next, data is read again from the one cell and used as a reference voltage. Then, the read voltage is compared with the reference voltage to determine whether the logical value of the first read storage data is “0” or “1”.
ところで、特許文献1のメモリ装置におけるオフセット量は、ビット線の配線容量によって定まるものであり、読出しデータの論理値が”0”の場合と”1”の場合とで同一となる。それ故、読出しデータの論理値が”0”のときの電圧レベルと”1”のときの電圧レベルとの間の差が小さい場合には、参照電圧との比較による論理値判定の精度が低下してしまうという問題があった。 By the way, the offset amount in the memory device of Patent Document 1 is determined by the wiring capacity of the bit line, and is the same when the logical value of the read data is “0” and “1”. Therefore, if the difference between the voltage level when the logical value of the read data is “0” and the voltage level when it is “1” is small, the accuracy of the logical value determination by comparison with the reference voltage is reduced. There was a problem of doing.
本発明は上記した如き問題点に鑑みてなされたものであって、読出しデータ値の判定を高精度で行なうことができる不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法を提供することを目的とする。 The present invention has been made in view of the above-described problems, and provides a nonvolatile semiconductor memory device and a nonvolatile memory device data reading method capable of determining a read data value with high accuracy. Objective.
本発明による不揮発性半導体記憶装置は、メモリセルから記憶電位を読み出した後に前記メモリセルに参照電位を書込み、前記記憶電位と、前記メモリセルより読み出した前記参照電位と、を比較することによりデータの読出しを行う不揮発性半導体記憶装置であって、前記記憶電位に応じて容量値が変化する第1の容量素子と、前記第1の容量素子にオフセット指令信号を供給するオフセット指令信号供給部と、を具備し、前記記憶電位は前記第1の容量素子の一方の端子に印加され、前記オフセット指令信号の電位は前記第1の容量素子の他方の端子に印加され、前記第1の容量素子は前記端子間の電位差に応じた容量値を呈し、前記オフセット指令信号の電位は、前記メモリセルからの前記記憶電位の読出し時における第1指令電位から前記記憶電位と前記参照電位との比較時における第2指令電位に遷移し、前記記憶電位が第1記憶電位のときに前記第1記憶電位と前記第1指令電位との間に生じる電位差と、前記第1記憶電位と前記第2指令電位との間に生じる電位差との間の範囲である第1電位差範囲内における前記第1の容量素子の総容量値が、前記記憶電位が前記第1の電位より低い第2記憶電位のときに前記第2記憶電位と前記第1指令電位との間に生じる電位差と、前記第2記憶電位と前記第2指令電位との間に生じる電位差との間の範囲である第2電位差範囲内における前記第1の容量素子の総容量値より小さくなるように設定されていることを特徴とする。 The nonvolatile semiconductor memory device according to the present invention reads a storage potential from a memory cell and then writes a reference potential to the memory cell, and compares the storage potential with the reference potential read from the memory cell. A non-volatile semiconductor storage device that reads the first capacitance element whose capacitance value changes according to the storage potential, and an offset command signal supply unit that supplies an offset command signal to the first capacitance element The storage potential is applied to one terminal of the first capacitive element, the potential of the offset command signal is applied to the other terminal of the first capacitive element, and the first capacitive element Exhibits a capacitance value according to the potential difference between the terminals, and the potential of the offset command signal is the first command potential at the time of reading the storage potential from the memory cell. Transition to a second command potential at the time of comparison between the memory potential and the reference potential, and a potential difference generated between the first memory potential and the first command potential when the memory potential is the first memory potential; The total capacitance value of the first capacitive element within a first potential difference range, which is a range between a potential difference generated between the first storage potential and the second command potential, and the storage potential is the first potential difference. A potential difference generated between the second memory potential and the first command potential when the second memory potential is lower than a potential, and a potential difference generated between the second memory potential and the second command potential. It is set to be smaller than the total capacitance value of the first capacitive element within the second potential difference range which is a range .
また、本発明による不揮発性半導体記憶装置は、第1の電位または第1の電位より低い第2の電位を記憶電位としてメモリセルから読出す自己参照方法の不揮発性半導体記憶装置であって、第1の端子と第2の端子を備え、前記第1の端子と前記第2の端子との間の電位差の増加に応じて容量値が増加する容量素子と、前記第1の端子に前記メモリセルの前記記憶電位を印加する手段と、前記第2の端子に印加された電位を前記第1の電位より高い電位から前記第2の電位より低い電位に変化させる手段と、を具備し、前記メモリセルより読み出される前記記憶電位の前記第1の電位と前記第2の電位との間の電位差を拡大することを特徴とする。 A non-volatile semiconductor memory device according to the present invention is a non-volatile semiconductor memory device of a self-reference method for reading from a memory cell using a first potential or a second potential lower than the first potential as a storage potential . A capacitive element having a first terminal and a second terminal, the capacitance value of which increases with an increase in potential difference between the first terminal and the second terminal, and the memory cell at the first terminal. And a means for changing the potential applied to the second terminal from a potential higher than the first potential to a potential lower than the second potential. A potential difference between the first potential and the second potential of the storage potential read from the cell is enlarged .
また、本発明による不揮発性半導体記憶装置は、第1の電位または第1の電位より低い第2の電位を記憶電位としてメモリセルから読出す自己参照方法の不揮発性半導体記憶装置であって、第1の端子と第2の端子を備え、前記第1の端子と前記第2の端子との間の電位差の減少に応じて容量値が増加する容量素子と、前記第1の端子に前記メモリセルの前記記憶電位を印加する手段と、前記第2の端子に印加された電位を前記第2の電位より低い電位をもつ第3の電位から、前記第3の電位より低い第4の電位に変化させる手段と、を具備し、前記メモリセルより読み出される前記記憶電位の前記第1の電位と前記第2の電位との間の電位差を拡大することを特徴とする。 A non-volatile semiconductor memory device according to the present invention is a non-volatile semiconductor memory device of a self-reference method for reading from a memory cell using a first potential or a second potential lower than the first potential as a storage potential. A capacitor having a first terminal and a second terminal, the capacitance value of which increases in accordance with a decrease in potential difference between the first terminal and the second terminal, and the memory cell at the first terminal And changing the potential applied to the second terminal from a third potential having a potential lower than the second potential to a fourth potential lower than the third potential. And expanding the potential difference between the first potential and the second potential of the storage potential read from the memory cell.
また、本発明による不揮発性半導体記憶装置は、メモリセルから読み出した記憶電位と、参照電位とを比較することにより、データの読出しを行う不揮発性半導体記憶装置であって、前記記憶電位に依存して容量値が変化する第1の容量素子と、前記第1の容量素子にオフセット指令電位を印加するオフセット指令信号供給部と、を含み、前記オフセット指令信号供給部は、前記容量素子に印加した前記オフセット指令電位を所定の第1の電位から前記第1の電位よりも低い第2の電位に切り替える手段と、前記第1の容量素子に接続される第2の容量素子と、前記第2の容量素子に接続される信号供給部と、を具備し、第1記憶電位と前記第1記憶電位より低い第2記憶電位を前記記憶電位として前記メモリセルから読み出し、前記第1の電位は、前記第1記憶電位より高い電位であり、前記第2の電位は、前記第2記憶電位より低い電位であり、前記メモリセルからの前記記憶電位の読出し時に、前記第1の容量素子の第1の端子と、前記第2の容量素子の一方の端子と、の接続点にオフセット指令電位が印加され、前記オフセット指令電位が印加される前記第1の容量素子の前記第1の端子と、前記記憶電位が印加される前記第1の容量素子の第2の端子と、の間の電位差が、前記記憶電位が前記第1記憶電位のときには空乏領域に対応する電位差となり、前記記憶電位が前記第2記憶電位のときには蓄積領域に対応する電位差となるように設定されていることを特徴とする。
A nonvolatile semiconductor memory device according to the present invention is a nonvolatile semiconductor memory device that reads data by comparing a storage potential read from a memory cell with a reference potential, and depends on the storage potential. A first capacitive element whose capacitance value changes, and an offset command signal supply unit that applies an offset command potential to the first capacitive element, wherein the offset command signal supply unit is applied to the capacitive element Means for switching the offset command potential from a predetermined first potential to a second potential lower than the first potential; a second capacitive element connected to the first capacitive element; A signal supply unit connected to a capacitor, and reading from the memory cell a first storage potential and a second storage potential lower than the first storage potential as the storage potential; The second potential is lower than the second storage potential, and the first capacitive element is read when reading the storage potential from the memory cell. An offset command potential is applied to a connection point between the first terminal of the second capacitor element and one terminal of the second capacitor element, and the first terminal of the first capacitor element to which the offset command potential is applied. And the second terminal of the first capacitive element to which the storage potential is applied become a potential difference corresponding to a depletion region when the storage potential is the first storage potential, and the storage potential Is set to be a potential difference corresponding to the accumulation region when the second storage potential .
本発明による不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法によれば、読出しデータ値の判定を高精度で行なうことができる。 According to the nonvolatile semiconductor memory device and the nonvolatile memory device data read method according to the present invention, the read data value can be determined with high accuracy.
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
<第1の実施例>
図1には、本実施例であるメモリ装置1Aの構成が示されている。
<First embodiment>
FIG. 1 shows the configuration of a
メモリセルM0は、セル容量2とセルトランジスタ3とからなる。セル容量2の一端はプレート線9に接続され、プレート線9上の信号PL0が供給される。セル容量2の他端はセルトランジスタ3のドレインに接続されている。セルトランジスタ3のソースは、互いに隣接する一対のビット線71及び81のうちの一方のビット線71に接続されている。メモリセルM1は、セル容量4とセルトランジスタ5とからなる。セル容量4の一端はプレート線10に接続され、プレート線10上の信号PL1が供給される。セル容量4の他端はセルトランジスタ5のドレインに接続されている。セルトランジスタ5のソースは他方のビット線81に接続されている。セルトランジスタ3及び5の各々のゲートは共通のワード線6に接続されている。当該ゲートの各々には、ワード線6上のメモリ選択信号WL0が供給される。セル容量2及び4の各々は、例えば強誘電体キャパシタである。セルトランジスタ3及び5の各々は、例えばNMOSトランジスタである。以下、ワード線6と、プレート線9及び10とをまとめて選択線群と称する。選択線群はビット線71及び81と交叉している。メモリセルM1及びM2は、その交叉位置に配置されている。
The memory cell M0 includes a
プリチャージトランジスタ11のソースはビット線71に接続されており、ドレインは例えば接地電位等の書込み電位に接続されており、ゲートにはプリチャージ信号EQ0が入力される。プリチャージトランジスタ12のソースはビット線81に接続されており、ドレインは例えば接地電位等の書込み電位に接続されており、ゲートにはプリチャージ信号EQ1が入力される。プリチャージトランジスタ11及び12の各々は、例えばNMOSトランジスタである。プリチャージトランジスタ11は、プリチャージ信号EQ0に応じてビット線71と接地電位等の書込み電位との間を選択的に接続状態又は開放状態とするスイッチとして動作する。プリチャージトランジスタ11がオン状態であり、且つプレート線9に信号PL0が印加され、ワード線6上のメモリ選択信号WL0によりメモリセルM0が選択されたときに、メモリセルM0に例えば論理値”0”などの参照データが書き込まれる。同様に、プリチャージトランジスタ12は、プリチャージ信号EQ1に応じてビット線81と接地電位等の書込み電位との間を選択的に接続状態又は開放状態とするスイッチとして動作する。プリチャージトランジスタ12がオン状態であり、且つプレート線10に信号PL1が印加され、ワード線6上のメモリ選択信号WL0によりメモリセルM1が選択されたときに、メモリセルM1に例えば論理値”0”などの参照データが書き込まれる。
The source of the precharge transistor 11 is connected to the
ビット線71は、スイッチ(以下、「SW」と表記する)13を介して電位保持線72と接続されている。ビット線81は、SW16を介して電位保持線82と接続されている。SW14の一端はビット線71に接続され、他端は電位保持線82に接続されている。SW15の一端は電位保持線72に接続され、他端はビット線81に接続されている。SW13〜16の各々は、開閉信号(図示せず。ビット線選択信号とも称する)に応じてオンオフする。SW13〜16の各々は、開閉信号に応じて、ビット線71及び81のうちの一方と電位保持線72及び82のうちの一方とを選択的に接続する接続スイッチということもできる。
The
センスアンプ17は、一方の端子に接続された電位保持線72の電位と、他方の端子に接続された電位保持線82の電位との差を増幅する。電位保持線72の電位は、寄生容量20によって維持される。電位保持線82の電位は、寄生容量19によって維持される。
The
容量素子21が電位保持線72に接続されている。以下、容量素子21がNMOSトランジスタである場合の例について説明する。トランジスタ21のソースとドレインとは互いに接続されており、且つ電位保持線72に接続されている。トランジスタ21は、MOS容量素子として機能する。トランジスタ21のゲートにはインバータ22からの出力であるオフセット指令電位ADaが印加される。インバータ22の入力にはオフセット指令信号sig0が入力される。トランジスタ21の呈する容量値は、電位保持線72上の電位に応じて変化する。
The
電位保持線72の側に存在するトータルの容量値と、電位保持線82の側に存在するトータルの容量値とを揃えるために容量素子40を設けることが望ましい。容量素子40の一端は電位保持線82に接続されており、他端には接地電位VSSが入力される。容量素子40の容量値はトランジスタ21の呈する容量値と同一又は略同一とすることが望ましい。容量素子40は例えば、ソースとドレインとが電位保持線82に接続され、ゲートに接地電位VSSが入力されるNMOSトランジスタである。
It is desirable to provide the
オフセット指令信号供給部50は、オフセット指令信号を生成し、これを容量素子21を介して電位保持線72に供給する。オフセット指令信号は、SW13〜16のオンオフタイミングとの関係で適当なタイミングにより供給される。
The offset command
以下、図2を参照しつつ、メモリ装置1Aのデータ読出し動作について説明する。
Hereinafter, the data read operation of the
初期状態において、SW13はオン状態であり、SW14はオフ状態である。 In the initial state, SW13 is on and SW14 is off.
先ず、メモリ選択信号WL0の信号レベルを”H”として、メモリセルM0を選択する。 First, the memory cell M0 is selected by setting the signal level of the memory selection signal WL0 to “H”.
次に、時刻T0において、信号PL0の信号レベルを”H”とし、メモリセルM0に記憶されているデータを読み出す。電位保持線72の電位BLSAは、メモリセルM0から読み出されたデータ値に応じた記憶電位により定まる。図2においては、読み出されたデータ値が”0”である場合の電位BLSAを電位B0、データ値が”1”である場合の電位BLSAを電位B1として示している。電位BLSAは、時刻T1の時点から寄生容量20が充電されるに従って上昇する。以下、当該読み出しを「最初の読出し」と称する。
Next, at time T0, the signal level of the signal PL0 is set to “H”, and the data stored in the memory cell M0 is read. The potential BLSA of the
次に、時刻T1において、SW1開閉信号の信号レベルを”L”として、SW13をオフする。SW13がオフ状態になった後も、電位BLSAは寄生容量20によって維持される。
Next, at time T1, the signal level of the SW1 opening / closing signal is set to “L”, and SW13 is turned off. The potential BLSA is maintained by the
次に、時刻T2において、プリチャージ信号EQ0の信号レベルを”H”とし、プリチャージトランジスタ11をオンする。これにより、ビット線71の電位がVSSレベルとなり、メモリセルM0に論理値”0”が書き込まれる。
Next, at time T2, the signal level of the precharge signal EQ0 is set to “H”, and the precharge transistor 11 is turned on. As a result, the potential of the
次に、時刻T3において、オフセット指令信号Sig0の信号レベルを”H”とする。これにより、オフセット指令電位ADaは、電位VCAP1から電位VSSに低下する。その結果、電位BLSAが下がる。最初に読み出されたデータ値が”0”である場合の電位B0と、データ値が”1”である場合の電位B1とでは下げ幅が異なる。降下後の電位BLSAをオフセット電位とも称する。 Next, at time T3, the signal level of the offset command signal Sig0 is set to “H”. As a result, the offset command potential ADa decreases from the potential VCAP1 to the potential VSS. As a result, the potential BLSA decreases. The amount of decrease is different between the potential B0 when the data value read first is “0” and the potential B1 when the data value is “1”. The lowered potential BLSA is also referred to as an offset potential.
次に、時刻T4において、SW2開閉信号の信号レベルを”H”としてSW14を開く。また、信号PL0の信号レベルを”H”とする。これにより、電位保持線82にもデータ値”0”が読み出される。電位保持線82の電位REFは、メモリセルM0から読み出されたデータ値に応じて定まる。電位REFは、電位B0と電位B1との間に位置し、寄生容量19によって維持される。
Next, at time T4, the signal level of the SW2 open / close signal is set to “H”, and SW14 is opened. Further, the signal level of the signal PL0 is set to “H”. As a result, the data value “0” is also read out to the
次に、時刻T5において、SW2開閉信号の信号レベルを”L”としてSW14を閉じる。SW14が閉じた後も、電位REFは寄生容量19によって維持される。
Next, at time T5, the signal level of the SW2 open / close signal is set to “L”, and SW14 is closed. Even after the
次に、時刻T6において、センスアンプ17が、電位BLSAと電位REFとの電位差を増幅する。その結果、最初の読出しデータ値が”0”の場合には電位B0が低下し、最初の読出しデータ値が”1”の場合には電位B1が上昇する。
Next, at time T6, the
以下、図3を参照しつつ、容量素子21の容量値について説明する。図1のように容量素子21がトランジスタ21からなる場合には、横軸はトランジスタ21のゲート−ソース/ドレイン間の電位差であり、縦軸はゲート−ソース/ドレイン間の容量値である。当該電位差は、トランジスタ21のゲートに印加されるオフセット指令電位ADaと、ソース/ドレインに印加される電位BLSAとの間の電位差である。オフセット指令電位ADaは、インバータ22に入力されるオフセット指令信号sig0の信号レベルによって調整される。トランジスタ21の空乏領域においては、電位差が大きくなるにつれて容量値が増加する。一方、トランジスタ21の蓄積領域においては、電位差が更に大きくなっても容量値はほぼ一定である。このように、電位差の大きさに対して容量値が正の勾配を有している。換言すれば、トランジスタ21の呈する容量値は、前記記憶電位とオフセット指令電位ADaに応じて変化する。
Hereinafter, the capacitance value of the
読出しデータ値が”1”のときの電位BLSA(図2の電位B1)は、読出しデータ値が”0”のときの電位BLSA(図2の電位B0)よりも高い。電位BLSA降下前におけるトランジスタ21のゲートへの印加オフセット指令電位ADaは、電位B1よりも更に高くなるように設定されている。その結果、読出しデータ値が”0”のときのゲート−ソース/ドレイン間の電位差は、読出しデータ値が”1”のときのゲート−ソース/ドレイン間の電位差よりも大きくなる。電位BLSA降下後、メモリセルM0から最初に読み出されたデータ値(”0”又は”1”)に応じた電位が保持される側の電位保持線72の電位が安定するまでには、電位保持線72に接続された容量素子21に電荷が蓄積される必要がある。上記のような電位差の関係から、読出しデータ値が”0”のときに蓄積される電荷の総量(以下、総容量値と記す)は、読出しデータ値が”1”のときの当該総容量値よりも大きくなる。
The potential BLSA when the read data value is “1” (the potential B1 in FIG. 2) is higher than the potential BLSA when the read data value is “0” (the potential B0 in FIG. 2). The applied offset command potential ADa to the gate of the
詳細には、読出しデータ値が”0”のときには、区間D0a内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”0”のときには、トランジスタ21は区間D0a内の総容量値を呈する。電位差VC0a=電位VCAP1−電位B0である。区間D0aは、電位VCAP1に応じて定まる。読出しデータ値が”0”のときの電位差が比較的大きいことから、区間D0aは蓄積領域側に位置している。一方、読出しデータ値が”1”のときには、区間D1a内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”1”のときには、トランジスタ21は区間D1a内の総容量値を呈する。電位差VC1a=電位VCAP1−電位B1である。また、区間D1aも、電位VCAP1に応じて定まる。読出しデータ値が”1”のときの電位差が比較的小さいことから、区間D1aは空乏領域側に位置している。区間D0a内の総容量値の方が、区間D1a内の総容量値よりも大きい。それ故、図2の時刻T3において電位BLSAを降下させたときには、電位B0の降下量の方が電位B1の降下量よりも大きくなる。
Specifically, when the read data value is “0”, a corresponding charge is accumulated in the section D0a. In other words, when the read data value is “0”, the
以下、図4を参照しつつ、電位B0及びB1の降下量について説明する。図4のタイムチャートの縦軸は電位であり、横軸は時間である。時刻T3におけるオフセットによる電位B0の降下量ΔV0の方が電位B1の降下量ΔV1よりも大きい。換言すれば、読出しデータ値が”0”のときのオフセット量が、読出しデータ値が”1”のときのオフセット量よりも大きい。その結果、降下前の電位B0と電位B1との電位差ΔVaよりも、降下後の電位B0と電位B1との電位差ΔVdの方が大きくなっている。 Hereinafter, the amount of decrease in the potentials B0 and B1 will be described with reference to FIG. The vertical axis of the time chart in FIG. 4 is the potential, and the horizontal axis is the time. The drop amount ΔV0 of the potential B0 due to the offset at time T3 is larger than the drop amount ΔV1 of the potential B1. In other words, the offset amount when the read data value is “0” is larger than the offset amount when the read data value is “1”. As a result, the potential difference ΔVd between the potential B0 and the potential B1 after the decrease is larger than the potential difference ΔVa between the potential B0 and the potential B1 before the decrease.
かかる動作により、降下前の電位B0と電位B1との間の電位差が小さい場合であっても、降下後の電位B0と電位B1との間の電位差を広げることができる。それ故、電位BLSAと電位REFの大小を比較判定したときに誤判定を低減することができる。換言すれば、最初の読出しデータ値が”0”であるか”1”であるかの判定精度を向上させることができる。 With this operation, even if the potential difference between the potential B0 and the potential B1 before the drop is small, the potential difference between the potential B0 and the potential B1 after the drop can be widened. Therefore, erroneous determination can be reduced when the potential BLSA is compared with the potential REF. In other words, it is possible to improve the determination accuracy of whether the first read data value is “0” or “1”.
このように、本実施例のメモリ装置1Aにおいては、メモリセルM0から最初に読み出されたデータ値(”0”又は”1”)に応じた電位BLSAが保持される側の電位保持線72に、当該電位に応じて容量値が変化する容量素子21が接続されている。電位BLSAが小さい程、容量素子21の容量値が大きくなるように構成されている。容量素子21は、上記実施例のようにトランジスタ21とインバータ22とから構成され得る。また、BLSA電位降下前におけるオフセット指令電位ADaすなわち電位VCAP1は電位BLSAよりも大きく設定される。この場合、電位BLSAが小さい程、トランジスタ21のゲート−ソース/ドレイン間電位差が大きくなるので、容量素子21の総容量値も大きくなる。総容量値は、トランジスタ21の蓄積領域から空乏層領域までの区間(図3の区間D0a)に含まれる容量の総量となる。一方、電位BLSAが大きい程、トランジスタ21のゲート−ソース/ドレイン間電位差が小さくなるので、容量素子21の総容量値も小さくなる。総容量値は、主にトランジスタ21の空乏層領域(図3の区間D0a)に含まれる容量の総量となる。それ故、最初に読み出されたデータ値が”0”のときの方が、データ値が”1”のときよりも、電位BLSAの降下量が大きくなる。その結果、降下前の電位B0と電位B1との間の電位差が小さい場合であっても、降下後の電位B0と電位B1との間の電位差を広げることができ、最初の読出しデータ値が”0”であるか”1”であるかの判定精度を向上させることができる。
As described above, in the
<第2の実施例>
図5には、本実施例であるメモリ装置1Bの構成が示されている。メモリ装置1Bは、オフセット指令電圧の調整手段を備えている。その他の構成は第1の実施例と同様である。
<Second embodiment>
FIG. 5 shows the configuration of the
容量素子31は、電位保持線72に接続されている。以下、容量素子31がNMOSトランジスタからなる場合について説明する。トランジスタ31のソースとドレインとは互いに接続されて、且つ電位保持線72に接続されている。トランジスタ31は、MOS容量素子として機能する。トランジスタ31のゲートはノードn2に接続されている。ノードn2は、スイッチ34を介してプリチャージ電位VCAP2に接続されている。スイッチ34は、例えばPMOSトランジスタである。この場合、当該トランジスタのドレインがプリチャージ電位VCAP2に接続され、ソースがノードn2に接続され、ゲートに開閉信号sig1が入力される。また、ノードn2には、トランジスタ33のゲートが接続されている。トランジスタ33は、例えばNMOSトランジスタである。トランジスタ33のソースとドレインとは互いに接続されて、且つインバータ32の出力に接続されている。トランジスタ33は、MOS容量素子として機能する。インバータ32の入力には信号供給部51が出力するオフセット指令信号sig2が入力される。ここで、スイッチ34、トランジスタ33、インバータ32そして信号供給部51は、オフセット指令信号供給部52を形成する。
The
以下、図6を参照しつつ、電位保持線72の電位BLSAの降下について説明する。時刻T2より前の状態は第1の実施例と同様とし、電位保持線72の電位BLSAは寄生容量20により電位V2に維持されているとする。
Hereinafter, the drop in the potential BLSA of the
先ず、時刻T2において、プリチャージ信号EQ0の信号レベルを”H”とし、プリチャージトランジスタ11をオンする。これにより、ビット線71の電位がVSSレベルとなり、メモリセルM0に論理値”0”が書き込まれる。また、時刻T2において、開閉信号sig1の電位を接地電位VSSからプリチャージ電位VCAP2に変化させ、スイッチ34をオフする。スイッチオフ前は、ノードn2がプリチャージ電位VCAP2に固定されているが、スイッチオフによりノードn2の電位が変化し得る状態となる。
First, at time T2, the signal level of the precharge signal EQ0 is set to “H”, and the precharge transistor 11 is turned on. As a result, the potential of the
次に、時刻T3において、インバータ32に入力されるオフセット指令信号sig2の電位を接地電位VSSから電位VDDに変化させる。
Next, at time T3, the potential of the offset command signal sig2 input to the
これに伴い、インバータ32の出力に接続されているノードn1の電位は電位VDDから接地電位VSSに変化する。
Along with this, the potential of the node n1 connected to the output of the
このとき、ノードn2の電位は、プリチャージ電位VCAP2から”α”だけ低下してVCAP2−αとなる。”α”は以下の式から求められる。 At this time, the potential of the node n2 decreases from the precharge potential VCAP2 by “α” to become VCAP2-α. “Α” is obtained from the following equation.
α=C1×(C1+C2)×VDD/(C1×C2+C2×C3+C3×C1)
ここで、C1はトランジスタ33の容量値であり、C2はトランジスタ31の容量値であり、C3は寄生容量20の容量値である。容量値C1及びC2はプリチャージ電位VCAP2の大きさに応じて定まる。
α = C1 × (C1 + C2) × VDD / (C1 × C2 + C2 × C3 + C3 × C1)
Here, C1 is the capacitance value of the
また、電位BLSAは、”β”だけ低下してV2−βとなる。”β”は以下の式から求められる。 In addition, the potential BLSA decreases by “β” to V2−β. “Β” is obtained from the following equation.
β=C1×C2×VDD/(C1×C2+C2×C3+C3×C1)
容量値C1及びC2はプリチャージ電位VCAP2の大きさに応じて定まるので、プリチャージ電位VCAP2の大きさを変更することによって電位BLSAの降下量の大きさを調整することができる。時刻T4以降の動作は第1の実施例と同様である。
β = C1 × C2 × VDD / (C1 × C2 + C2 × C3 + C3 × C1)
Since the capacitance values C1 and C2 are determined according to the magnitude of the precharge potential VCAP2, the magnitude of the amount of decrease in the potential BLSA can be adjusted by changing the magnitude of the precharge potential VCAP2. The operation after time T4 is the same as that in the first embodiment.
以下、図7を参照しつつ、容量素子31の容量値について説明する。横軸はトランジスタ31のゲート−ソース/ドレイン間の電位差であり、縦軸はゲート−ソース/ドレイン間の容量値である。当該電位差は、トランジスタ31のゲートに印加される電位すなわちノードn2のオフセット指令電位ADbと、ソース/ドレインに印加される電位BLSAとの間の電位差である。オフセット指令電位ADbは、プリチャージ電位VCAP2の大きさを変更することによって調整できる。トランジスタ31の空乏領域においては、電位差が大きくなるにつれて容量値が増加する。一方、トランジスタ31の蓄積領域においては、電位差が更に大きくなっても容量値はほぼ一定である。このように、電位差の大きさに対して容量値が正の勾配を有している。
Hereinafter, the capacitance value of the
読出しデータ値が”1”のときの電位BLSA(図6の電位B1)は、読出しデータ値が”0”のときの電位BLSA(図6の電位B0)よりも高い。電位BLSA降下前におけるトランジスタ31のゲートへの印加オフセット指令電位ADbは、電位B1よりも更に高くなるように設定されている。その結果、読出しデータ値が”0”のときのゲート−ソース/ドレイン間の電位差は、読出しデータ値が”1”のときのゲート−ソース/ドレイン間の電位差よりも大きくなる。電位BLSA降下後、メモリセルM0から最初に読み出されたデータ値(”0”又は”1”)に応じた電位が保持される側の電位保持線72の電位が安定するまでには、電位保持線72に接続された容量素子31に電荷が蓄積される必要がある。
The potential BLSA when the read data value is “1” (the potential B1 in FIG. 6) is higher than the potential BLSA when the read data value is “0” (the potential B0 in FIG. 6). The applied offset command potential ADb to the gate of the
詳細には、読出しデータ値が”0”のときには、区間D0b内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”0”のときには、トランジスタ31は区間D0b内の総容量値を呈する。読出しデータ値が”0”のときの電位差が比較的大きいことから、区間D0bは蓄積領域側に位置している。読出しデータ値が”0”のときのトランジスタ31のゲート−ソース/ドレイン間の電位差VC0b=VCAP2−B0となる。区間D0bは、VC0b−α〜VC0bである。
Specifically, when the read data value is “0”, a corresponding charge is accumulated in the section D0b. In other words, when the read data value is “0”, the
一方、読出しデータ値が”1”のときには、区間D1b内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”1”のときには、トランジスタ31は区間D1b内の総容量値を呈する。読出しデータ値が”1”のときの電位差が比較的小さいことから、区間D1bは空乏領域付近に位置している。読出しデータ値が”1”のときのトランジスタ31のゲート−ソース/ドレイン間の電位差VC1b=VCAP2−B1となる。区間D1bは、VC1b−α〜VC1bである。
On the other hand, when the read data value is “1”, the corresponding charge is accumulated in the section D1b. In other words, when the read data value is “1”, the
区間D0b内の総容量値の方が、区間D1b内の総容量値よりも大きい。それ故、図6の時刻T3において電位BLSAを降下させたときには、電位B0の降下量の方が電位B1の降下量よりも大きくなる。換言すれば、読出しデータ値が”0”のときのオフセット量が、読出しデータ値が”1”のときのオフセット量よりも大きくなる。その結果、図4に示されるのと同様に、降下前の電位B0と電位B1との電位差ΔVaよりも、降下後の電位B0と電位B1との電位差ΔVdの方が大きくなる。かかる動作により、降下前の電位B0と電位B1との間の電位差が小さい場合であっても、降下後の電位B0と電位B1との間の電位差を広げることができる。 The total capacity value in the section D0b is larger than the total capacity value in the section D1b. Therefore, when the potential BLSA is decreased at time T3 in FIG. 6, the amount of decrease in the potential B0 is greater than the amount of decrease in the potential B1. In other words, the offset amount when the read data value is “0” is larger than the offset amount when the read data value is “1”. As a result, as shown in FIG. 4, the potential difference ΔVd between the potential B0 and the potential B1 after the decrease is larger than the potential difference ΔVa between the potential B0 and the potential B1 before the decrease. With this operation, even if the potential difference between the potential B0 and the potential B1 before the drop is small, the potential difference between the potential B0 and the potential B1 after the drop can be widened.
上記したように、本実施例のメモリ装置1Bにおいては、プリチャージ電位VCAP2の大きさを調整することによって、電位保持線72の電位BLSAの降下量の大きさαを調整することができる。すなわち、プリチャージ電位VCAP2の大きさを調整することによって、最初の読出しデータ値に応じて定まる電位BLSAのオフセット量を細かく調整できる。換言すれば、プリチャージ電位VCAP2の大きさを調整することによって、電位保持線72に接続されている容量素子31の容量値を、第1の実施例に比較してより細かく調整することができる。かかる調整により、読出しデータ値が”0”のときに容量素子31に蓄積される電荷量を蓄積領域の電荷量とし、且つ読出しデータ値が”1”のときの容量素子31に蓄積される電荷量を空乏領域の電荷量とすることができる。それ故、読出しデータが”0”のときの蓄積電荷量と、読出しデータが”1”のときの蓄積電荷量との差をより大きくすることができ、降下後の電位B0とB1との差をより大きくすることができる。それによって、読出しデータ値の判定精度を更に向上させることができる。
As described above, in the
なお、第1及び第2の実施例におけるメモリセルM0及びM1の各々は強誘電体メモリであるが、これに限られない。メモリ装置1A及び1Bは、例えばダミーセルの参照電位とメモリセルの読出し電位を比較するFRASHメモリなどの不揮発性メモリ全般に適用可能である。
Each of the memory cells M0 and M1 in the first and second embodiments is a ferroelectric memory, but is not limited to this. The
また、第1及び第2の実施例のメモリ装置1A及び1Bは、ビット線及び電位保持線を各2つ、プレート線を2つ、ワード線を1つ含むものであるが、これに限られない。メモリ装置1A及び1Bは、更に多くのビット線、電位保持線、プレート線及びワード線とその本数に応じたメモリセルとを含むメモリセルアレイにも適用可能である。
The
<第1の変形例>
以下、図8を参照しつつ、第1の実施例をベースとして変形例について説明する。第1の実施例の容量素子21はトランジスタ21であり、そのゲート−ソース/ドレイン間の電位差と容量値との関係を利用した場合の例であるが、これに限られない。例えば、図8に示されるように電位BLSAとオフセット指令電位ADaとの間の電位差に比例する容量値を呈する容量素子を、トランジスタ21の代わりに用いることができる。この場合においても、読出しデータ値が”0”のときの容量値(区間D0c内の容量値)が、読出しデータ値が”1”のときの容量値(区間D1c内の容量値)よりも大きくなる。それ故、読出しデータ値が”0”のときの当該電位差は、読出しデータ値が”1”のときの当該電位差よりも大きくなる。その結果、上記実施例と同様の効果を奏することができる。また、容量値は必ずしも電位差に比例する必要はなく、容量値が正の勾配を有する各種素子又は回路であればトランジスタ21の代わりに用いることができる。
<First Modification>
Hereinafter, with reference to FIG. 8, a modification will be described based on the first embodiment. The
<第2の変形例>
以下、図9を参照しつつ、第1の実施例をベースとして他の変形例について説明する。第1の実施例は、トランジスタ21のゲートに印加されるオフセット指令電位ADaを、読出しデータ値が”1”のときに電位保持線72に生じる電位B1よりも大きくなるようにオフセット指令信号sig0の電位を設定し、且つ容量素子21の容量値が正の勾配を有する場合の例であるが、これに限られない。すなわち、オフセット指令電位ADaを、読出しデータ値が”0”のときに電位保持線72に生じる電位B0よりも小さくなるようにオフセット指令信号sig0の電位を設定し、且つ容量素子21として容量値が負の勾配を有する素子を用いることができる。
<Second Modification>
Hereinafter, another modification will be described with reference to FIG. 9 based on the first embodiment. In the first embodiment, the offset command signal Sig0 is applied so that the offset command potential ADa applied to the gate of the
この場合、電位BLSA降下前における、読出しデータ値が”0”のときの電位保持線72の電位B0とオフセット指令電位ADaとの電位差は、読出しデータ値が”1”のときの電位保持線72の電位B1とオフセット指令電位ADaとの電位差よりも小さくなる。また、容量値が負の勾配を有していることから、電位BLSA降下後における、読出しデータ値が”0”のときの容量素子21の蓄積電荷量(図9の区間D0d内の容量)は、読出しデータ値が”0”のときの容量素子21の蓄積電荷量(図9の区間D1d内の容量)よりも大きくなる。
In this case, the potential difference between the potential B0 of the
それ故、図2の時刻T3において電位BLSAを降下させたときには、上記実施例と同様に電位B0の降下量の方が電位B1の降下量よりも大きくなる。その結果、上記実施例と同様の効果を奏することができる。また、第2の実施例においても、上記第2の変形例と同様の構成とし、同様の効果を奏することができる。 Therefore, when the potential BLSA is lowered at time T3 in FIG. 2, the amount of decrease in the potential B0 is larger than the amount of decrease in the potential B1 as in the above embodiment. As a result, the same effects as in the above embodiment can be obtained. In the second embodiment, the same configuration as that of the second modification can be obtained, and the same effect can be obtained.
1A、1B 不揮発性半導体記憶装置(メモリ装置)
2、4 セル容量
3、5 セルトランジスタ
6 ワード線
71、81 ビット線
72、82 電位保持線
9、10 プレート線
11、12 プリチャージトランジスタ
13〜16 スイッチ
17 センスアンプ
19、20 寄生容量
21、31、33 トランジスタ
22、32 インバータ
34 スイッチ
40 容量素子
50、52 オフセット指令信号供給部
51 信号供給部
M0、M1 メモリセル
1A, 1B Nonvolatile semiconductor memory device (memory device)
2, 4
Claims (4)
前記記憶電位に応じて容量値が変化する第1の容量素子と、
前記第1の容量素子にオフセット指令信号を供給するオフセット指令信号供給部と、を具備し、
前記記憶電位は前記第1の容量素子の一方の端子に印加され、前記オフセット指令信号の電位は前記第1の容量素子の他方の端子に印加され、前記第1の容量素子は前記端子間の電位差に応じた容量値を呈し、
前記オフセット指令信号の電位は、
前記メモリセルからの前記記憶電位の読出し時における第1指令電位から前記記憶電位と前記参照電位との比較時における第2指令電位に遷移し、
前記記憶電位が第1記憶電位のときに前記第1記憶電位と前記第1指令電位との間に生じる電位差と、前記第1記憶電位と前記第2指令電位との間に生じる電位差との間の範囲である第1電位差範囲内における前記第1の容量素子の総容量値が、
前記記憶電位が前記第1の電位より低い第2記憶電位のときに前記第2記憶電位と前記第1指令電位との間に生じる電位差と、前記第2記憶電位と前記第2指令電位との間に生じる電位差との間の範囲である第2電位差範囲内における前記第1の容量素子の総容量値より小さくなるように設定されていることを特徴とする不揮発性半導体記憶装置。 A non-volatile semiconductor memory device that reads data by reading a memory potential from a memory cell and then writing a reference potential to the memory cell and comparing the memory potential with the reference potential read from the memory cell. There,
A first capacitive element whose capacitance value changes according to the storage potential;
An offset command signal supply unit for supplying an offset command signal to the first capacitive element,
The storage potential is applied to one terminal of the first capacitive element, the potential of the offset command signal is applied to the other terminal of the first capacitive element, and the first capacitive element is between the terminals. Presents a capacitance value according to the potential difference,
The potential of the offset command signal is
Transition from a first command potential at the time of reading the storage potential from the memory cell to a second command potential at the time of comparison between the storage potential and the reference potential;
Between the potential difference generated between the first memory potential and the first command potential when the memory potential is the first memory potential, and the potential difference generated between the first memory potential and the second command potential The total capacitance value of the first capacitive element in the first potential difference range that is a range of
A potential difference generated between the second memory potential and the first command potential when the memory potential is a second memory potential lower than the first potential, and the second memory potential and the second command potential A non-volatile semiconductor memory device, wherein the non-volatile semiconductor memory device is set to be smaller than a total capacitance value of the first capacitor element in a second potential difference range which is a range between potential differences generated therebetween.
第1の端子と第2の端子を備え、前記第1の端子と前記第2の端子との間の電位差の増加に応じて容量値が増加する容量素子と、
前記第1の端子に前記メモリセルの前記記憶電位を印加する手段と、
前記第2の端子に印加された電位を前記第1の電位より高い電位から前記第2の電位より低い電位に変化させる手段と、を具備し、
前記メモリセルより読み出される前記記憶電位の前記第1の電位と前記第2の電位との間の電位差を拡大することを特徴とする不揮発性半導体記憶装置。 A non-volatile semiconductor memory device of a self-reference method for reading from a memory cell using a first potential or a second potential lower than the first potential as a storage potential,
A capacitive element comprising a first terminal and a second terminal, wherein a capacitance value increases in accordance with an increase in potential difference between the first terminal and the second terminal;
Means for applying the memory potential of the memory cell to the first terminal;
Means for changing a potential applied to the second terminal from a potential higher than the first potential to a potential lower than the second potential;
A nonvolatile semiconductor memory device, wherein a potential difference between the first potential and the second potential of the storage potential read from the memory cell is enlarged.
第1の端子と第2の端子を備え、前記第1の端子と前記第2の端子との間の電位差の減少に応じて容量値が増加する容量素子と、
前記第1の端子に前記メモリセルの前記記憶電位を印加する手段と、
前記第2の端子に印加された電位を前記第2の電位より低い電位をもつ第3の電位から、前記第3の電位より低い第4の電位に変化させる手段と、を具備し、
前記メモリセルより読み出される前記記憶電位の前記第1の電位と前記第2の電位との間の電位差を拡大することを特徴とする不揮発性半導体記憶装置。 A non-volatile semiconductor memory device of a self-reference method for reading from a memory cell using a first potential or a second potential lower than the first potential as a storage potential,
A capacitive element comprising a first terminal and a second terminal, wherein a capacitance value increases in accordance with a decrease in potential difference between the first terminal and the second terminal;
Means for applying the memory potential of the memory cell to the first terminal;
Means for changing the potential applied to the second terminal from a third potential having a potential lower than the second potential to a fourth potential lower than the third potential;
A nonvolatile semiconductor memory device, wherein a potential difference between the first potential and the second potential of the storage potential read from the memory cell is enlarged.
前記記憶電位に依存して容量値が変化する第1の容量素子と、
前記第1の容量素子にオフセット指令電位を印加するオフセット指令信号供給部と、を含み、
前記オフセット指令信号供給部は、
前記容量素子に印加した前記オフセット指令電位を所定の第1の電位から前記第1の電位よりも低い第2の電位に切り替える手段と、
前記第1の容量素子に接続される第2の容量素子と、
前記第2の容量素子に接続される信号供給部と、
を具備し、
第1記憶電位と前記第1記憶電位より低い第2記憶電位を前記記憶電位として前記メモリセルから読み出し、
前記第1の電位は、前記第1記憶電位より高い電位であり、
前記第2の電位は、前記第2記憶電位より低い電位であり、
前記メモリセルからの前記記憶電位の読出し時に、前記第1の容量素子の第1の端子と、前記第2の容量素子の一方の端子と、の接続点にオフセット指令電位が印加され、
前記オフセット指令電位が印加される前記第1の容量素子の前記第1の端子と、前記記憶電位が印加される前記第1の容量素子の第2の端子と、の間の電位差が、前記記憶電位が前記第1記憶電位のときには空乏領域に対応する電位差となり、
前記記憶電位が前記第2記憶電位のときには蓄積領域に対応する電位差となるように設定されていることを特徴とする不揮発性半導体記憶装置。 A nonvolatile semiconductor memory device that reads data by comparing a storage potential read from a memory cell and a reference potential,
A first capacitor element whose capacitance value changes depending on the storage potential;
An offset command signal supply unit that applies an offset command potential to the first capacitive element,
The offset command signal supply unit is
Means for switching the offset command potential applied to the capacitive element from a predetermined first potential to a second potential lower than the first potential ;
A second capacitive element connected to the first capacitive element;
A signal supply unit connected to the second capacitive element;
Comprising
A first memory potential and a second memory potential lower than the first memory potential are read from the memory cell as the memory potential;
The first potential is higher than the first memory potential;
The second potential is lower than the second memory potential;
At the time of reading the storage potential from the memory cell, an offset command potential is applied to a connection point between the first terminal of the first capacitive element and one terminal of the second capacitive element;
The potential difference between the first terminal of the first capacitive element to which the offset command potential is applied and the second terminal of the first capacitive element to which the storage potential is applied is the memory. When the potential is the first memory potential, the potential difference corresponds to the depletion region,
A non-volatile semiconductor memory device, wherein the memory potential is set to be a potential difference corresponding to an accumulation region when the memory potential is the second memory potential .
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