JP6216563B2 - Data output circuit, PLL device and data output method - Google Patents
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Description
本発明は、データ出力回路、特に、順次供給されるデータ片の各々を取り込んでデバイスに供給するデータ出力回路、かかるデータ出力回路を含むPLL装置及びデータ出力方法に関する。 The present invention relates to a data output circuit, and more particularly to a data output circuit that takes in each piece of sequentially supplied data pieces and supplies it to a device, a PLL device including such a data output circuit, and a data output method.
製造後に、ユーザ側の仕様に沿った動作設定を行えるようにしたプログラマブルデバイスとして、シリアルペリフェラルインタフェース(以下、SPIと称する)を介して出力周波数を制御できるようにしたPLL(phase locked loop)回路が知られている(例えば特許文献1参照)。かかるPLL回路では、シリアルデータとして供給された分周設定データに基づいて分周回路の分周数が設定(第1設定と称する)される。更に、このPLL回路では、上記した分周設定データ中の所定のnビット系列の値に基づき、PLL回路のループ利得が設定(第2設定と称する)される。よって、当該PLL回路を動作させるにあたり、上記した第1及び第2設定が共に必要となる場合には、シリアルデータとして供給される設定データに応じて、先ず、上記した第1(又は第2)の設定を行い、引き続き第2(又は第1)の設定を行うことになる。 A PLL (phase locked loop) circuit that can control the output frequency via a serial peripheral interface (hereinafter referred to as SPI) as a programmable device that can perform operation settings in accordance with user specifications after manufacture. It is known (see, for example, Patent Document 1). In such a PLL circuit, the frequency division number of the frequency divider circuit is set (referred to as a first setting) based on the frequency division setting data supplied as serial data. Further, in this PLL circuit, the loop gain of the PLL circuit is set (referred to as a second setting) based on a predetermined n-bit series value in the frequency division setting data. Therefore, when both the first and second settings described above are required to operate the PLL circuit, first the first (or second) described above is set according to the setting data supplied as serial data. This is followed by the second (or first) setting.
ところで、上記したような一連の設定をPLL回路の動作中に行うと、最初の設定が為されてから次の設定が為されるまでの間に亘り、PLL回路は最初の設定だけを反映させた、意図せぬ動作状態となる。よって、このような状態にあるPLL回路に対して、次の設定が為されると、PLL回路が所望の動作状態に至るまでには大幅な時間が掛かってしまう場合があり、動作効率が低下する虞があった。また、全ての設定が完了するまでの間に、目的外の周波数が出力され、意図せぬ誤動作を生じさせる虞があった。本発明は、シリアル形態で供給される複数のデータ片を、動作効率を低下させることなく動作中のデバイスに出力することが可能なデータ出力回路、PLL装置及びデータ出力方法を提供することを目的とする。 By the way, if the series of settings as described above are performed during the operation of the PLL circuit, the PLL circuit reflects only the first setting during the period from the first setting to the next setting. In addition, an unintended operation state occurs. Therefore, if the following settings are made for the PLL circuit in such a state, it may take a considerable amount of time for the PLL circuit to reach a desired operating state, resulting in a decrease in operating efficiency. There was a fear. In addition, an unintended frequency may be output until all settings are completed, which may cause an unexpected malfunction. An object of the present invention is to provide a data output circuit, a PLL device, and a data output method capable of outputting a plurality of data pieces supplied in a serial form to an operating device without reducing the operation efficiency. And
本発明に係るデータ出力回路は、第1データ片及び第2データ片が順に配置されているシリアルデータ信号から前記第1及び第2データ片を取り込んで出力するデータ出力回路であって、前記シリアルデータ信号から前記第1データ片を取り込みこれを第1新規データ片として記憶する第1新規データレジスタと、前記第1新規データレジスタに記憶されている前記第1新規データ片を取り込みこれを第1既存データ片として記憶する第1既存データレジスタと、前記シリアルデータ信号から前記第2データ片を取り込みこれを第2新規データ片として記憶する第2新規データレジスタと、前記第2新規データレジスタに記憶されている前記第2新規データ片を取り込みこれを第2既存データ片として記憶する第2既存データレジスタと、前記第1新規データレジスタが前記第1データ片の取り込みを開始してから前記第2新規データレジスタが前記第2データ片の取り込みを終了するまでの新規データ取込期間中は、前記第1及び第2既存データレジスタによる前記第1及び第2新規データ片の取り込みを停止させると共に前記第1及び第2既存データ片を前記第1及び第2データ片として出力し、前記新規データ取込期間の終了後に前記第1及び第2新規データを前記第1及び第2データ片として一斉に出力する出力制御部と、を有する。 A data output circuit according to the present invention is a data output circuit for fetching and outputting the first and second data pieces from a serial data signal in which a first data piece and a second data piece are arranged in order, A first new data register that takes in the first data piece from a data signal and stores it as a first new data piece, and takes in the first new data piece stored in the first new data register as a first A first existing data register that stores as an existing data piece, a second new data register that takes in the second data piece from the serial data signal and stores it as a second new data piece, and stores it in the second new data register A second existing data register that takes in the second new data piece being stored and stores it as a second existing data piece; During the new data acquisition period from when the first new data register starts to acquire the first data piece to when the second new data register ends the acquisition of the second data piece, the first and second (2) Stop the fetch of the first and second new data pieces by the existing data register and output the first and second existing data pieces as the first and second data pieces, and end the new data fetch period. after and an output control section for outputting the first and second new data simultaneously as said first and second data piece.
また、本発明に係るPLL装置は、制御電圧に応じた周波数の発振信号を生成するVCO、前記発振信号を分周した分周信号を生成する分周回路、前記分周信号と基準発振信号との位相差を検出する位相比較器、前記位相差に応じた期間に亘り出力電流を第1ラインに印加するチャージポンプ、及び前記第1ライン上の電圧を平滑化することにより前記制御電圧を生成するループフィルタを備えたPLL回路と、前記分周回路の分周比を示す第1データ片、及び前記出力電流の電流値を示す第2データ片が順に配置されているシリアルデータ信号から前記第1及び第2データ片を取り込んで前記PLL回路に出力するデータ出力回路と、を含むPLL装置であって、前記データ出力回路は、前記シリアルデータ信号から前記第1データ片を取り込みこれを第1新規データ片として記憶する第1新規データレジスタと、前記第1新規データレジスタに記憶されている前記第1新規データ片を取り込みこれを第1既存データ片として記憶する第1既存データレジスタと、前記シリアルデータ信号から前記第2データ片を取り込みこれを第2新規データ片として記憶する第2新規データレジスタと、前記第2新規データレジスタに記憶されている前記第2新規データ片を取り込みこれを第2既存データ片として記憶する第2既存データレジスタと、前記第1新規データレジスタが前記第1データ片の取り込みを開始してから前記第2新規データレジスタが前記第2データ片の取り込みを終了するまでの新規データ取込期間中は、前記第1及び第2既存データレジスタによる前記第1及び第2新規データ片の取り込みを停止させると共に前記第1及び第2既存データ片を前記第1及び第2データ片として出力し、前記新規データ取込期間の終了後に前記第1及び第2新規データを前記第1及び第2データ片として同期して出力する出力制御部と、を有する。 The PLL device according to the present invention includes a VCO that generates an oscillation signal having a frequency corresponding to a control voltage, a frequency dividing circuit that generates a frequency-divided signal obtained by frequency-dividing the oscillation signal, the frequency-divided signal, and a reference oscillation signal. A phase comparator for detecting a phase difference between the first line, a charge pump for applying an output current to the first line over a period corresponding to the phase difference, and generating the control voltage by smoothing the voltage on the first line A serial data signal including a PLL circuit including a loop filter, a first data piece indicating a frequency division ratio of the frequency divider, and a second data piece indicating a current value of the output current. A data output circuit that takes in the first and second data pieces and outputs them to the PLL circuit, wherein the data output circuit takes the first data pieces from the serial data signal. A first new data register that stores this as a first new data piece, and a first existing data that takes in the first new data piece stored in the first new data register and stores it as a first existing data piece A data register, a second new data register that takes in the second data piece from the serial data signal and stores it as a second new data piece, and the second new data piece stored in the second new data register A second existing data register that stores this as a second existing data piece and the second new data register after the first new data register starts taking in the first data piece. During the new data capture period until the capture of the first and second existing data registers, the first and second existing data registers are used. The capturing of the new data piece is stopped and the first and second existing data pieces are output as the first and second data pieces, and the first and second new data are stored after the end of the new data capturing period. And an output control unit that outputs the first and second data pieces synchronously.
また、本発明に係るデータ出力方法は、第1データ片及び第2データ片が順に配置されているシリアルデータ信号から前記第1及び第2データ片を取り込んで出力するデータ出力方法であって、前記シリアルデータ信号から前記第1データ片を取り込みこれを第1新規データ片として第1新規データレジスタに記憶させ、引き続き前記シリアルデータ信号から前記第2データ片を取り込みこれを第2新規データ片として第2新規データレジスタに記憶させ、前記第1新規データレジスタに記憶されている前記第1新規データ片を取り込みこれを第1既存データ片として第1既存データレジスタに記憶させると共に、前記第2新規データレジスタに記憶されている前記第2新規データ片を取り込みこれを第2既存データ片として第2既存データレジスタに記憶させ、前記第1新規データレジスタが前記第1データ片の取り込みを開始してから前記第2新規データレジスタが前記第2データ片の取り込みを終了するまでの新規データ取込期間中は、前記第1及び第2既存データレジスタによる前記第1及び第2新規データ片の取り込みを停止させると共に前記第1及び第2既存データ片を前記第1及び第2データ片として出力し、前記新規データ取込期間の終了後に前記第1及び第2新規データを前記第1及び第2データ片として一斉に出力する。 The data output method according to the present invention is a data output method for fetching and outputting the first and second data pieces from a serial data signal in which a first data piece and a second data piece are sequentially arranged, The first data piece is taken from the serial data signal and stored in the first new data register as a first new data piece, and subsequently the second data piece is taken from the serial data signal and used as the second new data piece. The second new data register is stored, the first new data piece stored in the first new data register is fetched and stored in the first existing data register as the first existing data piece, and the second new data register is stored. The second new data piece stored in the data register is fetched and used as the second existing data piece. During the new data capture period from when the first new data register starts capturing the first data fragment until the second new data register finishes capturing the second data fragment. , Stopping the fetching of the first and second new data pieces by the first and second existing data registers, and outputting the first and second existing data pieces as the first and second data pieces, The first and second new data are output simultaneously as the first and second data pieces after the end of the data capture period.
図1は、本発明に係るデータ出力回路100を含む情報処理装置の内部構成の一部を示すブロック図である。
FIG. 1 is a block diagram showing a part of an internal configuration of an information processing apparatus including a
図1において、プログラマブルデバイス200(以下、PDV200と称する)は、この情報処理装置を構成する機能デバイスの1つであり、例えば、PLL回路、タイマ、センサ、又は演算処理装置等からなる。なお、PDV200は、データ出力回路100から供給された第1の設定データPDaに応じて第1の動作パラメータが設定され、第2の設定データPDbに応じて第2の動作パラメータが設定される。例えば、PDV200がPLL回路である場合には、第1の動作パラメータは例えば分周回路の分周比であり、設定データPDaはその分周比を設定する為の値を示す。また、第2の動作パラメータは例えば基準周波数であり、設定データPDbはその基準周波数を設定する為の値を示す。
In FIG. 1, a programmable device 200 (hereinafter referred to as PDV 200) is one of functional devices that constitute the information processing apparatus, and includes, for example, a PLL circuit, a timer, a sensor, or an arithmetic processing unit. In the
コントローラ300は、当該情報処理装置の主動作(説明せず)を制御するものであり、例えばデータ出力回路100とは異なる半導体チップに設けられている。コントローラ300は、かかる制御実行中において、PDV200に対する上記第1又は第2の動作パラメータの変更が必要となった場合には、以下のようなシリアルデータ信号SDS、イネーブル信号EN、及びクロック信号CLKをデータ出力回路100に供給する。
The
シリアルデータ信号SDSは、図2に示すように、各々が1ビットシリアルのビット系列からなるデータビット系列DS、アドレスビット系列AS、書込読出制御ビットWRB及び書込実行ビットLBを、順に配列したものを1ブロックとする信号である。尚、データビット系列DSとは、出力制御データOD(後述する)、ホールド制御データHD(後述する)、及び上記した設定データPDa、PDbの内の1つをシリアルデータで表すものである。また、アドレスビット系列ASとは、第1及び第2のデータバッファ(後述する)、出力制御レジスタ(後述する)及びホールドレジスタ(後述する)の内の1つを書き込み対象として指定するアドレスデータをシリアルデータで表すものである。また、書込読出制御ビットWRBとは、書き込みを行うか、或いは読み出しを行うのかの指示を1ビットで表すものである。尚、本実施例では、コントローラ300への読み出しは実施しないので、書込読出制御ビットWRBは書き込みだけを示すものとなる。また、書込実行ビットLBとは、データバッファ、出力制御レジスタ又はホールドレジスタに対して書き込みを実行するか否かの指示を1ビットで表すものである。
As shown in FIG. 2, the serial data signal SDS has a data bit sequence DS, an address bit sequence AS, a write / read control bit WRB, and a write execution bit LB, each of which is composed of a 1-bit serial bit sequence. It is a signal that makes one block. The data bit series DS represents output control data OD (described later), hold control data HD (described later), and one of the setting data PDa and PDb described above as serial data. The address bit series AS is address data that designates one of a first and second data buffer (described later), an output control register (described later), and a hold register (described later) as a write target. It is expressed as serial data. The write / read control bit WRB represents an instruction to write or read with 1 bit. In this embodiment, since reading to the
コントローラ300は、上記したDS、AS、WRB及びLBが図2に示すように順に配列された1ブロック分のシリアルデータ信号SDSを送出している間に亘り、データ出力回路100の動作をイネーブル状態とする論理レベル0のイネーブル信号ENをデータ出力回路100に供給する。更に、コントローラ300は、図2に示すように、上記したDS、AS、WRB及びLB各々の各ビットに同期したクロック信号CLKをデータ出力回路100に供給する。
The
データ出力回路100は、コントローラ300とは異なる半導体チップに形成されており、図1に示すように、シリアルインタフェース部10、データバッファ20a、20b、及び出力制御レジスタ30を含む。
The
シリアルインタフェース部10は、外部端子を介してコントローラ300から供給された論理レベル0のイネーブル信号ENに応じてイネーブル状態となる。この際、シリアルインタフェース部10は、外部端子を介してコントローラ300から供給されたシリアルデータ信号SDS及びクロック信号CLKに同期して以下のような動作を行う。
The
すなわち、シリアルインタフェース部10は、先ず、クロック信号CLKに同期させて、シリアルデータ信号SDS中のデータビット系列DS、アドレスビット系列AS、書込読出制御ビットWRB、及び書込実行ビットLBを順に取り込む。そして、シリアルインタフェース部10は、上記したデータビット系列DSをパラレルデータに変換し、これを書込データQDとして、第1のバッファであるデータバッファ20a、第2のバッファであるデータバッファ20b及び出力制御レジスタ30に供給する。更に、シリアルインタフェース部10は、上記したアドレスビット系列ASをパラレルのアドレスデータに変換し、このアドレスデータによって指定された、データバッファ20a、20b及び出力制御レジスタ30の内の1つに対して、書込データQDを書き込ませるべき書込信号を書込実行ビットLBの取り込みタイミングで供給する。すなわち、シリアルインタフェース部10は、アドレスデータがデータバッファ20aを示す場合には書込信号W1をこのデータバッファ20aに供給し、アドレスデータがデータバッファ20bを示す場合には書込信号W2をデータバッファ20bに供給する。また、シリアルインタフェース部10は、アドレスデータが出力制御レジスタ30を示す場合には書込信号Wcをこの出力制御レジスタ30に供給する。
That is, first, the
データバッファ20aは、新規データレジスタ21a、セレクタ22a、既存データレジスタ23a及び出力セレクタ24aを含む。新規データレジスタ21aは、書込信号W1が供給された場合にだけ、上記したクロック信号CLKのエッジタイミングで上記書込データQDを取り込んで記憶し、これを新規な設定データSDaとしてセレクタ22a及び出力セレクタ24aに供給する。セレクタ22aは、既存データレジスタ23aから供給された設定データTDa、及び上記した新規な設定データSDaの内の一方を出力選択信号SELに応じて選択し、これを設定データRDaとして、既存データレジスタ23aに供給する。すなわち、セレクタ22aは、出力選択信号SELが新規な設定データの出力を促す論理レベル1である間は、設定データTDa及びSDaの内のSDaを選択し、これを設定データRDaとして既存データレジスタ23aに供給する。一方、出力選択信号SELが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル0である間は、セレクタ22aは、設定データTDa及びSDaの内のTDaを選択し、これを設定データRDaとして既存データレジスタ23aに供給する。つまり、出力選択信号SELが論理レベル0となっている期間中、セレクタ22aは、新規データレジスタ21aに記憶されている新規な設定データSDaを既存データレジスタ23aへ供給するのを停止するのである。既存データレジスタ23aは、クロック信号CLKのエッジタイミングで設定データRDaを取り込み、これを既存の設定データTDaとして、セレクタ22a及び出力セレクタ24aに供給する。出力セレクタ24aは、上記した設定データTDa及びSDaの内の一方を出力選択信号SELに応じて選択し、これを上記した設定データPDaとしてPDV200に供給する。すなわち、出力セレクタ24aは、出力選択信号SELが新規な設定データの出力を促す論理レベル1である間は、設定データTDa及びSDaの内から新規な設定データSDaを選択し、これを設定データPDaとしてPDV200に供給する。一方、出力選択信号SELが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル0である間は、出力セレクタ24aは、設定データTDa及びSDaの内から既存の設定データTDaを選択し、これを設定データPDaとしてPDV200に供給する。
The
データバッファ20bは、新規データレジスタ21b、セレクタ22b、既存データレジスタ23b及び出力セレクタ24bを含む。新規データレジスタ21bは、書込信号W2が供給された場合にだけ、上記したクロック信号CLKのエッジタイミングで上記書込データQDを取り込んで記憶し、これを新規な設定データSDbとしてセレクタ22b及び出力セレクタ24bに供給する。セレクタ22bは、既存データレジスタ23bから供給された設定データTDb、及び上記した新規な設定データSDbの内の一方を出力選択信号SELに応じて選択し、これを設定データRDbとして、既存データレジスタ23bに供給する。すなわち、セレクタ22bは、出力選択信号SELが新規な設定データの出力を促す論理レベル1である間は、設定データTDb及びSDbの内のSDbを選択し、これを設定データRDbとして既存データレジスタ23bに供給する。一方、出力選択信号SELが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル0である間は、セレクタ22bは、設定データTDb及びSDbの内のTDbを選択し、これを設定データRDbとして既存データレジスタ23bに供給する。つまり、出力選択信号SELが論理レベル0となっている期間中、セレクタ22bは、新規データレジスタ21bに記憶されている新規な設定データSDbを既存データレジスタ23bへ供給するのを停止するのである。既存データレジスタ23bは、クロック信号CLKのエッジタイミングで設定データRDbを取り込み、これを既存の設定データTDbとして、セレクタ22b及び出力セレクタ24bに供給する。出力セレクタ24bは、上記した設定データTDb及びSDbの内の一方を出力選択信号SELに応じて選択し、これを上記した設定データPDbとして、PDV200に供給する。すなわち、出力セレクタ24bは、出力選択信号SELが新規な設定データの出力を促す論理レベル1である間は、設定データTDb及びSDbの内から新規な設定データのSDbを選択し、これを設定データPDbとしてPDV200に供給する。一方、出力選択信号SELが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル0である間は、出力セレクタ24bは、設定データTDb及びSDbの内から既存の設定データTDbを選択し、これを設定データPDbとしてPDV200に供給する。
The
出力制御レジスタ30は、書込信号Wcが供給された場合にだけ、上記したクロック信号CLKのエッジタイミングで上記書込データQDを取り込んで記憶する。尚、書込信号Wcに応じて出力制御レジスタ30に書き込まれる書込データQDは、出力制御データODに基づくものである。つまり、新規な設定データの出力を促す指令(以下、新規設定データ出力指令)を表す値、或いは既存の設定データの出力を促す指令(以下、既存設定データ出力指令)を表し且つ新規設定データの取込期間中を表す値を有する出力制御データODが出力制御レジスタ30に取り込まれて記憶されるのである。出力制御レジスタ30は、上記のように記憶した書込データQDが、新規設定データ出力指令を示す場合には論理レベル1の出力選択信号SELをデータバッファ20a及び20bに供給する。一方、かかる書込データQDが、既存設定データ出力指令であり且つ新規設定データの取込期間中を示す場合には、出力制御レジスタ30は、論理レベル0の出力選択信号SELをデータバッファ20a及び20bに供給する。
The output control register 30 takes in and stores the write data QD at the edge timing of the clock signal CLK only when the write signal Wc is supplied. Note that the write data QD written to the output control register 30 in response to the write signal Wc is based on the output control data OD. In other words, it represents a value indicating a command prompting the output of new setting data (hereinafter referred to as a new setting data output command) or a command prompting the output of existing setting data (hereinafter referred to as an existing setting data output command) and The output control data OD having a value representing the capture period is captured and stored in the
上記した構成により、データ出力回路100は、クロック信号CLK及びシリアルデータ信号SDSによって、PDV200の第1及び第2の動作パラメータを決定する設定データPDa及びPDbを受け、これら設定データをパラレルデータに変換したものをPDV200に出力する。
With the configuration described above, the
以下に、かかるデータ出力回路100の動作について詳細に説明する。先ず、コントローラ300は、図3に示すブロックB1〜B3の系列からなるシリアルデータ信号SDSを、図4に示すように、データ出力回路100に供給する。尚、図3に示すように、ブロックB1は、既存設定データ出力指令を示す[00]hの出力制御データODに基づくデータビット系列DS、出力制御レジスタ30を指定するアドレスデータに基づくアドレスビット系列AS、書き込み処理を指定する書込読出制御ビットWRB、実行を促す書込実行ビットLBからなる。ブロックB2aは、PDV200の第1動作パラメータを設定する為の設定データPDaに基づくデータビット系列DS、データバッファ20aを指定するアドレスデータに基づくアドレスビット系列AS、書き込み処理を指定する書込読出制御ビットWRB、実行を促す書込実行ビットLBからなる。ブロックB2bは、PDV200の第2動作パラメータを設定する為の設定データPDbに基づくデータビット系列DS、データバッファ20bを指定するアドレスデータに基づくアドレスビット系列AS、書き込み処理を指定する書込読出制御ビットWRB、実行を促す書込実行ビットLBからなる。ブロックB3は、新規設定データ出力指令を示す[01]hの出力制御データODに基づくデータビット系列DS、出力制御レジスタ30を指定するアドレスデータに基づくアドレスビット系列AS、書き込み処理を指定する書込読出制御ビットWRB、実行を促す書込実行ビットLBからなる。
Hereinafter, the operation of the
図4に示すように、先ず、シリアルデータ信号SDSとして上記ブロックB1が供給されると、データ出力回路100の出力制御レジスタ30は、出力制御データODにて示される値[00]hを取り込み、この値に対応した論理レベル0の出力選択信号SELをデータバッファ20a及び20bに供給する。
As shown in FIG. 4, first, when the block B1 is supplied as the serial data signal SDS, the output control register 30 of the
ここで、論理レベル0の出力選択信号SELが供給されている期間、つまり図4に示す新規データ取込期間TKに亘り、データバッファ20a(20b)は、既存データレジスタ23a(23b)に記憶保持されている設定データTDa(TDb)、つまり既存の設定データをPDV200に出力する状態となる。例えば、図4に示すように、データバッファ20aは、既存データレジスタ23aに既存の設定データとして[55]hが記憶保持されている場合には、出力選択信号SELが論理レベル0の状態にある新規データ取込期間TKに亘り、この既存データレジスタ23aに記憶保持されている[55]hを、設定データPDaとしてPDV200に供給する。また、図4に示すように、データバッファ20bは、既存データレジスタ23bに既存の設定データとして[CC]hが記憶保持されている場合には、上記した新規データ取込期間TK間に亘り、既存データレジスタ23bに記憶保持されている[CC]hを設定データPDbとしてPDV200に供給する。更に、かかる新規データ取込期間TKに亘り、データバッファ20a(20b)の既存データレジスタ23a(23b)は、新規データレジスタ21a(21b)に記憶されている新規な設定データSDa(SDb)の取り込み停止状態となる。
Here, the
次に、シリアルデータ信号SDSとして上記したブロックB2aがデータ出力回路100に供給されると、データバッファ20aに設けられている新規データレジスタ21aは、ブロックB2aに含まれる設定データPDaを取り込みこれを上書きする。これにより、新規データレジスタ21aに記憶保持されていた既存の設定データが、新たな値に切り替わる。例えば、図4に示すように、既存の設定データとして[55]hが新規データレジスタ21aに記憶されている状態で、新たな設定データPDaとして[AA]hを示すブロックB2aが供給されると、データバッファ20aの新規データレジスタ21aは、[55]hの記憶状態から、新たな[AA]hの記憶状態に遷移する。ただし、出力選択信号SELが論理レベル0の状態にある新規データ取込期間TK中は、既存データレジスタ23aは、新規データレジスタ21aに記憶されている新規な設定データSDaの取り込み停止状態となる。更に、この間、既存データレジスタ23aに記憶保持されている既存の設定データとしての[55]hが引き続きPDV200に出力される。つまり、新規データレジスタ21aに新たな設定データとして[AA]hが書き込まれるものの、出力選択信号SELが論理レベル1の状態に遷移するまでの間、つまり図4に示す新規データ取込期間TKが終了するまでの間は、新たな設定データがPDV200に出力されることの無い、いわゆる出力待ち状態となる。
Next, when the block B2a is supplied as the serial data signal SDS to the
次に、シリアルデータ信号SDSとして上記したブロックB2bがデータ出力回路100に供給されると、データバッファ20bに設けられている新規データレジスタ21bは、ブロックB2bに含まれる設定データPDbを取り込みこれを上書きする。これにより、新規データレジスタ21bに記憶保持されていた既存の設定データが、新たな値に切り替わる。例えば、図4に示すように、既存の設定データとして[CC]hが新規データレジスタ21bに記憶されている状態で、新たな設定データPDbとして[33]hを示すブロックB2bが供給されると、データバッファ20bの新規データレジスタ21bは、[CC]hの記憶状態から、新たな[33]hの記憶状態に遷移する。ただし、出力選択信号SELが論理レベル0の状態にある新規データ取込期間TK中は、既存データレジスタ23bは、新規データレジスタ21bに記憶されている新規な設定データSDbの取り込み停止状態となる。更に、この間、既存データレジスタ23bに記憶保持されている既存の設定データとしての[CC]hが引き続きPDV200に出力される。つまり、新規データレジスタ21bに新たな設定データとして[33]hが書き込まれるものの、出力選択信号SELが論理レベル1の状態に遷移するまでの間、つまり図4に示す新規データ取込期間TKが終了するまでの間は、新たな設定データがPDV200に出力されることの無い、いわゆる出力待ち状態となる。
Next, when the block B2b is supplied as the serial data signal SDS to the
次に、シリアルデータ信号SDSとして上記したブロックB3がデータ出力回路100に供給されると、データ出力回路100の出力制御レジスタ30は、出力制御データODにて示される値[01]hを取り込み、この値に対応した論理レベル1の出力選択信号SELをデータバッファ20a及び20bに供給する。このように、出力選択信号SELが論理レベル0から論理レベル1の状態に遷移する、つまり新規データ取込期間TKが終了すると、データバッファ20a(20b)は、自身の新規データレジスタ21a(21b)に記憶保持されている設定データSDa(SDb)、つまり新規に書き込まれた設定データをPDV200に出力する状態となる。例えば、図4に示すように、データバッファ20aは、既存データレジスタ23aに記憶保持されている既存の設定データである[55]hに代えて、新規データレジスタ21aに書き込まれている新規の設定データである[AA]hを、設定データPDaとしてPDV200に出力する。更に、かかる設定データPDaの出力タイミングに同期して、データバッファ20bは、既存データレジスタ23bに記憶保持されている既存の設定データである[CC]hに代えて、新規データレジスタ21bに記憶保持されている新規の設定データである[33]hを、設定データPDbとしてPDV200に出力する。従って、シリアルデータとして順にデータ出力回路100に供給された新規な設定データPDa及びPDbが同期して、図4に示すように一斉(同時)にPDV200に出力されることになる。ここで、図4に示すように、新規データ取込期間TKの後、論理レベル1の出力選択信号SELが供給されている間は、新規データレジスタ21a(21b)から送出された設定データSDa(SDb)がセレクタ22a(22b)を介して既存データレジスタ23a(23b)に供給される。これにより、データバッファ20a(20b)の既存データレジスタ23a(23b)は、新規データレジスタ21a(21b)に記憶されていた設定データSDa(SDb)を図4に示すように、次のクロック信号CLKのタイミングにて取り込み、これを記憶保持する。つまり、新規データレジスタ21a(21b)に新たに書き込まれた新規な設定データSDa(SDb)が既存データレジスタ23a(23b)に記憶保持されることにより、前述した既存の設定データTDa(TDb)となるのである。
Next, when the block B3 is supplied to the
以上のように、本発明に係るデータ出力回路100は、第1データ片(PDa)及び第2データ片(PDb)が順に配置されているシリアルデータ信号(SDS)を受け、このシリアルデータ信号から、以下のように第1及び第2データ片を取り込みこれらを同期してPDV200に出力する。すなわち、先ず、第1新規データレジスタ(21a)が、上記シリアルデータ信号から第1データ片を取り込みこれを第1新規データ片(SDa)として記憶し、第2新規データレジスタ(21b)が、上記シリアルデータ信号から第2データ片を取り込みこれを第2新規データ片(SDb)として記憶する。ここで、第1既存データレジスタ(23a)が、上記第1新規データ片を取り込みこれを第1既存データ片(TDa)として記憶し、第2既存データレジスタ(23b)が、上記第2新規データ片を取り込みこれを第2既存データ片(TDb)として記憶する。この際、出力制御部(10、30、24a、24b)は、第1新規データレジスタが第1データ片の取り込みを開始してから第2新規データレジスタが第2データ片の取り込みを終了するまでの新規データ取込期間(TK)中は、第1及び第2既存データレジスタによる第1及び第2新規データ片の取り込みを停止させると共に第1及び第2既存データ片を第1及び第2データ片として出力する。そして、当該新規データ取込期間の終了後、出力制御部は、第1及び第2新規データを第1及び第2データ片として同期して出力するのである。
As described above, the
要するに、データ出力回路100は、PDV200の第1及び第2の動作パラメータを設定する為の第1データ片(PDa)及び第2データ片(PDb)を順に取り込んでいる新規データ取込期間中(TK)は、その直前までPDV200に対して出力していた既存の設定データ、つまり第1及び第2既存データ片を引き続きPDV200に出力する。そして、この新規データ取込期間終了後、上記のように取り込まれた新規な第1データ片(PDa)及び第2データ片(PDb)を同期してPDV200に出力するようにしたのである。
In short, the
これにより、PDV200に第1及び第2の動作パラメータが同時に設定されるので、各動作パラメータが順に設定されることに起因するPDV200の一時的な不安定動作が回避される。よって、設定変更に応じてPDV200が全ての設定を反映させた所望の動作状態に遷移するまでに掛かる時間を短縮して、システム全体の動作効率を高めることが可能となる。
Thereby, since the first and second operation parameters are simultaneously set in the
尚、PDV200に対して、設定データPDa及びPDbの内の一方だけを設定する場合には、この一方の設定データだけをシリアルデータ信号SDSにてデータ出力回路100に供給すれば良い。例えば、設定データPDaだけを変更する場合には、コントローラ300は、図4に示すブロックB1、B2a及びB3の系列からなるシリアルデータ信号SDSをデータ出力回路100に供給する。一方、設定データPDbだけを変更する場合には、コントローラ300は、図4に示すブロックB1、B2b及びB3の系列からなるシリアルデータ信号SDSをデータ出力回路100に供給する。
When only one of the setting data PDa and PDb is set for the
従って、データ出力回路100によれば、一部の設定データだけを変更する場合には、全ての設定データPDa及びPDbの合計ビット数分のビット長を有するシフトレジスタを用いて各設定データをパラレルデータに変換して出力するようにした構成を採用した場合に比して処理時間を短縮させることが可能となる。つまり、このようなシフトレジスタを用いた場合、一部の設定データだけを変更する場合であっても、他の設定データをダミーで挿入して順にシフトレジスタに書き込まなければならないので、本発明に係るデータ出力回路100に比して処理時間が長くなるのである。
Therefore, according to the
また、図1に示すデータ出力回路100では、設定データPDa及びPDbの合計ビット長に拘わらず、これら設定データPDa及びPDbを同時にPDV200に供給することが可能となる。よって、データ出力回路100によれば、データバスのビット長によって同時アクセス可能なビット長が制限されてしまう、いわゆるソフトウェアによって設定データPDa及びPDbをPDV200に供給する場合に比して、同時出力が可能な設定データの合計ビット長、或いはアクセス可能な動作パラメータの数を多くすることが可能となる。
In addition, the
尚、上記実施例では、図4に示すように、設定データPDa及びPDbを同期して一斉(同時)に出力した後、新規データレジスタ21a(21b)に記憶されている新規な設定データSDa(SDb)を既存データレジスタ23a(23b)にコピーすることにより、これを既存の設定データTDa(TDb)として扱うようにしている。しかしながら、このようなコピーを停止することにより、既存データレジスタ23a及び23bにおいて既存の設定データ、つまり前回の設定データをそのまま記憶保持させておくようにしても良い。これにより、新規データレジスタ21a(21b)には、最新の設定データがSDa(SDb)として記憶保持され、既存データレジスタ23a(23b)には、前回の設定データがTDa(TDb)として記憶保持されることになる。
In the above embodiment, as shown in FIG. 4, after the setting data PDa and PDb are synchronously output simultaneously (simultaneously), the new setting data SDa (21b) stored in the
図5は、かかる点に鑑みて為されたデータ出力回路100の変形例を示すブロック図である。尚、図5に示す構成では、ホールドレジスタ40及びアンドゲート50を新たに設けると共に、シリアルインタフェース部10に代えてシリアルインタフェース部11を採用した点を除く他の構成は、図1に示すものと同一である。よって、以下に、シリアルインタフェース部11、ホールドレジスタ40及びアンドゲート50を中心にその動作について説明する。
FIG. 5 is a block diagram showing a modification of the
図5において、シリアルインタフェース部11は、外部端子を介してコントローラ300から供給された論理レベル0のイネーブル信号EN、シリアルデータ信号SDS及びクロック信号CLKに同期して、以下の動作を行う。
In FIG. 5, the
すなわち、シリアルインタフェース部11は、先ず、クロック信号CLKに同期して、シリアルデータ信号SDS中のデータビット系列DS、アドレスビット系列AS、書込読出制御ビットWRB、及び書込実行ビットLBを順に取り込む。そして、シリアルインタフェース部11は、上記したデータビット系列DSをパラレルデータに変換し、これを書込データQDとして、データバッファ20a、20b、出力制御レジスタ30及びホールドレジスタ40に供給する。更に、シリアルインタフェース部11は、上記したアドレスビット系列ASをパラレルのアドレスデータに変換し、このアドレスデータによって指定された、データバッファ20a、20b、出力制御レジスタ30及びホールドレジスタ40の内の1つに対して、書込データQDを書き込ませるべき書込信号を書込実行ビットLBの取り込みタイミングで供給する。すなわち、シリアルインタフェース部11は、アドレスデータがデータバッファ20aを示す場合には書込信号W1をこのデータバッファ20aに供給し、アドレスデータがデータバッファ20bを示す場合には書込信号W2をデータバッファ20bに供給する。また、シリアルインタフェース部10は、アドレスデータが出力制御レジスタ30を示す場合には書込信号Wcをこの出力制御レジスタ30に供給し、アドレスデータがホールドレジスタ40を示す場合には書込信号Wdをこのホールドレジスタ40に供給する。
That is, first, the
ホールドレジスタ40は、シリアルインタフェース部11から書込信号Wdが供給された場合にだけ、上記したクロック信号CLKのエッジタイミングで上記書込データQDを取り込んで記憶する。尚、書込信号Wdに応じてホールドレジスタ40に書き込まれる書込データQDとは、ホールド制御データHDである。ホールド制御データHDは、新規データ取込期間TKの終了後も既存の設定データを前回の設定データとして既存データレジスタ23a(23b)に記憶保持させておくべきホールド指令、又はこのホールド指令を解除するホールド解除指令を示す。ホールドレジスタ40は、書き込まれた書込データQDがホールド指令を示す場合には論理レベル1、ホールド解除指令を示す場合には論理レベル0のホールドゲート信号HGをアンドゲート50に供給する。
The
アンドゲート50は、ホールド解除指令を示す論理レベル0のホールドゲート信号HGが供給されている間は、出力制御レジスタ30から送出された出力選択信号SELをそのまま出力選択信号SLとして、データバッファ20a及び20bのセレクタ22a及び22bに供給する。一方、ホールド指令を示す論理レベル1のホールドゲート信号HGが供給されている間は、アンドゲート50は、出力選択信号SELの論理レベルに拘わらず、論理レベル0の出力選択信号SLをセレクタ22a及び22bに供給する。
While the hold gate signal HG of
以下に、図5に示す構成における動作について説明する。 The operation in the configuration shown in FIG. 5 will be described below.
図5に示す構成を有するデータ出力回路100を動作させるべく、コントローラ300は、図3に示すブロックB1〜B3に加え、図6に示すブロックB4及びB5にて表されるシリアルデータ信号SDSをデータ出力回路100に供給する。例えば、コントローラ300は、図7に示すように、ブロックB4、B1、B2a、B2b、B5、B3及びB1なる系列からなるシリアルデータ信号SDSをデータ出力回路100に供給する。尚、図6に示すブロックB4は、ホールド解除指令を示す[00]hのホールド制御データHDに基づくデータビット系列DS、ホールドレジスタ40を指定するアドレスデータに基づくアドレスビット系列AS、書き込み処理を指定する書込読出制御ビットWRB、処理実行を促す書込実行ビットLBからなる。また、図6に示すブロックB5は、ホールド指令を示す[01]hのホールド制御データHDに基づくデータビット系列DS、ホールドレジスタ40を指定するアドレスデータに基づくアドレスビット系列AS、書き込み処理を指定する書込読出制御ビットWRB、処理実行を促す書込実行ビットLBからなる。
In order to operate the
図7において、先ず、シリアルデータ信号SDSとして上記したブロックB4が供給されると、データ出力回路100のホールドレジスタ40は、ホールド制御データHDにて示される値[00]hを取り込み、この値に対応した論理レベル0のホールドゲート信号HGをアンドゲート50に供給する。これにより、出力制御レジスタ30から送出された出力選択信号SELがアンドゲート50を介してそのまま出力選択信号SLとして、データバッファ20a及び20bのセレクタ22a及び22bに供給されるようになる。つまり、この間、図5に示すデータ出力回路100は、図1に示すデータ出力回路100と実質的に同一の構成となる。よって、その後、図7に示すように、ブロックB1、B2a、B2bなる系列のシリアルデータ信号SDSが供給されると、図4の場合と同様に、データバッファ20a及び20bの新規データレジスタ21a及び21bに、順次、新規の設定データSDa(例えば、[AA]h)及びSDb(例えば、[33]h)が取り込まれて記憶される。尚、この間、データバッファ20aの既存データレジスタ23aには既存の設定データTDa(例えば、[55]h)が記憶保持されており、データバッファ20bの既存データレジスタ23bには既存の設定データTDb(例えば、[CC]h)が記憶保持されているものとする。
In FIG. 7, first, when the block B4 described above is supplied as the serial data signal SDS, the
そして、上記したブロックB2bに引き続きブロックB5を表すシリアルデータ信号SDSが供給されると、データ出力回路100のホールドレジスタ40は、ホールド制御データHDにて示される値[01]hを取り込み、この値に対応した論理レベル1のホールドゲート信号HGをアンドゲート50に供給する。これにより、アンドゲート50は、出力制御レジスタ30から送出された出力選択信号SELに拘わらず、論理レベル0の出力選択信号SLをデータバッファ20a及び20bのセレクタ22a及び22bに供給する状態となる。よって、ホールドゲート信号HGが論理レベル1となっている間、データバッファ20a(20b)の既存データレジスタ23a(23b)は、新規データレジスタ21a(21b)から送出された新規な設定データSDa(SDb)の取り込みを停止した状態となる。従って、ホールドゲート信号HGが論理レベル1となっている期間中は、図7に示すように、既存データレジスタ23aは既存の設定データTDa(例えば、[55]h)を記憶保持し続け、既存データレジスタ23bは既存の設定データTDb(例えば、[CC]h)を記憶保持し続けることになる。
When the serial data signal SDS representing the block B5 is subsequently supplied to the block B2b, the
そして、図7に示すように、ブロックB3を表すシリアルデータ信号SDSが供給されると、出力制御レジスタ30は、出力制御データODにて示される値[01]hを取り込み、この値に対応した論理レベル1の出力選択信号SELをデータバッファ20a及び20bに供給する。これにより、データバッファ20aは、図7に示すように、既存データレジスタ23aに記憶保持されている既存の設定データ(例えば、[55]h)に代えて、新規データレジスタ21aに記憶されている新規の設定データ(例えば、[AA]h)を、第1の設定データPDaとしてPDV200に出力する。更に、このデータバッファ20aの動作と同時に、データバッファ20bは、図7に示すように、既存データレジスタ23bに記憶保持されている既存の設定データ(例えば、[CC]h)に代えて、新規データレジスタ21bに記憶されている新規の設定データ(例えば、[33]h)を、第2の設定データPDbとしてPDV200に出力する。
Then, as shown in FIG. 7, when the serial data signal SDS representing the block B3 is supplied, the output control register 30 takes in the value [01] h indicated by the output control data OD and corresponds to this value. A
その後、図7に示すように、ブロックB1を表すシリアルデータ信号SDSが供給されると、データ出力回路100の出力制御レジスタ30は、出力制御データODにて示される値[00]hを取り込み、この値に対応した論理レベル0の出力選択信号SELをデータバッファ20a及び20bに供給する。これにより、データバッファ20aは、図7に示すように、新規データレジスタ21aに記憶されている新規の設定データ(例えば、[AA]h)に代えて、既存データレジスタ23aに記憶保持されている既存の設定データ(例えば、[55]h)を、第1の設定データPDaとしてPDV200に出力する。更に、このデータバッファ20aの動作と同時に、データバッファ20bは、図7に示すように、新規データレジスタ21bに記憶されている新規の設定データ(例えば、[33]h)に代えて、既存データレジスタ23bに記憶保持されている既存の設定データ(例えば、[CC]h)を、第2の設定データPDbとしてPDV200に出力する。
Then, as shown in FIG. 7, when the serial data signal SDS representing the block B1 is supplied, the output control register 30 of the
このように、図5に示すデータ出力回路によれば、新規な設定データPDa及びPDbの一斉出力によるPDV200の動作パラメータの変更後、ブロックB1に基づく処理を実行するだけで、前回の設定データTDa及びTDbによる動作パラメータの設定状態に戻すことができる。よって、各設定データを前回の値に戻すにあたり、図5に示す構成によれば、上記した動作パラメータの変更後、再びブロックB2a〜B3に基づく一連の処理を実行して各設定データを前回の値に戻す場合に比して、処理時間の短縮を図ることが可能となる。
As described above, according to the data output circuit shown in FIG. 5, after the operation parameter of the
尚、上記実施例では、PDV200の2系統分の動作パラメータとして2つの設定データPDa及びPDbをPDV200に出力する場合を例にとって、本発明に係るデータ出力回路の動作を説明したが、1つ或いは3つ以上の設定データPDを出力する場合にも同様に適用可能である。また、データ出力回路100及びPDV200は、同一の半導体チップに形成されていても良い。
In the above embodiment, the operation of the data output circuit according to the present invention has been described by taking as an example the case where two setting data PDa and PDb are output to the
図8は、かかる点に鑑みて為された、データ出力回路100を含むPLL装置の構成を示すブロック図である。図8に示すPLL装置は、PDVとしてPLLシンセサイザ2000が形成されているものである。PLLシンセサイザ2000は、リファレンスカウンタ(以下、RFカウンタと称する)201、位相比較器としての位相周波数検出回路202、チャージポンプ回路203、ループフィルタ204、VCO(Voltage controlled oscillator)205、分周回路206からなる。
FIG. 8 is a block diagram showing a configuration of a PLL device including the
RFカウンタ201は、外部端子を介して供給された基準発振信号REFの周波数を1/R(Rは自然数)に分周して得られた基準発振信号RCを位相周波数検出回路202に供給する。尚、RFカウンタ201において分周比を決定する「R」は、データ出力回路100から供給された設定データPDdによって指定された分周数である。位相周波数検出回路202は、かかる基準発振信号RCと、分周回路206から供給された分周信号DIVとの位相差を検出する。この際、基準発振信号RCに対して分周信号DIVの位相が遅れている場合には、位相周波数検出回路202は、両者の位相差に対応した論理レベル1のパルス幅を有する位相差信号UPをチャージポンプ回路203に供給する。一方、基準発振信号RCに対して分周信号DIVの位相が進んでいる場合には、位相周波数検出回路202は、両者の位相差に対応した論理レベル1のパルス幅を有する位相差信号DNをチャージポンプ回路203に供給する。
The
チャージポンプ回路203は、論理レベル1の位相差信号UPが供給された場合には、正極性のチャージポンプ出力電流を出力ラインL1に供給することにより、この出力ラインL1上の電圧を増加させる。一方、論理レベル1の位相差信号DNが供給された場合には、チャージポンプ回路203は、負極性のチャージポンプ出力電流を出力ラインL1に供給することにより、この出力ラインL1上の電圧を低下させる。尚、チャージポンプ回路203が送出するチャージポンプ出力電流は、データ出力回路100から供給された設定データPDeによって指定されたチャージポンプ電流値CIを有する。つまり、チャージポンプ回路203は、設定データPDeによって指定されたチャージポンプ電流値CIを有する正極性又は負極性のチャージポンプ出力電流を生成し、これを出力ラインL1に供給するのである。上記した動作により、チャージポンプ回路203は、出力ラインL1上に、基準発振信号RC及び分周信号DIV同士の位相差に対応した位相差電圧FVを生成し、これをループフィルタ204に供給する。ループフィルタ204は、位相差電圧FVを平滑することにより、チャージポンプ回路203でのスイッチング動作に伴うスイッチングノイズを除去した制御電圧CVを生成し、これをVCO205に供給する。
When the phase difference signal UP of
VCO205は、制御電圧CVに対応した周波数を有する発振信号FINを生成し、これを分周回路206に供給すると共に外部出力する。尚、VCO205の自走発振周波数は、データ出力回路100から供給された設定データPDfによって指定された自走発振周波数ffである。
The
分周回路206は、デュアルモジュラスプリスケーラ(以下、DMPと称する)206a、プログラムカウンタ(以下、PCカウンタと称する)206b及びスワロウカウンタ(以下、SWカウンタと称する)206cを含む。DMP206aは、SWカウンタから供給された分周切換信号CHに応じて分周比を1/Pから1/(P+1)、或いは1/(P+1)から1/P(Pは自然数)に切り替えつつ、その分周比にて上記発振信号FINを分周した分周発振信号PSをPCカウンタ206b及びSWカウンタ206cに供給する。尚、DMP206aにおいて分周比を決定する上記「P」は、データ出力回路100から供給された設定データPDaによって指定された分周数である。PCカウンタ206bは、上記した分周発振信号PSを1/N(Nは自然数)に分周した信号を上記した分周信号DIVとして位相周波数検出回路202に供給すると共に、かかる分周信号DIVの立ち上がりエッジ(又は立ち下がりエッジ)のタイミングでスタート信号STAを生成しこれをSWカウンタ206cに供給する。尚、PCカウンタ206bにおいて、分周比を決定する上記「N」は、データ出力回路100から供給された設定データPDbによって指定された分周数である。SWカウンタ206cは、上記したスタート信号STAに応じてカウント数を0にリセットし、そこから上記分周発振信号PSのパルス数をカウントする。この際、カウント数が、データ出力回路100から供給された設定データPDcによって指定されたカウント数Aに至ると、SWカウンタ206cは、上記したパルス数のカウント動作を停止すると共に、上記した分周切換信号CHを発生してこれをDMP206aに供給する。
The
上記した構成により、分周回路206は、発振信号FINを、1/(N*P+A)に分周して得られた分周信号DIVを位相周波数検出回路202に供給する。
With the above-described configuration, the
一方、図8に示すデータ出力回路100は、上記した設定データPDc〜PDfを取り込んで出力する為のデータバッファ20c〜20fを新たに設けると共に、上記したシリアルインタフェース部10に代えてシリアルインタフェース部10aを採用した点を除く他の構成は、図5に示すものと同一である。尚、図8に示すデータバッファ20a〜20f各々の内部構成は全て、図5に示すデータバッファ20a又は20bの内部構成と同一である。
On the other hand, the
ここで、上記した設定データPDa〜PDfの全てを変更する場合には、図7に示すブロックB2bと、ブロックB5との間に、図9に示すブロックB2c〜B2fを順に挿入してなるシリアルデータ信号SDSを、図8に示すデータ出力回路100に供給する。この際、シリアルインタフェース部10aは、シリアルデータ信号SDSとしてブロックB2cが供給されると、アドレスビット系列ASにて示されるアドレスデータがデータバッファ20cを示すことから、書込信号W3をこのデータバッファ20cに供給する。次に、シリアルデータ信号SDSとしてブロックB2dが供給されると、シリアルインタフェース部10aは、アドレスビット系列ASにて示されるアドレスデータがデータバッファ20dを示すことから、書込信号W4をこのデータバッファ20dに供給する。次に、シリアルデータ信号SDSとしてブロックB2eが供給されると、シリアルインタフェース部10aは、アドレスビット系列ASにて示されるアドレスデータがデータバッファ20eを示すことから、書込信号W5をこのデータバッファ20eに供給する。そして、シリアルデータ信号SDSとしてブロックB2fが供給されると、シリアルインタフェース部10aは、アドレスビット系列ASにて示されるアドレスデータがデータバッファ20fを示すことから、書込信号W6をこのデータバッファ20fに供給する。
Here, when all the setting data PDa to PDf described above are changed, serial data obtained by sequentially inserting the blocks B2c to B2f shown in FIG. 9 between the block B2b and the block B5 shown in FIG. The signal SDS is supplied to the
よって、シリアルデータ信号SDS中のブロックB2a〜B2fなる系列に応じて、データバッファ20aは設定データPDa、20bはPDb、20cはPDc、20dはPDd、20eはPDe、20fはPDfを順次、個別に取り込みそれぞれの新規データレジスタに記憶させる。尚、かかる設定データPDa〜PDfの新規データ取込期間TK中は、各データバッファ20a〜20fは、それぞれの既存データレジスタに記憶保持されている既存データ、つまり前回の設定データを設定データPDa〜PDfとしてPLLシンセサイザに出力する。そして、シリアルデータ信号SDS中のブロックB3に応じて、データバッファ20a〜20fは、それぞれの新規データレジスタに記憶されている新規な設定データを設定データPDa〜PDfとして一斉にPLLシンセサイザに出力するのである。
Therefore, according to the series of blocks B2a to B2f in the serial data signal SDS, the
尚、上記実施例では、6つの設定データPDa〜PDfの全てを変更する場合を例にとってデータ出力回路100の動作について説明したが、これらPDa〜PDfの内の1つだけ、或いは5個以下の複数個だけを変更することも可能である。例えば、6つの設定データPDa〜PDfの内のPDc及びPDeだけを変更する場合には、図7に示すブロックB1とB3との間に、図9に示すブロックB2c及びB2eを順に配置した系列を挿入したシリアルデータ信号SDSをデータ出力回路100に供給すれば良いのである。
In the above embodiment, the operation of the
10 シリアルインタフェース部
20a、20b データバッファ
21a、21b 新規データレジスタ
23a、23b 既存データレジスタ
24a、24b 出力セレクタ
30 出力制御レジスタ
100 データ出力回路
200 PDV
10
Claims (6)
前記シリアルデータ信号から前記第1データ片を取り込みこれを第1新規データ片として記憶する第1新規データレジスタと、
前記第1新規データレジスタに記憶されている前記第1新規データ片を取り込みこれを第1既存データ片として記憶する第1既存データレジスタと、
前記シリアルデータ信号から前記第2データ片を取り込みこれを第2新規データ片として記憶する第2新規データレジスタと、
前記第2新規データレジスタに記憶されている前記第2新規データ片を取り込みこれを第2既存データ片として記憶する第2既存データレジスタと、
前記第1新規データレジスタが前記第1データ片の取り込みを開始してから前記第2新規データレジスタが前記第2データ片の取り込みを終了するまでの新規データ取込期間中は、前記第1及び第2既存データレジスタによる前記第1及び第2新規データ片の取り込みを停止させると共に前記第1及び第2既存データ片を前記第1及び第2データ片として出力し、前記新規データ取込期間の終了後に前記第1及び第2新規データを前記第1及び第2データ片として一斉に出力する出力制御部と、を有することを特徴とするデータ出力回路。 A data output circuit for fetching and outputting the first and second data pieces from a serial data signal in which a first data piece and a second data piece are sequentially arranged;
A first new data register that takes in the first data piece from the serial data signal and stores it as a first new data piece;
A first existing data register that takes in the first new data piece stored in the first new data register and stores it as a first existing data piece;
A second new data register that captures the second data piece from the serial data signal and stores it as a second new data piece;
A second existing data register that takes in the second new data piece stored in the second new data register and stores it as a second existing data piece;
During the new data capture period from when the first new data register starts capturing the first data piece until the second new data register finishes capturing the second data fragment, Stop the fetching of the first and second new data pieces by the second existing data register, and output the first and second existing data pieces as the first and second data pieces, An output control unit that outputs the first and second new data simultaneously as the first and second data pieces after completion;
前記出力制御部は、
前記シリアルデータ信号中から前記第1及び第2出力制御データ片を取り込んで記憶し、前記第1出力制御データ片を取り込んでから前記第2出力制御データ片を取り込むまでの期間を前記新規データ取込期間とし、当該新規データ取込期間中に亘り既存データ出力指令を示す出力選択信号を生成する一方、前記第2出力制御データ片の取り込み後は新規データ出力指令を示す前記出力選択信号を生成する出力制御レジスタと、
前記第1新規データ片及び前記第1既存データ片の内の一方を選択しこれを前記第1データ片として出力する第1出力セレクタと、
前記第2新規データ片及び前記第2既存データ片の内の一方を選択しこれを前記第2データ片として出力する第2出力セレクタと、を含み、
前記第1及び第2既存データレジスタは、前記出力選択信号が前記既存データ出力指令を示す場合には前記第1及び第2新規データ片の取り込みを停止し、
前記第1及び第2出力セレクタは、前記出力選択信号が前記既存データ出力指令を示す場合には前記第1及び第2既存データ片を前記第1及び第2データ片として出力する一方、前記出力選択信号が前記新規データ出力指令を示す場合には前記第1及び第2出力セレクタは前記第1及び第2既存データ片に代えて前記第1及び第2新規データを前記第1及び第2データ片として同期して出力することを特徴とする請求項1記載のデータ出力回路。 The serial data signal includes a first output control data piece at a time point preceding the first data piece, and a second output control data piece at a time point subsequent to the second data piece. And
The output control unit
The first and second output control data pieces are acquired from the serial data signal and stored, and the period from the acquisition of the first output control data piece to the acquisition of the second output control data piece is the new data acquisition. The output selection signal indicating the existing data output command is generated during the new data capturing period, and the output selection signal indicating the new data output command is generated after capturing the second output control data piece. An output control register to
A first output selector for selecting one of the first new data piece and the first existing data piece and outputting it as the first data piece;
A second output selector that selects one of the second new data piece and the second existing data piece and outputs it as the second data piece;
The first and second existing data registers stop capturing the first and second new data pieces when the output selection signal indicates the existing data output command;
The first and second output selectors output the first and second existing data pieces as the first and second data pieces when the output selection signal indicates the existing data output command, while the output When the selection signal indicates the new data output command, the first and second output selectors replace the first and second existing data pieces with the first and second new data instead of the first and second existing data pieces. 2. The data output circuit according to claim 1, wherein the data output circuit outputs the data synchronously as a piece.
前記出力制御部は、前記シリアルデータ信号中から前記ホールド制御データ片を取り込んで記憶し、前記ホールド制御データ片の取り込みに応じてホールドゲート信号を送出するホールドレジスタを含み、
前記第1及び第2既存データレジスタは、前記ホールドゲート信号が送出されている間は前記新規データ取込期間の終了後も継続して前記第1及び第2新規データ片の取り込みを停止することを特徴とする請求項2に記載のデータ出力回路。 The serial data signal includes a hold control data piece at a time point that follows the second data piece and precedes the second output control data piece,
The output control unit includes a hold register that captures and stores the hold control data piece from the serial data signal, and sends a hold gate signal in response to the capture of the hold control data piece,
The first and second existing data registers stop capturing the first and second new data pieces continuously after the end of the new data capturing period while the hold gate signal is being transmitted. The data output circuit according to claim 2 .
前記分周回路の分周比を示す第1データ片、及び前記出力電流の電流値を示す第2データ片が順に配置されているシリアルデータ信号から前記第1及び第2データ片を取り込んで前記PLL回路に出力するデータ出力回路と、を含むPLL装置であって、
前記データ出力回路は、前記シリアルデータ信号から前記第1データ片を取り込みこれを第1新規データ片として記憶する第1新規データレジスタと、
前記第1新規データレジスタに記憶されている前記第1新規データ片を取り込みこれを第1既存データ片として記憶する第1既存データレジスタと、
前記シリアルデータ信号から前記第2データ片を取り込みこれを第2新規データ片として記憶する第2新規データレジスタと、
前記第2新規データレジスタに記憶されている前記第2新規データ片を取り込みこれを第2既存データ片として記憶する第2既存データレジスタと、
前記第1新規データレジスタが前記第1データ片の取り込みを開始してから前記第2新規データレジスタが前記第2データ片の取り込みを終了するまでの新規データ取込期間中は、前記第1及び第2既存データレジスタによる前記第1及び第2新規データ片の取り込みを停止させると共に前記第1及び第2既存データ片を前記第1及び第2データ片として出力し、前記新規データ取込期間の終了後に前記第1及び第2新規データを前記第1及び第2データ片として同期して出力する出力制御部と、を有することを特徴とするPLL装置。 A VCO that generates an oscillation signal having a frequency according to a control voltage, a frequency dividing circuit that generates a frequency-divided signal obtained by dividing the oscillation signal, a phase comparator that detects a phase difference between the frequency-divided signal and a reference oscillation signal, A PLL circuit comprising a charge pump for applying an output current to the first line over a period according to the phase difference, and a loop filter for generating the control voltage by smoothing the voltage on the first line;
The first and second data pieces are fetched from a serial data signal in which a first data piece indicating a frequency division ratio of the frequency divider circuit and a second data piece indicating a current value of the output current are sequentially arranged. A PLL device including a data output circuit for outputting to the PLL circuit,
The data output circuit takes in the first data piece from the serial data signal and stores it as a first new data piece;
A first existing data register that takes in the first new data piece stored in the first new data register and stores it as a first existing data piece;
A second new data register that captures the second data piece from the serial data signal and stores it as a second new data piece;
A second existing data register that takes in the second new data piece stored in the second new data register and stores it as a second existing data piece;
During the new data capture period from when the first new data register starts capturing the first data piece until the second new data register finishes capturing the second data fragment, Stop the fetching of the first and second new data pieces by the second existing data register, and output the first and second existing data pieces as the first and second data pieces, An output control unit that outputs the first and second new data synchronously as the first and second data pieces after completion.
前記シリアルデータ信号から前記第1データ片を取り込みこれを第1新規データ片として第1新規データレジスタに記憶させ、引き続き前記シリアルデータ信号から前記第2データ片を取り込みこれを第2新規データ片として第2新規データレジスタに記憶させ、
前記第1新規データレジスタに記憶されている前記第1新規データ片を取り込みこれを第1既存データ片として第1既存データレジスタに記憶させると共に、前記第2新規データレジスタに記憶されている前記第2新規データ片を取り込みこれを第2既存データ片として第2既存データレジスタに記憶させ、
前記第1新規データレジスタが前記第1データ片の取り込みを開始してから前記第2新規データレジスタが前記第2データ片の取り込みを終了するまでの新規データ取込期間中は、前記第1及び第2既存データレジスタによる前記第1及び第2新規データ片の取り込みを停止させると共に前記第1及び第2既存データ片を前記第1及び第2データ片として出力し、前記新規データ取込期間の終了後に前記第1及び第2新規データを前記第1及び第2データ片として一斉に出力することを特徴とするデータ出力方法。 A data output method for fetching and outputting the first and second data pieces from a serial data signal in which a first data piece and a second data piece are sequentially arranged,
The first data piece is taken from the serial data signal and stored in the first new data register as a first new data piece, and subsequently the second data piece is taken from the serial data signal and used as the second new data piece. Store in the second new data register,
The first new data piece stored in the first new data register is fetched and stored in the first existing data register as a first existing data piece, and the first new data register stored in the second new data register is stored. 2 Take in a new data piece and store it in the second existing data register as a second existing data piece,
During the new data capture period from when the first new data register starts capturing the first data piece until the second new data register finishes capturing the second data fragment, Stop the fetching of the first and second new data pieces by the second existing data register, and output the first and second existing data pieces as the first and second data pieces, A data output method comprising: outputting the first and second new data simultaneously as the first and second data pieces after completion.
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