JP5982845B2 - Trace control apparatus and trace control method - Google Patents
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Description
本発明は、動作中のＬＳＩ（Large Scale Integrated Circuit）に対する入出力信号又はＬＳＩの内部信号をトレースするトレース制御装置及びトレース制御方法に関し、特に、任意の時点からのトレースが可能なトレース制御装置及びトレース制御方法に関する。 The present invention relates to a trace control apparatus and a trace control method for tracing an input / output signal to an LSI (Large Scale Integrated Circuit) in operation or an internal signal of the LSI, and in particular, a trace control apparatus capable of tracing from an arbitrary time point and The present invention relates to a trace control method.
ＬＳＩの回路の信号路には不可避的に信号の伝播遅延が発生する。そのため、ＬＳＩには、内部信号のタイミングのばらつきが発生し、製造後の評価で動作異常（不具合）を生じる場合がある。また、ＬＳＩの製造前に十分な検証を行う期間がなく、製造後の評価で不具合が発見される場合もある。不具合が生じた場合には、その原因を究明するためにＬＳＩの信号動作を観測し、不具合原因を解析する、いわゆるデバッグが必要である。 A signal propagation delay inevitably occurs in the signal path of the LSI circuit. For this reason, the timing variation of the internal signal occurs in the LSI, and an abnormal operation (failure) may occur in the evaluation after manufacturing. In addition, there is no period during which sufficient verification is performed before manufacturing the LSI, and defects may be found in evaluation after manufacturing. When a failure occurs, so-called debugging is required to observe the signal operation of the LSI and analyze the cause of the failure in order to investigate the cause.
ＬＳＩのデバックについて図面を参照しながら説明する。図１２は、一般的なＬＳＩデバッグシステムの構成を示すブロック図である。システム全体の制御は、外部制御装置２１が行う。ＬＳＩ１０は、内部のデバッグ対象回路３１からの観測対象信号から、デバッグのために観測される被観測信号を選択する信号選択部８１を備える。選択された被観測信号は、ＬＳＩ１０のデバック用観測端子１２から外部へ出力される。出力された被観測信号は、外部に接続されるロジックアナライザ２２に読み込まれ、デバックが行われる。
LSI debugging will be described with reference to the drawings. FIG. 12 is a block diagram showing a configuration of a general LSI debug system. The
ＬＳＩをデバックしたりその障害を解析したりするためには、ロジックアナライザ２２でＬＳＩ１０の内部の状態値を連続して把握することが要求される。さらに、この状態値を解析しながら不具合の原因を解決していくことも必要とされる。
In order to debug the LSI or analyze the failure, it is required that the
ＬＳＩ１０の内部の被観測信号を観測するために、ＬＳＩ１０内部に被観測信号の状態を記憶する「トレースメモリ」が備えられることがある。以降、被観測信号の状態を記憶することを「トレースする」といい、トレースされ記憶されたデータを「トレースデータ」という。
In order to observe the signal under observation inside the
また、トレースメモリの内容を外部に出力したり、被観測信号を直接外部に出力したりするためには、ＬＳＩ１０の通常動作のための端子の他に、専用の出力端子を設ける必要がある。このような専用端子の追加は、ＬＳＩ１０のチップ面積を増加させたり、ＬＳＩ１０のパッケージサイズを拡大させたりするため、製造コストを増加させる。 特許文献１−４には、内蔵するトレースメモリの容量や被観測信号の出力用端子の削減のための各種の技術が開示されている。
Further, in order to output the contents of the trace memory to the outside or to directly output the signal to be observed to the outside, it is necessary to provide a dedicated output terminal in addition to the terminals for the normal operation of the
特許文献２、３には、容量の少ないトレースメモリを用いて、より長時間のプログラムカウンタトレースを実現できるようにする技術が開示されている。
特許文献２の技術では、ＬＳＩにトレースメモリを内蔵し、内部のＣＰＵ（Central Processing Unit）からの、プログラムの実行開始及び実行停止を知らせるモニタ信号を用いて、トレースの開始及び停止を制御する。
In the technique of
特許文献３の技術では、トレース機能を備えたＳｏＣ（System On Chip）内のプロセッサの動作履歴をトレースするときにプロセッサを停止させる。そして、プロセッサの停止期間中にトレース情報が取り出される。この動作を繰り返すことにより、小さな容量のトレースメモリを用いて、長時間のトレースを実現する。
In the technique of
特許文献４には、データキャプチャ部、すなわちトレースメモリの内容を、時分割に外部に出力する内部信号観測装置が開示されている。
特許文献１の技術では、トレースメモリの内蔵によって、ＬＳＩのチップ面積が増加するという課題がある。チップ面積の増大を抑えるためにトレースメモリの容量を削減すると、被観測信号の本数やトレース期間が短くなるなどの問題が発生する。
In the technique of
特許文献２の技術では、プログラムの実行中のみのトレースが可能である。しかし、必要な被観測信号をトレースするためには、プログラムの実行期間に応じた容量のトレースメモリを内蔵する必要がある。すなわち、長いプログラムのトレースに対応するためには、大容量のメモリを内蔵する必要がある。
With the technique of
特許文献３の技術では、トレースメモリの内容を読み出すときには、プロセッサを停止させる必要がある。このとき、必然的に、プログラムの動作も停止する。ところが、一般的に、プログラムは任意の位置で停止させることができるとは限らない。例えば、外部に何らかの制御信号や駆動信号を出力しているようなときは、それらの信号を出力した状態で停止させることができない場合がある。なぜなら、それらの信号を入力する機器や素子が、ある動作状態やある駆動状態のまま維持されてしまうからである。このように、特許文献３の技術では、トレースを行う期間やその期間の長さを任意に設定することができない。従って、停止可能な時点までのトレースが可能なように大容量のトレースメモリを内蔵する必要がある。
In the technique of
特許文献４の技術では、トレースメモリの内容を時分割で外部に出力するため、テスト端子の本数の削減には効果がある。しかし、トレースする必要がある情報をすべてトレースメモリに記憶させる必要があるため、トレースメモリの容量の削減には効果はない。
The technology of
以上のように、特許文献１−４の技術には、多数の被観測信号のトレースや長期間のトレースのためには、大容量のトレースメモリを必要とするという課題がある。トレース期間が短くても、短い時間間隔で被観測信号の状態をサンプリングする場合には、同様に大容量のトレースメモリを必要とする。 As described above, the technique disclosed in Patent Documents 1-4 has a problem that a large-capacity trace memory is required for tracing a large number of signals to be observed and for long-term tracing. Even when the trace period is short, when the state of the signal under observation is sampled at a short time interval, a large-capacity trace memory is similarly required.
なお、大容量のトレースメモリは、デバッグ対象のＬＳＩ等に内蔵される場合に特に影響が大きい。しかし、大容量のトレースメモリがコストアップにつながるという課題は、トレースメモリをＬＳＩ内蔵するか否かにはよらない。
（発明の目的）
発明の目的は、被観測信号に対して、任意の時点からトレースを開始することが可能なトレース制御装置及びトレース制御方法を提供することである。
Note that a large-capacity trace memory is particularly affected when built in an LSI or the like to be debugged. However, the problem that a large-capacity trace memory leads to an increase in cost does not depend on whether or not the trace memory is incorporated in the LSI.
(Object of invention)
An object of the invention is to provide a trace control device and a trace control method capable of starting a trace from an arbitrary point in time for a signal under observation.
本発明のトレース制御装置は、トリガを発生させるための条件を規定するトリガ条件情報を記憶するトリガ情報格納部と入力された被観測信号の状態の記憶であるトレースを開始するタイミングを規定するタイミング情報を記憶するタイミング情報格納部を含むパラメータ設定部と、入力されたトリガ用信号がトリガ発生条件を満たすことを検出したとき、トリガを発生するトリガ発生部と、トリガとトレース開始遅延時間に基づいて、所定の記憶装置への状態の書き込みを制御する記憶制御部と、を備えることを特徴とする。 The trace control device according to the present invention includes a trigger information storage unit that stores trigger condition information that defines a condition for generating a trigger, and a timing that defines timing for starting a trace that is a storage of the state of the input signal to be observed. A parameter setting unit including a timing information storage unit for storing information, a trigger generation unit that generates a trigger when it is detected that the input trigger signal satisfies a trigger generation condition, and the trigger and trace start delay time And a storage control unit that controls writing of a state to a predetermined storage device.
本発明のトレース制御方法は、入力されたトリガ用信号がトリガを発生させるための条件を規定するトリガ発生条件を満たすことを検出したとき、トリガを発生させ、トリガと入力された被観測信号の状態の記憶であるトレースを開始するタイミングを規定するタイミング情報に基づいて、所定の記憶装置へ状態を書き込むことを特徴とする。 The trace control method of the present invention generates a trigger when detecting that the input trigger signal satisfies a trigger generation condition that defines a condition for generating a trigger, and the trigger and the input observed signal are detected. A state is written to a predetermined storage device based on timing information that defines a timing for starting a trace, which is a state storage.
本発明によれば、トレースメモリの容量以上のトレースデータの取得が可能となる。理由は、所定のトリガの発生タイミングを基準に、トレースを開始するタイミングを変更する手段が設けられているので、トレース開始タイミングを変更しながらトレースを繰り返し実行することでトレースデータを分割して取得できるためである。 According to the present invention, it is possible to acquire trace data exceeding the capacity of the trace memory. The reason is that since a means to change the trace start timing is provided based on the occurrence timing of a predetermined trigger, the trace data is divided and acquired by repeatedly executing the trace while changing the trace start timing. This is because it can.
（第１の実施形態）
次に、発明を実施するための実施形態について図面を参照して詳細に説明する。図１は、第１の実施形態の構成を示すブロック図である。第１の実施形態のトレース制御装置１は、パラメータ設定部４とトリガ発生部５とＲＡＭ（Random Access Memory）制御部６とＲＡＭ７を備える。
(First embodiment)
Next, embodiments for carrying out the invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the first embodiment. The
パラメータ設定部４は、トリガ条件情報を保持するトリガ条件情報格納部４−１と、ＲＡＭ７への書き込み開始タイミングを指定するタイミング情報を保持するタイミング情報格納部４−２を備える。トリガ条件情報及びタイミング情報は、ＣＰＵ等の外部制御装置２からの制御信号によって設定される。トリガ条件情報格納部４−１はトリガ条件情報をトリガ発生部５に出力し、タイミング情報格納部４−２はタイミング情報をＲＡＭ制御部６に出力する。
The
トリガ発生部５は、トリガ条件情報４−１に従って、デバッグ対象回路３からの被観測信号から観測開始タイミングを検出し、トリガを出力する。そして、トリガ発生部５は、ＲＡＭ制御部６にトリガを出力する。
The
ＲＡＭ制御部６は、タイミング情報４−２に従って、トリガ発生部５からのトリガの入力タイミングを基準として、ＲＡＭ７への書き込みを開始するタイミングを調整する。すなわち、トリガの発生から、ＲＡＭ７への書き込みを開始するまでの時間を制御する。そして、ＲＡＭ制御部６は、ＲＡＭ７へのデータ書き込み及びデータ読み出しのための各種の制御信号を出力する。また、ＲＡＭ制御部６は、ＲＡＭ７から読み出したデータＲＤＡＴＡを外部制御装置２へ出力する。
The
ＲＡＭ７は、ＲＡＭ７へのトレースデータの書き込みタイミングにおける被観測信号の状態を記憶する。すなわち、ＲＡＭ７は、デバッグ対象回路３からデータとして入力される被制御信号を、ＲＡＭ制御部６からの制御信号によって読み込み、記憶する。
The
なお、被観測信号の「状態」とは、被観測信号がデジタル信号である場合は、デジタル値を意味する。この場合のデジタル値は、１ビットのみでなく、多ビットでもよい。あるいは、「状態」はアナログ値であってもよい。この場合は、トレース制御装置１にアナログ−デジタルコンバータを備え、アナログ値をデジタル値に変換した後、トレースすればよい。このように、本発明では、被観測信号がデジタル信号であるかアナログ信号であるかは本質的ではない。
The “state” of the observed signal means a digital value when the observed signal is a digital signal. The digital value in this case may be not only 1 bit but also multiple bits. Alternatively, the “state” may be an analog value. In this case, the
ＲＡＭ制御部６の内部構成の例を、図２に示す。図２のＲＡＭ制御部６は、タイマーカウンタ６−１と比較器６−２とアドレス生成部６−３を備える。
An example of the internal configuration of the
タイマーカウンタ６−１は、トリガ発生部５からのトリガの入力タイミングを基準に、所定のクロックのカウント動作を開始するカウンタで、カウント結果である「カウンタ値」を比較器６−２に出力する。なお、タイマーカウンタ６−１は、実際にカウント動作を行うことができる「起動状態」と、カウント動作を停止した「停止状態」の２つの状態をとる。
The timer counter 6-1 is a counter that starts a predetermined clock counting operation based on the trigger input timing from the
比較器６−２は、パラメータ設定部４からのタイミング情報とタイマーカウンタ６−１からのカウンタ値を比較する。そして、比較器６−２は、タイミング情報とカウンタ値が一致したときに、アドレス生成部６−３に開始パルスを生成する。
The comparator 6-2 compares the timing information from the
アドレス生成部６−３は、ＲＡＭ７へのデータの書き込み及びＲＡＭ７からのデータの読み出しを制御する制御信号を生成する。制御信号には、ＲＡＭ７のアドレスを指定するアドレス信号、及び書き込み又は読み出しを指示するイネーブル信号等が含まれる。なお、制御信号は、ＲＡＭ７として使用する実際のメモリ素子のアクセス方式に従って適宜生成すればよい。制御信号の詳細は、本発明の本質部分ではないので、これ以上の説明は省略する。
The address generation unit 6-3 generates a control signal for controlling data writing to the
アドレス生成部６−３は、比較器６−２から開始パルスを入力すると、ＲＡＭ７に被観測信号の状態を記憶させるために、ＲＡＭ７へのデータの書き込みのための制御信号を出力する。すなわち、ＲＡＭ７へのデータの書き込みのためのライトイネーブル信号及びアドレスを出力する。アドレスは、ＲＡＭ７へデータを書き込むごとに更新される。アドレスの更新のために、アドレス生成部６−３に、アドレスを出力するアドレスカウンタ（図示なし）を備えてもよい。
When the address generator 6-3 receives the start pulse from the comparator 6-2, the address generator 6-3 outputs a control signal for writing data to the
なお、ＲＡＭ７へのデータの書き込みのサイクルは、任意である。例えば、サイクルは、トレース制御装置１を用いてデバッグを行うユーザによって設定されてもよいし、デバック対象回路３の動作クロックのサイクルと同じであってもよい。
Note that the cycle of writing data to the
また、アドレス生成部６−３は、外部制御装置２から、ＲＡＭ７のデータの読み出し要求を受けると、ＲＡＭ７からのデータの読み出しを制御する制御信号を出力する。そして、ＲＡＭ７から読み出されたデータＲＤＡＴＡを、外部制御装置２へ出力する。
Further, upon receiving a data read request from the
次に、本実施形態の全体の動作について図面を参照して詳細に説明する。図３は、本実施形態におけるトレース制御装置１の動作を示すフローチャートである。
Next, the overall operation of this embodiment will be described in detail with reference to the drawings. FIG. 3 is a flowchart showing the operation of the
初めに、外部制御装置２から、トリガ条件情報及びタイミング情報が、パラメータ設定部４のトリガ条件情報格納部４−１及びタイミング情報格納部４−２にそれぞれ格納される（ステップＳ１）。外部制御装置２の操作は、トレース制御装置１を用いてデバッグを行うデバッグ作業者によって行われる。
First, trigger condition information and timing information are respectively stored in the trigger condition information storage unit 4-1 and the timing information storage unit 4-2 of the
次に、トレース制御装置１が起動し（ステップＳ２）、デバッグ対象回路３が起動する（ステップＳ３）。トレース制御装置１及びデバッグ対象回路３の起動及び停止等の操作も、デバッグ作業者によって行われる。
Next, the
次に、トリガ発生部５は、トリガ条件の充足の有無の検出、すなわち、デバッグ対象回路３から入力される被観測信号の状態とトリガ条件として指定された被観測信号の状態との比較を行い（ステップＳ４）、トリガを発生させるか否かを判断する（ステップＳ５）。
Next, the
被観測信号がトリガ条件を満たさない場合は、被観測信号とトリガ条件との比較（ステップＳ４）に戻る。 If the observed signal does not satisfy the trigger condition, the process returns to the comparison between the observed signal and the trigger condition (step S4).
被観測信号がトリガ条件を満たした場合は、ＲＡＭ制御部６のタイマーカウンタ６−１が起動状態となる。そして、ＲＡＭ制御部６の比較器６−２が、カウンタ値とトリガ条件格納部４−１から入力されるタイミング情報を比較する（ステップＳ６）。
When the observed signal satisfies the trigger condition, the timer counter 6-1 of the
比較の結果、カウンタ値とタイミング情報が一致しない場合は、ＲＡＭ制御部６にあるタイマーカウンタ６−１がインクリメントされ（ステップＳ７）、比較処理（ステップＳ６）へ戻る。
If the counter value does not match the timing information as a result of the comparison, the timer counter 6-1 in the
比較の結果、カウンタ値とタイミング情報が一致すると、ＲＡＭ制御部６は、アドレス生成部６−３のライトイネーブル信号を有効状態に設定し、ＲＡＭ７への被観測信号の書き込み、すなわちトレースを開始する（ステップＳ８）。
If the counter value matches the timing information as a result of the comparison, the
トレースが開始されると、まず、ＲＡＭ７に空き領域があるかを判断する（ステップＳ９）。この判断は、アドレスの値が所定範囲内にあるか否かの確認によって行えばよい。あるいは、ＲＡＭ７への書き込みの回数をカウントするアップダウンカウンタ等を備え、そのカウント値が所定値以下であるか否かの確認によって行ってもよい。
When tracing is started, it is first determined whether or not there is an empty area in the RAM 7 (step S9). This determination may be made by confirming whether the address value is within a predetermined range. Alternatively, an up / down counter or the like for counting the number of times of writing to the
ＲＡＭ７に空き領域がある場合は、ＲＡＭ制御部６のアドレス生成部６−３のアドレスカウンタの値をインクリメントし（ステップ１０）、被観測信号の書き込みを行う（ステップＳ８）。
If there is an empty area in the
ＲＡＭ７に空き領域がない場合は、ＲＡＭ制御部６のアドレス生成部６−３のライトイネーブル信号を無効状態に設定し、被観測信号の書き込みを終了する（ステップＳ１１）。
If there is no free space in the
トレースが終了した後、デバッグ対象回路３は停止される（ステップＳ１２）。そして、ＲＡＭ７へ格納した被観測信号の状態を、外部制御装置２から読み出した後、トレース制御装置１が初期化される（ステップＳ１３）。
After the trace is completed, the
トレース制御装置１の初期化後、デバッグ対象の全期間の信号のトレースが完了しているかを判断する（ステップＳ１４）。
After the initialization of the
全期間のトレースが完了していない場合は、タイミング情報格納部４−２に外部制御装置２から、ＲＡＭ７の容量分のアドレスの数と同じサイクル数を足した値を、タイミング情報として格納し（ステップＳ１５）、デバッグ対象回路３を再起動する（ステップＳ２）。
If tracing for the entire period is not completed, a value obtained by adding the same number of cycles as the number of addresses corresponding to the capacity of the
デバック対象回路３の再起動後は、ステップＳ５でトリガが発生された後、設定されたサイクル数分だけ遅延してトレースが再開される。トレースを再開するまでの期間のトレースデータは、前回、ＲＡＭ７にトレースされている。従って、ステップＳ１５で、前回までにトレースが完了している期間に相当するサイクル数を指定することによって、デバック対象回路３の再起動後は、トレースが完了している期間に続く期間のトレースが開始される。以降、このトレース開始の遅延量を「トレース開始遅延量」という。本実施形態で設定されるトレース開始遅延量は、サイクル数で表現されているが、時間で表現されてもよい。トレース開始遅延量が時間で表現される場合は、タイマーカウンタ６−１のカウント値も時間を意味する必要がある。
After the
全期間のトレースが完了した場合は、処理を終了する。 When tracing for the entire period is completed, the process is terminated.
図４は、第１の実施形態におけるトレース制御装置１の動作を示すタイミングチャートである。
FIG. 4 is a timing chart showing the operation of the
トリガ発生部５でトリガ条件の充足が検出されるとトリガパルスが生成される（Ｔ１）。
When the
トリガパルスが生成されると、ＲＡＭ制御部６のタイマーカウンタ６−１は起動状態となってクロックのカウントを開始し、１クロックごとに１ずつインクリメントされる。ここでのクロックは、ＲＡＭ７への書き込みサイクルを規定するクロックである。そして、タイミング情報格納部４−２のタイミング情報ｘ（ｘは１以上の整数。）とタイマーカウンタ６−１のカウント値が一致すると、開始パルスが生成される（Ｔ２）。
When the trigger pulse is generated, the timer counter 6-1 of the
開始パルスが生成されると、ＲＡＭ７へのトレースデータの書き込みを指示するライトイネーブルが有効となる。ライトイネーブルが有効のとき、アドレス生成部６−３のアドレスカウンタは一旦リセットされ、その後、クロックをカウントし、１クロックごとに１ずつインクリメントされる（Ｔ３）。アドレスカウンタの出力値は、アドレスとしてＲＡＭ７へ出力される。そして、ライトイネーブルが有効である期間中、被観測信号の状態がＲＡＭ７に書き込まれる。
When the start pulse is generated, the write enable for instructing the writing of the trace data to the
アドレス生成部６−３のアドレスカウンタがＲＡＭ７の容量ｎ（ｎは１以上の整数）に達すると、ライトイネーブルが無効となる（Ｔ４）。
When the address counter of the address generator 6-3 reaches the capacity n (n is an integer of 1 or more) of the
以上のように、本実施形態のトレース制御装置１は、トリガが発生した後、任意に設定されたトレース開始の遅延時間が経過した後、被観測信号のトレースを開始することができる。
As described above, the
そして、遅延時間を変えてトレースを繰り返すことによって、全デバッグ期間の被観測信号をトレースすることができる。なぜなら、デバッグ対象回路３は、再起動後、前回のトリガ発生時点まで、前回の動作とまったく同じ動作をするからである。そのため、前回のトリガ発生時点からさらに所定の時間経過した時点からトレースを行うという操作を繰り返えすことによって、全デバッグ期間をいくつかの区間に分割してトレースを行うことができる。従って、全デバッグ期間の被観測信号を一度にトレースすることができるだけの容量のメモリを備えていなくても、全期間のトレースを行うことができる。
Then, by repeating the trace while changing the delay time, it is possible to trace the observed signal in the entire debug period. This is because the
以上の説明から明らかなように、ＲＡＭ７、すなわち記憶装置は、トレース制御装置に備えられている必要はない。また、パラメータ設定部４にパラメータを設定する外部制御装置と、ＲＡＭ７のデータを読み出す外部制御装置は同じである必要はない。また、トリガ発生部５は、必ずしも被観測信号を基にトリガを発生させる必要はない。すなわち、被観測信号とは別の信号を基にトリガを発生させてもよい。
As is clear from the above description, the
図５に、本発明に必須の構成のみを備えるトレース制御装置１１のブロック図を示す。トレース制御装置１１は、図１のトレース制御装置１からＲＡＭ７が除かれており、トレースデータは外部の記憶装置７１に書き込まれる。また、記憶制御部６０は、記憶装置７１のデータの読み出し機能は備えない。記憶装置７１のデータの読み出しは、外部制御装置２−２によって行われる。また、パラメータ設定部４へのパラメータ設定は、外部制御装置２−１によって行われる。そして、トリガ発生部５は、外部のトリガ用信号発生回路３−１が出力するトリガ用信号を基にトリガを発生する。
FIG. 5 shows a block diagram of the
トレース制御装置１１の基本的な機能は、図１のトレース制御装置１と同じなので、詳細な説明は省略する。
The basic functions of the
なお、本実施形態のトレース制御装置１では、以下の３つのことが前提とされている。すなわち、デバッグ対象回路３は所定のクロックに同期して動作すること、そのクロックのサイクルごとに被観測信号の状態がサンプリングされること、そして、ＲＡＭ７の１つのアドレスに１つのトレースデータが記憶されることである。しかし、本実施形態は、これらの前提がない場合にも適用可能である。
In the
まず、デバッグ対象回路３はクロックに同期して動作しなくてもよい。必要な時間間隔で被観測信号をサンプリングすればトレースが可能なので、デバッグ対象回路３が何らかのクロックに同期していることは必須条件ではない。デバッグ対象回路３がクロックに同期して動作していない場合は、トレースデータの書き込み可能なＲＡＭ７の容量とサンプリング間隔から決まるトレース開始遅延量が、タイミング情報としてタイミング情報格納部４−２に設定されればよい。
First, the
また、被観測信号をサンプリングする時間間隔は特に限定されない。従って、デバッグ対象回路３の同期しているクロックとは異なる間隔で被観測信号をサンプリングして、トレースしてもよい。この場合も、トレースデータの書き込み可能なＲＡＭ７の容量とサンプリング間隔から決まるトレース開始遅延量が、タイミング情報としてタイミング情報格納部４−２に設定されればよい。
Further, the time interval for sampling the signal under observation is not particularly limited. Therefore, the observed signal may be sampled and traced at an interval different from the clock synchronized with the
さらに、ＲＡＭ７の１つのアドレスとサンプリング時刻との対応も、１対１には限定されない。被観測信号の本数が多い場合には、１サンプルごとのトレースデータを複数のワードに分割し、それよりも速いサイクルでＲＡＭ７の複数のアドレスに分配して記憶してもよい。この場合も、トレースデータの書き込み可能なＲＡＭ７の容量とサンプリング間隔から決まるトレース開始遅延量が、タイミング情報としてタイミング情報格納部４−２に設定されればよい。
（第２の実施形態）
次に、第２の実施形態について図面を参照して詳細に説明する。
Further, the correspondence between one address of the
(Second Embodiment)
Next, a second embodiment will be described in detail with reference to the drawings.
第２の実施形態は、ＲＡＭ制御部６の内部構成が第１の実施形態と異なる。その他の構成要素については同じであるため説明は省略する。
The second embodiment is different from the first embodiment in the internal configuration of the
第２の実施形態のＲＡＭ制御部６の内部構成の例を図６に示す。図６のＲＡＭ制御部６は、共通カウンタ６−４と比較器６−２とＲＡＭ ＩＦ（Interface）部６−５を備える。
An example of the internal configuration of the
共通カウンタ６−４は、トリガ発生部５からのトリガと比較器６−２からの開始パルスの入力タイミングを基準に、カウント動作を開始するカウンタもある。共通カウンタ６−４は、比較器６−２とＲＡＭ ＩＦ部６−５にカウント値を出力する。
The common counter 6-4 also includes a counter that starts a count operation based on the input timing of the trigger from the
比較器６−２は、タイミング情報とカウンタ値を比較し、これらが一致したとき、共通カウンタ６−４とＲＡＭ ＩＦ部６−５に開始パルスを出力する。 The comparator 6-2 compares the timing information with the counter value, and outputs a start pulse to the common counter 6-4 and the RAM IF unit 6-5 when they match.
ＲＡＭ ＩＦ部６−５は、ＲＡＭ７への制御信号を生成する。ＲＡＭ ＩＦ部６−５は、外部制御装置２からのＲＡＭリード制御信号、比較器６−２からの開始パルス、及び共通カウンタ６−４からのカウント値に基づいて生成されるライト制御信号の調停を行う。なお、ＲＡＭ７からのデータの読み出しの制御は、必ずしも、ＲＡＭ制御部６に備えられている必要はなく、他の装置から直接ＲＡＭ７を読み出してもよい。
The RAM IF unit 6-5 generates a control signal to the
次に、本実施形態の全体の動作について図面を参照して詳細に説明する。本実施形態におけるトレース制御装置１のフローチャートは、第１の実施形態と同様であるため説明を省略する。
Next, the overall operation of this embodiment will be described in detail with reference to the drawings. Since the flowchart of the
図７は、本実施形態におけるトレース制御装置１の動作を示すタイミングチャートである。
FIG. 7 is a timing chart showing the operation of the
トリガ発生部５でトリガ条件の充足が検出されるとトリガパルスが生成される（Ｔ１）。
When the
トリガパルスが生成されると、ＲＡＭ制御部６の共通カウンタ６−４がクロックのカウントを開始し、１クロックごとに１ずつインクリメントされる。タイミング情報格納部４−２のタイミング情報ｘ（ｘは１以上の整数。）とタイマーカウンタ６−１のカウント値が一致すると、開始パルスが生成される（Ｔ２）。
When the trigger pulse is generated, the common counter 6-4 of the
開始パルスが生成されると、ライトイネーブルが有効となり、共通カウンタ６−４が初期化され０となる。ライトイネーブルが有効のときに、共通カウンタ６−４がインクリメントされる（Ｔ３）。アドレスカウンタの出力値は、アドレスとしてＲＡＭ７へ出力される。そして、ライトイネーブルが有効である期間中、被観測信号の状態がＲＡＭ７に書き込まれる。
When the start pulse is generated, the write enable becomes valid and the common counter 6-4 is initialized to zero. When the write enable is valid, the common counter 6-4 is incremented (T3). The output value of the address counter is output to the
共通カウンタ６−４のカウント値がＲＡＭ７の容量ｎに達するとライトイネーブルが無効となる（Ｔ４）。
When the count value of the common counter 6-4 reaches the capacity n of the
第２の実施形態では、第１の実施形態におけるＲＡＭ制御部６のタイマーカウンタ６−１とアドレス生成部６−３のアドレスカウンタを共用する共用カウンタ６−４が使用される。そのため、アドレスカウンタが省略できるので、第１の実施形態と同様の効果を有しつつ、回路規模を少なくする効果がある。
（第３の実施形態）
次に、第３の実施形態について図面を参照して詳細に説明する。
In the second embodiment, a shared counter 6-4 that shares the timer counter 6-1 of the
(Third embodiment)
Next, a third embodiment will be described in detail with reference to the drawings.
図８は、第３の実施形態のトレース制御装置の構成を示すブロック図である。第３の実施形態は、パラメータ設定部４に、タイミング情報格納部４−２のタイミング情報を更新するオフセット制御部４−３備える。そして、ＲＡＭ制御部６のタイマーカウンタ６−１のカウント値が、パラメータ設定部４に入力される。第３の実施形態の構成に関しては、以上の２点が、第１の実施形態と異なる。その他の構成要素については同じであるため説明は省略する。
FIG. 8 is a block diagram illustrating the configuration of the trace control apparatus according to the third embodiment. In the third embodiment, the
次に、本実施形態の全体の動作について図面を参照して詳細に説明する。本実施形態におけるトレース制御装置1のフローチャートは、第１の実施形態と同様であるため説明を省略する。
Next, the overall operation of this embodiment will be described in detail with reference to the drawings. Since the flowchart of the
ただし、本実施形態の動作は、以下の点で第１の実施形態の動作と異なる。すなわち、本実施形態では、ステップＳ１５のトレース開始タイミングの変更（再設定）は自動的に行われる。具体的には、Ｓ１４で全期間のトレースの完了が検出される。全期間のトレースが完了したことは、例えば、ＲＡＭ７への書き込み回数をアドレスカウンタ等を用いてカウントし、そのカウント値が所定の値になったことを持って、トレース完了とすればよい。
However, the operation of this embodiment is different from the operation of the first embodiment in the following points. That is, in this embodiment, the change (reset) of the trace start timing in step S15 is automatically performed. Specifically, the completion of the trace for all periods is detected in S14. The completion of the tracing for the entire period may be determined as the completion of the tracing, for example, by counting the number of times of writing to the
そして、トレースが完了すると、ＲＡＭ制御部６は、トレース完了信号をオフセット制御部４−３へ出力する。
When the tracing is completed, the
ステップＳ１５で、オフセット制御部４−３は、ＲＡＭ７の容量分のアドレスの数と同じサイクル数をタイミング情報格納部４−２の値に加算した値を、タイミング情報として格納する。
In step S15, the offset control unit 4-3 stores, as timing information, a value obtained by adding the same number of cycles as the number of addresses corresponding to the capacity of the
以上の第３の実施形態の動作に対して、第１の実施形態では、ステップＳ１５でのタイミング変更は、デバッグ作業者によって行われる。 In contrast to the operation of the third embodiment described above, in the first embodiment, the timing change in step S15 is performed by a debug operator.
図９は、本発明を実施するための第３の実施形態におけるトレース制御装置１の動作を示すタイミングチャートである。
FIG. 9 is a timing chart showing the operation of the
トリガ発生部５でトリガ条件の充足が検出されるとトリガパルスが生成される（Ｔ１）。
When the
トリガパルスが生成されると、ＲＡＭ制御部６のタイマーカウンタ６−１がクロックのカウントを開始し、１クロックごとに１ずつインクリメントされる。タイミング情報格納部４−２のタイミング情報ｘとタイマーカウンタ６−１のカウント値が一致すると、開始パルスが生成される（Ｔ２）。
When the trigger pulse is generated, the timer counter 6-1 of the
開始パルスが生成されると、ライトイネーブルが有効となる。ライトイネーブルが有効のときに、アドレス生成部６−３のアドレスカウンタは一旦リセットされ、その後、クロックをカウントし、１クロックごとに１ずつインクリメントされる（Ｔ３）。アドレスカウンタの出力値は、アドレスとしてＲＡＭ７へ出力される。そして、ライトイネーブルが有効である期間中、被観測信号の状態がＲＡＭ７に書き込まれる。
When the start pulse is generated, the write enable becomes valid. When the write enable is valid, the address counter of the address generator 6-3 is once reset, and then the clock is counted and incremented by 1 every clock (T3). The output value of the address counter is output to the
アドレス生成部６−３のアドレスカウンタがＲＡＭ７の容量ｎに達すると、トレース完了信号が出力され、ライトイネーブルが無効となる（Ｔ４）。
When the address counter of the address generator 6-3 reaches the capacity n of the
ＲＡＭ７への書き込み完了後、オフセット制御部４−３が、次にトレースを取得するためのトレース開始タイミング、すなわち、トレース開始遅延量をタイミング情報格納部４−２に格納する（Ｔ５）。格納する値は、オフセット制御部４−３でタイミング情報格納部４−２にＲＡＭ７の容量を加算した値を用いても、タイマーカウンタ６−１の値を格納しても構わない。
After completing the writing to the
以上のように、第３の実施形態では、タイミング情報の変更を自動で行うため、ＣＰＵ等の外部制御装置２からの設定を省略することが可能となる。
（第４の実施形態）
次に、発明を実施するための第４の形態について図面を参照して詳細に説明する。
As described above, since the timing information is automatically changed in the third embodiment, the setting from the
(Fourth embodiment)
Next, a fourth embodiment for carrying out the invention will be described in detail with reference to the drawings.
図１０は、第４の実施形態を示すブロック図である。本発明を実施するための第４の実施形態におけるトレース制御装置１では、図１に示された第１の実施形態に対して、信号選択部８、及び信号選択部８を制御するためのパラメータ設定部４の信号選択情報格納部４−４が追加されている。
FIG. 10 is a block diagram showing the fourth embodiment. In the
信号選択部８は、パラメータ設定部４の信号選択情報格納部４−４の指定に従って、観測対象信号の中から、トリガ発生条件の充足の検出に使用する信号、及びＲＡＭ７へその状態を格納する被観測信号を選択する。「観測対象信号」とは、全デバッグ操作によって、最終的にトレースされるすべての信号を意味する。本実施形態では、観測対象信号の中からの被観測信号の選択及び選択された被観測信号のトレースを、複数回、繰り返すことによって、すべての観測対象信号のトレースを行う。
The
信号選択部８は、トリガ発生部５とＲＡＭ７へ、選択した被観測信号を出力する。その他の構成要素については第１の実施形態と同じであるため説明は省略する。
The
次に、本実施形態の全体の動作について図面を参照して詳細に説明する。図１１は、本実施形態におけるトレース制御装置１の動作を示すフローチャートである。第１の実施形態と同様の動作については図３と同一の符号を付し、詳細な説明を省略する。
Next, the overall operation of this embodiment will be described in detail with reference to the drawings. FIG. 11 is a flowchart showing the operation of the
第４の実施形態は、以下の点で第１の実施形態と異なる。デバッグ対象として指定された全期間のトレースデータの取得が完了と判別された場合（ステップＳ１４で「Yes」の場合）に、ステップＳ１６で未取得信号があるかどうかを判別する。そして、未トレースの被観測信号がある場合は、ステップＳ１７で被観測信号を切り替えて再度、トレース制御装置を起動し、処理を繰り返す。なお、ステップＳ１４とステップＳ１６は順番が逆であっても同様の処理が可能である。 The fourth embodiment differs from the first embodiment in the following points. When it is determined that the acquisition of the trace data for the entire period designated as the debug target is completed (in the case of “Yes” in step S14), it is determined in step S16 whether there is an unacquired signal. If there is an untraced signal to be observed, the signal to be observed is switched in step S17, the trace control device is activated again, and the process is repeated. Note that steps S14 and S16 can be processed in the same way even if the order is reversed.
本発明を実施する第４の実施形態におけるトレース制御装置１のタイミングチャートは、第１の実施形態と同様であるため説明を省略する。
The timing chart of the
第４の実施形態では、観測信号が、ＲＡＭ７のbit幅以上の信号数であった場合であっても、トレースを行う被観測信号を切り替えながら繰り返しトレースを行って、トレースデータを取得することができる。従って、ＲＡＭ７のbit幅よりも多い本数の被観測信号のトレースデータを取得することが可能である。
In the fourth embodiment, even when the number of observation signals is equal to or greater than the bit width of the
なお、第４の実施形態は、第２、３の実施形態にも適用することが可能である。例えば、信号選択部８は、被観測信号の選択の他、図５におけるトリガ用信号の選択も行ってもよい。その他にも、以上の実施形態は各々他の実施形態と組み合わせることができる。
Note that the fourth embodiment can also be applied to the second and third embodiments. For example, the
以上、これまで述べてきた各実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。 Each of the embodiments described so far is a preferred embodiment of the present invention, and the scope of the present invention is not limited only to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention. It is possible to implement in the form that has been subjected to.
１、１１ トレース制御装置
１０ ＬＳＩ
１２ デバック用観測端子
２、２−１、２−２、２１ 外部制御装置
２２ ロジックアナライザ
３、３１ デバッグ対象回路
３−１ トリガ用信号発生回路
４ パラメータ設定部
４−1 トリガ条件情報格納部
４−２ タイミング情報格納部
４−３ オフセット制御部
４−４ 選択信号情報格納部
５ トリガ発生部
６ ＲＡＭ制御部
６−１ タイマーカウンタ
６−２ 比較器
６−３ アドレス生成部
６−４ 共通カウンタ
６−５ ＲＡＭ ＩＦ部
６０ 記憶制御部
７ ＲＡＭ
７１ 記憶装置
８、８１ 信号選択部
1, 11
12
71
Claims (5)
入力されたトリガ用信号が前記トリガを発生させるための条件を満たすことを検出したとき、前記トリガを発生するトリガ発生部と、
前記トリガと前記タイミング情報とに基づいて、所定の記憶装置への前記状態の書き込みを制御する記憶制御部と、
を備え、
前記記憶制御部は、
前記トリガが発生したタイミングから、所定のクロックごとにインクリメントし第２のカウント値を出力する第２のタイマーカウンタと、
前記第２のカウント値と前記タイミング情報を比較する第２の比較器と、
前記第２のカウント値を用いて前記記憶装置へ前記トレースで得られたデータであるトレースデータを書き込むアドレスを示すライトアドレス信号を生成し、前記第２の比較器の比較結果に基づいて前記記憶装置への前記トレースデータの書き込みを指示するライトイネーブル信号を生成する第２のアドレス生成器を含む
ことを特徴とするトレース制御装置。 Trigger information storage unit that stores trigger condition information that defines conditions for generating a trigger, and a delay time from the occurrence of the trigger to the start of a trace that is a storage of the state of the input observed signal a timing information storage section for storing the timing information, a parameter setting section including,
A trigger generation unit for generating the trigger when it is detected that the input trigger signal satisfies the condition for generating the trigger; and
A storage control unit that controls writing of the state to a predetermined storage device based on the trigger and the timing information ;
With
The storage control unit
A second timer counter that increments every predetermined clock and outputs a second count value from the timing when the trigger occurs;
A second comparator for comparing the second count value and the timing information;
Using the second count value, a write address signal indicating an address at which trace data, which is data obtained by the trace, is written to the storage device is generated, and the storage is performed based on a comparison result of the second comparator. A trace control apparatus , comprising: a second address generator for generating a write enable signal instructing writing of the trace data to the apparatus.
を備えることを特徴とする請求項１記載のトレース制御装置。 A signal selection unit that selects the signal to be observed from a signal output from an external debug target circuit, and the trigger signal from a signal output from an external trigger signal generation circuit;
The trace control apparatus according to claim 1, further comprising:
ことを特徴とする請求項１又は２記載のトレース制御装置。 3. The trace control apparatus according to claim 1, wherein the parameter setting unit includes an offset control unit that updates the timing information in accordance with a trace completion signal indicating completion of the trace from the storage control unit.
入力されたトリガ用信号が前記トリガを発生させるための条件を満たすことを検出したとき、前記トリガを発生するトリガ発生部と、
前記トレースで得られたデータであるトレースデータを記憶する記憶部と、
前記トリガと前記タイミング情報とに基づいて、前記記憶部への前記状態の書き込みを制御する記憶制御部と、
を備え、
前記記憶制御部は、
前記トリガが発生したタイミングから、所定のクロックごとにインクリメントし第２のカウント値を出力する第２のタイマーカウンタと、
前記第２のカウント値と前記タイミング情報を比較する第２の比較器と、
前記第２のカウント値を用いて前記記憶部へ前記トレースデータを書き込むアドレスを示すライトアドレス信号を生成し、前記第２の比較器の比較結果に基づいて前記記憶部への前記トレースデータの書き込みを指示するライトイネーブル信号を生成する第２のアドレス生成器を含む
ことを特徴とするトレース制御装置。 Trigger information storage unit that stores trigger condition information that defines conditions for generating a trigger, and a delay time from the occurrence of the trigger to the start of a trace that is a storage of the state of the input observed signal a timing information storage section for storing the timing information, a parameter setting section including,
A trigger generation unit for generating the trigger when it is detected that the input trigger signal satisfies the condition for generating the trigger; and
A storage unit for storing trace data which is data obtained by the trace;
A storage control unit for controlling writing of the state to the storage unit based on the trigger and the timing information ;
Equipped with a,
The storage control unit
A second timer counter that increments every predetermined clock and outputs a second count value from the timing when the trigger occurs;
A second comparator for comparing the second count value and the timing information;
A write address signal indicating an address at which the trace data is written to the storage unit is generated using the second count value, and the trace data is written to the storage unit based on a comparison result of the second comparator A trace control apparatus , comprising: a second address generator for generating a write enable signal for indicating
前記トリガの発生後、入力された被観測信号の状態の記憶であるトレースを開始するまでの遅延時間を規定するタイミング情報に基づいて、所定の記憶装置へ前記状態を書き込む、
手順を含むトレース制御方法であって、
前記記憶装置への前記状態の書き込みは、
前記トリガが発生したタイミングから、所定のクロックごとにインクリメントし第２のカウント値を出力し、
前記第２のカウント値と前記タイミング情報を比較し、
前記第２のカウント値を用いて前記記憶装置へ前記トレースで得られたデータであるトレースデータを書き込むアドレスを示すライトアドレス信号を生成し、前記比較の結果に基づいて前記記憶装置への前記トレースデータの書き込みを指示するライトイネーブル信号を生成する、
手順を含む、ことを特徴とするトレース制御方法。 When it is detected that the input trigger signal satisfies a trigger generation condition that defines a condition for generating a trigger, the trigger is generated,
After the occurrence of the trigger, the state is written to a predetermined storage device based on timing information that defines a delay time until the start of tracing, which is a storage of the state of the input signal to be observed .
A trace control method including a procedure,
Writing the state to the storage device
From the timing at which the trigger occurs, increment every predetermined clock and output a second count value,
Comparing the second count value with the timing information;
Using the second count value, a write address signal indicating an address at which trace data, which is data obtained by the trace, is written to the storage device is generated, and the trace to the storage device is generated based on the comparison result A write enable signal for instructing data writing is generated;
A trace control method comprising a procedure .
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