JP6214085B2 - Amplifier circuit - Google Patents
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Description
本発明は、増幅回路に関し、例えば、ドレインアイドル電流に応じゲートバイアス電圧を制御する増幅回路に関する。 The present invention relates to an amplifier circuit, for example, an amplifier circuit that controls a gate bias voltage according to a drain idle current.
近年の携帯電話用基地局等においては、高出力かつ高効率な高周波増幅回路が求められている。シリコンまたはGaAsを用いた増幅回路に代わりGaN等の窒化物半導体FET(Field Effect Transistor)を用いた高周波増幅回路が用いられはじめている。窒化物半導体を用いた増幅回路は、高電圧動作、高電流密度動作が可能であり、高熱伝導性の基板を選択することもできる。このように、窒化物半導体を用いた増幅回路は、高出力高周波増幅回路として優れている。 In recent mobile phone base stations and the like, a high-output and high-efficiency high-frequency amplifier circuit is required. A high-frequency amplifier circuit using a nitride semiconductor FET (Field Effect Transistor) such as GaN instead of an amplifier circuit using silicon or GaAs has begun to be used. An amplifier circuit using a nitride semiconductor is capable of high voltage operation and high current density operation, and can select a substrate with high thermal conductivity. Thus, an amplifier circuit using a nitride semiconductor is excellent as a high-output high-frequency amplifier circuit.
いっぽう、とりわけ窒化物半導体を用いた増幅回路においては、ドレインアイドル電流が、例えば大電力を入力するストレスにより変動することが知られている。ここで、ドレインアイドル電流とは、ゲート端子に高周波信号を入力しない状態でドレインに流れる電流を指す。この現象はドレインアイドル電流のドリフトと呼ばれている。ドレインアイドル電流のドリフトが発生すると、利得低下および/または歪み特性の劣化が生じることが知られている。特許文献1には、窒化物半導体を用いた増幅回路において、ドレインアイドル電流のドリフトが生じた場合に、ゲートバイアス電圧を制御することにより利得の低下または歪み特性の劣化を抑制する技術が記載されている。 On the other hand, in particular, in an amplifier circuit using a nitride semiconductor, it is known that the drain idle current fluctuates due to, for example, a stress that inputs a large power. Here, the drain idle current refers to a current that flows through the drain without inputting a high-frequency signal to the gate terminal. This phenomenon is called drain idle current drift. It is known that when the drain idle current drifts, the gain decreases and / or the distortion characteristics deteriorate. Patent Document 1 describes a technique for suppressing a decrease in gain or distortion characteristics by controlling a gate bias voltage when a drain idle current drift occurs in an amplifier circuit using a nitride semiconductor. ing.
しかしながら、ドレインアイドル電流のドリフト(以下ドレイン電流ドリフトともいう)が生じた場合に、ゲートバイアス電圧を制御する制御回路において雑音が発生する。ゲートバイアス電圧に雑音が重畳すると、歪み特性を劣化させる可能性がある。一方で、雑音を除去するためにノイズカットキャパシタを用いると、ゲートバイアス電圧への高速なフィードバックができなくなる。 However, when a drain idle current drift (hereinafter also referred to as a drain current drift) occurs, noise is generated in the control circuit that controls the gate bias voltage. If noise is superimposed on the gate bias voltage, the distortion characteristics may be degraded. On the other hand, if a noise cut capacitor is used to remove noise, high-speed feedback to the gate bias voltage cannot be performed.
本発明は、上記課題に鑑みなされたものであり、ドレインアイドル電流のドリフトが発生した場合にゲートバイアス電圧への高速なフィードバックが可能であり、かつゲートバイアス電圧への雑音の重畳を抑制することを目的とする。 The present invention has been made in view of the above-described problems, and enables high-speed feedback to the gate bias voltage when the drain idle current drifts, and suppresses noise from being superimposed on the gate bias voltage. With the goal.
本発明は、高周波信号がゲート端子に入力されるFETを含むパワーアンプと、前記FETのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第1電圧を出力する検出部と、前記第1電圧とは独立して固定値の第2電圧を生成する生成部と、前記第1電圧と前記第2電圧とのうち高い一方を出力電圧として前記FETのゲート端子にバイアス電圧を出力する出力部と、を具備することを特徴とする増幅回路である。 The present invention includes a power amplifier including an FET in which a high-frequency signal is input to a gate terminal, a detection unit that detects a drain idle current of the FET and outputs a first voltage corresponding to the drain idle current, and the first A generating unit that generates a second voltage having a fixed value independently of the voltage; and an output unit that outputs a bias voltage to the gate terminal of the FET using the higher one of the first voltage and the second voltage as an output voltage. And an amplifier circuit.
上記構成において、前記出力部は、前記出力電圧を出力する出力ノードと、前記第1電圧を前記出力ノードに出力する第1出力回路と、前記第2電圧を前記出力ノードに出力する第2出力回路と、を備える構成とすることができる。 In the above configuration, the output section outputs an output node that outputs the output voltage, a first output circuit that outputs the first voltage to the output node, and a second output that outputs the second voltage to the output node. And a circuit.
上記構成において、一端が前記出力ノードに他端が前記第2電圧の電源に接続された抵抗を具備し、前記第1出力回路は、前記第1電圧が前記出力電圧より高いとき前記抵抗の抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第1電圧より高いとき前記抵抗値より高い出力インピーダンスとなり、前記第2出力回路は、前記第2電圧が前記出力電圧より高いとき前記抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第2電圧より高いとき前記抵抗値より高い出力インピーダンスとなる構成とすることができる。 In the above configuration, a resistor having one end connected to the output node and the other end connected to the power supply of the second voltage is provided, and the first output circuit has a resistance of the resistor when the first voltage is higher than the output voltage. The output impedance is lower than the first voltage, the output impedance is higher than the resistance value when the output voltage is higher than the first voltage, and the second output circuit is lower than the resistance value when the second voltage is higher than the output voltage. An output impedance is obtained, and when the output voltage is higher than the second voltage, the output impedance is higher than the resistance value.
上記構成において、一端が前記出力ノードに他端が前記第2電圧の電源に接続された抵抗を具備し、前記第1出力回路は、正入力端子に前記第1電圧が入力し、出力端子が第1ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第1差動増幅回路を備え、前記第2出力回路は、正入力端子に前記第2電圧が入力し、出力端子が第2ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第2差動増幅回路を備える構成とすることができる。 In the above configuration, a resistor having one end connected to the output node and the other end connected to the power source of the second voltage, the first output circuit has the first voltage input to a positive input terminal, and the output terminal A first differential amplifier circuit connected to a negative input terminal and an output terminal of the output unit via a first diode in a forward direction; the second output circuit receives the second voltage at a positive input terminal; The output terminal may include a second differential amplifier circuit connected to the negative input terminal and the output terminal of the output unit via the second diode in the forward direction.
上記構成において、前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるFETのドレインアイドル電流であり、前記出力電圧は、前記メインアンプに含まれるFETのゲートバイアス電圧である構成とすることができる。 In the above configuration, the drain idle current is a drain idle current of an FET included in a main amplifier of a Doherty amplifier circuit, and the output voltage is a gate bias voltage of an FET included in the main amplifier. it can.
上記構成において前記ドレインアイドル電流は、メインアンプとピークアンプを備えたドハティ増幅回路のうち、前記メインアンプに含まれるFETのドレインアイドル電流であり、前記出力電圧は、前記メインアンプに含まれるFETのゲートバイアス電圧である構成とすることができる。 In the above configuration, the drain idle current is a drain idle current of an FET included in the main amplifier in a Doherty amplifier circuit including a main amplifier and a peak amplifier, and the output voltage is an FET voltage included in the main amplifier. A configuration with a gate bias voltage may be employed.
上記構成において、前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備する構成とすることができる。 The said structure WHEREIN: It can be set as the structure which comprises the envelope controller which controls the drain voltage of the said power amplifier.
本発明によれば、ドレインアイドル電流のドリフトが発生した場合にゲートバイアス電圧への高速なフィードバックが可能であり、かつゲートバイアス電圧への雑音の重畳を抑制することができる。 According to the present invention, when a drain idle current drift occurs, high-speed feedback to the gate bias voltage is possible, and superposition of noise to the gate bias voltage can be suppressed.
以下、図面を参照し、本発明の実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図1は、実施例1に用いられるFETの断面図である。図1に示すように、基板40に、バッファ層42、電子走行層44、電子供給層46およびキャップ層48が順次形成され窒化物半導体層50を形成している。基板40は、例えばSiC、サファイアまたはSiからなる基板である。バッファ層42は、例えば膜厚が300nmのAlN層である。電子走行層44は、例えば膜厚が1000nmのGaN層である。電子供給層46は、例えば膜厚が20nmのn型AlGaN層である。キャップ層48は、例えば膜厚が5nmのn型GaN層である。窒化物半導体層50上にゲート電極54、ソース電極52およびドレイン電極56が形成されている。ゲート電極54は、窒化物半導体層50の上面において、ソース電極52とドレイン電極56の間に配置されている。ソース電極52およびドレイン電極56は、例えば窒化物半導体層50側からTa層およびAl層から形成されている。ゲート電極54は、例えば窒化物半導体層50側からNi層およびAu層から形成されている。ゲート電極54を覆うように、窒化物半導体層50上に例えば窒化シリコン膜からなる絶縁膜58が形成されている。窒化物半導体層50は、上記各層に限られない。例えば、窒化物半導体層50としてInGaN、AlInGaN、またはInAlNなどを用いることもできる。
1 is a cross-sectional view of an FET used in Example 1. FIG. As shown in FIG. 1, a
例えば、図1に示した窒化物半導体層50を用いたFETにおいては、基板40と窒化物半導体層50との異種の材料を接合している。このため、接合面または接合面の近傍の窒化物半導体層50に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、ドレイン電流ドリフトが生じる。深い電子トラップは、異種材料の接合に起因する空孔または不純物により形成されるものと考えられている。このように、ドレイン電流ドリフトは、窒化物半導体層50を用いた半導体装置特有の現象である。なお、以下の実施例は、窒化物半導体層を用いた増幅回路に限られず、経時変化を有する増幅回路に適用できる。
For example, in the FET using the nitride semiconductor layer 50 shown in FIG. 1, different materials of the
図2は、実施例1に係る増幅回路の回路図である。増幅回路100は、パワーアンプ11、検出部12、出力部14、生成部16を主に備えている。パワーアンプ11は、窒化物半導体からなるFET10を含む。FET10のソース端子Sは接地されている。ゲート端子Gには入力端子Tinから高周波信号が入力する。入力端子Tinには、チョークインダクタL1を介し出力部14からゲートバイアス電圧Vgが印加される。終端用のキャパシタC1が、インダクタL1と出力部14との間のノードと、グランドと、の間に接続されている。
FIG. 2 is a circuit diagram of an amplifier circuit according to the first embodiment. The
FET10のドレイン端子Dは出力端子Toutに増幅した高周波信号を出力する。出力端子Toutには、チョークインダクタL2を介しドレインバイアス電圧VDが印加される。雑音除去用のキャパシタC2が、インダクタL2とドレイン電源との間のノードと、グランドと、の間に接続されている。インダクタL2とドレイン電源との間には抵抗R1が直列に接続されている。
The drain terminal D of the
検出部12は、抵抗R1の両端の電位差からFET10のドレインアイドル電流をドレイン電流Idとして検出する。検出部12は、基準電圧VRを用い検出されたドレイン電流Idに応じた電圧Va(第1電圧)を生成し、出力部14に電圧Vaを出力する。
The
生成部16は、電圧Vaとは独立して固定値の電圧VREF(第2電圧)を生成する。生成部16は、電源17と雑音除去用のキャパシタC3を備えている。電源17は、固定電圧VREFを生成する。キャパシタC3は、電源17の出力とグランドとの間に接続されている。
The
出力部14は、入力された電圧Vaと電圧VREFとのうち高い一方を出力電圧としてFET10のゲート端子Gに出力する。出力電圧はFET10のゲートバイアス電圧Vgとして出力される。
The
実施例1との比較のため比較例1について説明する。図3は、比較例1に係る増幅回路の回路図である。図3に示すように、増幅回路110は、制御部30および出力部32を備えている。制御部30は、検出されたドレイン電流Idが所定値より小さい場合は、ドレイン電流Idに応じた電圧Vbを出力部32に出力する。一方、検出されたドレイン電流Idが所定値以上の場合は、固定値の電圧VRを電圧Vbとして出力部32に出力する。出力部32は、制御部30の出力電圧Vbをゲートバイアス電圧Vgとしてパワーアンプ11のFET10のゲート端子Gに印加する。その他の構成は実施例1と同じであり説明を省略する。
Comparative Example 1 will be described for comparison with Example 1. FIG. 3 is a circuit diagram of an amplifier circuit according to Comparative Example 1. As illustrated in FIG. 3, the
図4は、実施例1における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがない場合の例である。図4を参照して、ドレイン電流Idは、ドレインアイドル電流に対応する。閾値電圧VthはFET10の閾値電圧である。電圧Va、電圧VREFおよびゲートバイアス電圧Vgは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間t0において、ドレイン電流Id、閾値電圧Vth、電圧Va、電圧VREFおよびゲートバイアス電圧Vgは、それぞれ例えば150mA、−2.5V、−2V、−2Vおよび−2Vである。
FIG. 4 is a schematic diagram showing the drain current and the like with respect to time in Example 1, and is an example when there is no drain current drift. Referring to FIG. 4, drain current Id corresponds to a drain idle current. The threshold voltage Vth is the threshold voltage of the
時間t1とt2との間に入力端子Tinに大電力の高周波信号が入力される。時間t1とt2との間においては、ドレイン電流の直流成分が大きくなるためドレイン電流Idが大きくなる。このため、検出部12の出力電圧Vaは例えば−2.3Vとなる。ドレイン電流ドリフトが発生しないため、閾値電圧Vthは−2.5Vで一定である。電圧VREFは固定値である−2Vである。ゲートバイアス電圧Vgは−2Vである。時間t2後にドレイン電流Idのドリフトが生じていないため、各値は時間t0の値に戻る。
A high-power high-frequency signal is input to the input terminal Tin between times t1 and t2. Between times t1 and t2, the drain current Id increases because the direct current component of the drain current increases. For this reason, the output voltage Va of the
図4において、大電力の信号が入力する時間t1とt2との間において、ドレイン電流Idは大きくなる。このため、検出部12の出力電圧Vaは、例えば−2Vから−2.3Vに変化する。しかしながら、出力部14は、電圧Vaより電圧の高い電圧VREFをゲートバイアス電圧Vgとして出力する。よって、大電力の信号が入力する時間t1とt2との間において、ゲートバイアス電圧Vgは変化しない。仮に、大電力の信号が入力する時間t1とt2との間において、ゲートバイアス電圧Vgが変化すると、増幅回路100の最大出力電圧の低下、ゲインの低下、またはエラー率の劣化等を招いてしまう。実施例1によれば、時間t1とt2との間において、ゲートバイアス電圧Vgが変化しないことにより、増幅回路100の出力電力の低下、ゲインの低下、またはエラー率の劣化等を抑制できる。
In FIG. 4, the drain current Id increases between times t1 and t2 when a high-power signal is input. For this reason, the output voltage Va of the
図5は、実施例1における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。図5を参照して、ドレイン電流Idは、ドレインアイドル電流に対応する。電圧Va、電圧VREFおよびゲートバイアス電圧Vgは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間t0からt2におけるドレイン電流Id、閾値電圧Vth、電圧Va、電圧VREFおよびゲートバイアス電圧Vgは、図4と同じである。時間t2において大電力の高周波信号がオフする。時間t2の後、ドレイン電流ドリフトのため閾値電圧Vthが例えば−2.2Vとなり、その後徐々に−2.5Vに戻る。ドレイン電流Idが小さくなるため、検出部12は、ドレイン電流Idの低下を検出し、出力電圧Vaとして例えば−1.7Vを出力する。出力部14は、電圧Vaが電圧VREFより高いため、電圧Vaをゲートバイアス電圧Vgとして出力する。これにより、FET10のドレイン電流Idが大きくなるようにゲートバイアス電圧Vgがフィードバックされ、ドレイン電流Idは変化しない。閾値電圧Vthが例えば−2.2Vから徐々に−2.5Vに戻るに従い、電圧VaおよびVgは、例えば−1.7Vから徐々に−2Vに戻る。
FIG. 5 is a schematic diagram showing the drain current and the like with respect to time in Example 1, and is an example in the case where there is a drain current drift. Referring to FIG. 5, drain current Id corresponds to a drain idle current. The voltage Va, the voltage VREF, and the gate bias voltage Vg are DC component voltages that are sufficiently low in frequency with respect to the high-frequency signal. The drain current Id, threshold voltage Vth, voltage Va, voltage VREF, and gate bias voltage Vg from time t0 to t2 are the same as in FIG. At time t2, the high power high frequency signal is turned off. After time t2, the threshold voltage Vth becomes −2.2V, for example, due to drain current drift, and then gradually returns to −2.5V. Since the drain current Id becomes small, the
図6は、比較例1における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。電圧Vbは制御部30の出力電圧、電圧Vgは出力部32の出力電圧である。制御部30は、ドレイン電流Idが所定値より小さい場合は、ドレイン電流Idに応じた電圧Vbを出力部32に出力し、ドレイン電流Idが所定値以上の場合は、固定電圧として例えば−2Vを電圧Vbとして出力する。よって、理想的には、図6のドレイン電流Idにおける実線のように、実施例1の図5と同様となることが好ましい。
FIG. 6 is a schematic diagram showing the drain current and the like with respect to time in Comparative Example 1, and is an example when there is a drain current drift. The voltage Vb is the output voltage of the
しかしながら、比較例1においては、制御部30等で生じる雑音を除去するためキャパシタC1のキャパシタンスを大きくする。これにより、ゲートバイアス電圧Vgが時間t2後に破線のようにゆっくり立ち上がる。このため、ドレイン電流Idが破線のように時間t2後に低下する。
However, in Comparative Example 1, the capacitance of the capacitor C1 is increased in order to remove noise generated in the
このように、比較例1では、キャパシタC1のキャパシタンスを大きくすると検出部12および制御部30等に起因した雑音を除去できる。例えば、キャパシタC1のキャパシタンスを数10nFから1μFとする。例えば、キャパシタC1のキャパシタンスが100nFであり、出力部32の出力抵抗が100Ωのとき、出力部32の出力の遅延時間は10μ秒となる。これにより、時間t2直後にドレイン電流Idが低下してしまう。よって、増幅回路110における利得の低下および/または歪み特性が劣化する。一方、キャパシタC1のキャパシタンスを小さくすると、ドレイン電流Idの低下を抑制できるが、ゲートバイアス電圧Vgに雑音が重畳する。これにより、増幅回路110における歪み特性が劣化する。
As described above, in Comparative Example 1, when the capacitance of the capacitor C1 is increased, noise caused by the
実施例1においては、キャパシタC1は、インダクタL1の終端用であり、高周波信号が1GHz程度では、キャパシタC1のキャパシタンスは10pFから100pFである。生成部16において低雑音の電圧VREFを生成する。例えばキャパシタC3のキャパシンタンスを大きくすることにより、電圧VREFの雑音を抑制できる。これにより、図4の時間t0から時間t2において、ゲートバイアス電圧Vgに重畳される雑音を抑制できる。キャパシタC1のキャパシタンスを小さくすることにより、時間t2以降において、検出部12および出力部14によるフィードバックを高速応答させることができる。例えば、キャパシタC1のキャパシタンスを100pFとすると、出力部14の遅延時間を10n秒とすることができる。よって、時間t2直後にドレイン電流Idが低下することを抑制できる。
In the first embodiment, the capacitor C1 is used for terminating the inductor L1, and when the high frequency signal is about 1 GHz, the capacitance of the capacitor C1 is 10 pF to 100 pF. The
実施例1においても、時間t2以降に検出部12で生成される雑音は除去できない。しかしながら、検出部12が生成した電圧Vaをゲートバイアス電圧Vgとして出力するのはドレイン電流ドリフトが発生したときである。ドレイン電流ドリフトが発生している期間は全体期間に対し短く、全体期間のほとんどはドレイン電流ドリフトが発生していない。ドレイン電流ドリフトが発生していないときは、低雑音の電圧VREFがゲートバイアス電圧Vgとなる。
Also in the first embodiment, noise generated by the
実施例1によれば、出力部14が、検出部12が出力した電圧Vaと固定値の電圧VREFのうち高い一方をゲートバイアス電圧Vgとしてパワーアンプ11のゲート端子Gにバイアス電圧を出力する。これにより、ドレイン電流ドリフトが発生した場合にゲートバイアス電圧Vgへの高速なフィードバックが可能であり、かつゲートバイアス電圧Vgへの雑音の重畳を抑制することが可能となる。
According to the first embodiment, the
また、キャパシタC1(第1キャパシタ)が出力部14の出力端子とグランド(基準電位)との間に接続されている。キャパシタC3(第2キャパシタ)が生成部16の出力端子とグランド(基準電位)との間に接続されている。キャパシタC3はキャパシタC1よりキャパシタンスの大きいことが好ましい。これにより、電圧VREFがゲートバイアス電圧Vgとして供給されている間におけるゲートバイアス電圧Vgに重畳される雑音を抑制できる。キャパシタC2はインダクタL2の終端用であり、キャパシタC1とC2とのキャパシタンスは同程度である。
A capacitor C1 (first capacitor) is connected between the output terminal of the
図7は、実施例2に係る増幅回路の回路図である。図7に示すように、増幅回路102において、検出部12は、差動増幅回路28と抵抗R11からR14を備えている。抵抗R11は、差動増幅回路28の正入力端子と、抵抗R1とインダクタL2との間のノードとの間に接続されている。抵抗R12は、差動増幅回路28の負入力端子とドレイン電圧VDとの間に接続されている。抵抗R13は、差動増幅回路28の出力端子と負入力端子との間に接続されている。抵抗R14は、差動増幅回路28の正入力端子と、抵抗R2とR3との間のノードと、の間に接続されている。抵抗R2とR3とは電圧VRとグランドとの間に直接に接続されている。ドレイン電流Idが大きくなると出力電圧Vaは負側に変化し、ドレイン電流Idが小さくなると出力電圧Vaは正側に変化する。抵抗R2およびR3は、抵抗分割により差動増幅回路28の正入力端子に出力する電圧を調整している。他の方法で電圧を調整してもよい。抵抗R11〜R14の抵抗値は例えば等しく設定されている。抵抗R11〜R14の抵抗値を異ならせることにより、差動増幅回路22の増幅率等を変更することもできる。
FIG. 7 is a circuit diagram of an amplifier circuit according to the second embodiment. As shown in FIG. 7, in the
出力部14は、出力回路20および24と、出力回路20および24の出力が共通に接続する出力ノードN1を備えている。出力回路20は、差動増幅回路22(第1差動増幅回路)およびダイオードD1(第1ダイオード)を有する。差動増幅回路22の正入力端子には検出部12の出力電圧Vaが入力する。差動増幅回路22の出力端子にはダイオードD1のアノードが接続されている。差動増幅回路22の負入力端子にはダイオードD1のカソードが接続されている。すなわち、差動増幅回路22の出力端子はダイオードD1を順方向に介し負入力端子に入力する。
The
出力回路24は、差動増幅回路26(第2差動増幅回路)およびダイオードD2(第2ダイオード)を有する。差動増幅回路26の正入力端子には生成部16の出力電圧VREFが入力する。差動増幅回路26の出力端子にはダイオードD2のアノードが接続されている。差動増幅回路26の負入力端子にはダイオードD2のカソードが接続されている。ダイオードD2のカソードは出力回路24の出力をノードN1に出力する。すなわち、差動増幅回路26の出力端子はダイオードD1を順方向に介し負入力端子に入力する。抵抗R4の一端はノードN1に、他端は電圧VREFより低い電圧Veの電源に接続されている。
The
出力回路20および24はボルテージフォロア回路であるが、ダイオードD1およびD2がそれぞれ、出力回路20および24の出力方向が順方向となるように接続されている。これにより、出力回路20および24の出力電圧がノードN1の電圧より高いとき、出力回路20および24の出力インピーダンスZ1は低い。出力回路20および24の出力電圧がノードN1の電圧より低いとき、出力回路20および24の出力インピーダンスZ2は、ダイオードD1およびD2の逆方向となり高くなる。抵抗R4の抵抗値をZ1より高くZ2より低く設定する。これにより、ノードN1の電圧が電圧Vaより高いと出力回路10は電流をノードN1に出力できない。ノードN1の電圧がVREFより高いと出力回路24は電流をノードN1に出力できない。よって、ノードN1は、電圧VaとVREFのいずれか高い方の電圧となる。
Although the
実施例2によれば、出力回路20は、電圧VaがノードN1の電圧より高いとき抵抗R4の抵抗値より低い出力インピーダンスとなり、ノードN1の電圧が電圧Vaより高いとき、抵抗R4の抵抗値より高い出力インピーダンスとなる。また、出力回路24は、電圧VREFがノードN1の電圧より高いとき抵抗R4の抵抗値より低い出力インピーダンスとなり、ノードN1の電圧が電圧VREFより高いとき、抵抗R4の抵抗値より高い出力インピーダンスとなる。これにより、出力部14は、電圧VaとVREFのうち高い電圧をノードN1に出力できる。
According to the second embodiment, the
図8は、出力部の別の例である。図8に示すように、出力回路20はトランジスタ36および38、抵抗R5を有している。トランジスタ36は、pnp型バイポーラトランジスタであり、トランジスタ38は、npn型バイポーラトランジスタである。トランジスタ36のエミッタは抵抗R5を介し高電圧電源に接続される。ベースには電圧Vaが入力する。コレクタは低電圧電源に接続されている。トランジスタ38のエミッタはノードN1に接続されている。ベースはトランジスタ36のエミッタに接続されている。コレクタは高電圧電源に接続されている。トランジスタ36はコレクタ接地接続されており、エミッタからの出力インピーダンスが低い。トランジスタ38は、ベース−エミッタがノードN1の方向に順方向に接続されている。
FIG. 8 is another example of the output unit. As shown in FIG. 8, the
出力回路24はトランジスタ37および39、抵抗R6を有している。トランジスタ37および39、抵抗R6は、それぞれ出力回路20のトランジスタ36および38、抵抗R5と同様に接続されており、各機能も同じであり説明を省略する。このように、2つのトランジスタを用いることにより、出力回路20および24を形成することもできる。
The
図8の出力回路20は、電圧VaがノードN1の電圧より高いとき抵抗R4の抵抗値より低い出力インピーダンスとなり、ノードN1の電圧が電圧Vaより高いとき、抵抗R4の抵抗値より高い出力インピーダンスとなる。また、出力回路24は、電圧VREFがノードN1の電圧より高いとき抵抗R4の抵抗値より低い出力インピーダンスとなり、ノードN1の電圧が電圧VREFより高いとき、抵抗R4の抵抗値より高い出力インピーダンスとなる。
The
実施例3は、実施例1または2に係る増幅回路をドハティ型増幅回路に適用する例である。図9は、実施例3に係る増幅回路のブロック図である。図9に示すように、増幅回路104は、メインアンプ60、ピークアンプ62、1/4波長位相線路64および66、並びに回路70を備えるドハティ型増幅回路である。入力端子Tinはメインアンプ60の入力に電気的に接続され、かつ1/4波長位相線路66を介しピークアンプ62の入力に電気的に接続されている。出力端子Toutは1/4波長位相線路64を介しメインアンプ60の出力に電気的に接続され、かつピークアンプ62の出力に電気的に接続されている。メインアンプ60は、例えばA級またはAB級アンプであり、入力端子Tinに入力した入力信号を常に増幅する。ピークアンプ62は、例えばC級アンプであり、入力信号が所定電力以上の場合、入力信号を増幅する。よって、メインアンプ60はドレインアイドル電流が流れているが、ピークアンプ62はアイドル電流が流れていない。このため、ドレイン電流のドリフトが問題になるのは、主にメインアンプ60である。
Example 3 is an example in which the amplifier circuit according to Example 1 or 2 is applied to a Doherty amplifier circuit. FIG. 9 is a block diagram of an amplifier circuit according to the third embodiment. As illustrated in FIG. 9, the
回路70は、実施例1の抵抗R1、検出部12、出力部14および生成部16に対応する。回路70の抵抗R1および検出部12は、メインアンプ60のドレイン電流を検出する。回路70の出力部14および生成部16がメインアンプ60のゲートバイアス電圧を制御する。これにより、ドハティ型増幅回路においてもドレイン電流ドリフトに起因したゲイン低下等を抑制することができる。
The
実施例4は、実施例1または2に係る増幅回路をエンベロープトラッキング方式増幅回路に適用する例である。図10は、実施例4に係る増幅回路のブロック図である。図10に示すように、増幅回路106において、入力端子Tinはパワーアンプ72の入力に電気的に接続されている。出力端子Toutは、パワーアンプ72の出力に電気的に接続されている。エンベロープコントローラ74は、パワーアンプ72のドレイン電圧を制御する。回路70の抵抗R1および検出部12は、パワーアンプ72のドレイン電流を検出する。回路70の出力部14および生成部16がパワーアンプ72のゲートバイアス電圧を制御する。
The fourth embodiment is an example in which the amplifier circuit according to the first or second embodiment is applied to an envelope tracking system amplifier circuit. FIG. 10 is a block diagram of an amplifier circuit according to the fourth embodiment. As shown in FIG. 10, in the
エンベロープトラッキング方式では、エンベロープコントローラ74が変調信号のエンベロープ(変調信号波の振幅)に合わせてパワーアンプ72のドレイン電圧を高速で制御する。ドレイン電圧を高電圧(例えば50V)から低電圧(例えば10V)に変化させた場合、高電圧のストレスにより、ドレイン電流のドリフトが発生し、低電圧時にバイアス点がシフトしてしまう。そこで、回路70を用いることにより、低電圧時のドレイン電流ドリフトを補償し、バイアス点を一定に保つことができる。なお、検出部12は、抵抗R1の両端の電位差を検知している。このため、ドレイン電圧の絶対値が変化しても、ドレイン電流の大小により検出部12は実施例1または2と同様に動作することができる。
In the envelope tracking method, the envelope controller 74 controls the drain voltage of the
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.
10 FET
11 パワーアンプ
12 検出部
14 出力部
16 生成部
20、24 出力回路
22、26 差動増幅回路
60 メインアンプ
62 ピークアンプ
70 回路
74 エンベロープコントローラ
10 FET
DESCRIPTION OF
Claims (4)
前記FETのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第1電圧を出力部に出力する検出部と、
一端が前記ゲート端子と接続され、他端が前記出力部の出力電圧を出力する出力端子に接続されたインダクタと、
前記インダクタの他端と基準電位との間に接続された第1コンデンサと、
出力に前記第1コンデンサに比べキャパシタンスの大きい第2コンデンサが接続され、前記第1電圧とは独立して固定値の第2電圧を生成する生成部と、
を具備し、
前記出力部は、前記ドレインアイドル電流のドリフトが発生した場合、前記第1電圧を前記インダクタを介し前記ゲート端子に出力し、前記ドレインアイドル電流のドリフトが発生しない場合、前記第2電圧を前記インダクタを介し前記ゲート端子に出力することを特徴とする増幅回路。 A power amplifier including a FET in which a high-frequency signal is input to the gate terminal;
Detecting a drain idle current of the FET and outputting a first voltage corresponding to the drain idle current to an output unit ;
An inductor having one end connected to the gate terminal and the other end connected to an output terminal that outputs the output voltage of the output unit;
A first capacitor connected between the other end of the inductor and a reference potential;
A generating unit that is connected to a second capacitor having a capacitance larger than that of the first capacitor and that generates a fixed second voltage independently of the first voltage;
Equipped with,
The output unit outputs the first voltage to the gate terminal via the inductor when the drain idle current drift occurs, and outputs the second voltage to the inductor when the drain idle current drift does not occur. And an output to the gate terminal .
前記第1電圧を前記出力端子に出力する第1出力回路と、
前記第2電圧を前記出力端子に出力する第2出力回路と、
を備えることを特徴とする請求項1記載の増幅回路。 The output unit is
A first output circuit for outputting the first voltage to the output terminal ;
A second output circuit for outputting the second voltage to the output terminal ;
The amplifier circuit according to claim 1, further comprising:
前記第1出力回路は、前記第1電圧が前記出力電圧より高いとき前記抵抗の抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第1電圧より高いとき前記抵抗値より高い出力インピーダンスとなり、
前記第2出力回路は、前記第2電圧が前記出力電圧より高いとき前記抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第2電圧より高いとき前記抵抗値より高い出力インピーダンスとなることを特徴とする請求項2記載の増幅回路。 A resistor having one end connected to the output terminal and the other end connected to the power source of the second voltage;
The first output circuit has an output impedance lower than a resistance value of the resistor when the first voltage is higher than the output voltage, and an output impedance higher than the resistance value when the output voltage is higher than the first voltage;
The second output circuit has an output impedance lower than the resistance value when the second voltage is higher than the output voltage, and an output impedance higher than the resistance value when the output voltage is higher than the second voltage. The amplifier circuit according to claim 2.
前記第1出力回路は、正入力端子に前記第1電圧が入力し、出力端子が第1ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第1差動増幅回路を備え、
前記第2出力回路は、正入力端子に前記第2電圧が入力し、出力端子が第2ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第2差動増幅回路を備えることを特徴とする請求項2記載の増幅回路。 A resistor having one end connected to the output terminal and the other end connected to the power source of the second voltage;
The first output circuit has a first differential amplifier circuit in which the first voltage is input to a positive input terminal, and an output terminal is connected to a negative input terminal and an output terminal of the output unit via a first diode in a forward direction. With
In the second output circuit, the second voltage is input to the positive input terminal, and the output terminal is connected to the negative input terminal and the output terminal of the output unit via the second diode in the forward direction. The amplifier circuit according to claim 2, further comprising:
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