JP6197307B2 - 電源回路、これを用いた電力増幅器 - Google Patents

Description

本発明は、電源回路、これを用いた電力増幅器及び電源回路における信号増幅方法に関する。

近年の携帯電話などの無線通信に採用されている変調方式は、高い周波数利用効率を有すると同時に大きなピーク電力対平均電力比（ＰＡＰＲ: Peak to Average Power Ratio）も有している。無線通信の分野で従来から使用されているＡＢ級アンプを用いて振幅変調を行う信号を増幅するには、線形性を維持するために十分なバックオフをとる必要がある。一般的には、このバックオフは少なくともＰＡＰＲと同程度必要となる。これに対して、ＡＢ級アンプの効率は、出力飽和時に最大となり、バックオフが大きくなるほど低下する。このため、ＰＡＰＲの大きな高周波変調信号ほど、電力増幅器の電力効率を上げることが難しくなる。

このようなＰＡＰＲの大きな変調信号を高効率に増幅する電力増幅器として、ポーラ変調型電力増幅器がある。ポーラ変調型電力増幅器では、無線通信に用いられる高周波変調信号を、振幅と位相の極座標成分から生成する。

非特許文献１には、そのようなポーラ変調型電力増幅器の一例が開示されている。非特許文献１に開示されているポーラ変調型電力増幅器を、図１６に示す。図１６のポーラ変調型電力増幅器にかかる回路は、高周波変調信号入力端子９０１と、振幅信号入力端子９０２と、電源回路９０３と、高周波電力増幅器９０４と、高周波変調信号出力端子９０５を備える。ここで電源回路９０３は、リニアアンプ９０６と、減算器９０７と、電流検出抵抗９０８と、ヒステリシスコンパレータ９０９と、スイッチングアンプ９１０と、インダクタ９１１と、電力供給端子９１２を有する。

高周波変調信号入力端子９０１からは、振幅変調や位相変調が施された高調波変調信号が入力され、高周波電力増幅器９０４へと送出される。

振幅信号入力端子９０２からは、高周波変調信号入力端子９０１から入力された高調波変調信号のうちの振幅成分の信号（以下、振幅信号と記載）が入力される。

電源回路９０３は、振幅信号入力端子９０２からの入力信号を高効率に増幅し、増幅した信号を、電力供給端子９１２から高周波電力増幅器９０４の電源として供給する。

高周波電力増幅器９０４は、高周波変調信号入力端子９０１から入力された信号を、電力供給端子９１２から供給された電源に基づいて増幅し、高周波変調信号出力端子９０５へと出力する。

以下、電源回路９０３の詳細な構造について説明する。ここで、電源回路９０３は、入力信号を高効率かつ低歪に増幅するために、リニアアンプ９０６とスイッチングアンプ９１０を併設する構造になっている。

振幅信号入力端子９０２から入力された振幅信号は、まずリニアアンプ９０６に入力される。リニアアンプ９０６は出力インピーダンスが低く、入力された信号を線形増幅して出力する。リニアアンプ９０６から出力された信号は、電流検出抵抗９０８を介して電力供給端子９１２に送出される。

減算器９０７は、電流検出抵抗９０８の両端に接続されており、リニアアンプ９０６が出力した信号の電圧から電力供給端子９１２の電圧を引いた値を出力する。このとき、減算器９０７の入力は高インピーダンスになっているため、減算器９０７がリニアアンプ９０６の出力信号の電力と電力供給端子９１２に供給されている電力とを大きく消費することはない。さらに、電流検出抵抗９０８はインピーダンスが低く設定されているため、電流検出抵抗９０８の両端に掛かる電圧は、電力供給端子９１２に掛かる電圧に比べて無視できるほど小さい。

減算器９０７の出力信号はヒステリシスコンパレータ９０９に入力される。ヒステリシスコンパレータ９０９は入力信号の正負判定をして、その判定結果をスイッチングアンプ９１０に出力する。ここで、ヒステリシスコンパレータ９０９には、直前の出力状態を保持する機能のほか、ヒステリシス特性を有する。ヒステリシスコンパレータ９０９は、ヒステリシス幅としてＶ＿ｈｙｓを有する。従って、ヒステリシスコンパレータ９０９の直前の出力がＬｏｗのときは、入力信号がＶ＿ｈｙｓ／２以上になったときにヒステリシスコンパレータ９０９の出力がＨｉｇｈに反転する。ヒステリシスコンパレータ９０９の直前の出力がＨｉｇｈのときは、入力信号が−Ｖ＿ｈｙｓ／２以下になったときに、ヒステリシスコンパレータ９０９の出力がＬｏｗに反転する。

スイッチングアンプ９１０に入力された信号（即ちヒステリシスコンパレータ９０９が出力した信号）は増幅され、インダクタ９１１を介して電力供給端子９１２に出力される。このとき、スイッチングアンプ９１０からインダクタ９１１を介して供給される電流は、リニアアンプ９０６から電流検出抵抗９０８を介して供給される電流と合成されて電力供給端子９１２へと送出される。

上記の電源回路９０３は、リニアアンプ９０６の線形性とスイッチングアンプ９１０の効率の二つの利点を併せ持つ。これは、電源回路９０３では、その出力電圧は低出力インピーダンスのリニアアンプ９０６が決めているとともに、その出力電流の大半は高効率なスイッチングアンプ９１０から供給されているためである。

この理由は、次の通りである。電力供給端子９１２から出力される電流は、リニアアンプ９０６の出力電流とスイッチングアンプ９１０の出力電流の合計である。電力供給端子９１２の電位は、出力インピーダンスが低いリニアアンプ９０６によって決められる。電力供給端子９１２の電位を目標の値に保つために、リニアアンプ９０６からは電流が供給される。電源回路９０３は、このリニアアンプ９０６の出力電流を電流検出抵抗９０８とヒステリシスコンパレータ９０９で検出し、リニアアンプ９０６の出力電流が過大にならないようにスイッチングアンプ９１０からの供給電流を調整する。以上の理由により、電力供給端子９１２から出力される電流の殆どがスイッチングアンプ９１０から供給され、リニアアンプ９０６の出力電流はスイッチングアンプ９１０の誤差成分を補正するだけで済む。

そのほか特許文献１〜４には、関連する技術として電源回路が記載されている。

特願２０１１−２０９３７９ 特願２０１１−０９５３１２ 特願２０１０−２６９２５３ 特願２０１０−２２５５６７

Donald F. Kimbal、 Jinho Jeong、 Chin Hsia、 Paul Draxler、 Sandro Lanfranco、 Walter Nagy、 Kevin Linthicum、 Lawrence E. Larson、 Peter M. Asbeck著、「High-Efficiency Envelope-Tracking W-CDMA Base-Station Amplifier Using GaN HFETs」、IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES、 NOVEMBER 2006、VOL. 54、 NO. 11、 p. 3848-3856

電力増幅器の電源回路において、その電力効率を向上させることは重要である。しかしながら、非特許文献１に開示された電源回路には、電力効率の更なる向上が難しいという課題がある。

この理由は次の通りである。図１６の電源回路９０３の電力効率を上げるためには、電力効率の悪いリニアアンプ９０６の出力電流を減らす必要がある。リニアアンプ９０６の出力電流を減らすには、スイッチングアンプ９１０の線形性を改善する必要がある。電源回路９０３においてスイッチングアンプの線形性を改善するには、スイッチングアンプ９１０のスイッチング周期を短くする必要がある。以上の理由でスイッチングアンプ９１０のスイッチング周期を短くすると、スイッチングアンプ９１０の線形性が改善する代わりに、スイッチングアンプ９１０の電力効率は劣化してしまう。これは、スイッチングアンプ９１０のＨｉｇｈ−Ｌｏｗ切り替え時に発生する寄生容量の充放電や貫通電流が発生する回数が増えるためである。このため、現実的な電源回路９０３の電力効率は、あるスイッチングアンプ９１０のスイッチング周期で最大となり、このスイッチング周期よりスイッチングを短くしても長くしても効率改善は見込めない。

この課題は、電源回路９０３が増幅する信号が高速になるほど（つまり、高周波電力増幅器に電源回路９０３を適用した場合に）顕著となる。これは、スイッチングアンプ９１０の線形性を保つためには、増幅する信号が高速になるほどスイッチング周期を短くする必要があるためである。

また、特許文献１〜４に記載の電源回路では、以上の課題を解決することはできない。

本発明は、このような問題点を解決するためになされたものであり、電力効率の向上が可能である電源回路、これを用いた電力増幅器及び電源回路における信号増幅方法を提供することを目的とする。

本発明の第１の態様は、入力信号を増幅するリニアアンプと、前記リニアアンプの出力信号の電流値を検出する電流検出器と、前記電流検出器が検出した前記電流値に応じて電流を出力する電流出力部と、前記電流出力部の出力信号の高周波成分を減衰させて出力するローパスフィルタ部と、前記リニアアンプの出力と前記ローパスフィルタ部の出力とを合成した電力を出力する合成部を備える電源回路を含む。前記電流出力部は、前記電流検出器が検出した前記電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第１のヒステリシスコンパレータと、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第４の閾値Ｔｈ４（少なくともＴｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４のいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第２のヒステリシスコンパレータと、を備える。前記電流出力部はさらに、当該第１のヒステリシスコンパレータからの出力信号に応じて電流を出力する第１のスイッチングアンプと、当該第２のヒステリシスコンパレータからの出力信号に応じて電流を出力する第２のスイッチングアンプと、を少なくとも有する。

本発明の第２の態様は、入力信号を増幅するリニアアンプと、前記リニアアンプの出力信号の電流値を検出する電流検出器と、前記電流検出器が検出した前記電流値に応じて電流を出力する電流出力部と、前記電流出力部の出力信号の高周波成分を減衰させて出力するローパスフィルタ部と、前記リニアアンプの出力と前記ローパスフィルタ部の出力とを合成した電力を出力する合成部を備える電源回路を含む。前記電流出力部は、前記電流検出器が検出した前記電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第１のヒステリシスコンパレータと、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第４の閾値Ｔｈ４未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第２のヒステリシスコンパレータと、当該電流値が第５の閾値Ｔｈ５以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第６の閾値Ｔｈ６（Ｔｈ１≠Ｔｈ３かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ４、又は、Ｔｈ１≠Ｔｈ５かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ３かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ５かつＴｈ２≠Ｔｈ４の少なくともいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第３のヒステリシスコンパレータを有する。前記電流出力部はさらに、前記第１のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やす第１のスイッチングアンプと、前記第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やし、Ｈｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第２のスイッチングアンプと、前記第３のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第３のスイッチングアンプと、を少なくとも有する。

本発明の第３の態様は、入力信号にそれぞれ所定の遅延時間を与え、第１の信号及び第２の信号として出力する遅延器と、前記第１の信号を２並列の１ビット・デジタル信号に変換するデジタル変調器と、前記第２の信号と前記２並列の１ビット・デジタル信号とが入力され、当該第２の信号と当該２並列の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する電力増幅回路ブロックと、を備えた電源回路を含む。前記電力増幅回路ブロックは、前記第２の信号を増幅して出力するリニアアンプと、前記リニアアンプの出力信号の低周波成分を除去して出力するハイパスフィルタと、前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、前記電流検出器の出力信号の高周波成分を減衰させて出力するローパスフィルタと、前記２並列の１ビット・デジタル信号のうち少なくとも１つの１ビット・デジタル信号と前記第１のローパスフィルタとの出力信号とを合成して出力する信号合成器と、前記信号合成器から出力された２並列の合成信号をそれぞれ増幅し、高周波成分を取り除いた後に合成して１つの信号として出力するスイッチングアンプ列と、前記スイッチングアンプ列から出力された信号と前記第２の信号とを合成して出力する合成出力部を有する。前記デジタル変調器は、前記第１の信号の大きさと第３の信号の大きさとを比較し、比較結果を積分して出力する第１の比較部と、前記第１の信号の大きさと第４の信号の大きさとを比較し、比較結果を積分して出力する第２の比較部と、前記第１及び第２の比較部の出力信号を加算する加算器と、前記加算器の出力信号の大きさと前記第１の信号の大きさとを比較し、比較結果を第５の信号として出力する第３の比較部と、前記第５の信号の値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第３の信号として出力し、当該第５の信号の値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第３の信号として出力する第１のヒステリシスコンパレータと、当該第５の信号の値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第４の信号として出力し、当該第５の信号の値が第４の閾値Ｔｈ４（少なくともＴｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４のいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第４の信号として出力する第２のヒステリシスコンパレータと、を有する。前記スイッチングアンプ列は、前記信号合成器を介して前記第１のヒステリシスコンパレータから出力された前記第３の信号に応じて電流を出力する第１のスイッチングアンプと、当該信号合成器を介して前記第２のヒステリシスコンパレータから出力された前記第４の信号に応じて電流を出力する第２のスイッチングアンプと、を有する。

本発明の第４の態様は、電源回路における信号増幅方法を含む。信号増幅方法は、以下のステップ（ａ）〜（ｄ）を含む。
（ａ）入力信号を増幅すること、
（ｂ）増幅した前記入力信号の電流値を検出すること、
（ｃ）検出した前記電流値に応じた電流値を有する信号を出力すること、
（ｄ）出力した前記信号の高周波成分を除去して出力すること、及び
（ｅ）高周波成分が除去された前記信号と増幅した前記入力信号とを合成すること。
ここで（ｃ）のステップにおいて、前記電源回路の備える第１のヒステリシスコンパレータは、当該電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力するとともに当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力し、当該電源回路の備える第２のヒステリシスコンパレータは、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力するとともに当該電流値が第４の閾値Ｔｈ４（Ｔｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４の少なくともいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する。さらに、前記電源回路の備える第１のスイッチングアンプは、当該第１のヒステリシスコンパレータからの出力信号に応じて電流を出力し、当該電源回路の備える第２のスイッチングアンプは、当該第２のヒステリシスコンパレータからの出力信号に応じて電流を出力する。

本発明により、電力効率の向上が可能である電源回路、これを用いた電力増幅器及び電源回路における信号増幅方法を提供することができる。

実施の形態１にかかる電力増幅器１００の構成の一例を示すブロック図である。 実施の形態１にかかる電流出力部１０８の構成の一例を示すブロック図である。 実施の形態１にかかる第１のヒステリシスコンパレータ１１２の閾値の例を示すグラフである。 実施の形態１にかかる第２のヒステリシスコンパレータ１１３の閾値の例を示すグラフである。 実施の形態２にかかる電源回路２０１の構成の一例を示すブロック図である。 実施の形態２にかかる第１のヒステリシスコンパレータ２０５の閾値の例を示すグラフである。 実施の形態２にかかる第２のヒステリシスコンパレータ２０６の閾値の例を示すグラフである。 実施の形態２にかかる第３のヒステリシスコンパレータ２０７の閾値の例を示すグラフである。 実施の形態２にかかる電源回路２０１の入力信号及び出力信号の電流波形の一例を示すグラフである。 関連技術にかかる電源回路９０３の入力信号及び出力信号の電流波形を示すグラフである。 実施の形態２にかかる電源回路２０１の入力信号及び各スイッチングアンプの出力信号の電流波形の一例を示すグラフである。 実施の形態３にかかる電源回路３０１の構成の一例を示すブロック図である。 実施の形態４にかかる電源回路４０１の構成の一例を示すブロック図である。 実施の形態５にかかる電源回路５０１の構成の一例を示すブロック図である。 実施の形態５にかかるデジタル変調器５０４の構成の一例を示すブロック図である。 実施の形態５にかかる積分器５２３の構成の一例を示す第１のブロック図である。 実施の形態５にかかる積分器５２３の構成の一例を示す第２のブロック図である。 実施の形態５にかかる積分器５２３の構成の一例を示す第３のブロック図である。 実施の形態５にかかる信号合成器列５１０の構成の一例を示すブロック図である。 実施の形態５にかかるスイッチングアンプ列５１１の構成の一例を示すブロック図である。 関連技術にかかる電源回路９０３の構成を示すブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本発明の実施形態に係る電力増幅器１００の構成例を示すブロック図である。電力増幅器１００は、高周波変調信号入力端子１０１と、振幅信号入力端子１０２と、電源回路１０３と、高周波電力増幅器１０４と、高周波変調信号出力端子１０５を備える。電力増幅器１００は、高周波変調信号入力端子１０１から入力された高周波変調信号を増幅する。

振幅信号入力端子１０２には、高周波変調信号入力端子１０１から入力された高周波変調信号の振幅信号（包絡線信号）が入力信号として入力される。高周波変調信号は、例えば振幅変調や位相変調が施されている。電源回路１０３は、振幅信号入力端子１０２から入力された入力信号を増幅して、高周波電力増幅器１０４に電源として出力する。高周波電力増幅器１０４（アンプ）は、電源回路１０３から出力された電力に基づいて、高周波変調信号入力端子１０１から入力された高周波変調信号を増幅し、高周波変調信号出力端子１０５から出力する。

以下、電源回路１０３の詳細について説明する。電源回路１０３は、リニアアンプ１０６と、電流検出器１０７と、電流出力部１０８と、ローパスフィルタ部１０９と、合成部１１０と、電力供給端子１１１と、を備える。

リニアアンプ１０６は、振幅信号入力端子１０２から入力された入力信号を増幅し、合成部１１０へと出力する。電流検出器１０７は、リニアアンプ１０６が合成部１１０へと出力した出力信号の電流値を検出して、検出結果の信号を電流出力部１０８へ出力する。なお電流検出器１０７は、リニアアンプ１０６が合成部１１０へと出力した出力信号をそのまま合成部１１０に出力する。

電流出力部１０８は、電流検出器１０７が検出した検出結果（すなわち検出された電流値）に応じて電流を出力する。すなわち、電流出力部１０８は、電源回路１０３の入力信号の電流を増幅する働きをする。ローパスフィルタ部１０９は、電流出力部１０８の出力信号の高周波成分を減衰させて出力する。合成部１１０は、リニアアンプ１０６の出力とローパスフィルタ部１０９の出力とを合成した電力を電力供給端子１１１に出力する。電力供給端子１１１は高周波電力増幅器１０４に接続されており、電源回路１０３は電力供給端子１１１を介して電力を高周波電力増幅器１０４に供給する。

以下、電力増幅器１００内の電流出力部１０８及びローパスフィルタ部１０９の具体的な構成例について示す。

図２は、電流出力部１０８及びローパスフィルタ部１０９の構成の一例を示すブロック図である。電流出力部１０８は、第１のヒステリシスコンパレータ１１２と、第２のヒステリシスコンパレータ１１３と、インバータ１１４と、第１のスイッチングアンプ１１５と、第２のスイッチングアンプ１１６と、ＤＣ電源１１７と、を備える。ローパスフィルタ部１０９は、第１のローパスフィルタ１２２と、第２のローパスフィルタ１２３と、を備える。

電流検出器１０７は、リニアアンプ１０６が合成部１１０へと出力した出力信号の電流値を検出して、検出結果に応じた電圧を有する信号を電流出力部１０８へ出力する。具体的には、電流検出器１０７は、リニアアンプ１０６の出力信号の電流値が増加した場合には出力信号の電圧をそれに応じて高くし、電流値が減少した場合には出力信号の電圧をそれに応じて低くする。

第１のヒステリシスコンパレータ１１２は、入力された電流検出器１０７からの出力信号に対し所定の閾値に基づくＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果を第１のスイッチングアンプ１１５に出力する。第２のヒステリシスコンパレータ１１３は、入力された電流検出器１０７からの出力信号に対し所定の閾値に基づくＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果をインバータ１１４を介して第２のスイッチングアンプ１１６に出力する。

第１のスイッチングアンプ１１５には、第１のヒステリシスコンパレータ１１２からの出力が入力される。第１のスイッチングアンプ１１５は、その入力を増幅してローパスフィルタ部１０９に出力する。第２のスイッチングアンプ１１６には、第２のヒステリシスコンパレータ１１３からの出力が、インバータ１１４により反転されて入力される。第２のスイッチングアンプ１１６は、その入力を増幅してローパスフィルタ部１０９に出力する。

以下、第１のスイッチングアンプ１１５及び第２のスイッチングアンプ１１６の詳細について説明する。

第１のスイッチングアンプ１１５は、ＮＭＯＳ（Metal-Oxide-Semiconductor）の駆動トランジスタ１１８とダイオード１１９を有する。駆動トランジスタ１１８は、ドレインがＤＣ電源１１７、ゲートが第１のヒステリシスコンパレータ１１２、ソースがローパスフィルタ部１０９及びダイオード１１９にそれぞれ接続されている。

ダイオード１１９は、アノードが接地され、カソードが駆動トランジスタ１１８のソース及びローパスフィルタ部１０９に接続されている。第１のスイッチングアンプ１１５は、以上の構成を有しているため、駆動トランジスタ１１８のゲートに閾値電圧以上の正の電圧が入力された場合、ＤＣ電源１１７（駆動トランジスタ１１８のドレイン側）からの電流がローパスフィルタ部１０９（駆動トランジスタ１１８のソース側）に流れる。

駆動トランジスタ１１８のゲートに所定の閾値電圧以上の電圧が入力された場合にローパスフィルタ部１０９に流れる電流の時間微分値は正になり、それ以外の場合は第１のローパスフィルタ部１０９に流れる電流の時間微分値は負かゼロになる。つまり、駆動トランジスタ１１８のゲートに所定の閾値電圧以上の電圧が入力された場合に、第１のスイッチングアンプ１１５は出力電流を増やす。このようにして第１のスイッチングアンプ１１５は、第１のヒステリシスコンパレータ１１２からの出力信号に応じて電流を出力する。なお、駆動トランジスタ１１８における所定の閾値電圧は、第１のヒステリシスコンパレータ１１２が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。また、第１のスイッチングアンプ１１５は、正の電流値の電流を出力する（電流の吐き出しを実行する）。

第２のスイッチングアンプ１１６は、ダイオード１２０とＮＭＯＳの駆動トランジスタ１２１とを有する。ダイオード１２０は、アノードが駆動トランジスタ１２１のドレイン及びローパスフィルタ部１０９、カソードがＤＣ電源１１７にそれぞれ接続されている。

駆動トランジスタ１２１は、ドレインがダイオード１２０のアノード及びローパスフィルタ部１０９、ゲートがインバータ１１４の出力にそれぞれ接続され、ソースが接地されている。第２のスイッチングアンプ１１６は、以上の構成を有しているため、駆動トランジスタ１２１のゲートに閾値電圧以上の電圧が入力された場合、ローパスフィルタ部１０９側から電流が駆動トランジスタ１２１を介してグランドに流れる。駆動トランジスタ１２１のゲートに所定の閾値電圧以上の電圧が入力された場合にローパスフィルタ部１０９に流れる電流の時間微分値は負になり、それ以外の場合は第１のローパスフィルタ部１０９に流れる電流の時間微分値は正かゼロになる。つまり、駆動トランジスタ１２１のゲートに所定の閾値電圧以上の電圧が入力された場合に、第２のスイッチングアンプ１１６は出力電流を減らす。このようにして第２のスイッチングアンプ１１６は、第２のヒステリシスコンパレータ１１３からの出力信号に応じて電流を出力する。なお、駆動トランジスタ１２１における所定の閾値電圧は、第２のスイッチングアンプ１１６が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。また、第２のスイッチングアンプ１１６は、負の電流値の電流を出力する（電流の吸い込みを実行する）。

ＤＣ電源１１７は、第１のスイッチングアンプ１１５〜第２のスイッチングアンプ１１６の共通の電源である。ＤＣ電源１１７は、駆動トランジスタ１１８のドレイン及びダイオード１２０のカソードに接続される。

ローパスフィルタ部１０９の第１のローパスフィルタ１２２は、第１のスイッチングアンプ１１５の出力信号の高周波成分を減衰させて出力する。第２のローパスフィルタ１２３は、第２のスイッチングアンプ１１６の出力信号の高周波成分を減衰させて出力する。第１のローパスフィルタ１２２及び第２のローパスフィルタ１２３の出力信号は、途中の配線の接続部（合成部）において合成されて、合成部１１０に出力される。

図３は、第１のヒステリシスコンパレータ１１２及び第２のヒステリシスコンパレータ１１３の入力電圧と出力電圧の関係の一例を示したグラフである。つまり、図３においては、各ヒステリシスコンパレータの閾値電圧の例が示されている。図３Ａでは、第１のヒステリシスコンパレータ１１２の閾値の一例が示され、図３Ｂでは、第２のヒステリシスコンパレータ１１３の閾値の一例が示されている。ここで図３の横軸はヒステリシスコンパレータへの入力電圧の値を示しており、縦軸はヒステリシスコンパレータの出力電流の値を示している。

第１のヒステリシスコンパレータ１１２には、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ１）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ１）がある。ここでＶ＿Ｈｉｇｈ１＞Ｖ＿Ｌｏｗ１であり、ヒステリシス幅Ｖ＿ｈｙｓ１はＶ＿ｈｙｓ１＝Ｖ＿Ｈｉｇｈ１−Ｖ＿Ｌｏｗ１である。ここでＶ＿Ｈｉｇｈ１は、リニアアンプ１０６が合成部１１０へ出力した出力信号の電流値が第１の閾値Ｔｈ１である場合に電流検出器１０７が出力する電圧値である。電流値が第１の閾値Ｔｈ１以上である場合には、電流検出器１０７は、Ｖ＿Ｈｉｇｈ１以上の電圧値を有する出力信号を出力し、第１の閾値Ｔｈ１未満である場合には、Ｖ＿Ｈｉｇｈ１未満の電圧値を有する出力信号を出力する。

またＶ＿Ｌｏｗ１は、リニアアンプ１０６が合成部１１０へ出力した出力信号の電流値が第２の閾値Ｔｈ２である場合に電流検出器１０７が出力する電圧値である。電流値が第２の閾値Ｔｈ２以上である場合には、電流検出器１０７は、Ｖ＿Ｌｏｗ１以上の電圧値を有する出力信号を出力し、第２の閾値Ｔｈ２未満である場合には、Ｖ＿Ｌｏｗ１未満の電圧値を有する出力信号を出力する。

また、第１のヒステリシスコンパレータ１１２の閾値には、基準電圧（０Ｖ）からのオフセット電圧Ｖ＿ｏｆｆｓｅｔ１（＞０）が設定されている。Ｖ＿Ｈｉｇｈ１はＶ＿ｏｆｆｓｅｔ１＋（Ｖ＿ｈｙｓ１／２）であり、Ｖ＿Ｌｏｗ１はＶ＿ｏｆｆｓｅｔ１−（Ｖ＿ｈｙｓ１／２）である。

図３Ａの通り、第１のヒステリシスコンパレータ１１２の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ１以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ１未満になったときに第１のヒステリシスコンパレータ１１２の出力がＬｏｗに反転する。

第２のヒステリシスコンパレータ１１３には、直前の出力状態を保持する機能があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ２）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ２）がある。ここでＶ＿Ｈｉｇｈ２＞Ｖ＿Ｌｏｗ２であり、ヒステリシス幅Ｖ＿ｈｙｓ２はＶ＿ｈｙｓ２＝Ｖ＿Ｈｉｇｈ２−Ｖ＿Ｌｏｗ２である。ここでＶ＿Ｈｉｇｈ２は、リニアアンプ１０６が合成部１１０へ出力した出力信号の電流値が第３の閾値Ｔｈ３である場合に電流検出器１０７が出力する電圧値である。電流値が第３の閾値Ｔｈ３以上である場合には、電流検出器１０７は、Ｖ＿Ｈｉｇｈ２以上の電圧値を有する出力信号を出力し、第３の閾値Ｔｈ３未満である場合には、Ｖ＿Ｈｉｇｈ２未満の電圧値を有する出力信号を出力する。

またＶ＿Ｌｏｗ２は、リニアアンプ１０６が合成部１１０へ出力した出力信号の電流値が第４の閾値Ｔｈ４である場合に電流検出器１０７が出力する電圧値である。電流値が第４の閾値Ｔｈ４以上である場合には、電流検出器１０７は、Ｖ＿Ｌｏｗ２以上の電圧値を有する出力信号を出力し、第４の閾値Ｔｈ４未満である場合には、Ｖ＿Ｌｏｗ２未満の電圧値を有する出力信号を出力する。

図３Ｂの通り、第２のヒステリシスコンパレータ１１３の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ２以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ２未満になったときに第２のヒステリシスコンパレータ１１３の出力がＬｏｗに反転する。

なお、Ｖ＿Ｈｉｇｈ２はＶ＿ｈｙｓ１／２であり、Ｖ＿Ｌｏｗ１は−（Ｖ＿ｈｙｓ１／２）である。

第１のヒステリシスコンパレータ１１２及び第２のヒステリシスコンパレータ１１３のＨｉｇｈ側閾値及びＬｏｗ側閾値の大小関係は、Ｖ＿Ｌｏｗ２＜Ｖ＿Ｌｏｗ１＜Ｖ＿Ｈｉｇｈ２＜Ｖ＿Ｈｉｇｈ１である。

まとめると、第１のヒステリシスコンパレータ１１２は、リニアアンプ１０６が合成部１１０へと出力した出力信号の電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈの信号を出力し、電流値が第２の閾値Ｔｈ２未満になった場合にＬｏｗの信号を出力する。第２のヒステリシスコンパレータ１１３は、電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈの信号を出力し、電流値が第４の閾値Ｔｈ４未満になった場合にＬｏｗの信号を出力する。

第１のスイッチングアンプ１１５は、電流の吐き出しのみを行う。この動作は、図２のように、第１のスイッチングアンプ１１５の電圧がＨｉｇｈである側（以降Ｈｉｇｈ側と記載）にスイッチである駆動トランジスタ１１８を設け、第１のスイッチングアンプ１１５の電圧がＬｏｗである側（以降Ｌｏｗ側と記載）にダイオード１１９を設けることにより、簡単に実現することができる。

前述の通り、ダイオード１１９のアノードはグランドに繋がれ、カソードは第１のスイッチングアンプ１１５の出力、つまりローパスフィルタ部１０９の入力と同じノードに接続される。このとき、第１のスイッチングアンプ１１５のＨｉｇｈ側のスイッチ（駆動トランジスタ１１８）は、入力信号がＨｉｇｈの時はＤＣ電源１１７と出力ノード間がショートになり、入力信号がＬｏｗの時はＤＣ電源１１７と出力ノード間がオープンになる。

第２のスイッチングアンプ１１６は、電流の吸い込みのみを行う。この動作は、図２のように、第２のスイッチングアンプ１１６のＬｏｗ側にスイッチである駆動トランジスタ１２１を設け、第２のスイッチングアンプ１１６のＨｉｇｈ側にダイオード１２０を設けることにより、簡単に実現することができる。前述の通り、ダイオード１２０のカソードはＤＣ電源１１７に繋がれ、アノードは第２のスイッチングアンプ１１６の出力、つまりローパスフィルタ部１０９の入力の入力と同じノードに接続される。このとき、第２のスイッチングアンプ１１６のＬｏｗ側のスイッチ（駆動トランジスタ１２１）は、入力信号がＨｉｇｈのときはグランドと出力ノード間がショートになり、入力信号がＬｏｗのときはグランドと出力ノード間がオープンになる。

このように電流出力部１０８が第１の閾値Ｔｈ１〜第４の閾値Ｔｈ４に基づいて出力電流を制御することにより、電流出力部１０８が出力する電流における線形性を改善することができる。そのため、電力効率の向上が可能である電源回路、これを用いた電力増幅器及び電源回路における信号増幅方法を提供することができる。

また、電流出力部１０８は、それぞれ異なる２つの閾値を有する第１のヒステリシスコンパレータ１１２及び第２のヒステリシスコンパレータ１１３と、それぞれのヒステリシスコンパレータに接続され、ヒステリシスコンパレータからの出力信号を増幅して出力する第１のスイッチングアンプ１１５及び第２のスイッチングアンプ１１６を備える。これにより、電流出力部１０８を簡単な構成で実現することができる。

第１のスイッチングアンプ１１５は、電源に接続された側にスイッチを、グランドに接地された側にダイオードを有している。これにより、第１のスイッチングアンプ１１５を簡単な構成で実現することができる。同様に、第２のスイッチングアンプ１１６は、電源に接続された側にダイオードを、グランドに接地された側にスイッチを有している。これにより、第２のスイッチングアンプ１１６を簡単な構成で実現することができる。また、スイッチをＮＭＯＳの駆動トランジスタで構成することにより、スイッチを簡単な構成で実現することができる。

なお、電流出力部１０８の構成は、図２に示したものに限らず、他の構成であってもよい。例えば、第２のスイッチングアンプ１１６におけるスイッチをＮＭＯＳの駆動トランジスタではなくＰＭＯＳの駆動トランジスタで構成してもよい。

さらに、第１のスイッチングアンプ１１５又は第２のスイッチングアンプ１１６の少なくともいずれかは、電流の吐き出し及び吸い込みの両方を行う構成であってもよい。つまり、第１のヒステリシスコンパレータ１１２又は第２のヒステリシスコンパレータ１１３の出力信号がＨｉｇｈのときに、そのヒステリシスコンパレータに接続されたスイッチングアンプは電流の吐き出しを行い、ゲートに入力された電圧がＬｏｗのときに、そのスイッチングアンプは電流の吸い込みを行うようにスイッチングアンプが構成されてもよい。

第１のスイッチングアンプ１１５及び第２のスイッチングアンプ１１６のそれぞれのＨｉｇｈ側閾値とＬｏｗ側閾値の大小関係は、Ｖ＿Ｌｏｗ２＜Ｖ＿Ｌｏｗ１＜Ｖ＿Ｈｉｇｈ２＜Ｖ＿Ｈｉｇｈ１でなくてもよい。例えば、Ｖ＿Ｌｏｗ１＜Ｖ＿Ｌｏｗ２＜Ｖ＿Ｈｉｇｈ２＜Ｖ＿Ｈｉｇｈ１でもよいし、Ｖ＿Ｌｏｗ２＜Ｖ＿Ｌｏｗ１＜Ｖ＿Ｈｉｇｈ１＜Ｖ＿Ｈｉｇｈ２でもよい（いずれも、Ｖ＿Ｌｏｗ１＜Ｖ＿Ｈｉｇｈ１及びＶ＿Ｌｏｗ２＜Ｖ＿Ｈｉｇｈ２の関係を満たしている。）。換言すれば、第１の閾値Ｔｈ１〜第４の閾値Ｔｈ４の大小関係は、Ｔｈ４＜Ｔｈ２＜Ｔｈ３＜Ｔｈ１でなくてもよい。ただし、少なくともＴｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４のいずれかを満たす必要はある。

実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。図４は、本発明の実施形態に係る電源回路２０１の構成例を示すブロック図である。

電源回路２０１は、信号入力端子２０２と、リニアアンプ２０３と、電流検出器２０４と、第１のヒステリシスコンパレータ２０５と、第２のヒステリシスコンパレータ２０６と、第３のヒステリシスコンパレータ２０７と、インバータ２０８、２０９と、第１のスイッチングアンプ２１０と、第２のスイッチングアンプ２１１と、第３のスイッチングアンプ２１２と、第１のローパスフィルタ２１３と、第２のローパスフィルタ２１４と、第３のローパスフィルタ２１５と、ＤＣ電源２１６と、信号出力端子２１７と、を備える。

信号入力端子２０２には、増幅対象の信号が入力される。リニアアンプ２０３は、信号入力端子２０２から入力された信号を増幅し、信号出力端子２１７へと出力する。電流検出器２０４は、リニアアンプ２０３が信号出力端子２１７へと出力した信号の電流値を検出して、検出結果に応じた電圧を有する信号を第１のヒステリシスコンパレータ２０５、第２のヒステリシスコンパレータ２０６、第３のヒステリシスコンパレータ２０７へ出力する。電流検出器２０４は、リニアアンプ２０３の出力信号の電流値が増加した場合には出力信号の電圧をそれに応じて高くし、電流値が減少した場合には出力信号の電圧をそれに応じて低くする。

第１のヒステリシスコンパレータ２０５は、入力された電流検出器２０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果を第１のスイッチングアンプ２１０に出力する。第２のヒステリシスコンパレータ２０６は、入力された電流検出器２０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果をインバータ２０８に出力する。第３のヒステリシスコンパレータ２０７は、入力された電流検出器２０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果をインバータ２０９に出力する。

インバータ２０８は、第２のヒステリシスコンパレータ２０６の出力を反転して、第２のスイッチングアンプ２１１に出力する。インバータ２０９は、第３のヒステリシスコンパレータ２０７の出力を反転して、第３のスイッチングアンプ２１２に出力する。

第１のスイッチングアンプ２１０には、第１のヒステリシスコンパレータ２０５からの出力が入力される。第１のスイッチングアンプ２１０は、その入力を増幅して第１のローパスフィルタ２１３に出力する。第２のスイッチングアンプ２１１には、インバータ２０８からの出力が入力される。第２のスイッチングアンプ２１１は、その入力を増幅して第２のローパスフィルタ２１４に出力する。第３のスイッチングアンプ２１２には、インバータ２０９からの出力が入力される。第３のスイッチングアンプ２１２は、その入力を増幅して第３のローパスフィルタ２１５に出力する。

以下、第１のスイッチングアンプ２１０、第２のスイッチングアンプ２１１及び第３のスイッチングアンプ２１２の詳細について説明する。

第１のスイッチングアンプ２１０は、ＮＭＯＳの駆動トランジスタ２１８とダイオード２１９を有する。駆動トランジスタ２１８は、ドレインがＤＣ電源２１６、ゲートが第１のヒステリシスコンパレータ２０５、ソースが第１のローパスフィルタ２１３及びダイオード２１９にそれぞれ接続されている。

ダイオード２１９は、アノードが接地され、カソードが駆動トランジスタ２１８のソース及び第１のローパスフィルタ２１３に接続されている。第１のスイッチングアンプ２１０は、以上の構成を有しているため、駆動トランジスタ２１８のゲートに閾値電圧以上の正の電圧が入力された場合、ＤＣ電源２１６（駆動トランジスタ２１８のドレイン側）からの電流が第１のローパスフィルタ２１３（駆動トランジスタ２１８のソース側）に流れる。

駆動トランジスタ２１８のゲートに所定の閾値電圧以上の電圧が入力された場合に第１のローパスフィルタ２１３に流れる電流の時間微分値は正になり、それ以外の場合は第１のローパスフィルタ２１３に流れる電流の時間微分値は負かゼロになる。つまり、駆動トランジスタ２１８のゲートに所定の閾値電圧以上の電圧が入力された場合に、第１のスイッチングアンプ２１０は出力電流を増やす。ここで第１のスイッチングアンプ２１０は、電流の吐き出しのみを実行する。なお、駆動トランジスタ２１８における所定の閾値電圧は、第１のヒステリシスコンパレータ２０５が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

第２のスイッチングアンプ２１１は、ＰＭＯＳの駆動トランジスタ２２０とＮＭＯＳの駆動トランジスタ２２１を有する。駆動トランジスタ２２０は、ソースがＤＣ電源２１６、ゲートがインバータ２０８、ドレインが第２のローパスフィルタ２１４及び駆動トランジスタ２２１のドレインにそれぞれ接続されている。

駆動トランジスタ２２１は、ドレインが駆動トランジスタ２２０のドレイン、ゲートがインバータ２０８にそれぞれ接続されており、ソースが接地されている。第２のスイッチングアンプ２１１は、以上の構成を有しているため、駆動トランジスタ２２０のゲートに閾値電圧以下の電圧が入力された場合、ＤＣ電源２１６（駆動トランジスタ２２０のソース側）からの電流が第２のローパスフィルタ２１４（駆動トランジスタ２２０のドレイン側）に流れる。ここで、駆動トランジスタ２２０のゲートに所定の閾値電圧以下の電圧が入力された場合に第２のローパスフィルタ２１４に流れる電流の時間微分値は正になり、駆動トランジスタ２２１のゲートに所定の閾値電圧以上の電圧が入力された場合に第２のローパスフィルタ２１４に流れる電流の時間微分値は負になる。ここで第２のスイッチングアンプ２１１は、電流の吐き出し及び吸い込みを実行する。また、駆動トランジスタ２２０、２２１が同時にドレインとソースの間をショートすることは無い。なお、駆動トランジスタ２２０及び２２１における所定の閾値電圧は、インバータ２０８が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

第３のスイッチングアンプ２１２は、ダイオード２２２とＮＭＯＳの駆動トランジスタ２２３とを有する。ダイオード２２２は、アノードが駆動トランジスタ２２３のドレイン及び第３のローパスフィルタ２１５、カソードがＤＣ電源２１６にそれぞれ接続されている。

駆動トランジスタ２２３は、ドレインがダイオード２２２のアノード及び第３のローパスフィルタ２１５、ゲートがインバータ２０９にそれぞれ接続され、ソースが接地されている。第３のスイッチングアンプ２１２は、以上の構成を有しているため、駆動トランジスタ２２３のゲートに閾値電圧以上の電圧が入力された場合、第３のローパスフィルタ２１５側から電流が駆動トランジスタ２２３を介してグランドに流れる。ここで、駆動トランジスタ２２３のゲートに所定の閾値電圧以上の電圧が入力された場合に第３のローパスフィルタ２１５に流れる電流の時間微分値は負になり、それ以外の場合は第３のローパスフィルタ２１５に流れる電流の時間微分値は正かゼロになる。ここで第３のスイッチングアンプ２１２は、電流の吸い込みのみを実行する。なお、駆動トランジスタ２２３における所定の閾値電圧は、インバータ２０９が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

なお、第１のヒステリシスコンパレータ２０５〜第３のスイッチングアンプ２１２は、電流検出器２０４が検出した電流値に応じて電流を出力する電流出力部として機能する。

図４に戻り、電源回路２０１の各部について説明を続ける。第１のローパスフィルタ２１３は、第１のスイッチングアンプ２１０の出力信号の高周波成分を減衰させ、信号出力端子２１７へと出力する。第２のローパスフィルタ２１４は、第２のスイッチングアンプ２１１の出力信号の高周波成分を減衰させ、信号出力端子２１７へと出力する。第３のローパスフィルタ２１５は、第３のスイッチングアンプ２１２の出力信号の高周波成分を減衰させ、信号出力端子２１７へと出力する。第１のローパスフィルタ２１３〜第３のローパスフィルタ２１５の出力は、途中の配線の接続部（合成部）において合成されて、信号出力端子２１７に出力される。

ＤＣ電源２１６は、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の共通の電源である。ＤＣ電源２１６は、駆動トランジスタ２１８のドレイン、駆動トランジスタ２２０のソース及びダイオード２２２のカソードに接続される。

信号出力端子２１７からは、リニアアンプ２０３の出力信号と、第１のローパスフィルタ２１３の出力信号と、第２のローパスフィルタ２１４の出力信号と、第３のローパスフィルタ２１５の出力信号と、が電流合成された信号が出力される。このとき、信号出力端子２１７から出力される信号の電圧波形は、信号入力端子２０２から入力される信号の電圧波形と相似である。

図５は、第１のヒステリシスコンパレータ２０５〜第３のヒステリシスコンパレータ２０７の入力電圧と出力電圧の関係の一例を示したグラフである。つまり、図５においては、各ヒステリシスコンパレータの閾値電圧の例が示されている。図５Ａでは、第１のヒステリシスコンパレータ２０５の閾値の一例が示され、図５Ｂでは、第２のヒステリシスコンパレータ２０６の閾値の一例が示され、図５Ｃでは、第３のヒステリシスコンパレータ２０７の閾値の一例が示されている。ここで図５の横軸は入力電圧の値を示しており、縦軸は出力電流の値を示している。

図５Ａの通り、第１のヒステリシスコンパレータ２０５には、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ１）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ１）がある。ここでＶ＿Ｈｉｇｈ１＞Ｖ＿Ｌｏｗ１であり、ヒステリシス幅Ｖ＿ｈｙｓ１はＶ＿ｈｙｓ１＝Ｖ＿Ｈｉｇｈ１−Ｖ＿Ｌｏｗ１である。第１のヒステリシスコンパレータ２０５の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ１以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ１未満になったときに第１のヒステリシスコンパレータ２０５の出力がＬｏｗに反転する。

ここでＶ＿Ｈｉｇｈ１は、リニアアンプ２０３が信号出力端子２１７へ出力した出力信号の電流値が第１の閾値Ｔｈ１である場合に電流検出器２０４が出力する電圧値である。電流値が第１の閾値Ｔｈ１以上である場合には、電流検出器２０４は、Ｖ＿Ｈｉｇｈ１以上の電圧値を有する出力信号を出力し、第１の閾値Ｔｈ１未満である場合には、Ｖ＿Ｈｉｇｈ１未満の電圧値を有する出力信号を出力する。

またＶ＿Ｌｏｗ１は、リニアアンプ２０３が信号出力端子２１７へ出力した出力信号の電流値が第２の閾値Ｔｈ２である場合に電流検出器２０４が出力する電圧値である。ここで、Ｔｈ２はＴｈ２＜Ｔｈ１である。電流値が第２の閾値Ｔｈ２以上である場合には、電流検出器２０４は、Ｖ＿Ｌｏｗ２以上の電圧値を有する出力信号を出力し、第２の閾値Ｔｈ２未満である場合には、Ｖ＿Ｌｏｗ２未満の電圧値を有する出力信号を出力する。

また、第１のヒステリシスコンパレータ２０５の閾値には、基準電圧（０Ｖ）からのオフセット電圧Ｖ＿ｏｆｆｓｅｔ１（＞０）が設定されている。Ｖ＿Ｈｉｇｈ１はＶ＿ｏｆｆｓｅｔ１＋（Ｖ＿ｈｙｓ１／２）であり、Ｖ＿Ｌｏｗ１はＶ＿ｏｆｆｓｅｔ１−（Ｖ＿ｈｙｓ１／２）である。

図５Ｂの通り、第２のヒステリシスコンパレータ２０６には、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ２）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ２）がある。ここでＶ＿Ｈｉｇｈ２＞Ｖ＿Ｌｏｗ２であり、ヒステリシス幅Ｖ＿ｈｙｓ２はＶ＿ｈｙｓ２＝Ｖ＿Ｈｉｇｈ２−Ｖ＿Ｌｏｗ２である。第２のヒステリシスコンパレータ２０６の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ２以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ２未満になったときに第２のヒステリシスコンパレータ２０６の出力がＬｏｗに反転する。

ここでＶ＿Ｈｉｇｈ２は、リニアアンプ２０３が信号出力端子２１７へ出力した出力信号の電流値が第３の閾値Ｔｈ３である場合に電流検出器２０４が出力する電圧値である。電流値が第３の閾値Ｔｈ３以上である場合には、電流検出器２０４は、Ｖ＿Ｈｉｇｈ２以上の電圧値を有する出力信号を出力し、第３の閾値Ｔｈ３未満である場合には、Ｖ＿Ｈｉｇｈ２未満の電圧値を有する出力信号を出力する。

またＶ＿Ｌｏｗ２は、リニアアンプ２０３が信号出力端子２１７へ出力した出力信号の電流値が第４の閾値Ｔｈ４である場合に電流検出器２０４が出力する電圧値である。ここで、Ｔｈ４はＴｈ４＜Ｔｈ３である。電流値が第４の閾値Ｔｈ４以上である場合には、電流検出器２０４は、Ｖ＿Ｌｏｗ２以上の電圧値を有する出力信号を出力し、第４の閾値Ｔｈ４未満である場合には、Ｖ＿Ｌｏｗ２未満の電圧値を有する出力信号を出力する。

なお、Ｖ＿Ｈｉｇｈ２はＶ＿ｈｙｓ２／２であり、Ｖ＿Ｌｏｗ２は−（Ｖ＿ｈｙｓ２／２）である。

図５Ｃの通り、第３のヒステリシスコンパレータ２０７には、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ３）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ３）がある。ここでＶ＿Ｈｉｇｈ３＞Ｖ＿Ｌｏｗ３であり、ヒステリシス幅Ｖ＿ｈｙｓ３はＶ＿ｈｙｓ３＝Ｖ＿Ｈｉｇｈ３−Ｖ＿Ｌｏｗ３である。第３のヒステリシスコンパレータ２０７の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ３以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ３未満になったときに第３のヒステリシスコンパレータ２０７の出力がＬｏｗに反転する。

ここでＶ＿Ｈｉｇｈ３は、リニアアンプ２０３が信号出力端子２１７へ出力した出力信号の電流値が第５の閾値Ｔｈ５である場合に電流検出器２０４が出力する電圧値である。電流値が第５の閾値Ｔｈ５以上である場合には、電流検出器２０４は、Ｖ＿Ｈｉｇｈ３以上の電圧値を有する出力信号を出力し、第５の閾値Ｔｈ５未満である場合には、Ｖ＿Ｈｉｇｈ３未満の電圧値を有する出力信号を出力する。

またＶ＿Ｌｏｗ３は、リニアアンプ２０３が信号出力端子２１７へ出力した出力信号の電流値が第６の閾値Ｔｈ６である場合に電流検出器２０４が出力する電圧値である。ここで、Ｔｈ６はＴｈ６＜Ｔｈ５である。電流値が第６の閾値Ｔｈ６以上である場合には、電流検出器２０４は、Ｖ＿Ｌｏｗ３以上の電圧値を有する出力信号を出力し、第６の閾値Ｔｈ６未満である場合には、Ｖ＿Ｌｏｗ３未満の電圧値を有する出力信号を出力する。

また、第３のヒステリシスコンパレータ２０７の閾値には、基準電圧（０Ｖ）からのオフセット電圧Ｖ＿ｏｆｆｓｅｔ３（＜０）が設定されている。Ｖ＿Ｈｉｇｈ３はＶ＿ｏｆｆｓｅｔ３＋（Ｖ＿ｈｙｓ３／２）であり、Ｖ＿Ｌｏｗ３はＶ＿ｏｆｆｓｅｔ３−（Ｖ＿ｈｙｓ３／２）である。

以上の図５Ａ〜図５Ｃの第１のヒステリシスコンパレータ２０５〜第３のヒステリシスコンパレータ２０７の閾値の設定において、第１のヒステリシスコンパレータ２０５〜第３のヒステリシスコンパレータ２０７の閾値は全てずらして（異なる値で）設定されている。具体的には、Ｖ＿Ｈｉｇｈ１＞Ｖ＿Ｈｉｇｈ２＞Ｖ＿Ｌｏｗ１＞Ｖ＿Ｈｉｇｈ３＞Ｖ＿Ｌｏｗ２＞Ｖ＿Ｌｏｗ３と設定されている。電流値の閾値においては、Ｔｈ１＞Ｔｈ３＞Ｔｈ２＞Ｔｈ５＞Ｔｈ４＞Ｔｈ６の関係がある。

ここで、Ｖ＿Ｌｏｗ１の値はＶ＿Ｈｉｇｈ３よりも大きな値である。即ち、第２の閾値Ｔｈ２は第５の閾値Ｔｈ５よりも大きな値である。このように設定すると、図４に示す電源回路２０１において、第１のスイッチングアンプ２１０が吐き出す電流の増加と、第３のスイッチングアンプ２１２が吸い込む電流の増加が同時に起こらなくなる。このため、第１のローパスフィルタ２１３、第３のローパスフィルタ２１５や第１のスイッチングアンプ２１０、第３のスイッチングアンプ２１２の寄生抵抗による電力損失が軽減できる。

ただし、電源回路２０１に繋ぐ負荷の大きさや信号入力端子２０２から入力する信号の周波数によっては、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２のスイッチング周期が短くなりすぎる場合がある。この場合には、Ｖ＿Ｌｏｗ１の値をＶ＿Ｈｉｇｈ３よりも小さな値とする（第２の閾値Ｔｈ２を第５の閾値Ｔｈ５よりも小さな値とする）ことが望ましい。

以上、図５に示した第１のヒステリシスコンパレータ２０５〜第３のヒステリシスコンパレータ２０７の閾値の設定に基づいて、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２は動作する。

第１のスイッチングアンプ２１０は、第１のローパスフィルタ２１３を介して信号出力端子２１７に電流の吐き出しのみを行う。この動作は、図４のように、第１のスイッチングアンプ２１０の電圧がＨｉｇｈである側（電源に接続された側のことであり、以降Ｈｉｇｈ側と記載）にスイッチである駆動トランジスタ２１８を設け、第１のスイッチングアンプ２１０の電圧がＬｏｗである側（グランドに接地された側であり、以降Ｌｏｗ側と記載）にダイオード２１９を設けることにより、簡単に実現することができる。

このとき、第１のスイッチングアンプ２１０のＨｉｇｈ側のスイッチ（駆動トランジスタ２１８）は、入力信号がＨｉｇｈの時はＤＣ電源２１６と出力ノード間がショートになり（接続され）、入力信号がＬｏｗの時はＤＣ電源２１６と出力ノード間がオープンになる（開放される）。

第２のスイッチングアンプ２１１は、第２のローパスフィルタ２１４を介して信号出力端子２１７に電流の吐き出し及び吸い込みを行う。この動作は、図４のように、第２のスイッチングアンプ２１１のＨｉｇｈ側にスイッチである駆動トランジスタ２２０を設け、第２のスイッチングアンプ２１１のＬｏｗ側に駆動トランジスタ２２１を設けることにより、簡単に実現することができる。

このとき、第２のスイッチングアンプ２１１のＨｉｇｈ側のスイッチ（駆動トランジスタ２２０）は、入力信号がＨｉｇｈの時はＤＣ電源２１６と出力ノード間がオープンになり、入力信号がＬｏｗの時はＤＣ電源２１６と出力ノード間がショートになる。つまり、駆動トランジスタ２２０は、第２のヒステリシスコンパレータ２０６からの出力信号がＨｉｇｈのときにＤＣ電源２１６と出力ノード間とをショートし、第２のヒステリシスコンパレータ２０６からの出力信号がＬｏｗのときにＤＣ電源２１６と出力ノード間をオープンにする。

第２のスイッチングアンプ２１１のＬｏｗ側のスイッチ（駆動トランジスタ２２１）は、入力信号がＨｉｇｈの時はグランドと出力ノード間がショートになり、入力信号がＬｏｗの時はグランドと出力ノード間がオープンになる。つまり、駆動トランジスタ２２１は、第２のヒステリシスコンパレータ２０６からの出力信号がＬｏｗのときにグランドと出力ノード間とをショートし、第２のヒステリシスコンパレータ２０６からの出力信号がＨｉｇｈのときにグランドと出力ノード間をオープンにする。

第３のスイッチングアンプ２１２は、第３のローパスフィルタ２１５を介して信号出力端子２１７に電流の吸い込みのみを行う。この動作は、図４のように、第３のスイッチングアンプ２１２のＬｏｗ側にスイッチである駆動トランジスタ２２３を設け、第３のスイッチングアンプ２１２のＨｉｇｈ側にダイオード２２２を設けることにより、簡単に実現することができる。

このとき、前述の通り、第３のスイッチングアンプ２１２のＬｏｗ側のスイッチ（駆動トランジスタ２２３）は、入力信号がＨｉｇｈのときはグランドと出力ノード間がショートになり、入力信号がＬｏｗのときはグランドと出力ノード間がオープンになる。つまり、駆動トランジスタ２２３は、第３のヒステリシスコンパレータ２０７からの出力信号がＬｏｗのときにグランドと出力ノード間とをショートし、第３のヒステリシスコンパレータ２０７からの出力信号がＨｉｇｈのときにグランドと出力ノード間をオープンにする。

図６Ａ〜図６Ｃは、電源回路の出力する信号の波形（電流値）をシミュレーションにより求めた結果を示したグラフである。特に図６Ａ及び図６Ｂは、それぞれ実施の形態２にかかる電源回路２０１と図１４における従来の電源回路９０３の動作を比較しているグラフである。図６Ａ〜図６Ｃの横軸は、電源回路が動作してからの時間を示し、縦軸は電流値を示している。なお図６Ａ〜図６Ｃでは、電源回路の動作開始から７０μｓ〜８０μｓの時間帯における電流値（アンペア）を計測している。

図６Ａは、電源回路２０１において、信号出力端子２１７から外部へ出力される信号の波形と、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２が出力する電流の合計値である信号の波形とを比較したグラフである。図６Ａにおける電流波形ＩＡは、信号出力端子２１７から外部へ出力される信号の波形を示し、電流波形ＩＢは、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２が出力する電流の合計値である信号の波形を示している。図６Ａにおいて電流波形ＩＡは点線で示され、電流波形ＩＢは実線で示されている。図６Ａにおいて、電流波形ＩＡの向きは、電源回路２０１から信号出力端子２１７を介して外部へ向かう方向を正と定義しており、電流波形ＩＢの向きは、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２から信号出力端子２１７へ向かう方向を正と定義している。

図６Ｂは、電源回路９０３において、電力供給端子９１２から外部へ出力される信号の波形と、スイッチングアンプ９１０が出力する電流の波形とを比較したグラフである。図６Ｂにおける電流波形ＩＡは、電源回路９０３から電力供給端子９１２を介して高周波電力増幅器９０４へ出力される全ての信号の波形を示す。電流波形ＩＣは、スイッチングアンプ９１０がインダクタ９１１と電力供給端子９１２を介して高周波電力増幅器９０４へ出力する電流の波形を示している（電流波形ＩＣには、電流検出抵抗９０８から電力供給端子９１２に出力される電流は含まれない。）。図６Ｂにおいて、電流波形ＩＡの向きは、電源回路９０３から高周波電力増幅器９０４へ向かう方向を正と定義しており、電流波形ＩＣの向きは、スイッチングアンプ９１０から電力供給端子９１２へ向かう方向を正と定義している。

なお、図６Ａにおける電流波形ＩＡと、図６Ｂにおける電流波形ＩＡとは同じ波形である。つまり、図６Ａにおける電流波形ＩＢと、図６Ｂにおける電流波形ＩＣとは、信号入力端子２０２、９０１から入力された同じ信号に基づいて、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２、スイッチングアンプ９１０がそれぞれ出力する電流を示している。

図６Ｃは、電源回路２０１において、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２がそれぞれ出力する電流の波形を示したグラフである。図６Ｃにおける電流波形ＩＤは、電源回路２０１において、第１のスイッチングアンプ２１０が出力する電流の波形を示している。電流波形ＩＥは、電源回路２０１において、第２のスイッチングアンプ２１１が出力する電流の波形を示している。電流波形ＩＦは、電源回路２０１において、第３のスイッチングアンプ２１２が出力する電流の波形を示している。図６Ｃにおいて、電流波形ＩＤ〜電流波形ＩＦの向きは、それぞれ第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２から信号出力端子２１７へ向かう方向を正と定義している。

なお、第２のスイッチングアンプ２１１において、入力信号がＬｏｗである場合には、図６Ｃにおいて電流波形ＩＥの傾きは負であるものの、第２のスイッチングアンプ２１１が出力する電流は正である。これは、ローパスフィルタ２１４はインダクタを有しており、第２のスイッチングアンプ２１１の入力信号がＬｏｗである場合にはそのインダクタに蓄積されるエネルギーに基づいて、駆動トランジスタ２２１が接続されているグランドから、ローパスフィルタ２１４に電流が流れこむためである。なお、第２のスイッチングアンプ２１１において、入力信号がＨｉｇｈである場合には、図６Ｃにおいて電流波形ＩＥの傾きは正になる。

ここで図６Ａの電流波形ＩＢと、図６Ｂの電流波形ＩＣとを比較すると、電流波形ＩＢの方が、電流波形ＩＣと比較して、電流波形ＩＡとの誤差が少ない（即ち一致度が高い）ことが分かる。従って、電源回路２０１のリニアアンプ２０３は、電源回路９０３のリニアアンプ９０６に比べて、出力電流が少なくてすむ。

なお、第１のローパスフィルタ２１３〜第３のローパスフィルタ２１５は、時定数（又はカットオフ周波数）を変更することができる。第１のローパスフィルタ２１３〜第３のローパスフィルタ２１５の時定数を大きくする（又はカットオフ周波数を低くする）ことにより、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２のスイッチング周期を長くすることができる。また、第1のヒステリシスコンパレータ２０５〜第３のヒステリシスコンパレータのヒステリシス幅Ｖ＿ｈｙｓ１〜Ｖ＿ｈｙｓ３を広くする（電圧幅を大きくする）ことにより、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２のスイッチング周期を長くすることができる。

また、電源回路２０１における第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の平均スイッチング周期は、従来の電源回路９０３におけるスイッチングアンプ９１０の平均スイッチング周期と、ほぼ同じか長くなるように定数設計されている。つまり、スイッチングアンプの線形性をスイッチング周期を短くせずに改善できる。従って、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の電力効率は、スイッチングアンプ９１０の電力効率と同等以上である。以上の特徴から、電源回路２０１は、従来の電源回路９０３に比べて、スイッチングアンプの効率を下げずに電力効率の悪いリニアアンプの出力電流を減らすことができるため、電源回路全体の電力効率を上げることができる。これにより、高い線形性、広い周波数帯域幅、大電力及び高い電力効率を両立する電源回路を構成することができる。

以上の効果は、電源回路２０１が図４に示す構成を備えることにより実現される。即ち、電源回路２０１は、入力信号を増幅するリニアアンプ２０３と、リニアアンプ２０３の出力信号の電流値を検出する電流検出器２０４と、電流検出器２０４が検出した電流値に応じて電流を出力する電流出力部と、電流出力部の出力信号の高周波成分を減衰させて出力する第１のローパスフィルタ２１３〜第３のローパスフィルタ２１５と、リニアアンプ２０３の出力と第１のローパスフィルタ２１３〜第３のローパスフィルタ２１５の出力とを合成した電力を出力する配線の接続部を備える。ここで電流出力部は、電流検出器２０４が検出した電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈの信号を出力し、電流値が第２の閾値Ｔｈ２未満になった場合にＬｏｗの信号を出力する第１のヒステリシスコンパレータ２０５と、電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈの信号を出力し、電流値が第４の閾値Ｔｈ４未満になった場合にＬｏｗの信号を出力する第２のヒステリシスコンパレータ２０６と、電流値が第５の閾値Ｔｈ５以上になった場合にＨｉｇｈの信号を出力し、電流値が第６の閾値Ｔｈ６未満になった場合にＬｏｗの信号を出力する第３のヒステリシスコンパレータ２０７を有する。さらに電流出力部は、電流の吐き出しのみを行い、第１のヒステリシスコンパレータ２０５からの出力信号がＨｉｇｈである場合に吐き出す電流を増加させる第１のスイッチングアンプ２１０と、電流の吐き出しと吸い込みの両方を行い、第２のヒステリシスコンパレータ２０６からの出力信号がＨｉｇｈである場合に吐き出す電流を増加させ、Ｌｏｗである場合に吐き出す電流を減少させる（電流値が負になった場合を吸い込みと定義する）第２のスイッチングアンプ２１１と、電流の吸い込みのみを行い、第３のヒステリシスコンパレータ２０７からの出力信号がＬｏｗである場合に吸い込む電流を増加させる第３のスイッチングアンプ２１２と、を少なくとも有する。

ここで、第１の閾値Ｔｈ１と第３の閾値Ｔｈ３にはＴｈ１＞Ｔｈ３の大小関係がある。これは、第２のスイッチングアンプ２１１の出力電流が、電源回路２０１から出力されるべき電流と比較して大幅に不足したとき（即ち、図６Ａの電流波形ＩＡと電流波形ＩＢの差にあたるリニアアンプ２０３が出力する電流が所定の閾値以上であるとき）のみ、第１のヒステリシスコンパレータ２０５がＨｉｇｈの信号を出力するようにするためである。この設定により、リニアアンプ２０３の出力電流の増加に追従して第１のスイッチングアンプ２１０は電流を吐き出して、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の出力電流の和（図６Ａの電流波形ＩＢ）と電源回路２０１から出力される電流（図６Ａの電流波形ＩＡ）との差を減少させるようにすることができる。これにより、リニアアンプ２０３の出力電流が軽減され、電力効率をより改善することができる。

また、第４の閾値Ｔｈ４と第６の閾値Ｔｈ６にはＴｈ４＞Ｔｈ６の大小関係がある。これは、第２のスイッチングアンプ２１１の出力電流が、電源回路２０１から出力されるべき電流と比較して大幅に過剰であるとき（即ち、図６Ａの電流波形ＩＡと電流波形ＩＢの差にあたるリニアアンプ２０３が出力する電流が所定の閾値未満であるとき）のみ、第３のヒステリシスコンパレータ２０７がＬｏｗの信号を出力するようにするためである。この設定により、リニアアンプ２０３の出力電流の減少に追従して第３のスイッチングアンプ２１２は電流を吸い込んで、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の出力電流の和（図６Ａの電流波形ＩＢ）と電源回路２０１から出力される電流（図６Ａの電流波形ＩＡ）との差を減少させるようにすることができる。これにより、リニアアンプ２０３の出力電流が軽減され、電力効率をより改善することができる。

また、第２の閾値Ｔｈ２は第５の閾値Ｔｈ５よりも大きな値である。このため、上述の通り、第１のローパスフィルタ２１３、第３のローパスフィルタ２１５や第１のスイッチングアンプ２１０、第３のスイッチングアンプ２１２の寄生抵抗による電力損失が軽減できる。

第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２は、上述した構成を有することにより、簡易に構成することができる。ただし第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の構成は、図４に示した通りに限られない。例えば、スイッチングアンプ内のスイッチは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタに限られない。

なお図４の電源回路２０１の回路図では、第１のスイッチングアンプ２１０〜第３のスイッチングアンプ２１２の電源は共通のＤＣ電源２１６であるが、それぞれのスイッチングアンプに個別のＤＣ電源が接続され、各ＤＣ電源から異なる電圧がそれぞれのスイッチングアンプに与えられていてもよい。

また、電源回路２０１は、図１の電源回路１０３と置き換えることで、ポーラ変調型電力増幅器の一部として使用できる。このとき、振幅信号入力端子１０２は信号入力端子２０２に相当し、電力供給端子１１１は信号出力端子２１７に相当する。このように電力増幅器を構成することにより、電力増幅器全体の電力効率を上げることができる。これにより、高い線形性、広い周波数帯域幅、大電力及び高い電力効率を両立する電力増幅器を構成することができる。

なお、実施の形態２における電流値の閾値の大小関係は、Ｔｈ１＞Ｔｈ３＞Ｔｈ２＞Ｔｈ５＞Ｔｈ４＞Ｔｈ６の関係だけでなくてもよい。例えば、Ｔｈ１＞Ｔｈ２＞Ｔｈ５＞Ｔｈ３＞Ｔｈ４＞Ｔｈ６でもよいし、Ｔｈ１＞Ｔｈ３＞Ｔｈ５＞Ｔｈ２＞Ｔｈ４＞Ｔｈ６でもよい。ただし、電流値の第１の閾値Ｔｈ１〜第６の閾値Ｔｈ６は、Ｔｈ１≠Ｔｈ３かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ４、又は、Ｔｈ１≠Ｔｈ５かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ３かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ５かつＴｈ２≠Ｔｈ４の少なくともいずれかを満たす必要がある。

実施の形態３
以下、図面を参照して本発明の実施の形態３について説明する。図７は、本発明の実施形態に係る電源回路３０１の構成例を示すブロック図である。

電源回路３０１は、信号入力端子３０２と、リニアアンプ３０３と、電流検出器３０４と、第１のヒステリシスコンパレータ３０５と、第２のヒステリシスコンパレータ３０６と、第３のヒステリシスコンパレータ３０７と、インバータ３０８、３０９及び３１０と、第１のスイッチングアンプ３１１と、第２のスイッチングアンプ３１２と、第１のローパスフィルタ３１３と、第２のローパスフィルタ３１４と、ＤＣ電源３１５と、信号出力端子３１６と、を備える。

信号入力端子３０２には、増幅対象の信号が入力される。リニアアンプ３０３は、信号入力端子３０２から入力された信号を増幅し、信号出力端子３１６へと出力する。電流検出器３０４は、リニアアンプ３０３が信号出力端子３１６へと出力した信号の電流値を検出して、第１のヒステリシスコンパレータ３０５、第２のヒステリシスコンパレータ３０６、第３のヒステリシスコンパレータ３０７へ出力する。信号入力端子３０２、リニアアンプ３０３、電流検出器３０４は、それぞれ図４における信号入力端子２０２、リニアアンプ２０３、電流検出器２０４に対応する。

第１のヒステリシスコンパレータ３０５は、入力された電流検出器３０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果をインバータ３０８に出力する。第２のヒステリシスコンパレータ３０６は、入力された電流検出器３０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果をインバータ３０９に出力する。第３のヒステリシスコンパレータ３０７は、入力された電流検出器３０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行して、判定結果をインバータ３１０に出力する。第１のヒステリシスコンパレータ３０５〜第３のヒステリシスコンパレータ３０７は、それぞれ図４における第１のヒステリシスコンパレータ２０５〜第３のヒステリシスコンパレータ２０７に対応する。

インバータ３０８は、第１のヒステリシスコンパレータ３０５の出力を反転して、第１のスイッチングアンプ３１１に出力する。インバータ３０９は、第２のヒステリシスコンパレータ３０６の出力を反転して、第２のスイッチングアンプ３１２に出力する。インバータ３１０は、第３のヒステリシスコンパレータ３０７の出力を反転して、第１のスイッチングアンプ３１１に出力する。インバータ３０９〜インバータ３１０は、それぞれ図４におけるインバータ２０８〜インバータ２０９に対応する。

第１のスイッチングアンプ３１１には、インバータ３０８及びインバータ３１０からの出力が制御信号として入力される。第１のスイッチングアンプ３１１は、その入力信号に基づいて、スイッチング信号を第１のローパスフィルタ３１３に出力する。第２のスイッチングアンプ３１２には、インバータ３０９からの出力が入力される。第２のスイッチングアンプ３１２は、その入力を増幅して第２のローパスフィルタ３１４に出力する。第１のスイッチングアンプ３１１は、図４における第１のスイッチングアンプ２１０及び第３のスイッチングアンプ２１２に対応し、第２のスイッチングアンプ３１２は、図４における第２のスイッチングアンプ２１１に対応する。

さらに言えば、図７の電源回路３０１の構成は、図４の電源回路２０１において、第１のスイッチングアンプ２１０の出力ノードと第３のスイッチングアンプ２１２の出力ノードを接続した構成である。このとき、図４の電源回路２０１の第１のローパスフィルタ２１３と第３のローパスフィルタ２１５は合成され、図７の第１のローパスフィルタ３１３となっている。

以下、第１のスイッチングアンプ３１１及び第２のスイッチングアンプ３１２の詳細について説明する。

第１のスイッチングアンプ３１１は、ＰＭＯＳの駆動トランジスタ３１７（Ｈｉｇｈ側スイッチ）、ＮＭＯＳの駆動トランジスタ３１８（Ｌｏｗ側スイッチ）、ダイオード３１９（Ｈｉｇｈ側ダイオード）及びダイオード３２０（Ｌｏｗ側ダイオード）を有する。駆動トランジスタ３１７、３１８、ダイオード３１９及び３２０はそれぞれ、図４の駆動トランジスタ２１８、２２３、ダイオード２２２及び２１９に対応する。

駆動トランジスタ３１７は、ソースがＤＣ電源３１５、ゲートがインバータ３０８、ドレインが第１のローパスフィルタ３１３、駆動トランジスタ３１８のドレイン、ダイオード３１９のアノード及びダイオード３２０のカソードにそれぞれ接続されている。換言すれば、駆動トランジスタ３１７は、ＤＣ電源３１５と第１のローパスフィルタ３１３へと繋がる出力ノードとの間に挿入されている。

ここで、駆動トランジスタ３１７のゲートに所定の閾値電圧未満の電圧が入力された場合に駆動トランジスタ３１７から第１のローパスフィルタ３１３に流れる電流の時間微分値は正になり、それ以外の場合は駆動トランジスタ３１７から第１のローパスフィルタ３１３に流れる電流値はゼロになる。つまり、駆動トランジスタ３１７のゲートに所定の閾値電圧未満の電圧が入力された場合に、第１のスイッチングアンプ３１１は出力電流を増やす。なお、駆動トランジスタ３１７における閾値電圧は、インバータ３０８が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

駆動トランジスタ３１８は、ドレインが第１のローパスフィルタ３１３、駆動トランジスタ３１７のドレイン、ダイオード３１９のアノード及びダイオード３２０のカソードに接続されている。また、駆動トランジスタ３１８のゲートはインバータ３１０に接続され、ソースは接地されている。換言すれば、駆動トランジスタ３１８は、第１のローパスフィルタ３１３へと繋がる出力ノードとグランドとの間に挿入されている。

ここで、駆動トランジスタ３１７、３１８は、それぞれ第１のスイッチングアンプ３１１の内部にあるＨｉｇｈ側スイッチとＬｏｗ側スイッチとしての役割を果たす。このスイッチのＯＮ及びＯＦＦは、第１のヒステリシスコンパレータ３０５の出力信号と第３のヒステリシスコンパレータ３０７の出力信号によって制御されている。駆動トランジスタ３１７は、第１のヒステリシスコンパレータ３０５の出力信号がＨｉｇｈの時はＯＮとなり、第１のヒステリシスコンパレータ３０５の出力信号がＬｏｗの時はＯＦＦとなる。駆動トランジスタ３１８は、第３のヒステリシスコンパレータ３０７の出力信号がＨｉｇｈの時はＯＦＦとなり、第３のヒステリシスコンパレータ３０７の出力信号がＬｏｗの時はＯＮとなる。

ここで、駆動トランジスタ３１８のゲートに所定の閾値電圧以上の電圧が入力された場合に駆動トランジスタ３１８から第３のローパスフィルタ３１３に流れる電流の時間微分値は負になり、それ以外の場合は駆動トランジスタ３１８から第３のローパスフィルタ３１３に流れる電流はゼロになる。つまり、駆動トランジスタ３１８のゲートに所定の閾値電圧以上の電圧が入力された場合に、第１のスイッチングアンプ３１１は出力電流を減らす。なお、駆動トランジスタ３１８における所定の閾値電圧は、インバータ３１０が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

ダイオード３１９は、アノードがダイオード３２０のカソード、駆動トランジスタ３１７及び３１８のドレインに接続され、カソードがＤＣ電源３１５に接続されている。換言すれば、ダイオード３１９は、駆動トランジスタ３１７と同様に、ＤＣ電源３１５と第１のローパスフィルタ３１３へと繋がる出力ノードとの間に挿入されている。

ダイオード３２０は、アノードが接地され、カソードが第１のローパスフィルタ３１３、ダイオード３１９のアノード、駆動トランジスタ３１７及び３１８のドレインに接続されている。換言すれば、ダイオード３２０は、駆動トランジスタ３１８と同様に、第１のローパスフィルタ３１３へと繋がる出力ノードとグランドとの間に挿入されている。ここで、ダイオード３１９は第１のスイッチングアンプ３１１の電圧がＨｉｇｈ側にあるダイオード（Ｈｉｇｈ側ダイオード）であり、ダイオード３２０は第１のスイッチングアンプ３１１の電圧がＬｏｗ側にあるダイオード（Ｌｏｗ側ダイオード）である。

第２のスイッチングアンプ３１２は、ＰＭＯＳの駆動トランジスタ３２１とＮＭＯＳの駆動トランジスタ３２２を有する。駆動トランジスタ３２１及び３２２はそれぞれ、図４の駆動トランジスタ２２０及び２２１に対応する。駆動トランジスタ３２１は、ソースがＤＣ電源３１５、ゲートがインバータ３０９、ドレインが第２のローパスフィルタ３１４及び駆動トランジスタ３２２のドレインにそれぞれ接続されている。

駆動トランジスタ３２２は、ドレインが駆動トランジスタ３２１のドレイン、ゲートがインバータ３０９にそれぞれ接続されており、ソースが接地されている。

また、駆動トランジスタ３２１のゲートに所定の閾値電圧以下の電圧が入力された場合に第２のローパスフィルタ３１４に流れる電流の時間微分値は正になり、駆動トランジスタ３２２のゲートに所定の閾値電圧以上の電圧が入力された場合に第２のローパスフィルタ３１４に流れる電流の時間微分値は負になる。ここで第２のスイッチングアンプ３１２は、電流の吐き出し及び吸い込みを実行する。また、駆動トランジスタ３２１、３２２が同時にドレインとソースの間をショートすることは無い。なお、駆動トランジスタ３２１及び３２２における所定の閾値電圧は、インバータ３０９が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

第１のローパスフィルタ３１３は、第１のスイッチングアンプ３１１の出力信号から高周波成分を取り除き、信号出力端子３１６へと出力する。第２のローパスフィルタ３１４は、第２のスイッチングアンプ３１２の出力信号から高周波成分を取り除き、信号出力端子３１６へと出力する。第１のローパスフィルタ３１３、第２のローパスフィルタ３１４は、それぞれ図４における第１のローパスフィルタ２１３及び第３のローパスフィルタ２１５、第２のローパスフィルタ２１４に対応する。

なお、第１のローパスフィルタ３１３と第２のローパスフィルタ３１４は、時定数（又はカットオフ周波数）を変更することができる。第１のローパスフィルタ３１３と第２のローパスフィルタ３１４の時定数を大きくする（又はカットオフ周波数を低くする）ことにより、第１のローパスフィルタ３１３と第２のローパスフィルタ３１４のスイッチング周期を長くすることができる。実施の形態３における電源回路３０１では、第１のスイッチングアンプ３１１および第２のスイッチングアンプ３１２の平均スイッチング周期は、従来の電源回路９０３におけるスイッチングアンプ９１０の平均スイッチング周期と、ほぼ同じか長くなるように定数設計されている。

ＤＣ電源３１５は、第１のスイッチングアンプ３１１〜第２のスイッチングアンプ３１２の共通の電源である。ＤＣ電源３１５は、駆動トランジスタ３１７のソース、ダイオード３１９のカソード及び駆動トランジスタ３２１のソースに接続される。ＤＣ電源３１５は、図４におけるＤＣ電源２１６に対応する。

信号出力端子３１６からは、リニアアンプ３０３の出力信号と、第１のローパスフィルタ３１３の出力信号と、第２のローパスフィルタ３１４の出力信号と、が電流合成された信号が出力される。このとき、信号出力端子３１６から出力される信号の電圧波形は、信号入力端子３０２から入力される信号の電圧波形と相似である。信号出力端子３１６は、図４における信号出力端子２１７に対応する。

第１のヒステリシスコンパレータ３０５〜第３のヒステリシスコンパレータ３０７の入力電圧と出力電圧の関係は、図５Ａ〜図５Ｃに示した通りである。つまり、各ヒステリシスコンパレータの閾値電圧の例が図５Ａ〜図５Ｃに示されている。図５Ａでは、第１のヒステリシスコンパレータ３０５の閾値の一例が示され、図５Ｂでは、第２のヒステリシスコンパレータ３０６の閾値の一例が示され、図５Ｃでは、第３のヒステリシスコンパレータ３０７の閾値の一例が示されている。

第１のヒステリシスコンパレータ３０５には、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ１）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ１）がある。ここでＶ＿Ｈｉｇｈ１＞Ｖ＿Ｌｏｗ１である。

図５Ａの通り、第１のヒステリシスコンパレータ３０５の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ１以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ１未満になったときに第１のヒステリシスコンパレータ３０５の出力がＬｏｗに反転する。

第２のヒステリシスコンパレータ３０６には、直前の出力状態を保持する機能があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ２）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ２）がある。ここでＶ＿Ｈｉｇｈ２＞Ｖ＿Ｌｏｗ２である。

図５Ｂの通り、第２のヒステリシスコンパレータ３０６の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ２以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ２未満になったときに第２のヒステリシスコンパレータ３０６の出力がＬｏｗに反転する。

第３のヒステリシスコンパレータ３０７には、直前の出力状態を保持する機能があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿Ｈｉｇｈ３）とＬｏｗ側閾値（Ｖ＿Ｌｏｗ３）がある。ここでＶ＿Ｈｉｇｈ３＞Ｖ＿Ｌｏｗ３である。

図５Ｃの通り、第３のヒステリシスコンパレータ３０７の直前の出力がＬｏｗの場合は、入力信号がＶ＿Ｈｉｇｈ３以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿Ｌｏｗ３未満になったときに第３のヒステリシスコンパレータ３０７の出力がＬｏｗに反転する。

ここで、Ｖ＿Ｈｉｇｈ１はＶ＿Ｈｉｇｈ２よりも大きく、Ｖ＿Ｌｏｗ２はＶ＿Ｌｏｗ３よりも大きい値である。

さらに、図５Ａ〜図５Ｃの第１のヒステリシスコンパレータ３０５〜第３のヒステリシスコンパレータ３０７の閾値の設定において、Ｖ＿Ｌｏｗ１の値はＶ＿Ｈｉｇｈ３よりも大きな値である。このように設定すると、図７に示す電源回路３０１において、駆動トランジスタ３１７が吐き出す電流の増加と、駆動トランジスタ３１８が吸い込む電流の増加が同時に起こらなくなる。つまり、以上の設定により、第１のスイッチングアンプ３１１におけるＨｉｇｈ側スイッチとＬｏｗ側スイッチとが同時にＯＮになることを防ぐ。この効果は実施の形態２に記載した通りである。

以上、図５に示した第１のヒステリシスコンパレータ３０５〜第３のヒステリシスコンパレータ３０７の閾値の設定に基づいて、第１のスイッチングアンプ３１１及び第２のスイッチングアンプ３１２は動作する。電源回路３０１が出力する信号の波形（電流値）を示したグラフは図６Ａの第３の電流波形ＩＢの通りである。グラフの詳細な説明は実施の形態２と同様であるため、説明を省略する。

実施の形態２にて前述の通り、図６Ａの電流波形ＩＢの方が、図６Ｂの電流波形ＩＣと比較して、電流波形ＩＡとの誤差が少ない（即ち一致度が高い）ことが分かる。従って、電源回路３０１のリニアアンプ３０３は、電源回路９０３のリニアアンプ９０６に比べて、出力電流が少ない。

また、電源回路３０１における第１のスイッチングアンプ３１１及び第２のスイッチングアンプ３１２の平均スイッチング周期は、従来の電源回路９０３におけるスイッチングアンプ９１０の平均スイッチング周期と、ほぼ同じか長くなるように定数設計されている。従って、第１のスイッチングアンプ３１１及び第２のスイッチングアンプ３１２の電力効率は、スイッチングアンプ９１０の電力効率と同等以上である。以上の特徴から、電源回路３０１は、従来の電源回路９０３に比べて、電力効率が高くなる。

さらに、電源回路３０１特有の効果として、実施の形態２の電源回路２０１に比較し、必要なローパスフィルタを削減できるということが挙げられる。これにより、電源回路の小型化に寄与することができる。

その他、実施の形態３に記載した電源回路３０１は、実施の形態２に記載した電源回路２０１と同様の効果を奏する。

なお図７の電源回路３０１の回路図では、第１のスイッチングアンプ３１１及び第２のスイッチングアンプ３１２の電源は共通のＤＣ電源３１５であるが、それぞれのスイッチングアンプに個別のＤＣ電源が接続され、各ＤＣ電源から異なる電圧がそれぞれのスイッチングアンプに与えられていてもよい。

また、電源回路３０１は、図１の電源回路１０３と置き換えることで、ポーラ変調型電力増幅器の一部として使用できる。このとき、振幅信号入力端子１０２は信号入力端子３０２に相当し、電力供給端子１１１は信号出力端子３１６に相当する。

実施の形態４
以下、図面を参照して本発明の実施の形態４について説明する。図８は、実施の形態４に係る電源回路４０１の構成例を示すブロック図である。

電源回路４０１は、信号入力端子４０２と、リニアアンプ４０３と、電流検出器４０４と、並列にＮ個並べられたヒステリシスコンパレータ４０５−１〜４０５−Ｎと、並列にＮ−Ｍ＋１個並べられたインバータ４０６−Ｍ〜４０６−Ｎと、並列にＮ個並べられたスイッチングアンプ４０７−１〜４０７−Ｎと、インダクタ（ローパスフィルタ）４０８−１〜４０８−Ｎと、ＤＣ電源４０９と、信号出力端子４１０と、を備える。なおＮは２以上の整数であり、Ｍは１以上Ｎ以下の整数である。この詳細については後述する。

電源回路４０１において、ヒステリシスコンパレータ４０５−１〜４０５−Ｎと、スイッチングアンプ４０７−１〜４０７−Ｎと、インダクタ４０８−１〜４０８−Ｎとは、並列に動作している。以降の電源回路４０１の各部の説明においては、ヒステリシスコンパレータ、スイッチングアンプ及びローパスフィルタの第Ｋ列目（以降、断りがない限り、Ｋは１≦Ｋ≦Ｎの整数）の回路ブロックについて説明する。ここでＮ個の全ての回路ブロックは同等の機能ブロックを有している。ただし、ヒステリシスコンパレータ４０５−１〜４０５−Ｎと、インダクタ４０８−１〜４０８−Ｎのパラメータは個々に違う値として設定される。また、スイッチングアンプ４０７−１〜４０７−Ｎは内部構造が１種類ではない。この詳細については後述する。

信号入力端子４０２には、増幅対象の信号が入力される。リニアアンプ４０３は、信号入力端子４０２から入力された信号を増幅し、信号出力端子４１０へと出力する。電流検出器４０４は、リニアアンプ４０３が信号出力端子４１０へと出力した信号の電流値を検出して、ヒステリシスコンパレータ４０５−１〜４０５−Ｎへ出力する。信号入力端子４０２、リニアアンプ４０３、電流検出器４０４は、それぞれ図４における信号入力端子２０２、リニアアンプ２０３、電流検出器２０４に対応する。

ヒステリシスコンパレータ４０５−Ｋは、入力された電流検出器４０４からの出力信号のＨｉｇｈ−Ｌｏｗ判定を実行する。１≦Ｋ≦Ｍ−１であれば、ヒステリシスコンパレータ４０５−Ｋは、判定を実行した結果をスイッチングアンプ４０７−Ｋに出力する。Ｍ≦Ｋ≦Ｎであれば、ヒステリシスコンパレータ４０５−Ｋは、判定を実行した結果をインバータ４０６−Ｋに出力する。

インバータ４０６−Ｋ（Ｍ≦Ｋ≦Ｎ）は、入力信号の論理レベルを反転して、スイッチングアンプ４０７−Ｋに出力する。

スイッチングアンプ４０７−Ｋには、ヒステリシスコンパレータ４０５−Ｋからの出力（１≦Ｋ≦Ｍ−１のとき）またはインバータ４０６−Ｋからの出力（Ｍ≦Ｋ≦Ｎのとき）が入力される。スイッチングアンプ４０７−Ｋは、その入力を増幅してインダクタ４０８−Ｋに出力する。

以下、ヒステリシスコンパレータ４０５−Ｋの詳細について説明する。ヒステリシスコンパレータ４０５−Ｋには、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿ＨｉｇｈＫ）とＬｏｗ側閾値（Ｖ＿ＬｏｗＫ）がある。ここでＶ＿ＨｉｇｈＫ＞Ｖ＿ＬｏｗＫである。

ヒステリシスコンパレータ４０５−Ｋの直前の出力がＬｏｗの場合は、入力信号がＶ＿ＨｉｇｈＫ以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿ＬｏｗＫ未満になったときにヒステリシスコンパレータ４０５−Ｋの出力がＬｏｗに反転する。

さらに、電源回路４０１の設計においては、ある共通の整数Ｍ（１≦Ｍ≦Ｎ）が予め設定される。Ｎ個のヒステリシスコンパレータ４０５−１〜４０５−Ｎのうち、Ｍ個のヒステリシスコンパレータ４０５−１〜４０５−Ｍにおいては、Ｍ番目のヒステリシスコンパレータにおける閾値Ｖ＿ＨｉｇｈＭは、他のヒステリシスコンパレータの閾値Ｖ＿Ｈｉｇｈ１〜Ｖ＿Ｈｉｇｈ（Ｍ−１）よりも小さい。また、Ｎ個のヒステリシスコンパレータ４０５−１〜４０５−Ｎのうち、Ｎ−Ｍ＋１個のヒステリシスコンパレータ４０５−Ｍ〜４０５−Ｎにおいては、Ｍ番目のヒステリシスコンパレータにおける閾値Ｖ＿ＬｏｗＭは、他のヒステリシスコンパレータにおける閾値Ｖ＿Ｌｏｗ（Ｍ＋１）〜Ｖ＿ＬｏｗＮよりも大きい。

また、ヒステリシスコンパレータ４０５−１〜４０５−Ｎの閾値は、Ｋが１以上Ｍ以下の条件においては、全てのＨｉｇｈ側閾値Ｖ＿ＨｉｇｈＫが異なる値を持つことが望ましい。さらに、ＫがＭ以上Ｎ以下の条件においては、全てのＬｏｗ側閾値Ｖ＿ＬｏｗＫが異なる値を持つことが望ましい。

Ｎ個のスイッチングアンプ４０７−１〜４０７−Ｎのうち、Ｍ−１個のスイッチングアンプ４０７−１〜４０７−（Ｍ−１）は、インダクタ４０８−１〜４０８−（Ｍ−１）を介して信号出力端子４１０に電流吐出しのみを実行する。このスイッチングアンプの具体的な構成例が、図８にスイッチングアンプ４０７−１の構成として記載されている。なおスイッチングアンプ４０７−１〜４０７−（Ｍ−１）は、図４の第１のスイッチングアンプ２１０に対応する。

スイッチングアンプ４０７−１は、ＮＭＯＳの駆動トランジスタ４１１とダイオード４１２を有する。駆動トランジスタ４１１は、ドレインがＤＣ電源４０９、ゲートがヒステリシスコンパレータ４０５−１、ソースがインダクタ４０８−１及びダイオード４１２にそれぞれ接続されている。ダイオード４１２は、アノードが接地され、カソードが駆動トランジスタ４１１のソース及びスイッチングアンプ４０７−１の出力（つまりインダクタ４０８−１の入力）と同じノードに接続されている。このように、スイッチングアンプ４０７−１のＨｉｇｈ側にスイッチである駆動トランジスタ４１１を設け、スイッチングアンプ４０７−１のＬｏｗ側にダイオード４１２を設けることにより、スイッチングアンプ４０７−１が電流の吐き出しのみを行うようにすることを簡単に実現することができる。ここで、スイッチングアンプ４０７−１におけるＨｉｇｈ側のスイッチ（駆動トランジスタ４１１）は、入力信号がＨｉｇｈの時はＤＣ電源４０９と出力ノード間がショートになり、入力信号がＬｏｗの時はＤＣ電源４０９と出力ノード間がオープンになる。スイッチングアンプ４０７−２〜４０７−（Ｍ−１）も、スイッチングアンプ４０７−１と同様の構成を有する。なお駆動トランジスタ４１１、ダイオード４１２は、それぞれ図４の駆動トランジスタ２１８、ダイオード２１９に対応する。

ここで、駆動トランジスタ４１１のゲートに所定の閾値電圧以上の電圧が入力された場合にインダクタ４０８−１に流れる電流の時間微分値は正になり、それ以外の場合はインダクタ４０８−１に流れる電流の時間微分値は負かゼロになる。つまり、駆動トランジスタ４１１のゲートに所定の閾値電圧以上の電圧が入力された場合に、スイッチングアンプ４０７−１は出力電流を増やす。なお、駆動トランジスタ４１１における所定の閾値電圧は、ヒステリシスコンパレータ４０５−１が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

一方で、Ｎ個のスイッチングアンプ４０７−１〜４０７−Ｎのうち、Ｎ−Ｍ個のスイッチングアンプ４０７−（Ｍ＋１）〜４０７−Ｎは、電流吸い込みのみを実行する。このスイッチングアンプの具体的な構成例が、図８にスイッチングアンプ４０７−Ｎの構成として記載されている。なおスイッチングアンプ４０７−（Ｍ＋１）〜４０７−Ｎは、図４の第３のスイッチングアンプ２１２に対応する。

スイッチングアンプ４０７−Ｎは、ダイオード４１５とＮＭＯＳの駆動トランジスタ４１６とを有する。ダイオード４１５は、アノードが駆動トランジスタ４１６のドレイン及びスイッチングアンプ４０７−Ｎの出力（つまりインダクタ４０８−Ｎの入力）と同じノードに接続され、カソードがＤＣ電源４０９にそれぞれ接続されている。

駆動トランジスタ４１６は、ドレインがダイオード４１５のアノード及びインダクタ４０８−Ｎ、ゲートがインバータ４０６−Ｎにそれぞれ接続され、ソースが接地されている。このように、スイッチングアンプ４０７−ＮのＬｏｗ側にスイッチである駆動トランジスタ４１６を設け、スイッチングアンプ４０７−ＮのＨｉｇｈ側にダイオード４１５を設けることにより、スイッチングアンプ４０７−Ｎが電流の吸い込みのみを行うようにすることを簡単に実現することができる。ここで、スイッチングアンプ４０７−ＮにおけるＬｏｗ側のスイッチ（駆動トランジスタ４１６）は、入力信号がＬｏｗの時はグランドと出力ノード間がオープンになり、入力信号がＨｉｇｈの時はグランドと出力ノード間がショートになる。つまり、スイッチングアンプ４０７−ＮにおけるＬｏｗ側のスイッチは、ヒステリシスコンパレータ４０５−Ｎの出力信号がＨｉｇｈの時はグランドと出力ノード間がオープンになり、入力信号がＬｏｗの時はグランドと出力ノード間がショートになる。

ここで、駆動トランジスタ４１６のゲートに所定の閾値電圧以上の電圧が入力された場合にインダクタ４０８−Ｎに流れる電流の時間微分値は負になり、それ以外の場合はインダクタ４０８−Ｎに流れる電流の時間微分値は正かゼロになる。なお、駆動トランジスタ４１６における所定の閾値電圧は、インバータ４０６−Ｎが出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

スイッチングアンプ４０７−（Ｍ＋１）〜４０７−（Ｎ−１）も、スイッチングアンプ４０７−Ｎと同様の構成を有する。なおダイオード４１５、駆動トランジスタ４１６は、それぞれ図４のダイオード２２２、駆動トランジスタ２２３に対応する。

スイッチングアンプ４０７−Ｍは、ＰＭＯＳの駆動トランジスタ４１３とＮＭＯＳの駆動トランジスタ４１４を有する。駆動トランジスタ４１３は、ソースがＤＣ電源４０９、ゲートがインバータ４０６−Ｍ、ドレインがインダクタ４０８−Ｍ及び駆動トランジスタ４１４のドレインにそれぞれ接続されている。なおスイッチングアンプ４０７−Ｍは、図４の第２のスイッチングアンプ２１１に対応する。

駆動トランジスタ４１４は、ドレインが駆動トランジスタ４１３のドレイン、ゲートがインバータ４０６−Ｍにそれぞれ接続されており、ソースが接地されている。なお駆動トランジスタ４１３、４１４は、それぞれ図４の駆動トランジスタ２２０、２２１に対応する。

スイッチングアンプ４０７−Ｍは、以上の構成を有しているため、駆動トランジスタ４１３のゲートに閾値電圧未満の電圧が入力された場合、ＤＣ電源４０９（駆動トランジスタ４１３のソース側）からの電流がインダクタ４０８−Ｍに流れる。つまり、駆動トランジスタ４１３のゲートに所定の閾値電圧以下の電圧が入力された場合にインダクタ４０８−Ｍに流れる電流の時間微分値は正になり、駆動トランジスタ４１４のゲートに所定の閾値電圧以上の電圧が入力された場合にインダクタ４０８−Ｍに流れる電流の時間微分値は負になる。また、駆動トランジスタ４１３、４１４が同時にドレインとソースの間をショートすることは無い。なお、駆動トランジスタ４１３及び４１４における所定の閾値電圧は、インバータ４０６−Ｍが出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

スイッチングアンプ４０７−Ｍは、インダクタ４０８−Ｍを介して信号出力端子４１０に電流の吐き出し及び吸い込みを行う。この動作は、図８のように、スイッチングアンプ４０７−ＭのＨｉｇｈ側にスイッチである駆動トランジスタ４１３を設け、スイッチングアンプ４０７−ＭのＬｏｗ側に駆動トランジスタ４１４を設けることにより、簡単に実現することができる。

このとき、スイッチングアンプ４０７−ＭのＨｉｇｈ側のスイッチ（駆動トランジスタ４１３）は、入力信号がＨｉｇｈの時はＤＣ電源４０９と出力ノード間がオープンになり、入力信号がＬｏｗの時はＤＣ電源４０９と出力ノード間がショートになる。つまり、駆動トランジスタ４１３は、ヒステリシスコンパレータ４０５−Ｍからの出力信号がＨｉｇｈのときにＤＣ電源４０９と出力ノード間とをショートし、ヒステリシスコンパレータ４０５−Ｍからの出力信号がＬｏｗのときにＤＣ電源４０９と出力ノード間をオープンにする。

スイッチングアンプ４０７−ＭのＬｏｗ側のスイッチ（駆動トランジスタ４１４）は、入力信号がＨｉｇｈの時はグランドと出力ノード間がショートになり、入力信号がＬｏｗの時はグランドと出力ノード間がオープンになる。つまり、駆動トランジスタ４１４は、ヒステリシスコンパレータ４０５−Ｍからの出力信号がＬｏｗのときにグランドと出力ノード間とをショートし、ヒステリシスコンパレータ４０５−Ｍからの出力信号がＨｉｇｈのときにグランドと出力ノード間をオープンにする。

インダクタ４０８−Ｋは、スイッチングアンプ４０７−Ｋの出力信号から高周波成分を取り除き、信号出力端子４１０へと出力する。なおインダクタ４０８−Ｋは、図４のローパスフィルタ２１３〜２１５に対応する。なお、インダクタ４０８−Ｋは、時定数（又はカットオフ周波数）を変更することができる。インダクタ４０８−Ｋの時定数を大きくする（又はカットオフ周波数を低くする）ことにより、インダクタ４０８−Ｋのスイッチング周期を長くすることができる。実施の形態４における電源回路４０１では、インダクタ４０８−Ｋの平均スイッチング周期は、従来の電源回路９０３におけるスイッチングアンプ９１０の平均スイッチング周期と、ほぼ同じか長くなるように定数設計されている。

ＤＣ電源４０９は、並列にＮ個並べられたスイッチングアンプ４０７−１〜４０７−Ｎの共通の電源である。ＤＣ電源４０９は、駆動トランジスタ４１１のドレイン、駆動トランジスタ４１３のソース及びダイオード４１５のカソードに接続される。なおＤＣ電源４０９は、図４のＤＣ電源２１６に対応する。

信号出力端子４１０からは、リニアアンプ４０３の出力信号と、並列にＮ個並べられたインダクタ４０８−１〜４０８−Ｎの出力信号と、が電流合成された信号が出力される。このとき、信号出力端子４１０から出力される信号の電圧波形は、信号入力端子４０２から入力される信号の電圧波形と相似である。なお信号出力端子４１０は、図４の信号出力端子２１７に対応する。

なお、以上に示したヒステリシスコンパレータ４０５−Ｐ（Ｐは１≦Ｐ＜Ｍの整数）とヒステリシスコンパレータ４０５−Ｑ（ＱはＭ＜Ｐ≦Ｎの整数）の閾値の設定は、全ての組み合わせのＰ、Ｑに対して、Ｖ＿ＬｏｗＰの値をＶ＿ＨｉｇｈＱよりも大きな値とすることが考えられる。このように設定すると、全てのＰ、Ｑの組み合わせにおいて、スイッチングアンプ４０７−Ｐが吐き出す電流の増加と、スイッチングアンプ４０７−Ｑが吸い込む電流の増加が同時に起こらなくなる。このため、余計な電流が流れなくなり、スイッチングアンプ４０７−１〜４０７−Ｎとインダクタ４０８−１〜４０８−Ｎの寄生抵抗による電力損失が軽減できる。

ただし、電源回路４０１に繋ぐ負荷の大きさや信号入力端子４０２から入力する信号の周波数によっては、スイッチングアンプ４０７−１〜４０７−Ｎのスイッチング周期が短くなりすぎる場合があるため、この閾値設定は必ずしも行われるとは限らない。これは、ヒステリシスコンパレータ４０５−Ｋ（１≦Ｋ≦Ｎ）のヒステリシス幅（Ｖ＿ＨｉｇｈＫ-Ｖ＿ＬｏｗＫ）の値が、小さくなるとスイッチングアンプ４０７−Ｋのスイッチング周期が短くなり、大きくなるとスイッチングアンプ４０７−Ｋのスイッチング周期が長くなるためである。

以上の特徴から、電源回路４０１は、従来の電源回路９０３に比べて、スイッチングアンプの効率を下げずに電力効率の悪いリニアアンプの出力電流を減らすことができるため、実施の形態２と同様、電源回路全体の電力効率を上げることができる。これにより、高い線形性、広い周波数帯域幅、大電力及び高い電力効率を両立する電源回路を構成することができる。

さらに、実施の形態４にかかる電源回路４０１は、スイッチングアンプ４０７を４個以上備える構成にもできる。この場合、実施の形態２にかかる電源回路２０１と比較して、より広い周波数帯域幅を有する電源回路を構成することができる。

このような電源回路は、実施の形態２の電源回路と比較して、ヒステリシスコンパレータ及びスイッチングアンプを少なくとも１個さらに備えることにより実現できる。ここで新たに設けられたヒステリシスコンパレータは、例えば電流検出器が検出した電流値が第７の閾値Ｔｈ７以上になった場合にＨｉｇｈの信号を出力し、電流値が第８の閾値Ｔｈ８未満になった場合にＬｏｗの信号を出力する。新たに設けられたスイッチングアンプは、そのヒステリシスコンパレータからの出力信号がＨｉｇｈである場合に増幅した電流を吐き出す。

あるいは、新たに設けられたヒステリシスコンパレータは、電流検出器が検出した電流値が第９の閾値Ｔｈ９以上になった場合にＨｉｇｈの信号を出力し、電流値が第１０の閾値Ｔｈ１０未満になった場合にＬｏｗの信号を出力してもよい。ここで新たに設けられたスイッチングアンプは、そのヒステリシスコンパレータからの出力信号がＬｏｗである場合に増幅した電流を吸い込む。このように電源回路においてヒステリシスコンパレータ及びスイッチングアンプを１組以上新たに設けることにより、より広い周波数帯域幅を有する電源回路を構成することができる。

同様に、Ｈｉｇｈ側の閾値及びＬｏｗ側の閾値が設定されたヒステリシスコンパレータと、ヒステリシスコンパレータの出力がＨｉｇｈであれば電流の吐き出しを行い、Ｌｏｗであれば吸い込みを行うスイッチングアンプが、電源回路にさらに設けられていてもよい。

その他の実施の形態４における電源回路４０１の効果は、実施の形態２における電源回路２０１の効果と同様であるため、説明を省略する。

なお図８の電源回路４０１の回路図では、スイッチングアンプ４０７−１〜４０７−Ｎの電源は共通のＤＣ電源４０９であるが、それぞれのスイッチングアンプに個別のＤＣ電源が接続され、各ＤＣ電源から異なる電圧がそれぞれのスイッチングアンプに与えられていてもよい。

電源回路４０１において、Ｎ＝２のとき、Ｍは１でも２でもよい。あるいは、Ｎ＝２のとき、電源回路４０１は、ヒステリシスコンパレータ、インバータ、スイッチングアンプ及びインダクタとして、ヒステリシスコンパレータ４０５−１及び４０５−Ｎ、インバータ４０６−Ｎ、スイッチングアンプ４０７−１及び４０７−Ｎ、インダクタ４０８−１及び４０８−Ｎを備えてもよい（他の構成要素については上述と同様に電源回路４０１に備えられている。）。このとき、ヒステリシスコンパレータ４０５−１及び４０５−Ｎは実施の形態１における第１のヒステリシスコンパレータ１１２及び第２のヒステリシスコンパレータ１１３に対応し、インバータ４０６−Ｎは実施の形態１におけるインバータ１１４に対応し、スイッチングアンプ４０７−１及び４０７−Ｎは実施の形態１における第１のスイッチングアンプ１１５及び第２のスイッチングアンプ１１６に対応する。このときのヒステリシスコンパレータ４０５−１及び４０５−Ｎにおける入力電圧の閾値の大小関係と、スイッチングアンプ４０７−１及び４０７−Ｎの駆動トランジスタにおける入力電圧の閾値については、実施の形態１において説明した通りである。

また電源回路４０１において、Ｎ＝３のとき、Ｍは１、２、３のいずれの値でもよい。例えばＭ＝２の場合において、ヒステリシスコンパレータ４０５−１、４０５−Ｍ及び４０５−Ｎにおける入力電圧の閾値の大小関係と、スイッチングアンプ４０７−１、４０７−Ｍ及び４０７−Ｎにおける入力電圧の閾値については、実施の形態２において説明した通りである。

また、電源回路４０１は、図１の電源回路１０３と置き換えることで、ポーラ変調型電力増幅器の一部として使用できる。このとき、振幅信号入力端子１０２は信号入力端子４０２に相当し、電力供給端子１１１は信号出力端子４１０に相当する。

実施の形態５
以下、図面を参照して本発明の実施の形態５について説明する。図９は、本発明の実施形態に係る電源回路５０１の構成例を示すブロック図である。電源回路５０１は、信号入力端子５０２と、遅延器５０３と、デジタル変調器５０４と、増幅回路ブロック５０５と、信号出力端子５１２と、を備える。なお、実施の形態４と同様の説明については適宜省略する。

信号入力端子５０２には、増幅対象の信号が入力される。遅延器５０３は、信号入力端子５０２から入力された信号をリニアアンプ５０６及びデジタル変調器５０４に出力する。ここでデジタル変調器５０４に分配された入力信号を第１の信号とし、リニアアンプ５０６に分配された入力信号を第２の信号とする。ここで遅延器５０３は、第１の信号及び第２の信号に、それぞれ異なる所定の遅延時間を与えて出力する。この所定の時間遅延は、第１の信号がデジタル変調器５０４に入力されてから電流検出器５０８から出力されるまでの第１の経路と、第２の信号がリニアアンプ５０６に入力されてから電流検出器５０８から出力されるまでの第２の経路とで、時間差が生じないように設定される。

デジタル変調器５０４には、遅延器５０３が出力した第１の信号が入力される。デジタル変調器５０４は、第１の信号を内部のＡＤコンバータを通して数Ｎの１ビット・デジタル信号に変換する（Ｎは２以上の整数）。デジタル変調器５０４の詳細な構成については後述する。

増幅回路ブロック５０５には、デジタル変調器５０４からの数Ｎの１ビット・デジタル信号と、遅延器５０３からの第２の信号が入力される。増幅回路ブロック５０５は、信号入力端子５０２から入力した信号の電圧波形と相似の電圧波形を信号出力端子５１２から出力する。ここで増幅回路ブロック５０５は、リニアアンプ５０６と、ハイパスフィルタ５０７と、電流検出器５０８と、ローパスフィルタ５０９と、信号合成器列５１０と、スイッチングアンプ列５１１と、を有する。

リニアアンプ５０６は、遅延器５０３が出力した第２の信号を増幅し、ハイパスフィルタ５０７を介して信号出力端子５１２へと出力する。ハイパスフィルタ５０７は、リニアアンプ５０６が出力した信号における低周波信号を減衰させて、信号出力端子５１２へと出力する。電流検出器５０８は、リニアアンプ５０６がハイパスフィルタ５０７を介して信号出力端子５１２へと出力した信号の電流値を、ハイパスフィルタ５０７と信号出力端子５１２の間で検出して、ローパスフィルタ５０９に出力する。ローパスフィルタ５０９は、電流検出器５０８が検出したリニアアンプ５０６の出力電流を示す信号における高周波信号を減衰させて出力する。なおリニアアンプ５０６は、図８におけるリニアアンプ４０３に対応し、ほぼ同じように動作する（即ち、出力電流を同じように出力する）。

信号合成器列５１０は、ローパスフィルタ５０９の出力信号とデジタル変調器５０４から出力された数Ｎのデジタル信号を合成することにより、数Ｎの合成信号を出力する。スイッチングアンプ列５１１は、信号合成器列５１０から出力された数Ｎの合成信号が入力される。スイッチングアンプ列５１１は、入力された信号を増幅して、信号出力端子５１２に出力する。信号合成器列５１０及びスイッチングアンプ列５１１の詳細な構成については後述する。

ハイパスフィルタ５０７の出力とスイッチングアンプ列５１１の出力とは同じノードに接続されている（ただし、この間には電流検出器５０８のプローブ部分が接続されている）。このようにして、リニアアンプ５０６がハイパスフィルタ５０７を介して信号出力端子５１２へ出力した信号は、スイッチングアンプ列５１１の出力信号と電流合成され、信号出力端子５１２から外部へ出力される。

なお、図９の電源回路５０１において、ハイパスフィルタ５０７のカットオフ周波数を、スイッチングアンプ列５１１内にあるローパスフィルタ５５３−１〜５５３−Ｎのカットオフ周波数よりも低い周波数に設計する。

図１０は、デジタル変調器５０４の構成例を示したブロック図である。デジタル変調器５０４は、第１の減算器５２１−１〜５２１−Ｎと、第１の増幅器５２２−１〜５２２−Ｎと、積分器５２３−１〜５２３−Ｎと、加算器５２４と、第２の減算器５２５と、ヒステリシスコンパレータ５２６−１〜５２６−Ｎと、第２の増幅器５２７−１〜５２７−Ｎと、第３の増幅器５２８と、を備える。ここで第１の減算器５２１−Ｋ（以降、断りがない限り、Ｋは１≦Ｋ≦Ｎの整数）と、第１の増幅器５２２−Ｋと、積分器５２３−Ｋと、加算器５２４と、第２の減算器５２５と、ヒステリシスコンパレータ５２６−Ｋと、第２の増幅器５２７−Ｋと、第３の増幅器５２８とは、Ｋ番目の信号のＡＤコンバータとして機能する。

デジタル変調器５０４においては、第１の減算器５２１−１〜５２１−Ｎ、第１の増幅器５２２−１〜５２２−Ｎ、積分器５２３−１〜５２３−Ｎ、ヒステリシスコンパレータ５２６−１〜５２６−Ｎ及び第２の増幅器５２７−１〜５２７−Ｎは並列に同じ動作をする。ここでは、第Ｋ列目の回路ブロックについて説明する。ここでＮ個の全ての回路ブロックは同等の機能ブロックを有している。ただし、第１の増幅器５２２−１〜５２２−Ｎ、第２の増幅器５２７−１〜５２７−Ｎ、ヒステリシスコンパレータ５２６−１〜５２６−Ｎのパラメータは個々に違う値として設定する。

以下、デジタル変調器５０４の構成の詳細について説明する。第１の減算器５２１−Ｋには、第２の増幅器５２７−Ｋの出力信号と遅延器５０３から出力された第１の信号が入力される。第１の減算器５２１−Ｋは、第２の増幅器５２７−Ｋの出力信号から、第１の信号を減算して出力する。

第１の増幅器５２２−Ｋには、第１の減算器５２１−Ｋの出力信号が入力されている。第１の増幅器５２２−Ｋは、その入力信号を予め定められた利得で増幅して出力する。積分器５２３−Ｋには、第１の増幅器５２２−Ｋの出力信号が入力されており、積分器５２３−Ｋは、入力された信号を時間積分して出力する。なお積分器５２３−Ｋの詳細な構成については後述する。

加算器５２４には、Ｎ個の全ての積分器５２３−１〜５２３−Ｎの出力信号が入力されており、加算器５２４はその全ての信号を加算して出力する。

第３の増幅器５２８には、遅延器５０３から入力された第１の信号が入力されており、第３の増幅器５２８は入力された信号を予め定められた利得で増幅して出力する。

第２の減算器５２５には、加算器５２４の出力信号と第３の増幅器５２８の出力信号が入力される。第２の減算器５２５は、第３の増幅器５２８の出力信号から、加算器５２４の出力信号を減算して出力する。なお第２の減算器５２５が出力する出力信号は、リニアアンプ５０６（又はハイパスフィルタ５０７）の出力電流の推測値を、演算により求めたものといえる。

ヒステリシスコンパレータ５２６−Ｋには、第２の減算器５２５の出力信号が入力される。ヒステリシスコンパレータ５２６−Ｋは、第２の減算器５２５の出力信号（デジタル信号）の数値と所定の閾値とのＨｉｇｈ−Ｌｏｗ判定を実行して、その結果を信号合成器列５１０へ出力する。出力信号の数値とは、例えば１６ビットの数値であり、ヒステリシスコンパレータ５２６−Ｋはその数値と所定の閾値との数値とのＨｉｇｈ−Ｌｏｗ判定を実行する。

ヒステリシスコンパレータ５２６−Ｋには、直前の出力状態を保持する機能（ヒステリシス機能）があり、入力電圧の閾値として、Ｈｉｇｈ側閾値（Ｖ＿ＨｉｇｈＫ）とＬｏｗ側閾値（Ｖ＿ＬｏｗＫ）がある。ここでＶ＿ＨｉｇｈＫ＞Ｖ＿ＬｏｗＫである。ヒステリシスコンパレータ５２６−Ｋの直前の出力がＬｏｗの場合は、入力信号がＶ＿ＨｉｇｈＫ以上になったときに出力がＨｉｇｈに反転する。直前の出力がＨｉｇｈの場合は、入力信号がＶ＿ＬｏｗＫ未満になったときにヒステリシスコンパレータ５２６−Ｋの出力がＬｏｗに反転する。

さらに、デジタル変調器５０４の設計においては、ある共通の整数Ｍ（１≦Ｍ≦Ｎ）が予め設定される。Ｎ個のヒステリシスコンパレータ５２６−１〜５２６−Ｎのうち、Ｍ個のヒステリシスコンパレータ５２６−１〜５２６−Ｍにおいては、Ｍ番目のヒステリシスコンパレータにおける閾値Ｖ＿ＨｉｇｈＭは、他のヒステリシスコンパレータの閾値Ｖ＿Ｈｉｇｈ１〜Ｖ＿Ｈｉｇｈ（Ｍ−１）よりも小さい。また、Ｎ個のヒステリシスコンパレータ５２６−１〜５２６−Ｎのうち、Ｎ−Ｍ＋１個のヒステリシスコンパレータ５２６−Ｍ〜８０６−Ｎにおいては、Ｍ番目のヒステリシスコンパレータにおける閾値Ｖ＿ＬｏｗＭは、他のヒステリシスコンパレータにおける閾値Ｖ＿Ｌｏｗ（Ｍ＋１）〜Ｖ＿ＬｏｗＮよりも大きい。

また、ヒステリシスコンパレータ５２６−１〜５２６−Ｎの閾値は、Ｋが１以上Ｍ以下の条件においては、全てのＨｉｇｈ側閾値Ｖ＿ＨｉｇｈＫが異なる値を持つことが望ましい。さらに、ＫがＭ以上Ｎ以下の条件においては、全てのＬｏｗ側閾値Ｖ＿ＬｏｗＫが異なる値を持つことが望ましい。

第２の増幅器５２７−Ｋには、ヒステリシスコンパレータ５２６−Ｋの出力信号が入力される。第２の増幅器５２７−Ｋは、ヒステリシスコンパレータ５２６−Ｋの出力信号を、予め定められた利得で増幅して第１の減算器５２１−Ｋに出力する。

なお、第１の減算器５２１−Ｋ〜積分器５２３−Ｋは、第１の信号の大きさと、第２の増幅器５２７−Ｋを介してヒステリシスコンパレータ５２６−Ｋから出力された信号（Ｎ＝２の場合は第３の信号又は第４の信号であり、Ｎ＝３の場合は第３の信号、第４の信号又は第５の信号）の大きさとを比較し、比較結果を積分して出力する比較部として機能する。この比較部はデジタル変調器５０４においてＮ個備えられる。例えばＮ＝２であればデジタル変調器５０４は第１の減算器５２１−Ｋ〜積分器５２３−Ｋの組として第１の比較部及び第２の比較部を備え、Ｎ＝３であれば第１の減算器５２１−Ｋ〜積分器５２３−Ｋの組として第１の比較部、第２の比較部及び第３の比較部を備える。

さらに、第２の減算器５２５は、加算器５２４の出力信号の大きさと第３の増幅器５２８が出力した第１の信号の大きさとを比較し、比較結果の信号（Ｎ＝２の場合は第５の信号、Ｎ＝３の場合は第６の信号）を出力する比較部として機能する。例えばＮ＝２であれば、デジタル変調器５０４は第２の減算器５２５として第３の比較部を備え、Ｎ＝３であれば第２の減算器５２５として第４の比較部を備える。

以上に示した図１０のデジタル変調器５０４の構成は、図８に示した電源回路４０１の動作を、デジタル演算で再現したものである。図１０の回路から出力される数Ｎの１ビット・デジタル信号は、図８のＮ個のヒステリシスコンパレータ４０５−１〜４０５−Ｎから出力される数Ｎの信号と等価である。また、第２の減算器５２５は電流検出器４０４に、ヒステリシスコンパレータ５２６−１〜５２６−Ｎはヒステリシスコンパレータ４０５−１〜４０５−Ｎに、第１の増幅器５２２−１〜５２２−Ｎおよび積分器５２３−１〜５２３−Ｎはインダクタ４０８−１〜４０８−Ｎに対応する。

図１１Ａ〜図１１Ｃは、積分器５２３−１〜５２３−Ｎの構成例を示したブロック図である。以下、積分器の詳細な構成について説明する。

積分器５２３−Ｋは、１≦Ｋ＜Ｍの時は図１１Ａの構成を有し、Ｋ＝Ｍの時は図１３Ｂの構成を有し、Ｍ＜Ｋ≦Ｎの時は図１１Ｃの構成を有する。

図１１Ａの構成の積分器５２３−１は、加算器５３１ａ、遅延器５３２ａ及びセレクタ５３３ａを有する。加算器５３１ａには、第１の増幅器５２２−１から出力された信号と、積分器５２３−１が加算器５２４へ出力する信号が入力される。加算器５３１ａは、それらの信号の和を遅延器５３２ａに出力する。

遅延器５３２ａには、加算器５３１ａからの出力信号が入力される。遅延器５３２ａは、入力された信号を１クロック遅らせて出力する。

セレクタ５３３ａは、遅延器５３２ａから入力された出力信号が０以上か否かを判定する。セレクタ５３３ａは、遅延器５３２ａの出力信号が０以上の場合は遅延器５３２ａの出力信号をそのまま出力する。セレクタ５３３ａは、遅延器５３２ａの出力信号が０よりも小さい場合は０を出力する。セレクタ５３３ａは、出力信号を加算器５３１ａと加算器５２４へ出力する。

図１１Ｂの構成の積分器５２３−Ｍは、加算器５３１ｂ及び遅延器５３２ｂを有する。加算器５３１ｂには、第１の増幅器５２２−Ｍから出力された信号と、積分器５２３−Ｍが加算器５２４へ出力する信号が入力される。加算器５３１ｂは、それらの信号の和を遅延器５３２ｂに出力する。

遅延器５３２ｂには、加算器５３１ｂからの出力信号が入力される。遅延器５３２ｂは、入力された信号を１クロック遅らせて出力する。遅延器５３２ｂは、出力信号を加算器５３１ｂと加算器５２４へ出力する。

図１１Ｃの構成の積分器５２３−Ｎは、加算器５３１ｃ、遅延器５３２ｃ及びセレクタ５３３ｃを有する。加算器５３１ｃには、第１の増幅器５２２−Ｎから出力された信号と、積分器５２３−Ｎが加算器５２４へ出力する信号が入力される。加算器５３１ｃは、それらの信号の和を遅延器５３２ｃに出力する。

遅延器５３２ｃには、加算器５３１ｃからの出力信号が入力される。遅延器５３２ｃは、入力された信号を１クロック遅らせて出力する。

セレクタ５３３ｃは、遅延器５３２ｃから入力された出力信号が０以下か否かを判定する。セレクタ５３３ｃは、遅延器５３２ｃの出力信号が０以下の場合は遅延器５３２ｃの出力信号をそのまま出力する。セレクタ５３３ｃは、遅延器５３２ｃの出力信号が０よりも大きい場合は０を出力する。セレクタ５３３ｃは、出力信号を加算器５３１ｃと加算器５２４へ出力する。

次に、信号合成器列５１０の詳細な構成について説明する。図１２は、信号合成器列５１０の構成例を示したブロック図である。信号合成器列５１０は、Ｎ個の信号合成器５４１−１〜５４１−Ｎを有する。信号合成器列５１０においては、信号合成器５４１−１〜５４１−Ｎは並列に同じ動作をする。ここでは、第Ｋ列目（Ｋは１≦Ｋ≦Ｎの整数）の回路ブロックについて説明するが、Ｎ個の全ての回路ブロックは同等の機能ブロックを有している。ただし、信号合成器５４１−１〜５４１−Ｎのパラメータは個々に違う値として設定する。さらに、信号合成器列５１０の設計においては、デジタル変調器５０４と同様の整数Ｍ（１≦Ｍ≦Ｎ）が予め設定される。

信号合成器５４１−Ｋは、スロープ生成回路５４２−Ｋ、加算器５４３−Ｋ及びコンパレータ５４４−Ｋを有する。

スロープ生成回路５４２−Ｋには、ヒステリシスコンパレータ５２６−Ｋから出力された、１ビットのデジタル信号が入力される。スロープ生成回路５４２−Ｋは、入力された１ビットのデジタル信号の信号波形にスルーレートの制限を加えることにより、デジタル信号のＨｉｇｈとＬｏｗの状態を遷移する期間を長くして信号波形に傾斜をつける。加算器５４３−Ｋは、スロープ生成回路５４２−Ｋの出力信号と、ローパスフィルタ５０９の出力信号とをアナログ加算してコンパレータ５４４−Ｋに出力する。コンパレータ５４４−Ｋは、加算器５４３−Ｋの出力信号を、所定の閾値電圧と比較し、出力信号の電圧が閾値電圧よりも高いときはＨｉｇｈの信号を出力し、逆に出力信号の電圧がその閾値電圧よりも低いときはＬｏｗの信号を出力する。

以上に示した構成により、信号合成器５４１−Ｋは、ヒステリシスコンパレータ５２６−Ｋが出力した信号とローパスフィルタ５０９が出力した信号とを合成して出力する。

次に、スイッチングアンプ列５１１の詳細な構成について説明する。図１３は、スイッチングアンプ列５１１の構成例を示したブロック図である。スイッチングアンプ列５１１は、インバータ５５１−Ｍ〜５５１−Ｎと、スイッチングアンプ５５２−１〜５５２−Ｎと、ローパスフィルタ５５３−１〜５５３−Ｎと、ＤＣ電源５５４と、を有する。

以降のスイッチングアンプ列５１１の各部の説明においては、スイッチングアンプ及びローパスフィルタの第Ｋ列目（Ｋは１≦Ｋ≦Ｎの整数）の回路ブロックについて説明する。ここでＮ個の全ての回路ブロックは同等の機能ブロックを有している。ただし、ローパスフィルタ５５３−１〜５５３−Ｎのパラメータは個々に違う値として設定される。また、スイッチングアンプ５５２−１〜５５２−Ｎは内部構造が１種類ではない。この詳細については後述する。さらに、スイッチングアンプ列５１１の設計においては、デジタル変調器５０４、信号合成器列５１０と同様の整数Ｍ（１≦Ｍ≦Ｎ）が予め設定される。

インバータ５５１−Ｋ（Ｍ≦Ｋ≦Ｎ）は、信号合成器５４１−Ｋ（コンパレータ５４４−Ｋ）からの入力信号の論理レベルを反転して、スイッチングアンプ５５２−Ｋ（Ｍ≦Ｋ≦Ｎ）に出力する。

スイッチングアンプ５５２−Ｋ（１≦Ｋ≦Ｍ−１）には、信号合成器５４１−Ｋ（コンパレータ５４４−Ｋ）からの出力信号が入力される。スイッチングアンプ５５２−Ｋ（Ｍ≦Ｋ≦Ｎ）には、インバータ５５１−Ｋからの出力信号が入力される。スイッチングアンプ５５２−Ｋは、その入力された信号を増幅してローパスフィルタ５５３−Ｋに出力する。

Ｎ個のスイッチングアンプ５５２−１〜５５２−Ｎのうち、Ｍ−１個のスイッチングアンプ５５２−１〜５５２−（Ｍ−１）は、ローパスフィルタ５５３−１〜５５３−（Ｍ−１）を介して信号出力端子５１２に電流吐出しのみを実行する。このスイッチングアンプの具体的な構成例が、図１３にスイッチングアンプ５５２−１の構成として記載されている。なおスイッチングアンプ５５２−１〜５５２−（Ｍ−１）は、図８のスイッチングアンプ４０７−１〜４０７−（Ｍ−１）に対応する。

スイッチングアンプ５５２−１は、ＮＭＯＳの駆動トランジスタ５５５とダイオード５５６を有する。駆動トランジスタ５５５は、ドレインがＤＣ電源５５４、ゲートが信号合成器５４１−１、ソースがローパスフィルタ５５３−１及びダイオード５５６にそれぞれ接続されている。ダイオード５５６は、アノードが接地され、カソードが駆動トランジスタ５５５のソース及びスイッチングアンプ５５２−１の出力（つまりローパスフィルタ５５３−１の入力）と同じノードに接続されている。このように、スイッチングアンプ５５２−１のＨｉｇｈ側にスイッチである駆動トランジスタ５５５を設け、スイッチングアンプ５５２−１のＬｏｗ側にダイオード５５６を設けることにより、スイッチングアンプ５５２−１が電流の吐き出しのみを行うようにすることを簡単に実現することができる。換言すれば、スイッチングアンプ５５２−１は、信号合成器５１０を介してヒステリシスコンパレータ５２６−１（第１のヒステリシスコンパレータ）から出力された信号がＨｉｇｈである場合に出力電流を増やす。

ここで、スイッチングアンプ５５２−１におけるＨｉｇｈ側のスイッチ（駆動トランジスタ５５５）は、入力信号がＨｉｇｈの時はＤＣ電源５５４と出力ノード間がショートになり、入力信号がＬｏｗの時はＤＣ電源５５４と出力ノード間がオープンになる。スイッチングアンプ５５２−２〜５５２−（Ｍ−１）も、スイッチングアンプ５５２−１と同様の構成を有する。なお駆動トランジスタ５５５、ダイオード５５６は、それぞれ図８の駆動トランジスタ４１１、ダイオード４１２に対応する。

なお、駆動トランジスタ５５５のゲートに所定の閾値電圧以上の電圧が入力された場合にローパスフィルタ５５３−１に流れる電流の時間微分値は正になり、それ以外の場合はローパスフィルタ５５３−１に流れる電流の時間微分値は負かゼロになる。つまり、駆動トランジスタ５５５のゲートに所定の閾値電圧以上の電圧が入力された場合に、スイッチングアンプ５５２−１は出力電流を増やす。ここでスイッチングアンプ５５２−１は、電流の吐き出しのみを実行する。なお、駆動トランジスタ５５５における所定の閾値電圧は、コンパレータ５４４−１が出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

一方で、Ｎ個のスイッチングアンプ５５２−１〜５５２−Ｎのうち、Ｎ−Ｍ個のスイッチングアンプ５５２−（Ｍ＋１）〜５５２−Ｎは、電流吸い込みのみを実行する。このスイッチングアンプの具体的な構成例が、図１３にスイッチングアンプ５５２−Ｎの構成として記載されている。なおスイッチングアンプ５５２−（Ｍ＋１）〜５５２−Ｎは、図８のスイッチングアンプ４０７−（Ｍ＋１）〜４０７−Ｎに対応する。

スイッチングアンプ５５２−Ｎは、ダイオード５５９とＮＭＯＳの駆動トランジスタ５６０とを有する。ダイオード５５９は、アノードが駆動トランジスタ５６０のドレイン及びスイッチングアンプ５５２−Ｎの出力（つまりローパスフィルタ５５３−Ｎの入力）と同じノードに接続され、カソードがＤＣ電源５５４にそれぞれ接続されている。

駆動トランジスタ５６０は、ドレインがダイオード５５９のアノード及びローパスフィルタ５５３−Ｎ、ゲートがインバータ５５１−Ｎにそれぞれ接続され、ソースが接地されている。このように、スイッチングアンプ５５２−ＮのＬｏｗ側にスイッチである駆動トランジスタ５６０を設け、スイッチングアンプ４０７−ＮのＨｉｇｈ側にダイオード５５９を設けることにより、スイッチングアンプ５５２−Ｎが電流の吸い込みのみを行うようにすることを簡単に実現することができる。換言すれば、スイッチングアンプ５５２−Ｎは、信号合成器５１０を介してヒステリシスコンパレータ５２６−Ｎ（第３のヒステリシスコンパレータ）から出力された信号がＬｏｗである場合に出力電流を減らす。

ここで、スイッチングアンプ５５２−ＮにおけるＬｏｗ側のスイッチ（駆動トランジスタ５６０）は、入力信号がＨｉｇｈの時はグランドと出力ノード間がショートになり、入力信号がＬｏｗの時はグランドと出力ノード間がオープンになる。スイッチングアンプ５５２−（Ｍ＋１）〜５５２−（Ｎ−１）も、スイッチングアンプ５５２−１と同様の構成を有する。なおダイオード５５９、駆動トランジスタ５６０は、それぞれ図８のダイオード４１５、駆動トランジスタ４１６に対応する。

なお、駆動トランジスタ５６０のゲートに所定の閾値電圧以上の電圧が入力された場合にローパスフィルタ５５３−Ｎに流れる電流の時間微分値は負になり、それ以外の場合はローパスフィルタ５５３−Ｎに流れる電流の時間微分値は正かゼロになる。ここでスイッチングアンプ５５２−Ｎは、電流の吸い込みのみを実行する。なお、駆動トランジスタ５６０における所定の閾値電圧は、インバータ５５１−Ｎが出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

スイッチングアンプ５５２−Ｍは、ＰＭＯＳの駆動トランジスタ５５７とＮＭＯＳの駆動トランジスタ５５８を有する。駆動トランジスタ５５７は、ソースがＤＣ電源５５４、ゲートがインバータ５５１−Ｍ、ドレインがローパスフィルタ５５３−Ｍ及び駆動トランジスタ５５８のドレインにそれぞれ接続されている。なおスイッチングアンプ５５２−Ｍは、図８の第２のスイッチングアンプ４０７−Ｍに対応する。

駆動トランジスタ５５８は、ドレインが駆動トランジスタ５５７のドレイン、ゲートがインバータ５５１−Ｍにそれぞれ接続されており、ソースが接地されている。なお駆動トランジスタ５５７、５５８は、それぞれ図８の駆動トランジスタ４１３、４１４に対応する。

スイッチングアンプ５５２−ＭのＨｉｇｈ側にスイッチである駆動トランジスタ５５７を設け、スイッチングアンプ５５２−ＭのＬｏｗ側に駆動トランジスタ５５８を設けることにより、スイッチングアンプ５５２−Ｍが電流の吐き出し及び吸い込みを行うようにすることを簡単に実現することができる。換言すれば、スイッチングアンプ５５２−Ｍは、信号合成器５１０を介してヒステリシスコンパレータ５２６−Ｍ（第２のヒステリシスコンパレータ）から出力された信号がＨｉｇｈである場合に出力電流を増やし、Ｌｏｗである場合に出力電流を減らす。

ここで、スイッチングアンプ５５２−ＭのＨｉｇｈ側のスイッチ（駆動トランジスタ５５７）は、入力信号がＨｉｇｈの時はＤＣ電源５５４と出力ノード間がオープンになり、入力信号がＬｏｗの時はＤＣ電源５５４と出力ノード間がショートになる。つまり、駆動トランジスタ５５７は、信号合成器５４１−Ｍからの出力信号がＨｉｇｈのときにＤＣ電源５５４と出力ノード間とをショートし、信号合成器５４１−Ｍからの出力信号がＬｏｗのときにＤＣ電源５５４と出力ノード間をオープンにする。

また、スイッチングアンプ５５２−ＭのＬｏｗ側のスイッチ（駆動トランジスタ５５８）は、入力信号がＨｉｇｈの時はグランドと出力ノード間がショートになり、入力信号がＬｏｗの時はグランドと出力ノード間がオープンになる。つまり、駆動トランジスタ５５８は、信号合成器５４１−Ｍからの出力信号がＬｏｗのときにグランドと出力ノード間とをショートし、信号合成器５４１−Ｍからの出力信号がＨｉｇｈのときにグランドと出力ノード間をオープンにする。

なお、駆動トランジスタ５５７のゲートに所定の閾値電圧以下の電圧が入力された場合にローパスフィルタ５５３−Ｍに流れる電流の時間微分値は正になり、駆動トランジスタ５５８のゲートに所定の閾値電圧以上の電圧が入力された場合にローパスフィルタ５５３−Ｍに流れる電流の時間微分値は負になる。ここでスイッチングアンプ５５２−Ｍは、電流の吐き出し及び吸い込みを実行する。また、駆動トランジスタ５５７、５５８が同時にドレインとソースの間をショートすることは無い。なお、駆動トランジスタ５５７及び５５８における所定の閾値電圧は、インバータ５５１−Ｍが出力するＨｉｇｈの信号の電圧と、Ｌｏｗの信号の電圧との間の電圧である。

ローパスフィルタ５５３−Ｋは、スイッチングアンプ５５２−Ｋの出力信号から高周波のノイズ成分を取り除き、信号出力端子５１２へと出力する。なおローパスフィルタ５５３−Ｋは、図８のインダクタ４０８−Ｋに対応する。

ＤＣ電源５５４は、並列にＮ個並べられたスイッチングアンプ５５２−１〜５５２−Ｎの共通の電源である。ＤＣ電源５５４は、駆動トランジスタ５５５のドレイン、駆動トランジスタ５５７のソース及びダイオード５５９のカソードに接続される。なおＤＣ電源５５４は、図８のＤＣ電源４０９に対応する。

信号出力端子５１２からは、ハイパスフィルタ５０７の出力信号と、並列にＮ個並べられたスイッチングアンプ５５２−１〜５５２−Ｎの出力信号と、が電流合成された信号が出力される。なお信号出力端子５１２は、図８の信号出力端子４１０に対応する。

また、スイッチングアンプ５５２−Ｋ（１≦Ｋ≦Ｎ）のスイッチング周期は、第１の増幅器５２２−Ｋの利得と、ヒステリシスコンパレータ５２６−Ｋのヒステリシス幅によって決まる。前述の通り、第１の増幅器５２２−Ｋは図８のインダクタ４０８−Ｋに対応し（第１の増幅器５２２−Ｋの利得は、インダクタ４０８−Ｋのインダクタンス値に反比例する）、ヒステリシスコンパレータ５２６−Ｋは図８のヒステリシスコンパレータ４０５−Ｋに対応する。第１の増幅器５２２−Ｋの利得が大きくなるとスイッチングアンプ５５２−Ｋのスイッチング周期は短くなり、利得が小さくなるとスイッチング周期が長くなる。ヒステリシスコンパレータ５２６−Ｋのヒステリシス幅が大きくなるとスイッチングアンプ５５２−Ｋのスイッチング周期が長くなり、ヒステリシス幅が小さくなるとスイッチング周期が短くなる。この特性を利用し、実施の形態５における電源回路５０１では、ローパスフィルタ５５３−Ｋの平均スイッチング周期は、従来の電源回路９０３におけるスイッチングアンプ９１０の平均スイッチング周期と、ほぼ同じか長くなるように定数設計されている。

なお、以上に示したヒステリシスコンパレータ５２６−Ｐ（Ｐは１≦Ｐ＜Ｍの整数）とヒステリシスコンパレータ５２６−Ｑ（ＱはＭ＜Ｑ≦Ｎの整数）の閾値の設定は、全ての組み合わせのＰ、Ｑに対して、Ｖ＿ＬｏｗＰ（−（Ｖｈｙｓ＿Ｐ／２）＋Ｖｏｆｆｓｅｔ＿Ｐ）の値をＶ＿ＨｉｇｈＱ（Ｖｈｙｓ＿Ｑ／２＋Ｖｏｆｆｓｅｔ＿Ｑ）よりも大きな値とすることが考えられる。Ｖｈｙｓ及びＶｏｆｆｓｅｔの定義については上述の通りである。このように設定すると、全てのＰ、Ｑの組み合わせにおいて、スイッチングアンプ５５２−Ｐが吐き出す電流の増加と、スイッチングアンプ５５２−Ｑが吸い込む電流の増加が同時に起こらなくなる。このため、余計な電流が流れなくなり、スイッチングアンプ５５２−１〜５５２−Ｎとローパスフィルタ５５３−１〜５５３−Ｎの寄生抵抗による電力損失が軽減できる。

ただし、電源回路５０１に繋ぐ負荷の大きさや信号入力端子５０２から入力する信号の周波数によっては、スイッチングアンプ５５２−１〜５５２−Ｎのスイッチング周期が短くなりすぎる場合があるため、この閾値設定は必ずしも行われるとは限らない。

電源回路５０１は、実施の形態４における電源回路４０１の動作を、デジタル演算で再現することができる。その他の実施の形態５における電源回路５０１の効果は、実施の形態４における電源回路４０１の効果と同様であるため、説明を省略する。

なお電源回路５０１では、信号合成器列５１０のうち信号合成器５４１−１〜５４１−Ｎは必ずしも全て設けられていなくともよい。換言すれば、デジタル変調器５０４からの入力信号すべてに対して信号合成器が設けられていなくともよい。つまり、デジタル変調器５０４からの入力される数Ｎの信号のうち、少なくとも１つの信号が信号合成器によってローパスフィルタ５０９の出力信号と合成されているだけで良い。ヒステリシスコンパレータ５２６−Ｋから入力した信号に対して信号合成器による演算処理が加えられない場合は、１≦Ｋ≦Ｍ−１ではスイッチングアンプ５５２−Ｋにヒステリシスコンパレータ５２６−Ｋの出力信号が直結して入力され、Ｍ≦Ｋ≦Ｎではインバータ５５１−Ｋにヒステリシスコンパレータ５２６−Ｋの出力信号が直結して入力される。

電源回路５０１においてスイッチングアンプ５５２−１〜５５２−Ｎの電源は共通のＤＣ電源５５４であるが、それぞれのスイッチングアンプに個別のＤＣ電源が接続され、各ＤＣ電源から異なる電圧がそれぞれのスイッチングアンプに与えられていてもよい。

電源回路５０１において、Ｎ＝２のとき、Ｍは１でも２でもよい。あるいは、Ｎ＝２のとき、電源回路５０１のデジタル変調器５０４は、第１の減算器、第１の増幅器、積分器、ヒステリシスコンパレータとして、第１の減算器５２１−１及び５２１−Ｎ、第１の増幅器５２２−１及び５２２−Ｎ、積分器５２３−１及び５２３−Ｎ、ヒステリシスコンパレータ５２６−１及び５２６−Ｎを備えてもよい（他の構成要素については上述と同様にデジタル変調器５０４に備えられている。）。このとき、ヒステリシスコンパレータ５２６−１及び５２６−Ｎは実施の形態１における第１のヒステリシスコンパレータ１１２及び第２のヒステリシスコンパレータ１１３に対応する。

このとき、信号合成器５１０は信号合成器５４１−１及び５４１−Ｎのみを備える。また、スイッチングアンプ列５１１は、インバータ、スイッチングアンプ及びローパスフィルタとして、インバータ５５１−Ｎ、スイッチングアンプ５５２−１及び５５２−Ｎ、ローパスフィルタ５５３−１及び５５３−Ｎを備えてもよい（他の構成要素については上述と同様にスイッチングアンプ列５１１に備えられている。）。ここでインバータ５５１−Ｎは実施の形態１におけるインバータ１１４に対応し、スイッチングアンプ５５２−１及び５５２−Ｎは実施の形態１における第１のスイッチングアンプ１１５及び第２のスイッチングアンプ１１６に対応する。このときのヒステリシスコンパレータ５２６−１及び５２６−Ｎにおける入力電圧の閾値の大小関係については、実施の形態１において説明した通りである。

また電源回路４０１において、Ｎ＝３のとき、Ｍは１、２、３のいずれの値でもよい。例えばＭ＝２の場合において、ヒステリシスコンパレータ４０５−１、４０５−Ｍ及び４０５−Ｎにおける入力電圧の閾値の大小関係については、実施の形態２において説明した通りである。

また、電源回路５０１は、図１の電源回路１０３と置き換えることで、ポーラ変調型電力増幅器の一部として使用できる。このとき、振幅信号入力端子１０２は信号入力端子５０２に相当し、電力供給端子１１１は信号出力端子５１２に相当する。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ヒステリシスコンパレータは、入力信号の電圧が所定の閾値以上になった場合にＨｉｇｈの信号を出力し、入力信号の電圧が所定の閾値未満になった場合にＬｏｗの信号を出力するが、出力する信号のレベルは逆でもよい。つまり、ヒステリシスコンパレータは、入力信号の電圧が所定の閾値以上になった場合にＬｏｗの信号を出力し、入力信号の電圧が所定の閾値未満になった場合にＨｉｇｈの信号を出力してもよい。このヒステリシスコンパレータに接続されたスイッチングアンプは、ヒステリシスコンパレータからの出力信号に応じて、上記実施の形態に記載した通り電流を出力する。

なお、実施の形態１の電源回路１０３において、Ｖ＿Ｌｏｗ１＞Ｖ＿Ｈｉｇｈ２（即ち第４の閾値Ｔｈ４は第２の閾値Ｔｈ２よりも大きい値）であるならば、実施の形態３と同様に、第１のスイッチングアンプ１１５の出力ノードと第２のスイッチングアンプ１１６の出力ノードとを接続した構成にすることができる。このとき、ローパスフィルタ部１０９に必要なローパスフィルタは１個で済み、電源回路１０３を小型化することができる。

同様に、実施の形態４においても、ヒステリシスコンパレータ４０５−Ｐの閾値Ｖ＿ＬｏｗＰ（１≦Ｐ＜Ｍ）とヒステリシスコンパレータ４０５−Ｑの閾値Ｖ＿ＨｉｇｈＱ（Ｍ＜Ｑ≦Ｎ）との間に、Ｖ＿ＬｏｗＰ＞Ｖ＿ＨｉｇｈＱの関係がある場合、スイッチングアンプ４０７−Ｐの出力ノードとスイッチングアンプ４０７−Ｑの出力ノードとを接続した構成にすることができる。この接続は、１組のヒステリシスコンパレータのペアだけではなく、同様な閾値の大小関係があるならば、２組以上のヒステリシスコンパレータのペアについても実行することができる。これにより、電源回路４０１に必要なローパスフィルタを１個以上削減することができる。

実施の形態５におけるスイッチングアンプ列５１１のヒステリシスコンパレータ５５２においても、上述と同様の閾値の大小関係があれば、出力ノードの接続をすることができる。

実施の形態１〜５に示した処理は、制御方法の１つとして、コンピュータに備えられた電源回路に実行させることができる。例えば、実施の形態１〜５に示した処理のフローを、制御プログラムとして電源回路を備えたコンピュータに実行させてもよい。

プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

以下、本発明の各種形態を付記する。
（付記１）
入力信号を増幅するリニアアンプと、
前記リニアアンプの出力信号の電流値を検出する電流検出器と、
前記電流検出器が検出した前記電流値に応じて電流を出力する電流出力部と、
前記電流出力部の出力信号の高周波成分を減衰させて出力するローパスフィルタ部と、
前記リニアアンプの出力と前記ローパスフィルタ部の出力とを合成した電力を出力する合成部を備え、
前記電流出力部は、前記電流検出器が検出した前記電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第１のヒステリシスコンパレータと、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第４の閾値Ｔｈ４（少なくともＴｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４のいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第２のヒステリシスコンパレータと、
当該第１のヒステリシスコンパレータからの出力信号に応じて電流を出力する第１のスイッチングアンプと、当該第２のヒステリシスコンパレータからの出力信号に応じて電流を出力する第２のスイッチングアンプと、を少なくとも有する、
電源回路。
（付記２）
入力信号を増幅するリニアアンプと、
前記リニアアンプの出力信号の電流値を検出する電流検出器と、
前記電流検出器が検出した前記電流値に応じて電流を出力する電流出力部と、
前記電流出力部の出力信号の高周波成分を減衰させて出力するローパスフィルタ部と、
前記リニアアンプの出力と前記ローパスフィルタ部の出力とを合成した電力を出力する合成部を備え、
前記電流出力部は、前記電流検出器が検出した前記電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第１のヒステリシスコンパレータと、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第４の閾値Ｔｈ４未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第２のヒステリシスコンパレータと、当該電流値が第５の閾値Ｔｈ５以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第６の閾値Ｔｈ６（Ｔｈ１≠Ｔｈ３かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ４、又は、Ｔｈ１≠Ｔｈ５かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ３かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ５かつＴｈ２≠Ｔｈ４の少なくともいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第３のヒステリシスコンパレータと、
前記第１のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やす第１のスイッチングアンプと、前記第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やし、Ｈｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第２のスイッチングアンプと、前記第３のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第３のスイッチングアンプと、を少なくとも有する、
電源回路。
（付記３）
前記第１の閾値Ｔｈ１は前記第３の閾値Ｔｈ３よりも大きい値である、
付記２に記載の電源回路。
（付記４）
前記第４の閾値Ｔｈ４は前記第６の閾値Ｔｈ６よりも大きい値である、
付記２又は３に記載の電源回路。
（付記５）
前記第２の閾値Ｔｈ２は前記第５の閾値Ｔｈ５よりも大きい値である、
付記２ないし４のいずれか一項に記載の電源回路。
（付記６）
前記第１のスイッチングアンプの出力ノードは前記第３のスイッチングアンプの出力ノードと接続され、
前記ローパスフィルタ部は、前記第１のスイッチングアンプの出力及び前記第３のヒスイッチングアンプの出力を合成した信号の高周波成分を減衰させて出力する第１のローパスフィルタと、前記第２のスイッチングアンプの出力信号の高周波成分を減衰させて出力する第２のローパスフィルタと、を少なくとも有する、
付記５に記載の電源回路。
（付記７）
付記１ないし６のいずれか一項に記載の電源回路を有し、高周波変調信号を増幅する電力増幅器であって、
前記高周波変調信号の包絡線信号が前記入力信号として入力される前記電源回路と、
前記電源回路が出力する電力に基づいて前記高周波変調信号を増幅するアンプと、
を備える電力増幅器。
（付記８）
入力信号にそれぞれ所定の遅延時間を与え、第１の信号及び第２の信号として出力する遅延器と、
前記第１の信号を２並列の１ビット・デジタル信号に変換するデジタル変調器と、
前記第２の信号と前記２並列の１ビット・デジタル信号とが入力され、当該第２の信号と当該２並列の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する電力増幅回路ブロックと、を備え、
前記電力増幅回路ブロックは、
前記第２の信号を増幅して出力するリニアアンプと、
前記リニアアンプの出力信号の低周波成分を除去して出力するハイパスフィルタと、
前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、
前記電流検出器の出力信号の高周波成分を減衰させて出力するローパスフィルタと、
前記２並列の１ビット・デジタル信号のうち少なくとも１つの１ビット・デジタル信号と前記ローパスフィルタとの出力信号とを合成して出力する信号合成器と、
前記信号合成器から出力された２並列の合成信号をそれぞれ増幅し、高周波成分を取り除いた後に合成して１つの信号として出力するスイッチングアンプ列と、
前記スイッチングアンプ列から出力された信号と前記ハイパスフィルタの出力信号とを合成して出力する合成出力部とを有し、
前記デジタル変調器は、
前記第１の信号の大きさと第３の信号の大きさとを比較し、比較結果を積分して出力する第１の比較部と、
前記第１の信号の大きさと第４の信号の大きさとを比較し、比較結果を積分して出力する第２の比較部と、
前記第１及び第２の比較部の出力信号を加算する加算器と、
前記加算器の出力信号の大きさと前記第１の信号の大きさとを比較し、比較結果を第５の信号として出力する第３の比較部と、
前記第５の信号の値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第３の信号として出力し、当該第５の信号の値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第３の信号として出力する第１のヒステリシスコンパレータと、当該第５の信号の値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第４の信号として出力し、当該第５の信号の値が第４の閾値Ｔｈ４（少なくともＴｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４のいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第４の信号として出力する第２のヒステリシスコンパレータと、を有し、
前記スイッチングアンプ列は、前記信号合成器を介して前記第１のヒステリシスコンパレータから出力された前記第３の信号に応じて電流を出力する第１のスイッチングアンプと、当該信号合成器を介して前記第２のヒステリシスコンパレータから出力された前記第４の信号に応じて電流を出力する第２のスイッチングアンプと、を有する、
電源回路。
（付記９）
付記８に記載の電源回路を有し、高周波変調信号を増幅する電力増幅器であって、
前記高周波変調信号の包絡線信号が前記入力信号として入力される前記電源回路と、
前記電源回路が出力する電力に基づいて前記高周波変調信号を増幅するアンプと、
を備える電力増幅器。
（付記１０）
電源回路における信号増幅方法であって、
入力信号を増幅するステップと、
増幅した前記入力信号の電流値を検出するステップと、
検出した前記電流値に応じた電流値を有する信号を出力するステップと、
出力した前記信号の高周波成分を除去して出力するステップと、
高周波成分が除去された前記信号と増幅した前記入力信号とを合成するステップと、を備え、
検出した前記電流値に応じた電流値を有する信号を出力するステップにおいて、前記電源回路の備える第１のヒステリシスコンパレータは、当該電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力するとともに当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力し、当該電源回路の備える第２のヒステリシスコンパレータは、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力するとともに当該電流値が第４の閾値Ｔｈ４（Ｔｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４の少なくともいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力し、
前記電源回路の備える第１のスイッチングアンプは、当該第１のヒステリシスコンパレータからの出力信号に応じて電流を出力し、当該電源回路の備える第２のスイッチングアンプは、当該第２のヒステリシスコンパレータからの出力信号に応じて電流を出力する、
電源回路における信号増幅方法。
（付記１１）
前記電流出力部は、前記電流検出器が検出した前記電流値が第７の閾値Ｔｈ７以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第８の閾値Ｔｈ８未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第４のヒステリシスコンパレータと、当該第４のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やす第４のスイッチングアンプと、をさらに有する、
付記２ないし６のいずれか一項に記載の電源回路。
（付記１２）
前記第１の閾値Ｔｈ１、前記第３の閾値Ｔｈ３及び前記第７の閾値Ｔｈ７はそれぞれ異なる値である、
付記１１に記載の電源回路。
（付記１３）
前記第２の閾値Ｔｈ２及び前記第８の閾値Ｔｈ８は、前記第５の閾値Ｔｈ５よりも大きな値である、
付記１１又は１２に記載の電源回路。
（付記１４）
前記電流出力部は、前記電流検出器が検出した前記電流値が第９の閾値Ｔｈ９以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第１０の閾値Ｔｈ１０未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第５のヒステリシスコンパレータと、当該第５のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方の信号である場合に出力電流を減らす第５のスイッチングアンプと、をさらに有する、
付記２ないし６のいずれか一項に記載の電源回路。
（付記１５）
前記第４の閾値Ｔｈ４、前記第６の閾値Ｔｈ６及び前記第１０の閾値Ｔｈ１０はそれぞれ異なる値である、
付記１４に記載の電源回路。
（付記１６）
前記第２の閾値Ｔｈ２は、前記第５の閾値Ｔｈ５及び前記第９の閾値Ｔｈ９よりも大きな値である、
付記１４又は１５に記載の電源回路。
（付記１７）
前記第１のスイッチングアンプは、電源に接続された側にスイッチを、グランドに接地された側にダイオードを有し、
前記ダイオードのアノードは接地され、カソードは前記第１のスイッチングアンプの出力ノードに接続され、
前記スイッチは、前記第１のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方の信号のときに前記電源と前記出力ノードとを接続し、前記第１のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方の信号のときに前記電源と前記出力ノードとの間を開放する、
付記２ないし６のいずれか一項に記載の電源回路。
（付記１８）
前記第２のスイッチングアンプは、電源に接続された側に当該第２のスイッチングアンプの出力ノードに接続された第１のスイッチを、グランドに接地された側に当該出力ノードに接続された第２のスイッチを有し、
前記第１のスイッチは、前記第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方の信号のときに前記電源と前記出力ノードとを接続し、当該第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方の信号のときに当該電源と当該出力ノードとの間を開放し、
前記第２のスイッチは、前記第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方の信号のときにグランドと前記出力ノードとを接続し、当該第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方の信号のときにグランドと当該出力ノードとの間を開放する、
付記２ないし６のいずれか一項に記載の電源回路。
（付記１９）
前記第３のスイッチングアンプは、電源に接続された側にダイオードを、グランドに接地された側にスイッチを有し、
前記ダイオードのアノードは前記第３のスイッチングアンプの出力ノードに接続され、カソードは前記電源に接続され、
前記スイッチは、前記第３のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方の信号のときにグランドと前記第３のスイッチングアンプの前記出力ノードとを接続し、当該第３のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方の信号のときにグランドと当該第３のスイッチングアンプの前記出力ノードとの間を開放する、
付記２ないし６のいずれか一項に記載の電源回路。
（付記２０）
前記第１のスイッチングアンプ、前記第２のスイッチングアンプ及び前記第３のスイッチングアンプのうち、少なくとも２個のスイッチングアンプの電源が共通である、
付記２ないし６のいずれか一項に記載の電源回路。
（付記２１）
入力信号にそれぞれ所定の遅延時間を与え、第１の信号及び第２の信号として出力する遅延器と、
前記第１の信号を３並列の１ビット・デジタル信号に変換するデジタル変調器と、
前記第２の信号と前記３並列の１ビット・デジタル信号とが入力され、前記第２の信号と前記３並列の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する電力増幅回路ブロックと、を備え、
前記電力増幅回路ブロックは、
前記第２の信号を増幅して出力するリニアアンプと、
前記リニアアンプの出力信号の低周波成分を除去して出力するハイパスフィルタと、
前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、
前記電流検出器の出力信号の高周波成分を減衰させて出力するローパスフィルタと、
前記３並列の１ビット・デジタル信号のうち少なくとも１つの１ビット・デジタル信号と前記ローパスフィルタとの出力信号とを合成して出力する信号合成器と、
前記信号合成器から出力された３並列の合成信号をそれぞれ増幅し、高周波成分を取り除いた後に合成して１つの信号として出力するスイッチングアンプ列と、
前記スイッチングアンプ列の出力信号と前記第２の信号とを合成して出力する合成出力部とを有し、
前記デジタル変調器は、
前記第１の信号の大きさと第３の信号の大きさとを比較し、比較結果を積分して出力する第１の比較部と、
前記第１の信号の大きさと第４の信号の大きさとを比較し、比較結果を積分して出力する第２の比較部と、
前記第１の信号の大きさと第５の信号の大きさとを比較し、比較結果を積分して出力する第３の比較部と、
前記第１、第２及び第３の比較部の出力を加算する加算器と、
前記加算器の出力信号と前記第１の信号の大きさとを比較し、比較結果を第６の信号として出力する第４の比較部と、
前記第６の信号の値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第３の信号として出力し、当該第６の信号の値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第３の信号として出力する第１のヒステリシスコンパレータと、当該第６の信号の値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第４の信号として出力し、当該第６の信号の値が第４の閾値Ｔｈ４未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第４の信号として出力する第２のヒステリシスコンパレータと、当該第６の信号の値が第５の閾値Ｔｈ５以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該第６の信号の値が第６の閾値Ｔｈ６（Ｔｈ１≠Ｔｈ３かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ４、又は、Ｔｈ１≠Ｔｈ５かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ３かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ５かつＴｈ２≠Ｔｈ４の少なくともいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第３のヒステリシスコンパレータと、を有し、
前記スイッチングアンプ列は、前記信号合成器を介して前記第１のヒステリシスコンパレータから出力された前記第３の信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やす第１のスイッチングアンプと、当該信号合成器を介して前記第２のヒステリシスコンパレータから出力された前記第４の信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やし、当該第４の信号がＨｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第２のスイッチングアンプと、当該信号合成器を介して前記第３のヒステリシスコンパレータから出力された前記第５の信号がＨｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第３のスイッチングアンプと、を有する、
電源回路。

１００ 電力増幅器
１０１ 高周波変調信号入力端子
１０２ 振幅信号入力端子
１０３ 電源回路
１０４ 高周波電力増幅器
１０５ 高周波変調信号出力端子
１０６ リニアアンプ
１０７ 電流検出器
１０８ 電流出力部
１０９ ローパスフィルタ部
１１０ 合成部
１１１ 電力供給端子
１１２ 第１のヒステリシスコンパレータ
１１３ 第２のヒステリシスコンパレータ
１１４ インバータ
１１５ 第１のスイッチングアンプ
１１６ 第２のスイッチングアンプ
１１７ ＤＣ電源
１１８ 駆動トランジスタ
１１９ ダイオード
１２０ ダイオード
１２１ 駆動トランジスタ
１２２ 第１のローパスフィルタ
１２３ 第２のローパスフィルタ
２０１ 電源回路
２０２ 信号入力端子
２０３ リニアアンプ
２０４ 電流検出器
２０５ 第１のヒステリシスコンパレータ
２０６ 第２のヒステリシスコンパレータ
２０７ 第３のヒステリシスコンパレータ
２０８、２０９ インバータ
２１０ 第１のスイッチングアンプ
２１１ 第２のスイッチングアンプ
２１２ 第３のスイッチングアンプ
２１３ 第１のローパスフィルタ
２１４ 第２のローパスフィルタ
２１５ 第３のローパスフィルタ
２１６ ＤＣ電源
２１７ 信号出力端子
２１８、２２０、２２１、２２３ 駆動トランジスタ
２１９、２２２ ダイオード
３０１ 電源回路
３０２ 信号入力端子
３０３ リニアアンプ
３０４ 電流検出器
３０５ 第１のヒステリシスコンパレータ
３０６ 第２のヒステリシスコンパレータ
３０７ 第３のヒステリシスコンパレータ
３０８、３０９、３１０ インバータ
３１１ 第１のスイッチングアンプ
３１２ 第２のスイッチングアンプ
３１３ 第１のローパスフィルタ
３１４ 第２のローパスフィルタ
３１５ ＤＣ電源
３１６ 信号出力端子
３１７、３１８ 駆動トランジスタ
３１９、３２０ ダイオード
４０１ 電源回路
４０２ 信号入力端子
４０３ リニアアンプ
４０４ 電流検出器
４０５ ヒステリシスコンパレータ
４０６ インバータ
４０７ スイッチングアンプ
４０８ インダクタ
４０９ ＤＣ電源
４１０ 信号出力端子
４１１、４１３、４１４、４１６ 駆動トランジスタ
４１２、４１５ ダイオード
５０１ 電源回路
５０２ 信号入力端子
５０３ 遅延器
５０４ デジタル変調器
５０５ 電流増幅回路ブロック
５０６ リニアアンプ
５０７ ハイパスフィルタ
５０８ 電流検出器
５０９ ローパスフィルタ
５１０ 信号合成器列
５１１ スイッチングアンプ列
５１２ 信号出力端子
５２１ 第１の減算器
５２２ 第１の増幅器
５２３ 積分器
５２４ 加算器
５２５ 第２の減算器
５２６ ヒステリシスコンパレータ
５２７ 第２の増幅器
５２８ 第３の増幅器
５３１ 加算器
５３２ 遅延器
５３３ セレクタ
５４１ 信号合成器
５４２ スロープ生成回路
５４３ 加算器
５４４ コンパレータ
５５１ インバータ
５５２ スイッチングアンプ
５５３ ローパスフィルタ
５５４ ＤＣ電源
５５５、５５７、５５８、５６０ 駆動トランジスタ
５５６、５５９ ダイオード

Claims (6)

1. 入力信号を増幅するリニアアンプと、
   前記リニアアンプの出力信号の電流値を検出する電流検出器と、
   前記電流検出器が検出した前記電流値に応じて電流を出力する電流出力部と、
   前記電流出力部の出力信号の高周波成分を減衰させて出力するローパスフィルタ部と、
   前記リニアアンプの出力と前記ローパスフィルタ部の出力とを合成した電力を出力する合成部を備え、
   前記電流出力部は、前記電流検出器が検出した前記電流値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第１のヒステリシスコンパレータと、当該電流値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第４の閾値Ｔｈ４未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第２のヒステリシスコンパレータと、当該電流値が第５の閾値Ｔｈ５以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を出力し、当該電流値が第６の閾値Ｔｈ６（Ｔｈ１≠Ｔｈ３かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ４、又は、Ｔｈ１≠Ｔｈ５かつＴｈ４≠Ｔｈ６、又は、Ｔｈ３≠Ｔｈ５かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ３かつＴｈ２≠Ｔｈ６、又は、Ｔｈ１≠Ｔｈ５かつＴｈ２≠Ｔｈ４の少なくともいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を出力する第３のヒステリシスコンパレータと、
   前記第１のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やす第１のスイッチングアンプと、前記第２のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの一方である場合に出力電流を増やし、Ｈｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第２のスイッチングアンプと、前記第３のヒステリシスコンパレータからの出力信号がＨｉｇｈ又はＬｏｗの他方である場合に出力電流を減らす第３のスイッチングアンプと、を少なくとも有し、
   前記第２の閾値Ｔｈ２は前記第５の閾値Ｔｈ５よりも大きい値であって、
   前記第１のスイッチングアンプの出力ノードは前記第３のスイッチングアンプの出力ノードと接続され、
   前記ローパスフィルタ部は、前記第１のスイッチングアンプの出力及び前記第３のスイッチングアンプの出力を合成した信号の高周波成分を減衰させて出力する第１のローパスフィルタと、前記第２のスイッチングアンプの出力信号の高周波成分を減衰させて出力する第２のローパスフィルタと、を少なくとも有する、
   電源回路。
2. 前記第１の閾値Ｔｈ１は前記第３の閾値Ｔｈ３よりも大きい値である、
   請求項１に記載の電源回路。
3. 前記第４の閾値Ｔｈ４は前記第６の閾値Ｔｈ６よりも大きい値である、
   請求項１又は２に記載の電源回路。
4. 請求項１ないし３のいずれか一項に記載の電源回路を有し、高周波変調信号を増幅する電力増幅器であって、
   前記高周波変調信号の包絡線信号が前記入力信号として入力される前記電源回路と、
   前記電源回路が出力する電力に基づいて前記高周波変調信号を増幅するアンプと、
   を備える電力増幅器。
5. 入力信号にそれぞれ所定の遅延時間を与え、第１の信号及び第２の信号として出力する遅延器と、
   前記第１の信号を２並列の１ビット・デジタル信号に変換するデジタル変調器と、
   前記第２の信号と前記２並列の１ビット・デジタル信号とが入力され、当該第２の信号と当該２並列の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する電力増幅回路ブロックと、を備え、
   前記電力増幅回路ブロックは、
   前記第２の信号を増幅して出力するリニアアンプと、
   前記リニアアンプの出力信号の低周波成分を除去して出力するハイパスフィルタと、
   前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、
   前記電流検出器の出力信号の高周波成分を減衰させて出力するローパスフィルタと、
   前記２並列の１ビット・デジタル信号のうち少なくとも１つの１ビット・デジタル信号と前記ローパスフィルタとの出力信号とを合成して出力する信号合成器と、
   前記信号合成器から出力された２並列の合成信号をそれぞれ増幅し、高周波成分を取り除いた後に合成して１つの信号として出力するスイッチングアンプ列と、
   前記スイッチングアンプ列から出力された信号と前記ハイパスフィルタの出力信号とを合成して出力する合成出力部とを有し、
   前記デジタル変調器は、
   前記第１の信号の大きさと第３の信号の大きさとを比較し、比較結果を積分して出力する第１の比較部と、
   前記第１の信号の大きさと第４の信号の大きさとを比較し、比較結果を積分して出力する第２の比較部と、
   前記第１及び第２の比較部の出力信号を加算する加算器と、
   前記加算器の出力信号の大きさと前記第１の信号の大きさとを比較し、比較結果を第５の信号として出力する第３の比較部と、
   前記第５の信号の値が第１の閾値Ｔｈ１以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第３の信号として出力し、当該第５の信号の値が第２の閾値Ｔｈ２未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第３の信号として出力する第１のヒステリシスコンパレータと、当該第５の信号の値が第３の閾値Ｔｈ３以上になった場合にＨｉｇｈ又はＬｏｗの一方の信号を前記第４の信号として出力し、当該第５の信号の値が第４の閾値Ｔｈ４（少なくともＴｈ１≠Ｔｈ３又はＴｈ２≠Ｔｈ４のいずれかを満たす）未満になった場合にＨｉｇｈ又はＬｏｗの他方の信号を前記第４の信号として出力する第２のヒステリシスコンパレータと、を有し、
   前記スイッチングアンプ列は、前記信号合成器を介して前記第１のヒステリシスコンパレータから出力された前記第３の信号に応じて電流を出力する第１のスイッチングアンプと、当該信号合成器を介して前記第２のヒステリシスコンパレータから出力された前記第４の信号に応じて電流を出力する第２のスイッチングアンプと、を有する、
   電源回路。
6. 請求項５に記載の電源回路を有し、高周波変調信号を増幅する電力増幅器であって、
   前記高周波変調信号の包絡線信号が前記入力信号として入力される前記電源回路と、
   前記電源回路が出力する電力に基づいて前記高周波変調信号を増幅するアンプと、
   を備える電力増幅器。

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