JP6197228B2 - 設計に基づく欠陥分類の方法及びそのシステム - Google Patents
設計に基づく欠陥分類の方法及びそのシステム Download PDFInfo
- Publication number
- JP6197228B2 JP6197228B2 JP2013032553A JP2013032553A JP6197228B2 JP 6197228 B2 JP6197228 B2 JP 6197228B2 JP 2013032553 A JP2013032553 A JP 2013032553A JP 2013032553 A JP2013032553 A JP 2013032553A JP 6197228 B2 JP6197228 B2 JP 6197228B2
- Authority
- JP
- Japan
- Prior art keywords
- classification
- defects
- processed
- classification operation
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000007547 defect Effects 0.000 title claims description 208
- 238000013461 design Methods 0.000 title claims description 69
- 238000000034 method Methods 0.000 title claims description 69
- 238000007689 inspection Methods 0.000 claims description 55
- 230000008569 process Effects 0.000 claims description 37
- 238000004422 calculation algorithm Methods 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 238000012545 processing Methods 0.000 claims description 24
- 238000013500 data storage Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 7
- 238000004458 analytical method Methods 0.000 claims description 6
- 238000012216 screening Methods 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 18
- 238000003066 decision tree Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 3
- 230000000414 obstructive effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 102100025032 Dynein regulatory complex protein 1 Human genes 0.000 description 1
- 102100025018 Dynein regulatory complex subunit 2 Human genes 0.000 description 1
- 101000908373 Homo sapiens Dynein regulatory complex protein 1 Proteins 0.000 description 1
- 101000908413 Homo sapiens Dynein regulatory complex subunit 2 Proteins 0.000 description 1
- 101100410018 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) drc-3 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007635 classification algorithm Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2894—Aspects of quality control [QC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/0002—Inspection of images, e.g. flaw detection
- G06T7/0004—Industrial image inspection
- G06T7/0006—Industrial image inspection using a design-rule based approach
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/0002—Inspection of images, e.g. flaw detection
- G06T7/0004—Industrial image inspection
- G06T7/001—Industrial image inspection using an image reference approach
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/30—Subject of image; Context of image processing
- G06T2207/30108—Industrial image inspection
- G06T2207/30148—Semiconductor; IC; Wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Quality & Reliability (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Theoretical Computer Science (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
Description
本出願は、2012年2月3日出願の米国仮特許出願第61/594952の優先権を主張するものであり、引用によりその全体を本明細書に組み入れる。
製造プロセス中に欠陥を分類することの問題は、従来技術において認識され、解決策をもたらすための種々の技術が開発されている。
1つの典型的な手法は、欠陥の事前定義属性(例えば、サイズ、大きさ、配向、形状など)を分析し、これらの属性に基づいて分類を行うことである。他の分類技術は、試料内の報告された欠陥の位置(例えば、特定の定められた領域に対する)も考慮する。
欠陥は、欠陥の1つ又はそれ以上の属性、及び、欠陥に近接した試料上に形成された1つ又はそれ以上のパターン化構造の1つ又はそれ以上の属性に基づいて分類することができる。このようにして、欠陥は、欠陥の属性だけでなく、欠陥に近接した試料上に位置する何れかのパターン化構造の属性にも基づいて分類することができる。
欠陥は、検査データと組み合わせて設計データを活用する種々の方法を用いてさらに分類することができる。
各次の分類操作による処理に対して指示された欠陥数を減少させること、
各次の分類操作に必要な入力データソースの量を増加させること、
分類決定のためにより多くの欠陥が処理されることを必要とする分類操作を、分類決定のために少ない欠陥が処理されることを必要とする分類操作の前に行うこと、
及び
分類決定のためにより多くの欠陥が処理されることを必要とする分類操作を、分類決定のために少ない欠陥が処理されることを必要とする分類操作の後に行い、かつ分類決定のためにより多くの欠陥が処理されることを必要とする分類操作による処理のために適切な欠陥を収集するように構成される分類操作を行うこと、
のうちの少なくとも1つに従って事前定義することができる。
本開示主題は、図2を参照して説明される特定のアーキテクチャに束縛されるものではなく、同等の及び/又は修正した機能を別の方法で連結又は分割することができ、ソフトウェア、ファームウェア及びハードウェアの任意の適切な組み合わせで実装することができる。
単に例証のために、以下の説明はCADベースの属性に関して与えられる。さらに、実施形態は、他の適切な設計データにも適用可能である。
図示される決定ツリーにおける分類操作は、設計ベースの属性を用いて行われる。
随意的に、分類ユニットは、分類操作の前に、処理する欠陥の各々に関するCAD属性を計算する。
事前定義データセットは、決定アルゴリズムを生成する際にユーザにより事前定義するか、又は事前定義のユーザ設定により操作402に従って生成することができる。
−検査走査中に、分類ユニットによってCADベースの属性を計算することができる、 −ランタイム・クリップ・サーバを介してクリップを分類ユニットにインポートすることができる
−検査走査中に、CDA、DRC及びライブラリ整合計算を行うことができる
−検査走査が完了する際に、サンプリングのためのDBBを行うことができる。
120:設計データベース格納ユニット
121:クリップ・サーバ
130:製造プロセス
140:検査プロセス
150:分類プロセス
210:検査ツール
220:分類ユニット
221:エンジニアリング・インターフェース
222:設計データ・インターフェース
223:欠陥データ・インターフェース
224:プロセッサ及びメモリ・ユニット
230:エンジニアリング・ステーション
Claims (14)
- 試料の生成層上に検出された欠陥を分類するためのコンピュータ実施方法であって、コンピュータを使用して、
設計表示データを含み、前記検出された欠陥に関連する入力データを取得するステップと、
前記生成層と関連付けられた決定アルゴリズムを用いて前記入力データを処理し、2つ又はそれより多数の分類操作及びその順序を特定するステップと、
前記処理された欠陥を事前定義ビンに従って分類するステップであって、各ビンは、少なくとも1つの分類操作と関連付けられ、少なくとも1つの分類操作は、前記処理された欠陥の少なくとも一部を1つ又はそれより多数の分類ビンに選別して最終的に分類された欠陥をもたらし、各分類操作は、最後の分類操作を除いて、1つ又はそれより多数の次の分類操作により処理されるように前記処理された欠陥の少なくとも一部を選別し、少なくとも1つの分類操作は、前記設計表示データを用いて前記処理された欠陥を選別する、前記ステップと、
少なくとも最終的に分類された欠陥を記憶媒体内に格納するステップと、
を実行することを含むことを特徴とする方法。 - 1つ又はそれより多数の次の分類操作により処理されるように、現在の分類操作によって選別された前記欠陥は、前記現在の分類操作と関連付けられ、かつ、
現在の分類操作によって分類されず、かつ、前記決定アルゴリズムにより定義された分類操作に適合しないとしてさらなる処理から除去された前記欠陥に対応するビンと、
事前定義のさらなる分類操作に対して指定され、従って、こうした事前定義の分類操作が実行されるときに処理されるとして現在の操作によって認識された欠陥に対応するビンと、
前記次の分類操作のうちの1つに対して指定され、従って、さらに分類されるまで各々の次の分類操作によって処理されるとして前記現在の分類操作によって認識された欠陥に対応するビンと、
を含む群から選択される、1つ又はそれより多数のビンに選別されることを特徴とする、請求項1に記載の方法。 - 同じ欠陥が1つより多くのビンに選別されることを特徴とする、請求項1に記載の方法。
- 少なくとも1つのビンは、少なくとも2つの分類操作と関連付けられることを特徴とする、請求項1に記載の方法。
- 前記設計表示データを用いて前記処理された欠陥を選別する前記少なくとも1つの分類操作は、各々の欠陥に対して、前記欠陥の近傍における全ての多角形のデータ型及び層番号属性を示すデータセットの、データ型及び層番号属性の組み合わせと関連した分類関連命令を含む1つ又はそれより多数の事前定義データセットとの整合性に基づいて、前記処理された欠陥を選別することを特徴とする、請求項1に記載の方法。
- 少なくとも1つの分類操作は、設計ルール・チェック(DRC)分析と設計属性による分類との組み合わせを用いて、前記処理された欠陥を選別することを特徴とする、請求項1に記載の方法。
- 前記分類操作の順序は、
a.各々の次の分類操作による処理に対して指示される欠陥数を減らすこと、
b.各々の次の分類操作に必要な入力データソースの量を増やすこと、
c.分類決定のためにより多数の欠陥が処理されることを必要とする分類操作を分類決定のために少数の欠陥が処理されることを必要とする分類操作の前に行うこと、
d.分類決定のためにより多くの欠陥が処理されることを必要とする分類操作を、分類決定のために少ない欠陥が処理されることを必要とする分類操作の後に行い、かつ分類決定のためにより多くの欠陥が処理されることを必要とする分類操作による処理のために適切な欠陥を収集するように構成される分類操作を行うこと、
のうちの少なくとも1つに従って事前定義されることを特徴とする、請求項1に記載の方法。 - 各々が異なる設計ルールに対応する少なくとも2つの分類操作が、設計ルール・チェック(DRC)分析を用いて、前記処理された欠陥を実質的に同時に選別することを特徴とする、請求項1に記載の方法。
- 検査走査中に、前記処理される欠陥の各々に対する設計属性を計算するステップをさらに含むことを特徴とする、請求項1に記載の方法。
- 前記検査走査中に、前記分類操作に対して必要なCDA、DRC及びライブラリ整合計算のいずれかが行われることを特徴とする、請求項9に記載の方法。
- 設計に基づくビン分類を含む少なくとも1つの分類操作は、前記検査走査の後に行われることを特徴とする、請求項9に記載の方法。
- 試料の生成層上に検出された欠陥を分類することができ、少なくとも1つの検査ツール及び設計データ格納ユニットに動作可能に結合された分類ユニットを含む検査システムであって、前記分類ユニットは、
前記少なくとも1つの検査ツールから欠陥表示データを取得するように構成された欠陥データ・インターフェースと、
前記設計データ格納ユニットから設計を示すデータを取得するように構成された設計データ・インターフェースと、
最終的に分類された欠陥を格納するように構成されたメモリと、
前記欠陥表示データと共に前記設計表示データを、前記生成層に関連する決定アルゴリズムを用いて処理し、2つ又はそれより多数の分類操作及びその順序を特定するように構成され、事前定義ビンに従って前記処理された欠陥を選別するようにさらに構成されたプロセッサと、
を備え、
各ビンは少なくとも1つの分類操作と関連付けられ、
少なくとも1つの分類操作が、前記処理された欠陥の少なくとも一部を1つ又はそれより多数の分類ビンに選別して最終的に分類された欠陥をもたらし、
各分類操作は、最後の分類操作を除いて、前記処理された欠陥の少なくとも一部を1つ又はそれより多数の次の分類操作によって処理されるように選別する、
ことを特徴とするシステム。 - 現在の分類操作によって1つ又はそれより多数の次の分類操作により処理されるように選別された前記欠陥は、前記現在の分類操作と関連付けられ、かつ
現在の分類操作によって分類されずかつ前記決定アルゴリズムにより定義された分類操作に適合しないとしてさらなる処理から除去された欠陥に対応するビンと、
事前定義のさらなる分類操作に対して指定され、従って、該事前定義の分類操作が実行されるときに処理されるとして現在の操作によって認識された欠陥に対応するビンと、 前記次の分類操作のうちの1つに対して指定され、従って、さらに分類されるまで各々の次の分類操作によって処理されるとして前記現在の分類操作によって認識された欠陥に対応するビンと、
を含む群から選択される1つ又はそれより多数のビンに選別されることを特徴とする、請求項12に記載のシステム。 - 試料の生成層上に検出された欠陥を分類することができる検査システムと共に動作可能な分類ユニットであって、前記分類ユニットは、プロセッサによりアクセス可能であり、かつ、最終的に分類された欠陥を格納するように構成されたメモリと動作可能に結合されたプロセッサを備え、前記プロセッサは、前記生成層と関連付けられた決定アルゴリズムを用いて欠陥表示データと共に設計表示データを処理し、2つ又はそれより多数の分類操作及びその順序を特定するように構成され、前記プロセッサは前記処理された欠陥を事前定義ビンにより選別するようにさらに構成され、
各ビンは、少なくとも1つの分類操作と関連付けられ、
少なくとも1つの分類操作は、前記処理された欠陥の少なくとも一部を1つ又はそれより多数の分類ビンに選別して最終的に分類された欠陥をもたらし、
各分類操作は、最後の分類操作を除いて、前記処理された欠陥の少なくとも一部を1つ又はそれより多数の次の分類操作によって処理されるように選別する、
ことを特徴とする分類ユニット。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261594952P | 2012-02-03 | 2012-02-03 | |
US61/594,952 | 2012-02-03 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013162133A JP2013162133A (ja) | 2013-08-19 |
JP2013162133A5 JP2013162133A5 (ja) | 2016-02-25 |
JP6197228B2 true JP6197228B2 (ja) | 2017-09-20 |
Family
ID=49174086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013032553A Active JP6197228B2 (ja) | 2012-02-03 | 2013-02-04 | 設計に基づく欠陥分類の方法及びそのシステム |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP6197228B2 (ja) |
KR (1) | KR101897582B1 (ja) |
TW (1) | TWI574136B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9489599B2 (en) * | 2013-11-03 | 2016-11-08 | Kla-Tencor Corp. | Decision tree construction for automatic classification of defects on semiconductor wafers |
US9341580B2 (en) * | 2014-06-27 | 2016-05-17 | Applied Materials, Inc. | Linear inspection system |
JP6312955B1 (ja) * | 2017-07-19 | 2018-04-18 | 三菱電機株式会社 | 品質分析装置及び品質分析方法 |
US11321633B2 (en) * | 2018-12-20 | 2022-05-03 | Applied Materials Israel Ltd. | Method of classifying defects in a specimen semiconductor examination and system thereof |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5550839A (en) * | 1993-03-12 | 1996-08-27 | Xilinx, Inc. | Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays |
US6922482B1 (en) * | 1999-06-15 | 2005-07-26 | Applied Materials, Inc. | Hybrid invariant adaptive automatic defect classification |
JP4118703B2 (ja) * | 2002-05-23 | 2008-07-16 | 株式会社日立ハイテクノロジーズ | 欠陥分類装置及び欠陥自動分類方法並びに欠陥検査方法及び処理装置 |
US7536664B2 (en) * | 2004-08-12 | 2009-05-19 | International Business Machines Corporation | Physical design system and method |
US7331026B2 (en) * | 2004-10-12 | 2008-02-12 | Cadence Design Systems, Inc. | Method and system for generating an initial layout of an integrated circuit |
US7904852B1 (en) * | 2005-09-12 | 2011-03-08 | Cadence Design Systems, Inc. | Method and system for implementing parallel processing of electronic design automation tools |
KR20180088924A (ko) * | 2005-11-18 | 2018-08-07 | 케이엘에이-텐코 코포레이션 | 검사 데이터와 조합하여 설계 데이터를 활용하는 방법 및 시스템 |
US7570796B2 (en) * | 2005-11-18 | 2009-08-04 | Kla-Tencor Technologies Corp. | Methods and systems for utilizing design data in combination with inspection data |
US7570800B2 (en) * | 2005-12-14 | 2009-08-04 | Kla-Tencor Technologies Corp. | Methods and systems for binning defects detected on a specimen |
RU2406136C2 (ru) * | 2006-06-09 | 2010-12-10 | Кейденс Дизайн Системс, Инк. | Метод и механизм экстракции и распознавания многоугольников при проектировании интегральных схем |
US7937179B2 (en) * | 2007-05-24 | 2011-05-03 | Applied Materials, Inc. | Dynamic inline yield analysis and prediction of a defect limited yield using inline inspection defects |
US8732625B2 (en) * | 2007-06-04 | 2014-05-20 | Asml Netherlands B.V. | Methods for performing model-based lithography guided layout design |
US7900178B2 (en) * | 2008-02-28 | 2011-03-01 | International Business Machines Corporation | Integrated circuit (IC) design method, system and program product |
-
2013
- 2013-02-01 TW TW102103925A patent/TWI574136B/zh active
- 2013-02-04 KR KR1020130012363A patent/KR101897582B1/ko active IP Right Grant
- 2013-02-04 JP JP2013032553A patent/JP6197228B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
TW201339778A (zh) | 2013-10-01 |
KR101897582B1 (ko) | 2018-09-12 |
KR20130090382A (ko) | 2013-08-13 |
TWI574136B (zh) | 2017-03-11 |
JP2013162133A (ja) | 2013-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9401013B2 (en) | Method of design-based defect classification and system thereof | |
TWI808815B (zh) | 半導體製作製程控制之系統及方法,以及電腦程式產品 | |
TWI670781B (zh) | 疊代式缺陷濾除製程 | |
US9418199B2 (en) | Method and apparatus for extracting systematic defects | |
JP5608575B2 (ja) | 画像分類方法および画像分類装置 | |
US9710903B2 (en) | System and method for detecting design and process defects on a wafer using process monitoring features | |
KR100414032B1 (ko) | 반도체검사장치, 반도체결함해석장치, 반도체설계데이터수정장치, 반도체검사방법, 반도체결함해석방법, 반도체설계데이터수정방법 및 컴퓨터판독가능한 기록매체 | |
US9141730B2 (en) | Method of generating a recipe for a manufacturing tool and system thereof | |
JP5501303B2 (ja) | レシピ生成装置、検査支援装置、検査システムならびに記録媒体。 | |
JP5745573B2 (ja) | 製造ツールのレシピを生成する方法及びそのシステム | |
JP6197228B2 (ja) | 設計に基づく欠陥分類の方法及びそのシステム | |
US11321633B2 (en) | Method of classifying defects in a specimen semiconductor examination and system thereof | |
TW202139133A (zh) | 半導體樣本的檢查 | |
JP5323457B2 (ja) | 観察条件決定支援装置および観察条件決定支援方法 | |
JP2013162133A5 (ja) | ||
US20200018789A1 (en) | Method of inspecting a specimen and system thereof | |
TWI402928B (zh) | 智慧型缺陷篩選及取樣方法 | |
TW202146884A (zh) | 檢查樣本的方法和其系統 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160107 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161121 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170726 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170802 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6197228 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |