JP6196954B2 - Switching power supply - Google Patents

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本発明は、一定のスイッチング周期で動作するハーフブリッジ型のスイッチング電源装置に関する。   The present invention relates to a half-bridge type switching power supply device that operates at a constant switching period.

一定のスイッチング周期で動作するハーフブリッジ型の電源回路は、図２４（ａ）に示すように、両端に入力電圧Viが印加される２つの主スイッチング素子１，２の直列回路、その両端に並列に接続された２つの入力側コンデンサ３，４の直列回路、入力巻線５ａ及び出力巻線５ｂを有するトランス５、出力巻線５ｂの発生電圧を整流平滑して一定の出力電圧Voを生成する出力整流平滑回路６、及び図示しない制御回路で構成され、入力巻線５ａが、２つの主スイッチング素子１，２の中点と入力側コンデンサ３，４の中点との間に接続されている。主スイッチング素子１，２は、各導通時間Ton1，Ton2が、スイッチングの１周期の中で互いに等しくなるように動作するのが理想である。このように動作することによって、入力側コンデンサ３，４の電圧V3，V4がそれぞれVi/2となって入力巻線５ａの一端がVi/2にバイアスされ、導通時間Ton1の期間に入力巻線５ａに印加される電圧と、導通時間Ton2の期間に入力巻線５ａに印加される電圧が等しくなる。   As shown in FIG. 24A, a half-bridge type power supply circuit that operates at a constant switching cycle is a series circuit of two main switching elements 1 and 2 to which an input voltage Vi is applied at both ends, and is connected in parallel at both ends. A series circuit of two input-side capacitors 3 and 4 connected to, a transformer 5 having an input winding 5a and an output winding 5b, and a voltage generated by the output winding 5b are rectified and smoothed to generate a constant output voltage Vo. The output rectifying and smoothing circuit 6 and a control circuit (not shown) are configured, and the input winding 5a is connected between the midpoint of the two main switching elements 1 and 2 and the midpoint of the input side capacitors 3 and 4. . Ideally, the main switching elements 1 and 2 operate so that the conduction times Ton1 and Ton2 are equal to each other in one switching period. By operating in this way, the voltages V3 and V4 of the input side capacitors 3 and 4 become Vi / 2, respectively, and one end of the input winding 5a is biased to Vi / 2, and during the conduction time Ton1, the input winding The voltage applied to 5a is equal to the voltage applied to the input winding 5a during the conduction time Ton2.

しかし、各主スイッチング素子１，２をオンオフさせる駆動パルスの時比率を厳密に一致させたとしても、各主スイッチング素子の僅かな特性の違い（例えば、オン閾値電圧のばらつき）等の影響で、実際には導通時間Ton1，Ton2に若干の差が発生する。導通時間Ton1，Ton2に差が発生すると、入力側コンデンサ３，４の電圧V3，V4のバランスが崩れ、入力巻線５ａに印加される電圧が導通時間Ton1の期間と導通時間Ton2の期間で異なる値になり、トランス５が偏励磁する。特に、図２５に示すように、出力電流Ioが小さくなって電流不連続モード動作を行うα％以下（例えば、20％以下）になると導通時間Ton1，Ton2が徐々に短くなり、β％以下（例えば、5％以下）になると、導通時間Ton1，Ton2の差の影響がより顕著に現れるようになる。その結果、電圧V3，V4のバランスが大きく崩れ、トランス５の偏励磁が進行してトランス５が飽和し、正常に動作できなくなるという問題が発生する。   However, even if the duty ratios of the drive pulses for turning on and off the main switching elements 1 and 2 are strictly matched, due to the influence of a slight characteristic difference of each main switching element (for example, variation in on threshold voltage), Actually, there is a slight difference between the conduction times Ton1 and Ton2. When a difference occurs between the conduction times Ton1 and Ton2, the balance between the voltages V3 and V4 of the input side capacitors 3 and 4 is lost, and the voltage applied to the input winding 5a differs between the conduction time Ton1 period and the conduction time Ton2 period. And the transformer 5 is biased. In particular, as shown in FIG. 25, when the output current Io becomes small and becomes α% or less (for example, 20% or less) in which the current discontinuous mode operation is performed, the conduction times Ton1 and Ton2 gradually become short and β% or less ( For example, at 5% or less), the influence of the difference between the conduction times Ton1 and Ton2 appears more prominently. As a result, the balance between the voltages V3 and V4 is greatly lost, and the partial excitation of the transformer 5 proceeds to saturate the transformer 5 so that it cannot operate normally.

また、この種のハーフブリッジ型の電源回路は、図２４（ｂ）に示すように、２つの入力側コンデンサ３，４に代えて、１つの入力側コンデンサ５を設ける場合もある。つまり、入力側コンデンサ５を入力巻線５ａとの直列回路を主スイッチング素子１に並列に接続し、入力巻線５ａの一端を入力側コンデンサ７でバイアスする構成である。この場合も動作は実質的に同じであり、図２４（ａ）に示す電源回路と同様に、トランス５が飽和して正常に動作できなくなるという問題が発生する。   In addition, as shown in FIG. 24B, this type of half-bridge power supply circuit may be provided with one input-side capacitor 5 instead of the two input-side capacitors 3 and 4. That is, the input side capacitor 5 is connected in series with the main switching element 1 in series with the input winding 5 a, and one end of the input winding 5 a is biased by the input side capacitor 7. Also in this case, the operation is substantially the same, and similarly to the power supply circuit shown in FIG. 24A, there arises a problem that the transformer 5 is saturated and cannot operate normally.

従来から、この問題を解決するための技術が複数提案されている。例えば、特許文献１に開示されているように、導通時間Ton1の期間と導通時間Ton2の期間のトランス巻線の電圧をそれぞれ観測し、観測した両電圧が絶えず平衡するように各駆動パルスの時比率を別々に補正する制御を行い、トランスの偏励磁を一定以下に抑えるスイッチング電源装置があった。特許文献１には、導通時間Ton1，Ton2が短くなると、導通時間Ton1，Ton2の差の影響がより顕著に現れる現象について記載されている。   Conventionally, a plurality of techniques for solving this problem have been proposed. For example, as disclosed in Patent Document 1, the voltage of the transformer winding during the conduction time Ton1 period and the conduction time Ton2 period is observed, and at each drive pulse so that the observed voltages are constantly balanced. There has been a switching power supply device that performs control for correcting the ratio separately and suppresses the partial excitation of the transformer below a certain level. Patent Document 1 describes a phenomenon in which, when the conduction times Ton1 and Ton2 are shortened, the influence of the difference between the conduction times Ton1 and Ton2 appears more prominently.

また、特許文献２に開示されているように、図２４（ａ）に示す電源回路を備え、導通時間Ton1の期間と導通時間Ton2の期間のトランス巻線の電圧のアンバランスを、２つの入力側コンデンサの中点の電圧を観測することにより検出し、検出電圧が入力電圧のほぼ半分の値に維持されるように各駆動パルスの時比率を別々に補正する制御を行い、トランスの偏励磁を一定以下に抑えるスイッチング電源装置があった。   Further, as disclosed in Patent Document 2, the power supply circuit shown in FIG. 24 (a) is provided, and the voltage imbalance of the transformer winding during the conduction time Ton1 period and the conduction time Ton2 period is expressed by two inputs. This is detected by observing the voltage at the middle point of the side capacitor, and control is performed to separately correct the time ratio of each drive pulse so that the detected voltage is maintained at approximately half the value of the input voltage. There is a switching power supply device that keeps the value below a certain level.

特開昭６２−２１３５７０号公報JP-A-62-213570 特開２００３−８８１１３号公報JP 2003-88113 A

しかし、特許文献１，２に開示されているスイッチング電源装置は、主スイッチング素子の駆動パルスを生成する回路の構成が非常に複雑になってしまうという問題がある。しかも、近年はスイッチング周波数が高周波化しているので、導通時間Ton1，Ton2の差を数nsec〜数十nsecの精度で制御しなければならず、このような高い精度を実現するのは容易ではない。また、特許文献２に開示されている技術は、適用できる電源回路の構成が限定され、図２４（ａ）の構成には適用できるが、図２４（ｂ）の構成には適用できないものである。   However, the switching power supply devices disclosed in Patent Documents 1 and 2 have a problem that the configuration of a circuit that generates a driving pulse for the main switching element becomes very complicated. Moreover, since the switching frequency has been increased in recent years, the difference between the conduction times Ton1 and Ton2 must be controlled with an accuracy of several nsec to several tens of nsec, and it is not easy to achieve such high accuracy. . Further, the technology disclosed in Patent Document 2 is applicable to the configuration of the power supply circuit and is applicable to the configuration of FIG. 24A, but is not applicable to the configuration of FIG. .

本発明は、上記背景技術に鑑みて成されたものであり、２つの主スイッチング素子の導通時間の差の影響でトランスが偏励磁して飽和するのを容易に防止できるハーフブリッジ型のスイッチング電源装置を提供することを目的とする。   The present invention has been made in view of the above-described background art, and is a half-bridge type switching power supply that can easily prevent a transformer from being biased and saturated due to a difference in conduction time between two main switching elements. An object is to provide an apparatus.

本発明は、互いに直列接続され、その両端に入力電圧が印加される第一及び第二の主スイッチング素子と、入力巻線及び出力巻線を有するトランスと、第一又は第二の主スイッチング素子がオンした時、前記入力巻線の一端をバイアスすることにより、前記入力巻線に前記入力電圧のほぼ半分の電圧を発生させる入力側コンデンサと、前記出力巻線に発生する電圧を整流平滑して出力電圧を生成する出力整流平滑回路と、前記第一の主スイッチング素子をオンオフさせる第一駆動パルスと前記第二の主スイッチング素子をオンオフさせる第二駆動パルスとを生成し、前記第一及び第二駆動パルスによって前記第一及び第二の主スイッチング素子のオン時間を調節し、前記出力電圧を目標値に近づける制御を行う制御回路とで構成されたハーフブリッジ型の電源回路を有し、
前記第一駆動パルスは、ハイレベルとローレベルを繰り返す周期が一定であり、ハイレベルとローレベルのどちらか一方の期間に前記第一の主スイッチング素子をオンさせることができ、前記第二駆動パルスは、ハイレベルとローレベルを繰り返す周期が前記第一駆動パルスと同じであり、ハイレベルとローレベルのどちらか一方の期間に前記第二の主スイッチング素子をオンさせることができ、
前記制御回路が、前記第一駆動パルスが前記第一の主スイッチング素子をオンさせる側のレベルになる時比率である第一のオン時比率と、前記第二駆動パルスが前記第二の主スイッチング素子をオンさせる側のレベルになる時比率である第二のオン時比率とを変化させることによって、前記第一及び第二の主スイッチング素子のオン時間を変化させるスイッチング電源装置であって、
前記制御回路は、前記出力電圧と前記目標値との差を増幅し、前記出力電圧を前記目標値に近づける方向に増減する制御信号を出力する出力電圧監視部と、前記制御信号を受け、所定の変調条件に基づいて変調を行って前記第一及び第二のオン時比率を決定し、これを信号化した駆動パルス時比率信号を出力するパルス幅変調部と、前記駆動パルス時比率信号に対応した前記第一及び第二駆動パルスを生成し、前記第一及び第二の主スイッチング素子に向けて出力する駆動パルス生成部と、前記出力整流平滑回路から負荷に供給される出力電流が所定の上限値を超えたことを検出すると、前記出力電流の増加を抑制するため、前記出力電圧を前記目標値より低下させる方向に増減する保護信号を出力する出力電流監視部とで構成され、
前記パルス幅変調部には、ゼロよりも大きい値である所定の最小時比率が設定され、前記パルス幅変調部は、前記制御信号が前記出力電圧を低下させる方向に変化すると、その変化に応じて前記第一及び第二のオン時比率を徐々に小さくし、前記第一及び第二のオン時比率が前記最小時比率まで小さくなった後、さらに前記制御信号が前記出力電圧を低下させる方向に変化すると、前記第一及び第二のオン時比率を前記最小時比率からゼロに切り替えるスイッチング電源装置である。 The present invention relates to first and second main switching elements connected in series to each other and to which an input voltage is applied across both ends, a transformer having an input winding and an output winding, and a first or second main switching element. When the is turned on, by biasing one end of the input winding, an input side capacitor that generates approximately half of the input voltage in the input winding and a voltage generated in the output winding are rectified and smoothed. Generating an output voltage, generating a first drive pulse for turning on and off the first main switching element, and a second drive pulse for turning on and off the second main switching element, A half circuit comprising a control circuit that adjusts the on-time of the first and second main switching elements by a second drive pulse and controls the output voltage to approach a target value. A power supply circuit of the ridge type,
The first drive pulse has a constant cycle of repeating the high level and the low level, and can turn on the first main switching element during either the high level or the low level. The pulse has the same period as the first drive pulse in which the high level and the low level are repeated, and the second main switching element can be turned on during either the high level or the low level.
The control circuit has a first on-time ratio that is a time ratio at which the first drive pulse becomes a level to turn on the first main switching element, and the second drive pulse is the second main switching. A switching power supply device that changes the on-time of the first and second main switching elements by changing a second on-time ratio, which is a time ratio at which the element is turned on.
The control circuit amplifies a difference between the output voltage and the target value, receives a control signal that outputs a control signal that increases or decreases the output voltage in a direction approaching the target value, and receives the control signal. The first and second on-time ratios are determined by performing modulation based on the modulation conditions, and a pulse width modulation unit that outputs a drive pulse time ratio signal that is converted into a signal, and the drive pulse time ratio signal A drive pulse generator that generates the corresponding first and second drive pulses and outputs them to the first and second main switching elements, and an output current supplied to the load from the output rectifying and smoothing circuit is predetermined. An output current monitoring unit that outputs a protection signal that increases or decreases in a direction to decrease the output voltage below the target value in order to suppress an increase in the output current .
A predetermined minimum duty ratio that is a value greater than zero is set in the pulse width modulation unit, and the pulse width modulation unit responds to the change when the control signal changes in the direction of decreasing the output voltage. The first and second on-time ratios are gradually reduced, and the control signal further reduces the output voltage after the first and second on-time ratios are reduced to the minimum time ratio. The switching power supply device changes the first and second on-time ratios from the minimum time ratio to zero.

例えば、前記パルス幅変調部は、前記制御信号が前記出力電圧を低下させる方向に変化すると、その変化に応じて前記第一及び第二のオン時比率を徐々に小さくし、前記第一及び第二のオン時比率が前記最小時比率まで小さくなった後、さらに前記制御信号が前記出力電圧を低下させる方向に変化すると、前記第一駆動パルスの周期の２倍以上の時間である最小時比率保持時間が経過するまでの間、前記第一及び第二のオン時比率を前記最小時比率に保持し、前記最小時比率保持時間が経過した後、前記第一及び第二のオン時比率を速やかに前記最小時比率からゼロに切り替える。 For example, when the control signal changes in a direction to decrease the output voltage, the pulse width modulation unit gradually reduces the first and second on-time ratios according to the change, and the first and second After the second on-time ratio is reduced to the minimum time ratio, when the control signal further changes in the direction of decreasing the output voltage, the minimum time ratio is a time that is twice or more the period of the first drive pulse. Until the holding time elapses, the first and second on-time ratios are held at the minimum time ratio, and after the minimum time ratio holding time elapses, the first and second on-time ratios are set. It may switch to zero rapidly from the minimum time ratio.

そして、前記パルス幅変調部は、前記保護信号を受けると、前記制御信号を無視し、前記保護信号を前記制御信号とみなして同様の変調を行って前記第一及び第二駆動パルスの時比率を決定し、前記第一及び第二のオン時比率が前記最小時比率まで小さくなった後、さらに前記保護信号が前記出力電圧を低下させる方向に変化すると、前記最小時比率保持時間を前記第一駆動パルスの周期以下の短い時間に切り替えて、前記第一及び第二のオン時比率を速やかに前記最小時比率からゼロに切り替える。 Then, the pulse width modulation unit receives the protection signal, ignoring the control signal, the time ratio of the performing the same modulation protection signal is regarded as the control signal first and second drive pulse After the first and second on-time ratios are reduced to the minimum time ratio, and when the protection signal is further changed to reduce the output voltage, the minimum time ratio holding time is set to the first time ratio. switch to the period following a short time one drive pulse, may switch to zero rapidly from the minimum time ratio of the first and second on-time ratio.

あるいは、前記パルス幅変調部は、前記第一駆動パルスの特定の１周期における前記第一のオン時比率を決定すると、この期間における第二のオン時比率も同じ値にする構成にする。そして、前記パルス幅変調部は、前記保護信号を受けると、前記制御信号を無視し、前記保護信号を前記制御信号とみなして同様の変調を行って前記第一駆動パルスの時比率を決定し、前記第一のオン時比率が前記最小時比率まで小さくなった後、さらに前記保護信号が前記出力電圧を低下させる方向に変化すると、前記第一のオン時比率を前記最小時比率からゼロに切り替える動作を行う。 Alternatively, when the pulse width modulation unit determines the first on-time ratio in a specific cycle of the first drive pulse, the second on-time ratio in this period is also set to the same value. When the pulse width modulation unit receives the protection signal, the pulse width modulation unit ignores the control signal, considers the protection signal as the control signal, performs similar modulation, and determines the time ratio of the first drive pulse. After the first on-time ratio is reduced to the minimum time ratio, the first on-time ratio is changed from the minimum time ratio to zero when the protection signal is further changed to reduce the output voltage. Perform switching operation.

また、前記制御回路の一部又は全部がデジタルプロセッサ内に設けられ、前記第一駆動パルスの周期、第二駆動パルスの周期、及び前記最小時比率が、前記デジタルプロセッサが有する共通のクロック周期を基準に設定されている構成であることが好ましい。   Further, a part or all of the control circuit is provided in the digital processor, and the cycle of the first drive pulse, the cycle of the second drive pulse, and the minimum time ratio are a common clock cycle of the digital processor. It is preferable that the configuration is set as a reference.

本発明のスイッチング電源装置によれば、パルス幅変調部に独特の変調条件を設定することにより、トランスが偏励磁して飽和するのを容易に防止することができ、制御回路もシンプルに構成することができる。   According to the switching power supply device of the present invention, by setting a unique modulation condition in the pulse width modulation unit, the transformer can be easily prevented from being biased and saturated, and the control circuit is also configured simply. be able to.

スイッチング電源装置の一実施形態の構成を示すブロック図である。It is a block diagram which shows the structure of one Embodiment of a switching power supply device. 図１の出力電圧監視部の入力-出力特性を示すグラフ（ａ）、具体的な構成例を示す回路図（ｂ）である。FIG. 2 is a graph (a) illustrating an input-output characteristic of the output voltage monitoring unit in FIG. 1 and a circuit diagram (b) illustrating a specific configuration example. 図１のパルス幅変調部に設定された変調条件を示すグラフ（ａ）、変調結果を信号化した駆動パルス時比率信号を示すタイムチャートである。2 is a graph (a) showing a modulation condition set in the pulse width modulation section of FIG. 1, and a time chart showing a drive pulse time ratio signal obtained by converting the modulation result. 図１のパルス幅変調部の具体的な構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a specific configuration example of a pulse width modulation unit in FIG. 1. 図１の駆動パルス生成部が出力する第一及び第二駆動パルスを示すタイムチャートである。3 is a time chart showing first and second drive pulses output by a drive pulse generation unit in FIG. 1. 図１に示すスイッチング電源装置における出力電流の大小による動作の変化を示すグラフ（ａ），（ｂ），（ｃ）である。 3 is graphs (a), (b), and (c) showing changes in operation according to the magnitude of output current in the switching power supply device shown in FIG. 1 . 図４に示すパルス幅変調部の動作点P1における動作を示す波形である。5 is a waveform showing an operation at an operating point P1 of the pulse width modulation unit shown in FIG. 図４に示すパルス幅変調部の動作点P2における動作を示す波形である。5 is a waveform showing an operation at an operating point P2 of the pulse width modulation unit shown in FIG. 図４に示すパルス幅変調部の動作点P3における動作を示す波形である。5 is a waveform showing an operation at an operating point P3 of the pulse width modulation unit shown in FIG. 本発明のスイッチング電源装置の第一の実施形態の構成を示すブロック図である。It is a block diagram which shows the structure of 1st embodiment of the switching power supply device of this invention. 図１０の出力電流監視部の入力-出力特性を示すグラフである。It is a graph which shows the input-output characteristic of the output current monitoring part of FIG. 図１０の出力電流監視部の具体的な構成例を示す回路図である。It is a circuit diagram which shows the specific structural example of the output current monitoring part of FIG. 図１０のパルス幅変調部の具体的な構成例を示す回路図である。It is a circuit diagram which shows the specific structural example of the pulse width modulation part of FIG. 第一の実施形態のスイッチング電源装置における出力電流の大小による動作の変化を示すグラフ（ａ），（ｂ），（ｃ）である。 It is graph (a), (b), (c) which shows the change of operation by the magnitude of the output current in the switching power supply of a first embodiment. 図１３に示すパルス幅変調部の動作点P11における動作を示す波形である。It is a waveform which shows the operation | movement in the operating point P11 of the pulse width modulation part shown in FIG. 図１３に示すパルス幅変調部の動作点P12における動作を示す波形である。It is a waveform which shows the operation | movement in the operating point P12 of the pulse width modulation part shown in FIG. 本発明のスイッチング電源装置の第二の実施形態の構成を示すブロック図である。It is a block diagram which shows the structure of 2nd embodiment of the switching power supply device of this invention. 図１７のパルス幅変調部に設定された変調条件を示すグラフ（ａ）、変調結果を信号化した駆動パルス時比率信号を示すタイムチャートである。18 is a graph (a) showing a modulation condition set in the pulse width modulation section of FIG. 17, and a time chart showing a drive pulse time ratio signal obtained by converting the modulation result. 図１７の駆動パルス生成部が出力する第一及び第二駆動パルスを示すタイムチャートである。It is a time chart which shows the 1st and 2nd drive pulse which the drive pulse production | generation part of FIG. 17 outputs. スイッチング電源装置の他の実施形態の構成を示すブロック図である。It is a block diagram which shows the structure of other embodiment of a switching power supply device. 図２０の出力電圧監視部の入力-出力特性を説明するグラフ（ａ）、具体的な構成例を示す回路図（ｂ）である。FIG. 21 is a graph (a) illustrating an input-output characteristic of the output voltage monitoring unit in FIG. 20 and a circuit diagram (b) illustrating a specific configuration example. 図２０のパルス幅変調部に設定された変調条件を示すグラフ（ａ）、変調結果を信号化した駆動パルス時比率信号を示すタイムチャートである。FIG. 21 is a graph (a) showing a modulation condition set in the pulse width modulation section in FIG. 20 and a time chart showing a drive pulse ratio signal obtained by converting the modulation result. 図２０に示すスイッチング電源装置における出力電流の大小による動作の変化を示すグラフ（ａ），（ｂ），（ｃ）である。Graph showing changes in operation due to the magnitude of the output current in the switching power supply device shown in FIG. 20 (a), a (b), (c). 従来のハーフブリッジ型の電源回路の第一の構成例を示す回路図（ａ）、第二の構成例を示す回路図（ｂ）である。FIG. 4 is a circuit diagram (a) showing a first configuration example of a conventional half-bridge type power supply circuit, and a circuit diagram (b) showing a second configuration example. 図２４（ａ）の電源回路における出力電流の大小による動作の変化を示すグラフ（ａ），（ｂ）である。25 is graphs (a) and (b) showing changes in operation depending on the magnitude of the output current in the power supply circuit of FIG.

以下、スイッチング電源装置の一形態について、図１〜図９に基づいて説明する。このスイッチング電源装置１０は、一定のスイッチング周期で動作するハーフブリッジ型の電源装置であり、図１に示すように、互いに直列接続され、その両端に入力電圧Viが印加される第一及び第二の主スイッチング素子１２，１４を備えている。ローサイド側の第一の主スイッチング素子１２は、ＮチャネルのMOS型FETであり、ゲート・ソース間に入力される第一駆動パルスVg1によって駆動され、第一駆動パルスVg1がハイレベルの期間にオンし、ローレベルの期間にオフする。ハイサイド側の第二の主スイッチング素子１４も、同一のMOS型FETであり、ゲート・ソース間に入力される第二駆動パルスVg2によって駆動され、第二駆動パルスVg2がハイレベルの期間にオンし、ローレベルの期間にオフする。 Hereinafter, an embodiment of the switching power supply device will be described with reference to FIGS. The switching power supply device 10 is a half-bridge type power supply device that operates at a constant switching cycle. As shown in FIG. 1, the switching power supply device 10 is connected in series with each other and an input voltage Vi is applied to both ends thereof. Main switching elements 12 and 14 are provided. The first main switching element 12 on the low side is an N-channel MOS FET, and is driven by a first drive pulse Vg1 input between the gate and the source. The first drive pulse Vg1 is on during a high level period. And off during the low level period. The second main switching element 14 on the high side is also the same MOS type FET, and is driven by the second drive pulse Vg2 input between the gate and the source. The second drive pulse Vg2 is turned on during the high level period. And off during the low level period.

第一及び第二駆動パルスVg1，Vg2は、繰り返しの周期Tが互いに等しい。以下、繰り返しの１周期Tの中で、第一駆動パルスVg1がハイレベル（第一の主スイッチング素子１２をオンさせる側のレベル）になる時比率を第一のオン時比率Don1とし、第二駆動パルスVg2がハイレベル（第二の主スイッチング素子１４をオンさせる側のレベル）になる時比率を第二のオン時比率Don2と称する。   The first and second drive pulses Vg1, Vg2 have the same repetition period T. Hereinafter, in the repeated one cycle T, the time ratio at which the first drive pulse Vg1 becomes high level (the level on the side where the first main switching element 12 is turned on) is defined as the first on-time ratio Don1, and the second A time ratio at which the drive pulse Vg2 is at a high level (a level at which the second main switching element 14 is turned on) is referred to as a second on-time ratio Don2.

第一及び第二の主スイッチング素子１２，１４の両端には、第一及び第二の入力側コンデンサ１６，１８の直列回路が接続されている。ローサイド側の入力側コンデンサ１６とハイサイド側の第二の入力側コンデンサ１８は同一の部品であり、互いに接続された中点に、入力電圧Viのほぼ半分の電圧が発生する。   A series circuit of first and second input side capacitors 16 and 18 is connected to both ends of the first and second main switching elements 12 and 14. The low-side input capacitor 16 and the high-side second input capacitor 18 are the same component, and a voltage almost half of the input voltage Vi is generated at the midpoint where they are connected to each other.

トランス２０は、入力巻線２０ａと出力巻線２０ｂとを有し、入力巻線２０ａが、第一及び第二の主スイッチング素子１２，１４の中点と第一及び第二の入力側コンデンサ１６，１８の中点との間に接続されている。入力巻線２０ａの一端は、第一及び第二の入力側コンデンサ１６，１８によりバイアスされるので、第一又は第二の主スイッチング素子１２，１４がオンした時、入力巻線２０ａの両端に、入力電圧Viのほぼ半分の電圧が印加される。   The transformer 20 includes an input winding 20a and an output winding 20b, and the input winding 20a includes a midpoint between the first and second main switching elements 12 and 14 and the first and second input-side capacitors 16. , 18 are connected to the midpoint. Since one end of the input winding 20a is biased by the first and second input-side capacitors 16 and 18, when the first or second main switching elements 12 and 14 are turned on, both ends of the input winding 20a are connected to both ends. A voltage approximately half of the input voltage Vi is applied.

トランス２０の出力巻線２０ｂには、出力巻線２０ｂに発生する電圧を整流平滑して出力電圧Voを生成する出力整流平滑回路２２が接続されている。出力整流平滑回路２２は、例えば、ダイオードを用いたセンタタップ整流型の整流回路と、ＬＣフィルタで成る平滑回路とで構成されている。   The output winding 20b of the transformer 20 is connected to an output rectifying / smoothing circuit 22 that rectifies and smoothes the voltage generated in the output winding 20b to generate the output voltage Vo. The output rectification / smoothing circuit 22 includes, for example, a center tap rectification type rectification circuit using a diode and a smoothing circuit formed of an LC filter.

さらに、第一及び第二の主スイッチング素子１２，１４のスイッチング動作を制御する制御回路２４が設けられている。制御回路２４は、第一及び第二駆動パルスVg1，Vg2を生成し、第一及び第二駆動パルスVg1，Vg2によって第一及び第二の主スイッチング素子１２，１４の導通時間Ton1，Ton2を調節し、出力電圧Voを目標値Vrに近づける制御を行う回路である。制御回路２４は、出力電圧監視部２６、パルス幅変調部２８、及び駆動パルス生成部３０で構成されている。   Further, a control circuit 24 for controlling the switching operation of the first and second main switching elements 12 and 14 is provided. The control circuit 24 generates first and second drive pulses Vg1, Vg2, and adjusts the conduction times Ton1, Ton2 of the first and second main switching elements 12, 14 by the first and second drive pulses Vg1, Vg2. In this circuit, the output voltage Vo is controlled to approach the target value Vr. The control circuit 24 includes an output voltage monitoring unit 26, a pulse width modulation unit 28, and a drive pulse generation unit 30.

出力電圧監視部２６は、出力電圧Voと目標値Vrとの差を増幅し、出力電圧Voを目標値Vrに近づける方向に増減する制御信号Vsを出力するブロックである。制御信号Vsは、ここでは直流の電圧信号である。出力電圧Voの検出方法は、出力整流平滑回路２２の出力端の電圧を観測してもよいし、出力電圧Voと略比例する他の電圧を観測してもよい。出力電圧監視部２６の場合、図２（ａ）のグラフに示すように、出力電圧Voが目標値Vrより高くなると、その差に応じて制御信号Vsを低くする特性を有している。その結果、後述するパルス幅変調部２８と駆動パルス生成部３０の働きによって主スイッチング素子１２，１４のオン時間が短くなり、出力電圧Voを低下させることができる。反対に、出力電圧Voが目標値Vrより低くなると、その差に応じて制御信号Vsを高くし、後述するパルス幅変調部２８と駆動パルス生成部３０の働きによって主スイッチング素子１２，１４のオン時間が長くなり、出力電圧Voを上昇させることができる。   The output voltage monitoring unit 26 is a block that amplifies the difference between the output voltage Vo and the target value Vr and outputs a control signal Vs that increases or decreases the output voltage Vo in a direction approaching the target value Vr. Here, the control signal Vs is a DC voltage signal. As a method for detecting the output voltage Vo, the voltage at the output terminal of the output rectifying / smoothing circuit 22 may be observed, or another voltage substantially proportional to the output voltage Vo may be observed. As shown in the graph of FIG. 2A, the output voltage monitoring unit 26 has a characteristic that when the output voltage Vo becomes higher than the target value Vr, the control signal Vs is lowered according to the difference. As a result, the on-time of the main switching elements 12 and 14 is shortened by the action of the pulse width modulation section 28 and the drive pulse generation section 30 described later, and the output voltage Vo can be lowered. On the contrary, when the output voltage Vo becomes lower than the target value Vr, the control signal Vs is increased according to the difference, and the main switching elements 12 and 14 are turned on by the action of the pulse width modulation unit 28 and the drive pulse generation unit 30 described later. The time becomes longer and the output voltage Vo can be raised.

図２（ａ）に示す出力電圧監視部２６の特性は、例えば図２（ｂ）に示す出力電圧監視部２６(1)によって実現することができる。この回路は、入力された出力電圧Voと直流電圧Vrとの差を反転増幅回路３２で増幅し、反転増幅回路３２の出力電流を信号絶縁用のフォトカプラ３４の発光側ダイオード３４ａに流し込み、プルアップ抵抗３６を介して直流電圧Vcc1に接続されている受光側トランジスタ３４ｂのコレクタから制御信号Vsを出力する構成になっている。   The characteristics of the output voltage monitoring unit 26 shown in FIG. 2A can be realized by, for example, the output voltage monitoring unit 26 (1) shown in FIG. In this circuit, the difference between the input output voltage Vo and the DC voltage Vr is amplified by the inverting amplifier circuit 32, and the output current of the inverting amplifier circuit 32 is supplied to the light-emitting side diode 34a of the photocoupler 34 for signal insulation. The control signal Vs is output from the collector of the light receiving side transistor 34b connected to the DC voltage Vcc1 through the up resistor 36.

パルス幅変調部２８は、制御信号Vsを受け、所定の変調条件に基づいて変調を行って第一及び第二のオン時比率Don1，Don2を決定し、これを信号化した駆動パルス時比率信号Vd(Don1)，Vd(Don2)を出力するブロックである。駆動パルス時比率信号Vd(Don1)，Vd(Don2)は、ここではパルス電圧である。   The pulse width modulation unit 28 receives the control signal Vs, performs modulation based on a predetermined modulation condition, determines the first and second on-time ratios Don1 and Don2, and generates a drive pulse time-ratio signal as a signal. This block outputs Vd (Don1) and Vd (Don2). The drive pulse time ratio signals Vd (Don1) and Vd (Don2) are pulse voltages here.

パルス幅変調部２８には、ゼロよりも大きい値である所定の最小時比率Dminが設定され、図３に示す変調条件に基づいて変調を行う。すなわち、制御信号Vsが出力電圧Voを低下させる方向に変化すると（制御信号Vsが低下すると）、その変化に応じて第一及び第二のオン時比率Don1，Don2を徐々に小さくし、第一及び第二のオン時比率Don1，Don2が最小時比率Dminまで小さくなった後、さらに制御信号Vsが出力電圧Voを低下させる方向に変化すると（さらに制御信号Vsが低下すると）、第一及び第二のオン時比率Don1，Don2を最小時比率Dminからゼロに切り替える。ここで、第一及び第二のオン時比率Don1，Don2が最小時比率Dminになるときの制御信号Vsの値をVk1、オン時比率Don1，Don2が最小時比率Dminからゼロに切り替わる制御信号Vsの値をVk2とする。   The pulse width modulation unit 28 is set with a predetermined minimum time ratio Dmin that is a value larger than zero, and performs modulation based on the modulation condition shown in FIG. That is, when the control signal Vs changes in the direction of decreasing the output voltage Vo (when the control signal Vs decreases), the first and second on-time ratios Don1 and Don2 are gradually reduced according to the change, and the first After the second on-time ratios Don1 and Don2 are reduced to the minimum time ratio Dmin, when the control signal Vs further changes in the direction of decreasing the output voltage Vo (when the control signal Vs further decreases), the first and second The on-time ratios Don1 and Don2 are switched from the minimum time ratio Dmin to zero. Here, the control signal Vs when the first and second on-time ratios Don1 and Don2 become the minimum time ratio Dmin is Vk1, and the on-time ratios Don1 and Don2 are switched from the minimum time ratio Dmin to zero. Is set to Vk2.

駆動パルス時比率信号Vd(Don1)は、図３（ｂ）に示すように、１つ周期Tのスタート時点から第一のオン時比率Don1の期間が開始し、この期間はローレベル、これ以外の期間はハイレベルとなる。駆動パルス時比率信号Vd(Don2)は、１つ周期Tの中間点から第二のオン時比率Don2の期間が開始し、この期間はローレベル、これ以外の期間はハイレベルとなる。つまり、この駆動パルス時比率信号Vd(Don1)，Vd(Don2)には、第一及び第二のオン時比率Don1，Don2の情報の他に、スイッチング周期の情報、主スイッチング素子１２，１４がそれぞれオンに転じる位相差の情報、等が含まれている。   As shown in FIG. 3B, the drive pulse time ratio signal Vd (Don1) starts from the start point of one cycle T, and the period of the first on-time ratio Don1 starts. The period becomes high level. The drive pulse time ratio signal Vd (Don2) starts from the middle point of one cycle T at the second on-time ratio Don2, and is at a low level during this period, and at a high level during other periods. That is, the drive pulse time ratio signals Vd (Don1) and Vd (Don2) include the information on the switching period and the main switching elements 12 and 14 in addition to the information on the first and second on-time ratios Don1 and Don2. Information on the phase difference that turns on is included.

さらに、パルス幅変調部２８には、第一及び第二のオン時比率Don1，Don2を最小時比率Dminからゼロに切り替える動作のスピードを規定する最小時比率保持時間Thが設定されている。すなわち、パルス幅変調部２８は、第一及び第二のオン時比率Don1，Don2が最小時比率Dminまで小さくなった後、さらに制御信号Vsが出力電圧Voを低下させる方向に変化すると、最小時比率保持時間Thが経過するまでの間、第一及び第二のオン時比率Don1，Don2を最小時比率Dminに保持し、最小時比率保持時間Thが経過した後、第一及び第二のオン時比率Don1，Don2を速やかに最小時比率Dminからゼロに切り替える動作を行う。最小時比率保持時間Thは、第一駆動パルスVg1の周期Tの2倍以上の時間に設定される（例えば、5〜10倍程度が好ましい）。   Further, the pulse width modulation unit 28 is set with a minimum time ratio holding time Th that defines the operation speed for switching the first and second on-time ratios Don1 and Don2 from the minimum time ratio Dmin to zero. That is, after the first and second on-time ratios Don1 and Don2 are reduced to the minimum time ratio Dmin, the pulse width modulation unit 28 further reduces the minimum time when the control signal Vs changes in the direction of decreasing the output voltage Vo. Until the ratio holding time Th elapses, the first and second on-time ratios Don1, Don2 are held at the minimum time ratio Dmin, and after the minimum time ratio holding time Th elapses, the first and second on-times ratios The time ratios Don1 and Don2 are quickly switched from the minimum time ratio Dmin to zero. The minimum duty ratio retention time Th is set to a time that is at least twice the period T of the first drive pulse Vg1 (for example, preferably about 5 to 10 times).

出力電圧監視部２６が図２のように構成されている場合、上述したパルス幅変調部２８の機能は、図４に示すパルス幅変調部２８(1)のように、最大時比率設定用パルス発生器３８、最小時比率設定用パルス発生器４０、三角波発生回路４２、比較器４４、最小時比率保持時間設定回路４６、及び駆動パルス時比率信号生成回路４８を組み合わせることによって実現することができる。この中で、最大時比率設定用パルス発生器３８と最小時比率設定用パルス発生器４０は、同一のデジタルプロセッサ内に設けられている。   When the output voltage monitoring unit 26 is configured as shown in FIG. 2, the function of the above-described pulse width modulation unit 28 is the same as the pulse width modulation unit 28 (1) shown in FIG. This can be realized by combining the generator 38, the minimum time ratio setting pulse generator 40, the triangular wave generation circuit 42, the comparator 44, the minimum time ratio holding time setting circuit 46, and the drive pulse time ratio signal generation circuit 48. . Among these, the maximum duty ratio setting pulse generator 38 and the minimum duty ratio setting pulse generator 40 are provided in the same digital processor.

最大時比率設定用パルス発生器３８は、第一及び第二のオン時比率Don1，Don2の上限値Dmaxを規定する最大時比率信号V1max，V2maxを生成する。最大時比率信号V1maxはパルス電圧であり、図７に示すように、１つ周期Tのスタート時点から上限値Dmaxの期間が開始し、その上限値Dmaxの期間がローレベル、これ以外の期間はハイレベルとなる。最大時比率信号V2maxは、１つ周期Tの中間点から上限値Dmaxの期間が開始し、その上限値Dmaxの期間がローレベル、これ以外の期間はハイレベルとなる。   The maximum duty ratio setting pulse generator 38 generates maximum duty ratio signals V1max and V2max that define upper limit values Dmax of the first and second on-time ratios Don1 and Don2. The maximum duty ratio signal V1max is a pulse voltage. As shown in FIG. 7, the period of the upper limit value Dmax starts from the start of one cycle T, the period of the upper limit value Dmax is at a low level, and other periods are Become high level. The maximum duty ratio signal V2max starts from the middle point of one cycle T during the period of the upper limit value Dmax, the period of the upper limit value Dmax is at the low level, and the other periods are at the high level.

最大時比率設定用パルス発生器３８は、デジタルプロセッサ固有のクロック信号Vckをカウントし、分周することによって最大時比率信号V1max，V2maxを生成する。共通のクロック周期（クロック信号Vckの周期）を基準にしているので、最大時比率信号V1max，V2maxの周期Tと上限値Dmaxを非常に高い精度で設定することができる。   The maximum duty ratio setting pulse generator 38 counts and divides the clock signal Vck unique to the digital processor to generate maximum duty ratio signals V1max and V2max. Since the common clock cycle (cycle of the clock signal Vck) is used as a reference, the cycle T and the upper limit value Dmax of the maximum duty ratio signals V1max and V2max can be set with very high accuracy.

最小時比率設定用パルス発生器４０は、最小時比率Dminを規定する最小時比率信号Vminを生成する。最小時比率信号Vminはパルス電圧であり、図７に示すように、１つ周期Tのスタート時点と中間点から最小時比率Dminの期間が開始し、最小時比率Dminの期間はローレベルとなり、これ以外の期間はハイレベルとなる。つまり、１つの周期Tの中に、最小時比率Dminの期間を２回発生させ、前者が第一駆動パルスVg1の最小時比率を規定し、後者が第二駆動パルスVg2の最小時比率を規定する。   The minimum time ratio setting pulse generator 40 generates a minimum time ratio signal Vmin that defines the minimum time ratio Dmin. The minimum time ratio signal Vmin is a pulse voltage. As shown in FIG. 7, the period of the minimum time ratio Dmin starts from the start point and the middle point of one cycle T, the period of the minimum time ratio Dmin becomes low level, It becomes high level during other periods. That is, the period of the minimum duty ratio Dmin is generated twice in one cycle T, the former specifies the minimum duty ratio of the first drive pulse Vg1, and the latter specifies the minimum duty ratio of the second drive pulse Vg2. To do.

最小時比率設定用パルス発生器４０も、上記のクロック信号Vckをカウントし、分周することによって最小時比率信号Vminを生成する。共通のクロック周期（クロック信号Vckの周期）を基準にしているので、最小時比率信号Vminの周期Tと最小時比率Dminを非常に高い精度で設定することができる。   The minimum time ratio setting pulse generator 40 also counts and divides the clock signal Vck to generate the minimum time ratio signal Vmin. Since the common clock cycle (cycle of the clock signal Vck) is used as a reference, the cycle T and the minimum time ratio Dmin of the minimum time ratio signal Vmin can be set with very high accuracy.

三角波発生回路４２は、パルス幅変調用の三角波電圧Voscを生成する回路であり、図４に示すように、タイマコンデンサ５０、直流電圧Vcc2からタイマコンデンサ５０を充電する充電抵抗５２、タイマコンデンサ５０を放電するためのダイオード５４及びナンド・ゲート５６（以下、NAND５６と称する。）で構成され、NAND５６には、最大時比率信号V1max，V2maxが入力される。   The triangular wave generating circuit 42 is a circuit that generates a triangular wave voltage Vosc for pulse width modulation. As shown in FIG. 4, the triangular wave generating circuit 42 includes a timer capacitor 50, a charging resistor 52 for charging the timer capacitor 50 from the DC voltage Vcc2, and a timer capacitor 50. It comprises a diode 54 and a NAND gate 56 (hereinafter referred to as NAND 56) for discharging, and the NAND 56 receives maximum duty ratio signals V1max and V2max.

三角波発生回路４２の動作を説明すると、図７に示すように、１つの周期Tのスタート時点で、NAND５６の出力がハイレベルに転じてタイマコンデンサ５０の放電を解除し、タイマコンデンサ５４が充電抵抗５２を通じて充電され、三角波電圧Voscが右肩上がりに上昇する。そして、最大時比率Dmaxの期間が終了して最大時比率信号V1maxがローレベルになると、NAND５６の出力がローレベルになり、タイマコンデンサ５０が瞬時に放電され、三角波電圧Voscがダイオード５４の順方向電圧まで低下する。三角波電圧Voscが低下した時の電圧は、図３（ａ）における電圧Vk2に相当し、直列に接続するダイオード５４の数で調節することができる。その後、周期Tの中間点で、NAND５６の出力がハイレベルに転じてタイマコンデンサ５０の放電を解除し、タイマコンデンサ５４が充電抵抗５２を通じて充電され、三角波電圧Voscが右肩上がりに上昇する。そして、最大時比率Dmaxの期間が終了して最大時比率信号V2maxがハイレベルになると、NAND５６の出力がローレベルになり、タイマコンデンサ５０が瞬時に放電され、三角波電圧Voscがダイオード５４の順方向電圧まで低下する。以上の動作を繰り返すことにより、タイマコンデンサ５０に、三角波電圧Voscを発生させることができる。つまり、１つの周期Tの中に、三角波状の電圧を２回発生させる。   The operation of the triangular wave generating circuit 42 will be described. As shown in FIG. 7, at the start of one cycle T, the output of the NAND 56 turns to high level to release the discharge of the timer capacitor 50, and the timer capacitor 54 becomes charged resistance. The triangular wave voltage Vosc rises to the right. Then, when the period of the maximum duty ratio Dmax ends and the maximum duty ratio signal V1max becomes low level, the output of the NAND 56 becomes low level, the timer capacitor 50 is instantaneously discharged, and the triangular wave voltage Vosc becomes the forward direction of the diode 54. Decreases to voltage. The voltage when the triangular wave voltage Vosc drops corresponds to the voltage Vk2 in FIG. 3A, and can be adjusted by the number of diodes 54 connected in series. Thereafter, at the midpoint of the cycle T, the output of the NAND 56 turns to a high level to release the discharge of the timer capacitor 50, the timer capacitor 54 is charged through the charging resistor 52, and the triangular wave voltage Vosc rises to the right. When the maximum duty ratio Dmax period ends and the maximum duty ratio signal V2max becomes high level, the output of the NAND 56 becomes low level, the timer capacitor 50 is instantaneously discharged, and the triangular wave voltage Vosc becomes the forward direction of the diode 54. Decreases to voltage. By repeating the above operations, the triangular voltage Vosc can be generated in the timer capacitor 50. That is, a triangular wave voltage is generated twice in one period T.

比較器４４は、非反転入力端子に三角波電圧Voscが入力され、反転入力端子に制御信号Vsが入力され、パルス電圧V44を出力する。したがって、図７に示すように、パルス電圧V44は、Vs＞Voscの期間にローレベルとなり、Vs＜Voscの期間にハイレベルとなる。   In the comparator 44, the triangular wave voltage Vosc is input to the non-inverting input terminal, the control signal Vs is input to the inverting input terminal, and the pulse voltage V44 is output. Therefore, as shown in FIG. 7, the pulse voltage V44 is at a low level during a period of Vs> Vosc, and is at a high level during a period of Vs <Vosc.

最小時比率保持時間設定回路４６は、最小時比率保持時間Thを設定するための電圧Vhを生成する回路であり、タイマコンデンサ５８、直流電圧Vcc1からタイマコンデンサ５８を充電する充電抵抗６０、タイマコンデンサ５８を放電するPNP型のトランジスタ６２で構成され、トランジスタ６２は、エミッタがタイマコンデンサ５８に接続され、コレクタがグランドに接続され、ベースが比較器４４の出力に接続されている。   The minimum time ratio holding time setting circuit 46 is a circuit for generating a voltage Vh for setting the minimum time ratio holding time Th. The timer capacitor 58, the charging resistor 60 for charging the timer capacitor 58 from the DC voltage Vcc1, and the timer capacitor. The transistor 62 is composed of a PNP transistor 62 that discharges 58, and the transistor 62 has an emitter connected to the timer capacitor 58, a collector connected to the ground, and a base connected to the output of the comparator 44.

最小時比率保持時間設定回路４６の動作を説明すると、図９に示すように、比較器４４が出力するパルス電圧V44がローレベルの期間は、トランジスタ６２がオンしてタイマコンデンサ５８を短絡し、電圧Vhがほぼゼロに保持される。パルス電圧V44がハイレベルになると、トランジスタ６２がオフしてタイマコンデンサ５８の短絡が解除され、タイマコンデンサ５８が充電抵抗６０を通じて充電され、電圧Vhが右肩上がりに上昇する。例えば、パルス電圧V44のハイレベルが複数の周期Tに亘って継続すると、トランジスタ６２がオンしないので電圧Vhが上昇し続け、やがて直流電圧Vcc1に達して一定になる。電圧Vhが上昇する傾きは、タイマコンデンサ５８及び充電抵抗６０の時定数により調整することができ、この傾きを緩やかにすれば、最小保持率保持時間Thを長くすることができる。電圧Vhと最小時比率保持時間Thとの関係については、スイッチング電源装置１０の動作を説明する中で述べる。   The operation of the minimum duty ratio holding time setting circuit 46 will be described. As shown in FIG. 9, during the period when the pulse voltage V44 output from the comparator 44 is low level, the transistor 62 is turned on and the timer capacitor 58 is short-circuited. The voltage Vh is held almost at zero. When the pulse voltage V44 becomes high level, the transistor 62 is turned off, the short circuit of the timer capacitor 58 is released, the timer capacitor 58 is charged through the charging resistor 60, and the voltage Vh rises to the right. For example, when the high level of the pulse voltage V44 continues for a plurality of periods T, the transistor 62 is not turned on, so the voltage Vh continues to rise and eventually reaches the DC voltage Vcc1 and becomes constant. The slope at which the voltage Vh increases can be adjusted by the time constants of the timer capacitor 58 and the charging resistor 60. If this slope is moderated, the minimum retention rate retention time Th can be lengthened. The relationship between the voltage Vh and the minimum duty ratio retention time Th will be described in the description of the operation of the switching power supply device 10.

駆動パルス時比率信号生成回路４８は、３つのオア・ゲート６４，６６，６８（以下、OR６４、OR６６，OR６８と称する。）とアンド・ゲート７０（以下、AND７０と称する。）で構成され、OR６４は、最小時比率信号Vminと電圧Vhが入力され、パルス電圧V64を出力する。AND７０は、パルス電圧V44と電圧V64が入力され、パルス電圧V70を出力する。OR６６は、最大時比率信号V1maxとパルス電圧V70が入力され、駆動パルス時比率信号Vd(don1)を出力する。OR６８は、最大時比率信号V2maxとパルス電圧V70が入力され、駆動パルス時比率信号Vd(don2)を出力する。   The drive pulse ratio signal generation circuit 48 includes three OR gates 64, 66, and 68 (hereinafter referred to as OR64, OR66, and OR68) and an AND gate 70 (hereinafter referred to as AND70). Receives a minimum time ratio signal Vmin and a voltage Vh, and outputs a pulse voltage V64. The AND 70 receives the pulse voltage V44 and the voltage V64 and outputs the pulse voltage V70. The OR 66 receives the maximum duty ratio signal V1max and the pulse voltage V70, and outputs a drive pulse duty ratio signal Vd (don1). The OR 68 receives the maximum duty ratio signal V2max and the pulse voltage V70, and outputs a drive pulse duty ratio signal Vd (don2).

駆動パルス時比率信号生成回路４８の動作は、図７〜図９のように表される。OR６４の出力であるパルス電圧V64は、入力された電圧Vhと最小時比率信号Vminが共にローレベルの時にローレベルになる。電圧Vhは緩やかな傾きで上昇する波形なので、OR６４は、電圧Vhがハイレベルかローレベルかを判断する時、入力閾値Vthよりも低いときはローレベルであると判断し、入力閾値Vthより高くなるとハイレベルであると判断する。   The operation of the drive pulse time ratio signal generation circuit 48 is expressed as shown in FIGS. The pulse voltage V64, which is the output of the OR 64, becomes low level when both the input voltage Vh and the minimum time ratio signal Vmin are low level. Since the voltage Vh is a waveform that rises with a gentle slope, the OR 64 determines that the voltage Vh is at a high level or a low level. When the voltage Vh is lower than the input threshold Vth, the OR 64 determines that the voltage is low. It is judged that it is a high level.

OR６６，OR６８が出力する駆動パルス時比率信号Vd(Don1)，Vd(Don2)については、先に図３（ａ），（ｂ）を用いて説明した通りであり、第一及び第二の時比率Don1，Don2が、比較器４４に入力される制御信号Vsに応じて変化する。詳しくは、スイッチング電源装置１０の動作を説明する中で述べる。   The drive pulse time ratio signals Vd (Don1) and Vd (Don2) output by OR66 and OR68 are as described above with reference to FIGS. 3A and 3B, and the first and second times. The ratios Don1 and Don2 change according to the control signal Vs input to the comparator 44. Details will be described in the operation of the switching power supply device 10.

図１に示す駆動パルス生成部３０は、駆動パルス時比率信号Vd(Don1)，Vd(Don1)に対応した第一及び第二駆動パルスVg1，Vg2を生成し、第一及び第二の主スイッチング素子１２，１４に向けて出力するブロックである。具体的には、図５に示すように、駆動パルス時比率信号Vd(Don1)を受け、ハイレベルとローレベルのロジックが逆転した第一駆動パルスVg1を生成すると共に、駆動パルス時比率信号Vd(Don2)を受け、ハイレベルとローレベルのロジックが逆転した第二駆動パルスVg2を生成する。また、第二駆動パルスVg2は、ハイサイド側の第二の主スイッチング素子１４を駆動するため、第一駆動パルスVg1とグランド電位が切り離されて出力される。   The drive pulse generator 30 shown in FIG. 1 generates first and second drive pulses Vg1, Vg2 corresponding to the drive pulse duty ratio signals Vd (Don1), Vd (Don1), and first and second main switching. This block is output toward the elements 12 and 14. Specifically, as shown in FIG. 5, the drive pulse time ratio signal Vd (Don1) is received, the first drive pulse Vg1 in which the logic of the high level and the low level is reversed is generated, and the drive pulse time ratio signal Vd In response to (Don2), the second drive pulse Vg2 in which the logic of the high level and the low level is reversed is generated. Also, the second drive pulse Vg2 is output after the first drive pulse Vg1 and the ground potential are separated in order to drive the second main switching element 14 on the high side.

次に、スイッチング電源装置１０の動作について、図６に基づいて説明する。スイッチング電源装置１０は、出力整流平滑回路２２の出力電流Ioがα％以上（例えば、20％以上）の範囲では、いわゆる電流連続モードで動作するので、出力電流Ioの変化に対して、第一及び第二の主スイッチング素子１２，１４の導通時間Ton1，Ton2を変化させずに、出力電圧Voを目標値Vrに保持することができる。したがって、図６（ａ）に示すように、出力電圧監視部２６が出力する制御電圧Vsが所定の高い電圧値Vk0に保持され、パルス幅変調部２８が決定する第一及び第二のオン時比率Don1，Don2も、電圧値Vk0に対応した大きい値に保持される。   Next, operation | movement of the switching power supply device 10 is demonstrated based on FIG. The switching power supply device 10 operates in a so-called current continuous mode when the output current Io of the output rectifying and smoothing circuit 22 is in a range of α% or more (for example, 20% or more). The output voltage Vo can be held at the target value Vr without changing the conduction times Ton1 and Ton2 of the second main switching elements 12 and 14. Accordingly, as shown in FIG. 6A, the control voltage Vs output from the output voltage monitoring unit 26 is held at a predetermined high voltage value Vk0, and the first and second ON times determined by the pulse width modulation unit 28 are determined. The ratios Don1 and Don2 are also held at a large value corresponding to the voltage value Vk0.

動作点P1（α％＜Io<100％）におけるパルス幅変調部２８(1)の各部の動作波形は、図７のように表される。この中で、パルス幅変調部２８の出力信号となる駆動パルス時比率信号Vd(Don1)について見ると、１つの周期Tは、最大時比率信号V1maxがローレベルに転じるタイミングで開始し、このスタート時点から第一のオン時比率Don1の期間が始まる。そして、オン時比率Don1の期間が終了するのは、制御信号Vs（＝Vk0）と三角波電圧Voscの大小関係が逆転してパルス電圧V44がハイレベルに転じるタイミングとなる。また、パルス幅変調部２８の他の出力信号である駆動パルス時比率信号Vd(Don2)について見ると、１つの周期Tは、最大時比率信号V1maxがローレベルに転じるタイミングで開始し、第二のオン時比率Don2の期間は、最大時比率信号V2maxがローレベルに転じるタイミングから始まる。そして、オン時比率Don2の期間が終了するのは、制御信号Vs（＝Vk0）と三角波電圧Voscの大小関係が逆転してパルス電圧V44がハイレベルに転じるタイミングとなる。最小時比率保持時間設定回路４６が出力する電圧Vhは、OR６４の入力閾値Vthを超えずにローレベルを継続している。１つの周期Tの前半（中間点の前の期間）と後半（中間点の後の期間）を比べると、制御信号Vsが前後半を通じて一定の高い電圧値Vk0に保持されているので、第一及び第二のオン時比率Don1，Don2は互いに等しい。   The operation waveform of each part of the pulse width modulation unit 28 (1) at the operation point P1 (α% <Io <100%) is expressed as shown in FIG. Among these, when looking at the drive pulse duty ratio signal Vd (Don1) as the output signal of the pulse width modulation section 28, one period T starts at the timing when the maximum duty ratio signal V1max turns to the low level, and this start The period of the first on-time ratio Don1 starts from the time point. Then, the period of the on-time ratio Don1 ends at a timing when the magnitude relationship between the control signal Vs (= Vk0) and the triangular wave voltage Vosc is reversed and the pulse voltage V44 changes to the high level. When looking at the drive pulse duty ratio signal Vd (Don2), which is another output signal of the pulse width modulation section 28, one cycle T starts at the timing when the maximum duty ratio signal V1max turns to low level, The period of the on-time ratio Don2 starts from the timing when the maximum time ratio signal V2max turns to the low level. Then, the period of the on-time ratio Don2 ends when the magnitude relationship between the control signal Vs (= Vk0) and the triangular wave voltage Vosc is reversed and the pulse voltage V44 shifts to a high level. The voltage Vh output from the minimum duty ratio retention time setting circuit 46 continues to be at a low level without exceeding the input threshold value Vth of the OR 64. Comparing the first half (period before the middle point) and the second half (period after the middle point) of one cycle T, the control signal Vs is held at a constant high voltage value Vk0 throughout the first and second half. The second on-time ratios Don1 and Don2 are equal to each other.

このように、出力電流Ioがα％以上の範囲では、第一及び第二駆動パルスVg1，Vg2のオン時比率Don1，Don2は、互いに等しく、且つ大きい値になる。したがって、第一及び第二の主スイッチング素子１２，１４の僅かな特性の違い（例えば、オン閾値電圧のばらつき）によって導通時間Ton1，Ton2に若干の差が発生した場合でも、その影響は非常に小さく、図６（ｃ）に示すように、入力側コンデンサ１６，１８の電圧V16，V18がほぼ等しくなるので、トランス２０の偏励磁は非常に小さい。   Thus, when the output current Io is in the range of α% or more, the on-time ratios Don1 and Don2 of the first and second drive pulses Vg1 and Vg2 are equal to each other and have large values. Therefore, even if a slight difference occurs in the conduction times Ton1 and Ton2 due to a slight difference in characteristics (for example, variations in the ON threshold voltage) between the first and second main switching elements 12 and 14, the influence is very great. As shown in FIG. 6C, the voltages V16 and V18 of the input side capacitors 16 and 18 are substantially equal, so that the partial excitation of the transformer 20 is very small.

出力電流Ioが小さくなってα％以下になると、いわゆる電流不連続モードで動作するので、出力電流Ioの変化に対して、第一及び第二の主スイッチング素子１２，１４の導通時間Ton1，Ton2を短くすることによって、出力電圧Voを目標値Vrに保持することができる。したがって、図６（ａ）に示すように、制御電圧Vsが電圧値Vk1に向かって徐々に低下し、第一及び第二のオン時比率Don1，Don2も最小時比率Dminに向かって小さくなる。   When the output current Io is reduced to α% or less, operation is performed in a so-called current discontinuous mode. Therefore, the conduction times Ton1, Ton2 of the first and second main switching elements 12, 14 with respect to changes in the output current Io. By shortening, the output voltage Vo can be held at the target value Vr. Therefore, as shown in FIG. 6A, the control voltage Vs gradually decreases toward the voltage value Vk1, and the first and second on-time ratios Don1 and Don2 also decrease toward the minimum time ratio Dmin.

動作点P2（β％＜Io<α％、β％は例えば5％）におけるパルス幅変調部２８(1)の各部の動作波形は、図８のように表される。駆動パルス時比率信号Vd(Don1)，Vd(Don2)のハイレベルとローレベルが切り替わる動作、電圧Vhがローレベルを継続する動作は、動作点P1と同じである。動作点P2では、動作点P1よりも制御電圧Vsが低くなっているので、制御信号Vsと三角波電圧Voscの大小関係が逆転するタイミングが変化し、パルス電圧V44がハイレベルに転じるタイミングが早くなって、第一及び第二のオン時比率Don1，Don2が短くなっている。   The operation waveform of each part of the pulse width modulation unit 28 (1) at the operation point P2 (β% <Io <α%, β% is 5%, for example) is expressed as shown in FIG. The operation in which the drive pulse time ratio signals Vd (Don1) and Vd (Don2) are switched between the high level and the low level and the operation in which the voltage Vh continues to be at the low level are the same as the operation point P1. At the operating point P2, since the control voltage Vs is lower than that at the operating point P1, the timing at which the magnitude relationship between the control signal Vs and the triangular wave voltage Vosc reverses changes, and the timing at which the pulse voltage V44 goes high becomes earlier. Thus, the first and second on-time ratios Don1 and Don2 are shortened.

このように、出力電流Ioがβ％〜α％の範囲では、第一及び第二駆動パルスVg1，Vg2のオン時比率Don1，Don2は、動作点P1より小さい値になる。しかし、オン時比率Don1，Don2＞Dminの範囲では、第一及び第二の主スイッチング素子１２，１４の導通時間Ton1，Ton2に若干の差が発生した場合でも、その影響は小さく、図６（ｃ）に示すように、入力側コンデンサ１６，１８の電圧V16，V18がほぼ等しくなるので、トランス２０の偏励磁は小さい。   Thus, when the output current Io is in the range of β% to α%, the on-time ratios Don1 and Don2 of the first and second drive pulses Vg1 and Vg2 are smaller than the operating point P1. However, in the range of the on-time ratios Don1, Don2> Dmin, even if a slight difference occurs in the conduction times Ton1, Ton2 of the first and second main switching elements 12, 14, the effect is small, and FIG. As shown in c), since the voltages V16 and V18 of the input side capacitors 16 and 18 are substantially equal, the partial excitation of the transformer 20 is small.

出力電流Ioが小さくなってβ％未満になると、出力電圧Voを目標値Vrに保持するため、オン時比率Don1，Don2＝Dminで動作する期間とオン時比率Don1，Don2＝ゼロで動作する期間を交互に繰り返すバースト動作を行う。図３（ａ）に示すパルス幅変調部２８の変調条件から分かるように、オン時比率Don1，Don2は、ゼロより大きく最小時比率Dminより小さい値にはなり得ないところ、オン時比率Don1，Don2＝Dminで動作する状態が長く継続すると、出力電圧Voが目標値Vrより高くなってしまい、反対にオン時比率Don1，Don2＝ゼロで動作する状態が長く継続すると出力電圧Voがダウンしてしまう。そこで、出力電流Io<β％の範囲では、制御回路２４は、バースト動作を行うことによって、出力電圧Voを目標値Vrに近づける制御を行う。   When the output current Io decreases to less than β%, the output voltage Vo is held at the target value Vr. Therefore, the on-time ratio Don1, Don2 = Dmin and the on-time ratio Don1, Don2 = zero. The burst operation is repeated alternately. As can be seen from the modulation condition of the pulse width modulator 28 shown in FIG. 3A, the on-time ratios Don1, Don2 cannot be larger than zero and smaller than the minimum time ratio Dmin. If the operation with Don2 = Dmin continues for a long time, the output voltage Vo becomes higher than the target value Vr. Conversely, if the operation with the ON ratio Don1, Don2 = zero continues for a long time, the output voltage Vo decreases. End up. Therefore, in the range of the output current Io <β%, the control circuit 24 performs control to bring the output voltage Vo close to the target value Vr by performing a burst operation.

動作点P3（0％＜Io<β％）におけるパルス幅変調部２８(1)の各部の動作波形は、図９のように表される。動作点P2から動作点P3に移行した最初の周期T(1)は、制御電圧Vsが低下して「Vk2＜Vs＜Vk1」となり、図３（ａ）に示すように、第一及び第二のオン時比率Don1，Don2が最小時比率Dminとなる。   The operation waveform of each part of the pulse width modulation unit 28 (1) at the operation point P3 (0% <Io <β%) is expressed as shown in FIG. In the first period T (1) shifted from the operating point P2 to the operating point P3, the control voltage Vs decreases and becomes “Vk2 <Vs <Vk1”. As shown in FIG. The on-time ratios Don1 and Don2 become the minimum time ratio Dmin.

周期T(1)の動作状態が続くと出力電圧Voが目標値Vrよりも高くなるので、次の周期T(2)になると、制御電圧Vsがさらに低下して「Vs＜Vk2」となる。「Vs＜Vk2」になると、図３（ａ）の変調条件によれば、第一及び第二のオン時比率Don1，Don2がゼロに切り替わることになるが、パルス幅変調部２８に最小時比率保持時間Thが設けられているため、「Vs＜Vk2」になってから時間Thが経過するまでの間、第一及び第二のオン時比率Don1，Don2＝Dminの動作状態が保持される。   If the operation state of the cycle T (1) continues, the output voltage Vo becomes higher than the target value Vr. Therefore, at the next cycle T (2), the control voltage Vs further decreases to “Vs <Vk2”. When “Vs <Vk2”, according to the modulation condition of FIG. 3A, the first and second on-time ratios Don1 and Don2 are switched to zero, but the pulse width modulation unit 28 has a minimum time ratio. Since the holding time Th is provided, the operation state of the first and second on-time ratios Don1, Don2 = Dmin is held from when “Vs <Vk2” until the time Th elapses.

図９に示すように、周期T(2)は、比較器４４が出力するパルス電圧V44がハイレベルに保持される。したがって、最小時比率保持時間設定回路４６のトランジスタ６２のオフが継続して電圧Vhが上昇し続け、周期T(k)の後半になって、電圧VhがOR６４の入力閾値Vthに達する。電圧VhがOR６４の入力閾値Vthに達するまでの周期T(2)〜T(k)の間は、OR６４の働きにより、駆動パルス時比率信号Vd(Don1)，Vd(don2)がローレベルになる期間が発生し、第一及び第二のオン時比率Don1，Don2＝Dminとなる。この動作状態が続くと出力電圧Voが目標値Vrよりも高くなるので、制御電圧Vsは「Vs＜Vk2」に保持される。   As shown in FIG. 9, in the period T (2), the pulse voltage V44 output from the comparator 44 is held at a high level. Therefore, the transistor 62 of the minimum duty ratio holding time setting circuit 46 is continuously turned off and the voltage Vh continues to rise, and the voltage Vh reaches the input threshold Vth of the OR 64 in the second half of the cycle T (k). During the period T (2) to T (k) until the voltage Vh reaches the input threshold value Vth of the OR64, the drive pulse time ratio signals Vd (Don1) and Vd (don2) are at the low level by the action of the OR64. A period occurs, and the first and second on-time ratios Don1, Don2 = Dmin. If this operation state continues, the output voltage Vo becomes higher than the target value Vr, so that the control voltage Vs is held at “Vs <Vk2”.

最小時比率保持時間Thが経過した周期T(k+1)以降は、OR６４の働きにより、駆動パルス時比率信号Vd(Don1)，Vd(don2)がハイレベルに保持され、第一及び第二のオン時比率Don1，Don2＝ゼロの動作状態になり、出力電圧Voが目標値Vrに向かって徐々に低下する。この動作状態は、出力電圧Voが目標値Vrより低くなるまで継続される。   After the period T (k + 1) after the minimum time ratio holding time Th has elapsed, the drive pulse time ratio signals Vd (Don1) and Vd (don2) are held at a high level by the operation of the OR 64, and the first and second The on-time ratios Don1 and Don2 are zero, and the output voltage Vo gradually decreases toward the target value Vr. This operation state is continued until the output voltage Vo becomes lower than the target value Vr.

その後、周期T(k+n)の途中で出力電圧Voが目標値Vrより低くなり、制御信号Vsが上昇し、次の周期は先の周期T(1)と同様の動作状態に戻る。その後、出力電圧Voが目標値Vrより高くなると、再度、周期T(2)〜T(k+n)の動作状態に戻る。以上の動作が繰り返され、出力電圧Voが目標値Vrに保持される。   Thereafter, the output voltage Vo becomes lower than the target value Vr in the middle of the cycle T (k + n), the control signal Vs rises, and the next cycle returns to the operation state similar to the previous cycle T (1). After that, when the output voltage Vo becomes higher than the target value Vr, the operation state again returns to the cycle T (2) to T (k + n). The above operation is repeated and the output voltage Vo is held at the target value Vr.

このように、出力電流Ioがβ％未満の範囲では、第一及び第二駆動パルスVg1，Vg2のオン時比率Don1，Don2は、ゼロ又は最小時比率Dmin以上の値になる。つまり、「0%＜Don1，Don2＜Dmin」という小さい値にはなり得ない。したがって、第一及び第二の主スイッチング素子１２，１４の導通時間Ton1，Ton2に若干の差が発生した場合でも、その影響は小さく、図６（ｃ）に示すように、入力側コンデンサ１６，１８の電圧V16，V18がほぼ等しくなるので、トランス２０の偏励磁が小さく抑えられる。   Thus, in the range where the output current Io is less than β%, the on-time ratios Don1 and Don2 of the first and second drive pulses Vg1 and Vg2 are zero or a value greater than or equal to the minimum time ratio Dmin. That is, it cannot be a small value of “0% <Don1, Don2 <Dmin”. Therefore, even when a slight difference occurs in the conduction times Ton1 and Ton2 of the first and second main switching elements 12 and 14, the effect is small, and as shown in FIG. Since the voltages V16 and V18 of 18 are substantially equal, the partial excitation of the transformer 20 can be kept small.

次に、最小時比率保持時間Thの設定方法について説明する。図９に表した動作点P3における動作波形は、制御電圧Vsが電圧値Vk2よりも低くなる（三角波電圧Voscと交差しなくなる）のが周期T(1)の後半であり、このタイミングで最小時比率保持時間Thが開始して、周期T(k)の後半に終了しており、その結果、周期T(2)〜T(k)の間に発生する「第一のオン時比率Don1の期間の合計」と「第二のオン時比率Don2の期間の合計」とが等しくなっている。   Next, a method for setting the minimum duty ratio retention time Th will be described. The operating waveform at the operating point P3 shown in FIG. 9 is that the control voltage Vs becomes lower than the voltage value Vk2 (no longer crossing the triangular wave voltage Vosc) in the second half of the cycle T (1). The ratio holding time Th starts and ends in the second half of the period T (k), and as a result, the period of the first on-time ratio Don1 that occurs during the period T (2) to T (k) "Total" and "total period of second on-time ratio Don2" are equal.

しかし、制御電圧Vsの変動速度は、出力電圧監視部２６の応答速度の設定により異なってくるので、制御電圧Vsの動きが図９のようにならないケースも考えられる。例えば、出力電圧監視部２６の応答速度がもう少し速ければ、制御電圧Vsが電圧値Vk2よりも低くなるのが周期T(1)の前半になる可能性がある。すると、最小時比率保持時間Thが周期T(1)の前半に開始し、周期T(k)の前半に終了するので、周期T(k)の後半に第二のオン時比率Don2の期間が発生しなくなり、その結果、周期T(2)〜T(k)の間に発生する「第一のオン時比率Don1の期間の合計」と「第二のオン時比率Don2の期間の合計」に差ΔTonが発生し、トランス２０が偏励磁する新たな原因となる。このトランス２０の偏励磁は、最小時比率保持時間Thに対する時間差ΔTonの比率であるΔTon/Thが大きいほど顕著になり、トランス２０が飽和するおそれが生じる。   However, since the fluctuation speed of the control voltage Vs varies depending on the setting of the response speed of the output voltage monitoring unit 26, there may be a case where the movement of the control voltage Vs does not become as shown in FIG. For example, if the response speed of the output voltage monitoring unit 26 is a little faster, the control voltage Vs may become lower than the voltage value Vk2 in the first half of the cycle T (1). Then, since the minimum duty ratio retention time Th starts in the first half of the cycle T (1) and ends in the first half of the cycle T (k), the period of the second on-time ratio Don2 is in the second half of the cycle T (k). As a result, during the period T (2) to T (k), the "total period of the first on-time ratio Don1" and "total period of the second on-time ratio Don2" A difference ΔTon is generated, which becomes a new cause of the partial excitation of the transformer 20. This partial excitation of the transformer 20 becomes more prominent as ΔTon / Th, which is the ratio of the time difference ΔTon to the minimum time ratio holding time Th, increases and the transformer 20 may be saturated.

しかし、本実施形態のパルス幅変調部２８のように、最小時比率保持時間Thを周期Tの２倍以上の時間に設定することにより、比率ΔTon/Thを十分小さく抑えることができるので、トランス２０の飽和を容易に回避することができる。ただし、最小時比率保持時間Thをあまり長くすると、バースト動作の周期が長くなって出力電圧Voのリップルが大きくなる可能性があるので、最小時比率保持時間Thは、周期Tの５〜１０倍程度に設定するのが好ましい。   However, the ratio ΔTon / Th can be kept sufficiently small by setting the minimum duty ratio retention time Th to a time that is twice or more the period T as in the pulse width modulation section 28 of the present embodiment. Saturation of 20 can be easily avoided. However, if the minimum duty ratio retention time Th is made too long, the burst operation period becomes longer and the ripple of the output voltage Vo may increase. Therefore, the minimum duty ratio retention time Th is 5 to 10 times the period T. It is preferable to set the degree.

以上説明したように、スイッチング電源装置１０によれば、パルス幅変調部２８に、最小時比率Dminを有する独特の変調条件が設定されているので、第一及び第二の主スイッチング素子の特性の違いにより導通時間Ton1，Ton2に差が生じても、トランス２８が偏励磁して飽和するのを防止することができる。さらに、パルス幅変調部２８に、所定の最小時比率保持時間Thが設定されているので、出力電流Ioが小さくなってバースト動作を行うとき、「第一のオン時比率Don1の期間の合計」と「第二のオン時比率Don2の期間の合計」に差ΔTonが生じても、トランス２８が偏励磁して飽和するのを防止することができる。   As described above, according to the switching power supply device 10, since the unique modulation condition having the minimum time ratio Dmin is set in the pulse width modulation unit 28, the characteristics of the first and second main switching elements are Even if there is a difference between the conduction times Ton1 and Ton2 due to the difference, the transformer 28 can be prevented from being biased and saturated. Further, since the predetermined minimum duty ratio retention time Th is set in the pulse width modulation section 28, when the burst operation is performed with the output current Io being reduced, the “total period of the first on-time ratio Don1” Even if a difference ΔTon occurs between the “total period of the second on-time ratio Don2”, the transformer 28 can be prevented from being biased and saturated.

また、上記のパルス幅変調部２８の機能は、例えば図４に示すような回路を用いて高精度に実現することができ、さらにパルス幅変調部２８を含む制御回路２４全体をシンプルな構成にすることができる。   Further, the function of the pulse width modulation section 28 can be realized with high accuracy using a circuit as shown in FIG. 4, for example, and the entire control circuit 24 including the pulse width modulation section 28 has a simple configuration. can do.

次に、本発明のスイッチング電源装置の第一の実施形態について、図１０〜図１６に基づいて説明する。ここで、上記スイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置７２は、過電流保護機能を備えた電源装置であり、図１０に示すように、スイッチング電源装置１０の制御回路２４の中に出力電流監視部７４が新設され、上記のパルス幅変調部２８を改変したパルス幅変調部７６が設けられている。 Next, a first embodiment of the switching power supply device of the present invention will be described with reference to FIGS. Here, the same structure as the switching power supply apparatus 10 is omitted with the same reference numerals. The switching power supply device 72 of this embodiment is a power supply device having an overcurrent protection function. As shown in FIG. 10, an output current monitoring unit 74 is newly provided in the control circuit 24 of the switching power supply device 10. A pulse width modulation unit 76 obtained by modifying the pulse width modulation unit 28 is provided.

出力電流監視部７４は、出力整流平滑回路２２から負荷Ｌoに供給される出力電流Ioが所定の上限値γ％を超えて過電流状態になったことを検出すると、出力電流Ioの増加を抑制するため、出力電圧Voを目標値Vrより低下させる方向に増減する保護信号Vocを出力するブロックである。保護信号Vocは、制御信号Vsと同様に、直流の電圧信号である。出力電流Ioの検出方法は、出力整流平滑回路２２の出力端の電流を観測してもよいし、出力電流Ioと略比例する他の電流を観測してもよい。出力電流監視部７４の場合、図１１のグラフに示すように、出力電流Ioが上限値γ％より高くなると、その超過分に応じて保護信号Vocを低くする。その結果、後述するパルス幅変調部７６と駆動パルス生成部３０の働きによって主スイッチング素子１２，１４のオン時間が短くなり、出力電流Ioの増加を抑制すると共に、出力電圧Voをダウンさせることができる。出力電流Ioが上限値γ％以下のときは、保護信号Vocを出力しない。   When the output current monitoring unit 74 detects that the output current Io supplied to the load Lo from the output rectifying / smoothing circuit 22 exceeds the predetermined upper limit value γ% and enters an overcurrent state, the output current monitoring unit 74 suppresses the increase in the output current Io. Therefore, this is a block that outputs a protection signal Voc that increases or decreases in a direction to decrease the output voltage Vo below the target value Vr. The protection signal Voc is a DC voltage signal, like the control signal Vs. As a method for detecting the output current Io, the current at the output terminal of the output rectifying / smoothing circuit 22 may be observed, or another current substantially proportional to the output current Io may be observed. In the case of the output current monitoring unit 74, as shown in the graph of FIG. 11, when the output current Io becomes higher than the upper limit value γ%, the protection signal Voc is lowered according to the excess. As a result, the on-time of the main switching elements 12 and 14 is shortened by the action of the pulse width modulation section 76 and the drive pulse generation section 30 to be described later, thereby suppressing the increase in the output current Io and reducing the output voltage Vo. it can. When the output current Io is less than or equal to the upper limit value γ%, the protection signal Voc is not output.

図１１に示す出力電流監視部７４の特性は、例えば図１２に示す出力電流監視部７４(1)の構成により実現することができる。出力電流監視部７４(1)は、トランス２０の入力巻線２０ａに流れるスイッチング電流の平均値を観測することによって出力電流Ioを検出する。つまり、入力巻線２０ａと直列にカレントトランス７８を挿入し、その出力電流を整流器８０でブリッジ整流し、電流検出抵抗８２で電圧に変換し、ローパスフィルタである平滑回路８４で平均化することによって、平滑回路８４の出力端に、出力電流Ioの平均値に略比例した電流信号V84を生成する。   The characteristics of the output current monitoring unit 74 shown in FIG. 11 can be realized by, for example, the configuration of the output current monitoring unit 74 (1) shown in FIG. The output current monitoring unit 74 (1) detects the output current Io by observing the average value of the switching current flowing through the input winding 20 a of the transformer 20. That is, by inserting a current transformer 78 in series with the input winding 20a, the output current is bridge rectified by a rectifier 80, converted to a voltage by a current detection resistor 82, and averaged by a smoothing circuit 84 which is a low-pass filter. At the output end of the smoothing circuit 84, a current signal V84 that is substantially proportional to the average value of the output current Io is generated.

電流信号V84は、NPN型の第一トランジスタ８６のエミッタに入力される。第一トランジスタ８６のコレクタは、直列接続された２つの抵抗８８，９０を介して直流電圧Vcc3に接続され、ベースが抵抗８８，９０の中点に接続されている。第一トランジスタ８６の出力端であるコレクタには、NPN型の第二トランジスタ９２のベースが接続されている。第二トランジスタ９２は、コレクタが抵抗９４を介して直流電圧Vcc1にプルアップされ、エミッタがグランドに接続され、ベース・エミッタ間にノイズ除去用のコンデンサ９５が接続されている。第二トランジスタ９２の出力端であるコレクタには、PNP型の第三トランジスタ９６のベースが接続されている。第三トランジスタ９６は、エミッタが抵抗３６（出力電圧監視部２６に内蔵されている抵抗）を介して直流電圧Vcc1にプルアップされ、コレクタがグランドに接続されている。第三トランジスタ９６の出力端であるエミッタは、後述するパルス幅変調部７６の比較器４４の反転入力端子に向けて、保護信号Vocを出力する。また、第二トランジスタ９２の出力であるコレクタには、ＮチャネルのMOS型FETである第四トランジスタ９８のゲートが接続されている。第四トランジスタ９８は、ドレインが後述する充電抵抗部１００（パルス幅変調部７６に内蔵されているブロック）を介して直流電圧Vcc1にプルアップされ、ソースがグランドに接続されている。第四トランジスタ９８の出力端であるドレインは、充電抵抗部１００に向けて切替信号Vjを出力する。つまり、切替信号Vjは、保護信号Vocが出力されていないときにローレベル、出力されているときにハイレベルとなる。   The current signal V84 is input to the emitter of the NPN-type first transistor 86. The collector of the first transistor 86 is connected to the DC voltage Vcc3 via two resistors 88 and 90 connected in series, and the base is connected to the midpoint of the resistors 88 and 90. The base of the NPN-type second transistor 92 is connected to the collector which is the output terminal of the first transistor 86. The second transistor 92 has a collector pulled up to a DC voltage Vcc1 via a resistor 94, an emitter connected to the ground, and a noise removing capacitor 95 connected between the base and emitter. The base of the PNP type third transistor 96 is connected to the collector which is the output terminal of the second transistor 92. The third transistor 96 has an emitter pulled up to a DC voltage Vcc1 via a resistor 36 (a resistor built in the output voltage monitoring unit 26), and a collector connected to the ground. The emitter which is the output terminal of the third transistor 96 outputs the protection signal Voc toward the inverting input terminal of the comparator 44 of the pulse width modulation unit 76 which will be described later. The collector of the output of the second transistor 92 is connected to the gate of the fourth transistor 98 that is an N-channel MOS FET. The fourth transistor 98 has a drain pulled up to a DC voltage Vcc1 via a charging resistor unit 100 (a block built in the pulse width modulation unit 76) described later, and a source connected to the ground. The drain which is the output terminal of the fourth transistor 98 outputs the switching signal Vj toward the charging resistor unit 100. That is, the switching signal Vj is at a low level when the protection signal Voc is not output, and is at a high level when it is output.

出力電流Ioがγ％以下の範囲では、電流信号V84が低いので、第一トランジスタ８６のコレクタ電圧も低く、第二トランジスタ９２が非導通となる。したがって、第三トランジスタ９６は非導通となって保護信号Vocを出力せず、比較器４４の反転入力端子の電圧は、制御信号Vsによって定まる。また、第四トランジスタ９８はオンして切替信号Vjを出力する（ローレベル）。   In the range where the output current Io is γ% or less, the current signal V84 is low, so the collector voltage of the first transistor 86 is also low, and the second transistor 92 is non-conductive. Therefore, the third transistor 96 becomes non-conductive and does not output the protection signal Voc, and the voltage at the inverting input terminal of the comparator 44 is determined by the control signal Vs. The fourth transistor 98 is turned on and outputs the switching signal Vj (low level).

出力電流Ioが増加してγ％を超えると、電流信号V84が所定の値を超え、第一トランジスタ８６のコレクタ電圧も高くなって第二トランジスタ９２にコレクタ電流が流れ始める。したがって、第三トランジスタ９６にエミッタ電流が流れ始めて保護信号Vocが出力され、その結果、制御信号Vsが出力されなくなり、比較器４４の反転入力端子の電圧が保護信号Vocによって決定される。また、第四トランジスタ９８はオフに転じて切替信号Vjを出力しなくなる。   When the output current Io increases and exceeds γ%, the current signal V84 exceeds a predetermined value, the collector voltage of the first transistor 86 increases, and the collector current starts to flow through the second transistor 92. Therefore, the emitter current starts to flow through the third transistor 96 and the protection signal Voc is output. As a result, the control signal Vs is not output, and the voltage of the inverting input terminal of the comparator 44 is determined by the protection signal Voc. Further, the fourth transistor 98 is turned off and does not output the switching signal Vj.

さらに出力電流Ioが増加すると、第二トランジスタ９２のコレクタ電流が増加し、第三トランジスタ９６のエミッタ電流が増加して、図１１に示すように、保護信号Vocが徐々に低下する。また、第四トランジスタ９８はオフ状態に保持される。   When the output current Io further increases, the collector current of the second transistor 92 increases, the emitter current of the third transistor 96 increases, and the protection signal Voc gradually decreases as shown in FIG. Further, the fourth transistor 98 is held in the off state.

パルス幅変調部７６は、上記のパルス幅変調部２８と同様に、図３（ａ）に示す変調条件が設定されている。一方、保護信号Vocを受けたときは、制御信号Vsを無視し、保護信号Vocを制御信号Vsとみなして同様の変調を行って第一及び第二駆動パルスVg1，Vg2の時比率を決定する。また、保護信号Vocを受けると、上記の最小時比率保持時間Thが第一駆動パルスVg1の周期T以下の短い時間に切り替わる。   In the pulse width modulation section 76, the modulation conditions shown in FIG. 3A are set in the same manner as the pulse width modulation section 28 described above. On the other hand, when the protection signal Voc is received, the control signal Vs is ignored, the protection signal Voc is regarded as the control signal Vs, and the same modulation is performed to determine the time ratio of the first and second drive pulses Vg1, Vg2. . Further, when the protection signal Voc is received, the minimum duty ratio holding time Th is switched to a short time that is equal to or shorter than the cycle T of the first drive pulse Vg1.

出力電流監視部７４が図１２のように構成されている場合、このパルス幅変調部７６の機能は、図１３に示すパルス幅変調部７６(1)の構成により実現することができる。図４のパルス幅変調部２８(1)と異なるのは、最小時比率保持時間設定回路４６の充電抵抗６０に代えて、充電抵抗部１００が設けられている点である。充電抵抗部１００は、抵抗１００ａ，１００ｂ及びダイオード１００ｃで構成され、トランジスタ６２のエミッタに抵抗１００ａの一端とダイオード１００ｃのカソードが接続され、ダイオード１００ｃのアノードに抵抗１００ｂの一端が接続され、抵抗１００ａの他端及び抵抗１００ｂの他端が直流電圧Vcc1に接続されている。抵抗１００ｂの抵抗値は、抵抗１００ａの抵抗値と同等以下の小さい値に設定されている。 When the output current monitoring unit 74 is configured as shown in FIG. 12, the function of the pulse width modulation unit 76 can be realized by the configuration of the pulse width modulation unit 76 (1) shown in FIG. A difference from the pulse width modulation unit 28 (1) of FIG. 4 is that a charging resistor unit 100 is provided instead of the charging resistor 60 of the minimum duty ratio holding time setting circuit 46. The charging resistor unit 100 includes resistors 100a and 100b and a diode 100c. One end of the resistor 100a and the cathode of the diode 100c are connected to the emitter of the transistor 62, and one end of the resistor 100b is connected to the anode of the diode 100c. And the other end of the resistor 100b are connected to the DC voltage Vcc1. The resistance value of the resistor 100b is set to a small value equal to or less than the resistance value of the resistor 100a .

抵抗１００ｂとダイオード１００ｃのアノードの中点には、出力電流監視部７４の第四トランジスタ９８のドレインが接続され、この接続点に切替信号Vjが入力される。出力電流Ioがγ％以下の範囲では、切替信号Vjがローレベルなので、ダイオード１００ｃが非導通となり、充電抵抗部１００全体の抵抗値は、抵抗１００ａ単体の大きい値となる。出力電流Ioがγ％を超える範囲では、切替信号Vj（ローレベル）が出力されているので、ダイオード１００ｃが導通し、充電抵抗部１００全体の抵抗値は、抵抗１００ａ及び抵抗１００ｂを並列にした小さい値となる。したがって、切替信号Vjがローレベルのとき（保護信号Vocが出力されないとき）は、図９で説明したように、最小時比率保持時間Thが周期Tの２倍以上の時間に設定され、切替信号Vjがハイレベルのとき（保護信号Vocが出力されたとき）は、最小時比率保持時間Thが周期T以下の短い時間に設定される。   The drain of the fourth transistor 98 of the output current monitoring unit 74 is connected to the midpoint of the anode of the resistor 100b and the diode 100c, and the switching signal Vj is input to this connection point. When the output current Io is in the range of γ% or less, the switching signal Vj is at a low level, so that the diode 100c becomes non-conductive, and the resistance value of the entire charging resistor unit 100 becomes a large value of the resistor 100a alone. In the range where the output current Io exceeds γ%, since the switching signal Vj (low level) is output, the diode 100c is turned on, and the resistance value of the charging resistor unit 100 as a whole is composed of the resistor 100a and the resistor 100b in parallel. Small value. Therefore, when the switching signal Vj is at a low level (when the protection signal Voc is not output), as described with reference to FIG. 9, the minimum duty ratio retention time Th is set to a time more than twice the period T, and the switching signal When Vj is at a high level (when the protection signal Voc is output), the minimum duty ratio retention time Th is set to a short time that is equal to or shorter than the cycle T.

次に、スイッチング電源装置７２の動作について、図１４に基づいて説明する。出力電流Ioがγ％以下（例えば、120％以下）の範囲は、保護信号Vocが出力されないので、上記のスイッチング電源装置１０の動作と同様である（図６〜図９）。   Next, the operation of the switching power supply 72 will be described with reference to FIG. When the output current Io is in the range of γ% or less (for example, 120% or less), since the protection signal Voc is not output, the operation is the same as that of the switching power supply device 10 (FIGS. 6 to 9).

出力電流Ioがγ％を超えると、出力電流監視部７４から保護信号Vocが出力され、出力電流Ioの増加と共に保護信号Vocが電圧値Vk0からVk1に向かって低下すると共に、最小時比率保持時間Thが周期T以下の短い時間に切り替わる。そして、パルス幅変調部７６は、保護信号Vocを制御信号Vsとみなして動作し、第一及び第二のオン時比率Don1，Don2が最小時比率Dminに向かって小さくなり、第一及び第二の主スイッチング素子１２，１４の導通時間Ton1，Ton2が短くなって出力電圧Voが低下する。   When the output current Io exceeds γ%, the protection signal Voc is output from the output current monitoring unit 74. As the output current Io increases, the protection signal Voc decreases from the voltage value Vk0 to Vk1, and the minimum time ratio holding time is reached. Th switches to a short time with a period T or less. The pulse width modulator 76 operates by regarding the protection signal Voc as the control signal Vs, and the first and second on-time ratios Don1 and Don2 decrease toward the minimum time ratio Dmin, and the first and second The conduction times Ton1 and Ton2 of the main switching elements 12 and 14 become shorter and the output voltage Vo decreases.

動作点P11（γ％＜Io<ω％、ω％は例えば130％）におけるパルス幅変調部７６(1)の各部の動作波形は、図１５のように表される。図１５では制御信号Vsに代えて保護信号Vocの波形を記載してあるが、駆動パルス時比率信号Vd(Don1)，Vd(Don2)のハイレベルとローレベルが切り替わる動作は、図８に示す動作点P2とほぼ同じである。ただし、最小時比率保持時間Thが短い時間に切り替わっているので、電圧Vhが上昇し始めてからごく短時間でOR６４の入力閾値Vthを超えてハイレベルになっている。   The operation waveform of each part of the pulse width modulation unit 76 (1) at the operation point P11 (γ% <Io <ω%, ω% is 130%, for example) is expressed as shown in FIG. Although FIG. 15 shows the waveform of the protection signal Voc instead of the control signal Vs, the operation of switching between the high level and the low level of the drive pulse time ratio signals Vd (Don1) and Vd (Don2) is shown in FIG. It is almost the same as the operating point P2. However, since the minimum time ratio retention time Th is switched to a short time, the voltage exceeds the input threshold Vth of the OR 64 and becomes high level in a very short time after the voltage Vh starts to rise.

このように、出力電流Ioがγ％〜ω％の範囲になると、動作点P2と同様に、第一及び第二駆動パルスVg1，Vg2のオン時比率Don1，Don2が動作点P1よりも小さい値になる。   Thus, when the output current Io is in the range of γ% to ω%, the on-time ratios Don1 and Don2 of the first and second drive pulses Vg1 and Vg2 are smaller than the operating point P1, similarly to the operating point P2. become.

さらに出力電流Ioが大きくなってω％を超えると、出力電流Ioの平均値を所定の値に保持するため、オン時比率Don1，Don2＝Dminで動作する期間とオン時比率Don1，Don2＝ゼロで動作する期間を交互に繰り返すバースト動作を行う。図３（ａ）に示すパルス幅変調部２８の変調条件から分かるように、オン時比率Don1，Don2は、ゼロより大きく最小時比率Dminより小さい値にはなり得ないところ、オン時比率Don1，Don2＝Dminで動作する状態が長く継続すると、出力電流Ioの瞬時値が所定の値より大きくなってしまい、反対にオン時比率Don1，Don2＝ゼロで動作する状態が長く継続すると出力電流Ioが所定の値よりも小さくなってしまう。そこで、出力電流Io＞ω％の範囲では、制御回路２４は、バースト動作を行うことによって、出力電流Ioの平均値を所定の値に保持する制御を行う。   When the output current Io further increases and exceeds ω%, the average value of the output current Io is held at a predetermined value, so that the on-time ratio Don1, Don2 = Dmin and the on-time ratio Don1, Don2 = 0. A burst operation that alternately repeats the operation period is performed. As can be seen from the modulation condition of the pulse width modulator 28 shown in FIG. 3A, the on-time ratios Don1, Don2 cannot be larger than zero and smaller than the minimum time ratio Dmin. If the state of operation with Don2 = Dmin continues for a long time, the instantaneous value of the output current Io becomes larger than the predetermined value. Conversely, if the state of operation with the ON ratio Don1, Don2 = zero continues for a long time, the output current Io It becomes smaller than a predetermined value. Therefore, in the range of the output current Io> ω%, the control circuit 24 performs control to hold the average value of the output current Io at a predetermined value by performing a burst operation.

動作点P12（Io＞ω％）におけるパルス幅変調部７６(1)の各部の動作波形は、図１６のように表される。動作点P11から動作点P12に移行した直後の周期T(1)，T(2)は、保護信号Vocが低下して「Vk2＜Voc＜Vk1」となり、図３（ａ）に示すように、第一及び第二のオン時比率Don1，Don2が最小時比率Dminとなる。   The operation waveform of each part of the pulse width modulation unit 76 (1) at the operation point P12 (Io> ω%) is expressed as shown in FIG. In periods T (1) and T (2) immediately after the transition from the operating point P11 to the operating point P12, the protection signal Voc decreases and becomes “Vk2 <Voc <Vk1”, as shown in FIG. The first and second on-time ratios Don1 and Don2 become the minimum time ratio Dmin.

周期T(1)，T(2)の動作状態が続くと出力電流Ioの平均値が所定の値よりも大きくなるので、周期T(2)の後半に、保護信号Vocがさらに低下して「Voc＜Vk2」となる。「Voc＜Vk2」になると、図３（ａ）の変調条件の通り、第一及び第二のオン時比率Don1，Don2が速やかにゼロに切り替わる。最小時比率保持時間Thがごく短い時間に切り替わっているからである。   If the operating state of the cycles T (1) and T (2) continues, the average value of the output current Io becomes larger than a predetermined value, so that the protection signal Voc further decreases in the latter half of the cycle T (2). Voc <Vk2 ”. When “Voc <Vk2”, the first and second on-time ratios Don1 and Don2 are quickly switched to zero as shown in the modulation condition of FIG. This is because the minimum duty ratio retention time Th is switched to a very short time.

次の周期T(3)，T(4)は、OR６４の働きにより、駆動パルス時比率信号Vd(Don1)，Vd(don2)がハイレベルに保持され、第一及び第二のオン時比率Don1，Don2＝ゼロの状態になる。この動作状態は、出力電流Ioの平均値が所定の値より小さくなるまで継続される。   In the next cycles T (3) and T (4), the drive pulse time ratio signals Vd (Don1) and Vd (don2) are held at a high level by the action of OR64, and the first and second on-time ratios Don1. , Don2 = zero. This operating state is continued until the average value of the output current Io becomes smaller than a predetermined value.

その後、周期T(4)の後半に出力電流Ioの平均値が所定の値より低くなり、保護信号Vocが上昇し、次の周期は先の周期T(1)，T(2)と同様の動作状態に戻る。その後、出力電流Ioの平均値が所定の値より大きくなると、再度、周期T(3)，T(4)の動作状態に戻る。以上の動作が繰り返され、出力電流Ioが所定の値に保持される。   After that, in the latter half of the cycle T (4), the average value of the output current Io becomes lower than the predetermined value, the protection signal Voc rises, and the next cycle is the same as the previous cycles T (1) and T (2) Return to the operating state. Thereafter, when the average value of the output current Io becomes larger than a predetermined value, the operation state of the cycles T (3) and T (4) is returned again. The above operation is repeated, and the output current Io is held at a predetermined value.

このように、出力電流Ioがω％以上の範囲になると、第一及び第二駆動パルスVg1，Vg2のオン時比率はDon1，Don2が、速やかにゼロと最小時比率Dmin以上の値に交互に切り替わり、出力電流Ioの平均値を所定の値に保持する。   Thus, when the output current Io is in the range of ω% or more, the on-time ratio of the first and second drive pulses Vg1 and Vg2 is rapidly changed between Don1 and Don2 to zero and the minimum time ratio Dmin or more. The average value of the output current Io is maintained at a predetermined value.

なお、最小時比率保持時間Thが短くなっているので、出力電流監視回路の応答速度によっては、周期T(1)，T(2)の間に発生する「第一のオン時比率Don1の期間の合計」と「第二のオン時比率Don2の期間の合計」に差ΔTonが発生するケースが考えられる。しかし、出力電流Ioが大きいときは、第一のオン時比率Don1，Don2が小さくなっても入力側コンデンサ１６，１８の電圧V16，V18のバランスが崩れにくいという性質があるので、トランス２０の偏励磁が顕著になって飽和する心配はない。   In addition, since the minimum time ratio holding time Th is shortened, depending on the response speed of the output current monitoring circuit, the “period of the first on-time ratio Don1 that occurs during the periods T (1) and T (2) There is a case where a difference ΔTon occurs between the “total” and the “total period of the second on-time ratio Don2”. However, when the output current Io is large, the balance of the voltages V16 and V18 of the input side capacitors 16 and 18 is not easily lost even if the first on-time ratios Don1 and Don2 are small. There is no worry of saturation due to significant excitation.

スイッチング電源装置７２によれば、上記スイッチング電源装置１０と同様の作用効果を得ることができ、さらに、スイッチング電源装置７２の出力端が誤って短絡される事故が発生した時に、過電流保護動作が素早く行われるという効果が得られる。つまり、誤って出力端が短絡される事故が発生して過電流状態になると、最小時比率保持時間Thが短い時間（第一駆動パルスVg1の周期T以下）に切り替わるため、第一及び第二のオン時比率Don1，Don2を速やかにゼロにできるようになり、過渡的に出力電流Ioが急増するのを抑制することができる。   According to the switching power supply device 72, the same effect as the switching power supply device 10 can be obtained. Further, when an accident occurs in which the output terminal of the switching power supply device 72 is accidentally short-circuited, the overcurrent protection operation is performed. The effect of being done quickly is obtained. That is, when an accident occurs in which the output terminal is short-circuited accidentally and an overcurrent state occurs, the minimum duty ratio retention time Th is switched to a short time (the period T or less of the first drive pulse Vg1). The on-time ratios Don1 and Don2 can be quickly reduced to zero, and the transient increase in the output current Io can be suppressed.

次に、本発明のスイッチング電源装置の第二の実施形態について、図１７〜図１９に基づいて説明する。ここで、上記のスイッチング電源装置７２と同様の構成は、同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置１０２は、スイッチング電源装置７２の構成の一部を変更したものであり、出力電流監視部７４が出力電流監視部１０４に置き換えられ、パルス幅変調部７６がパルス幅変調部１０６に置き換えられ、駆動パルス生成部３０が駆動パルス生成部１０８に置き換えられている。以下、構成が異なる部分について説明する。 Next, 2nd embodiment of the switching power supply device of this invention is described based on FIGS. Here, the same components as those of the switching power supply device 72 are given the same reference numerals, and the description thereof is omitted. The switching power supply device 102 of this embodiment is obtained by changing a part of the configuration of the switching power supply device 72. The output current monitoring unit 74 is replaced with the output current monitoring unit 104, and the pulse width modulation unit 76 is replaced with pulse width modulation. The drive pulse generator 30 is replaced with a drive pulse generator 108. Hereafter, the part from which a structure differs is demonstrated.

出力電流監視部１０４は、出力電流監視部７４と同様の機能を有し、例えば図１２に示す出力電流監視部７４(1)の構成により実現することができる。ただし、出力電流監視部１０４は、切替信号Vjを出力する必要がないので、第四トランジスタ９８を省略できる。以下、出力電流監視部７４(1)から第四トランジスタ９８を省略した構成を出力電流監視部１０４(1)と称する。   The output current monitoring unit 104 has the same function as the output current monitoring unit 74, and can be realized by the configuration of the output current monitoring unit 74 (1) shown in FIG. 12, for example. However, since the output current monitoring unit 104 does not need to output the switching signal Vj, the fourth transistor 98 can be omitted. Hereinafter, a configuration in which the fourth transistor 98 is omitted from the output current monitoring unit 74 (1) is referred to as an output current monitoring unit 104 (1).

パルス幅変調部１０６は、出力電圧監視部２６が出力する制御信号Vsを受けると、図１８（ａ）に示す変調条件に基づいて変調を行う。そして、特定の周期Tの第一のオン時比率をDonに決定すると、この期間の第二のオン時比率も同じDonに決定し、このオン時比率Donを信号化した駆動パルス時比率信号Vd(Don)を出力する。一方、出力電流監視部１０４から保護信号Vocを受けたときは、制御信号Vsを無視し、保護信号Vocを制御信号Vsとみなして同様の変調を行って第一及び第二駆動パルスVg1，Vg2のオン時比率Donを決定する。駆動パルス時比率信号Vd(Don)は、図１８（ｂ）に示すように、１つ周期Tのスタート時点からオン時比率Donの期間が開始し、この期間がローレベル、これ以外の期間はハイレベルとなる。   When receiving the control signal Vs output from the output voltage monitoring unit 26, the pulse width modulation unit 106 performs modulation based on the modulation condition shown in FIG. Then, when the first on-time ratio of the specific period T is determined to be Don, the second on-time ratio of this period is also determined to be the same Don, and the drive pulse time ratio signal Vd obtained by signalizing this on-time ratio Don (Don) is output. On the other hand, when the protection signal Voc is received from the output current monitoring unit 104, the control signal Vs is ignored, the protection signal Voc is regarded as the control signal Vs, and the same modulation is performed to perform the first and second drive pulses Vg1, Vg2. Determine the on-time ratio Don. As shown in FIG. 18B, the drive pulse time ratio signal Vd (Don) starts from the start point of one cycle T, the period of the on-time ratio Don, and this period is at a low level, and other periods are Become high level.

また、上記のパルス幅変調部７６の場合は、最小時比率保持時間Th（第一駆動パルスVg1の周期Tの２倍以上の時間）が設定されているが、パルス幅変調部１０６には設定されていない。したがって、オン時比率Donが最小時比率Dminからゼロへの切り替わる動作は、常に速やかに行われる。   Further, in the case of the pulse width modulation unit 76 described above, a minimum duty ratio retention time Th (a time more than twice the period T of the first drive pulse Vg1) is set, but is set in the pulse width modulation unit 106. It has not been. Therefore, the operation of switching the on-time ratio Don from the minimum time ratio Dmin to zero is always performed promptly.

駆動パルス生成部１０８は、駆動パルス時比率信号Vd(Don)に対応した第一及び第二駆動パルスVg1，Vg2を生成し、第一及び第二の主スイッチング素子１２，１４に向けて出力するブロックである。具体的には、図１９に示すように、駆動パルス時比率信号Vd(Don)を受け、ハイレベルとローレベルのロジックが逆転した第一駆動パルスVg1を生成すると共に、第一駆動パルスVg1から180°位相が遅れた第二駆動パルスVg2を生成する。また、第二駆動パルスVg2は、ハイサイド側の第二の主スイッチング素子１４を駆動するため、第一駆動パルスVg1とグランド電位が切り離されて出力される。   The drive pulse generator 108 generates the first and second drive pulses Vg1 and Vg2 corresponding to the drive pulse duty ratio signal Vd (Don), and outputs them to the first and second main switching elements 12 and 14. It is a block. Specifically, as shown in FIG. 19, the drive pulse duty ratio signal Vd (Don) is received, and the first drive pulse Vg1 in which the logic of the high level and the low level is reversed is generated, and from the first drive pulse Vg1 A second drive pulse Vg2 with a 180 ° phase delay is generated. Also, the second drive pulse Vg2 is output after the first drive pulse Vg1 and the ground potential are separated in order to drive the second main switching element 14 on the high side.

スイッチング電源装置１０２の動作は、上記のスイッチング電源装置７２の動作と比較すると、出力電流Io＜β％の範囲の動作が異なってくる。スイッチング電源装置１０２の場合は、最小時比率保持時間Th（第一駆動パルスVg1の周期Tの２倍以上の時間）が設定されていない。したがって、出力電流Io＜β％の範囲で動作したときに、第一及び第二の主スイッチング素子１２，１４がスイッチング動作を行う複数の周期Tにおいて、「第一のオン時比率Don1の期間の合計」と「第二のオン時比率Don2の期間の合計」に差ΔTonが発生するか否かが問題になる。   The operation of the switching power supply 102 is different from the operation of the switching power supply 72 described above in the range of the output current Io <β%. In the case of the switching power supply 102, the minimum duty ratio retention time Th (a time that is at least twice the period T of the first drive pulse Vg1) is not set. Therefore, when the first and second main switching elements 12 and 14 operate in the range of the output current Io <β%, a plurality of periods T in which the switching operation is performed are “in the period of the first on-time ratio Don1. Whether or not a difference ΔTon occurs between “total” and “total period of second on-time ratio Don2” becomes a problem.

この点、パルス幅変調部１０６は、特定の周期Tの第一のオン時比率をDonに決定すると、この期間の第二のオン時比率も同じDonに決定するので、差ΔTonが発生することはない。したがって、差ΔTonが原因でトランス２８が偏励磁する現象が確実に防止される。   In this regard, if the pulse width modulation unit 106 determines the first on-time ratio of the specific period T to Don, the second on-time ratio of this period is also determined to be the same Don, and thus the difference ΔTon occurs. There is no. Therefore, the phenomenon in which the transformer 28 is biased and excited due to the difference ΔTon is reliably prevented.

以上説明したように、スイッチング電源装置１０２によれば、上記のスイッチング電源装置７２と同様の作用効果を、新規な構成の制御回路２４により得ることができる。   As described above, according to the switching power supply apparatus 102, the same operation and effect as those of the switching power supply apparatus 72 can be obtained by the control circuit 24 having a novel configuration.

次に、スイッチング電源装置の他の形態について、図２０〜図２３に基づいて説明する。ここで、上記のスイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。このスイッチング電源装置１１０は、スイッチング電源装置１０の構成の一部を変更したものであり、出力電圧監視部２６が出力電圧監視部１１２に置き換えられ、パルス幅変調部２８がパルス幅変調部１１４に置き換えられている。以下、構成が異なる部分について説明する。 Next, another embodiment of the switching power supply device will be described with reference to FIGS. Here, the same configuration as that of the above-described switching power supply device 10 is denoted by the same reference numeral, and description thereof is omitted. In this switching power supply device 110, a part of the configuration of the switching power supply device 10 is changed. The output voltage monitoring unit 26 is replaced with the output voltage monitoring unit 112, and the pulse width modulation unit 28 is replaced with the pulse width modulation unit 114. Has been replaced. Hereafter, the part from which a structure differs is demonstrated.

出力電圧監視部１１２は、出力電圧監視部２６と同様に、出力電圧Voと目標値Vrとの差を増幅し、出力電圧Voを目標値Vrに近づける方向に増減する制御信号Vsを出力するブロックであり、制御信号Vsは、直流の電圧信号である。出力電圧監視部１１２の場合、図２１（ａ）のグラフに示すように、出力電圧Voが目標値Vrより高くなると、その差に応じて制御信号Vsを高くする。その結果、後述するパルス幅変調部１１４と駆動パルス生成部３０の働きによって主スイッチング素子１２，１４のオン時間が短くなり、出力電圧Voを低下させることができる。反対に、出力電圧Voが目標値Vrより低くなると、その差に応じて制御信号Vsを低くし、後述するパルス幅変調部１１４と駆動パルス生成部３０の働きによって主スイッチング素子１２，１４のオン時間が長くなり、出力電圧Voを上昇させることができる。   Similarly to the output voltage monitoring unit 26, the output voltage monitoring unit 112 amplifies the difference between the output voltage Vo and the target value Vr, and outputs a control signal Vs that increases or decreases the output voltage Vo in a direction approaching the target value Vr. The control signal Vs is a DC voltage signal. In the case of the output voltage monitoring unit 112, as shown in the graph of FIG. 21A, when the output voltage Vo becomes higher than the target value Vr, the control signal Vs is increased according to the difference. As a result, the on-time of the main switching elements 12 and 14 is shortened by the action of the pulse width modulation section 114 and the drive pulse generation section 30 described later, and the output voltage Vo can be lowered. On the contrary, when the output voltage Vo becomes lower than the target value Vr, the control signal Vs is lowered according to the difference, and the main switching elements 12 and 14 are turned on by the action of the pulse width modulation unit 114 and the drive pulse generation unit 30 described later. The time becomes longer and the output voltage Vo can be raised.

図２１（ａ）に示す出力電圧監視部１１２の特性は、例えば図２１（ｂ）に示す出力電圧監視部１１２(1)によって実現することができる。この回路は、出力電圧監視部２６(1)の反転増幅回路３２を非反転増幅回路１１６に置き換えたものであり、その他の構成は同様である。   The characteristics of the output voltage monitoring unit 112 shown in FIG. 21A can be realized by the output voltage monitoring unit 112 (1) shown in FIG. 21B, for example. This circuit is obtained by replacing the inverting amplifier circuit 32 of the output voltage monitoring unit 26 (1) with a non-inverting amplifier circuit 116, and the other configurations are the same.

パルス幅変調部１１４は、パルス幅変調部２８と同様に、出力電圧監視部１１２が出力する制御信号Vsを受け、所定の変調条件に基づいて変調を行って第一及び第二のオン時比率Don1，Don2を決定し、これを信号化した駆動パルス時比率信号Vd(Don1)，Vd(Don2)を出力するブロックである。   Similarly to the pulse width modulation unit 28, the pulse width modulation unit 114 receives the control signal Vs output from the output voltage monitoring unit 112, performs modulation based on a predetermined modulation condition, and performs first and second on-time ratios. In this block, Don1 and Don2 are determined and drive pulse time ratio signals Vd (Don1) and Vd (Don2) are output as signals.

パルス幅変調部１１４には、ゼロよりも大きい値である所定の最小時比率Dminが設定され、図２２に示す変調条件に基づいて変調を行う。すなわち、制御信号Vsが出力電圧Voを低下させる方向に変化すると（制御信号Vsが上昇すると）、その変化に応じて第一及び第二のオン時比率Don1，Don2を徐々に小さくし、第一及び第二のオン時比率Don1，Don2が最小時比率Dminまで小さくなった後、さらに制御信号Vsが出力電圧Voを低下させる方向に変化すると（さらに制御信号Vsが上昇すると）、第一及び第二のオン時比率Don1，Don2を最小時比率Dminからゼロに切り替える。ここで、オン時比率Donが最小時比率Dminになるときの制御信号Vsの値をVk1、オン時比率Donが最小時比率Dminからゼロに切り替わる制御信号Vsの値をVk2とする。   The pulse width modulation unit 114 is set with a predetermined minimum time ratio Dmin that is a value larger than zero, and performs modulation based on the modulation condition shown in FIG. That is, when the control signal Vs changes in the direction of decreasing the output voltage Vo (when the control signal Vs increases), the first and second on-time ratios Don1 and Don2 are gradually reduced in accordance with the change, and the first After the second on-time ratios Don1 and Don2 are reduced to the minimum time ratio Dmin, when the control signal Vs further changes in the direction of decreasing the output voltage Vo (when the control signal Vs further increases), the first and second The on-time ratios Don1 and Don2 are switched from the minimum time ratio Dmin to zero. Here, the value of the control signal Vs when the on-time ratio Don becomes the minimum time ratio Dmin is Vk1, and the value of the control signal Vs at which the on-time ratio Don switches from the minimum time ratio Dmin to zero is Vk2.

また、パルス幅変調部１１４には、パルス幅変調部２８と同様に、最小時比率保持時間Th（第一駆動パルスVg1の周期Tの２倍以上の時間）が設定されている。   Similarly to the pulse width modulation unit 28, the pulse width modulation unit 114 is set with a minimum duty ratio retention time Th (a time more than twice the period T of the first drive pulse Vg1).

スイッチング電源装置１１０は、上記のスイッチング電源装置１０と比較すると、出力電圧Voの変化に対する制御信号Vsの増減の方向が反対であるが、動作はほぼ同じであり、同様の作用効果を得ることができる。   Compared with the switching power supply device 10 described above, the switching power supply device 110 has the opposite direction of increase / decrease of the control signal Vs with respect to the change of the output voltage Vo, but the operation is almost the same, and the same effect can be obtained. it can.

なお、本発明のスイッチング電源装置は、上記実施形態に限定されるものではない。 The switching power supply device of the present invention is not limited to the above embodiment .

図３（ａ）に示すパルス幅変調部２８の変調条件、図１８（ａ）に示すパルス幅変調部１０６の変調条件、図２２（ａ）に示すパルス幅変調部１１４の変調条件は、オン時比率Don（Don1，Don2）が最小時比率Dminまで低下する制御信号Vsの値がVk1で、オン時比率Don（Don1，Don2）がゼロに切り替わる制御信号Vsの値がVk2であり、Vk1とVk2に電圧差が設けられているが、Vk2をVk1に近い値又は同じ値にしてもよく、同様の作用効果を得ることができる。   The modulation conditions of the pulse width modulation unit 28 shown in FIG. 3A, the modulation conditions of the pulse width modulation unit 106 shown in FIG. 18A, and the modulation conditions of the pulse width modulation unit 114 shown in FIG. The value of the control signal Vs at which the duty ratio Don (Don1, Don2) decreases to the minimum duty ratio Dmin is Vk1, the value of the control signal Vs at which the on-time ratio Don (Don1, Don2) switches to zero is Vk2, and Vk1 Although a voltage difference is provided in Vk2, Vk2 may be set to a value close to Vk1 or the same value, and similar effects can be obtained.

上記実施形態では、２つの主スイッチング素子と２つの入力側コンデンサについて、ローサイド側を「第一」、ハイサイド側を「第二」としているが、ハイサイド側を「第一」、ローサイド側を「第二」としても同様である。また、上記実施形態は、いずれも図２４（ａ）に示す電源回路を備えているが、図２４（ｂ）に示す電源回路にも適用することができ、同様の作用効果を得ることができる。また、制御回路内部の具体的な回路構成として、出力電圧監視部２６(1)，１１２(1)、パルス幅変調部２８(1)，７６(1)、出力電流監視部７４(1)などの好適な例を示したが、これ以外の回路に変更してもよく、例えば、各部の一部又は全部をデジタルプロセッサ内に構成し、デジタル演算処理によって各機能を実現するようにしてもよい。また、制御信号、保護信号、駆動パルス時比率信号は、信号の形態は限定されず、電圧信号（直流・パルス）、電流信号（直流・パルス）、デジタル信号等のどれを選択してもよい。   In the above embodiment, regarding the two main switching elements and the two input side capacitors, the low side is “first” and the high side is “second”, but the high side is “first” and the low side is The same applies to the “second”. In addition, each of the above embodiments includes the power supply circuit shown in FIG. 24A, but can also be applied to the power supply circuit shown in FIG. . As specific circuit configurations inside the control circuit, output voltage monitoring units 26 (1) and 112 (1), pulse width modulation units 28 (1) and 76 (1), output current monitoring unit 74 (1), and the like. However, the circuit may be changed to other circuits. For example, a part or all of each part may be configured in the digital processor, and each function may be realized by digital arithmetic processing. . The control signal, protection signal, and drive pulse time ratio signal are not limited in signal form, and any of a voltage signal (DC / pulse), a current signal (DC / pulse), a digital signal, etc. may be selected. .

１０，７２，１０２，１１０ スイッチング電源装置
１２ 第一の主スイッチング素子
１４ 第二の主スイッチング素子
１６ 第一の入力側コンデンサ
１８ 第二の入力側コンデンサ
２０ トランス
２０ａ 入力巻線
２０ｂ 出力巻線
２２ 出力整流平滑回路
２４ 制御回路
２６，２６(1)，１１２ 出力電圧監視部
２８，２８(1)，７６，７６(1)，１０６，１１４ パルス幅変調部
３０，１０８ 駆動パルス生成部
７４，７４(1)，１０４ 出力電流監視部
Dmin 最小時比率
Don オン時比率
Don1 第一のオン時比率
Don2 第二のオン時比率
Io 出力電流
Vd(Don)，Vd(Don1)，Vd(Don2) 駆動パルス時比率信号
Vg1 第一駆動パルス
Vg2 第二駆動パルス
Vi 入力電圧
Vo 出力電圧
Voc 保護信号
Vs 制御信号
T 周期
Th 最小時比率保持時間 10, 72, 102, 110 Switching power supply device 12 First main switching element 14 Second main switching element 16 First input side capacitor 18 Second input side capacitor 20 Transformer 20a Input winding 20b Output winding 22 Output Rectifier / smoothing circuit 24 Control circuits 26, 26 (1), 112 Output voltage monitoring units 28, 28 (1), 76, 76 (1), 106, 114 Pulse width modulation units 30, 108 Drive pulse generation units 74, 74 ( 1), 104 Output current monitor
Dmin Minimum ratio
Don on-time ratio
Don1 first on-time ratio
Don2 second on-time ratio
Io output current
Vd (Don), Vd (Don1), Vd (Don2) Drive pulse ratio signal
Vg1 First drive pulse
Vg2 Second drive pulse
Vi input voltage
Vo output voltage
Voc protection signal
Vs control signal
T period
Th Minimum time ratio retention time

Claims (3)

互いに直列接続され、その両端に入力電圧が印加される第一及び第二の主スイッチング素子と、入力巻線及び出力巻線を有するトランスと、第一又は第二の主スイッチング素子がオンした時、前記入力巻線の一端をバイアスすることにより、前記入力巻線に前記入力電圧のほぼ半分の電圧を発生させる入力側コンデンサと、前記出力巻線に発生する電圧を整流平滑して出力電圧を生成する出力整流平滑回路と、前記第一の主スイッチング素子をオンオフさせる第一駆動パルスと前記第二の主スイッチング素子をオンオフさせる第二駆動パルスとを生成し、前記第一及び第二駆動パルスによって前記第一及び第二の主スイッチング素子のオン時間を調節し、前記出力電圧を目標値に近づける制御を行う制御回路とで構成されたハーフブリッジ型の電源回路を有し、
前記第一駆動パルスは、ハイレベルとローレベルを繰り返す周期が一定であり、ハイレベルとローレベルのどちらか一方の期間に前記第一の主スイッチング素子をオンさせることができ、前記第二駆動パルスは、ハイレベルとローレベルを繰り返す周期が前記第一駆動パルスと同じであり、ハイレベルとローレベルのどちらか一方の期間に前記第二の主スイッチング素子をオンさせることができ、
前記制御回路が、前記第一駆動パルスが前記第一の主スイッチング素子をオンさせる側のレベルになる時比率である第一のオン時比率と、前記第二駆動パルスが前記第二の主スイッチング素子をオンさせる側のレベルになる時比率である第二のオン時比率とを変化させることによって、前記第一及び第二の主スイッチング素子のオン時間を変化させるスイッチング電源装置において、
前記制御回路は、前記出力電圧と前記目標値との差を増幅し、前記出力電圧を前記目標値に近づける方向に増減する制御信号を出力する出力電圧監視部と、前記制御信号を受け、所定の変調条件に基づいて変調を行って前記第一及び第二のオン時比率を決定し、これを信号化した駆動パルス時比率信号を出力するパルス幅変調部と、前記駆動パルス時比率信号に対応した前記第一及び第二駆動パルスを生成し、前記第一及び第二の主スイッチング素子に向けて出力する駆動パルス生成部と、前記出力整流平滑回路から負荷に供給される出力電流が所定の上限値を超えたことを検出すると、前記出力電流の増加を抑制するため、前記出力電圧を前記目標値より低下させる方向に増減する保護信号を出力する出力電流監視部とで構成され、
前記パルス幅変調部には、ゼロよりも大きい値である所定の最小時比率が設定され、前記パルス幅変調部は、前記制御信号が前記出力電圧を低下させる方向に変化すると、その変化に応じて前記第一及び第二のオン時比率を徐々に小さくし、前記第一及び第二のオン時比率が前記最小時比率まで小さくなった後、さらに前記制御信号が前記出力電圧を低下させる方向に変化すると、前記第一駆動パルスの周期の２倍以上の時間である最小時比率保持時間が経過するまでの間、前記第一及び第二のオン時比率を前記最小時比率に保持し、前記最小時比率保持時間が経過した後、前記第一及び第二のオン時比率を速やかに前記最小時比率からゼロに切り替える動作を行い、
さらに前記パルス幅変調部は、前記保護信号を受けると、前記制御信号を無視し、前記保護信号を前記制御信号とみなして同様の変調を行って前記第一及び第二駆動パルスの時比率を決定し、前記第一及び第二のオン時比率が前記最小時比率まで小さくなった後、さらに前記保護信号が前記出力電圧を低下させる方向に変化すると、前記最小時比率保持時間を前記第一駆動パルスの周期以下の短い時間に切り替えて、前記第一及び第二のオン時比率を速やかに前記最小時比率からゼロに切り替える動作を行うことを特徴とするスイッチング電源装置。 When the first and second main switching elements connected in series with each other and having an input voltage applied to both ends thereof, a transformer having an input winding and an output winding, and the first or second main switching element are turned on. , By biasing one end of the input winding, an input-side capacitor that generates approximately half of the input voltage in the input winding, and rectifying and smoothing the voltage generated in the output winding An output rectifying / smoothing circuit to be generated, a first drive pulse for turning on and off the first main switching element, and a second drive pulse for turning on and off the second main switching element, and the first and second drive pulses And a control circuit for controlling the on-time of the first and second main switching elements to control the output voltage close to a target value. A power supply circuit,
The first drive pulse has a constant cycle of repeating the high level and the low level, and can turn on the first main switching element during either the high level or the low level. The pulse has the same period as the first drive pulse in which the high level and the low level are repeated, and the second main switching element can be turned on during either the high level or the low level.
The control circuit has a first on-time ratio that is a time ratio at which the first drive pulse becomes a level to turn on the first main switching element, and the second drive pulse is the second main switching. In the switching power supply device that changes the on-time of the first and second main switching elements by changing the second on-time ratio, which is the ratio of the time at which the element is turned on,
The control circuit amplifies a difference between the output voltage and the target value, receives a control signal that outputs a control signal that increases or decreases the output voltage in a direction approaching the target value, and receives the control signal. The first and second on-time ratios are determined by performing modulation based on the modulation conditions, and a pulse width modulation unit that outputs a drive pulse time ratio signal that is converted into a signal, and the drive pulse time ratio signal A drive pulse generator that generates the corresponding first and second drive pulses and outputs them to the first and second main switching elements, and an output current supplied to the load from the output rectifying and smoothing circuit is predetermined. An output current monitoring unit that outputs a protection signal that increases or decreases in a direction to decrease the output voltage below the target value in order to suppress an increase in the output current .
A predetermined minimum duty ratio that is a value greater than zero is set in the pulse width modulation unit, and the pulse width modulation unit responds to the change when the control signal changes in the direction of decreasing the output voltage. The first and second on-time ratios are gradually reduced, and the control signal further reduces the output voltage after the first and second on-time ratios are reduced to the minimum time ratio. The first and second on-time ratios are held at the minimum time ratio until the minimum time ratio holding time, which is twice or more the period of the first drive pulse, elapses, After the minimum time ratio holding time has elapsed, the first and second on-time ratio is quickly switched from the minimum time ratio to zero ,
Further , when receiving the protection signal, the pulse width modulation unit ignores the control signal, regards the protection signal as the control signal, performs similar modulation, and sets the time ratio of the first and second drive pulses. After the first and second on-time ratios are reduced to the minimum time ratio, when the protection signal further changes in a direction to decrease the output voltage, the minimum time ratio holding time is set to the first time ratio. A switching power supply device that performs an operation of quickly switching the first and second on-time ratios from the minimum time ratio to zero by switching to a short time equal to or less than the cycle of the drive pulse. 互いに直列接続され、その両端に入力電圧が印加される第一及び第二の主スイッチング素子と、入力巻線及び出力巻線を有するトランスと、第一又は第二の主スイッチング素子がオンした時、前記入力巻線の一端をバイアスすることにより、前記入力巻線に前記入力電圧のほぼ半分の電圧を発生させる入力側コンデンサと、前記出力巻線に発生する電圧を整流平滑して出力電圧を生成する出力整流平滑回路と、前記第一の主スイッチング素子をオンオフさせる第一駆動パルスと前記第二の主スイッチング素子をオンオフさせる第二駆動パルスとを生成し、前記第一及び第二駆動パルスによって前記第一及び第二の主スイッチング素子のオン時間を調節し、前記出力電圧を目標値に近づける制御を行う制御回路とで構成されたハーフブリッジ型の電源回路を有し、
前記第一駆動パルスは、ハイレベルとローレベルを繰り返す周期が一定であり、ハイレベルとローレベルのどちらか一方の期間に前記第一の主スイッチング素子をオンさせることができ、前記第二駆動パルスは、ハイレベルとローレベルを繰り返す周期が前記第一駆動パルスと同じであり、ハイレベルとローレベルのどちらか一方の期間に前記第二の主スイッチング素子をオンさせることができ、
前記制御回路が、前記第一駆動パルスが前記第一の主スイッチング素子をオンさせる側のレベルになる時比率である第一のオン時比率と、前記第二駆動パルスが前記第二の主スイッチング素子をオンさせる側のレベルになる時比率である第二のオン時比率とを変化させることによって、前記第一及び第二の主スイッチング素子のオン時間を変化させるスイッチング電源装置において、
前記制御回路は、前記出力電圧と前記目標値との差を増幅し、前記出力電圧を前記目標値に近づける方向に増減する制御信号を出力する出力電圧監視部と、前記制御信号を受け、所定の変調条件に基づいて変調を行って前記第一及び第二のオン時比率を決定し、これを信号化した駆動パルス時比率信号を出力するパルス幅変調部と、前記駆動パルス時比率信号に対応した前記第一及び第二駆動パルスを生成し、前記第一及び第二の主スイッチング素子に向けて出力する駆動パルス生成部と、前記出力整流平滑回路から負荷に供給される出力電流が所定の上限値を超えたことを検出すると、前記出力電流の増加を抑制するため、前記出力電圧を前記目標値より低下させる方向に増減する保護信号を出力する出力電流監視部とで構成され、
前記パルス幅変調部は、前記第一駆動パルスの特定の１周期における前記第一のオン時比率を決定すると、この期間における第二のオン時比率も同じ値にする動作を行うものであり、
前記パルス幅変調部には、ゼロよりも大きい値である所定の最小時比率が設定され、前記パルス幅変調部は、前記制御信号が前記出力電圧を低下させる方向に変化すると、その変化に応じて前記第一のオン時比率を徐々に小さくし、前記第一のオン時比率が前記最小時比率まで小さくなった後、さらに前記制御信号が前記出力電圧を低下させる方向に変化すると、前記第一のオン時比率を前記最小時比率からゼロに切り替える動作を行い、
さらに前記パルス幅変調部は、前記保護信号を受けると、前記制御信号を無視し、前記保護信号を前記制御信号とみなして同様の変調を行って前記第一駆動パルスの時比率を決定し、前記第一のオン時比率が前記最小時比率まで小さくなった後、さらに前記保護信号が前記出力電圧を低下させる方向に変化すると、前記第一のオン時比率を前記最小時比率からゼロに切り替える動作を行うことを特徴とするスイッチング電源装置。 When the first and second main switching elements connected in series with each other and having an input voltage applied to both ends thereof, a transformer having an input winding and an output winding, and the first or second main switching element are turned on. , By biasing one end of the input winding, an input-side capacitor that generates approximately half of the input voltage in the input winding, and rectifying and smoothing the voltage generated in the output winding An output rectifying / smoothing circuit to be generated, a first drive pulse for turning on and off the first main switching element, and a second drive pulse for turning on and off the second main switching element, and the first and second drive pulses And a control circuit for controlling the on-time of the first and second main switching elements to control the output voltage close to a target value. A power supply circuit,
The first drive pulse has a constant cycle of repeating the high level and the low level, and can turn on the first main switching element during either the high level or the low level. The pulse has the same period as the first drive pulse in which the high level and the low level are repeated, and the second main switching element can be turned on during either the high level or the low level.
The control circuit has a first on-time ratio that is a time ratio at which the first drive pulse becomes a level to turn on the first main switching element, and the second drive pulse is the second main switching. In the switching power supply device that changes the on-time of the first and second main switching elements by changing the second on-time ratio, which is the ratio of the time at which the element is turned on,
The control circuit amplifies a difference between the output voltage and the target value, receives a control signal that outputs a control signal that increases or decreases the output voltage in a direction approaching the target value, and receives the control signal. The first and second on-time ratios are determined by performing modulation based on the modulation conditions, and a pulse width modulation unit that outputs a drive pulse time ratio signal that is converted into a signal, and the drive pulse time ratio signal A drive pulse generator that generates the corresponding first and second drive pulses and outputs them to the first and second main switching elements, and an output current supplied to the load from the output rectifying and smoothing circuit is predetermined. An output current monitoring unit that outputs a protection signal that increases or decreases in a direction to decrease the output voltage below the target value in order to suppress an increase in the output current .
When the pulse width modulation unit determines the first on-time ratio in a specific cycle of the first drive pulse, the second width-on ratio in this period is also set to the same value.
A predetermined minimum duty ratio that is a value greater than zero is set in the pulse width modulation unit, and the pulse width modulation unit responds to the change when the control signal changes in the direction of decreasing the output voltage. gradually reducing the first on-time ratio Te, after the first on-time ratio is reduced to the minimum when the ratio, the more the control signal is changed in a direction to decrease the output voltage, the first The operation of switching the on-time ratio of one from the minimum time ratio to zero is performed,
Further, when the pulse width modulation unit receives the protection signal, the control signal is ignored, the protection signal is regarded as the control signal, the same modulation is performed, and the time ratio of the first drive pulse is determined. After the first on-time ratio is reduced to the minimum time ratio, the first on-time ratio is switched from the minimum time ratio to zero when the protection signal further changes in the direction of decreasing the output voltage. A switching power supply device that performs an operation . 前記制御回路の一部又は全部がデジタルプロセッサ内に設けられ、前記第一駆動パルスの周期、第二駆動パルスの周期、及び前記最小時比率が、前記デジタルプロセッサが有する共通のクロック周期を基準に設定されている請求項１又は２記載のスイッチング電源装置。
A part or all of the control circuit is provided in the digital processor, and the cycle of the first drive pulse, the cycle of the second drive pulse, and the minimum time ratio are based on a common clock cycle of the digital processor. The switching power supply device according to claim 1 or 2, wherein the switching power supply device is set.
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