JP6181983B2

JP6181983B2 - Switching regulator

Info

Publication number: JP6181983B2
Application number: JP2013118587A
Authority: JP
Inventors: 幸憲前川
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 2013-06-05
Filing date: 2013-06-05
Publication date: 2017-08-16
Anticipated expiration: 2033-06-05
Also published as: JP2014236643A

Description

本願に開示の技術は、スイッチングレギュレータに関するものである。 The technology disclosed in the present application relates to a switching regulator.

スイッチングレギュレータは、供給される入力電圧から出力端子に接続される負荷回路に供給する出力電圧を生成する。スイッチングレギュレータには、負荷回路に出力する出力電圧と、出力端子の前段に接続されるセンス抵抗の端子間電圧とに応じてスイッチの駆動を制御するものがある（例えば、特許文献１，２など）。このスイッチングレギュレータは、出力電圧が所望の電位に維持されるようにスイッチを駆動制御する際、スイッチにおける損失を低減するために例えば電流容量の異なる複数のスイッチを備え、流れる電流の大きさに応じてスイッチを切り替える制御を行う。例えば、スイッチングレギュレータは、負荷回路の負荷が増大しセンス抵抗を流れる負荷電流が増大する重負荷の場合には、電流容量の大きなスイッチを駆動してスイッチにおける損失を低減させる。 The switching regulator generates an output voltage to be supplied to a load circuit connected to the output terminal from the supplied input voltage. Some switching regulators control driving of a switch according to an output voltage output to a load circuit and a voltage between terminals of a sense resistor connected to a preceding stage of an output terminal (for example, Patent Documents 1 and 2) ). This switching regulator includes, for example, a plurality of switches having different current capacities in order to reduce the loss in the switch when driving the switch so that the output voltage is maintained at a desired potential, and according to the magnitude of the flowing current. Control to switch. For example, in the case of a heavy load in which the load of the load circuit increases and the load current flowing through the sense resistor increases, the switching regulator drives a switch having a large current capacity to reduce the loss in the switch.

特開平８−１４９８０４号公報JP-A-8-149804 特開２００６−２３８６０３号公報JP 2006-238603 A

上記したスイッチングレギュレータは、軽負荷から重負荷までの負荷の変動に対して増減する負荷電流によってセンス抵抗に生じる端子間電圧が、例えばコンパレータなどの検出回路により検出される。センス抵抗の抵抗値は、負荷が低減するのにともなって減少する負荷電流の変化を捉えて電流容量の異なるスイッチを切り替えるために、可能な限り大きい抵抗値が設定される。しかしながら、センス抵抗の抵抗値を大きくすると、重負荷となり負荷電流が増大するのにともなってセンス抵抗で生じる消費電力も増大することが問題となる。 In the switching regulator described above, a terminal voltage generated in the sense resistor due to a load current that increases or decreases with respect to a load change from a light load to a heavy load is detected by a detection circuit such as a comparator. The resistance value of the sense resistor is set as large as possible in order to switch a switch having a different current capacity by detecting a change in load current that decreases as the load decreases. However, when the resistance value of the sense resistor is increased, the power consumption generated by the sense resistor increases as the load becomes heavy and the load current increases.

本願に開示される技術は、上記の課題に鑑み提案されたものであって、負荷の変動に拘わらずセンス抵抗で生じる消費電力の低減が図れるスイッチングレギュレータを提供することを目的とする。 The technology disclosed in the present application has been proposed in view of the above-described problems, and an object thereof is to provide a switching regulator capable of reducing power consumption generated by a sense resistor regardless of a load variation.

本願に開示される技術に係るスイッチングレギュレータは、出力端子に接続される外部負荷に流れる負荷電流を検出し、入力電圧に基づいて出力電圧が出力される出力端子に接続されるセンス抵抗と、センス抵抗に接続され、負荷電流に応じて変動するセンス抵抗の両端子の端子間電圧をクランプするクランプ回路と、を備える。 A switching regulator according to a technique disclosed in the present application detects a load current flowing in an external load connected to an output terminal and senses a sense resistor connected to an output terminal from which an output voltage is output based on the input voltage, and a sense A clamp circuit that is connected to the resistor and clamps a voltage between both terminals of the sense resistor that varies according to the load current.

本願に開示される技術に係るスイッチングレギュレータによれば、負荷の変動に応じて、センス抵抗の端子間電圧をクランプするので、軽負荷でのセンス抵抗におけるセンス能力を確保しながら、重負荷でのセンス抵抗での消費電力の低減が図れる。 According to the switching regulator according to the technology disclosed in the present application, the voltage between the terminals of the sense resistor is clamped according to the fluctuation of the load. Therefore, while ensuring the sensing ability in the sense resistor at the light load, The power consumption at the sense resistor can be reduced.

実施形態のスイッチングレギュレータの回路図。The circuit diagram of the switching regulator of an embodiment. レギュレータの動作を示すタイミングチャート。The timing chart which shows operation | movement of a regulator. 第１の別例のスイッチングレギュレータの回路図。The circuit diagram of the switching regulator of the 1st example of another. 第１の別例のレギュレータの動作を示すタイミングチャート。The timing chart which shows the operation | movement of the regulator of the 1st another example. 第２の別例のスイッチングレギュレータの回路図。The circuit diagram of the switching regulator of the 2nd example of another. 第２の別例のレギュレータの動作を示すタイミングチャート。The timing chart which shows the operation | movement of the regulator of a 2nd another example.

図１を参照し、本実施形態に係るスイッチングレギュレータ（以下、「レギュレータ」という）１０の構成について説明する。
図１に示すレギュレータ１０は、複数（本実施形態では２つ）のスイッチ１１，１２と、各スイッチ１１，１２を駆動する制御回路１３と、出力端子ＯＵＴに接続されるセンス抵抗Ｒｓと、センス抵抗Ｒｓの両端に接続されるクランプ回路２０とを含む。レギュレータ１０は、降圧型のＤＣ／ＤＣコンバータであり、外部から供給される入力電圧Ｖｉｎから出力端子ＯＵＴに接続される負荷回路（図示略）に供給する出力電圧Ｖｏｕｔを生成する。スイッチ１１，１２の各々は、入力端子に直流の入力電圧Ｖｉｎが接続されている。スイッチ１１，１２は、例えばｐＭＯＳトランジスタである。スイッチ１２は、例えばスイッチ１１に比べて電流容量が大きいｐＭＯＳトランジスタである。スイッチ１１，１２は、ゲート端子に制御回路１３からゲート電圧が入力されスイッチング動作を行う。 A configuration of a switching regulator (hereinafter referred to as “regulator”) 10 according to the present embodiment will be described with reference to FIG.
The regulator 10 shown in FIG. 1 includes a plurality of (two in this embodiment) switches 11 and 12, a control circuit 13 that drives each of the switches 11 and 12, a sense resistor Rs connected to the output terminal OUT, and a sense And a clamp circuit 20 connected to both ends of the resistor Rs. The regulator 10 is a step-down DC / DC converter, and generates an output voltage Vout supplied from an externally supplied input voltage Vin to a load circuit (not shown) connected to the output terminal OUT. Each of the switches 11 and 12 has a DC input voltage Vin connected to its input terminal. The switches 11 and 12 are, for example, pMOS transistors. The switch 12 is a pMOS transistor having a larger current capacity than that of the switch 11, for example. The switches 11 and 12 perform a switching operation when the gate voltage is input from the control circuit 13 to the gate terminals.

スイッチ１１，１２の出力側には、ダイオード１５と、コイル１６と、コンデンサ１７とで構成されるフィルタ回路が接続されている。スイッチ１１，１２の各々の出力端子は、ダイオード１５のカソード端子及びコイル１６の入力側にそれぞれ接続されている。ダイオード１５のアノード端子は、グランドＧＮＤに接続されている。コイル１６の出力側は、センス抵抗Ｒｓの入力側に接続されるとともに、コンデンサ１７を介してグランドＧＮＤに接続されている。 A filter circuit including a diode 15, a coil 16, and a capacitor 17 is connected to the output side of the switches 11 and 12. The output terminals of the switches 11 and 12 are connected to the cathode terminal of the diode 15 and the input side of the coil 16, respectively. The anode terminal of the diode 15 is connected to the ground GND. The output side of the coil 16 is connected to the input side of the sense resistor Rs and is connected to the ground GND via the capacitor 17.

センス抵抗Ｒｓは、レギュレータ１０の出力端子ＯＵＴに接続される負荷回路に供給される負荷電流を検出するためのものであり、出力側が出力端子ＯＵＴに接続されている。制御回路１３は、出力端子ＯＵＴの出力電圧Ｖｏｕｔが入力される。また、制御回路１３は、発振回路１８に接続されており、発振回路１８からレギュレータ１０の回路動作の基準となる基準クロックＣＬＫが入力される。制御回路１３は、出力電圧Ｖｏｕｔに基づいて、例えば、各スイッチ１１，１２をスイッチング制御して駆動する時間（デューティ比）を変更し出力電圧Ｖｏｕｔを一定に維持する制御を行う。 The sense resistor Rs is for detecting a load current supplied to a load circuit connected to the output terminal OUT of the regulator 10, and the output side is connected to the output terminal OUT. The control circuit 13 receives the output voltage Vout of the output terminal OUT. The control circuit 13 is connected to the oscillation circuit 18, and a reference clock CLK that is a reference for circuit operation of the regulator 10 is input from the oscillation circuit 18. Based on the output voltage Vout, for example, the control circuit 13 performs control to maintain the output voltage Vout constant by changing the drive time (duty ratio) of the switches 11 and 12 by switching control.

また、センス抵抗Ｒｓの両端には、コンパレータ１９が接続されている。コンパレータ１９の非反転入力端子には、センス抵抗Ｒｓの入力側が接続されている。また、コンパレータ１９の反転入力端子には、センス抵抗Ｒｓの出力側の電位より基準電圧Ｖｒｅｆ１だけ高い電位の電圧が入力される。コンパレータ１９は、センス抵抗Ｒｓの端子間電圧Ｖｒｓと基準電圧Ｖｒｅｆ１とを比較した結果を出力電圧Ｖ１として制御回路１３に出力する。制御回路１３は、センス抵抗Ｒｓに流れる負荷電流Ｉｏｕｔの増減を出力電圧Ｖ１により検出する。制御回路１３は、出力電圧Ｖ１に基づいて駆動する各スイッチ１１，１２を切り替える。例えば、制御回路１３は、負荷電流Ｉｏｕｔが小さい軽負荷の場合にはスイッチ１１を駆動する。また、制御回路１３は、負荷電流Ｉｏｕｔが大きい重負荷の場合にはスイッチ１１，１２の両方を駆動する。これにより、負荷電流Ｉｏｕｔに応じて電流容量の異なるスイッチ１１，１２を駆動することによって、スイッチ１１，１２における損失が低減できる。この場合、基準電圧Ｖｒｅｆ１の値は、スイッチ１１を駆動する軽負荷の状態からスイッチ１１，１２の両方を駆動する重負荷の状態に移行する際のセンス抵抗Ｒｓの端子間電圧Ｖｒｓの電位が設定される。なお、スイッチ１１，１２は、例えば、同一の電流容量のｐＭＯＳトランジスタでもよい。また、制御回路１３は、軽負荷の場合にスイッチ１１のみを、重負荷の場合にスイッチ１２のみを駆動する設定としてもよい。 A comparator 19 is connected to both ends of the sense resistor Rs. The non-inverting input terminal of the comparator 19 is connected to the input side of the sense resistor Rs. Further, a voltage having a potential higher than the potential on the output side of the sense resistor Rs by the reference voltage Vref1 is input to the inverting input terminal of the comparator 19. The comparator 19 outputs the result of comparing the terminal voltage Vrs of the sense resistor Rs and the reference voltage Vref1 to the control circuit 13 as the output voltage V1. The control circuit 13 detects an increase / decrease in the load current Iout flowing through the sense resistor Rs based on the output voltage V1. The control circuit 13 switches the switches 11 and 12 to be driven based on the output voltage V1. For example, the control circuit 13 drives the switch 11 when the load current Iout is a light load. In addition, the control circuit 13 drives both the switches 11 and 12 when the load current Iout is a heavy load. Thereby, the loss in the switches 11 and 12 can be reduced by driving the switches 11 and 12 having different current capacities according to the load current Iout. In this case, the value of the reference voltage Vref1 is set by the potential of the inter-terminal voltage Vrs of the sense resistor Rs when shifting from the light load state driving the switch 11 to the heavy load state driving both the switches 11 and 12. Is done. The switches 11 and 12 may be pMOS transistors having the same current capacity, for example. Further, the control circuit 13 may be set so that only the switch 11 is driven when the load is light, and only the switch 12 is driven when the load is heavy.

また、センス抵抗Ｒｓの両端には、クランプ回路２０が接続されている。クランプ回路２０は、ｐＭＯＳトランジスタＭ１と、増幅回路２２とを有する。センス抵抗Ｒｓの入力端側は、ｐＭＯＳトランジスタＭ１のソース端子と、増幅回路２２の反転入力端子とのそれぞれに接続されている。ｐＭＯＳトランジスタＭ１のドレイン端子は、センス抵抗Ｒｓの出力側に接続され、ｐＭＯＳトランジスタＭ１がセンス抵抗Ｒｓに並列接続されている。また、増幅回路２２の非反転入力端子には、センス抵抗Ｒｓの出力側の電位より基準電位Ｖｃｌｍｐだけ高い電位の電圧が入力される。ｐＭＯＳトランジスタＭ１のゲート端子には、増幅回路２２の出力電圧Ｖｇとして入力される。 A clamp circuit 20 is connected to both ends of the sense resistor Rs. The clamp circuit 20 includes a pMOS transistor M1 and an amplifier circuit 22. The input end side of the sense resistor Rs is connected to the source terminal of the pMOS transistor M1 and the inverting input terminal of the amplifier circuit 22, respectively. The drain terminal of the pMOS transistor M1 is connected to the output side of the sense resistor Rs, and the pMOS transistor M1 is connected in parallel to the sense resistor Rs. In addition, a voltage having a potential higher than the potential on the output side of the sense resistor Rs by the reference potential Vclmp is input to the non-inverting input terminal of the amplifier circuit 22. The output voltage Vg of the amplifier circuit 22 is input to the gate terminal of the pMOS transistor M1.

増幅回路２２は、センス抵抗Ｒｓの出力側の電位から基準電位Ｖｃｌｍｐだけ高い電位の電圧と、センス抵抗Ｒｓの入力側の電圧との差を増幅する。すなわち、端子間電圧Ｖｒｓと基準電位Ｖｃｌｍｐとの差を増幅して出力電圧ＶｇとしてｐＭＯＳトランジスタＭ１のゲート端子に出力する。従って、センス抵抗Ｒｓの端子間電圧Ｖｒｓの電位が基準電位Ｖｃｌｍｐより高い場合にｐＭＯＳトランジスタＭ１が駆動される。ｐＭＯＳトランジスタＭ１は、増幅回路２２の出力電圧Ｖｇに応じて導通する。これにより、端子間電圧Ｖｒｓは、基準電位Ｖｃｌｍｐより高い電位となる変化が制限される。 The amplifier circuit 22 amplifies a difference between a voltage that is higher than the potential on the output side of the sense resistor Rs by the reference potential Vclmp and a voltage on the input side of the sense resistor Rs. That is, the difference between the inter-terminal voltage Vrs and the reference potential Vclmp is amplified and output as the output voltage Vg to the gate terminal of the pMOS transistor M1. Therefore, the pMOS transistor M1 is driven when the potential of the voltage Vrs between the terminals of the sense resistor Rs is higher than the reference potential Vclmp. The pMOS transistor M1 is turned on according to the output voltage Vg of the amplifier circuit 22. As a result, the inter-terminal voltage Vrs is restricted from changing to a potential higher than the reference potential Vclmp.

次に、上記したレギュレータ１０の動作について図２に示すタイミングチャートを用いて説明する。例えば、コンパレータ１９の出力電圧Ｖ１は、負荷電流Ｉｏｕｔが１０ｍＡの場合に信号レベルが切り替わる設定とする。この場合の基準電圧Ｖｒｅｆ１を５ｍＶとすると、センス抵抗Ｒｓの抵抗値が０．５Ω（＝５ｍＶ／１０ｍＡ）となる。また、基準電位Ｖｃｌｍｐを１０ｍＶとする。 Next, the operation of the regulator 10 will be described with reference to the timing chart shown in FIG. For example, the output voltage V1 of the comparator 19 is set such that the signal level is switched when the load current Iout is 10 mA. If the reference voltage Vref1 in this case is 5 mV, the resistance value of the sense resistor Rs is 0.5Ω (= 5 mV / 10 mA). Further, the reference potential Vclmp is set to 10 mV.

まず、時間Ｔ１において、制御回路１３は、スイッチ１１（図中ではＳＷ１１と表記）を駆動し出力電圧Ｖｏｕｔが一定値に安定している状態から出力端子ＯＵＴに接続される負荷回路の負荷が増大しセンス抵抗Ｒｓに流れる負荷電流Ｉｏｕｔが増大する。次に、時間Ｔ２において、負荷電流Ｉｏｕｔが１０ｍＡ（端子間電圧Ｖｒｓが５ｍＶ）まで増大する。制御回路１３は、コンパレータ１９の出力電圧Ｖ１の信号レベルのハイレベルへの遷移を検出し負荷電流Ｉｏｕｔが１０ｍＡまで増大したことを検出する。制御回路１３は、スイッチ１１に加えてスイッチ１２（図中ではＳＷ１２と表記）を駆動する。 First, at time T1, the control circuit 13 drives the switch 11 (denoted as SW11 in the figure), and the load of the load circuit connected to the output terminal OUT increases from the state where the output voltage Vout is stable at a constant value. The load current Iout flowing through the sense resistor Rs increases. Next, at time T2, the load current Iout increases to 10 mA (terminal voltage Vrs is 5 mV). The control circuit 13 detects the transition of the signal level of the output voltage V1 of the comparator 19 to the high level and detects that the load current Iout has increased to 10 mA. The control circuit 13 drives a switch 12 (denoted as SW12 in the drawing) in addition to the switch 11.

また、増幅回路２２の出力電圧Ｖｇは、端子間電圧Ｖｒｓの増加にともなって低減する。しかしながら、この時点では、未だｐＭＯＳトランジスタＭ１は非導通の状態に維持される。時間Ｔ３において、負荷電流Ｉｏｕｔが２０ｍＡを越えると、端子間電圧Ｖｒｓは、基準電位Ｖｃｌｍｐ（＝１０ｍＶ）を越える。これにより、増幅回路２２の出力電圧Ｖｇがさらに低下してｐＭＯＳトランジスタＭ１のオン抵抗を低減して導通状態とし、負荷電流Ｉｏｕｔの一部が分流する。これにより、センス抵抗Ｒｓに流れる電流分が減少して端子間電圧Ｖｒｓが減少、その結果、出力電圧Ｖｇが増大してｐＭＯＳトランジスタＭ１のオン抵抗が増大して流れる電流が絞られる。これで、再びセンス抵抗Ｒｓに流れる電流分が増大して端子間電圧Ｖｒｓが増大、出力電圧Ｖｇが低下してｐＭＯＳトランジスタＭ１が導通状態となり、負荷電流Ｉｏｕｔの一部が分流する。以後、このようなフィードバック制御が行われ、端子間電圧Ｖｒｓはクランプされる。端子間電圧Ｖｒｓが１０ｍＶにクランプされてセンス抵抗Ｒｓに流れる電流分が制限される一方で、負荷電流Ｉｏｕｔの残余の電流分はｐＭＯＳトランジスタを介して流れる。負荷の増大にともなって増大する電流分はｐＭＯＳトランジスタを介して流れる。重負荷の場合にも、センス抵抗Ｒｓの端子間電圧Ｖｒｓがクランプされながら負荷電流Ｉｏｕｔを流すことができる。例えば、負荷回路としてメモリをレギュレータ１０に接続する場合には、メモリに対するアクセスが発生する時間、この場合時間Ｔ２から時間Ｔ４まで負荷電流Ｉｏｕｔが増大する。この間も、センス抵抗Ｒｓの端子間電圧Ｖｒｓが１０ｍＶにクランプされる。 Further, the output voltage Vg of the amplifier circuit 22 decreases as the inter-terminal voltage Vrs increases. However, at this time, the pMOS transistor M1 is still maintained in a non-conductive state. When the load current Iout exceeds 20 mA at time T3, the terminal voltage Vrs exceeds the reference potential Vclmp (= 10 mV). As a result, the output voltage Vg of the amplifier circuit 22 further decreases to reduce the on-resistance of the pMOS transistor M1 and to turn on, and a part of the load current Iout is shunted. As a result, the current flowing through the sense resistor Rs is reduced and the inter-terminal voltage Vrs is reduced. As a result, the output voltage Vg is increased, the on-resistance of the pMOS transistor M1 is increased, and the flowing current is reduced. As a result, the current flowing through the sense resistor Rs again increases, the terminal voltage Vrs increases, the output voltage Vg decreases, the pMOS transistor M1 becomes conductive, and a part of the load current Iout is shunted. Thereafter, such feedback control is performed, and the inter-terminal voltage Vrs is clamped. While the terminal voltage Vrs is clamped to 10 mV, the current flowing through the sense resistor Rs is limited, while the remaining current of the load current Iout flows through the pMOS transistor. The amount of current that increases as the load increases flows through the pMOS transistor. Even in the case of a heavy load, the load current Iout can flow while the inter-terminal voltage Vrs of the sense resistor Rs is clamped. For example, when a memory is connected to the regulator 10 as a load circuit, the load current Iout increases from the time when access to the memory occurs, in this case from time T2 to time T4. During this time, the voltage Vrs between the terminals of the sense resistor Rs is clamped to 10 mV.

時間Ｔ４において、負荷電流Ｉｏｕｔは、１０Ａで最大値となり、その後減少する。ここで、例えばクランプ回路２０が設けられていないレギュレータでは、負荷電流Ｉｏｕｔの増大にともなって端子間電圧Ｖｒｓが５Ｖ（＝１０Ａ×０．５Ω）まで増大することとなる。従って、クランプ回路２０が設けられていないレギュレータでは、時間Ｔ４におけるセンス抵抗Ｒｓで生じる消費電力Ｐｒｓが５０Ｗ（＝１０Ａ×５Ｖ）となる。その一方で、重負荷における消費電力Ｐｒｓの増加を抑えるためにセンス抵抗Ｒｓの抵抗値を小さくすると相対的に端子間電圧Ｖｒｓが小さくなり、軽負荷の場合に生じる負荷電流Ｉｏｕｔの微細な変化をコンパレータ１９により検出することが困難となる。結果として、負荷の変動に対して電流容量の異なるスイッチ１１，１２を精度良く切り替えることが困難となり、スイッチ１１，１２における損失の低減が図れず変換効率の低下を招くこととなる。 At time T4, the load current Iout reaches its maximum value at 10A and then decreases. Here, for example, in a regulator not provided with the clamp circuit 20, the inter-terminal voltage Vrs increases to 5 V (= 10 A × 0.5Ω) as the load current Iout increases. Therefore, in a regulator not provided with the clamp circuit 20, the power consumption Prs generated in the sense resistor Rs at time T4 is 50 W (= 10 A × 5 V). On the other hand, when the resistance value of the sense resistor Rs is reduced in order to suppress the increase in the power consumption Prs in the heavy load, the inter-terminal voltage Vrs becomes relatively small, and a minute change in the load current Iout that occurs in the case of a light load is observed. It becomes difficult to detect by the comparator 19. As a result, it becomes difficult to switch the switches 11 and 12 having different current capacities with high accuracy due to load fluctuations, and loss in the switches 11 and 12 cannot be reduced, leading to a decrease in conversion efficiency.

また、他の方法として、重負荷において負荷電流Ｉｏｕｔが増大した場合にセンス抵抗Ｒｓを短絡させる方法が考えられるが、このような構成では、一度短絡させると重負荷から軽負荷に負荷回路の状態が遷移し負荷電流Ｉｏｕｔが減少する変化を検出することが困難となる。結果として、重負荷から軽負荷の状態に戻るのに合わせてスイッチ１１のみを駆動する状態に自動的に復帰させることが困難となる。 As another method, a method of short-circuiting the sense resistor Rs when the load current Iout increases in a heavy load is conceivable. However, in such a configuration, once the short-circuit is performed, the state of the load circuit is changed from a heavy load to a light load. Makes it difficult to detect a change in which the load current Iout decreases. As a result, it is difficult to automatically return to a state in which only the switch 11 is driven as the heavy load returns to the light load state.

これに対し、本実施形態のレギュレータ１０では、クランプ回路２０を備えることによって、図２に示すように、重負荷の場合には端子間電圧Ｖｒｓが１０ｍＶにクランプされる。従って、本実施形態のレギュレータ１０では、時間Ｔ４におけるセンス抵抗Ｒｓで生じる消費電力Ｐｒｓが０．１Ｗ（＝１０Ａ×１０ｍＶ）に抑制される。これにより、重負荷におけるセンス抵抗Ｒｓの消費電力Ｐｒｓの増大が抑制されるとともに、負荷の変動に対してスイッチ１１，１２を適切に切り替えることができ変換効率の向上が図れる。 On the other hand, in the regulator 10 of this embodiment, by providing the clamp circuit 20, as shown in FIG. 2, the inter-terminal voltage Vrs is clamped to 10 mV in the case of a heavy load. Therefore, in the regulator 10 of the present embodiment, the power consumption Prs generated at the sense resistor Rs at time T4 is suppressed to 0.1 W (= 10 A × 10 mV). As a result, an increase in the power consumption Prs of the sense resistor Rs in a heavy load is suppressed, and the switches 11 and 12 can be appropriately switched with respect to load fluctuations, thereby improving the conversion efficiency.

また、時間Ｔ５において、負荷電流Ｉｏｕｔが２０ｍＡまで減少し、１０ｍＶにクランプされていた端子間電圧Ｖｒｓが減少を開始する。時間Ｔ６において、負荷電流Ｉｏｕｔが１０ｍＡ（端子間電圧Ｖｒｓが５ｍＶ）まで減少する。制御回路１３は、コンパレータ１９の出力電圧Ｖ１の信号レベルのローレベル遷移を検出し、負荷電流Ｉｏｕｔが１０ｍＡまで減少したことを検出する。制御回路１３は、スイッチ１２の駆動を停止させる。これにより、重負荷から軽負荷へ状態の遷移に合わせて電流容量の小さいスイッチ１１のみを駆動する状態に自動的に復帰させることができる。つまり、負荷の変動に対してスイッチ１１，１２を切り替えて変換効率が向上できる。 At time T5, the load current Iout decreases to 20 mA, and the terminal voltage Vrs that has been clamped to 10 mV starts to decrease. At time T6, the load current Iout decreases to 10 mA (terminal voltage Vrs is 5 mV). The control circuit 13 detects a low level transition of the signal level of the output voltage V1 of the comparator 19 and detects that the load current Iout has decreased to 10 mA. The control circuit 13 stops driving the switch 12. Accordingly, it is possible to automatically return to a state in which only the switch 11 having a small current capacity is driven in accordance with the state transition from the heavy load to the light load. That is, the conversion efficiency can be improved by switching the switches 11 and 12 with respect to the load fluctuation.

以上、記述したように、本実施形態によれば、以下の効果を奏する。
レギュレータ１０は、入力電圧Ｖｉｎに接続される２つのスイッチ１１，１２を有する。レギュレータ１０は、出力端子ＯＵＴに接続される負荷回路の負荷電流Ｉｏｕｔを検出するセンス抵抗Ｒｓを有し、制御回路１３がセンス抵抗Ｒｓの端子間電圧Ｖｒｓに応じて駆動するスイッチ１１，１２を変更する。センス抵抗Ｒｓは、クランプ回路２０が接続され、端子間電圧Ｖｒｓがクランプ回路２０により基準電位Ｖｃｌｍｐにクランプされる。これにより、重負荷の場合に増大する負荷電流Ｉｏｕｔによってセンス抵抗Ｒｓで生じる消費電力Ｐｒｓが抑制されるとともに、負荷の変動に対して負荷電流Ｉｏｕｔの変化を検出してスイッチ１１，１２を適切に切り替えることができ変換効率の向上が図れる。つまり、軽負荷でのセンス抵抗Ｒｓにおけるセンス能力を確保しながら、重負荷でのセンス抵抗Ｒｓでの消費電力Ｐｒｓの低減が図れる。 As described above, according to the present embodiment, the following effects can be obtained.
The regulator 10 has two switches 11 and 12 connected to the input voltage Vin. The regulator 10 includes a sense resistor Rs that detects a load current Iout of a load circuit connected to the output terminal OUT, and the control circuit 13 changes the switches 11 and 12 that are driven according to the voltage Vrs between the terminals of the sense resistor Rs. To do. The sense resistor Rs is connected to the clamp circuit 20, and the inter-terminal voltage Vrs is clamped to the reference potential Vclmp by the clamp circuit 20. As a result, the power consumption Prs generated in the sense resistor Rs is suppressed by the load current Iout that increases in the case of a heavy load, and a change in the load current Iout is detected in response to a load change, and the switches 11 and 12 are appropriately The conversion efficiency can be improved. That is, the power consumption Prs at the sense resistor Rs at the heavy load can be reduced while ensuring the sensing capability at the sense resistor Rs at the light load.

なお、本願に開示される技術は上記実施形態に限定されるものではなく、趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、上記実施形態では、制御回路１３がセンス抵抗Ｒｓの端子間電圧Ｖｒｓに基づいて駆動するスイッチ１１，１２を変更する構成としたが、これに限定されない。例えば、図３に示すように、制御回路１３がクランプ回路２０の出力電圧Ｖｇに基づいて駆動するスイッチ１１，１２を変更する構成としてもよい。なお、図３に示すレギュレータ１０Ａでは、上記実施形態のレギュレータ１０と同一の構成については、同一符号を付し説明を適宜省略する。 Needless to say, the technology disclosed in the present application is not limited to the above-described embodiment, and various improvements and modifications can be made without departing from the spirit of the present invention.
For example, in the above embodiment, the control circuit 13 is configured to change the switches 11 and 12 that are driven based on the voltage Vrs between the terminals of the sense resistor Rs. However, the present invention is not limited to this. For example, as shown in FIG. 3, the control circuit 13 may be configured to change the switches 11 and 12 that are driven based on the output voltage Vg of the clamp circuit 20. In addition, in the regulator 10A shown in FIG. 3, about the same structure as the regulator 10 of the said embodiment, the same code | symbol is attached | subjected and description is abbreviate | omitted suitably.

図３に示すように、レギュレータ１０Ａは、コンパレータ１９Ａを有する。コンパレータ１９Ａの反転入力端子には、クランプ回路２０の増幅回路２２の出力電圧Ｖｇが入力される。また、コンパレータ１９Ａの非反転入力端子には、基準電圧Ｖｒｅｆ２が入力される。増幅回路２２は、電源電圧として出力電圧Ｖｏｕｔが入力され、端子間電圧Ｖｒｓが基準電位Ｖｃｌｍｐに比べて低い、即ちクランプ回路２０が駆動しない間は出力電圧Ｖｇが出力電圧Ｖｏｕｔと同等の高い電圧レベルとなる。この場合、コンパレータ１９Ａに入力される基準電圧Ｖｒｅｆ２は、クランプ回路２０（ｐＭＯＳトランジスタＭ１）の駆動が検出可能な電位が設定される。例えば、ｐＭＯＳトランジスタＭ１のゲート・ソース間の閾値電圧Ｖｔｈを用いて、基準電圧Ｖｒｅｆ２＝出力電圧Ｖｏｕｔ−閾値電圧Ｖｔｈの関係式により設定される。この場合、センス抵抗Ｒｓの端子間電圧Ｖｒｓは小さな電圧であることを前提とすれば、センス抵抗Ｒｓの入力側の端子（ｐＭＯＳトランジスタのソース端子）の電圧は略出力電圧Ｖｏｕｔであるとすることができる。ｐＭＯＳトランジスタＭ１は、ソース電圧から閾値電圧Ｖｔｈ低下した電圧がゲート端子に印加されると導通し始めるので、上記の関係式により設定される電圧を基準電圧Ｖｒｅｆ２とすれば、出力電圧Ｖｇがこの電圧を下回る場合にｐＭＯＳトランジスタＭ１は導通することとなる。コンパレータ１９Ａは、出力電圧Ｖｇと基準電圧Ｖｒｅｆ２とを比較した結果を出力電圧Ｖ２として制御回路１３に出力する。 As shown in FIG. 3, the regulator 10A includes a comparator 19A. The output voltage Vg of the amplifier circuit 22 of the clamp circuit 20 is input to the inverting input terminal of the comparator 19A. The reference voltage Vref2 is input to the non-inverting input terminal of the comparator 19A. The amplifier circuit 22 receives the output voltage Vout as a power supply voltage, and the inter-terminal voltage Vrs is lower than the reference potential Vclmp. That is, while the clamp circuit 20 is not driven, the output voltage Vg is a high voltage level equivalent to the output voltage Vout. It becomes. In this case, the reference voltage Vref2 input to the comparator 19A is set to a potential at which driving of the clamp circuit 20 (pMOS transistor M1) can be detected. For example, the threshold voltage Vth between the gate and the source of the pMOS transistor M1 is used and is set by the relational expression of reference voltage Vref2 = output voltage Vout−threshold voltage Vth. In this case, assuming that the voltage Vrs between the terminals of the sense resistor Rs is a small voltage, it is assumed that the voltage at the input side terminal of the sense resistor Rs (source terminal of the pMOS transistor) is substantially the output voltage Vout. Can do. Since the pMOS transistor M1 begins to conduct when a voltage lower than the source voltage by the threshold voltage Vth is applied to the gate terminal, the output voltage Vg is equal to this voltage if the voltage set by the above relational expression is the reference voltage Vref2. The pMOS transistor M1 becomes conductive when the value is lower than. The comparator 19A outputs the result of comparing the output voltage Vg and the reference voltage Vref2 to the control circuit 13 as the output voltage V2.

次に、レギュレータ１０Ａの動作について図４に示すタイミングチャートを用いて説明する。例えば、コンパレータ１９Ａの出力電圧Ｖ２は、負荷電流Ｉｏｕｔが１０ｍＡの場合に信号レベルが切り替わる設定とする。また、センス抵抗Ｒｓの抵抗値を０．５Ω、基準電位Ｖｃｌｍｐを５ｍＶとする。 Next, the operation of the regulator 10A will be described using the timing chart shown in FIG. For example, the output voltage V2 of the comparator 19A is set such that the signal level is switched when the load current Iout is 10 mA. Further, the resistance value of the sense resistor Rs is 0.5Ω, and the reference potential Vclmp is 5 mV.

まず、時間Ｔ２１において、制御回路１３は、スイッチ１１を駆動している状態から負荷電流Ｉｏｕｔが増大する。時間Ｔ２２において、出力電圧Ｖｇは、端子間電圧Ｖｒｓの増加にともなって出力電圧Ｖｏｕｔに比べて電位が低下する。時間Ｔ２３において負荷電流Ｉｏｕｔが１０ｍＡ（端子間電圧Ｖｒｓが５ｍＶ）まで増大すると、増幅回路２２の出力電圧Ｖｇがさらに低下して、ｐＭＯＳトランジスタＭ１を導通して端子間電圧Ｖｒｓをクランプ状態とする。ｐＭＯＳトランジスタＭ１が導通するので、出力電圧Ｖｇは基準電圧Ｖｒｅｆ２＝出力電圧Ｖｏｕｔ−閾値電圧Ｖｔｈを下回る。制御回路１３は、コンパレータ１９Ａの出力電圧Ｖ２の信号レベルのハイレベル遷移を検出する。これにより、スイッチ１１に加えてスイッチ１２が駆動される。端子間電圧Ｖｒｓが５ｍＶにクランプされる一方で、負荷電流Ｉｏｕｔは負荷の増大にともなって増大が継続される。負荷電流Ｉｏｕｔは、時間Ｔ２４において電流値が１０Ａで最大値となる。従って、このような構成においても、センス抵抗Ｒｓにおける消費電力Ｐｒｓの増大が抑制されるとともに、負荷の変動に対してスイッチ１１，１２を適切に切り替えることができ変換効率の向上が図れる。 First, at time T21, the control circuit 13 increases the load current Iout from the state in which the switch 11 is driven. At time T22, the potential of the output voltage Vg is lower than that of the output voltage Vout as the inter-terminal voltage Vrs increases. When the load current lout increases to 10 mA (inter-terminal voltage Vrs is 5 mV) at time T23, the output voltage Vg of the amplifier circuit 22 further decreases, and the pMOS transistor M1 is turned on to bring the inter-terminal voltage Vrs into a clamped state. Since the pMOS transistor M1 becomes conductive, the output voltage Vg is lower than the reference voltage Vref2 = output voltage Vout−threshold voltage Vth. The control circuit 13 detects a high level transition of the signal level of the output voltage V2 of the comparator 19A. As a result, the switch 12 is driven in addition to the switch 11. While the terminal voltage Vrs is clamped at 5 mV, the load current Iout continues to increase as the load increases. The load current Iout has a maximum value at a current value of 10 A at time T24. Accordingly, even in such a configuration, an increase in the power consumption Prs in the sense resistor Rs is suppressed, and the switches 11 and 12 can be appropriately switched with respect to a load change, thereby improving the conversion efficiency.

また、時間Ｔ２５において、負荷電流Ｉｏｕｔが１０ｍＡ（端子間電圧Ｖｒｓが５ｍＶ）まで減少し、制御回路１３は、出力電圧Ｖ２に基づいて出力電圧Ｖｇが基準電圧Ｖｒｅｆ２まで上昇したことを検出してスイッチ１２を停止させる。これにより、重負荷から軽負荷へ状態の遷移に合わせて電流容量の小さいスイッチ１１のみを駆動することができる。 At time T25, the load current Iout decreases to 10 mA (inter-terminal voltage Vrs is 5 mV), and the control circuit 13 detects that the output voltage Vg has increased to the reference voltage Vref2 based on the output voltage V2, and switches 12 is stopped. Thereby, only the switch 11 having a small current capacity can be driven in accordance with the state transition from the heavy load to the light load.

また、上記実施形態では、レギュレータ１０が、２つのスイッチ１１，１２を有する構成としたが、これに限定されず、３個以上の複数のスイッチを有する構成に変更してもよい。例えば、図５に示すように、レギュレータ１０Ｂは、３つのスイッチ１１，１２，１２Ａと、スイッチ１２，１２Ａの各々を駆動するタイミングを検出する２つのコンパレータ１９Ｂ，１９Ｃとを有する。スイッチ１２Ａは、スイッチ１１，１２に対して並列に接続され、制御回路１３から出力されるゲート電圧によりスイッチング動作が制御される。スイッチ１２Ａは、例えば、スイッチ１１，１２に比べて電流容量が大きいｐＭＯＳトランジスタである。 Moreover, in the said embodiment, although the regulator 10 was set as the structure which has the two switches 11 and 12, it is not limited to this, You may change to the structure which has a 3 or more several switch. For example, as shown in FIG. 5, the regulator 10B includes three switches 11, 12, 12A, and two comparators 19B, 19C that detect timings for driving the switches 12, 12A. The switch 12A is connected in parallel to the switches 11 and 12, and the switching operation is controlled by the gate voltage output from the control circuit 13. The switch 12A is a pMOS transistor having a larger current capacity than the switches 11 and 12, for example.

コンパレータ１９Ｂは、反転入力端子にクランプ回路２０の出力電圧Ｖｇが入力され、非反転入力端子に基準電圧Ｖｒｅｆ３が入力される。クランプ回路２０の増幅回路２２は、電源電圧として出力電圧Ｖｏｕｔが入力される。この場合、コンパレータ１９Ｂに入力される基準電圧Ｖｒｅｆ３は、クランプ回路２０（ｐＭＯＳトランジスタＭ１）の駆動が検出可能な電位が設定される。例えば、ｐＭＯＳトランジスタＭ１のゲート・ソース間の閾値電圧Ｖｔｈを用いて、基準電圧Ｖｒｅｆ３＝出力電圧Ｖｏｕｔ−閾値電圧Ｖｔｈの関係式により設定される。コンパレータ１９Ｂは、出力電圧Ｖｇと基準電圧Ｖｒｅｆ３とを比較した結果を出力電圧Ｖ３として制御回路１３に出力する。制御回路１３は、例えば、出力電圧Ｖ３に基づいてスイッチ１２を駆動する。 In the comparator 19B, the output voltage Vg of the clamp circuit 20 is input to the inverting input terminal, and the reference voltage Vref3 is input to the non-inverting input terminal. The amplifier circuit 22 of the clamp circuit 20 receives the output voltage Vout as a power supply voltage. In this case, the reference voltage Vref3 input to the comparator 19B is set to a potential at which driving of the clamp circuit 20 (pMOS transistor M1) can be detected. For example, the threshold voltage Vth between the gate and the source of the pMOS transistor M1 is used to set the relational expression Vref3 = output voltage Vout−threshold voltage Vth. The comparator 19B outputs the result of comparing the output voltage Vg and the reference voltage Vref3 to the control circuit 13 as the output voltage V3. For example, the control circuit 13 drives the switch 12 based on the output voltage V3.

また、コンパレータ１９Ｃは、反転入力端子に出力電圧Ｖｇが入力され、非反転入力端子に基準電圧Ｖｒｅｆ４が入力される。コンパレータ１９Ｃは、スイッチ１１，１２の駆動後にさらに増加する負荷電流Ｉｏｕｔに対し、低下する出力電圧Ｖｇを所定値で検出して３つ目のスイッチ１２Ａを駆動するタイミングを出力電圧Ｖ４として出力する。従って、基準電圧Ｖｒｅｆ４は、基準電圧Ｖｒｅｆ３に比べて低いレベルの電位が設定される。出力電圧Ｖｏｕｔ、基準電圧Ｖｒｅｆ３及び基準電圧Ｖｒｅｆ４の電圧レベルの関係は、Ｖｏｕｔ＞Ｖｒｅｆ３＞Ｖｒｅｆ４となる。例えば、基準電圧Ｖｒｅｆ４は、ｐＭＯＳトランジスタＭ１のドレイン電流が１００ｍＡの場合のゲート・ソース電圧Ｖｇｓを用いて、基準電圧Ｖｒｅｆ４＝出力電圧Ｖｏｕｔ−ゲート・ソース電圧Ｖｇｓの関係式により設定される。ＭＯＳトランジスタでは、一般的に、ドレイン電流が大きいほどゲート・ソース電圧Ｖｇｓを大きくすることが必要であり、基準電圧Ｖｒｅｆ４は基準電圧Ｖｒｅｆ３の場合より大きな負荷電流Ｉｏｕｔに対する基準電圧である。コンパレータ１９Ｃは、出力電圧Ｖｇと基準電圧Ｖｒｅｆ４とを比較した結果を出力電圧Ｖ４として制御回路１３に出力する。制御回路１３は出力電圧Ｖ４に基づいてスイッチ１２Ａを駆動する。 In the comparator 19C, the output voltage Vg is input to the inverting input terminal, and the reference voltage Vref4 is input to the non-inverting input terminal. The comparator 19C detects the output voltage Vg that decreases with a predetermined value with respect to the load current Iout that further increases after driving the switches 11 and 12, and outputs the timing for driving the third switch 12A as the output voltage V4. Therefore, the reference voltage Vref4 is set to a lower level potential than the reference voltage Vref3. The relationship among the voltage levels of the output voltage Vout, the reference voltage Vref3, and the reference voltage Vref4 is Vout> Vref3> Vref4. For example, the reference voltage Vref4 is set by a relational expression of reference voltage Vref4 = output voltage Vout−gate / source voltage Vgs, using the gate-source voltage Vgs when the drain current of the pMOS transistor M1 is 100 mA. In general, in a MOS transistor, it is necessary to increase the gate-source voltage Vgs as the drain current increases, and the reference voltage Vref4 is a reference voltage for the load current Iout larger than that in the case of the reference voltage Vref3. The comparator 19C outputs the result of comparing the output voltage Vg and the reference voltage Vref4 to the control circuit 13 as the output voltage V4. The control circuit 13 drives the switch 12A based on the output voltage V4.

次に、レギュレータ１０Ｂの動作について図６に示すタイミングチャートを用いて説明する。例えば、コンパレータ１９Ｂの出力電圧Ｖ３は、負荷電流Ｉｏｕｔが１０ｍＡの場合に信号レベルが切り替わる設定とする。また、コンパレータ１９Ｃの出力電圧Ｖ４は、負荷電流Ｉｏｕｔが１００ｍＡの場合に信号レベルが切り替わる設定とする。また、センス抵抗Ｒｓの抵抗値を０．５Ω、基準電位Ｖｃｌｍｐを５ｍＶとする。 Next, the operation of the regulator 10B will be described using the timing chart shown in FIG. For example, the output voltage V3 of the comparator 19B is set such that the signal level is switched when the load current Iout is 10 mA. The output voltage V4 of the comparator 19C is set so that the signal level is switched when the load current Iout is 100 mA. Further, the resistance value of the sense resistor Rs is 0.5Ω, and the reference potential Vclmp is 5 mV.

まず、時間Ｔ３１において、制御回路１３は、スイッチ１１を駆動している状態から負荷電流Ｉｏｕｔが増大する。時間Ｔ３２において、出力電圧Ｖｇは、端子間電圧Ｖｒｓの増加にともなって出力電圧Ｖｏｕｔに比べて電位が低下する。時間Ｔ３３において負荷電流Ｉｏｕｔが１０ｍＡ（端子間電圧Ｖｒｓが５ｍＶ）まで増大すると、増幅回路２２の出力電圧Ｖｇがさらに低下して、ｐＭＯＳトランジスタＭ１を導通して端子間電圧Ｖｒｓをクランプ状態とする。ｐＭＯＳトランジスタＭ１が導通するので、出力電圧Ｖｇは基準電圧Ｖｒｅｆ３＝出力電圧Ｖｏｕｔ−閾値電圧Ｖｔｈを下回る。制御回路１３は、コンパレータ１９Ｂの出力電圧Ｖ３に基づいてスイッチ１１に加えてスイッチ１２を駆動する。端子間電圧Ｖｒｓが５ｍＶにクランプされる一方で、負荷電流Ｉｏｕｔは増大が継続される。 First, at time T31, the control circuit 13 increases the load current Iout from the state in which the switch 11 is driven. At time T32, the output voltage Vg decreases in potential as compared to the output voltage Vout as the inter-terminal voltage Vrs increases. When the load current lout increases to 10 mA (inter-terminal voltage Vrs is 5 mV) at time T33, the output voltage Vg of the amplifier circuit 22 further decreases, and the pMOS transistor M1 is turned on to bring the inter-terminal voltage Vrs into a clamped state. Since the pMOS transistor M1 becomes conductive, the output voltage Vg is lower than the reference voltage Vref3 = output voltage Vout−threshold voltage Vth. The control circuit 13 drives the switch 12 in addition to the switch 11 based on the output voltage V3 of the comparator 19B. While the terminal voltage Vrs is clamped to 5 mV, the load current Iout continues to increase.

時間Ｔ３４において、負荷電流Ｉｏｕｔは１００ｍＡまで増大する。端子間電圧Ｖｒｓは５ｍＶにクランプされたままとなる。制御回路１３は、コンパレータ１９Ｃの出力電圧Ｖ４の信号レベルのハイレベル遷移を検出する。これにより、スイッチ１１，１２に加えてスイッチ１２Ａが駆動される。そして、負荷電流Ｉｏｕｔは、時間Ｔ３５において電流値が１０Ａで最大値となる。従って、このような構成では、センス抵抗Ｒｓにおける消費電力Ｐｒｓの増大が抑制されるとともに、負荷の変動に対してスイッチ１１，１２に加えてさらに電流容量が大きいスイッチ１２Ａを適切なタイミングで駆動することで変換効率がより向上できる。また、スイッチ１２，１２Ａは、負荷電流Ｉｏｕｔの減少に応じて適宜駆動が停止される。従って、重負荷から軽負荷へ状態の遷移に合わせて電流容量の小さいスイッチ１１，１２を駆動することができる。 At time T34, the load current Iout increases to 100 mA. The terminal voltage Vrs remains clamped at 5 mV. The control circuit 13 detects a high level transition of the signal level of the output voltage V4 of the comparator 19C. Thereby, in addition to the switches 11 and 12, the switch 12A is driven. The load current Iout becomes a maximum value at a current value of 10 A at time T35. Therefore, in such a configuration, an increase in the power consumption Prs in the sense resistor Rs is suppressed, and the switch 12A having a larger current capacity is driven at an appropriate timing in addition to the switches 11 and 12 with respect to a load variation. Thus, the conversion efficiency can be further improved. Further, the switches 12 and 12A are appropriately stopped in accordance with the decrease of the load current Iout. Therefore, the switches 11 and 12 having a small current capacity can be driven in accordance with the state transition from the heavy load to the light load.

なお、上記したスイッチングレギュレータ１０，１０Ａ，１０Ｂは、スイッチングレギュレータの一例として、スイッチ１１，１２，１２Ａは、スイッチの一例として、制御回路１３は、制御回路の一例として、コンパレータ１９，１９Ａ〜１９Ｃは、コンパレータの一例として、クランプ回路２０は、クランプ回路の一例として、増幅回路２２は、増幅器の一例として、出力端子ＯＵＴは、出力端子の一例として、出力電圧Ｖｏｕｔは、出力電圧の一例として、負荷電流Ｉｏｕｔは、負荷電流の一例として、ｐＭＯＳトランジスタＭ１は、ｐＭＯＳトランジスタの一例として、端子間電圧Ｖｒｓは、端子間電圧の一例として、センス抵抗Ｒｓは、センス抵抗の一例として、基準電圧Ｖｒｅｆ１は、第１基準電圧の一例として、出力電圧Ｖ１〜Ｖ４は、出力信号の一例として、出力電圧Ｖｇは、出力電圧の一例として、基準電圧Ｖｒｅｆ２〜Ｖｒｅｆ４は、第２基準電圧の一例として挙げられる。 The switching regulators 10, 10A, and 10B are examples of switching regulators, the switches 11, 12, and 12A are examples of switches, the control circuit 13 is an example of control circuits, and the comparators 19, 19A to 19C are As an example of the comparator, the clamp circuit 20 is an example of the clamp circuit, the amplifier circuit 22 is an example of the amplifier, the output terminal OUT is an example of the output terminal, and the output voltage Vout is an example of the output voltage. The current Iout is an example of a load current, the pMOS transistor M1 is an example of a pMOS transistor, the inter-terminal voltage Vrs is an example of an inter-terminal voltage, the sense resistor Rs is an example of a sense resistor, and the reference voltage Vref1 is As an example of the first reference voltage, the output voltage V1 V4 as an example of the output signal, the output voltage Vg, as an example of the output voltage, the reference voltage Vref2~Vref4 are given as one example of a second reference voltage.

１０，１０Ａ，１０Ｂスイッチングレギュレータ
１１，１２，１２Ａスイッチ
１３制御回路
１９，１９Ａ〜１９Ｃコンパレータ
２０クランプ回路
ＯＵＴ出力端子
Ｖｏｕｔ出力電圧
Ｉｏｕｔ負荷電流
Ｍ１ｐＭＯＳトランジスタ
Ｒｓセンス抵抗
Ｖｒｓ端子間電圧
Ｖｒｅｆ１〜Ｖｒｅｆ４基準電圧
Ｖ１〜Ｖ４出力電圧
Ｖｇ出力電圧 10, 10A, 10B Switching regulator 11, 12, 12A Switch 13 Control circuit 19, 19A-19C Comparator 20 Clamp circuit OUT Output terminal Vout Output voltage Iout Load current M1 pMOS transistor Rs Sense resistor Vrs Terminal voltage Vref1-Vref4 Reference voltage V1 ~ V4 Output voltage Vg Output voltage

Claims

A sense resistor connected to the output terminal for detecting a load current flowing in an external load connected to the output terminal and outputting an output voltage based on the input voltage;
A clamp circuit connected to the sense resistor and clamping a voltage between both terminals of the sense resistor that varies according to the load current;
Characterized by comprising,
The clamp circuit is
An amplifier for inverting and amplifying the voltage difference between the terminals;
A switching regulator comprising a PMOS transistor connected in parallel to the sense resistor and controlled in conduction according to the output voltage of the amplifier .

A plurality of switches that are supplied with the input voltage and controlled to output the output voltage;
A comparator for comparing the voltage between the terminals and the first reference voltage;
The switching regulator of claim 1, wherein, based on the comparator output signal, characterized by switching control of at least one switch of the plurality of switches.

A plurality of switches that are supplied with the input voltage and controlled to output the output voltage;
A comparator for comparing the output voltage of the amplifier and a second reference voltage;
The switching regulator of claim 1, wherein, based on the comparator output signal, characterized by switching control of at least one switch of the plurality of switches.