JP6144348B2 - チップソケットプロトコル上のネットワーク - Google Patents
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- 239000003999 initiator Substances 0.000 claims description 131
- 230000004044 response Effects 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 39
- 238000011144 upstream manufacturing Methods 0.000 claims description 32
- 238000013507 mapping Methods 0.000 claims description 19
- 230000011218 segmentation Effects 0.000 claims 2
- 238000013461 design Methods 0.000 description 14
- 230000015654 memory Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/403—Bus networks with centralised control, e.g. polling
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/1735—Network adapters, e.g. SCI, Myrinet
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7825—Globally asynchronous, locally synchronous, e.g. network on chip
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
[0018] アドレスデコーディング、
[0019] コンテクスト割り当て、
[0020] トランザクション分割、そして、
[0021] コンテクスト再関連付け、の機能を実行することができる。
[0053] ルートID、
[0054] オペコード、そして、
[0055] エコー、を組み立てるために必要な情報を包含する。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
イニシエータネットワークインタフェースユニットであって、
要求を伴ってトランザクション識別子信号を受け取る第1のチャネルと、そして、
応答を伴って前記トランザクション識別子信号を提供する第2のチャネルと、
を備える、上記イニシエータネットワークインタフェースユニット。
[C2]
要求パケットヘッダのフィールドに、前記要求を伴って受け取られた前記トランザクション識別子信号をマップする、C1に記載のイニシエータネットワークインタフェースユニット。
[C3]
前記応答を伴って提供された前記トランザクション識別子信号に、応答パケットヘッダのフィールドをマップする、C1に記載のイニシエータネットワークインタフェースユニット。
[C4]
前記機能は、ダイレクトコピーである、C3に記載のイニシエータネットワークインタフェースユニット。
[C5]
前記トランザクション識別子信号の値は、パケットヘッダフィールドにマップされる、C1に記載のイニシエータネットワークインタフェースユニット。
[C6]
前記トランザクション識別子信号の値は、保留中のトランザクションの最大数のlog2と少なくとも同数のビットを有する、C1に記載のイニシエータネットワークインタフェースユニット。
[C7]
いくつかの保留中のトランザクションは、前記トランザクション識別子信号の一意的な値を有する、C1に記載のイニシエータネットワークインタフェースユニット。
[C8]
前記ネットワークインタフェースユニットが、設定可能である、C1に記載のイニシエータネットワークインタフェースユニット。
[C9]
前記ネットワークインタフェースユニットは、ツールによって発生される、C1に記載のイニシエータネットワークインタフェースユニット。
[C10]
前記第2のチャネルに動作可能に接続されるリオーダバッファを備える、C1に記載のイニシエータネットワークインタフェースユニット。
[C11]
分割ユニットで構成されない、C1に記載のイニシエータネットワークインタフェースユニット。
[C12]
コンテクストアレイで構成されない、C1に記載のイニシエータネットワークインタフェースユニット。
[C13]
システムであって、
イニシエータネットワークインタフェースユニットを含むチップ上の第1のネットワークと、ここにおいて、前記イニシエータネットワークインタフェースユニットは、パケット分割ユニットを備える、そして、
チップ上の前記第1のネットワークに動作可能に接続される、チップ上の第2のネットワークと、
ここにおいて、前記パケット分割ユニットによって実行される分割は、チップ上の前記第2のネットワークの1つ以上のパラメータに、少なくとも部分的に、基づく、
を備える上記システム。
[C14]
前記1つ以上のパラメータのうちの少なくとも1つのパラメータは、アドレスマップである、C13に記載のシステム。
[C15]
前記1つ以上のパラメータのうちの少なくとも1つのパラメータは、最大のバースト長である、C13に記載のシステム。
[C16]
オン−チップ相互接続であって、
チップ上のアップストリームネットワークと、
チップ上の前記アップストリームネットワーク内の第1のイニシエータネットワークインタフェースユニットと、
チップ上の前記アップストリームネットワーク内の第1のターゲットネットワークインタフェースユニットと、
前記第1のイニシエータネットワークインタフェースユニットのアドレススペース内の前記第1のターゲットネットワークインタフェースユニットの第1のアドレスマッピングと、
チップ上のダウンストリームネットワークと、
前記第1のターゲットネットワークインタフェースユニットに動作可能に結合されるチップ上の前記ダウンストリームネットワーク内の第2のイニシエータネットワークインタフェースユニットと、
チップ上の前記ダウンストリームネットワーク内の第2のターゲットネットワークインタフェースユニットと、
前記第2のイニシエータネットワークインタフェースユニットのアドレススペース内の前記第2のターゲットネットワークインタフェースユニットの第2のアドレスマッピングと、そして、
前記第2のアドレスマッピングにしたがってパケットを分割する前記第1のイニシエータネットワークインタフェースユニット内のパケット分割ユニットと、
を備える上記オン−チップ相互接続。
[C17]
ネットワーク−オン−チップのターゲットネットワークインタフェースユニット内のコンテクストを管理する方法であって、
コンテクストアレイエントリを割り当てることと、
トランザクション要求を伴って要求トランザクションコンテクストアレイエントリ識別子を含む前記トランザクション要求を発行することと、
トランザクション応答識別子を伴ってトランザクション応答を受け取ることと、そして、
前記コンテクストアレイエントリをルックアップするために前記応答アレイ識別子を使用することと、
のステップを備える、上記方法。
[C18]
前記要求アレイ識別子は、前記応答アレイ識別子の中で転換される、C17に記載の方法。
[C19]
ネットワーク−オン−チップの構成を介してトランザクションをトランスポートする方法であって、
チップ上の第1のネットワークにおける第1のターゲットネットワークインタフェースユニットにおける第1のコンテクストアレイの第1のエントリにトランザクション応答を再び関連付けることと、
前記第1のエントリからパケットヘッダのエコーフィールドをマッピングすることと、
前記パケットヘッダの前記エコーフィールドからトランザクション識別子信号をマッピングすることと、そして、
チップ上の第2のネットワークの第2のターゲットネットワークインタフェースユニットにおける第2のコンテクストアレイの第2のエントリの中にインデックスを付けるために前記トランザクション識別子信号の値を使用することと、
を備える、上記方法。
[C20]
前記第2のエントリから第2のパケットヘッダの第2のエコーフィールドをマッピングすることと、そして、
前記第2のエコーフィールドを使用して第3のコンテクストアレイの中にインデックスを付けることと、
をさらに備える、C19に記載の方法。
[C21]
第1のネットワーク−オン−チップおよび第2のネットワーク−オン−チップ間で通信する方法であって、トランザクション識別子信号をアサートすることを備える、上記方法。
[C22]
前記トランザクション識別子信号は、パケットヘッダフィールドと関連付けられる、C21に記載の方法。
[C23]
どの保留中のトランザクションも、前記トランザクション識別子信号の一意的な値を有する、C21に記載の方法。
[C24]
前記トランザクション識別子信号のいくつかの値は、非連続的に割り当てられる、C21に記載の方法。
[C25]
いくつかのプロトコル信号の前記幅および存在が、設定可能である、C21に記載の方法。
[C26]
前記ソケットインタフェースプロトコルの定義は、ツールによって発生される、C21に記載の方法。
[C27]
前記トランザクション識別子信号によって表示されたトランザクション識別子は、整数としてエンコードされる、C21に記載の方法。
[C28]
前記整数は、正数および前記トランザクション識別子の最大の法定の値未満である、C27に記載の方法。
[C29]
ターゲットネットワークインタフェースユニットであって、一意的なコンテクストアレイエントリに応答を再び関連付けるためにトランザクション識別子信号を使用するコンテクストアレイを備える、上記ターゲットネットワークインタフェースユニット。
[C30]
前記トランザクション識別子信号の値は、前記コンテクストアレイの中にインデックスを形成する、C29に記載のターゲットネットワークインタフェースユニット。
[C31]
前記トランザクション識別子信号は、いくつかの保留中のトランザクションの、端数を切り上げられた、基礎となる2つの対数と少なくとも同数のビットを有する、C29に記載のターゲットネットワークインタフェースユニット。
[C32]
いくつかの保留中のトランザクションは、前記トランザクション識別子信号の一意的な値を有する、C29に記載のターゲットネットワークインタフェースユニット。
[C33]
前記ネットワークインタフェースユニットが、設定可能である、C29に記載のターゲットネットワークインタフェースユニット。
[C34]
前記ネットワークインタフェースユニットは、ツールによって発生される、C29に記載のターゲットネットワークインタフェースユニット。
[C35]
オン−チップ相互接続のためのシステムであって、
ターゲットネットワークインタフェースユニットと、そして、
前記ターゲットネットワークインタフェースユニット内のコンテクストアレイと、
を備える、上記チップ上のアップストリームネットワークと、ならびに、
チップ上の前記アップストリームネットワークに動作可能に接続されるチップ上のダウンストリームネットワークと、チップ上の前記ダウンストリームネットワークは、チップ上の前記アップストリームネットワークの前記ターゲットネットワークインタフェースユニットに結合されるイニシエータネットワークインタフェースユニットを備える、ならびに、
チップ上の前記アップストリームネットワークによって発生されるトランザクションID信号と、ここにおいて、前記トランザクションID信号は、パケットヘッダのエコーフィールドにマップされる、
を備える、上記システム。
[C36]
チップを設計する方法であって、
チップ上の第2のネットワークとチップ上の第1のネットワークを結合することと、そして、
設計要件に基づいて最適化されたプロトコルを発生することと、ここにおいて、前記プロトコルは、チップ上の前記第1のネットワークがチップ上の前記第2のネットワークと通信することを可能にする、
を備える、上記方法。
[C37]
統一されたアドレスマップを発生することをさらに備える、C36に記載の方法。
[C38]
統一された証明環境を発生することをさらに備える、C36に記載の方法。
[C39]
統一された実行調査環境を発生することをさらに備える、C36に記載の方法。
[C40]
サーキュラー依存性チェッキングをさらに備える、C36に記載の方法。
[C41]
チップ上のいくつかのネットワークの前記パケットヘッダフォーマットは、異なることができる、C36に記載の方法。
[C42]
コンピュータであって、
設計ツールを表すためのディスプレイと、
プログラムを記憶するように構成される記憶デバイスと、そして、
前記記憶デバイスおよび前記ディスプレイに動作可能に接続されるプロセッサと、前記プロセッサは、前記ディスプレイ上で表される前記設計ツールを発生する、および前記プログラムを実行するように構成される、
ここにおいて、トランザクション識別子信号が、イニシエータネットワークインタフェースユニットの第1のチャネル上で送られるように、前記設計ツールが、2つのネットワーク−オン−チップを接続するためにソケットインタフェースプロトコルを表すとき、それは、要求とともに前記トランザクション識別子信号を受け取り、前記トランザクション識別子信号を伴って応答を返す、
を備える、上記コンピュータ。
Claims (19)
- イニシエータネットワークインタフェースユニットであって、
要求を伴ってトランザクション識別子信号およびシーケンス識別子信号を受け取る第1のチャネルと、前記トランザクション識別子信号は、一意的なトランザクション識別子を表示するように構成され、前記シーケンス識別子信号は、前記一意的なトランザクション識別子とは異なる一意的なシーケンス識別子を表示するように構成される、
応答を伴って前記トランザクション識別子信号を提供する第2のチャネルと、
複数の保留中のトランザクションに対応する複数のエントリを記憶する能力を有するコンテクストアレイと、ここにおいて、前記コンテクストアレイの前記能力がフルであることを検出すると、バックプレッシャは、前記第1のチャネル上でアサートされ、物理レイヤーレディー信号はデアサートされる、
を備える、上記イニシエータネットワークインタフェースユニット。 - 要求パケットヘッダのフィールドに、前記要求を伴って受け取られた前記トランザクション識別子信号をマップする、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 前記応答を伴って提供された前記トランザクション識別子信号に、応答パケットヘッダのフィールドをマップする機能を有する、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 前記マップする機能は、ダイレクトコピーである、請求項3に記載のイニシエータネットワークインタフェースユニット。
- 前記トランザクション識別子信号の値は、パケットヘッダフィールドにマップされる、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 前記トランザクション識別子信号の値は、保留中のトランザクションの最大数のlog2と少なくとも同数のビットを有する、請求項1に記載のイニシエータネットワークインタフェースユニット。
- いくつかの保留中のトランザクションは、前記トランザクション識別子信号の一意的な値を有する、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 前記イニシエータネットワークインタフェースユニットが、設定可能である、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 前記イニシエータネットワークインタフェースユニットは、ツールによって発生される、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 前記第2のチャネルに動作可能に接続されるリオーダバッファを備える、請求項1に記載のイニシエータネットワークインタフェースユニット。
- 分割ユニットで構成されない、請求項1に記載のイニシエータネットワークインタフェースユニット。
- システムであって、
イニシエータネットワークインタフェースユニットを含む第1のネットワーク−オン−チップと、ここにおいて、前記イニシエータネットワークインタフェースユニットは、
パケット分割ユニット、
トランザクション識別子信号およびシーケンス識別子信号を含むトランザクション要求を受け取るソケットインタフェース要求チャネル、前記トランザクション識別子信号は、一意的なトランザクション識別子を表示するように構成され、前記シーケンス識別子信号は、前記一意的なトランザクション識別子とは異なる一意的なシーケンス識別子を表示するように構成される、および
複数の保留中のトランザクションに対応する複数のエントリを記憶する能力を有するコンテクストアレイ、ここにおいて、前記コンテクストアレイの前記能力がフルであることを検出すると、バックプレッシャは、前記ソケットインタフェース要求チャネル上でアサートされ、物理レイヤーレディー信号はデアサートされる、
を備える、
前記第1のネットワーク−オン−チップに動作可能に接続される第2のネットワーク−オン−チップと、ここにおいて、前記パケット分割ユニットによって実行される分割は、前記第2のネットワーク−オン−チップの1つ以上のパラメータに、少なくとも部分的に、基づく、
を備える、上記システム。 - 前記1つ以上のパラメータのうちの少なくとも1つのパラメータは、アドレスマップである、請求項12に記載のシステム。
- 前記1つ以上のパラメータのうちの少なくとも1つのパラメータは、最大のバースト長である、請求項12に記載のシステム。
- オン−チップ相互接続であって、
アップストリームネットワーク−オン−チップと、
前記アップストリームネットワーク−オン−チップ内の第1のイニシエータネットワークインタフェースユニットと、前記第1のイニシエータネットワークインタフェースユニットは、
トランザクション識別子信号およびシーケンス識別子信号を含むトランザクション要求を受け取るソケットインタフェース要求チャネル、前記トランザクション識別子信号は、一意的なトランザクション識別子を表示するように構成され、前記シーケンス識別子信号は、前記一意的なトランザクション識別子とは異なる一意的なシーケンス識別子を表示するように構成される、および
複数の保留中のトランザクションに対応する複数のエントリを記憶する能力を有するコンテクストアレイ、ここにおいて、前記コンテクストアレイの前記能力がフルであることを検出すると、バックプレッシャは、前記ソケットインタフェース要求チャネル上でアサートされ、物理レイヤーレディー信号はデアサートされる、
を備える、
前記アップストリームネットワーク−オン−チップ内の第1のターゲットネットワークインタフェースユニットと、
前記第1のイニシエータネットワークインタフェースユニットのアドレススペース内の前記第1のターゲットネットワークインタフェースユニットの第1のアドレスマッピングと、
ダウンストリームネットワーク−オン−チップと、
前記第1のターゲットネットワークインタフェースユニットに動作可能に結合される前記ダウンストリームネットワーク−オン−チップ内の第2のイニシエータネットワークインタフェースユニットと、
前記ダウンストリームネットワーク−オン−チップ内の第2のターゲットネットワークインタフェースユニットと、
前記第2のイニシエータネットワークインタフェースユニットのアドレススペース内の前記第2のターゲットネットワークインタフェースユニットの第2のアドレスマッピングと、
前記第2のアドレスマッピングにしたがってパケットを分割する前記第1のイニシエータネットワークインタフェースユニット内のパケット分割ユニットと、
を備える、上記オン−チップ相互接続。 - ネットワーク−オン−チップのターゲットネットワークインタフェースユニット内のコンテクストを管理する方法であって、
複数の保留中のトランザクションに対応する複数のエントリを記憶する能力を有するコンテクストアレイにコンテクストアレイエントリを割り当てることと、
前記コンテクストアレイの前記能力がフルであるかどうかを検出することと、
ソケットインタフェース要求チャネル上でトランザクション要求を伴って要求トランザクションコンテクストアレイエントリ識別子を含む前記トランザクション要求を発行することと、
前記コンテクストアレイの前記能力がフルであることを検出すると、前記ソケットインタフェース要求チャネル上でバックプレッシャをアサートし、物理レイヤーレディー信号をデアサートすることと、
一意的な値を表示するように構成されたトランザクション応答識別子を伴ってトランザクション応答を受け取ることと、
前記コンテクストアレイエントリをルックアップするために前記トランザクション応答識別子を使用することと、
を備える、上記方法。 - 前記要求トランザクションコンテクストアレイエントリ識別子は、前記トランザクション応答識別子の中で転換される、請求項16に記載の方法。
- ネットワーク−オン−チップの構成を介してトランザクションをトランスポートする方法であって、
第1のネットワーク−オン−チップ内の第1のターゲットネットワークインタフェースユニットにおける第1のコンテクストアレイの第1のエントリにトランザクション応答を再び関連付けることと、前記第1のコンテクストアレイは、一意的なトランザクション識別子と、前記一意的なトランザクション識別子とは異なる一意的なシーケンス識別子とを記憶するように構成される、
前記第1のエントリからパケットヘッダのエコーフィールドをマッピングすることと、
前記パケットヘッダの前記エコーフィールドからトランザクション識別子信号をマッピングすることと、前記トランザクション識別子信号は、前記一意的なトランザクション識別子を表示するように構成される、
複数の保留中のトランザクションに対応する複数のエントリを記憶する能力を有する第2のネットワーク−オン−チップの第2のターゲットネットワークインタフェースユニットにおける第2のコンテクストアレイにおいて、前記第2のコンテクストアレイの前記能力がフルであるかどうかを検出することと、前記第2のコンテクストアレイは、前記一意的なトランザクション識別子および前記一意的なシーケンス識別子を記憶するように構成される、
前記第2のコンテクストアレイの前記能力がフルであることを検出すると、ソケットインタフェース要求チャネル上でバックプレッシャをアサートし、物理レイヤーレディー信号をデアサートすることと、
前記第2のコンテクストアレイの前記能力がフルでないことを検出すると、前記第2のコンテクストアレイの第2のエントリの中にインデックスを付けるために前記トランザクション識別子信号の値を使用することと、
を備える、上記方法。 - 前記第2のエントリから第2のパケットヘッダの第2のエコーフィールドをマッピングすることと、
前記第2のエコーフィールドを使用して第3のコンテクストアレイの中にインデックスを付けることと、
をさらに備える、請求項18に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/626,766 | 2012-09-25 | ||
US13/626,758 | 2012-09-25 | ||
US13/626,766 US9225665B2 (en) | 2012-09-25 | 2012-09-25 | Network on a chip socket protocol |
US13/626,758 US9471538B2 (en) | 2012-09-25 | 2012-09-25 | Network on a chip socket protocol |
PCT/US2013/061295 WO2014052261A1 (en) | 2012-09-25 | 2013-09-24 | Network on a chip socket protocol |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015535991A JP2015535991A (ja) | 2015-12-17 |
JP2015535991A5 JP2015535991A5 (ja) | 2017-01-26 |
JP6144348B2 true JP6144348B2 (ja) | 2017-06-07 |
Family
ID=50388890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015533265A Active JP6144348B2 (ja) | 2012-09-25 | 2013-09-24 | チップソケットプロトコル上のネットワーク |
Country Status (6)
Country | Link |
---|---|
EP (2) | EP2901294A4 (ja) |
JP (1) | JP6144348B2 (ja) |
KR (1) | KR101690568B1 (ja) |
CN (1) | CN104685480B (ja) |
IN (1) | IN2015MN00441A (ja) |
WO (1) | WO2014052261A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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GB2529217A (en) * | 2014-08-14 | 2016-02-17 | Advanced Risc Mach Ltd | Transmission control checking for interconnect circuitry |
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-
2013
- 2013-09-24 WO PCT/US2013/061295 patent/WO2014052261A1/en active Application Filing
- 2013-09-24 JP JP2015533265A patent/JP6144348B2/ja active Active
- 2013-09-24 EP EP13842232.4A patent/EP2901294A4/en not_active Ceased
- 2013-09-24 IN IN441MUN2015 patent/IN2015MN00441A/en unknown
- 2013-09-24 CN CN201380049320.XA patent/CN104685480B/zh active Active
- 2013-09-24 KR KR1020157009635A patent/KR101690568B1/ko active IP Right Grant
- 2013-09-24 EP EP22196229.3A patent/EP4123468A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
KR101690568B1 (ko) | 2016-12-28 |
KR20150063433A (ko) | 2015-06-09 |
CN104685480B (zh) | 2017-07-14 |
IN2015MN00441A (ja) | 2015-09-11 |
EP2901294A4 (en) | 2016-08-10 |
JP2015535991A (ja) | 2015-12-17 |
EP2901294A1 (en) | 2015-08-05 |
EP4123468A1 (en) | 2023-01-25 |
WO2014052261A1 (en) | 2014-04-03 |
CN104685480A (zh) | 2015-06-03 |
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A871 | Explanation of circumstances concerning accelerated examination |
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A975 | Report on accelerated examination |
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A61 | First payment of annual fees (during grant procedure) |
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