JP6136413B2 - Manufacturing method of component-embedded substrate - Google Patents

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Description

本発明は、部品内蔵基板の製造方法及び部品内蔵基板に関する。   The present invention relates to a method for manufacturing a component-embedded substrate and a component-embedded substrate.

半導体のベアチップに代表される電子部品を高密度に実装するパッケージ技術として、例えばチップサイズパッケージ（Chip-Size Package、以下では「ＣＳＰ」ともいう）が
知られている。近年では、ＣＳＰの微細ピッチ化（ファインピッチ化）が加速され、その形態は樹脂インターポーザを用いたものからウエハレベルパッケージ（Wafer Level Package、以下では「ＷＬＰ」ともいう）等の部品内蔵基板の形態へと変化している。 As a packaging technique for mounting electronic components typified by a semiconductor bare chip at a high density, for example, a chip-size package (hereinafter also referred to as “CSP”) is known. In recent years, the fine pitch of CSP (fine pitch) has been accelerated, and the form thereof is from a resin interposer to a wafer level package (hereinafter also referred to as “WLP”). It has changed to.

ＷＬＰの一形態として、半導体ベアチップの周囲に配置された端子をチップ全面に再配置するファンイン（Fan-in）型と呼ばれる形態が知られている。現在では、半導体ベアチップの多端子化に伴ってチップ領域のみでは端子の再配置が困難となってきている。このため、近年では、チップ領域の外側に端子を再配置するファンアウト（Fan-out）型と呼
ばれる形態のＷＬＰも開発が進められている。ファンアウト型のＷＬＰは、モールド樹脂によって半導体ベアチップ等の電子部品を回路形成面が露出するように埋め込むことで樹脂層に固定する。そして、この電子部品及び樹脂層によって模擬的なウエハが再構築される。この模擬的なウエハは「再構築ウエハ」とも呼ばれている。再構築ウエハは、再配線層が形成された後、個片化される。 As one form of WLP, a form called a fan-in type is known in which terminals arranged around a semiconductor bare chip are rearranged on the entire surface of the chip. At present, with the increase in the number of semiconductor bare chips, it is difficult to rearrange terminals only in the chip area. For this reason, in recent years, a WLP in a form called a fan-out type in which terminals are rearranged outside the chip area has also been developed. The fan-out type WLP is fixed to the resin layer by embedding an electronic component such as a semiconductor bare chip with a mold resin so that the circuit forming surface is exposed. Then, a simulated wafer is reconstructed by the electronic component and the resin layer. This simulated wafer is also called a “reconstructed wafer”. The reconstructed wafer is singulated after the rewiring layer is formed.

特開平７−３３５７８３号公報Japanese Patent Laid-Open No. 7-335783 特開２００９−１０５２９７号公報JP 2009-105297 A

ファンアウト型のＷＬＰにおいて、再構築ウエハを厚さ方向に貫通する貫通ビアを形成する第一の手法として、ドリル加工又はレーザ加工を用いる手法が挙げられる。しかしながら、第一の手法は、貫通ビアの微細化、狭ピッチ化の要請を満たすことが難しい。そこで、第二の手法として、電子部品及び微細な導電線を予め支持体上に仮固定した状態で、電子部品及び導電線をモールド樹脂によって被覆した後、電子部品及び導電線を支持体から取り除くことで再構築ウエハを得る手法が提案されている。しかし、第二の手法は、例えば両面テープ等といった簡易な手段を用いて電子部品及び導電線を支持体に仮固定した場合、モールド時に供給されるモールド樹脂の流動によって、仮固定した導電線の位置がずれたり、支持体から外れたりする虞がある。   In the fan-out type WLP, as a first method for forming a through via that penetrates the reconstructed wafer in the thickness direction, a method using drilling or laser processing can be given. However, it is difficult for the first method to satisfy the demands for finer and narrower through vias. Therefore, as a second method, the electronic component and the conductive wire are covered with the mold resin in a state where the electronic component and the fine conductive wire are temporarily fixed on the support in advance, and then the electronic component and the conductive wire are removed from the support. Thus, a method for obtaining a reconstructed wafer has been proposed. However, in the second method, when the electronic component and the conductive wire are temporarily fixed to the support using a simple means such as a double-sided tape, the temporarily fixed conductive wire is caused by the flow of the molding resin supplied at the time of molding. There is a possibility that the position may shift or come off the support.

本件は、上記の課題に鑑みてなされたものであり、部品内蔵基板において、微細な貫通ビアを所期の位置に精度良く形成することを可能とする技術を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a technique capable of accurately forming a fine through via at a predetermined position in a component-embedded substrate.

本件の一観点によると、支持体の表面に形成された粘着層を介して前記支持体に電子部品を仮固定する工程と、前記粘着層を介して前記支持体に導電性ピンを仮固定する工程と、前記粘着層上にモールド樹脂を供給し、仮固定された前記電子部品及び前記導電性ピンを被覆する樹脂層を形成する工程と、を含み、前記導電性ピンを仮固定する工程において、前記粘着層に前記導電性ピンの先端を突き刺した状態で前記導電性ピンを前記支持体に
立設する、部品内蔵基板の製造方法が提供される。
また、本件の他の観点によると、樹脂層及び当該樹脂層内に埋め込まれた電子部品を備え、前記樹脂層及び前記電子部品が同一面内に形成される部品内蔵基板であって、前記樹脂層内に埋め込まれ、前記樹脂層を厚さ方向に貫通する導電性ピンを更に備え、前記導電性ピンは、その先端部に形成されると共に前記樹脂層から突出する突起部を有し前記突起部は、前記樹脂層の形成時に、前記導電性ピンを仮固定する支持体に形成された粘着層に突き刺さることで当該樹脂層を形成するモールド樹脂と隔離される、部品内蔵基板が提供される。 According to one aspect of the present invention, a step of temporarily fixing an electronic component to the support via an adhesive layer formed on the surface of the support, and a temporary fixing of a conductive pin to the support via the adhesive layer A step of supplying a mold resin onto the adhesive layer and forming a resin layer that covers the temporarily fixed electronic component and the conductive pin, and temporarily fixing the conductive pin. There is provided a method for manufacturing a component-embedded substrate, wherein the conductive pin is erected on the support in a state where the tip of the conductive pin is pierced into the adhesive layer.
According to another aspect of the present invention, there is provided a component-embedded substrate including a resin layer and an electronic component embedded in the resin layer, wherein the resin layer and the electronic component are formed in the same plane. A conductive pin embedded in the layer and penetrating through the resin layer in a thickness direction, the conductive pin being formed at a tip portion of the conductive pin and having a protruding portion protruding from the resin layer; When the resin layer is formed, a component-embedded substrate is provided in which the part is isolated from the mold resin that forms the resin layer by piercing the adhesive layer formed on the support that temporarily fixes the conductive pin. .

本件によれば、部品内蔵基板において、微細な貫通ビアを所期の位置に精度良く形成することを可能とする技術を提供できる。   According to the present invention, it is possible to provide a technique that enables a fine through via to be accurately formed at a predetermined position in a component-embedded substrate.

実施形態に係る部品内蔵基板の断面図である。It is sectional drawing of the component built-in board which concerns on embodiment. 個片化する前の再構築ウエハの集合体の平面図を示す。The top view of the aggregate | assembly of the reconstructed wafer before dividing into pieces is shown. 実施形態に係る導電性ピンを示す図である。It is a figure which shows the electroconductive pin which concerns on embodiment. 実施形態に係る導電性ピンの製造方法を示す図である。It is a figure which shows the manufacturing method of the electroconductive pin which concerns on embodiment. 支持基板に仮固定された導電性ピンの状態を示す図である。It is a figure which shows the state of the electroconductive pin temporarily fixed to the support substrate. 実施形態に係るピン仮固定用治具を示す図である。It is a figure which shows the pin temporary fixing jig which concerns on embodiment. ピン仮固定用治具に導電性ピンを装着する工程を示す図である。It is a figure which shows the process of mounting | wearing with a conductive pin in the pin temporary fixing jig. 支持基板に導電性ピンを仮固定する工程を示す図である（１）。It is a figure which shows the process of temporarily fixing an electroconductive pin to a support substrate (1). 支持基板に導電性ピンを仮固定する工程を示す図である（２）。It is a figure which shows the process of temporarily fixing an electroconductive pin to a support substrate (2). 支持基板に導電性ピンを仮固定する工程を示す図である（３）。It is a figure which shows the process of temporarily fixing an electroconductive pin to a support substrate (3). 支持基板に導電性ピンを仮固定する工程を示す図である（４）。It is a figure which shows the process of temporarily fixing an electroconductive pin to a support substrate (4). 支持基板に対して導電性ピンを仮固定した状態を示す図である。It is a figure which shows the state which fixed the electroconductive pin with respect to the support substrate temporarily. 支持基板に対して導電性ピン及びベアチップを仮固定した状態を示す図である（１）。It is a figure which shows the state which fixed the electroconductive pin and the bare chip with respect to the support substrate (1). 支持基板に対して導電性ピン及びベアチップを仮固定した状態を示す図である（２）。It is a figure which shows the state which fixed the electroconductive pin and the bare chip with respect to the support substrate (2). 支持基板に仮固定された導電性ピン及びベアチップをモールドする工程を示す図である（１）。It is a figure which shows the process of molding the conductive pin and the bare chip which were temporarily fixed to the support substrate (1). 支持基板に仮固定された導電性ピン及びベアチップをモールドする工程を示す図である（２）。It is a figure which shows the process of molding the conductive pin and the bare chip temporarily fixed to the support substrate (2). 再構築ウエハを支持基板から剥離する工程を示す図である。It is a figure which shows the process of peeling a reconstructed wafer from a support substrate. 再構築ウエハの再配線層を形成する工程を示す図である（１）。It is a figure which shows the process of forming the rewiring layer of a reconstructed wafer (1). 再構築ウエハの再配線層を形成する工程を示す図である（２）。It is a figure which shows the process of forming the rewiring layer of a reconstructed wafer (2). 再構築ウエハの再配線層を形成する工程を示す図である（３）。It is a figure which shows the process of forming the rewiring layer of a reconstructed wafer (3). 再構築ウエハの再配線層を形成する工程を示す図である（４）。It is a figure which shows the process of forming the rewiring layer of a reconstructed wafer (4). 再構築ウエハの再配線層を形成する工程を示す図である（５）。It is a figure which shows the process of forming the rewiring layer of a reconstruction wafer (5). 再構築ウエハの再配線層を形成する工程を示す図である（６）。It is a figure which shows the process of forming the rewiring layer of a reconstructed wafer (6). 再構築ウエハにおける再配線層の変形例を示す図である（１）。It is a figure which shows the modification of the rewiring layer in a reconstructed wafer (1). 再構築ウエハにおける再配線層の変形例を示す図である（２）。It is a figure which shows the modification of the rewiring layer in a reconstructed wafer (2). 再構築ウエハにおける再配線層の変形例を示す図である（３）。It is a figure which shows the modification of the rewiring layer in a reconstructed wafer (3). 変形例に係る導電性ピンを示す図である。It is a figure which shows the electroconductive pin which concerns on a modification. 変形例に係る部品内蔵基板の断面図である。It is sectional drawing of the component built-in board | substrate which concerns on a modification.

以下、部品内蔵基板及びその製造方法に係る実施形態について、図面を参照しながら詳細に説明する。   Hereinafter, embodiments according to a component-embedded substrate and a manufacturing method thereof will be described in detail with reference to the drawings.

＜実施形態＞
図１は、実施形態に係る部品内蔵基板１の断面図である。部品内蔵基板１は、半導体のベアチップ（ダイ）１０及び樹脂層３０を含む再構築ウエハ２を有するファンアウト型のウエハレベルパッケージである。再構築ウエハ２におけるベアチップ１０は、樹脂層３０に埋め込まれており、これらは同一面内に配置されている。具体的には、樹脂層３０における一方の表面と、ベアチップ１０の回路形成面とが、再構築ウエハ２の一方の平坦な表面を画定する。そして、樹脂層３０における他方の表面と、ベアチップ１０の裏面とが、再構築ウエハ２の他方の平坦な表面を画定する。 <Embodiment>
FIG. 1 is a cross-sectional view of a component-embedded substrate 1 according to the embodiment. The component built-in substrate 1 is a fan-out type wafer level package having a reconstructed wafer 2 including a semiconductor bare chip (die) 10 and a resin layer 30. The bare chip 10 in the reconstructed wafer 2 is embedded in the resin layer 30, and these are arranged in the same plane. Specifically, one surface of the resin layer 30 and the circuit formation surface of the bare chip 10 define one flat surface of the reconstructed wafer 2. The other surface of the resin layer 30 and the back surface of the bare chip 10 define the other flat surface of the reconstructed wafer 2.

ベアチップ１０は、部品内蔵基板に内蔵される電子部品の一例である。ベアチップ１０には、例えば、トランジスタや配線が形成されたシリコーン基板、化合物半導体基板等を用いてもよい。また、ベアチップ１０には、その他の機能素子が形成されたチップを用いてもよい。例えば、ＭＥＭＳ素子、センサー素子、受動素子等の機能素子が形成された無機材料からなる基板を、ベアチップ１０としてもよい。   The bare chip 10 is an example of an electronic component built in a component built-in substrate. For the bare chip 10, for example, a silicon substrate, a compound semiconductor substrate, or the like on which transistors and wirings are formed may be used. The bare chip 10 may be a chip on which other functional elements are formed. For example, a substrate made of an inorganic material on which a functional element such as a MEMS element, a sensor element, or a passive element is formed may be used as the bare chip 10.

ベアチップ１０の回路形成面１０ａには、複数の電極パッド１１が配置されている。以下では、再構築ウエハ２の両面のうち、ベアチップ１０の回路形成面１０ａを含む表面を再構築ウエハ２の「上面２ａ」といい、その反対側の表面を「下面２ｂ」と呼ぶ。再構築ウエハ２の上面２ａには、再配線層４０が形成されている。再配線層４０は、再構築ウエハ２の上面２ａ側から、第１層４１、第２層４２、第３層４３の順に積層されている。第１層は４１及び第３層４３は絶縁層であり、第２層４２は、配線４２ａを含む配線層である。また、第３層４３は、部品内蔵基板１の保護膜として機能する。再配線層４０に含まれる各層の積層数は、適宜変更することができる。   A plurality of electrode pads 11 are arranged on the circuit forming surface 10 a of the bare chip 10. Hereinafter, of both surfaces of the reconstructed wafer 2, the surface including the circuit forming surface 10a of the bare chip 10 is referred to as “upper surface 2a” of the reconstructed wafer 2, and the opposite surface is referred to as “lower surface 2b”. A rewiring layer 40 is formed on the upper surface 2 a of the reconstructed wafer 2. The rewiring layer 40 is laminated in the order of the first layer 41, the second layer 42, and the third layer 43 from the upper surface 2 a side of the reconstructed wafer 2. The first layer 41 and the third layer 43 are insulating layers, and the second layer 42 is a wiring layer including a wiring 42a. The third layer 43 functions as a protective film for the component built-in substrate 1. The number of stacked layers included in the rewiring layer 40 can be changed as appropriate.

ベアチップ１０の回路形成面１０ａには配線がパターン形成されており、この配線に電極パッド１００が接続されている。また、第２層４２には、配線４２ａが形成されており、一部の配線４２ａは、ビア４４を介して電極パッド１００に接続されている。また、一部の配線４２ａは、導電性ピン２０に接続されている。また、第３層４３には開口が形成されており、この開口には半田バンプ４５が形成されている。第３層４３の開口に形成された半田バンプ４５は、当該開口を通じて配線４２ａに接続されている。   A wiring pattern is formed on the circuit forming surface 10a of the bare chip 10, and the electrode pad 100 is connected to the wiring pattern. Further, the second layer 42 is formed with a wiring 42 a, and a part of the wiring 42 a is connected to the electrode pad 100 through the via 44. In addition, a part of the wiring 42 a is connected to the conductive pin 20. In addition, an opening is formed in the third layer 43, and a solder bump 45 is formed in this opening. The solder bump 45 formed in the opening of the third layer 43 is connected to the wiring 42a through the opening.

再構築ウエハ２の樹脂層３０には導電性ピン２０が埋め込まれている。この導電性ピン２０は、樹脂層３０を厚さ方向に貫通しており、貫通ビア（貫通電極）として機能する。導電性ピン２０は、再構築ウエハ２の製造時に樹脂層３０内に埋め込まれる。   Conductive pins 20 are embedded in the resin layer 30 of the reconstructed wafer 2. The conductive pin 20 penetrates the resin layer 30 in the thickness direction and functions as a through via (through electrode). The conductive pins 20 are embedded in the resin layer 30 when the reconstructed wafer 2 is manufactured.

次に、本実施形態に係る部品内蔵基板１の製造方法について説明する。図２に、個片化する前の再構築ウエハ２の集合体の平面図を示す。図２には、再構築ウエハ２を個片化する前のベアチップ１０、及び、導電性ピン２０の平面的な配置状態を示す。図３に、導電性ピン２０を示す。図２に示すように、支持体としての支持基板３の上に、複数のベアチップ１０が行列状に配置されている。また、各ベアチップ１０の周囲には、複数の導電性ピン２０がベアチップ１０を囲むように立設している。一例として、ベアチップ１０の平面形状は正方形又は長方形である。また、支持基板３の形状は、円形でもよいし、多角形でもよい。本実施形態では、八角形の支持基板３を用いており、再構築ウエハ２の製造に、半導体製造設備を利用することができる。また、支持基板３に配置されるベアチップ１０の数、及び、その周囲に配置される導電性ピン２０の数は適宜変更することができる。また、本実施形態では、支持基板３にステンレスを用いているが、例えば、アルミニウム、シリコーン、ガラス等、種々の材料を適用することができる。また、図２に示す再構築ウエハ２の集合体は、円形の平面形状を有している。本実施形態では、直径が６インチの円形状となるように、再構築ウエハ２の集合体を形成するようにしている。但し、再構築
ウエハ２の集合体の形状及び大きさは適宜変更することができる。 Next, the manufacturing method of the component built-in substrate 1 according to the present embodiment will be described. In FIG. 2, the top view of the aggregate | assembly of the reconstructed wafer 2 before dividing into pieces is shown. FIG. 2 shows a planar arrangement state of the bare chip 10 and the conductive pins 20 before the reconstructed wafer 2 is singulated. FIG. 3 shows the conductive pin 20. As shown in FIG. 2, a plurality of bare chips 10 are arranged in a matrix on a support substrate 3 as a support. A plurality of conductive pins 20 are erected around each bare chip 10 so as to surround the bare chip 10. As an example, the planar shape of the bare chip 10 is a square or a rectangle. Moreover, the shape of the support substrate 3 may be circular or polygonal. In this embodiment, an octagonal support substrate 3 is used, and a semiconductor manufacturing facility can be used for manufacturing the reconstructed wafer 2. Further, the number of bare chips 10 arranged on the support substrate 3 and the number of conductive pins 20 arranged around the bare chips 10 can be appropriately changed. In this embodiment, stainless steel is used for the support substrate 3, but various materials such as aluminum, silicone, glass, and the like can be applied. Further, the aggregate of the reconstructed wafers 2 shown in FIG. 2 has a circular planar shape. In the present embodiment, the aggregate of the reconstructed wafers 2 is formed so as to have a circular shape with a diameter of 6 inches. However, the shape and size of the aggregate of the reconstructed wafers 2 can be changed as appropriate.

図２に示すように、ベアチップ１０及び導電性ピン２０は、樹脂層３０によって封止されている。つまり、樹脂層３０は、ベアチップ１０及び導電性ピン２０を埋め込むようにして、これらを被覆している。詳しくは後述するが、図２に示す再構築ウエハ２の集合体は、その両面又は片面に配線層が再配線された後、例えば、図示の鎖線に沿ってダイシングされることにより、個々の再構築ウエハ２に個片化される。   As shown in FIG. 2, the bare chip 10 and the conductive pins 20 are sealed with a resin layer 30. That is, the resin layer 30 covers the bare chip 10 and the conductive pins 20 so as to be embedded. As will be described in detail later, the assembly of the reconstructed wafer 2 shown in FIG. 2 is re-wired on both sides or one side, and then, for example, dicing along the chain line shown in the drawing is performed to reconfigure each individual wafer. It is separated into the built wafer 2.

図３に示される導電性ピン２０は、例えば銅（Ｃｕ）の導電線である。導電性ピン２０は、軸方向の一端側から軸本体部２１、鍔（ツバ）部２２、突起部２３が形成されている。軸本体部２１及び鍔部２２は円柱形状を有しており、軸本体部２１に比べて鍔部２２の方が大径となっている。また、突起部２３は、円錐形状を有しており、円錐の底面に相当する部分が鍔部２２の一端面に接続されており、この鍔部２２の一端面から突起部２３が突出している。そして、導電性ピン２０は、軸本体部２１、鍔部２２、及び突起部２３は、それぞれ同心（同軸）状に配置されており、突起部２３の底面の径は、鍔部２２の径よりも小さい。また、符号２２ａは、鍔部２２における突起部２３側の端面であり、以下では「前端面」と称する。本実施形態において、導電性ピン２０における鍔部２２の径を０．２ｍｍ、厚さを０．１ｍｍとし、突起部２３の径を０．１５ｍｍ、高さを０．４ｍｍとしているが、これらの各寸法は適宜変更してもよいのは勿論である。   The conductive pin 20 shown in FIG. 3 is a copper (Cu) conductive wire, for example. The conductive pin 20 is formed with a shaft main body portion 21, a collar portion 22, and a projection portion 23 from one end side in the axial direction. The shaft main body portion 21 and the flange portion 22 have a cylindrical shape, and the flange portion 22 has a larger diameter than the shaft main body portion 21. The protrusion 23 has a conical shape, and a portion corresponding to the bottom of the cone is connected to one end surface of the flange 22, and the protrusion 23 protrudes from one end surface of the flange 22. . In the conductive pin 20, the shaft main body portion 21, the flange portion 22, and the protrusion portion 23 are arranged concentrically (coaxially), and the diameter of the bottom surface of the protrusion portion 23 is larger than the diameter of the flange portion 22. Is also small. Reference numeral 22a denotes an end surface of the flange portion 22 on the protruding portion 23 side, and is hereinafter referred to as a “front end surface”. In this embodiment, the diameter of the flange 22 in the conductive pin 20 is 0.2 mm, the thickness is 0.1 mm, the diameter of the protrusion 23 is 0.15 mm, and the height is 0.4 mm. Of course, each dimension may be appropriately changed.

導電性ピン２０は、図４に示すように、Ｃｕのワイヤー２００及び金型４を用意し、ワイヤー２００の先端を金型４に押し当てることで成形することができる。金型４は、Ｃｕのワイヤー２００を導電性ピン２０に加工した後における鍔部２２及び突起部２３に相当する凹部４１を有している。図４の上段は、ワイヤー２００の先端を金型４の凹部４１に押し当てる前の状態、図４の中段は、ワイヤー２００の先端を金型４の凹部４１に押し当てている状態を示す。図４の下段は、加工後のワイヤー２００を金型４から取り外した後の状態を示す。ワイヤー２００の先端を金型４の凹部４１に押し当てて加工した後、脱型し、ワイヤー２００の軸部の切断することで、図３において説明した導電性ピン２０を成形することができる。   As shown in FIG. 4, the conductive pin 20 can be formed by preparing a Cu wire 200 and a mold 4 and pressing the tip of the wire 200 against the mold 4. The mold 4 has a recess 41 corresponding to the flange 22 and the protrusion 23 after the Cu wire 200 is processed into the conductive pin 20. 4 shows a state before the tip of the wire 200 is pressed against the recess 41 of the mold 4, and the middle stage of FIG. 4 shows a state where the tip of the wire 200 is pressed against the recess 41 of the mold 4. The lower part of FIG. 4 shows a state after the processed wire 200 is removed from the mold 4. After the tip of the wire 200 is pressed against the recess 41 of the mold 4 and processed, the mold is removed and the shaft portion of the wire 200 is cut, whereby the conductive pin 20 described in FIG.

上記のようにして形成された導電性ピン２０は、図５に示すように、支持基板３の表面に形成した粘着層５を介して、支持基板３に仮固定される。粘着層５には、例えば、両面粘着テープを用いることができる。また、粘着層５に適用する粘着テープには、例えば、耐熱性や剥離容易性の観点から、加熱発泡型の粘着テープ、紫外線照射によって密着強度を低下させる粘着テープ等を用いることが好ましい。   The conductive pins 20 formed as described above are temporarily fixed to the support substrate 3 via the adhesive layer 5 formed on the surface of the support substrate 3 as shown in FIG. For the adhesive layer 5, for example, a double-sided adhesive tape can be used. The pressure-sensitive adhesive tape applied to the pressure-sensitive adhesive layer 5 is preferably, for example, a heat-foaming pressure-sensitive adhesive tape or a pressure-sensitive adhesive tape that lowers the adhesion strength by ultraviolet irradiation from the viewpoint of heat resistance and ease of peeling.

支持基板３に対して導電性ピン２０を仮固定する工程は、図６に示すようなピン仮固定用治具（冶具）６を用いて行われる。ピン仮固定用治具６は、複数のピン収容孔６１が形成された板状の治具である。ピン収容孔６１は、ピン仮固定用治具６を厚さ方向に貫通している。また、ピン収容孔６１は、導電性ピン２０における軸本体部２１の径よりも若干大きく、かつ、鍔部２２よりも小さい。また、ピン収容孔６１の深さは、軸本体部２１の長さ以上となっており、本実施形態では、軸本体部２１の長さと同じ寸法としている。   The step of temporarily fixing the conductive pins 20 to the support substrate 3 is performed using a pin temporary fixing jig (jig) 6 as shown in FIG. The temporary pin fixing jig 6 is a plate-like jig in which a plurality of pin accommodation holes 61 are formed. The pin accommodation hole 61 penetrates the pin temporary fixing jig 6 in the thickness direction. Further, the pin accommodation hole 61 is slightly larger than the diameter of the shaft main body portion 21 in the conductive pin 20 and smaller than the flange portion 22. Further, the depth of the pin accommodating hole 61 is equal to or greater than the length of the shaft main body portion 21, and is the same dimension as the length of the shaft main body portion 21 in the present embodiment.

ピン仮固定用治具６のピン収容孔６１は、図２に示した導電性ピン２０の平面配置に対応するような配置パターンとして、ピン仮固定用治具６に形成されている。すなわち、図６は、ピン仮固定用治具６の一部を示したものであり、実際には多数のピン収容孔６１がピン仮固定用治具６に穿設されている。   The pin accommodation holes 61 of the temporary pin fixing jig 6 are formed in the temporary pin fixing jig 6 as an arrangement pattern corresponding to the planar arrangement of the conductive pins 20 shown in FIG. That is, FIG. 6 shows a part of the temporary pin fixing jig 6, and a large number of pin accommodation holes 61 are actually formed in the temporary pin fixing jig 6.

導電性ピン２０の仮固定に際しては、まず、図７の上段に示すように、ピン仮固定用治具６の上面６ａに、多数の導電性ピン２０を載置する。そして、ピン仮固定用治具６を例
えば上下方向、左右方向に振動させつつ、ピン仮固定用治具６の下面６ｂ側から吸引機等により吸引する。上記の通りピン収容孔６１の径は、導電性ピン２０における軸本体部２１の径よりも大きい。従って、ピン仮固定用治具６の振動及び下面６ｂ側からの吸引を行うことにより、図７の下段に示すように、導電性ピン２０がピン収容孔６１に振り込まれる。すなわち、導電性ピン２０の軸本体部２１がピン収容孔６１に挿入（収容）される。なお、導電性ピン２０の鍔部２２の径は、ピン収容孔６１の径よりも大きい。このため、図示のように、ピン収容孔６１の縁部に鍔部２２が引っ掛かった状態で、導電性ピン２０がピン収容孔６１に収容される。また、導電性ピン２０の鍔部２２の径をピン収容孔６１の径よりも大きくすることで、導電性ピン２０が逆さの状態で突起部２３側からピン収容孔６１に挿入されることが抑制される。その結果、図７の下段に示すように、軸本体部２１がピン収容孔６１に収容され、鍔部２２及び突起部２３がピン収容孔６１から突出した状態で、導電性ピン２０がピン仮固定用治具６に装着される。つまり、所定の配列パターンで形成されたピン収容孔６１に導電性ピン２０が収容される。 When temporarily fixing the conductive pins 20, first, as shown in the upper part of FIG. 7, a large number of conductive pins 20 are placed on the upper surface 6 a of the temporary pin fixing jig 6. Then, the pin temporary fixing jig 6 is sucked from the lower surface 6b side of the pin temporary fixing jig 6 with a suction machine or the like while vibrating in the vertical direction and the horizontal direction, for example. As described above, the diameter of the pin accommodation hole 61 is larger than the diameter of the shaft main body 21 in the conductive pin 20. Therefore, by conducting vibration of the pin temporary fixing jig 6 and suction from the lower surface 6b side, the conductive pin 20 is transferred into the pin accommodation hole 61 as shown in the lower part of FIG. That is, the shaft main body 21 of the conductive pin 20 is inserted (accommodated) into the pin accommodating hole 61. Note that the diameter of the flange portion 22 of the conductive pin 20 is larger than the diameter of the pin accommodation hole 61. For this reason, as shown in the drawing, the conductive pin 20 is accommodated in the pin accommodation hole 61 in a state where the flange portion 22 is hooked on the edge of the pin accommodation hole 61. Further, by making the diameter of the flange portion 22 of the conductive pin 20 larger than the diameter of the pin accommodation hole 61, the conductive pin 20 can be inserted into the pin accommodation hole 61 from the protruding portion 23 side in an inverted state. It is suppressed. As a result, as shown in the lower part of FIG. Attached to the fixing jig 6. That is, the conductive pins 20 are accommodated in the pin accommodation holes 61 formed in a predetermined arrangement pattern.

次いで、図８に示すように、粘着層５を保持した支持基板３と導電性ピン２０をピン収容孔６１に収容した状態のピン仮固定用治具６とを対向して配置する。図示の例では、支持基板３の粘着層５が鉛直下向き、ピン仮固定用治具６に保持されている導電性ピン２０の突起部２３が鉛直上向きの姿勢に保持されているが、これには限られない。また、符号５ａは、粘着層５の「表面」を表す。また、符号３ａは、支持基板３の「表面」を表す。   Next, as shown in FIG. 8, the support substrate 3 holding the adhesive layer 5 and the pin temporary fixing jig 6 in a state where the conductive pins 20 are accommodated in the pin accommodation holes 61 are arranged to face each other. In the illustrated example, the adhesive layer 5 of the support substrate 3 is held vertically downward, and the protrusion 23 of the conductive pin 20 held by the pin temporary fixing jig 6 is held in a vertically upward posture. Is not limited. Reference numeral 5 a represents the “surface” of the adhesive layer 5. Reference numeral 3 a represents the “surface” of the support substrate 3.

支持基板３に対する導電性ピン２０の仮固定に際して、図８に示す状態から支持基板３及びピン仮固定用治具６を互いに近づけていき、導電性ピン２０を粘着層５及び支持基板３に押し当てることで、仮固定する。上記のように、支持基板３に対してピン仮固定用治具６を接近させていくと、導電性ピン２０における突起部２３が粘着層５の表面５ａに到達する。その際、導電性ピン２０の突起部２３は尖った形状を有しているため、粘着層５に容易に突き刺すことができる。図９には、導電性ピン２０を仮固定する工程において、粘着層５に導電性ピン２０の突起部２３が途中まで突き刺さった状態、つまり埋め込まれた状態が示されている。その後、導電性ピン２０における突起部２３の先端部が支持基板３の表面３ａに衝突する。   When temporarily fixing the conductive pins 20 to the support substrate 3, the support substrate 3 and the pin temporary fixing jig 6 are brought close to each other from the state shown in FIG. 8, and the conductive pins 20 are pressed against the adhesive layer 5 and the support substrate 3. Temporarily fix by hitting. As described above, when the pin temporary fixing jig 6 is brought closer to the support substrate 3, the protruding portion 23 of the conductive pin 20 reaches the surface 5 a of the adhesive layer 5. At that time, since the protruding portion 23 of the conductive pin 20 has a sharp shape, it can be easily pierced into the adhesive layer 5. FIG. 9 shows a state in which the protrusion 23 of the conductive pin 20 has been pierced partway into the adhesive layer 5 in the step of temporarily fixing the conductive pin 20, that is, an embedded state. Thereafter, the tip of the protrusion 23 in the conductive pin 20 collides with the surface 3 a of the support substrate 3.

本実施形態では、導電性ピン２０における突起部２３の先端が支持基板３の表面３ａに衝突した後も、支持基板３及びピン仮固定用治具６の間の離間距離を更に接近させることで、突起部２３を支持基板３の表面３ａに押し付ける（押し当てる）。これにより、図１０に示すように、突起部２３の先端が平坦になる。言い換えると、本実施形態では、突起部２３の先端が平坦になるように、導電性ピン２０を支持基板３に押し当てる。例えば、突起部２３が略円錐台形状、或いは略円柱形状となるまで、突起部２３を支持基板３の表面に押し付けるようにしてもよい。   In this embodiment, even after the tip of the protrusion 23 of the conductive pin 20 collides with the surface 3 a of the support substrate 3, the separation distance between the support substrate 3 and the pin temporary fixing jig 6 is made closer. Then, the protrusion 23 is pressed (pressed) against the surface 3 a of the support substrate 3. Thereby, as shown in FIG. 10, the front-end | tip of the projection part 23 becomes flat. In other words, in this embodiment, the conductive pin 20 is pressed against the support substrate 3 so that the tip of the protrusion 23 becomes flat. For example, the protrusion 23 may be pressed against the surface of the support substrate 3 until the protrusion 23 has a substantially truncated cone shape or a substantially cylindrical shape.

以上のように、導電性ピン２０は、鍔部２２を粘着層５の外部に露出させた状態で突起部２３を粘着層５に突き刺すようにして、支持基板３に仮固定される。その後、支持基板３からピン仮固定用治具６を離反させることで、図１１に示されるように、ピン収容孔６１に挿入されている導電性ピン２０の軸本体部２１をピン収容孔６１から引き抜く。これにより、支持基板３に対して導電性ピン２０を仮固定する工程が完了する。   As described above, the conductive pin 20 is temporarily fixed to the support substrate 3 such that the protruding portion 23 is inserted into the adhesive layer 5 with the flange portion 22 exposed to the outside of the adhesive layer 5. Thereafter, the pin temporary fixing jig 6 is separated from the support substrate 3, whereby the shaft main body 21 of the conductive pin 20 inserted in the pin accommodation hole 61 is removed from the pin accommodation hole 61 as shown in FIG. 11. Pull out from. Thereby, the process of temporarily fixing the conductive pins 20 to the support substrate 3 is completed.

なお、図１１に示されるように、支持基板３に導電性ピン２０が仮固定された状態では、鍔部２２が粘着層５の外部に露出している。図示の例では、鍔部２２における前端面２２ａの高さ（位置）が、粘着層５の表面５ａの高さ（位置）に略一致している。つまり、導電性ピン２０は、突起部２３が粘着層５の内部に埋め込まれた状態で、鍔部２２が粘着層５の表面５ａ上に載置された状態で支持基板３に仮固定される。また、図示のように、導電性ピン２０は、粘着層５内に突起部２３を突き刺した状態で支持基板３に立設してい
る。以上のように、支持基板３への導電性ピン２０の仮固定が完了すると、次いで、軸本体部２１の後端（鍔部２２と遠位にある方の端部）が鉛直上向きとなるように、支持基板３を反転する。図１２は、支持基板３に対して仮固定が完了した状態の導電性ピン２０の平面的な配置パターンを示している。 As shown in FIG. 11, the flange 22 is exposed to the outside of the adhesive layer 5 in a state where the conductive pins 20 are temporarily fixed to the support substrate 3. In the illustrated example, the height (position) of the front end face 22 a in the flange portion 22 substantially matches the height (position) of the surface 5 a of the adhesive layer 5. In other words, the conductive pin 20 is temporarily fixed to the support substrate 3 with the protruding portion 23 embedded in the adhesive layer 5 and the flange 22 placed on the surface 5 a of the adhesive layer 5. . Further, as shown in the drawing, the conductive pin 20 is erected on the support substrate 3 in a state where the protrusion 23 is pierced into the adhesive layer 5. As described above, when the temporary fixing of the conductive pins 20 to the support substrate 3 is completed, the rear end of the shaft main body portion 21 (the end portion on the distal side with the flange portion 22) is directed vertically upward. Then, the support substrate 3 is inverted. FIG. 12 shows a planar arrangement pattern of the conductive pins 20 in a state where the temporary fixing to the support substrate 3 is completed.

次いで、図１３、図１４に示すように、ベアチップ１０を粘着層５上の所定位置に搭載する。その際、粘着層５上にベアチップ１０をフェイスダウンで搭載する。すなわち、ベアチップ１０の回路形成面１０ａが、粘着層５の表面５ａに面するように（接するように）粘着層５上に載置し、ベアチップ１０を支持基板３に仮固定する。   Next, as shown in FIGS. 13 and 14, the bare chip 10 is mounted at a predetermined position on the adhesive layer 5. At that time, the bare chip 10 is mounted face down on the adhesive layer 5. That is, the bare chip 10 is placed on the adhesive layer 5 so that the circuit forming surface 10 a of the bare chip 10 faces the surface 5 a of the adhesive layer 5, and the bare chip 10 is temporarily fixed to the support substrate 3.

次に、図１５に示すように、支持基板３における粘着層５の上にモールド樹脂３０を供給（ディスペンス）する。ここで、支持基板３には、粘着層５によってベアチップ１０及び導電性ピン２０が仮固定されている。そのため、粘着層５上に供給されたモールド樹脂３０は、ベアチップ１０及び導電性ピン２０を被覆する。つまり、支持基板３に仮固定されているベアチップ１０及び導電性ピン２０は、モールド樹脂３０に埋め込まれる。モールド樹脂３０は、例えばエポキシ等の絶縁性の樹脂組成物であり、無機材料からなるフィラーを含有していてもよい。モールド樹脂３０に含有される無機フィラーとしては、例えば、アルミナ、シリカ、水酸化アルミニウム、及び窒化アルミニウム等が例示できる。   Next, as shown in FIG. 15, the mold resin 30 is supplied (dispensed) onto the adhesive layer 5 in the support substrate 3. Here, the bare chip 10 and the conductive pins 20 are temporarily fixed to the support substrate 3 by the adhesive layer 5. Therefore, the mold resin 30 supplied onto the adhesive layer 5 covers the bare chip 10 and the conductive pins 20. That is, the bare chip 10 and the conductive pins 20 that are temporarily fixed to the support substrate 3 are embedded in the mold resin 30. The mold resin 30 is an insulating resin composition such as an epoxy, and may contain a filler made of an inorganic material. Examples of the inorganic filler contained in the mold resin 30 include alumina, silica, aluminum hydroxide, and aluminum nitride.

次に、図１６に示すように、モールド樹脂３０を加熱プレスする。これにより、モールド樹脂３０は、その表面が略平坦になると共に、硬化する。この状態では、先の図２に示した平面状態となる。これにより、複数のベアチップ１０がウエハ状態に再構築され、再構築ウエハ２が得られる。以下、硬化した後のモールド樹脂３０を「樹脂層３０」と呼ぶこととする。   Next, as shown in FIG. 16, the mold resin 30 is heated and pressed. Thereby, the surface of the mold resin 30 is substantially flat and hardened. In this state, the planar state shown in FIG. Thereby, the plurality of bare chips 10 are reconstructed into a wafer state, and the reconstructed wafer 2 is obtained. Hereinafter, the cured mold resin 30 is referred to as a “resin layer 30”.

次に、図１７に示すように、ベアチップ１０、導電性ピン２０、及び樹脂層３０を含む再構築ウエハ２を、支持基板３から剥離する。本実施形態では、粘着層５に加熱発泡型の粘着テープを用いている。このため、再構築ウエハ２を支持基板３から剥離する際、粘着層５を加熱することで粘着テープを発泡させることで、容易にこれらの剥離を行うことができる。また、粘着層５に係る粘着テープが、紫外線照射によって密着強度を弱めるものである場合、紫外線を照射することによって容易に剥離することができる。このように、再構築ウエハ２（ベアチップ１０、導電性ピン２０及び樹脂層３０）の支持基板３からの剥離が完了すると、ベアチップ１０の回路形成面１０ａ及び導電性ピン２０の一部が外部に露出する。導電性ピン２０は、鍔部２２の前端面２２ａと、この前端面２２ａより先端側に位置する突起部２３の全体が、樹脂層３０の外部に露出している。つまり、再構築ウエハ２の導電性ピン２０は、突起部２３を外部に突出させた状態で樹脂層３０に埋め込まれている。   Next, as shown in FIG. 17, the reconstructed wafer 2 including the bare chip 10, the conductive pins 20, and the resin layer 30 is peeled from the support substrate 3. In the present embodiment, a heat-foaming type adhesive tape is used for the adhesive layer 5. For this reason, when the reconstructed wafer 2 is peeled from the support substrate 3, the pressure-sensitive adhesive tape can be foamed by heating the pressure-sensitive adhesive layer 5, so that the peeling can be easily performed. Moreover, when the adhesive tape which concerns on the adhesion layer 5 weakens adhesive strength by ultraviolet irradiation, it can peel easily by irradiating an ultraviolet-ray. As described above, when peeling of the reconstructed wafer 2 (the bare chip 10, the conductive pins 20 and the resin layer 30) from the support substrate 3 is completed, the circuit forming surface 10a of the bare chip 10 and a part of the conductive pins 20 are exposed to the outside. Exposed. In the conductive pin 20, the front end surface 22 a of the flange 22 and the entire protrusion 23 positioned on the front end side of the front end surface 22 a are exposed to the outside of the resin layer 30. That is, the conductive pins 20 of the reconstructed wafer 2 are embedded in the resin layer 30 with the protruding portions 23 protruding outward.

次に、再構築ウエハ２の上面及び下面のうち少なくとも一方、すなわち再構築ウエハ２の両面若しくは片面に再配線層を形成する。ここでは、再構築ウエハ２の上面２ａに再配線層を形成する例を説明する。図１に示したように、再構築ウエハ２の上面２ａに、再配線層４０を形成する。再配線層４０は、再構築ウエハ２側から、第１層４１、第２層４２、第３層４３がこれらの順に積層された層構造を有している。以下、適宜図１を参照しつつ、再配線層４０について説明する。   Next, a rewiring layer is formed on at least one of the upper surface and the lower surface of the reconstructed wafer 2, that is, on both surfaces or one surface of the reconstructed wafer 2. Here, an example in which a rewiring layer is formed on the upper surface 2a of the reconstructed wafer 2 will be described. As shown in FIG. 1, a rewiring layer 40 is formed on the upper surface 2 a of the reconstructed wafer 2. The rewiring layer 40 has a layer structure in which a first layer 41, a second layer 42, and a third layer 43 are laminated in this order from the reconstructed wafer 2 side. Hereinafter, the rewiring layer 40 will be described with reference to FIG. 1 as appropriate.

第１層４１の形成に際して、例えば、図１８に示すように、再構築ウエハ２の上面２ａに、感光性の絶縁樹脂膜４１０を形成する。この絶縁樹脂膜４１０には、例えば感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミド等を用いてもよい。次いで、絶縁樹脂膜４１０を露光し、現像することにより、ビア４４（図１を参照）に整合する位置、すなわち図示の例では電極パッド１００と上下に重なる位置に開口４１１を形成する
。開口４１１の底面には、電極パッド１００が露出する。 When forming the first layer 41, for example, as shown in FIG. 18, a photosensitive insulating resin film 410 is formed on the upper surface 2 a of the reconstructed wafer 2. For the insulating resin film 410, for example, photosensitive epoxy, photosensitive polybenzoxazole, photosensitive polyimide, or the like may be used. Next, the insulating resin film 410 is exposed and developed to form an opening 411 at a position aligned with the via 44 (see FIG. 1), that is, a position overlapping with the electrode pad 100 in the illustrated example. The electrode pad 100 is exposed on the bottom surface of the opening 411.

その後、図１９に示すように、絶縁樹脂膜４１０の上面及び開口４１１の内面に、スパッタリング等を適用してシード層４１２を形成する。そして、形成すべき第２層４２における配線４２ａとビア４４（図１を参照）に整合する位置に開口４１３が形成されるようにフォトレジストパターン４１４を形成する。そして、シード層４１２を電極として銅を電解めっきすることにより、図２０に示すように、開口４１３内にビア４４及び配線４２ａを形成する。その後、フォトレジストパターン４１４を除去し、これによって露出したシード層４１２を除去することにより、図２１に示すような配線４２ａが形成される。なお、図２１においては、配線４２ａの下のシード層４１２の表示を省略している。図２１に示すように、第１層４１の絶縁樹脂膜４１０は、樹脂層３０のから突出する突起部２３の側面を覆うように形成される。これにより、導電性ピン２０の突起部２３を、第１層４１を貫通するビアとして機能させることができる。以上の工程により、再構築ウエハ２の上面２ａに、導電性ピン２０の突起部２３及びビア４４を断面内に含む絶縁膜としての第１層４１が形成され、第１層４１の上に配線４２ａを含む配線層としての第２層４２が形成される。   Thereafter, as shown in FIG. 19, a seed layer 412 is formed on the upper surface of the insulating resin film 410 and the inner surface of the opening 411 by applying sputtering or the like. Then, a photoresist pattern 414 is formed so that an opening 413 is formed at a position matching the wiring 42a and the via 44 (see FIG. 1) in the second layer 42 to be formed. Then, by electroplating copper using the seed layer 412 as an electrode, a via 44 and a wiring 42a are formed in the opening 413 as shown in FIG. Thereafter, the photoresist pattern 414 is removed, and the exposed seed layer 412 is removed, thereby forming a wiring 42a as shown in FIG. In FIG. 21, the display of the seed layer 412 under the wiring 42a is omitted. As shown in FIG. 21, the insulating resin film 410 of the first layer 41 is formed so as to cover the side surface of the protruding portion 23 protruding from the resin layer 30. Thereby, the protrusion 23 of the conductive pin 20 can function as a via penetrating the first layer 41. Through the above steps, the first layer 41 as an insulating film including the protrusions 23 of the conductive pins 20 and the vias 44 in the cross section is formed on the upper surface 2 a of the reconstructed wafer 2, and the wiring is formed on the first layer 41. A second layer 42 as a wiring layer including 42a is formed.

次に、図２２に示すように、第２層４２の上に絶縁樹脂膜４１０によって第３層４３を形成し、第３層４３の適所に開口を形成することで、配線４２ａの一部を露出させる。配線４２ａのうち、第３層４３に形成された開口によって露出する部位は、外部接続端子として機能することになる。そして、第３層４３の開口に半田バンプ４５を形成し、配線４２ａの外部接続端子と半田バンプ４５とを電気的に接続させる。以上の工程により、再構築ウエハ２における再配線層４０の形成が完了する。   Next, as shown in FIG. 22, the third layer 43 is formed on the second layer 42 by the insulating resin film 410, and an opening is formed at an appropriate position of the third layer 43, so that a part of the wiring 42 a is formed. Expose. A portion of the wiring 42a exposed by the opening formed in the third layer 43 functions as an external connection terminal. Then, a solder bump 45 is formed in the opening of the third layer 43, and the external connection terminal of the wiring 42a and the solder bump 45 are electrically connected. The formation of the rewiring layer 40 on the reconstructed wafer 2 is completed through the above steps.

次に、図２３に示すように、再構築ウエハ２における上面２ａとは反対側の樹脂層３０を、導電性ピン２０における軸本体部２１の後端側が露出するまで研磨し、再構築ウエハ２の下面２ｂを形成する。なお、樹脂層３０の研磨は、再構築ウエハ２に再配線層４０を形成する前に行ってもよい。あるいは、樹脂層３０の研磨を行ってから、再構築ウエハ２を支持基板３から剥離してもよい。次いで、再構築ウエハ２の下面２ｂに露出している導電性ピン２０の軸本体部２１の後端面に半田バンプ４５を形成した後、各再構築ウエハ２をダイシングによって個片化する。これにより、図１に示すようなベアチップ１０を内蔵する部品内蔵基板１が得られる。そして、図１に示すように、導電性ピン２０の突起部２３は、再構築ウエハ２の樹脂層３０から外部に突出し、再構築ウエハ２の上部に形成された再配線層４０に埋め込まれている。   Next, as shown in FIG. 23, the resin layer 30 opposite to the upper surface 2a in the reconstructed wafer 2 is polished until the rear end side of the shaft body 21 in the conductive pins 20 is exposed, and the reconstructed wafer 2 The lower surface 2b is formed. The resin layer 30 may be polished before the rewiring layer 40 is formed on the reconstructed wafer 2. Alternatively, the reconstructed wafer 2 may be peeled from the support substrate 3 after the resin layer 30 is polished. Next, after forming solder bumps 45 on the rear end surface of the shaft body 21 of the conductive pins 20 exposed on the lower surface 2b of the reconstructed wafer 2, each reconstructed wafer 2 is separated into individual pieces by dicing. As a result, the component built-in substrate 1 incorporating the bare chip 10 as shown in FIG. 1 is obtained. As shown in FIG. 1, the protrusion 23 of the conductive pin 20 protrudes from the resin layer 30 of the reconstructed wafer 2 and is embedded in the rewiring layer 40 formed on the top of the reconstructed wafer 2. Yes.

本実施形態に係る部品内蔵基板１においては、導電性ピン２０を予め再構築ウエハ２の樹脂層３０内に埋め込み、再構築ウエハ２を貫通する貫通ビアとして機能させることができる。従って、従来のようにレーザやドリル等を用いることなく微細なビアを狭ピッチで構築することができる。   In the component-embedded substrate 1 according to the present embodiment, the conductive pins 20 can be embedded in the resin layer 30 of the reconstructed wafer 2 in advance to function as through vias that penetrate the reconstructed wafer 2. Therefore, fine vias can be constructed with a narrow pitch without using a laser or a drill as in the prior art.

また、本実施形態では、導電性ピン２０の先端側、すなわち突起部２３を粘着層５に突き刺すようにして導電性ピン２０を支持基板３に仮固定するようにした。このため、例えば、粘着層５の表面に対して導電性ピン２０の先端部を単に載置して接着する場合に比べて、支持基板３（粘着層５）への導電性ピン２０の定着力を高めることができる。これにより、導電性ピン２０及びベアチップ１０をモールドする際に、モールド樹脂３０の樹脂流動によって導電性ピン２０が粘着層５から外れたり、導電性ピン２０が立設する平面位置が正規の位置からずれたりすることを抑制できる。   Further, in the present embodiment, the conductive pin 20 is temporarily fixed to the support substrate 3 so that the tip side of the conductive pin 20, that is, the protruding portion 23 pierces the adhesive layer 5. For this reason, compared with the case where the front-end | tip part of the electroconductive pin 20 is only mounted and adhere | attached with respect to the surface of the adhesion layer 5, for example, the fixing force of the electroconductive pin 20 to the support substrate 3 (adhesion layer 5). Can be increased. Thereby, when the conductive pin 20 and the bare chip 10 are molded, the conductive pin 20 is detached from the adhesive layer 5 due to the resin flow of the mold resin 30, or the planar position where the conductive pin 20 is erected from the normal position. It can suppress shifting.

また、導電性ピン２０のうち、突起部２３は、樹脂層３０の形成時において、導電性ピン２０を仮固定する支持基板３に形成された粘着層５に突き刺さることでモールド樹脂３
０から隔離されることになる。つまり、本実施形態では、導電性ピン２０の鍔部２２を粘着層５の外部に露出させた状態で且つ粘着層５内に突起部２３を突き刺した状態で導電性ピン２０を仮固定した後、モールド樹脂３０によるモールドを行う。これによれば、再構築ウエハ２における樹脂層３０の外部に突起部２３を突出させることができる。そして、樹脂層３０から突出した突起部２３は、再配線層４０を形成する際に、第１層４１の絶縁樹脂膜４１０を貫通するビアとして利用することができる。従って、第１層４１にビアを別途個別に形成する場合に比べて、製造工数を減らすことができる。その結果、部品内蔵基板１の製造に際しての製造効率を高めることが可能となる。 Further, the protrusion 23 of the conductive pin 20 is pierced into the adhesive layer 5 formed on the support substrate 3 to which the conductive pin 20 is temporarily fixed when the resin layer 30 is formed.
It will be isolated from zero. That is, in the present embodiment, after the conductive pin 20 is temporarily fixed in a state where the flange portion 22 of the conductive pin 20 is exposed to the outside of the adhesive layer 5 and the protruding portion 23 is inserted into the adhesive layer 5. Then, molding with the mold resin 30 is performed. According to this, the protrusion 23 can be protruded outside the resin layer 30 in the reconstructed wafer 2. The protrusion 23 protruding from the resin layer 30 can be used as a via penetrating the insulating resin film 410 of the first layer 41 when the rewiring layer 40 is formed. Therefore, the number of manufacturing steps can be reduced as compared to the case where vias are separately formed in the first layer 41. As a result, it is possible to increase manufacturing efficiency when manufacturing the component-embedded substrate 1.

また、本実施形態においては、導電性ピン２０を支持基板３に仮固定する際、突起部２３を支持基板３に押し当てて先端を平坦にするようにしたので、導電性ピン２０の突起部２３をビアとして用いるときの接続信頼性を高めることができる。   In the present embodiment, when the conductive pin 20 is temporarily fixed to the support substrate 3, the protrusion 23 is pressed against the support substrate 3 so as to flatten the tip, and thus the protrusion of the conductive pin 20. Connection reliability when 23 is used as a via can be improved.

更に、導電性ピン２０における鍔部２２の径は、軸本体部２１の径よりも大きいため、導電性ピン２０の仮固定時において粘着層５との接着面積を十分に確保することができる。その結果、粘着層５に対する導電性ピン２０の定着力を増やすことができる。よって、モールド時に導電性ピン２０の位置ずれ、浮きなどの不具合をより一層起こり難くすることができる。これにより、部品内蔵基板１において、再構築ウエハ２を厚さ方向に貫通して層間接続を行う微細な貫通ビアを、所期の位置に精度よく形成することができる。   Furthermore, since the diameter of the flange portion 22 in the conductive pin 20 is larger than the diameter of the shaft main body portion 21, it is possible to secure a sufficient adhesion area with the adhesive layer 5 when the conductive pin 20 is temporarily fixed. As a result, the fixing force of the conductive pin 20 to the adhesive layer 5 can be increased. Therefore, it is possible to further prevent problems such as displacement and floating of the conductive pin 20 during molding. As a result, in the component-embedded substrate 1, fine through vias that penetrate the reconstructed wafer 2 in the thickness direction and make interlayer connections can be accurately formed at the intended positions.

＜変形例＞
次に、本実施形態に係る部品内蔵基板１の製造方法の変形例について説明する。本実施形態に係る部品内蔵基板１及びその製造方法には、種々の変形を加えることができる。例えば、再構築ウエハ２の上面２ａ、或いは下面２ｂに形成される再配線層には、種々の層構造を採用することができる。 <Modification>
Next, a modified example of the method for manufacturing the component-embedded substrate 1 according to the present embodiment will be described. Various modifications can be made to the component-embedded substrate 1 and the manufacturing method thereof according to the present embodiment. For example, various layer structures can be employed for the rewiring layer formed on the upper surface 2a or the lower surface 2b of the reconstructed wafer 2.

図２４Ａ〜図２４Ｃに、再構築ウエハに形成する再配線層の変形例を示す。図２４Ａ〜図２４Ｃにおいて、再構築ウエハにおける断面の一部が示されている。なお、上述までの実施形態と共通する構成については同一の参照符号を付すことで、その詳しい説明は省略する。図２４Ａに示される再構築ウエハ２の上面２ａには、再配線層４０Ａが形成されている。再配線層４０Ａの形成に際しては、まず、再構築ウエハ２の上面２ａ上に配線４２ａを形成した後、配線４２ａと導電性ピン２０の突起部２３とを覆うように絶縁樹脂膜４１０を形成する。その後、例えば化学機械研磨（ＣＭＰ）等を適用して絶縁樹脂膜４１０の表層部を研磨し、突起部２３の先端面を露出させる。その後、導電性ピン２０における突起部２３の先端面及び軸本体部２１の後端面に半田バンプ４５を形成する。以上の工程により、再構築ウエハ２に対して再配線層４０Ａが形成される。なお、導電性ピン２０の突起部２３及び軸本体部２１に対する半田バンプ４５の形成は、適宜省略してもよい。   24A to 24C show modifications of the rewiring layer formed on the reconstructed wafer. 24A to 24C, a part of a cross section of the reconstructed wafer is shown. In addition, about the structure which is common in the above-mentioned embodiment, the detailed description is abbreviate | omitted by attaching | subjecting the same referential mark. A rewiring layer 40A is formed on the upper surface 2a of the reconstructed wafer 2 shown in FIG. 24A. In forming the rewiring layer 40A, first, after forming the wiring 42a on the upper surface 2a of the reconstructed wafer 2, the insulating resin film 410 is formed so as to cover the wiring 42a and the protruding portion 23 of the conductive pin 20. . Thereafter, for example, chemical mechanical polishing (CMP) or the like is applied to polish the surface layer portion of the insulating resin film 410 to expose the front end surface of the protrusion 23. Thereafter, solder bumps 45 are formed on the front end surface of the protrusion 23 and the rear end surface of the shaft body 21 in the conductive pin 20. Through the above steps, the rewiring layer 40A is formed on the reconstructed wafer 2. Note that the formation of the solder bump 45 on the protrusion 23 and the shaft main body 21 of the conductive pin 20 may be omitted as appropriate.

ここで、再構築ウエハ２の上面２ａ上に配線４２ａを形成する際、導電性ピン２０における鍔部２２の前端面２２ａは、上面２ａに露出している。従って、上記のように再構築ウエハ２の上面２ａに配線４２ａを形成することで、鍔部２２の前端面２２ａを介して配線４２ａを導電性ピン２０と容易に接続することができる。つまり、導電性ピン２０の鍔部２２は、導電性ピン２０の仮固定時に粘着層５との接着面積を増やして粘着層５に対する導電性ピン２０の定着力を増加させる機能の他、配線４２ａを引き出すためのパッドとして機能することができる。これによれば、再構築ウエハ２を構築した時点で、再配線層４０Ａを形成する際に必要なパッドを既に形成しておくことができる。すなわち、部品内蔵基板１の製造工程における工数を減らすことができ、部品内蔵基板１の製造効率を高めることが可能となる。   Here, when the wiring 42 a is formed on the upper surface 2 a of the reconstructed wafer 2, the front end surface 22 a of the flange 22 in the conductive pin 20 is exposed on the upper surface 2 a. Therefore, by forming the wiring 42 a on the upper surface 2 a of the reconstructed wafer 2 as described above, the wiring 42 a can be easily connected to the conductive pins 20 via the front end surface 22 a of the flange portion 22. That is, the flange portion 22 of the conductive pin 20 has a function of increasing the fixing force of the conductive pin 20 to the adhesive layer 5 by increasing the adhesion area with the adhesive layer 5 when the conductive pin 20 is temporarily fixed, and the wiring 42a. It can function as a pad for pulling out. According to this, when the reconstructed wafer 2 is constructed, the pads necessary for forming the rewiring layer 40A can be already formed. That is, the number of steps in the manufacturing process of the component built-in substrate 1 can be reduced, and the manufacturing efficiency of the component built-in substrate 1 can be increased.

次に、図２４Ｂに示される再配線層４０Ｂを形成する場合、再構築ウエハ２の上面２ａ
に絶縁樹脂膜４１０を形成した後、この絶縁樹脂膜４１０のうち導電性ピン２０の鍔部２２に対応する部分を開口し、配線４２ａを形成する。そして、導電性ピン２０の突起部２３及び配線４２ａを絶縁樹脂膜４１０によって被覆した後、この絶縁樹脂膜４１０の表層部を研磨することにより、導電性ピン２０における突起部２３の先端面を露出させる。その後、導電性ピン２０における突起部２３の先端面及び軸本体部２１の後端面に半田バンプ４５を形成する。以上の工程により、再構築ウエハ２における再配線層４０Ｂの形成が完了する。なお、上述の再配線層４０Ａと同様に、導電性ピン２０の突起部２３及び軸本体部２１に対する半田バンプ４５の形成は、適宜省略してもよい。また、図２４Ｃに示す再配線層４０Ｃのように、再配線層４０Ｃに含まれる配線４２ａを複層化（多層化）するようにしてもよい。再配線層４０Ｂ、４０Ｃの形成時においても、再配線層４０Ａと場合と同様、導電性ピン２０における鍔部２２の前端面２２ａを、配線４２ａを引き出すためのパッドとして好適に利用することができる。その結果、部品内蔵基板１における製造効率を向上させることができる。 Next, when the rewiring layer 40B shown in FIG. 24B is formed, the upper surface 2a of the reconstructed wafer 2 is formed.
After the insulating resin film 410 is formed, a portion of the insulating resin film 410 corresponding to the flange portion 22 of the conductive pin 20 is opened to form a wiring 42a. Then, after covering the protrusion 23 of the conductive pin 20 and the wiring 42a with the insulating resin film 410, the surface layer portion of the insulating resin film 410 is polished to expose the tip end surface of the protrusion 23 of the conductive pin 20. Let Thereafter, solder bumps 45 are formed on the front end surface of the protrusion 23 and the rear end surface of the shaft body 21 in the conductive pin 20. The formation of the rewiring layer 40B on the reconstructed wafer 2 is completed through the above steps. As with the rewiring layer 40A described above, the formation of the solder bumps 45 on the protrusions 23 and the shaft main body 21 of the conductive pins 20 may be omitted as appropriate. Further, like the rewiring layer 40C shown in FIG. 24C, the wiring 42a included in the rewiring layer 40C may be formed in multiple layers (multilayered). Even when the rewiring layers 40B and 40C are formed, the front end surface 22a of the flange portion 22 of the conductive pin 20 can be suitably used as a pad for drawing out the wiring 42a, as in the case of the rewiring layer 40A. . As a result, the manufacturing efficiency in the component built-in substrate 1 can be improved.

図２５に、変形例に係る導電性ピン２０Ａを示す。導電性ピン２０Ａは、鍔部２２の前端面２２ａから突出する突起部２３を複数備えている点で、図３に示す導電性ピン２０と相違する。その他、軸本体部２１、及び鍔部２２については、図３に示す導電性ピン２０と同様である。本変形例に係る導電性ピン２０Ａのように、鍔部２２の前端面２２ａから複数の突起部２３を突出形成することにより、導電性ピン２０Ａを支持基板３に仮固定する際、粘着層５に対する突起部２３の定着力を一層高めることができる。よって、再構築ウエハ２のモールド時に、粘着層５を介して支持基板３に仮固定されている導電性ピン２０Ａの位置ずれや、浮き等といった不具合を、より一層起こり難くすることができる。つまり、部品内蔵基板１の製造時に、再構築ウエハ２の上下面を層間接続するための貫通ビアを、所期の位置に精度良く形成することができる。   FIG. 25 shows a conductive pin 20A according to a modification. The conductive pin 20 </ b> A is different from the conductive pin 20 shown in FIG. 3 in that it includes a plurality of protrusions 23 that protrude from the front end surface 22 a of the flange 22. In addition, the shaft main body portion 21 and the flange portion 22 are the same as those of the conductive pin 20 shown in FIG. When the conductive pin 20A is temporarily fixed to the support substrate 3 by forming a plurality of protrusions 23 from the front end surface 22a of the flange 22 like the conductive pin 20A according to this modification, the adhesive layer 5 It is possible to further increase the fixing force of the protruding portion 23 against the above. Therefore, when the reconstructed wafer 2 is molded, problems such as misalignment and floating of the conductive pins 20A temporarily fixed to the support substrate 3 via the adhesive layer 5 can be further reduced. That is, when the component built-in substrate 1 is manufactured, the through vias for interlayer connection between the upper and lower surfaces of the reconstructed wafer 2 can be accurately formed at the expected positions.

なお、図２５に示す導電性ピン２０Ａを支持基板３に仮固定する際には、複数の突起部２３の各々の支持基板３の表面３ａに押し当て、各突起部２３の先端を平坦にするとよい。これにより、導電性ピン２０Ａの各突起部２３をビアとして用いる場合の接続信頼性を高めることができる。図２６は、変形例に係る導電性ピン２０Ａを用いて構築した再構築ウエハを有する部品内蔵基板１Ａの断面図である。図１に示す部品内蔵基板１との相違点は、導電性ピン２０Ａに複数の突起部２３が形成されている点であり、その他の点は共通である。導電性ピン２０Ａは、複数の突起部２３を有しているため、当該突起部２３をビアとして用いる際にビアの断面積を確保し易く、接続信頼性を高めることができる。   When the conductive pins 20A shown in FIG. 25 are temporarily fixed to the support substrate 3, they are pressed against the surface 3a of each support substrate 3 of the plurality of protrusions 23, and the tips of the protrusions 23 are flattened. Good. Thereby, connection reliability in the case of using each protrusion 23 of the conductive pin 20A as a via can be improved. FIG. 26 is a cross-sectional view of a component-embedded substrate 1A having a reconstructed wafer constructed using conductive pins 20A according to a modification. The difference from the component-embedded substrate 1 shown in FIG. 1 is that a plurality of protrusions 23 are formed on the conductive pin 20A, and the other points are common. Since the conductive pin 20A has a plurality of protrusions 23, when the protrusions 23 are used as vias, it is easy to secure a cross-sectional area of the vias, and connection reliability can be improved.

以上、実施形態に沿って本件に係る部品内蔵基板１及びその製造方法について説明したが、本件はこれらに制限されるものではない。そして、上記実施形態について、種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明である。例えば、部品内蔵基板１は、複数の電子部品を内蔵していてもよい。   As described above, the component built-in substrate 1 and the manufacturing method thereof according to the present embodiment have been described according to the embodiment, but the present embodiment is not limited thereto. It is obvious to those skilled in the art that various changes, improvements, combinations, and the like are possible for the above-described embodiment. For example, the component-embedded substrate 1 may incorporate a plurality of electronic components.

１・・・部品内蔵基板
２・・・再構築ウエハ
３・・・支持基板
４・・・金型
５・・・粘着層
６・・・ピン仮固定用治具
１０・・・ベアチップ
１０ａ・・回路形成面
２０・・・導電性ピン
２１・・・軸本体部
２２・・・鍔部
２３・・・突起部
３０・・・モールド樹脂（樹脂層）
４０・・・再配線層 DESCRIPTION OF SYMBOLS 1 ... Component-embedded substrate 2 ... Reconstructed wafer 3 ... Support substrate 4 ... Mold 5 ... Adhesive layer 6 ... Pin temporary fixing jig 10 ... Bare chip 10a ... Circuit forming surface 20 ... conductive pin 21 ... shaft body 22 ... hook 23 ... projection 30 ... mold resin (resin layer)
40: Rewiring layer

Claims (3)

支持体の表面に形成された粘着層を介して前記支持体に電子部品を仮固定する工程と、
前記粘着層を介して前記支持体に導電性ピンを仮固定する工程と、
前記粘着層上にモールド樹脂を供給し、仮固定された前記電子部品及び前記導電性ピンを被覆する樹脂層を形成する工程と、
を含み、
前記導電性ピンを仮固定する工程において、前記粘着層に前記導電性ピンの先端を突き刺した状態で前記導電性ピンを前記支持体に立設する、
部品内蔵基板の製造方法。 Temporarily fixing electronic components to the support through an adhesive layer formed on the surface of the support;
Temporarily fixing conductive pins to the support via the adhesive layer;
Supplying a mold resin on the adhesive layer and forming a resin layer covering the temporarily fixed electronic component and the conductive pin;
Including
In the step of temporarily fixing the conductive pin, the conductive pin is erected on the support in a state where the tip of the conductive pin is pierced into the adhesive layer.
A method for manufacturing a component-embedded substrate. 前記導電性ピンは、前記導電性ピンの先端近傍に形成されると共に当該導電性ピンの径よりも大径の鍔部と、前記鍔部の表面から突出すると共に当該鍔部よりも小径の突起部と、を有し、
前記導電性ピンを仮固定する工程において、前記鍔部が前記粘着層の外部に露出した状態に維持されるように前記突起部を前記粘着層内に突き刺す、
請求項１に記載の部品内蔵基板の製造方法。 The conductive pin is formed in the vicinity of the tip of the conductive pin and has a flange having a diameter larger than the diameter of the conductive pin, a protrusion protruding from the surface of the flange, and a diameter smaller than the flange. And
In the step of temporarily fixing the conductive pin, the protrusion is pierced into the adhesive layer so that the collar portion is exposed to the outside of the adhesive layer.
The manufacturing method of the component built-in board | substrate of Claim 1. 前記導電性ピンを仮固定する工程において、前記突起部を前記支持体に押し当てることにより当該突起部の先端を平坦にする、
請求項２に記載の部品内蔵基板の製造方法。 In the step of temporarily fixing the conductive pin, the tip of the protrusion is flattened by pressing the protrusion against the support.
The manufacturing method of the component built-in board | substrate of Claim 2.
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