JP6118079B2 - 半導体デバイスシミュレーション計算処理方法 - Google Patents
半導体デバイスシミュレーション計算処理方法 Download PDFInfo
- Publication number
- JP6118079B2 JP6118079B2 JP2012256474A JP2012256474A JP6118079B2 JP 6118079 B2 JP6118079 B2 JP 6118079B2 JP 2012256474 A JP2012256474 A JP 2012256474A JP 2012256474 A JP2012256474 A JP 2012256474A JP 6118079 B2 JP6118079 B2 JP 6118079B2
- Authority
- JP
- Japan
- Prior art keywords
- processing method
- calculation processing
- carrier
- density
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004364 calculation method Methods 0.000 title claims description 124
- 238000003672 processing method Methods 0.000 title claims description 64
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004088 simulation Methods 0.000 title claims description 11
- 238000005215 recombination Methods 0.000 claims description 53
- 230000006798 recombination Effects 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 33
- 238000005421 electrostatic potential Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 13
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 description 31
- 230000015556 catabolic process Effects 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
J =Jn+Jp (7)
を積分して求めることができる。
本特許の実施例1では、印加電圧が小さく、電界強度が降伏電界の三分の二以下であるときの暗電流を計算する。本実施例を、図2を用いて説明する。図2はワイドギャップ半導体の典型的例として知られているシリコン・カーバイド(SiC)ダイオードを用いた計算である。図2における縦軸の電流は暗電流である。ガードリングと呼ばれる電位の浮遊領域が存在する。この為キャリア寿命が本来値付近にあると、暗電流が極度に小さくなり、IRドロップによる電位計算が不能となる。これに対し、本発明によれば、キャリア寿命を本来値より小さい値に設定することで暗電流を安定に計算可能とさせ、結果、浮遊電位を安定に算出可能としている。図2では印加電圧が600Vと高い値に到達したところで、キャリア寿命を10のマイナス48乗から10のマイナス38乗まで10桁に渡り、本来値へむけ変更可能としている。
本特許の実施例2では、印加電圧が増加し、電界強度が降伏電界の三分の一以上であるときの暗電流を計算する。印加電圧が増加し、電界強度が降伏電界の三分の一を超えたとき、印加電圧が小さく電界強度が降伏電界の三分の二以下であるときの暗電流の計算方法に加えて、捕獲準位が複数個あるとしてキャリア生成率を計算する方法が、暗電流の計算の精度向上に有効である。本実施例では、捕獲準位の数を2としている。本実施例を、図3を用いて説明する。図3はバンドギャップが3eVを超えるようなワイドギャップ半導体の捕獲準位を模式的に示したものである。一般的に捕獲準位は複数個あり、図3(a)では捕獲準位が2つの場合を、図3(b)では捕獲準位が1つの場合を示している。図3(a)に示すように捕獲準位が2つの場合、捕獲準位間の遷移による生成・再結合過程が存在するため、1準位型再結合ではキャリアの生成・再結合率が
本特許の第3の実施例を、図5を用いて説明する。図5は本特許の原理を説明する図(図1)の手順を自動化する方策を明示したものである。計算の出発点として、キャリア寿命τを本来値よりも大きく設定する(s101)。このときのキャリア寿命の初期値をτinitとする。これにより、低印加電圧領域での極微小電流(暗電流)計算の数値精度を向上させることが安定可能となる。具体的にはキャリア寿命の本来値が1マイクロ秒であるとき、印加電圧が低い領域では、寿命の本来値より短い1ナノ秒を設定することで、暗電流を安定に且つ高精度で計算可能としている。
Claims (16)
- 半導体装置内部のキャリア輸送を解析するシミュレーションを行うコンピュータ装置が実行するシミュレーションの計算処理方法であって、
ポアソン方程式と電流連続の式を自己無撞着に解き、静電ポテンシャル分布とキャリア密度を求めるステップと、
前記キャリア密度と、真性キャリア密度と、キャリア寿命とから再結合率を算出するステップと、
前記算出された再結合率を用いて前記ポアソン方程式と前記電流連続の式とを自己無撞着に解いて導出される静電ポテンシャル分布とキャリア密度とから電流密度を求め、当該電流密度を積分することで前記算出された再結合率を積分して電流値を算出するステップと、
を備え、
前記静電ポテンシャル分布とキャリア密度を求めるステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記キャリア寿命を前記キャリア寿命の本来値より短く設定し、印加電圧の増大に伴い前記キャリア寿命を前記本来値まで順次引き上げながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。 - 請求項1に記載される計算処理方法において、
前記静電ポテンシャル分布とキャリア密度を求めるステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記キャリア寿命のかわりに、準位密度、捕獲断面積、およびキャリア速度のいずれか一つ、いずれか二つの積、または全ての積を用い、前記準位密度、前記捕獲断面積、前記キャリア速度のそれぞれを本来値より大きく設定するよう変更し、前記印加電圧の増大に伴い、前記準位密度、前記捕獲断面積、および前記キャリア速度のいずれか一つ、いずれか二つの積、または全ての積を順次引き下げ、前記準位密度、前記捕獲断面積、および前記キャリア速度をそれぞれの本来値まで引き下げながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。 - 請求項1または2に記載される計算処理方法において、
前記再結合率を算出するステップは、前記静電ポテンシャル分布とキャリア密度を求めるステップ毎に、異なる捕獲準位間のエネルギー差に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に前記除算結果の指数関数を乗算する手段を有することを特徴とする計算処理方法。 - 請求項2に記載される計算処理方法において、
前記準位密度、前記捕獲断面積、前記キャリア速度のそれぞれを本来値より大きく設定するよう変更することに加えて、またはこれに代えて、捕獲準位を禁止帯のほぼ中央に設定し、その後、前記印加電圧の増大に伴い前記捕獲準位を本来値まで変更しながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。 - 請求項1に記載される計算処理方法において、
前記再結合率を算出するステップは、前記電流値を算出するステップにおいて算出された電流値を判断因子として用いて、当該判断因子である前記電流値に対し、次に計算された電流値が前記電流値を超えた場合、順次引き上げる前記キャリア寿命の値または変動幅をN倍とするよう制御されたことを特徴とする計算処理方法。 - 請求項2に記載される計算処理方法において、
前記再結合率を算出するステップは、前記電流値を算出するステップにおいて算出された電流値を判断因子として用いて、当該判断因子である前記電流値に対し、次に計算された電流値が前記電流値を超えた場合、順次引き下げる前記準位密度、前記捕獲断面積、または前記キャリア速度の値もしくは変動幅をN分の1とするよう制御されたことを特徴とする計算処理方法。 - 半導体装置内部のキャリア輸送をコンピュータに求めさせるための計算処理方法であって、
少なくとも、
静電ポテンシャル分布、およびキャリア密度を求めるポアソン方程式と電流連続の式を解くステップと、
算出された前記キャリア密度と再結合捕獲プロセスにおける捕獲準位、準位密度、捕獲断面積、キャリア速度、および真性キャリア密度から再結合率を算出するステップと、
前記算出された再結合率を用いて前記ポアソン方程式と前記電流連続の式とを自己無撞着に解いて導出される静電ポテンシャル分布とキャリア密度とから電流密度を求め、当該電流密度を積分することで前記算出された再結合率を積分して電流値を算出するステップと、
を有し、
前記ポアソン方程式と電流連続の式を解くステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記捕獲準位、前記準位密度、前記捕獲断面積、前記キャリア速度、および前記真性キャリア密度のいずれか一つ、または、これらの中から任意に選択された複数の因子の値を、所定の値より大きく設定し、印加電圧の増大に伴い前記1つまたは複数の因子の値を順次変更し、前記1つまたは複数の因子を前記所定の値まで引き下げながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。 - 請求項7に記載される計算処理方法において、
前記ポアソン方程式と電流連続の式を解くステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記捕獲準位、前記準位密度、前記捕獲断面積、前記キャリア速度、および前記真性キャリア密度に代えて、キャリア寿命を所定の値より短く設定し、前記印加電圧の増大に伴い前記キャリア寿命の値を前記所定の値まで順次引き上げながら前記再結合率を算出して前記電流値を算出すること繰り返すよう制御されたことを特徴とする計算処理方法。 - 請求項7または8に記載される計算処理方法において、
前記再結合率を算出するステップは、前記ポアソン方程式と電流連続の式を解くステップ毎に、異なる捕獲準位間のエネルギー差に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を前記真性キャリア密度に乗算する手段を有することを特徴とする計算処理方法。 - 請求項7に記載される計算処理方法において、
前記準位密度、前記捕獲断面積、前記キャリア速度のそれぞれを本来値より大きく設定するよう変更することに加えて、またはこれに代えて、前記捕獲準位を禁止帯のほぼ中央に設定し、その後、前記印加電圧の増大に伴い前記捕獲準位を本来値まで変更しながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。 - 請求項7に記載される計算処理方法において前記印加電圧の増大に伴い、前記1つまたは複数の因子の値を順次変更する計算処理過程において、前記電流値を判断因子として用いることを特徴とする計算処理方法。
- 請求項11に記載される計算処理方法において、
前記再結合率を算出するステップは、前記判断因子である前記電流値に対し、前記計算された電流値が判断電流値を超えた場合、前記順次変更される因子の値または変動幅をN分の1とするよう制御されたことを特徴とする計算処理方法。 - 請求項12に記載される計算処理方法において、前記順次変更される因子の値または変動幅を1/2倍とすることを特徴とする計算処理方法。
- 請求項1乃至13のいずれかに記載される計算処理方法において、4倍精度またはそれ以上の精度によるコンパイラーを用いることを特徴とする計算処理方法。
- 請求項11に記載される計算処理方法において、4倍精度のコンパイラーを用い、判断電流密度を1平方センチメータ当り10のマイナス20乗アンペアとすることを特徴とする計算処理方法。
- 請求項11に記載される計算処理方法において、2倍精度のコンパイラーを用い、判断電流密度を1平方センチメータ当り1マイクロアンペアとすることを特徴とする計算処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012256474A JP6118079B2 (ja) | 2012-11-22 | 2012-11-22 | 半導体デバイスシミュレーション計算処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012256474A JP6118079B2 (ja) | 2012-11-22 | 2012-11-22 | 半導体デバイスシミュレーション計算処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014107277A JP2014107277A (ja) | 2014-06-09 |
JP6118079B2 true JP6118079B2 (ja) | 2017-04-19 |
Family
ID=51028545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012256474A Active JP6118079B2 (ja) | 2012-11-22 | 2012-11-22 | 半導体デバイスシミュレーション計算処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6118079B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7283370B2 (ja) * | 2019-12-19 | 2023-05-30 | 信越半導体株式会社 | デバイスの電気特性の評価方法 |
CN113297818B (zh) * | 2021-05-19 | 2023-08-04 | 贵州师范学院 | 一种半导体中高斯分布能态间电荷生成、复合模拟仿真方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3214108B2 (ja) * | 1992-10-09 | 2001-10-02 | 株式会社デンソー | 半導体デバイスのシミュレーション方法 |
JPH06232231A (ja) * | 1993-02-02 | 1994-08-19 | Matsushita Electron Corp | 半導体素子の電気特性評価装置 |
JP3156764B2 (ja) * | 1997-08-21 | 2001-04-16 | 日本電気株式会社 | 半導体デバイスの衝突電離現象のシミュレーション方法 |
JP2000164850A (ja) * | 1998-11-24 | 2000-06-16 | Fujitsu Ltd | デバイスシミュレーション法及び半導体装置の製造方法 |
JP4473625B2 (ja) * | 2004-04-06 | 2010-06-02 | 株式会社東芝 | 半導体デバイス耐圧評価装置及び耐圧シミュレーション方法 |
JP5235124B2 (ja) * | 2008-10-07 | 2013-07-10 | アドバンスソフト株式会社 | 半導体デバイスシミュレーションプログラム |
-
2012
- 2012-11-22 JP JP2012256474A patent/JP6118079B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014107277A (ja) | 2014-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Bonilla et al. | On the c-Si/SiO2 interface recombination parameters from photo-conductance decay measurements | |
Maiberg et al. | Theoretical study of time-resolved luminescence in semiconductors. I. Decay from the steady state | |
Cuevas | Modelling silicon characterisation | |
Gao et al. | Efficient self-consistent quantum transport simulator for quantum devices | |
Kwapil et al. | Impact of iron precipitates on carrier lifetime in as-grown and phosphorus-gettered multicrystalline silicon wafers in model and experiment | |
Gaury et al. | Charged grain boundaries and carrier recombination in polycrystalline thin-film solar cells | |
JP6118079B2 (ja) | 半導体デバイスシミュレーション計算処理方法 | |
Schenk et al. | III–V-based hetero tunnel FETs: A simulation study with focus on non-ideality effects | |
Bulyarskiy | The effect of electron-phonon interaction on the formation of reverse currents of pn-junctions of silicon-based power semiconductor devices | |
Bhojani et al. | Gallium arsenide semiconductor parameters extracted from pin diode measurements and simulations | |
KR102339937B1 (ko) | 변형 에너지를 고려한 고용체의 상태도 계산방법 | |
Boumaraf et al. | Deep traps and temperature effects on the capacitance of p-type Si-doped GaAs Schottky diodes on (2 1 1) and (3 1 1) oriented GaAs substrates | |
Sengouga et al. | Modeling the effect of deep traps on the capacitance–voltage characteristics of p-type Si-doped GaAs Schottky diodes grown on high index GaAs substrates | |
Mirzavand et al. | Full-wave semiconductor devices simulation using ADI-FDTD method | |
Sajjad et al. | A tunnel FET compact model including non-idealities with verilog implementation | |
Huqe et al. | Analytical Modeling of the Base Dark Saturation Current of Drift-Field Solar Cells Considering Auger Recombination | |
Graef et al. | Comparative numerical analysis and analytical RDF-modeling of MOSFETs and DG Tunnel-FETs | |
Borschak et al. | Dependence of conductivity of an illuminated nonideal heterojunction on external bias | |
Maione et al. | Shot noise suppression in p-n junctions due to carrier generation-recombination | |
Sarangapani et al. | Non-equilibrium Green's function predictions of band tails and band gap narrowing in III-V semiconductors and nanodevices | |
Hamache et al. | Numerical simulation of the type inversion in n+-p-p+ Si solar cells, used for space applications, under 1 MeV electron irradiation | |
Fukuda et al. | Three-dimensional simulation of scanning tunneling microscopy for semiconductor carrier and impurity profiling | |
Cova et al. | A software tool for the design of high power PiN diodes based on the numerical study of the reverse characteristics | |
Böer et al. | Carrier Scattering at High Electric Fields | |
Sel’skii et al. | A study of the effect of random dopant-concentration fluctuations on current in semiconductor superlattices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151106 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161108 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20170110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170314 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170324 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6118079 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |