JP6118079B2 - 半導体デバイスシミュレーション計算処理方法 - Google Patents

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Description

本発明は半導体装置内部の電子又は正孔の少なくとも一方、あるいは両方の輸送問題を解析する半導体デバイスシミュレーション計算処理方法に関する。
半導体装置の応用分野は拡大の一途にあり、従来のLarge−Scale−Integration(LSI)のみならず、電力機器制御を可能とするハイパワー応用まで開発が精力的に進められている。ハイパワーデバイスに要求される課題は大電流化と高耐圧化である。後者については、禁制帯幅の広い「ワイドギャップ」半導体が優位である。これは、降伏電圧を決めるイオン化係数が禁制帯と逆比例して小さくなるからである。近年、これまで半導体材料として主流であったシリコン(Si)に比べ禁制帯幅の大きい炭化ケイ素(SiC)や窒化ガリウム(GaN)と言った新しい材料が注目されている。
新規材料を用いた半導体デバイスを効率的に設計するには、計算機を駆使したシミュレーション手法が有効である。これには、電位・電界分布を決めるポアソン方程式と電子・正孔分布を決める電流連続の式を自己無撞着に解く方法が適している。まずポアソン方程式を解くことにより電界強度を知ることができ、これによりイオン化率を定量的に算出可能となる。続いて、電子電流と正孔電流成分に該イオン化率を乗算する事により、雪崩増倍率を把握可能となる。
高耐圧化を図るデバイス構造として、基板不純物と逆導電性の電気的に浮遊なn型(またはp型)高濃度領域を設置する構造、いわゆる「ガードリング」と呼ばれる構造が採用される。電気的浮遊領域の電位はデバイス内部を流れる極微小電流による電位降下(IRドロップ)により自動的に決定されるものである。
n型領域中のp型領域、またはp型領域中のn型領域を浮遊電位とした所謂「ガードリング」構造の場合、pn接合を流れる電流は逆方向飽和電流と呼ばれる極微小電流(通常、暗電流と呼ばれる)で、シリコンのようなバンドギャップが1eV程度の材料では1準位の捕獲モデルから逆方向飽和電流の大きさを算出可能である。算出方法については非特許文献1や非特許文献2のなかで記載されている。
しかし、近年注目されているワイドギャップ半導体材料の場合、例えばSiCやGaNのバンドギャップは約3eV程度ある。エネルギーギャップの大きさを3eVとすると、真性キャリア密度は1立方センチメートル当たり10のマイナス7乗程度(10-7cm-3)となる。np積一定の関係を考慮すると、キャリア密度の変化領域は50桁を超えることになる。計算機の計算精度を表す2倍精度、4倍精度のコンパイルをもってしても50桁の数値計算精度を確保することは困難である。8倍精度と言う方法も考えられるが、計算時間・計算機記憶容量からみて、非現実的方法論である。また真性キャリア密度が10-7cm-3となることから、再結合率はシリコンの場合と比べて17桁も小さな値となる。この為、実用的2倍精度コンパイルの場合、あるいは4倍精度コンパイルを用いても、pn接合逆バイアスにおける微小電流、所謂「暗電流」を従来の方法で算出することが困難である。「暗電流」の算出が困難になると、ガードリングと呼ばれる領域の浮遊電位はデバイス内部の微小電流による電位降下により決定されるので、浮遊電位そのものが求解困難となる。電位未定により数値計算は収束せず、シミュレーションそのものが事実上、実行困難となる。
D. K. Schroder, "The concept of generation and recombination lifetimes in semiconductors,"(半導体内部での生成・再結合過程における寿命の概念) IEEE Trans. Electron Devices, vol. ED-29, pp. 1336-1338, Aug. 1982 山口 憲、冨澤一隆著「非平衡電子輸送論」(アドバンスソフト出版事業部)978-4-9903316-3-4 山口 憲 著「パワーデバイス用シミュレータの技術課題」(アドバンスソフト出版事業部)アドバンスシミュレーション、vol. 8, 2011
そこで、本発明は上記従来の問題点を解決すべくワイドギャップ半導体内部で起こる再結合過程を精査・検討し、その物理的性質を明らかにすることにより、合理的で精度が高く、且つ、適用範囲の広い「暗電流」を短時間で提供することを課題とする。
上記課題を解決して本発明の目的を達成するため、本発明の一態様に係る計算処理方法は、半導体装置内部のキャリア輸送を解析するシミュレーションを行うコンピュータ装置が実行するシミュレーションの計算処理方法であって、ポアソン方程式と電流連続の式を自己無撞着に解き、静電ポテンシャル分布とキャリア密度を求めるステップと、真性キャリア密度と、キャリア寿命とから再結合率を算出するステップとを備え、印加電圧が第1のある値より低いとき、キャリア寿命をキャリア寿命の本来値より短く設定するよう変更して再結合率を算出し、印加電圧の増大に伴い、キャリア寿命を順次引き上げ、キャリア寿命の本来値まで引き上げる計算を実行するよう制御され、第1のある値は降伏電界の三分の二であることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、再結合率を算出するステップにおいて、キャリア寿命のかわりに、準位密度、捕獲断面積、速度のいずれか一つまたは二つの積、または全ての積を用い、準位密度、捕獲断面積、速度のそれぞれの本来値より大きく設定するよう変更して再結合率を算出し、印加電圧の増大に伴い、準位密度、捕獲断面積、速度を順次引き下げ、準位密度、捕獲断面積、速度のそれぞれの本来値まで引き上げる計算を実行するよう制御されたことを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、印加電圧が第2のある値より高いとき、静電ポテンシャル分布とキャリア密度を求めるステップ毎に、異なる捕獲準位間のエネルギー差に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に除算結果の指数関数を乗算するステップをさらに備え、第2のある値は降伏電界の三分の一であることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、印加電圧が前記ある値より低い領域では捕獲準位を禁止帯のほぼ中央に設定し、印加電圧の増大に伴い、該因子の値を所定の値に引き戻し計算を実行するよう制御されたことを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、印加電圧の増大に伴い、キャリア寿命を順次引き上げ、または、準位密度、捕獲断面積、速度を順次引き下げる計算処理過程において、計算された電流値を判断因子として用いることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、判断因子である電流値に対し、次に計算された電流値が判断電流値を超えた場合、順次引き上げるキャリア寿命の変動幅をN倍、または、順次引き下げる準位密度、捕獲断面積、速度の変動幅をN分の1とするよう制御されたことを特徴とする。
本発明の他の態様に係る計算処理方法は、半導体装置内部のキャリア輸送をコンピュータに求めさせるための計算処理方法であって、少なくとも、静電ポテンシャル分布、およびキャリア分布を求めるポアソン方程式と電流連続の式を解く手段と、算出されたキャリアの密度と再結合プロセスにおける捕獲準位、準位密度、捕獲断面積、速度、および真性キャリア密度から再結合率を算出する手段を有し、印加電圧が低い領域では準位密度、捕獲断面積、および速度のいずれか一つまたは選択された複数の因子の積の値を所定の値より大きく設定するよう変更して計算し、印加電圧の増大に伴い、該因子の値を順次引き下げ、所定の値まで引き下げる計算を実行するよう制御されたことを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において再結合率を真性キャリア密度と寿命より算出する手段を有し、印加電圧が低い領域では寿命を所定の値より短く設定し、印加電圧の増大に伴い、該因子の値を順次引き上げ、所定の値まで引き上げる計算を実行するよう制御されたことを特徴とする計算処理方法。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において捕獲準位、準位密度、捕獲断面積、速度、および真性キャリア密度または寿命と真性キャリア密度から再結合率を算出する手段を有し、異なる捕獲準位間のエネルギー差に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に該因子を乗算する手段を有することを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において、電界強度に依存して、真性キャリア密度に該因子を乗算する手段を有することを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において捕獲準位、準位密度、捕獲断面積、速度、および真性キャリア密度から再結合率を算出する手段を有し、印加電圧が低い領域では捕獲準位を禁止帯のほぼ中央に設定し、印加電圧の増大に伴い、該因子の値を所定の値に引き戻し計算を実行するよう制御されたことを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において印加電圧の増大に伴い、該因子の値を順次引き上げ、または、引き下げる計算処理過程において、計算された電流値を判断因子として用いることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、判断因子である電流値に対し、計算された電流値が判断電流値を超えた場合、順次引き上げ、または、引き下げられる因子の変動幅をN倍またはN分の1とするよう制御されたことを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、変動幅因子Nを2とすることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において、4倍精度またはそれ以上の精度によるコンパイラーを用いることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理手段において、判断因子である電流値として、4倍精度コンパイル計算については判断電流密度を1平方センチメータ当り10のマイナス20乗アンペア程度とすることを特徴とする。
本発明の他の態様に係る計算処理方法は、上記の計算処理方法において、判断因子である電流値として、2倍精度コンパイル計算については判断電流密度を1平方センチメータ当り1マイクロアンペア程度とすることを特徴とする。
静電ポテンシャル分布を求めるポアソン方程式とキャリア分布を求める電流連続の式を解く手段と、且つ、方程式群を自己無撞着に数値解法する手段と、再結合率を真性キャリア密度と寿命より算出する手段を具備する計算処理方法において、高耐圧デバイス設計ではpn接合の暗電流を高精度、且つ、安定に解く必要がある。本発明によれば、キャリア寿命、あるいは該値の替わりに、準位密度、捕獲断面積、速度、あるいは真性キャリア密度を印加電圧と計算された電流値に応じて適宜制御することで暗電流算出を高速に、安定に、且つ高精度に実現可能とする。
本発明の計算処理手順を示す模式図である。 本発明の実施例1にかかる、印加電圧が小さいときの、ガードリング付きシリコンカーバイトダイオードの場合の計算処理手順を示す模式図である。 2準位型再結合を説明するバンド構造図である。 2準位型再結合に基づく再結合率の大きさを示す図である。 本発明の実施例3にかかる、再結合率の自動制御のフローチャートである。
ワイドギャップ半導体中のpn接合が逆バイアスされた状況下におけるキャリアの生成率は真性キャリア密度に比例し、キャリア寿命に反比例することから、真性キャリア密度とキャリア寿命を計算過程で適宜制御することで暗電流の計算精度向上と計算処理速度向上の両立を達成可能とする。
上記の暗電流を計算するための、半導体装置内部のキャリア輸送を解析するシミュレーションを行うコンピュータ装置が実行するシミュレーションの計算処理方法を、以下に述べる。
具体的には、静電ポテンシャル分布を求めるポアソン方程式とキャリア分布を求める電流連続の式を解く手段と、且つ、方程式群を自己無撞着に数値解法する手段と、キャリアの生成・再結合率を真性キャリア密度とキャリア寿命より算出する手段を具備する計算処理方法において、印加電圧が低く降伏電圧に達していない場合、キャリア寿命を本来値より短く設定することでデバイス内部の電流密度を大きく見積もらせるよう計算を実行させる手段が挙げられる。キャリア寿命は準位密度、捕獲断面積、速度の積の逆数であるから該3つの物理定数の内の任意の一つ、または2つの積、または3つ全ての積を本来値より大きく設定することで電流密度と端子電流値(暗電流)を大きく見積もらせるよう計算を実行させる手段も挙げられる。ここで、本来値とは、キャリア寿命を短く設定する前の、または準位密度、捕獲断面積、速度を長く設定する前の本来の値を指す。上記の手段は、印加電圧が低い領域、具体的には印加電圧が降伏電界の三分の二以下の場合に有効である。高電圧領域、具体的には印加電圧が降伏電界の三分の一以上の場合では、上述の手段に加えて、2つの捕獲準位間隔に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に該除算結果の指数関数を電界強度に依存して乗算する手段が有効である。
まず、印加電圧を零とした時のポアソン方程式と電流連続の式を自己無撞着に解く。最初に、ポアソン方程式を解き、静電ポテンシャル分布を求める。このときのポアソン方程式は以下のとおりである。
Figure 0006118079
Figure 0006118079
次に、電流連続の式を解き、キャリア密度nおよびpを求める。暗電流算出時の電流連続の式は以下のとおりである。
Figure 0006118079
Figure 0006118079
ここで、Jは電流密度(添え字のnとpは電子と正孔の属性)、nとpは電子濃度と正孔濃度、qは単位電荷、Rが再結合率である。逆バイアスではRの値は負となり、生成項を表わす。これが暗電流の源となる。定常状態を対象に考えると時間微分項はゼロとなるから、
Figure 0006118079
Figure 0006118079
を得る。真性キャリア密度をni、キャリア寿命をτとすると、逆バイアス動作では、
Figure 0006118079
となる。端子電流(Id)は全電流密度(J)
J =Jn+Jp (7)
を積分して求めることができる。
Figure 0006118079
これにガウスの定理を用いると
Figure 0006118079
となる。電流成分である電子電流と正孔電流は、pnダイオードのn型領域、p型領域で非零の値を持ち、逆領域ではほぼ零となる。従って、式(8)の積分はn型領域では電子電流が、p型領域では正孔電流が非零となる。しかも、n型領域におけるダイオード電流と、p型領域におけるダイオード電流とは互いに等しい (電流不滅の法則)から、式(4)と式(5)いずれに積分を当てはめても同一の解を得ることになる。すなわち、端子電流は式(9)と式(4)、(5)から
Figure 0006118079
となる。以下、端子電流Idを暗電流とし、暗電流は、式(10)より算出され、デバイス内部を流れる局所電流もまた、式(10)の積分範囲を局所領域に限定することで評価できるものとする。
電流連続の式の中の電流密度ベクトルは
Figure 0006118079
Figure 0006118079
と書くことができ、電流連続の式を解くことで電子密度、正孔密度を求めることが可能となる。ここで、vn、vpはそれぞれ電子、正孔の移動速度、Dn、Dpはそれぞれ電子と正孔の拡散係数である。
このとき得られたキャリア密度を用いて、再度ポアソン方程式を解き、電位分布を求める。この繰り返しによって、電位分布とキャリア密度が自己無撞着に収束する。このときの解を初期値とする。電圧を印加するとき、キャリア寿命τを本来値より短く設定することで、電流連続の式を安定に且つ短時間で解くことを可能とする。内部電流の計算精度は向上し、電位が浮遊状態にあるガードリングが設定されている問題でも内部電流により浮遊電位が安定的に決定可能となる。
キャリア寿命を本来値より短く設定する替わりに、準位密度、捕獲断面積、速度の内のいずれか一つまたは2つの積、または全ての積を本来値より大きく設定する手段も有効である。
印加電圧を除々に上げて行くと暗電流は僅かながら増大し、電流連続の式の数値解析は更に安定化する。
キャリア寿命τを本来値より短く設定して電流連続の式を解いた結果、電位分布とキャリア密度が収束し、得られた暗電流がキャリア寿命を本来値としたときよりも増大したとき、キャリア寿命を本来値へ近づくように大きい値へ設定し直すことが可能となる。寿命の替わりに、準位密度、捕獲断面積、速度のいずれかのパラメータを用いた場合は、該用いたパラメータを本来値へ近づくように小さい値へ設定し直すことが可能となる。
印加電圧の増加に伴い増加する電流値を検知しながら、キャリア寿命を小さく再設定することを繰り返すことで本来の寿命の値での解析を実行可能とする。寿命の替わりに、準位密度、捕獲断面積、速度のいずれかのパラメータを用いた場合は、該用いたパラメータあるいは該用いたパラメータの任意の組合せの積を小さい方向へ再設定することを繰り返すことで該用いたパラメータを所定の値へ戻すことが可能となる。
上述の方法は印加電圧が低い領域、具体的には印加電圧が降伏電界の三分の二以下であり、通常、印加電界が1.5MV/cm以下の場合に有効である。印加電圧が増加し電界強度がある値を超えたとき、ワイドギャップ半導体では2つの捕獲準位間隔に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に該因子を電界強度に依存して乗算する手段を有する再結合率を電流連続式に付け加えることが有効である。ここで、上述のある値は、通常、降伏電界の三分の一であり、印加電界が1MV/cm以上の値をとる。電界強度と捕獲センターの空間距離と素電荷量を乗算し、捕獲準位間隔から該乗算した値を減算した値を電界強度依存の判断手段として用いることは有効である。判断手段として、ある領域との境界を連続的に表現可能なガウス関数を用いることは数値計算上、有利である。
キャリアの寿命を本来値へ戻す計算処理過程において、電流の計算精度が高くとれないので、ニュートンラプソンのような微分係数を用いる方法より、キャリア寿命をN倍化、N倍化….と繰り返し、電流値を概略N分の1ずつ引き下げる「挟み込み法」が有効である。
キャリアの寿命を本来値へ戻す計算処理過程において、計算された電流値を判断因子として用いることは有効である。
キャリアの寿命を本来値へ戻す計算処理過程において計算された電流値を判断因子として用いる場合、2倍精度コンパイル計算については判断電流密度を1平方センチメータ当り1マイクロアンペア程度、4倍精度コンパイル計算については判断電流密度を1平方センチメータ当り10のマイナス20乗アンペア程度とすることが有効である。
図1は、本発明の原理を模式的に示すもので、縦軸に電流、横軸に印加電圧を例に取り計算処理手順を示すものである。図1における縦軸の電流は暗電流である。キャリア寿命を印加電圧に応じて制御し、ガードリング付きシリコンダイオード構造の電流−電圧特性を計算している。所定のキャリア寿命が1マイクロ秒であることに対し、印加電圧が低い領域では寿命を1ナノ秒まで小さく設定することで暗電流を高精度に且つ安定に解析可能としている。印加電圧の増加に伴い電流値が増加するので、電流がある程度増加したところで、寿命を本来値へ向け、より大きい値へ設定し直しても暗電流を安定に且つ高精度で計算可能としている。電流値の増加を確認しながら寿命を本来値まで引き戻す計算が可能である。これに対し、所定の寿命が1マイクロ秒の状態で低い印加電圧の解析を実行すると2倍精度計算では暗電流の計算精度が不足し、安定な収束計算を実行できない。このことについては非特許文献3で既に述べられている。
本特許の有効性は高耐圧設計のための逆バイアス状態で起こる微小暗電流算出を高精度で且つ安定、高速に演算処理することである。
なお、印加電圧が小さく、電界強度が降伏電界の三分の二以下であるときは、ポアソン方程式と電流連続の式を解き、キャリアの生成・再結合率を算出する際、キャリア寿命を本来値より短く設定することでデバイス内部の電流密度を大きく見積もらせるよう計算を実行させる方法を、印加電圧が増加し、電界強度が降伏電界の三分の一以上であるときは上述の方法に加え、2つの捕獲準位間隔に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に該除算結果の指数関数を電界強度に依存して乗算する方法を用いることが出来るため、電界強度が降伏電界の三分の一以上三分の二以下であるときは、上述の2つの方法のいずれも用いることが出来る。ここで、前者の方法が、印加電圧が小さく、電界強度が降伏電界の三分の二以下であるとき、後者の方法が、印加電圧が増加し、電界強度が降伏電界の三分の一以上であるときに有効であることは、この印加電圧の範囲において電位分布とキャリア密度が収束したことから得られた。また、図4に示される曲線は、電界強度がある程度大きい領域で成り立つ近似であって、弱電界では、図4に示される曲線そのものが成立しない。
〔実施例1〕
本特許の実施例1では、印加電圧が小さく、電界強度が降伏電界の三分の二以下であるときの暗電流を計算する。本実施例を、図2を用いて説明する。図2はワイドギャップ半導体の典型的例として知られているシリコン・カーバイド(SiC)ダイオードを用いた計算である。図2における縦軸の電流は暗電流である。ガードリングと呼ばれる電位の浮遊領域が存在する。この為キャリア寿命が本来値付近にあると、暗電流が極度に小さくなり、IRドロップによる電位計算が不能となる。これに対し、本発明によれば、キャリア寿命を本来値より小さい値に設定することで暗電流を安定に計算可能とさせ、結果、浮遊電位を安定に算出可能としている。図2では印加電圧が600Vと高い値に到達したところで、キャリア寿命を10のマイナス48乗から10のマイナス38乗まで10桁に渡り、本来値へむけ変更可能としている。
キャリア寿命は捕獲準位密度、捕獲断面積、速度の積の逆数であるから、キャリア寿命を制御因子とする替わりに、捕獲準位密度、捕獲断面積、速度の内のいずれか一つ、または任意の2つ、または全ての積を制御因子として用いることにより極微小暗電流計算の安定計算を得ることが可能であることは明らかである。
〔実施例2〕
本特許の実施例2では、印加電圧が増加し、電界強度が降伏電界の三分の一以上であるときの暗電流を計算する。印加電圧が増加し、電界強度が降伏電界の三分の一を超えたとき、印加電圧が小さく電界強度が降伏電界の三分の二以下であるときの暗電流の計算方法に加えて、捕獲準位が複数個あるとしてキャリア生成率を計算する方法が、暗電流の計算の精度向上に有効である。本実施例では、捕獲準位の数を2としている。本実施例を、図3を用いて説明する。図3はバンドギャップが3eVを超えるようなワイドギャップ半導体の捕獲準位を模式的に示したものである。一般的に捕獲準位は複数個あり、図3(a)では捕獲準位が2つの場合を、図3(b)では捕獲準位が1つの場合を示している。図3(a)に示すように捕獲準位が2つの場合、捕獲準位間の遷移による生成・再結合過程が存在するため、1準位型再結合ではキャリアの生成・再結合率が
Figure 0006118079
ここに
Figure 0006118079
Figure 0006118079
であることに対し、2準位型再結合ではキャリアの生成・再結合率が
Figure 0006118079
となる生成・再結合過程が存在する。ここで、ETが捕獲準位、Eiは真性フェルミ準位で、Eiはエネルギー禁止帯のほぼ中央にある。また、Ntはトラップ密度、σは捕獲断面積、vは速度であり、下付きのeとpはそれぞれ電子と正孔を表し、nは電子密度、pは正孔密度、niは真性キャリア密度、n1はトラップ準位1における実効的電子の準位密度、p1はトラップ準位1における実効的正孔の準位密度、Nt1、Nt2は2つの準位における密度、Δは2つの準位のエネルギー差、βはボルツマン電圧の逆数、ωは2つの準位の間の遷移レート係数、n2はトラップ準位2における実効的電子の準位密度、p2はトラップ準位2における実効的正孔の準位密度であり、X12はそれぞれ、
Figure 0006118079
である。
pn接合が逆バイアスの場合、np<<ni 2であるから、n=p=0として、キャリアの生成・再結合率は式(13)に示されるように1準位過程では真性キャリア密度(ni)に比例する。これに対し、2準位過程におけるキャリアの生成・再結合率は真性キャリア密度の2乗に、さらに、準位間エネルギー差Δをボルツマン定数と絶対温度の積であるボルツマン電圧(βの逆数)で除算した値(Δβ)の指数関数分だけ大きな値となる。これにより暗電流の計算が安定化することは明白であり、このような手段を高電界領域で追加することで暗電流を高精度に且つ安定に解析可能とする。
図4は式(16)に基づくキャリアの生成・再結合率R2-levelsを準位間の遷移確率ωを横軸にして示したものである。遷移確率ωが低い領域では真性キャリア密度(=ni)がキャリアの生成・再結合率の決定要因であったことに対し、遷移確率ωの上昇と共に、キャリアの生成・再結合率の決定要因はトラップ準位における実効的電子の準位密度(=nt)が支配因子となることを示している。つまり、R2-levelsの飽和値が(nt/2τ)となっており、ntの値が1準位過程の場合のRSRHの分子にあるniと比べ圧倒的に大きい。仮に、R2-levelsが飽和領域に至らずとも、R2-levelsの値そのものが1準位過程の場合のRSRHに比べはるかに大きい値となる。トラップ準位が2つある時のトラップ準位における実効的電子の準位密度は真性キャリア密度より大きな値であるから、2準位過程におけるキャリア生成を基にした計算手順が極微小電流(暗電流)の算出に有効であることは明らかである。
式(14)、(15)よりRSRHの分母が最少となるのは捕獲準位が真性フェルミ準位と一致する位置、すなわち禁止帯のほぼ中央に位置する時となるので、捕獲準位を禁止帯のほぼ中央に設定して計算を開始する手段も有効であることは明らかである。
〔実施例3〕
本特許の第3の実施例を、図5を用いて説明する。図5は本特許の原理を説明する図(図1)の手順を自動化する方策を明示したものである。計算の出発点として、キャリア寿命τを本来値よりも大きく設定する(s101)。このときのキャリア寿命の初期値をτinitとする。これにより、低印加電圧領域での極微小電流(暗電流)計算の数値精度を向上させることが安定可能となる。具体的にはキャリア寿命の本来値が1マイクロ秒であるとき、印加電圧が低い領域では、寿命の本来値より短い1ナノ秒を設定することで、暗電流を安定に且つ高精度で計算可能としている。
次に、印加電圧Vを上昇させ、印加電圧をV+ΔVとする(s102)。続いて、暗電流Iを計算する(s103)。暗電流Iの計算過程においては、数値計算可能な電流レベル(判断電流密度、I0)より計算された電流値が小さい時(s103のNO)は、設定寿命値をそのまま据え置く(s102に戻る)。逆に、計算された電流値がI0を超えた場合(s103のYES)、キャリア寿命τを2倍に設定する(s105)。次に、2倍化したキャリア寿命がキャリア寿命の本来値τ0を超えるか否かを判断し(s106)、超える場合は本来値に設定する(s107)。このようにしてキャリア寿命を初期値より本来値へ向け増加させながらバイアスを増加させていくことにより、安定に極微小リーク電流を計算することができる。
判断電流密度(I0)の大きさとしては、2倍精度コンパイル計算については1平方センチメータ当り1マイクロアンペア程度、4倍精度コンパイル計算については1平方センチメータ当り10のマイナス20乗アンペア程度とすることが有効である。
図5では、キャリア寿命を制御因子として説明したが、再結合率を決める因子である捕獲準位密度、捕獲断面積、キャリア速度もまた、制御因子としてもちいることが出来る。この場合は、キャリア寿命と逆数関係にあるので、制御因子の増大・減少を全て逆転させて考えれば良いことは明らかである。
本発明による手法は従来のシリコンデバイスのみならず、実施例であげたシリコンカーバイト材料や窒化ガリウム、酸化ガリウム砒素、ダイアモンド系デバイス解析にも適用可能である。

Claims (16)

  1. 半導体装置内部のキャリア輸送を解析するシミュレーションを行うコンピュータ装置が実行するシミュレーションの計算処理方法であって、
    ポアソン方程式と電流連続の式を自己無撞着に解き、静電ポテンシャル分布とキャリア密度を求めるステップと
    前記キャリア密度と、真性キャリア密度と、キャリア寿命とから再結合率を算出するステップと
    前記算出された再結合率を用いて前記ポアソン方程式と前記電流連続の式とを自己無撞着に解いて導出される静電ポテンシャル分布とキャリア密度とから電流密度を求め、当該電流密度を積分することで前記算出された再結合率を積分して電流値を算出するステップと、
    を備え
    前記静電ポテンシャル分布とキャリア密度を求めるステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記キャリア寿命を前記キャリア寿命の本来値より短く設定し、印加電圧の増大に伴い記キャリア寿命を前記本来値まで順次引き上げながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。
  2. 請求項1に記載される計算処理方法において、
    前記静電ポテンシャル分布とキャリア密度を求めるステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記キャリア寿命のかわりに、準位密度、捕獲断面積、およびキャリア速度のいずれか一つ、いずれか二つの積、または全ての積を用い、前記準位密度、前記捕獲断面積、前記キャリア速度のそれぞれ本来値より大きく設定するよう変更し、前記印加電圧の増大に伴い、前記準位密度、前記捕獲断面積、および前記キャリア速度のいずれか一つ、いずれか二つの積、または全ての積を順次引き下げ、前記準位密度、前記捕獲断面積、および前記キャリア速度をれぞれの本来値まで引きながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。
  3. 請求項1または2に記載される計算処理方法において、
    前記再結合率を算出するステップは、前記静電ポテンシャル分布とキャリア密度を求めるステップ毎に、異なる捕獲準位間のエネルギー差に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を算出し、真性キャリア密度に前記除算結果の指数関数を乗算する手段を有することを特徴とする計算処理方法。
  4. 請求項2に記載される計算処理方法において、
    前記準位密度、前記捕獲断面積、前記キャリア速度のそれぞれを本来値より大きく設定するよう変更することに加えて、またはこれに代えて、捕獲準位を禁止帯のほぼ中央に設定し、その後、前記印加電圧の増大に伴い前記捕獲準位を本来値まで変更しながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。
  5. 請求項に記載される計算処理方法において、
    前記再結合率を算出するステップは、前記電流値を算出するステップにおいて算出された電流値を判断因子として用いて、当該判断因子である前記電流値に対し、次に計算された電流値が前記電流値を超えた場合、順次引き上げる前記キャリア寿命の値または変動幅をN倍とするよう制御されたことを特徴とする計算処理方法。
  6. 請求項2に記載される計算処理方法において、
    前記再結合率を算出するステップは、前記電流値を算出するステップにおいて算出された電流値を判断因子として用いて、当該判断因子である前記電流値に対し、次に計算された電流値が前記電流値を超えた場合、順次引き下げる前記準位密度、前記捕獲断面積、または前記キャリア速度の値もしくは変動幅をN分の1とするよう制御されたことを特徴とする計算処理方法。
  7. 半導体装置内部のキャリア輸送をコンピュータに求めさせるための計算処理方法であって、
    少なくとも、
    静電ポテンシャル分布、およびキャリア密度を求めるポアソン方程式と電流連続の式を解くステップと、
    算出された前記キャリア密度と再結合捕獲プロセスにおける捕獲準位、準位密度、捕獲断面積、キャリア速度、および真性キャリア密度から再結合率を算出するステップと、
    前記算出された再結合率を用いて前記ポアソン方程式と前記電流連続の式とを自己無撞着に解いて導出される静電ポテンシャル分布とキャリア密度とから電流密度を求め、当該電流密度を積分することで前記算出された再結合率を積分して電流値を算出するステップと、
    を有し、
    前記ポアソン方程式と電流連続の式を解くステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記捕獲準位、前記準位密度、前記捕獲断面積、前キャリア速度、および前記真性キャリア密度のいずれか一つまたは、これらの中から任意に選択された複数の因子の値所定の値より大きく設定し、印加電圧の増大に伴い前記1つまたは複数の因子の値を順次変更し、前記1つまたは複数の因子を前記所定の値まで引き下げながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。
  8. 請求項7に記載される計算処理方法において
    前記ポアソン方程式と電流連続の式を解くステップ、前記再結合率を算出するステップ、および前記電流値を算出するステップは、前記捕獲準位、前記準位密度、前記捕獲断面積、前記キャリア速度、および前記真性キャリア密度に代えて、キャリア寿命を所定の値より短く設定し、前記印加電圧の増大に伴い前記キャリア寿命の値を前記所定の値まで順次引き上げながら前記再結合率を算出して前記電流値を算出すること繰り返すよう制御されたことを特徴とする計算処理方法。
  9. 請求項7または8に記載される計算処理方法において
    前記再結合率を算出するステップは、前記ポアソン方程式と電流連続の式を解くステップ毎に、異なる捕獲準位間のエネルギー差に素電荷量を乗算し、乗算結果をボルツマン定数と絶対温度の積で除算し、除算結果の指数関数を前記真性キャリア密度に乗する手段を有することを特徴とする計算処理方法。
  10. 請求項に記載される計算処理方法において
    前記準位密度、前記捕獲断面積、前記キャリア速度のそれぞれを本来値より大きく設定するよう変更することに加えて、またはこれに代えて、前記捕獲準位を禁止帯のほぼ中央に設定し、その後、前記印加電圧の増大に伴い前記捕獲準位を本来値まで変更しながら前記再結合率を算出して前記電流値を算出することを繰り返すよう制御されたことを特徴とする計算処理方法。
  11. 請求項7に記載される計算処理方法において前記印加電圧の増大に伴い、前記1つまたは複数の因子の値を順次変更する計算処理過程において、前記電流値を判断因子として用いることを特徴とする計算処理方法。
  12. 請求項11に記載される計算処理方法において
    前記再結合率を算出するステップは、前記判断因子である前記電流値に対し、前記計算された電流値が判断電流値を超えた場合、前記順次変更される因子の値または変動幅をN分の1とするよう制御されたことを特徴とする計算処理方法。
  13. 請求項12に記載される計算処理方法において、前記順次変更される因子の値または変動幅を1/とすることを特徴とする計算処理方法。
  14. 請求項1乃至13のいずれかに記載される計算処理方法において、4倍精度またはそれ以上の精度によるコンパイラーを用いることを特徴とする計算処理方法。
  15. 請求項11に記載される計算処理方法において、4倍精度のコンパイラーを用い、判断電流密度を1平方センチメータ当り10のマイナス20乗アンペアとすることを特徴とする計算処理方法。
  16. 請求項11に記載される計算処理方法において、2倍精度のコンパイラーを用い、判断電流密度を1平方センチメータ当り1マイクロアンペアとすることを特徴とする計算処理方法。
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Publication number Priority date Publication date Assignee Title
JP3214108B2 (ja) * 1992-10-09 2001-10-02 株式会社デンソー 半導体デバイスのシミュレーション方法
JPH06232231A (ja) * 1993-02-02 1994-08-19 Matsushita Electron Corp 半導体素子の電気特性評価装置
JP3156764B2 (ja) * 1997-08-21 2001-04-16 日本電気株式会社 半導体デバイスの衝突電離現象のシミュレーション方法
JP2000164850A (ja) * 1998-11-24 2000-06-16 Fujitsu Ltd デバイスシミュレーション法及び半導体装置の製造方法
JP4473625B2 (ja) * 2004-04-06 2010-06-02 株式会社東芝 半導体デバイス耐圧評価装置及び耐圧シミュレーション方法
JP5235124B2 (ja) * 2008-10-07 2013-07-10 アドバンスソフト株式会社 半導体デバイスシミュレーションプログラム

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