JP6105431B2 - Gate control circuit for power semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000001514 detection method Methods 0.000 claims description 38
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 102100039216 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 2 Human genes 0.000 description 9
- 101000670093 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 2 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 101001122448 Rattus norvegicus Nociceptin receptor Proteins 0.000 description 4
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 102100031024 CCR4-NOT transcription complex subunit 1 Human genes 0.000 description 1
- 102100031025 CCR4-NOT transcription complex subunit 2 Human genes 0.000 description 1
- 102100031033 CCR4-NOT transcription complex subunit 3 Human genes 0.000 description 1
- 101000919674 Caenorhabditis elegans CCR4-NOT transcription complex subunit let-711 Proteins 0.000 description 1
- 101001092183 Drosophila melanogaster Regulator of gene activity Proteins 0.000 description 1
- 101000919672 Homo sapiens CCR4-NOT transcription complex subunit 1 Proteins 0.000 description 1
- 101000919667 Homo sapiens CCR4-NOT transcription complex subunit 2 Proteins 0.000 description 1
- 101000919663 Homo sapiens CCR4-NOT transcription complex subunit 3 Proteins 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Description
この発明は、電力用半導体素子のゲート制御回路に関するものである。 The present invention relates to a gate control circuit for a power semiconductor device.
電力用半導体素子、とくに電圧駆動型の電力用半導体素子のゲート制御回路において、ターンオフ動作の時に発生するコレクタ電圧のサージを所謂アクティブクランプ動作によって抑制する手法が従来から多数提案されてきている。アクティブクランプ動作とは、ターンオフ時にコレクタ−エミッタ間の電圧が過大になったとき、これを検出してゲートを制御して電力用半導体素子の過電圧破壊を防止するものであり、ゲート抵抗の制御、ゲート印加電圧の制御、ゲート入力容量の制御などによって実現する各種の方法が提案されている（例えば特許文献１参照。）。 In the gate control circuit of a power semiconductor element, particularly a voltage-driven power semiconductor element, many techniques have been proposed in the past for suppressing the surge of the collector voltage generated during the turn-off operation by a so-called active clamp operation. In the active clamp operation, when the voltage between the collector and the emitter becomes excessive at turn-off, this is detected and the gate is controlled to prevent overvoltage breakdown of the power semiconductor element. Various methods have been proposed that are realized by controlling the gate application voltage, controlling the gate input capacitance, and the like (see, for example, Patent Document 1).
アクティブクランプ動作を行うことは、クランプ動作しない場合と比較して、損失が増加することがよく知られている。アクティブクランプ動作を連続して行った場合、クランプ回路に大きな電流が流れる。これは電力用半導体素子の損失の増加を招きながらサージ電圧を抑制させことになるので、損失過大となって電力用半導体素子にダメージを与える恐れがある。従って、電力用半導体素子のターンオフ動作時に発生するコレクタ電圧のサージをアクティブクランプによって常時連続して抑制する手法に対し、低インダクタンス化した主回路を使用して通常はアクティブクランプ動作を行わないように装置を設計する。しかしながら、この場合、装置の直流過電圧状態や過電流発生などによるサージ電圧が上昇するときはアクティブクランプ動作が必要となる。従ってアクティブクランプ動作を限定的に制限するような工夫が望まれる。 It is well known that performing the active clamping operation increases the loss as compared to the case where the clamping operation is not performed. When the active clamp operation is continuously performed, a large current flows in the clamp circuit. This suppresses the surge voltage while causing an increase in the loss of the power semiconductor element, which may cause an excessive loss and damage the power semiconductor element. Therefore, in contrast to the technique of constantly suppressing the surge of the collector voltage generated during the turn-off operation of the power semiconductor element by the active clamp, the active clamp operation is not normally performed by using the main circuit having a low inductance. Design the equipment. However, in this case, when the surge voltage increases due to the DC overvoltage state of the device or the occurrence of overcurrent, an active clamp operation is required. Therefore, a device that restricts the active clamping operation in a limited manner is desired.
本発明は上記に鑑みて為されたもので、アクティブクランプ動作を限定的に制限することができる電力用半導体素子のゲート制御回路を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a gate control circuit for a power semiconductor device capable of restricting an active clamp operation in a limited manner.
上記目的を達成するために、本発明の電力用半導体素子のゲート制御回路は、電力変換装置を構成する電力用半導体素子をオンオフ制御するためのゲート基準信号を発生させるゲート信号発生手段と、前記ゲート基準信号を増幅して前記電力用半導体素子にゲート信号を供給すると共に、前記電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、前記電力用半導体素子のゲートにオン電圧を与えるように構成されたアクティブクランプ回路を有するゲート駆動手段と、前記ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベルと判定するように構成したゲートフィードバック電圧検出手段と、前記ゲート基準信号がターンオフ指令の状態で、前記フィードバック電圧がオンレベルとなったとき、所定時間後に不一致信号を出力するオフ時ゲート不一致検出手段とを具備したゲート制御回路を複数個有し、これら複数個の前記不一致信号の発生回数の総和をカウントし、この総和が予め設定された所定の回数に到達したとき、前記ゲート信号発生手段をゲートブロックするようにしたことを特徴している。
In order to achieve the above object, a gate control circuit for a power semiconductor device according to the present invention comprises a gate signal generating means for generating a gate reference signal for on / off control of a power semiconductor device constituting a power converter, and Amplifying a gate reference signal and supplying a gate signal to the power semiconductor element, and when the power semiconductor element is turned off, when a collector voltage overshoots and exceeds a predetermined threshold, the power semiconductor element Gate driving means having an active clamp circuit configured to give an ON voltage to the gate, and the gate voltage is detected as a feedback voltage, and when this value exceeds a predetermined value, the ON level is determined. When the gate feedback voltage detection means and the gate reference signal are in a turn-off command state, the feedback When the click voltage is turned on level, has a plurality of gate control circuits and a off when the gate mismatch detecting means for outputting a mismatch signal after a predetermined time, the sum of the number of occurrences of these plurality of said mismatch signal Counting is performed, and when the total reaches a predetermined number of times set in advance, the gate signal generating means is gate-blocked.
この発明によれば、アクティブクランプ動作を限定的に制限することができる電力用半導体素子のゲート制御回路を提供することが可能となる。 According to the present invention, it is possible to provide a gate control circuit for a power semiconductor element capable of restricting an active clamp operation in a limited manner.
以下、図面を参照して本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
以下、この発明の実施例１に係る電力用半導体素子のゲート制御回路を、図１の回路構成図を参照して説明する。 A power semiconductor device gate control circuit according to Embodiment 1 of the present invention will be described below with reference to the circuit configuration diagram of FIG.
ゲート制御信号発生回路１は図示しないＰＷＭ制御回路などによって定まったゲート基準信号をゲート駆動回路２に与える。ゲート駆動回路２は与えられたゲート基準信号を増幅して、図示しない電力変換装置における変換アーム３に用いられる電力用半導体素子ＩＥＧＴ１のゲートＧにゲート駆動用のオンオフ信号であるゲートパルスを供給する。電力用半導体素子ＩＥＧＴ１にはフライホールダイオードが逆並列接続されている。 The gate control signal generation circuit 1 gives a gate reference signal determined by a PWM control circuit (not shown) to the gate drive circuit 2. The gate drive circuit 2 amplifies the supplied gate reference signal and supplies a gate pulse, which is an on / off signal for driving the gate, to the gate G of the power semiconductor element IEGT1 used for the conversion arm 3 in the power conversion device (not shown). . A flyhole diode is connected in reverse parallel to the power semiconductor element IEGT1.
ゲート駆動回路２の内部構成について以下説明する。ゲート制御信号発生回路１から与えられるゲート基準信号は光ファイバを介して伝送されるものとし、光受信器ＯＵＳＩＧによってゲート信号は電気信号に変換される。この信号ＳＩＧは、立上りエッジディレイ回路によって短時間遅延されたあと、レベル変換器ＡＭＰ１及びベース抵抗ＲＢ１を介して、トランジスタ出力増幅回路を構成する正側トランジスタＳＷＰ１、負側トランジスタＳＷＮ１の共通ベース部に供給される。正側トランジスタＳＷＰ１及び負側トランジスタＳＷＮ１は直列接続され、正側トランジスタＳＷＰ１のコレクタは正側ゲート電源＋ＶＣＣに、負側トランジスタＳＷＮ１のエミッタは負側ゲート電源―ＶＣＣに夫々接続されている。そして電力用半導体素子ＩＥＧＴ１のエミッタＥと正側ゲート電源＋ＶＣＣ間には正側コンデンサＣＰが、負側ゲート電源−ＶＣＣ間には負側コンデンサＣＮが夫々接続されている。このような回路構成によって、正側トランジスタＳＷＰ１、負側トランジスタＳＷＮ１の共通ベース部にゲート信号として、Ｈレベルのオン信号が与えられると、正側トランジスタＳＷＰ１がオンして正側トランジスタＳＷＰ１のエミッタであるＧＡ点は＋ＶＣＣに、またＬレベルのオフ信号が与えられると、負側トランジスタＳＷＮ１がオンして負側トランジスタＳＷＮ１のコレクタでもあるＧＡ点は−ＶＣＣに夫々増幅制御される。そして、オンゲート信号はダイオードＤＯＮとオンゲート抵抗ＲＯＮの直列回路を介して電力用半導体素子ＩＥＧＴ１のゲートＧに与えられる。同様にオフゲート信号はオフゲート抵抗ＲＯＦＦとダイオードＤＯＦＦの直列回路を介してゲートＧに与えられる。 The internal configuration of the gate drive circuit 2 will be described below. The gate reference signal supplied from the gate control signal generation circuit 1 is transmitted through an optical fiber, and the gate signal is converted into an electric signal by the optical receiver OUSIG. This signal SIG is delayed for a short time by the rising edge delay circuit, and then passed through the level converter AMP1 and the base resistor RB1 to the common base portion of the positive side transistor SWP1 and the negative side transistor SWN1 constituting the transistor output amplifier circuit. Supplied. The positive side transistor SWP1 and the negative side transistor SWN1 are connected in series, the collector of the positive side transistor SWP1 is connected to the positive side gate power source + VCC, and the emitter of the negative side transistor SWN1 is connected to the negative side gate power source −VCC. A positive side capacitor CP is connected between the emitter E of the power semiconductor element IEGT1 and the positive side gate power source + VCC, and a negative side capacitor CN is connected between the negative side gate power source -VCC. With such a circuit configuration, when an H-level ON signal is given as a gate signal to the common base portion of the positive side transistor SWP1 and the negative side transistor SWN1, the positive side transistor SWP1 is turned on, and the emitter of the positive side transistor SWP1 When a certain GA point is supplied to + VCC and an OFF signal of L level is given, the negative side transistor SWN1 is turned on and the GA point which is also the collector of the negative side transistor SWN1 is controlled to be amplified to -VCC. The on-gate signal is applied to the gate G of the power semiconductor element IEGT1 through a series circuit of the diode DON and the on-gate resistor RON. Similarly, the off-gate signal is supplied to the gate G through a series circuit of the off-gate resistor ROFF and the diode DOFF.
次にアクティブクランプ回路について説明する。電力用半導体素子ＩＥＧＴ１のコレクタＣからツェナーダイオードＺＤＣ、ダイオードＤＺ２及び抵抗ＲＺを介して電力用半導体素子ＩＥＧＴ１のゲートＧに接続される直列回路、及びツェナーダイオードＺＤＣとダイオードＤＺ２の接続点からダイオードＤＺ１及び抵抗ＲＢ２を介して正側トランジスタＳＷＰ１、負側トランジスタＳＷＮ１の共通ベース部に接続される直列回路はアクティブクランプ回路を構成している。電力用半導体素子ＩＥＧＴ１のターンオフ時、コレクタ電圧（電力用半導体素子ＩＥＧＴ１のターンオフサージ電圧）がツェナーダイオードＺＤＣの降伏電圧を超えた時、ツェナーダイオードＺＤＣの動作によりこの電圧が降伏電圧にクランプされる。このとき、ツェナーダイオードＺＤＣを流れるクランプ電流は２つの回路に分流される。 Next, the active clamp circuit will be described. A series circuit connected from the collector C of the power semiconductor element IEGT1 to the gate G of the power semiconductor element IEGT1 through the Zener diode ZDC, the diode DZ2 and the resistor RZ, and the diode DZ1 and the diode DZ1 from the connection point of the Zener diode ZDC and the diode DZ2 A series circuit connected to the common base portion of the positive side transistor SWP1 and the negative side transistor SWN1 via the resistor RB2 constitutes an active clamp circuit. When the power semiconductor element IEGT1 is turned off, when the collector voltage (turn-off surge voltage of the power semiconductor element IEGT1) exceeds the breakdown voltage of the Zener diode ZDC, this voltage is clamped to the breakdown voltage by the operation of the Zener diode ZDC. At this time, the clamp current flowing through the Zener diode ZDC is divided into two circuits.
１つ目の電流経路は、ダイオードＤＺ２及び抵抗ＲＺを介して、さらに２分流され、片方は電力用半導体素子ＩＥＧＴ１のゲート電極Ｇにオン信号として供給される。もう一方は、ダイオードＤＯＦＦ、オフゲート抵抗ＲＯＦＦを介して、負側トランジスタＳＷＮ１のコレクタ−エミッタに流入する。後者の電流はオフ信号として供給されることになるが、以下に説明するように最終的にはオン信号が優勢となる。 The first current path is further divided by two through the diode DZ2 and the resistor RZ, and one is supplied as an ON signal to the gate electrode G of the power semiconductor element IEGT1. The other flows into the collector-emitter of the negative transistor SWN1 via the diode DOFF and the off-gate resistor ROFF. Although the latter current is supplied as an off signal, the on signal finally becomes dominant as will be described below.
２つ目の電流経路は、ダイオードＤＺ１、抵抗ＲＢ２を介して流れ、従ってレベル変換器ＡＭＰ１の出力がＨレベルとなるように動作する。これによって、正側トランジスタＳＷＰ１がオン（負側トランジスタＳＷＮ１はオフ）となり、ダイオードＤＯＮ、オンゲート抵抗ＲＯＮを介して、電力半導体素子ＩＥＧＴ１のゲート電極にオン信号が供給される。この信号はトランジスタ増幅回路で増幅されるので、結局電力半導体素子ＩＥＧＴ１はオフ状態からオン状態へと変化することになる。 The second current path flows through the diode DZ1 and the resistor RB2, and thus operates so that the output of the level converter AMP1 becomes H level. As a result, the positive transistor SWP1 is turned on (the negative transistor SWN1 is turned off), and an on signal is supplied to the gate electrode of the power semiconductor element IEGT1 via the diode DON and the on-gate resistor RON. Since this signal is amplified by the transistor amplifier circuit, the power semiconductor element IEGT1 eventually changes from the off state to the on state.
以上のアクティブクランプ動作を検出し、このアクティブクランプ動作を制限する回路について以下説明する。 A circuit for detecting the above active clamp operation and limiting the active clamp operation will be described below.
トランジスタ出力増幅回路の出力であるＧＡ点と電力半導体素子ＩＥＧＴ１のエミッタＥ間の電圧（ゲートフィードバック電圧）はゲートフィードバック検出回路４に与えられる。ゲートフィードバック検出回路４においては、ゲートフィードバック電圧が所定の閾値以上であるとき、Ｌレベルの信号を出力し、これをオフ時信号不一致検出回路５内の否定回路５３で反転して論理積回路５２に与える。また、光受信器ＯＵＳＩＧの出力であるゲート信号ＳＩＧはオフ時信号不一致検出回路５内のオフ指令検出回路５１に与えられる。オフ指令検出回路５１はゲート指令信号ＳＩＧがオフ指令信号であるときＨレベルを出力してＡＮＤ回路５２に与える。従ってＡＮＤ回路５２すなわち、オフ時信号不一致検出回路５の出力は、ゲート指令ＳＩＧがオフ指令であるにも拘わらずゲートフィードバック電圧が所定の閾値以上ある状態のときＨレベル信号を出力する。そして、この信号はゲートブロック回路ＧＢを介してゲート信号発生回路１が基準ゲート信号を発生しないようにゲートブロックする。
The voltage (gate feedback voltage) between the GA point, which is the output of the transistor output amplifier circuit, and the emitter E of the power semiconductor element IEGT1 is applied to the gate feedback detection circuit 4. In the gate feedback detection circuit 4, when the gate feedback voltage is greater than a predetermined threshold value, it outputs an L level signal, the AND circuit which was inverted by the NOT circuit 53 to turn off, the signal mismatch detection circuit 5 52 To give. The gate signal SIG which is the output of the optical receiver OUSIG is given to the off command detection circuit 51 in the off-time signal mismatch detection circuit 5. The off command detection circuit 51 outputs an H level and supplies it to the AND circuit 52 when the gate command signal SIG is an off command signal. Therefore, the output of the AND circuit 52, that is, the off-time signal mismatch detection circuit 5, outputs an H level signal when the gate feedback voltage is equal to or higher than a predetermined threshold value although the gate command SIG is an off command. This signal is gate-blocked so that the gate signal generation circuit 1 does not generate a reference gate signal via the gate block circuit GB.
この実施例１によれば、図示しない電力変換装置に使用される電力用半導体素子がアクティブクランプ動作を行ったとき、これを検出してアクティブクランプ動作を１回だけに制限することが可能な電力用半導体素子のゲート制御回路を提供することが可能となる。 According to the first embodiment, when a power semiconductor element used in a power converter (not shown) performs an active clamp operation, it is possible to detect this and to limit the active clamp operation only once. It is possible to provide a gate control circuit for a semiconductor device.
尚、電力変換装置は複数の変換アームから構成されているので、上記におけるゲートブロックは、全ての変換アームを構成する電力用半導体素子に対して行うようにするのが普通である。 Since the power conversion device is composed of a plurality of conversion arms, the gate block described above is normally performed on the power semiconductor elements constituting all the conversion arms.
以下、本発明の実施例２に係る電力用半導体素子のゲート制御回路を、図２乃至図５を参照して説明する。 Hereinafter, a gate control circuit for a power semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS.
図２は本発明の実施例２に係る電力用半導体素子のゲート制御回路のブロック構成図である。図２における駆動対象は２レベルインバータの正側アーム３Ｐ及び負側アーム３Ｎである。正側アーム３Ｐは電力用半導体素子ＩＥＧＴ１を、負側アームには電力用半導体素子ＩＥＧＴ２を備えており、これらの電力用半導体素子はそれぞれフライホールダイオードが逆並列に接続されている。 FIG. 2 is a block diagram of a gate control circuit for a power semiconductor device according to a second embodiment of the present invention. Drive targets in FIG. 2 are the positive side arm 3P and the negative side arm 3N of the two-level inverter. The positive side arm 3P includes a power semiconductor element IEGT1, and the negative side arm includes a power semiconductor element IEGT2. The power semiconductor elements are respectively connected to fly-hole diodes in antiparallel.
電力用半導体素子ＩＥＧＴ１はゲート駆動回路２Ｐから、電力用半導体素子ＩＥＧＴ２はゲート駆動回路２Ｎから夫々ゲートパルスを得ている。ゲート駆動回路２Ｐ、２Ｎの内部構成は図１のゲート駆動回路２と同一であるのでこれらの説明は省略する。ゲート駆動回路２Ｐ、２Ｎは、ゲート信号発生回路１から与えられるゲート基準信号を、信号処理手段であるゲートインタロック回路６を介して得るように構成されている。ゲート駆動回路２Ｐ、２Ｎにおけるゲートフィードバック信号は、夫々ゲートフィードバック検出回路４Ｐ、４Ｎによって検出され、ゲートインタロック回路６にフィードバックされる。以下ゲートインタロック回路６の内部構成について説明する。 The power semiconductor element IEGT1 obtains a gate pulse from the gate drive circuit 2P, and the power semiconductor element IEGT2 obtains a gate pulse from the gate drive circuit 2N. Since the internal configuration of the gate drive circuits 2P and 2N is the same as that of the gate drive circuit 2 in FIG. 1, their description is omitted. The gate drive circuits 2P and 2N are configured to obtain the gate reference signal supplied from the gate signal generation circuit 1 via the gate interlock circuit 6 which is signal processing means. Gate feedback signals in the gate drive circuits 2P and 2N are detected by the gate feedback detection circuits 4P and 4N, respectively, and fed back to the gate interlock circuit 6. The internal configuration of the gate interlock circuit 6 will be described below.
ゲート信号発生回路１からのゲート基準信号はそれぞれ論理積回路６３、６６の第１入力端に入力される。論理積回路６３、６６の出力が電力用半導体素子ＩＥＧＴ１、ＩＥＧＴ２を夫々オンオフ駆動するゲート基準信号となって、夫々ゲート駆動回路２Ｐ、２Ｎに入力される。ゲートフィードバック検出回路４Ｎから負側ゲートフィードバック信号が論理和回路６２を介して論理積回路６３の第２入力端に導かれ、同様に、ゲートフィードバック検出回路４Ｐから正側ゲートフィードバック信号が論理和回路６５を介して論理積回路６６の第２入力端に導かれる。論理和回路６２、６５の第２入力端にはそれぞれ論理積回路６３、６６の出力信号が論理積回路６３、６６の自己ラッチのためにフィードバックされている。
Gate reference signals from the gate signal generating circuit 1 are input to first input terminals of AND circuits 63 and 66, respectively. The outputs of the AND circuits 63 and 66 become gate reference signals for driving the power semiconductor elements IEGT1 and IEGT2 on and off, respectively, and are input to the gate drive circuits 2P and 2N, respectively. Led to the second input terminal of the AND circuit 63 negative gate feedback signal from the gate feedback detection circuit 4N via a logical OR operation circuit 62, similarly, the positive gate feedback signal from the gate feedback detection circuit 4P is logical The signal is led to the second input terminal of the AND circuit 66 via the sum circuit 65. The output signals of the logical product circuits 63 and 66 are fed back to the second input terminals of the logical sum circuits 62 and 65 for self-latching of the logical product circuits 63 and 66, respectively.
このゲートインタロック回路６によれば、正側ゲート基準信号がオンで負側ゲートフィードバック信号がオフの時だけ論理積回路６３の働きで正側ゲート基準信号がオンし、一旦この状態となった後は論理積回路６３はオン状態に自己ラッチし、たとえ誤検出などによって負側ゲートフィードバック信号が仮にオンとなっても、論理和回路６２の働きで正側ゲート基準信号はオンのままラッチされる。この状態は入力されるゲート基準信号がオフとなるまで維持される。同様に負側ゲート基準信号がオンで正側ゲートフィードバック信号がオフの時だけ論理和回路６６の働きで負側ゲート基準信号がオンし、この状態は与えられる負側ゲート基準信号がオフとなるまで維持される。このようにして、ゲートフィードバック信号に誤検出パルスが生じた場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。 According to the gate interlock circuit 6, the positive gate reference signal is turned on by the operation of the AND circuit 63 only when the positive gate reference signal is on and the negative gate feedback signal is off. Thereafter, the logical product circuit 63 self-latches to the on state, and even if the negative side gate feedback signal is turned on due to erroneous detection or the like, the positive side gate reference signal is latched on by the action of the logical sum circuit 62. The This state is maintained until the input gate reference signal is turned off. Similarly, the negative gate reference signal is turned on by the operation of the OR circuit 66 only when the negative gate reference signal is on and the positive gate feedback signal is off. In this state, the given negative gate reference signal is turned off. Until maintained. In this way, even when an erroneous detection pulse occurs in the gate feedback signal, a normal gate control signal can be output without being affected by the erroneous detection pulse.
次にゲートフィードバック検出回路４Ｐの内部構成の一例を、図３を参照して説明する。 Next, an example of the internal configuration of the gate feedback detection circuit 4P will be described with reference to FIG.
図３において、Ｅ−ＧＡ間の電圧は、フォトカプラＰＣ１、ツェナーダイオードＺＤ１及び抵抗Ｒ１の直列回路に与えられる。そして、Ｅ−ＧＡ間電圧がＰＣ１のオン電圧にＺＤ１の降伏電圧を加算した値以上となったとき、フォトカプラＰＣ１は通電してＨレベル信号を出力する。たとえば、ＰＣ１のオン電圧にＺＤ１の降伏電圧を加算した値が５Ｖ、コンデンサＣＮ電圧（−ＶＣＣ電圧）が−８Ｖであれば、ターンオフしたときに逆バイアス電圧が−５Ｖ以下になったときにフォトカプラＰＣ１がＨレベルを出力することになる。反対にＥ−ＧＡ間電圧が５Ｖ未満であれば、Ｌレベルを出力する。これは、逆バイアス電圧が−５Ｖ以上になったときにターンオンしたと判断し、ＰＣ１がＬレベルを出力することに相当する。 In FIG. 3, the voltage between E-GA is given to the series circuit of photocoupler PC1, Zener diode ZD1, and resistor R1. When the E-GA voltage becomes equal to or higher than the value obtained by adding the breakdown voltage of ZD1 to the ON voltage of PC1, the photocoupler PC1 is energized and outputs an H level signal. For example, if the value obtained by adding the breakdown voltage of ZD1 to the ON voltage of PC1 is 5V and the capacitor CN voltage (−VCC voltage) is −8V, the photo is applied when the reverse bias voltage becomes −5V or less when turned off. The coupler PC1 outputs an H level. On the other hand, if the voltage between E and GA is less than 5V, L level is output. This is equivalent to determining that the turn-on is made when the reverse bias voltage becomes −5 V or more, and PC1 outputs the L level.
フォトカプラＰＣ１の出力は反転回路ＮＯＴ１を介してＤ型フリップフロップＤ−ＦＦのクロック入力に与えられる。従ってＤ型フリップフロップＤ−ＦＦのＱバー出力はクロック入力の変化に従ったレベルを出力する。また、ゲート信号ＳＩＧを立下がりディレイ回路を介して否定論理積回路ＮＡＮＤ１の第一入力端に与える。否定論理積回路ＮＡＮＤ１の第二入力端にはＤ型フリップフロップＤ−ＦＦのＱバー出力を与え、否定論理積回路ＮＡＮＤ１の出力をＤ型フリップフロップＤ−ＦＦのクリア端子に与える。このようにしてＤ型フリップフロップＤ−ＦＦのＱバー出力をラッチする。そしてＤ型フリップフロップＤ−ＦＦのＱバー出力とフォトカプラＰＣ１の出力を論理積回路ＡＮＤ１に与え、その出力を、光信号変換回路ＯＵＦＢＫを介してゲートインタロック回路６に与える。 The output of the photocoupler PC1 is given to the clock input of the D-type flip-flop D-FF via the inverting circuit NOT1. Therefore, the Q bar output of the D-type flip-flop D-FF outputs a level according to the change of the clock input. Further, the gate signal SIG is applied to the first input terminal of the NAND circuit NAND1 through the falling delay circuit. The Q-bar output of the D-type flip-flop D-FF is given to the second input terminal of the NAND circuit NAND1, and the output of the NAND circuit NAND1 is given to the clear terminal of the D-type flip-flop D-FF. In this way, the Q bar output of the D flip-flop D-FF is latched. The Q-bar output of the D flip-flop D-FF and the output of the photocoupler PC1 are given to the AND circuit AND1, and the output is given to the gate interlock circuit 6 via the optical signal conversion circuit OUFBK.
以上の動作を図４に示すタイムチャートで説明する。図４において上段から下段にかけてゲート信号ＳＩＧ、レベル変換器ＡＭＰ１入力信号、Ｅ−ＧＡ間電圧、ＩＥＧＴ１のコレクタ電圧、フォトカップラＰＣ１の出力、否定論理積回路ＮＡＮＤ１の入力、Ｄ型フリップフロップＤ−ＦＦのＱバー出力、及び光信号変換回路ＯＵＦＢＫ出力の各信号推移が示されている。そしてタイムチャートの前半は、ＩＥＧＴ１のターンオフ時にアクティブクランプ動作が行われなかったときの各部の波形、後半はアクティブクランプ動作が行われたときの各部の波形を示す。タイムチャートの前半において、ターンオフ動作を行うとき、ＩＥＧＴ１のコレクタ電圧のピーク値はツェナーダイオードＺＤＣの降伏電圧以下であるため、アクティブクランプは行われない。これに対してタイムチャートの後半においては、ＩＥＧＴ１のターンオフ途上でＩＥＧＴ１のコレクタ電圧のピーク値はツェナーダイオードＺＤＣの降伏電圧を超えるため、前述の通りのアクティブクランプ動作が行われる。この結果、アクティブクランプ動作が行われている期間は、ＩＥＧＴ１が再度オンし、フォトカップラＰＣ１の出力はその期間Ｌレベルとなる。そして、Ｄ型フリップフロップＤ−ＦＦのＱバー出力はアクティブクランプ動作が行われたことを検出してＬレベルとなり、結果として光信号変換回路ＯＵＦＢＫ出力はアクティブクランプ動作を検出したフィードバック信号ＦＢＫ−Ｐとなる。尚、ゲートフィードバック検出回路４Ｎの内部回路構成はゲートフィードバック検出回路４Ｐと基本的に同一である。 The above operation will be described with reference to a time chart shown in FIG. In FIG. 4, from the upper stage to the lower stage, the gate signal SIG, the level converter AMP1 input signal, the voltage between E-GA, the collector voltage of IEGT1, the output of the photocoupler PC1, the input of the NAND circuit NAND1, the D-type flip-flop D-FF Each signal transition of the Q bar output and the optical signal conversion circuit OUFBK output is shown. The first half of the time chart shows the waveform of each part when the active clamp operation is not performed at the time of turn-off of the IEGT1, and the second half shows the waveform of each part when the active clamp operation is performed. In the first half of the time chart, when the turn-off operation is performed, since the peak value of the collector voltage of IEGT1 is equal to or lower than the breakdown voltage of the Zener diode ZDC, active clamping is not performed. On the other hand, in the latter half of the time chart, since the peak value of the collector voltage of IEGT1 exceeds the breakdown voltage of the Zener diode ZDC during the turn-off of IEGT1, the active clamp operation as described above is performed. As a result, during the period in which the active clamp operation is performed, IEGT1 is turned on again, and the output of the photocoupler PC1 becomes L level during that period. Then, the Q bar output of the D-type flip-flop D-FF detects that the active clamp operation has been performed and becomes L level. As a result, the output of the optical signal conversion circuit OUFBK is the feedback signal FBK-P that has detected the active clamp operation. It becomes. The internal circuit configuration of the gate feedback detection circuit 4N is basically the same as that of the gate feedback detection circuit 4P.
次にオフ時信号不一致検出回路５Ｐの内部構成の一例を図５に基づいて説明する。図５において、正側ゲート基準信号ＧＡ−Ｐはオフ時Ｌレベル（オン時Ｈレベル）であり、排他的論理和回路ＸＯＲ１の第１入力端に入力される。排他的論理和回路ＸＯＲ１の第２入力端には、前述したフィードバック信号ＦＢＫ−Ｐを否定回路ＮＯＴ２で反転させた信号が与えられる。排他的論理和回路ＸＯＲ１の出力と、正側ゲート基準信号ＧＡ−Ｐを否定回路ＮＯＴ３で反転させた信号の論理積を論理積回路ＡＮＤ２でとり、論理積回路ＡＮＤ２の出力を、フィルタを介して論理和回路７の第一入力端に与える。オフ時信号不一致検出回路５Ｎは上記オフ時信号不一致検出回路５Ｐと同一の回路構成であり、その出力は論理和回路７の第二入力端に与えられる。そして論理和回路７の出力はゲートブロック回路ＧＢを介してゲート信号発生回路１の出力をゲートブロックする。 Next, an example of the internal configuration of the off-time signal mismatch detection circuit 5P will be described with reference to FIG. In FIG. 5, the positive side gate reference signal GA-P is at the L level when off (H level when on), and is input to the first input terminal of the exclusive OR circuit XOR1. A signal obtained by inverting the feedback signal FBK-P described above by the negation circuit NOT2 is given to the second input terminal of the exclusive OR circuit XOR1. The logical product of the output of the exclusive OR circuit XOR1 and the signal obtained by inverting the positive gate reference signal GA-P by the negative circuit NOT3 is taken by the logical product circuit AND2, and the output of the logical product circuit AND2 is passed through the filter. This is given to the first input terminal of the OR circuit 7. The off-time signal mismatch detection circuit 5N has the same circuit configuration as the off-time signal mismatch detection circuit 5P, and its output is given to the second input terminal of the OR circuit 7. The output of the OR circuit 7 gate-blocks the output of the gate signal generating circuit 1 through the gate block circuit GB.
このように構成されたオフ時信号不一致検出回路５Ｐ、５Ｎによれば、排他的論理和回路ＸＯＲ１の入力信号が不一致で、且つ正側ゲート基準信号ＧＡ−ＰがＬレベルすなわちオフの場合に限り論理積回路ＡＮＤ２の出力がＨレベルとなる。またフィルタを介してゲートブロック動作を行う構成としたので、適切な遅延時間を与えることが可能となり、アクティブクランプ動作を適切に行った後にゲートブロック動作を行わせることが可能となる。 According to the off-time signal mismatch detection circuits 5P and 5N configured as described above, only when the input signals of the exclusive OR circuit XOR1 do not match and the positive-side gate reference signal GA-P is at L level, that is, off. The output of the AND circuit AND2 becomes H level. Since the gate block operation is performed via the filter, an appropriate delay time can be given, and the gate block operation can be performed after the active clamp operation is appropriately performed.
図６は本発明の実施例２に係る電力用半導体素子のゲート制御回路の回路構成図である。この実施例２の各部について、図１の本発明の実施例１に係る電力用半導体素子のゲート制御回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例３が実施例１と異なる点は、オフ時信号不一致検出回路５の出力側にカウンタ８を設け、カウンタ８のカウント回数が所定値に達したときゲートブロック回路ＧＢにゲートブロック指令を与える構成とした点である。 FIG. 6 is a circuit diagram of a gate control circuit for a power semiconductor device according to the second embodiment of the present invention. In the second embodiment, the same parts as those in the circuit configuration diagram of the gate control circuit of the power semiconductor device according to the first embodiment of the present invention shown in FIG. The third embodiment is different from the first embodiment in that a counter 8 is provided on the output side of the off-time signal mismatch detection circuit 5, and when the count number of the counter 8 reaches a predetermined value, a gate block command is sent to the gate block circuit GB. It is the point which made the composition to give.
このようにオフ時信号不一致検出回路４の出力をカウントする場合には、カウンタ８に入力される信号を適切なタイミングでリセットする必要がある。これは、ゲートフィードバック検出回路５の出力信号あるいは論理積回路４２の出力信号をラッチした場合も同様である。リセット用信号としては、例えばゲート指令信号ＳＩＧがオフからオンに変化するタイミングを用いれば良い。このようなカウント機能は図２の論理和回路７の出力側に入れることもできる。また、図１、図２は夫々電力変換装置における１つの変換アーム、１つのスイッチングレグ（上下２アーム）を構成する電力用半導体素子のゲート制御回路を夫々示している。電力変換装置は複数個の変換アームあるいはスイッチングレグを有しているので、電力用半導体素子のゲート制御回路もこれらに対応して複数個となる。そして複数個の電力用半導体素子のゲート制御回路に対して図６のカウンタ８に相当するカウンタを１つ設けるようにすれば、例えば、１つの電力用半導体素子のゲート制御回路からではなく、複数個の電力用半導体素子のゲート制御回路のオフ時信号不一致検出回路５の出力回数の総和が所定値に達したときゲートブロック回路ＧＢにゲートブロック指令を与えるようにしても良い。このようにアクティブクランプ動作が複数回生じたとき、はじめてゲートブロック動作を行うようにすれば、電力用半導体素子の許容損失耐量の範囲内であれば、なるべく装置を停止させないようにして保護動作を行うことが可能となる。 Thus, when counting the output of the off-time signal mismatch detection circuit 4, it is necessary to reset the signal input to the counter 8 at an appropriate timing. The same applies to the case where the output signal of the gate feedback detection circuit 5 or the output signal of the logical product circuit 42 is latched. As the reset signal, for example, the timing at which the gate command signal SIG changes from off to on may be used. Such a counting function can be provided on the output side of the OR circuit 7 of FIG. FIGS. 1 and 2 respectively show gate control circuits for power semiconductor elements constituting one conversion arm and one switching leg (upper and lower arms) in the power conversion device. Since the power conversion device has a plurality of conversion arms or switching legs, a plurality of gate control circuits for power semiconductor elements are also provided. If one counter corresponding to the counter 8 in FIG. 6 is provided for a plurality of gate control circuits for power semiconductor elements, for example, a plurality of gate control circuits, not one gate control circuit for power semiconductor elements. A gate block command may be given to the gate block circuit GB when the total number of outputs of the signal mismatch detection circuit 5 when the gate control circuit of each power semiconductor element is off reaches a predetermined value. In this way, when the active clamp operation occurs a plurality of times, if the gate block operation is performed for the first time, the protection operation is performed as much as possible without stopping the device within the allowable loss tolerance range of the power semiconductor element. Can be done.
以上本発明のいくつかの実施例を説明したが、これらの実施例は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施例やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
例えば、実施例２で示したように実施例１の論理和回路４２の出力側に時間遅延のためのフィルタを設けることが好ましい。 For example, as shown in the second embodiment, it is preferable to provide a filter for time delay on the output side of the OR circuit 42 of the first embodiment.
また、ゲートフィードバック検出回路４Ｐ、オフ時信号不一致検出回路５Ｐの内部回路構成は、実施例１のゲートフィードバック検出回路４、オフ時信号不一致検出回路５に適用可能であることは明らかである。 Further, it is obvious that the internal circuit configurations of the gate feedback detection circuit 4P and the off-time signal mismatch detection circuit 5P can be applied to the gate feedback detection circuit 4 and the off-time signal mismatch detection circuit 5 of the first embodiment.
１ ゲート信号発生回路
２、２Ｐ、２Ｎ ゲート駆動回路
３、３Ｐ、３Ｎ 変換アーム
４、４Ｐ、４Ｎ ゲートフィードバック検出回路
５、５Ｐ、５Ｎ オフ時信号不一致検出回路
６ ゲートインタロック回路
７ 論理和回路
８ カウンタ
５１ オフ指令検出回路
５２ 論理積回路
５３ 否定回路
６２、６５ 論理和回路
６３、６６ 論理積回路
ＳＷＰ１ 正側トランジスタ
ＳＷＮ１ 負側トランジスタ
ＲＯＮ オンゲート抵抗
ＲＯＦＦ オフゲート抵抗
ＺＤＣ ツェナーダイオード
DESCRIPTION OF SYMBOLS 1 Gate signal generation circuit 2, 2P, 2N Gate drive circuit 3, 3P, 3N Conversion arm 4, 4P, 4N Gate feedback detection circuit 5, 5P, 5N Off signal mismatch detection circuit 6 Gate interlock circuit 7 OR circuit 8 Counter 51 OFF command detection circuit 52 AND circuit
53 NAND circuit 62, 65 OR circuit 63, 66 AND circuit SWP1 Positive side transistor SWN1 Negative side transistor RON On-gate resistance ROFF Off-gate resistance ZDC Zener diode
Claims (3)
前記ゲート基準信号を増幅して前記電力用半導体素子にゲート信号を供給すると共に、前記電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、前記電力用半導体素子のゲートにオン電圧を与えるように構成されたアクティブクランプ回路を有するゲート駆動手段と、
前記ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベルと判定するように構成したゲートフィードバック電圧検出手段と、
前記ゲート基準信号がターンオフ指令の状態で、前記フィードバック電圧がオンレベルとなったとき、所定時間後に不一致信号を出力するオフ時ゲート不一致検出手段と
を具備したゲート制御回路を複数個有し、
これら複数個の前記不一致信号の発生回数の総和をカウントし、この総和が予め設定された所定の回数に到達したとき、前記ゲート信号発生手段をゲートブロックするようにしたことを特徴とする電力用半導体素子のゲート制御回路。 A gate signal generating means for generating a gate reference signal for on / off control of a power semiconductor element constituting the power conversion device;
Amplifying the gate reference signal to supply a gate signal to the power semiconductor element, and when the power semiconductor element is turned off, when the collector voltage overshoots and exceeds a predetermined threshold, the power semiconductor element Gate drive means having an active clamp circuit configured to apply an on-voltage to the gate of
A gate feedback voltage detection means configured to detect the voltage of the gate as a feedback voltage and determine an on-level when this value exceeds a predetermined value;
When the gate reference signal is in a turn-off command state, when the feedback voltage becomes an on level, the gate reference circuit has a plurality of gate control circuits including a gate mismatch detection means at off time that outputs a mismatch signal after a predetermined time ,
The sum of the number of occurrences of the plurality of mismatch signals is counted, and the gate signal generating means is gate-blocked when the sum reaches a predetermined number of times set in advance . Semiconductor device gate control circuit.
前記正、負のゲート基準信号を受け、信号処理を行ったあとの正、負のゲート基準信号を出力するゲートインタロック手段と、
前記信号処理後のゲート基準信号を増幅して前記正アーム及び負アーム用電力用半導体素子にゲート信号を供給すると共に、前記電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、前記電力用半導体素子のゲートにオン電圧を与えるように構成されたアクティブクランプ回路を有する正側及び負側のゲート駆動手段と、
前記ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベル、所定値未満のときオフレベルと判定するように構成され、その出力を前記ゲートインタロック手段に与えるようにした正側及び負側のゲートフィードバック電圧検出手段と、
前記正、負のゲート基準信号がターンオフ指令の状態で、前記フィードバック電圧がオンレベルとなったとき、所定時間後に不一致信号を出力する正、負のオフ時ゲート不一致検出手段と
を具備したゲート制御回路を複数個有し、
これら複数個の前記不一致信号の発生回数の総和をカウントし、この総和が予め設定された所定の回数に到達したとき、前記ゲート信号発生手段をゲートブロックするようにすると共に、
前記ゲートインタロック手段は、
正側ゲート基準信号がオンで負側ゲートフィードバック信号がオフの時だけ信号処理後の正側ゲート基準信号がオンし、一旦この状態となった後は正側ゲート基準信号がオフとなるまでオン状態に自己ラッチし、負側ゲート基準信号がオンで正側ゲートフィードバック信号がオフの時だけ信号処理後の負側ゲート基準信号がオンし、一旦この状態となった後は負側ゲート基準信号がオフとなるまでオン状態に自己ラッチするように構成されていることを特徴とする電力用半導体素子のゲート制御回路。 Gate signal generating means for generating positive and negative gate reference signals for on / off control of the power semiconductor elements for the positive and negative arms of the switching leg constituting the power conversion device;
Gate interlock means for receiving the positive and negative gate reference signals and outputting the positive and negative gate reference signals after signal processing;
The gate reference signal after the signal processing is amplified to supply a gate signal to the power semiconductor element for the positive arm and the negative arm, and when the power semiconductor element is turned off, a collector voltage is overshooted to cause a predetermined threshold value. A positive-side and negative-side gate driving means having an active clamp circuit configured to apply an on-voltage to the gate of the power semiconductor element,
The gate voltage is detected as a feedback voltage, and when this value exceeds a predetermined value, it is determined to be an on level, and when it is less than a predetermined value, it is determined to be an off level, and its output is given to the gate interlock means. Positive and negative gate feedback voltage detection means,
Gate control comprising positive and negative off-time gate mismatch detection means for outputting a mismatch signal after a predetermined time when the feedback voltage becomes on-level when the positive and negative gate reference signals are in a turn-off command state Have multiple circuits,
The total number of occurrences of the plurality of mismatch signals is counted, and when the sum reaches a predetermined number of times set in advance, the gate signal generating means is gate-blocked,
The gate interlock means includes
The positive gate reference signal after signal processing is turned on only when the positive gate reference signal is on and the negative gate feedback signal is off. Once this state is reached, it remains on until the positive gate reference signal is turned off. The negative gate reference signal after the signal processing is turned on only when the negative gate reference signal is on and the positive gate feedback signal is off. A gate control circuit for a power semiconductor element, wherein the gate control circuit is configured to self-latch in an on state until is turned off.
前記ゲート基準信号を共通の入力とし、正側及び負側のトランジスタで構成される増幅回路で増幅し、その出力をゲート抵抗を介して前記電力用半導体素子のゲートに供給するようにすると共に、The gate reference signal is a common input, amplified by an amplifier circuit composed of positive and negative transistors, and the output is supplied to the gate of the power semiconductor element through a gate resistor,
前記フィードバック電圧は、前記増幅回路の出力から得るようにしたことを特徴とする請求項１または請求項２に記載の電力用半導体素子のゲート制御回路。3. The gate control circuit for a power semiconductor element according to claim 1, wherein the feedback voltage is obtained from an output of the amplifier circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013160557A JP6105431B2 (en) | 2013-08-01 | 2013-08-01 | Gate control circuit for power semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013160557A JP6105431B2 (en) | 2013-08-01 | 2013-08-01 | Gate control circuit for power semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015033198A JP2015033198A (en) | 2015-02-16 |
| JP6105431B2 true JP6105431B2 (en) | 2017-03-29 |
Family
ID=52518123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013160557A Active JP6105431B2 (en) | 2013-08-01 | 2013-08-01 | Gate control circuit for power semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6105431B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6362996B2 (en) * | 2014-10-24 | 2018-07-25 | 株式会社日立製作所 | Semiconductor drive device and power conversion device using the same |
| JP6574744B2 (en) | 2016-09-16 | 2019-09-11 | 株式会社東芝 | Semiconductor device |
| WO2023182402A1 (en) * | 2022-03-24 | 2023-09-28 | パナソニックＩｐマネジメント株式会社 | Gate drive circuit, electric power conversion system, and gate drive method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62207022A (en) * | 1986-03-07 | 1987-09-11 | Fuji Electric Co Ltd | Overcurrent protection circuit for transistor |
| JP3648151B2 (en) * | 2000-11-20 | 2005-05-18 | 東芝三菱電機産業システム株式会社 | Semiconductor power converter |
| JP4230190B2 (en) * | 2002-10-16 | 2009-02-25 | 東芝三菱電機産業システム株式会社 | Power converter |
| JP5324066B2 (en) * | 2007-07-23 | 2013-10-23 | 東芝三菱電機産業システム株式会社 | Semiconductor power converter |
-
2013
- 2013-08-01 JP JP2013160557A patent/JP6105431B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015033198A (en) | 2015-02-16 |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
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| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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