JP6095308B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明の実施の形態は、半導体装置とその製造方法に関する。
Embodiments described herein relate generally to a semiconductor device and a method for manufacturing the same.
近年、半導体装置は高集積化技術が進行して、その半導体を構成する半導体素子の集積化技術も高密度化が求められている。特に、最近の半導体装置の高集積化技術には、高性能半導体素子(LSI)の集積化技術と共に、電気機械素子(MEMS)の集積化技術が必要になっている。 2. Description of the Related Art In recent years, high integration technology has progressed in semiconductor devices, and the integration technology of semiconductor elements constituting the semiconductor is also required to have high density. In particular, recent high integration technologies for semiconductor devices require integration technologies for electromechanical elements (MEMS) as well as high performance semiconductor element (LSI) integration technologies.
MEMS(Micro Electro Mechanical System)はシリコン微細加工プロセスを用いて製作されるミクロな構造体を有する電気機械素子である。MEMSは、圧力センサ、加速度センサ、RFフィルターなど幅広い電子部品分野で応用が期待されている。このようなMEMSをLSIと集積化する技術の1つとして、各々のLSIとMEMSを積層する高密度3次元実装技術があるが、LSIとMEMSに縦方向の貫通穴を形成する必要があることからプロセスコストが高い課題があるため、貫通孔を形成しないで低コストで同一平面上に高集積化する技術が要求されていた。 MEMS (Micro Electro Mechanical System) is an electromechanical element having a micro structure manufactured using a silicon micromachining process. MEMS is expected to be applied in a wide range of electronic parts such as pressure sensors, acceleration sensors, and RF filters. One technique for integrating such MEMS and LSI is a high-density three-dimensional mounting technique in which each LSI and MEMS are stacked, but it is necessary to form vertical through holes in the LSI and MEMS. Therefore, there is a problem that the process cost is high. Therefore, a technique for highly integrating the same plane at a low cost without forming a through hole has been required.
同一平面上に高集積化する方法には、代表的には、SOC(System on Chip)とSIP(System in Package)の2方式がある。SOCは、複数の素子(デバイス)を1チップ上に形成することにより集積する方法である。SOCはデバイス集積度を高くすることが可能であるが、集積できるデバイスの種類に制限がある課題があった。例えば、Si基板上にGaAsなどの別の結晶系からなるデバイスを形成することは、プロセスの違いなどから困難である。また、新規なSOCを実現する場合の設計期間が長く、開発コストが高くなるという課題があった。 Typically, there are two methods for highly integrating on the same plane: SOC (System on Chip) and SIP (System in Package). The SOC is a method of integrating a plurality of elements (devices) by forming them on one chip. Although the SOC can increase the degree of device integration, there is a problem that the type of device that can be integrated is limited. For example, it is difficult to form a device made of another crystal system such as GaAs on a Si substrate due to process differences. In addition, there is a problem that the design period for realizing a new SOC is long and the development cost is high.
このSOCに対して、SIPは、各々のLSIチップを個別に形成した後、それぞれを個別に集積基板上に搭載するものである。このSIPは、各々のチップは個別に形成できるため、集積するチップに対する制限がない。さらに、新規システムを実現する場合にも、既存のチップの利用が可能であるため、設計期間を短縮できることから開発コストを安価にできる利点がある。しかしながら、チップ集積密度は、各々のチップを搭載する回路基板に依存するため、SOCに比較してチップ配置の高密度化が困難である課題があった。
In contrast to this SOC, the SIP is such that each LSI chip is individually formed and then individually mounted on an integrated substrate. In this SIP, since each chip can be formed individually, there is no restriction on the chip to be integrated. Further, when a new system is realized, since an existing chip can be used, the design period can be shortened, so that the development cost can be reduced. However, since the chip integration density depends on the circuit board on which each chip is mounted, there is a problem that it is difficult to increase the density of the chip arrangement as compared with the SOC.
本発明の実施の形態は、中空構造を有する半導体装置をウエハレベルチップスケールパッケージとして実現することで、電子機器の高密度実装を容易に可能にすることを目的としている。
The embodiment of the present invention is intended to easily enable high-density mounting of electronic devices by realizing a semiconductor device having a hollow structure as a wafer level chip scale package.
本発明の実施の形態にかかる半導体装置は、半導体基板表面に少なくとも含む複数個の半導体素子が形成された表面を有する。そして、この半導体装置は、半導体基板と、半導体基板に形成された絶縁膜層(BOX層)からなる壁面と、無機薄膜からなる表面とで構成される中空空間に、前記半導体素子の可動部が配置されて、無機薄膜は、Poly−Si膜である第1無機薄膜と、Poly−Si及びSiCの複合薄膜である第2無機薄膜の積層膜であり、第1無機薄膜は、前記可動部側に存在し、エッチングホールを有する薄膜である。 A semiconductor device according to an embodiment of the present invention has a surface on which a plurality of semiconductor elements including at least a semiconductor substrate are formed. In this semiconductor device, the movable portion of the semiconductor element is disposed in a hollow space composed of a semiconductor substrate, a wall surface made of an insulating film layer (BOX layer) formed on the semiconductor substrate, and a surface made of an inorganic thin film. The inorganic thin film is a laminated film of a first inorganic thin film that is a Poly-Si film and a second inorganic thin film that is a composite thin film of Poly-Si and SiC, and the first inorganic thin film is on the movable part side. And is a thin film having an etching hole.
本発明の他の実施の形態にかかる半導体装置の製造方法は、半導体基板上に少なくとも含む複数個の半導体素子が形成された表面を有する半導体装置の製造方法である。この製造方法は、半導体基板表面に、絶縁膜層(BOX層)を形成する工程と、絶縁膜層表面にSOI層を形成する工程と、このSOI層の一部をエッチング除去半導体素子の可動部とする工程と、SOI層及びSOI層がエッチング除去されて露出した絶縁膜層の表面にTEOS膜を形成する工程と、TEOS酸化膜表面にエッチングホールを有するPoly−Si薄膜層を形成する工程と、エッチングホールを有するPoly−Si薄膜層を有する基板を気相HF処理することにより、絶縁膜層(BOX層)及びTEOS膜の一部を除去して半導体素子の可動部が配置された中空部を形成する工程と、中空部が形成された部材において、前記エッチングホールを有するPoly−Si薄膜層上にPoly−Si及びSiCの複合薄膜を形成する工程を少なくとも有するものである。 A method for manufacturing a semiconductor device according to another embodiment of the present invention is a method for manufacturing a semiconductor device having a surface on which a plurality of semiconductor elements including at least a semiconductor substrate are formed. This manufacturing method, the semiconductor substrate surface, forming an insulating layer (BOX layer), and forming an SOI layer on the insulating film layer surface, the movable portion of the etched semiconductor device part of the SOI layer and a step of the steps of the SOI layer and the SOI layer forms a step of forming a TEOS film on the surface of the insulating film layer exposed by etching away the Poly-Si thin film layer having an etching hole in the TEOS oxide film surface A hollow part in which the movable part of the semiconductor element is disposed by removing a part of the insulating film layer (BOX layer) and the TEOS film by subjecting the substrate having the Poly-Si thin film layer having an etching hole to vapor phase HF treatment. And forming a composite thin film of Poly-Si and SiC on the Poly-Si thin film layer having the etching hole in the member in which the hollow portion is formed. It has at least the process of forming .
電気機械素子(MEMS素子)を電子機器に応用搭載する場合、MEMS可動部分を保護するために、MEMS素子を気密封止することが必要になっており、これまで、セラミック材料で構成されるハーメティックパッケージにMEMSを搭載してキャップ部分を溶接などにより中空封止することが行われてきた。 When an electromechanical element (MEMS element) is mounted on an electronic device, it is necessary to hermetically seal the MEMS element in order to protect the MEMS movable part. It has been performed that a MEMS package is mounted on a metric package and a cap portion is hollow-sealed by welding or the like.
しかしながら、このセラミックハーメティックパッケージを用いた封止方法では、パッケージサイズがMEMS素子に比較してきわめて大きく、小型電子機器に搭載するには、MEMSパッケージサイズが制約条件になり、小型電子機器を実現するために,小型MEMSパッケージを実用化する要求が高くなってきた。 However, in this sealing method using a ceramic hermetic package, the package size is extremely large compared to a MEMS element, and the MEMS package size is a limiting condition for mounting on a small electronic device. In order to achieve this, there has been an increasing demand for practical use of a small MEMS package.
この課題に対して、凹部を形成したシリコンウエハをキャップとしてMEMSに搭載することで、MEMS中空封止を実現する構造が考えられる。 In order to solve this problem, a structure in which MEMS hollow sealing is realized by mounting a silicon wafer having a concave portion on a MEMS as a cap can be considered.
この方法は、MEMS封止材料として、MEMSを構成するシリコンと同一材料を利用することから、熱膨張係数差に起因する封止部分の応力破壊を防止できることと、MEMS封止をウエハレベルで実現できることから、低コストでMEMS封止が実現できること、セラミックハーメティックパッケージに比較して小型化できることなどの利点を有している。 Since this method uses the same material as the MEMS forming silicon as the MEMS sealing material, it can prevent stress breakdown of the sealed portion due to the difference in thermal expansion coefficient and realize MEMS sealing at the wafer level. As a result, the MEMS sealing can be realized at a low cost, and there are advantages such that the size can be reduced as compared with the ceramic hermetic package.
しかしながら、このMEMSウエハレベルパッケージ技術は、凹部を形成したシリコンウエハを封止材料に利用していることから、MEMS封止の薄型化の観点からは、シリコンウエハが薄型化の制約条件になり電子機器の小型化に限界があるものであった。
この小型化の制約条件は,具体的には、各々独自の製造技術で完成されたLSIとMEMSを検査選別してダイシングにより個別チップとした後、それらをチップレベルで隣接再配置してMEMS集積ウエハとして再構築することで、これまでのSIPでは達成できない高集積化と、SOCでは達成できない複合化を短期間で実現可能にする技術があるが(特許文献1参照)、凹部の形成されたシリコンウエハを用いた中空封止では、MEMS封止部分の厚みが集積型半導体装置の薄型化の制約条件になっていた。
However, since this MEMS wafer level package technology uses a silicon wafer having recesses as a sealing material, from the viewpoint of reducing the thickness of MEMS sealing, the silicon wafer becomes a limiting condition for reducing the thickness. There was a limit to miniaturization of equipment.
Specifically, the constraints on miniaturization include the integration of MEMS and MEMS that have been completed by inspecting and selecting LSIs and MEMSs that have been completed with their own manufacturing technology and dicing them into individual chips, and then rearranging them at the chip level. By restructuring as a wafer, there is a technology that makes it possible to achieve high integration that cannot be achieved by conventional SIP and composite that cannot be achieved by SOC in a short period of time (see Patent Document 1). In hollow sealing using a silicon wafer, the thickness of the MEMS sealing portion is a limiting condition for reducing the thickness of the integrated semiconductor device.
このため、MEMS封止部分を例えばSU−8のような有機樹脂膜を用いてウエハレベルで封止することも考えられるが、有機樹脂膜は気密性が低いことから、利用できるMEMS素子には制限があった。 For this reason, it is conceivable to seal the MEMS sealing portion at the wafer level using an organic resin film such as SU-8. However, since the organic resin film has low hermeticity, the MEMS element that can be used is There were restrictions.
本実施の形態の半導体装置及びその製造方法は、従来のかかる問題を解決するものである。 The semiconductor device and the manufacturing method thereof according to the present embodiment solve this conventional problem.
以下、第1図ないし第12図を参照して本発明の実施の形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS.
(半導体装置の実施の形態)
以下、本実施の形態に係る半導体装置を、第1図、第2図、および図3を参照して説明する。
図1は、本実施の形態の半導体装置の断面図である。また、図2は、他の実施の形態の半導体装置の断面図である。また、図3は、本実施の形態の半導体装置の平面図である。
(Embodiment of semiconductor device)
Hereinafter, the semiconductor device according to the present embodiment will be described with reference to FIG. 1, FIG. 2, and FIG.
FIG. 1 is a cross-sectional view of the semiconductor device of the present embodiment. FIG. 2 is a cross-sectional view of a semiconductor device according to another embodiment. FIG. 3 is a plan view of the semiconductor device of the present embodiment.
第1図に示したように、本実施の形態の半導体装置は、半導体基板11上に、絶縁膜層(BOX層)12と、この絶縁膜層(BOX層)12上に形成したSOI層を加工して形成したMEMS固定部13a及びMEMS可動部13bと、TEOS酸化膜14と、エッチングホール15aを形成した第1の無機膜層15と第2の無機薄膜16と、I/O電極17を備えている。そして、前記半導体基板11と、絶縁膜層12と、TEOS酸化膜14と、第1の無機薄膜15及び第2の無機薄膜16とで、MEMS素子駆動部分を収容する中空空間を構成している。
As shown in FIG. 1, the semiconductor device of this embodiment includes an insulating film layer (BOX layer) 12 and an SOI layer formed on the insulating film layer (BOX layer) 12 on a semiconductor substrate 11. A MEMS fixed
上記半導体装置の実施の形態において、中空空間の側壁面を構成する材料として、絶縁膜層(BOX層)12、およびTEOS酸化膜14を採用している。
ここで絶縁膜層(BOX層)及びTEOS酸化膜を側壁面材料として用いるのは、TEOS酸化膜を用いることにより、TEOS酸化膜を支持柱として、MEMS可動部上における無機薄膜の撓み以上の空間形成が可能になることと、SOI領域をTEOSで再充填することで、絶縁膜層(BOX層)と一括して犠牲層除去が可能になるためである。
In the embodiment of the semiconductor device described above, the insulating film layer (BOX layer) 12 and the
Here, the insulating film layer (BOX layer) and the TEOS oxide film are used as the side wall surface material by using the TEOS oxide film and using the TEOS oxide film as a support column and a space larger than the bending of the inorganic thin film on the MEMS movable portion. This is because the sacrificial layer can be removed together with the insulating film layer (BOX layer) by re-filling the SOI region with TEOS.
上記半導体装置の実施の形態において、MEMS素子中空空間を構成する封止部材として、第1及び第2の無機薄膜15、16を採用しているが、この無機薄膜においては、気密性と、MEMS素子を封止するための機械的強度、及び半導体プロセスにおける化学的安定性、耐熱性などが求められており、特に表面層においては、剛性と、気密性が求められる。これらを満足する材料であれば、複数の薄膜層を用いることなく単一膜でも差し支えない。
In the embodiment of the semiconductor device described above, the first and second inorganic
第1の無機薄膜15の材料としては、Poly−Si、PSG、SiN、SiOなどの材料から選ぶことが好ましい。この第1の無機薄膜15は、複数の材料を含む複合薄膜であっても良い。
また、第2の無機薄膜16の材料としては、Poly−Si/SiC複合薄膜とすることが好ましい。この薄膜は、機械的強度と耐湿を含む気密保持性の点において優れた性質を持っている。
特に、前記第1および第2の無機薄膜の内の少なくとも1つが、Poly−Si層を備えていることが好ましい。
The material of the first inorganic
The material of the second inorganic
In particular, it is preferable that at least one of the first and second inorganic thin films includes a Poly-Si layer.
この実施の形態の半導体装置においては、MEMSを含む半導体素子を高密度に集積できるという顕著な効果を奏する。また、従来までの凹部を有するシリコンウエハを用いたMEMS封止とは異なり、無機薄膜でMEMS中空封止を実現しているため、有機薄膜を用いたMEMS中空封止と比較して信頼性が向上できると共に,集積型半導体装置の厚みを極めて薄くできる特徴を有している。 In the semiconductor device of this embodiment, there is a remarkable effect that semiconductor elements including MEMS can be integrated at high density. In addition, unlike conventional MEMS sealing using a silicon wafer having a concave portion, the MEMS hollow sealing is realized with an inorganic thin film, so that it is more reliable than the MEMS hollow sealing using an organic thin film. In addition to being improved, the integrated semiconductor device can be made extremely thin.
上記図1に示す実施の形態においては、第1の無機薄膜15には、ガス状HFを通過させるためのエッチングホールを備えた膜としたが、第1の無機薄膜15自体がガス状HF透過性を備えた材料を用いる場合には、図2に示したように、エッチングホールを備えていない膜としてもよい。
In the embodiment shown in FIG. 1, the first inorganic
図3は、上記図1に示す半導体装置の平面図である。図1と同等の部材については、同一の符号を付している。この図3は、単なる例を示しているものに過ぎず、MEMSレイアウトは、適宜変更が可能である。
FIG. 3 is a plan view of the semiconductor device shown in FIG. Components equivalent to those in FIG. 1 are given the same reference numerals. FIG. 3 is merely an example, and the MEMS layout can be changed as appropriate.
(半導体装置に関する他の実施の形態)
上記実施の形態においては、Si基板上に形成した半導体装置を説明したが、化合物半導体基板に適用することもできる。その例を図12に示す。この実施の形態の半導体装置は、モノリシックマイクロ波集積回路(MMIC)に適用した例を示す要部断面図である。
図12において、符合1201が、化合物半導体基板であり、符号2012が、絶縁層、その上層の1203が、化合物半導体素子領域となっている。この化合物半導体領域の上層には、中空空間があり、その上層にエッチングホールを備えた第1の無機薄膜1204が配置されている。さらにその上層が、第2の無機薄膜1205となっている。
(Other Embodiments Related to Semiconductor Device)
In the above embodiment, the semiconductor device formed on the Si substrate has been described, but the present invention can also be applied to a compound semiconductor substrate. An example is shown in FIG. The semiconductor device of this embodiment is a cross-sectional view of a main part showing an example applied to a monolithic microwave integrated circuit (MMIC).
In FIG. 12,
(半導体装置の製造方法に関する第1の実施の形態)
以下、第4図〜第7図を用いて、半導体基板上に中空空間と、複数個の半導体素子を形成する本実施の形態の製造方法を説明する。但し、以下の実施の形態においては、半導体装置の製造方法プロセスにおいて、MEMS素子以外の半導体素子の製造プロセスについては説明を省略している。
(First Embodiment Regarding Method for Manufacturing Semiconductor Device)
Hereinafter, the manufacturing method of this embodiment for forming a hollow space and a plurality of semiconductor elements on a semiconductor substrate will be described with reference to FIGS. However, in the following embodiments, the description of the manufacturing process of semiconductor elements other than the MEMS element is omitted in the manufacturing method process of the semiconductor device.
(第1ステップ:図4の(a))
まず、半導体基板31上に、CVD法または、酸素ガスもしくは水分を含有する酸化性雰囲気中で半導体基板を加熱するなどの酸化法に従って、絶縁膜層(BOX層)34を形成する。続いて、その表面に、SOI層33を形成する。さらにその表面にレジストを塗布法などによって形成し、光リソグラフィなどの方法によって、MEMSの可動部分を形成するためのレジストパターン32を形成する。
(First step: FIG. 4A)
First, an insulating film layer (BOX layer) 34 is formed on the
(第2ステップ:図4(b))
レジストパターン32をマスクとして、SOI層33にMEMSを構成する加工溝をDeep−RIE法により形成する。この処理において、エッチング除去された領域以外の部分が、MEMS可動部分となる。
(Second step: FIG. 4B)
Using the resist
(第3ステップ:図4(c))
レジストパターン32を剥離する。剥離方法としては、レジスト剥離液の使用、または酸化性雰囲気中で加熱することでレジストを灰化するアッシング法などの手段を採用することができる。
(Third step: FIG. 4C)
The resist
(第4ステップ:図5(a))
前記第2ステップにおいて加工溝を形成した半導体基板表面に、前記SOI層33の加工溝を被覆するように、LPCVD法などによりTEOS酸化膜41を形成する。
(Fourth step: FIG. 5A)
A
(第5ステップ:図5(b))
前記TEOS酸化膜41上に、同じくLPCVD法などにより第2のTEOS酸化膜42を形成する。
(Fifth step: FIG. 5B)
A second
(第6ステップ:図5(c))
前記第1の無機薄膜42の表面に、LPCVD法などによりPoly−Si膜44を形成する。
(Sixth step: FIG. 5C)
A Poly-
(第7ステップ:図5(d))
前記Poly−Si膜44表面にフォトレジスト層を形成し、光リソグラフィ法などに従ってフォトレジスト層に、エッチングホールのパターンを形成する。
(Seventh step: FIG. 5D)
A photoresist layer is formed on the surface of the Poly-
(第8ステップ:図6(a))
次いで、前記フォトレジスト層のパターンをマスクとして利用し、Poly−Si膜をエッチングして、前記Poly−Si層44にエッチングホール44cを形成する。このエッチングホールは、ガス状HFを通過させる機能を果たすためのものであり、その直径としては1μm〜30μm以下の寸法範囲が好ましい。
(Eighth step: FIG. 6A)
Next, using the pattern of the photoresist layer as a mask, the Poly-Si film is etched to form an
(第9ステップ:図6(b))
次いで、前記Poly−Si層のエッチングホール44cを介して、ガス状HF処理することによって、TEOS酸化膜層41、42、及び絶縁膜層(BOX層)34の一部をエッチング除去して、MEMS素子が作動可能な中空空間を形成する。
このエッチングにおいては、SOI膜33のMEMS駆動部分の周囲に、これを囲繞する形で中空空間を設けるために行うものであり、TEOS酸化膜41及び絶縁膜層(BOX層)34の一部を残して、中空空間の壁面を構成する。このような、犠牲層エッチングは、80〜100℃のガス状HF雰囲気に、被処理基板を300〜600秒間程度静置することによって行うことができる。ガス状HFの雰囲気濃度は、5〜10容積%の範囲とすることが好ましい。
(Ninth step: FIG. 6B)
Next, a gaseous HF treatment is performed through the
This etching is performed in order to provide a hollow space around the MEMS driving portion of the
(第10ステップ:図6(c))
次いで、前記エッチングホールを備えたPoly−Si層44の表面に、第2の無機薄膜43を形成する。第2の無機薄膜としては、SiC/Poly−Si膜43が好ましい。この工程においては、Poly−Si層及びSiC層を順次形成して薄膜とすることができる。この膜が、MEMS素子を封止する保護膜となるため、機械的強度と気密保持性にすぐれた材料を用いることが好ましい。この工程において、第2の無機薄膜の形成は、スパッタリング法などで行うことができるが、この場合中空空間内部にスパッタ金属が進入しないように、エッチングホールを遮蔽物とする斜めからのスパッタリング法を用いることが好ましい。
(Tenth step: FIG. 6C)
Next, a second inorganic
(第11ステップ:図7(a))
次いで、前記SiC/Poly−Si膜43表面に、レジスト51を形成し、ついで、このレジスト51にビアパターンを形成する。これは、MEMS素子のI/O電極端子を取り出すための開口を設けるためのものである。
(11th step: FIG. 7A)
Next, a resist 51 is formed on the surface of the SiC / Poly-
(第12ステップ:図7(b))
レジスト51をマスクとして第2の無機薄膜のSiC/Poly−Si膜43と第1の無機薄膜44をパターニングし、前記SOI層33に到達するI/O電極取り出し用開口52を形成する。
(Twelfth step: FIG. 7B)
Using the resist 51 as a mask, the second inorganic thin film SiC / Poly-
(第13ステップ:図7(c))
次いで、基板31表面全面に、Al薄膜53、Ti薄膜54をそれぞれ順次形成する。
(13th step: FIG. 7C)
Next, an Al
(第14ステップ:図7(d))
次いで、I/O取り出し用開口52以外の領域に形成されたAl薄膜53、Ti薄膜54を剥離する。上記ステップ13において用いているAl/Ti積層薄膜は、単なる例示であって、他のAu/Ni/Ti積層薄膜のような金属材料を採用することもできる。
(14th step: FIG. 7D)
Next, the Al
以上の工程によって、素子集積密度の高いMEMS素子を含む半導体装置を形成することができる。 Through the above steps, a semiconductor device including a MEMS element with a high element integration density can be formed.
これらの工程断面図から明らかなように、本実施の形態による半導体装置の中空構造は、TEOS酸化膜の厚みを利用して中空構造を実現している。したがって、中空構造の信頼性はTEOS酸化膜の厚みに大きく依存する。本実施の形態におけるTEOS酸化膜厚は、TEOS酸化膜厚みと封止膜変形量との関係から、封止膜が応力変形によりMEMS可動部分に接触しない膜厚とすることが好ましい。
なお,必要に応じて,中空構造のうち,MEMS素子の作動を阻害しない領域に封止膜の変形を保護する柱材(図3の符号20)を配置することも可能である。この柱材は,中空構造部分において犠牲層エッチングされない領域として実現可能であり,その寸法と配置は特に限定されるものではない。したがって,柱材の構成は,中空構造を実現する積層構造と同じ構造で実現する。
As is clear from these process cross-sectional views, the hollow structure of the semiconductor device according to the present embodiment realizes the hollow structure using the thickness of the TEOS oxide film. Therefore, the reliability of the hollow structure greatly depends on the thickness of the TEOS oxide film. The TEOS oxide film thickness in the present embodiment is preferably a film thickness in which the sealing film does not come into contact with the MEMS movable portion due to stress deformation, from the relationship between the TEOS oxide film thickness and the deformation amount of the sealing film.
If necessary, a pillar material (
(半導体装置の製造方法に関する第2の実施の形態)
以下、図8〜図11を用いて、製造方法の他の実施の形態を説明する。
図8以下の図において、図4〜図7と同等の要素については同じ符合を付し、説明を省略する。
Second Embodiment Regarding Semiconductor Device Manufacturing Method
Hereinafter, another embodiment of the manufacturing method will be described with reference to FIGS.
In FIG. 8 and subsequent figures, elements equivalent to those in FIG. 4 to FIG.
(第1ステップ〜第3ステップ:図8の(a)〜図8の(c))
これらのステップは、前記実施の形態における図4の第1ステップ〜第3ステップと等しいので説明は省略する。
(First Step to Third Step: (a) to (c) of FIG. 8)
Since these steps are the same as the first to third steps of FIG. 4 in the above embodiment, the description thereof is omitted.
(第4ステップ:図9(a))
前記第3ステップで加工溝を形成した半導体基板表面に、TEOS酸化膜41を形成する。
(Fourth step: FIG. 9A)
A
(第5ステップ:図9(b))
TEOS酸化膜41上に、第1の無機薄膜42を形成する。第1の無機薄膜42の材料としては、Poly−Si膜を含む複合材料が好ましい。この工程においては、通常行われている無機薄膜形成手段を用いて、PSG、SiN、Poly−Siなどの材料を用いた薄膜を順次形成することによって行うことができる。第1の無機薄膜42は、MEMSの犠牲層をエッチング除去するために液体または気体の通過性に優れると共に、その上部に形成する第2の無機薄膜を形成する場合の固体の不通過性に優れていることが求められる。また、第1の無機薄膜42は、気密保持性、機械的強度、TEOS膜との接合性などの特性を備えた材料であることが好ましい。上記実施の形態では、第1の無機薄膜42をPSG膜、SiN膜、及びPoly−Si膜の3層で形成する例を示したが、かかる組合せは単なる例示であって、上記特性を有する材料単独で、もしくは組合せて使用できることはもちろんである。
(Fifth step: FIG. 9B)
A first inorganic
(第6ステップ:図9(c))
この工程では、前記製造方法に関する第1の実施の形態における第9ステップと同様にして、中空空間7を形成する。
(Sixth step: FIG. 9C)
In this step, the hollow space 7 is formed in the same manner as the ninth step in the first embodiment related to the manufacturing method.
(第7ステップ:図9(d))
前記第1の無機薄膜42表面に、第2の無機薄膜43を形成する。第2の無機薄膜としては、Poly−Si/SiC膜43が好ましい。この工程においても、前記第5ステップと同様、Poly−Si層及びSiC層を順次形成して薄膜とすることができる。この膜が、MEMS素子を封止する保護膜となるため、機械的強度と気密保持性にすぐれた材料を用いることが好ましい。
(Seventh step: FIG. 9D)
A second inorganic
(第8ステップ〜第11ステップ:図10(a)〜図11(a))
これらの工程は、それぞれ前記第1の実施の形態における第10ステップ(図6(c))〜第14ステップ(図7(d))と等しいので、説明は省略する。
(Eighth Step to Eleventh Step: FIGS. 10A to 11A)
Since these steps are the same as the tenth step (FIG. 6C) to the fourteenth step (FIG. 7D) in the first embodiment, description thereof will be omitted.
以上の工程によって、素子集積密度の高いMEMS素子を含む半導体装置を形成することができる。 Through the above steps, a semiconductor device including a MEMS element with a high element integration density can be formed.
これらの工程断面図から明らかなように、本実施の形態による半導体装置の中空構造は、第1の無機薄膜にエッチングホールを形成する工程を省略することができるため好ましい。 As is clear from these process cross-sectional views, the hollow structure of the semiconductor device according to the present embodiment is preferable because the process of forming an etching hole in the first inorganic thin film can be omitted.
これらの実施の形態によれば、半導体デバイスのパッシベーション膜と同等の薄膜により中空封止構造の半導体パッケージを製造可能にできるため、これまで困難であった、薄膜による中空構造を有する半導体パッケージをウエハレベルチップスケールパッケージとして実現することで、電子機器の高密度実装を容易に可能にすることができる。
According to these embodiments, since it is possible to manufacture a semiconductor package having a hollow sealing structure with a thin film equivalent to a passivation film of a semiconductor device, a semiconductor package having a hollow structure with a thin film, which has been difficult until now, is obtained as a wafer. By realizing as a level chip scale package, high-density mounting of electronic devices can be easily achieved.
以下、実施例によってさらに実施形態を説明する。
この例は、半導体素子上にTEOS酸化膜を形成する工程と、TEOS酸化膜上にPoly−Si膜を含む第1の無機薄膜を形成する工程と、この第1の無機薄膜にエッチングホール開口部分を形成する工程と、第1の無機薄膜のエッチング開口を通してガス状HFにより、TEOS酸化膜をエッチング除去する工程を有している。
Hereinafter, embodiments will be further described by way of examples.
This example includes a step of forming a TEOS oxide film on a semiconductor element, a step of forming a first inorganic thin film including a Poly-Si film on the TEOS oxide film, and an etching hole opening portion in the first inorganic thin film. And a step of etching and removing the TEOS oxide film by gaseous HF through the etching opening of the first inorganic thin film.
以下、図4〜図7を用いて実施例を具体的に説明する。図4(a)〜(c)に示すように、半導体基板31に、酸化物層34を形成し、その表面にSOI層33を形成する。そして、Deep RIE法を採用して、SOI層の一部を除去し、MEMS可動部分33を形成する。
次いで、図5(a)〜(d)に示すように、並列しているMEMS可動部分33の間の加工溝が充填されるようにTEOS酸化膜41、42をLPCVD法で形成する。その表面に第1の無機薄膜となるPoly−Si膜を堆積し、次いで、このPoly−Si膜にエッチングホールを形成するためのパターンを備えたレジスト膜(SU−8)を形成する。
Hereinafter, examples will be described in detail with reference to FIGS. As shown in FIGS. 4A to 4C, an
Next, as shown in FIGS. 5A to 5D,
次いで、図6(a)〜(c)に示すように、このレジスト膜を用いてPoly−Siにエッチングホールを形成した後、SU−8膜を剥離し、その表面に、Poly−Si膜、SiC膜を順次成膜し、第2の無機薄膜43を形成した。
Next, as shown in FIGS. 6A to 6C, an etching hole is formed in Poly-Si using this resist film, and then the SU-8 film is peeled off. On the surface thereof, a Poly-Si film, A SiC film was sequentially formed to form a second inorganic
次いで、図7(a)〜(d)に示すように、第2の無機薄膜43に、電極端子引き出し用の開口53を、この開口内金属層を堆積しI/O電極53を形成する。
Next, as shown in FIGS. 7A to 7D, an electrode terminal lead-out
本実施の形態では、第1の無機薄膜を通過させたガス状HFにより、犠牲層を構成する絶縁膜層(BOX層)とTEOS膜をエッチング除去しており、最上層には、MEMS封止膜の剛性と気密性を向上させる目的から、Poly−Si/SiC膜を堆積している。 In this embodiment mode, the insulating film layer (BOX layer) and the TEOS film constituting the sacrificial layer are removed by etching with gaseous HF that has passed through the first inorganic thin film, and the MEMS sealing is used as the uppermost layer. In order to improve the rigidity and airtightness of the film, a Poly-Si / SiC film is deposited.
以上の工程を行うことにより、第1図(又は図2)、第3図に示すMEMS可動部分が気密封止された半導体装置をウエハレベルで製造することができる。 By performing the above steps, the semiconductor device in which the MEMS movable portion shown in FIG. 1 (or FIG. 2) and FIG. 3 is hermetically sealed can be manufactured at the wafer level.
このような工程により製造した半導体装置を評価した結果、2.9mm×2.9mm×0.65mmの半導体チップは、これまでのシリコン基板に凹部を形成した封止材料を用いて封止した場合、3.5mm×3.5mm×1.5mmの外形寸法を必要としたが、本発明による製造方法を用いて製造した結果、2.9mm×2.9mm×0.75mmの外形寸法でウエハレベル封止することが可能になり、従来技術での場合と比較して体積比で34%まで、きわめて小型にすることが可能になった。 As a result of evaluating a semiconductor device manufactured by such a process, a semiconductor chip of 2.9 mm × 2.9 mm × 0.65 mm is sealed using a sealing material in which a recess is formed on a conventional silicon substrate. The outer dimensions of 3.5 mm × 3.5 mm × 1.5 mm were required, but as a result of manufacturing using the manufacturing method according to the present invention, the outer dimensions of 2.9 mm × 2.9 mm × 0.75 mm were obtained at the wafer level. It became possible to seal, and it became possible to make it very small to 34% in volume ratio compared with the case of a prior art.
さらに、これまで行われてきた有機樹脂膜を接着する封止膜の場合、中空部分を高真空に保持することができなったが、本実施の形態の場合、中空部分の真空度を−75MPaまで向上することが可能になり、その信頼性が極めて向上することも確認された。 Further, in the case of the sealing film for adhering the organic resin film that has been performed so far, the hollow portion could not be maintained at a high vacuum, but in this embodiment, the vacuum degree of the hollow portion is −75 MPa. It has been confirmed that the reliability can be greatly improved.
また、以上の様に形成した本実施の形態による半導体装置の接続信頼性を評価したところ、以下の結果を得た。具体的には、本実施の形態による半導体装置の実施例を説明するために用いた第1図、第2図に示すような、2.9mm×2.9mm×0.75mm寸法の半導体装置を特開2007−260866号公報に示す集積技術で駆動用半導体チップと集積化した場合の試料の接続信頼性を評価した結果である。256ピンの中で1箇所でも接続がオープンになった場合を不良にして、縦軸に累積不良率、横軸に温度サイクルを示した。サンプル数は1000個で、温度サイクル試験条件は(−55℃(30min)〜25℃(5min)〜125℃(30min)〜25℃(5min))で行った。 Further, when the connection reliability of the semiconductor device according to this embodiment formed as described above was evaluated, the following results were obtained. Specifically, a semiconductor device having dimensions of 2.9 mm × 2.9 mm × 0.75 mm as shown in FIG. 1 and FIG. 2 used for explaining examples of the semiconductor device according to the present embodiment. This is a result of evaluating the connection reliability of a sample when integrated with a driving semiconductor chip by the integration technique disclosed in Japanese Patent Application Laid-Open No. 2007-260866. A case where the connection was opened even at one of the 256 pins was regarded as defective, the cumulative defect rate on the vertical axis, and the temperature cycle on the horizontal axis. The number of samples was 1000, and the temperature cycle test conditions were (-55 ° C. (30 min) to 25 ° C. (5 min) to 125 ° C. (30 min) to 25 ° C. (5 min)).
その結果、本技術による封止を行った半導体装置は、従来までの凹部を形成したシリコン基板で封止を行った半導体装置と同様に、3000サイクルまで接続不良は確認されず、集積型半導体装置としての信頼性の確保が確認された。 As a result, the semiconductor device sealed according to the present technology is not confirmed to have poor connection up to 3000 cycles, as in the conventional semiconductor device sealed with a silicon substrate having a recess formed therein, and the integrated semiconductor device. Assured reliability was confirmed.
上記実施例では、第1の無機薄膜に、エッチングホールを形成し、TEOS酸化膜層及び絶縁膜層(BOX層)をエッチング除去して中空空間を形成したが、これ以外に、微細孔を有する薄膜を用いることによって、エッチングホールを形成せずに上記実施例と同様に半導体装置を形成したが、ほぼ同様の結果を得た。
In the above embodiment, an etching hole is formed in the first inorganic thin film, and the TEOS oxide film layer and the insulating film layer (BOX layer) are removed by etching to form a hollow space. By using a thin film, a semiconductor device was formed in the same manner as in the above example without forming an etching hole, but almost the same result was obtained.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
11 半導体基板
12 絶縁膜層(BOX層)
13 SOI層
13a MEMS固定部分
13b MEMS可動部分
14 TEOS酸化膜
15 第1の無機薄膜
16 第2の無機薄膜
17 I/O電極
18 中空空間
20 柱材
31 半導体基板
32 レジスト膜
33 SOI層
34 絶縁膜層(BOX層)
35 加工溝
41 TEOS酸化膜
42 第1の無機薄膜
43 第2の無機薄膜
51 レジスト膜
52 I/O電極用開口
53 I/O電極
DESCRIPTION OF
35
Claims (8)
半導体基板と、
前記半導体基板に形成された絶縁膜層(BOX層)からなる壁面と、
無機薄膜からなる表面とで構成される中空空間に、前記半導体素子の可動部が配置されて、
前記無機薄膜は、Poly−Si膜である第1無機薄膜と、Poly−Si及びSiCの複合薄膜である第2無機薄膜の積層膜であり、
前記第1無機薄膜は、前記可動部側に存在し、エッチングホールを有する薄膜である半導体装置。 A semiconductor device in which a plurality of semiconductor elements are formed on a semiconductor substrate surface,
A semiconductor substrate;
A wall surface made of an insulating film layer (BOX layer) formed on the semiconductor substrate;
A movable part of the semiconductor element is arranged in a hollow space constituted by a surface made of an inorganic thin film ,
The inorganic thin film is a laminated film of a first inorganic thin film that is a Poly-Si film and a second inorganic thin film that is a composite thin film of Poly-Si and SiC,
The first inorganic thin film is a semiconductor device that exists on the movable part side and is a thin film having an etching hole .
前記半導体基板表面に、絶縁膜層(BOX層)を形成する工程と、
前記絶縁膜層表面にSOI層を形成する工程と、
前記SOI層の一部をエッチング除去して半導体素子の可動部とする工程と、
前記SOI層及びSOI層がエッチング除去されて露出した絶縁膜層(BOX層)の表面にTEOS酸化膜を形成する工程と、
前記TEOS酸化膜表面にエッチングホールを有するPoly−Si薄膜層を形成する工程と、
エッチングホールを有するPoly−Si薄膜層を有する基板を気相HF処理することにより、前記絶縁膜層(BOX層)及びTEOS膜一部を除去して前記半導体素子の可動部が配置された中空部を形成する工程と、
前記中空部が形成された部材において、前記エッチングホールを有するPoly−Si薄膜層上にPoly−Si及びSiCの複合薄膜を形成する工程を少なくとも有する半導体装置の製造方法。 A method of manufacturing a semiconductor device having a surface on which a plurality of semiconductor elements are formed on a semiconductor substrate,
Forming an insulating film layer (BOX layer) on the surface of the semiconductor substrate;
Forming an SOI layer on the surface of the insulating film layer ;
A step of the movable portion of the semiconductor device part of the SOI layer is removed by etching,
Forming a TEOS oxide film on the surface of the SOI layer and the insulating film layer (BOX layer) exposed by etching away the SOI layer;
Forming a Poly-Si thin film layer having an etching hole on the TEOS oxide film surface;
A hollow part in which the movable part of the semiconductor element is disposed by removing a part of the insulating film layer (BOX layer) and the TEOS film by performing a gas phase HF process on a substrate having a Poly-Si thin film layer having an etching hole. Forming a step ;
The manufacturing method of the semiconductor device which has at least the process of forming the composite thin film of Poly-Si and SiC on the Poly-Si thin film layer which has the said etching hole in the member in which the said hollow part was formed .
前記エッチングホールの直径は、1μm以上30μm以下である請求項5に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 5, wherein the etching hole has a diameter of 1 μm to 30 μm.
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