JP6087470B2 - 訂正不可能なメモリエラーの低減 - Google Patents

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Description

本発明主題は、半導体メモリに関し、より詳細には、エラー訂正コードワードを体系化することによって半導体メモリの訂正不可能なメモリエラーを低減することに関する。
多くのタイプの半導体メモリが知られている。いくつかのメモリは、揮発性で、電力が取り除かれるとその内容を失う。いくつかのメモリは、不揮発性で、電力が取り除かれた後でさえも、メモリに格納された情報を保持する。不揮発性メモリの１つのタイプは、メモリセルの電荷ストレージ領域に電荷を格納するフラッシュメモリである。いくつかのフラッシュメモリセルは、セルあたりシングルビットの情報を格納するが、ｎビットの情報を格納するためにセルの閾値電圧を２ｎレベルの１に設定することによって、１ビットより多くの情報を格納するフラッシュメモリセルがより一般的となっている。
他のタイプのメモリは、相変化メモリ（ＰＣＭ）である。複数のＰＣＭは、非導電性アモルファス状態及び導電性相変化結晶状態を有する材料を用いる。ＰＣＭセルは、１つの状態から他の状態に移されることにより、格納された値を示してもよい。ＰＣＭセルに電位を与えることによって、ＰＣＭセルの状態は、ＰＣＭセルを流れる電流の測定によって決定可能である。ＰＣＭセルは、オフ電流よりはるかに高いオン電流を有する。
いくつかのメモリ技術は、複数のクロスポイントアレイに体系化され、ここで、複数のメモリセルのアレイは、高密度にパックされ、複数の制御ラインの固有のペアに個別に連結される。個々のメモリセルは、ワードラインのような１つの方向に方向付けられる１つの行ラインと、ビットラインのような鉛直方向に方向付けられる１つの列ラインとに連結される。いくつかのメモリは、複数のクロスポイントアレイのうちのアレイとして体系化されてもよく、ここで、個々のクロスポイントアレイは、非常に高密度にパックされているが、個々のクロスポイントアレイ間にいくつかの回路を含んでもよい。
いくつかのメモリ技術は、多くの用途の場合、エラー訂正が必要ではないほど十分に信頼性が高い。他の複数の技術では、個々のメモリセルの信頼性は低いため、メモリの用途は、複数の冗長メモリセルを含んでもよく、エラー訂正及び／または検出情報が複数の冗長メモリセルに格納されてもよい。メモリエラー訂正の１つの共通形式は、複数のハミングコードであり、ここには、コードワードのあらゆるシングルビットエラーの訂正を可能とする複数のパリティビットのセットが含まれる。ハミングコードは、２ｎビットを保護するためにｎ＋１のパリティビットを必要とするため、３２ビットデータワードを保護するために６ビットが用いられることがある。多くの他のタイプのエラー訂正コードが周知であり、これらは、限定的ではないが、複数のリードソロモンコード及び複数のボーズ−チョドーリ−オッケンジェム（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ、ＢＣＨ）コードを含む。データのページのサイズ、すなわちコードワード、含まれるエラー訂正コードの数、及び選択された複数のコードのタイプに応じて、１つまたは複数のエラーが訂正可能またはコードワード内で単に検出されてもよい。
複数の添付の図面は、明細書に組み込まれ、その部分を構成するものであり、複数の様々な実施形態を示す。全般的な説明と共に、複数の図面は、様々な複数の原理を説明する役割を果たす。複数の図面は、以下の通りである。
メモリの訂正不可能なエラーを低減するために複数のアドレスを変換する実施形態のブロック図を示す。 複数のメモリアレイのうちのアレイにおけるコードワードの複数のビット分配の実施形態の図を示す。 複数のメモリアレイのうちのアレイにおけるコードワードの複数のビット分配の代替的な実施形態の図を示す。 メモリの訂正不可能なエラーを低減するために体系化された電子システムの実施形態のブロック図である。 メモリの訂正不可能なエラーを低減する方法の実施形態のフローチャートである。 メモリの訂正不可能なエラーを低減する方法の代替的な実施形態のフローチャートである。 メモリの訂正不可能なエラーを低減するために体系化されたメモリの実施形態のブロック図である。 メモリの訂正不可能なエラーを低減するために体系化されたメモリの実施形態のブロック図である。
以下の詳細な説明において、関連する教示に対する十分な理解を与えるために、例示により、多数の具体的な詳細が言及される。しかしながら、本教示は、このような詳細がなくても実施され得ることが、当業者には明らかである。他の複数の例では、周知の複数の方法、複数の手順及び複数のコンポーネントが、比較的高いレベルで説明されているが、本概念の態様が不要に不明瞭になることを回避するために、詳細には触れていない。多数の説明的な用語及び語句が、この開示の複数の様々な実施形態の説明において用いられている。これらの説明的な用語及び語句は、異なる定義が本明細書において与えられない限り、概して、当業者に合意された意味を伝えるために用いられる。ここで、複数の添付の図面に示され、以下に説明される複数の例が、詳細に記載される。
図１は、メモリの訂正不可能なエラーを低減するために、複数のアドレスを変換する実施形態のブロック図を示す。回路１００は、メモリアクセス用のアドレスを受信してもよい。実施形態に応じて、アドレスは、メモリシステム内におけるデータのワードを識別するためのワードアドレス１０１と、データのワード内におけるデータのビットを識別可能なビットアドレス１０２とを含んでもよい。データがビットより広い体系においてアクセスされる場合、ビットアドレス１０２は、個々のビットの代わりに、バイトのようなデータのより大きいグループを識別してもよい。データのワード、すなわちコードワードは、任意の数のデータビットと、エラー訂正及び／または検出専用の任意の数のビットとを含んでもよい。データのワードは、実施形態に応じて任意のサイズであってもよく、用いられるエラー訂正のタイプに応じて異なってもよい。いくつかのシステムにおいて、データのワードは、複数のメモリデバイスに広がっていてもよい。任意のサイズのコードワードが用いられてもよいが、いくつかの実施形態においては、約１０２４から約４０９６ビットの間のデータのコードワードが用いられてもよい。いくつかの実施形態において、データのコードワード全体は、同時にアクセスされてもよいが、複数の他の実施形態においては、コードワード全体にアクセスするために、複数のメモリアクセスが実行されてもよい。いくつかの実施形態において、コードワードは、同時にアクセス不可能なデータの単一アレイ内におけるデータの複数のビットを含んでもよい。いくつかの実施形態において、アレイは、メモリアレイ内における複数のビットが同時に、例えば行が一度にアクセスされることを可能とするように体系化されてもよい。
単一のメモリデバイスは、複数のメモリアレイのうちのアレイを含んでもよく、データのコードワードは、１つのメモリデバイス内における複数のメモリアレイに分配されてもよい。ワードアドレス１０１は、複数のメモリアレイのセットにアドレス可能な物理アドレス１０３と、複数のメモリアレイのセットの個々のメモリアレイ内における論理位置にアドレス可能な論理アレイアドレス１０４とを含んでもよい。単純化した例を示すために、メモリデバイスは、各々が４ビットの情報を格納する４つのメモリアレイを有してもよい。２ビットワードは、２つの異なるメモリアレイからの１ビットの情報を含むものとして定義されてもよい。この例において、物理アドレス１０３は、２つのメモリアレイのセットのいずれがアドレスされているかを識別するように、シングルビット長であり、論理アレイアドレス１０４は、メモリアレイのいずれの位置がアクセスされているかを識別するように、２ビットである。ビットアドレス１０２は、ワード内におけるいずれのビットがアドレスされているかを識別するために、シングルビットであり、合計４ビットがメモリデバイスに格納可能な１６ビットデータにアドレスする。
物理アドレス１０３は、デコード回路１１０によってデコードされてもよく、これは、物理アドレス１０３に基づいて、いずれの複数のメモリアレイがアクセスするかを決定してもよい。デコード回路１１０は、複数の様々なメモリアレイをイネーブルにする、第１のイネーブルライン１１４及び第２のイネーブルライン１１６のような複数の出力を有してもよい。個々のイネーブルライン１１４、１１６は、単一のメモリアレイをイネーブルにしてもよく、または、図示されるように、１つより多くのメモリアレイをイネーブルにしてもよい。
いくつかの実施形態において、複数のメモリアレイを設定するための物理アドレス１０３のマッピングは、設計時に固定されてもよく、メモリデバイス内における複数のメモリアレイの物理的構成に基づいてもよい。複数の他の実施形態において、制御レジスタ１１８は、構成情報を有するようにプログラムされてもよいものであるが、物理アドレス１０３を複数のメモリアレイのセットに対してマッピングするために用いられてもよい。制御レジスタ１１８は、訂正不可能なエラーの数を低減するために、よりエラー率の高い複数のメモリアレイを複数のコードワードに分配するように、複数の様々なメモリアレイの複数のエラー率に基づく情報を有するようにプログラムされてもよい。いくつかの実施形態において、制御レジスタ１１８は、パッケージング前または後の製造テスト工程中にプログラムされてもよい。いくつかの実施形態において、制御レジスタ１１８は、メモリデバイスが電子システムに一体化された後、例えばシステムの製造中、またはシステムの動作中でさえも、プログラムされてもよい。制御レジスタ１１８は、任意のタイプのストレージ技術によって構築されてもよいが、多くの実施形態においては、制御レジスタ１１８は、制御レジスタ１１８にプログラムされた複数の値が、電力が供給されない場合でさえ維持されるように、不揮発性であってもよい。いくつかの実施形態において、制御レジスタ１１８は、ヒューズリンクまたはアンチヒューズリンクのようなワンタイムプログラマブルであってもよいが、複数の他の実施形態においては、フラッシュメモリセル、ＰＣＭセル、またはデータが制御レジスタ１１８に一度より多く書き込まれることを可能とする任意の他の種類の不揮発性メモリを用いてもよい。
論理アレイアドレス１０４は、変換回路によって、複数の異なるアレイアドレスに変換されてもよい。図示された実施形態において、第１の変換回路１２１は、コードワード内における第１の論理位置１２２を用いて、第１の列アドレス１２３及び第１の行アドレス１２４を含む第１のアレイアドレスを生成する。実施形態に応じて、第１のアレイアドレスは、データのビットをアドレスされたコードワードに寄与し得る１つまたは複数のアレイにアドレスするために、用いられてもよい。第２の変換回路１２５は、コードワード内における第２の論理位置１２６を用いて、第２の列アドレス１２７及び第２の行アドレス１２８を含む第２のアレイアドレスを生成する。
実施形態に応じて、第１の列アドレス１２３のような列アドレス、及び第１の行アドレス１２４のような行アドレスは、ｎ本のアドレスラインが２ｎ本の選択肢の中から単一の列または行を識別することを可能とする標準バイナリアドレスバスであってもよく、または、複数のライン、例えば、行または列あたり１ラインに、部分的にまたは完全にデコードされてもよい。実施形態に応じて、別個の複数のアレイアドレスが、データのビットをアドレスされたコードワードに寄与し得る１つまたは複数のアレイにアドレスするために用いられてもよい。そこで、いくつかの実施形態において、第１の列アドレス１２３及び第１の行アドレス１２４は、メモリアレイ１３２を含む複数のメモリアレイに連結されてもよく、第２の列アドレス１２７及び第２の行アドレス１２８は、メモリアレイ１３４を含む複数のメモリアレイに連結されてもよい。アクセスされた複数のメモリアレイからのデータは、データ１４２のシングルビットを選択し得るマルチプレクサ１４０、または特定のアクセスのためのデータの複数のビットに連結されてもよい。
共通アレイアドレスに連結されるアレイの論理位置は、コードワードに用いられるデータを含む複数のメモリアレイのセット内における複数の異なるメモリアレイの物理的構成、セット内における複数の異なるメモリアレイに対する複数の異なる値の任意割り当てに基づいてもよく、及び／または、実施形態に応じて、制御レジスタにプログラムされた値に基づいてもよい。例として、実施形態は、サイズが１０２４ビットのワードを有してもよく、ワードの複数のビットは、メモリアレイあたり１ビットとして、１０２４の異なるメモリアレイに格納される。メモリアレイは、１６のメモリアレイの６４のグループとしてグループ化されてもよく、単一グループの１６のメモリアレイは、共通アレイアドレスに連結される。６４の異なる変換回路が存在し得るように、グループあたり１つの変換回路が設けられてもよい。６４の異なるグループは、０から６３の範囲の論理位置に割り当てられてもよく、グループの論理位置は、当該グループのアレイアドレスを生成する変換回路に与えられる。割り当ては、任意の態様で行われてもよいが、いくつかの実施形態においては、複数の論理位置が重複しないように、複数の論理位置を分配してもよい。
変換回路１２１は、第１の論理位置１２２のような論理位置に基づいて、複数の論理アレイアドレス１０４をアレイアドレスに変換してもよい。単一の変換回路によって同じアレイアドレスにマッピングされた２つの有効な論理アレイアドレス１０４が存在しない限り、任意のタイプの変換が用いられてもよい。いくつかの実施形態において使用可能な１つのタイプの変換は、複数のアドレスラインのリオーダである。一実施形態において、アレイアドレスは、論理位置１２２に基づく多数の位置だけ、論理アレイアドレス１０４を循環シフト、すなわち回転させることによって得られてもよい。循環シフトを用いる変換の例として、ｎ本のラインが論理アレイアドレスＬｉに存在し、アレイの論理位置に基づいて、変換回路によって実行されるシフト量がｍの場合、アレイアドレスＡｉは、以下の通り定義されてもよい。
Ａｉ＝Ｌ（ｉ＋ｍ）ｍｏｄ ｎ
他の実施形態において、論理アレイアドレス１０４の複数の上位ラインは、複数の論理位置１２２だけ回転させられることにより、第１の列アドレス１２３を得てもよく、論理アレイアドレス１０４の複数の下位ラインは、異なる複数の論理位置１２２だけ回転させられることにより、第１の行アドレス１２４を得てもよい。他の実施形態において、論理アレイアドレス１０４の複数のラインは、異なる複数の変換回路の異なる疑似ランダム構成において、スワップされてもよい。いくつかの実施形態において、いくつかのアドレスラインは、リオーダされなくてもよい。論理アレイアドレス１０４の複数のアレイアドレスに対する少なくとも２つの固有のマッピングを形成するために実行される、少なくとも２つの異なる固有の変換が存在する限り、アドレスラインリオーダの任意の構成が用いられてもよい。
いくつかの実施形態において使用可能な他のタイプの変換は、論理アレイアドレスに対する演算オペレーションの実行を含む。一実施形態において、アレイアドレスは、複数の論理位置を論理アレイアドレスに追加し、生成されたあらゆる追加の上位ビットを切り捨てることによって得られてもよい。このような変換の例として、アレイアドレスＡは、論理位置Ｎに基づいて、ｎビットを有する論理アドレスＬから算出されてもよく、ここで、０≦Ｎ＜２ｎであり、Ｍは、以下の数式による様々な変換回路で一定の奇数である。
Ａ＝（Ｌ＋Ｎ×Ｍ）ｍｏｄｕｌｏ２ｎ
変換の他の例は、以下の数式で表されてもよい。
Ａ＝（Ｌ×（２Ｎ＋１）＋３Ｍｍｏｄｕｌｏ２ｎ
２つの論理アレイアドレスが同じ変換回路によって単一のアレイアドレスにマッピングされない限り、任意の他の種類の演算オペレーションが実行されてもよい。
データをコードワードに寄与し得る異なる複数のアレイの複数のアレイアドレスへのこのような変換を実行することは、訂正不可能なエラーを低減し得る。メモリのいくつかのエラーは、製造欠陥がランダムであることからランダムな位置に配置されるが、いくつかのエラーは体系的なことがある。複数の体系的なエラーは、メモリアレイ内におけるメモリセルの物理位置に関連することがある。このような体系的なエラーの複数の原因は、複数のラインドライバ及び電力との接続が配置されるメモリアレイの端部からセルまでの距離、複数のメモリアレイ間で反復し得る複数のマスク欠陥、または他の複数の体系的な問題に基づくことがある。複数のエラー訂正コードは、実施形態に応じて、検出または訂正可能な、限定的な数のエラーを有する。体系的なエラーがアレイ内におけるセルの物理位置に基づく場合、複数のアレイは高確率で、当該特定の位置に複数の欠陥セルを有する可能性がある。アドレス変換が実行されない場合、複数のメモリアレイのセットにおける複数のメモリアレイのそれぞれの同じ物理位置が、共通のコードワードにマッピングされてもよく、これにより、コードワードの多数のエラーが訂正可能なビット数を上回り、これは、コードワードのエラーによる過負荷と称されることがある。コードワードの複数のビットの複数の物理位置を、複数の様々なメモリアレイ内で分配することによって、体系的なエラーの影響は低減可能であり、これにより、メモリお訂正不可能なエラーの数を低減し得る。
コードワードが複数のメモリデバイスに分配されるいくつかの実施形態において、複数の異なるデバイスの同じ物理位置にある複数のメモリアレイが、異なる複数のアレイアドレスを受信し得るように、論理位置は、メモリデバイスの識別子を含んでもよい。こうすることによって、集積回路ダイ内におけるメモリアレイの物理位置に関連する複数の体系的な欠陥は、緩和もされ得る。
図２は、複数のメモリアレイ２００のうちのアレイにおけるコードワードの複数のビットの分配の実施形態の図を示す。複数のメモリアレイ２００のうちのアレイは、第１のメモリデバイス２１０及び第２のメモリデバイス２５０のような任意の数のメモリデバイスを含んでもよい。メモリデバイス２１０、２５０は、様々な複数の態様でグループ化され得る複数のメモリアレイの複数のアレイを、それぞれ含む。図示される実施形態において、第１のメモリデバイス２１０は、第１のパーティション２２０、第２のパーティション２３０及び第３のパーティション２４０のような複数のパーティションを含む。第２のメモリデバイス２５０も、第１のパーティション２６０、第２のパーティション２７０及び第３のパーティション２８０のような複数のパーティションを含む。
複数の様々なパーティションは、パーティションが複数のメモリアレイの複数のグループであるように、複数のメモリアレイの複数のグループのうちのグループに分配されてもよい。第１のメモリデバイス２１０の第１のパーティション２２０は、第１のグループ２２１、第２のグループ２２２及び第３のグループ２２３を含む。同様に、第２のメモリデバイス２５０の第１のパーティション２６０は、第１のグループ２６１、第２のグループ２６２及び第３のグループ２６３を含む。第１のメモリデバイス２１０の第１のパーティション２２０の第１のグループ２２１のような複数のメモリアレイのグループは、第１のメモリアレイ２２４、第２のメモリアレイ２２５及び第３のメモリアレイ２２６のような１つまたは複数のメモリアレイを含んでもよい。複数の実施形態は、任意の数のパーティションを、メモリデバイスに含んでもよく、パーティションは、メモリの任意の数のグループと、任意の数のメモリアレイ、すなわちタイルを含むグループとを含む。複数の他の実施形態は、複数のメモリアレイの他の複数の体系を用いてもよく、これは、体系中に、より大きいまたはより少ないレベルの階層を有する。
図示された実施形態において、複数の小さい黒い正方形は、単一のコードワードも割り当てられるデータの複数のビット、例えば、第１のメモリデバイス２１０の第１のパーティション２２０の第１のグループ２２１のメモリアレイ２２５におけるデータビット２２７、第１のメモリデバイス２１０の第１のパーティション２２０の第２のグループ２２２のメモリアレイ２２８におけるデータビット２２９、第１のメモリデバイス２１０の第２のパーティション２３０の第１のグループのメモリアレイ２３７におけるデータビット２３５、及び第２のメモリデバイス２５０の第１のパーティション２６０の第１のグループ２６１のメモリアレイ２６５におけるデータビット２６７を示す。図示された全てのメモリアレイは、コードワードのデータビットを含むが、示されたまたは示されていない複数のグループ、示されたまたは示されていない複数のパーティション、示されたまたは示されていない複数のメモリデバイスにあり得る複数の他のメモリアレイは、複数のメモリアレイ２００のうちのアレイに含まれていてもよく、図示されたコードワードのあらゆるデータを含んでいてもよく、またはいなくてもよい。
単一アクセスの場合、物理アドレスは、黒い正方形を含むメモリアレイのような２つまたはそれより多くのアレイを識別してもよい。論理アレイアドレスは、物理アドレスによって識別された２つまたはそれより多くのアレイにおける論理位置を識別してもよい。図示された実施形態において、論理アレイアドレスは、複数のメモリアレイのグループがどのパーティションまたはどのチップにあるかを考慮することなく、パーティション内における論理グループ番号に基づいて変換される。複数のメモリアレイ内における黒い正方形の位置からわかるように、グループ内における複数の様々なメモリアレイのうちのアレイアドレスは、同じである。そこで、メモリアレイ２２４及びメモリアレイ２２６における複数の黒い正方形の位置は、メモリアレイ２２５における黒い正方形２２７の位置と同じであり、その理由は、これら３つのメモリアレイが、第１のメモリデバイス２２０の第１のパーティション２２０の第１のグループ２２１にあるからである。
黒い正方形の位置は、コードワードのデータビットを表すが、図示された実施形態の任意のメモリデバイスにおける任意のパーティションの第１のグループにおける複数の他のメモリアレイに対しては、同じ位置にある。そこで、第１のメモリデバイス２１０の第２のパーティション２３０の第１のグループのメモリアレイ２３７のデータビット２３５の物理位置と、第２のメモリデバイス２６０の第１のパーティション２６０の第１のグループ２６１のメモリアレイ２６５のデータビット２６７の物理位置とは、第１のメモリデバイス２１０の第１のパーティション２２０の第１のグループ２２１のメモリアレイ２２５のデータビット２２７の物理位置と同じである。しかし、第１のメモリデバイスの第１のパーティション２２０の第２のグループ２２２におけるメモリアレイ２２８のデータビット２２９の位置は、異なる。
図３は、複数のメモリアレイ３００のうちのアレイにおけるコードワードの複数のビットの分配の代替的な実施形態の図を示す。複数のメモリアレイ３００のうちのアレイは、チップ識別子ＩＤ０ ３１５に連結される第１のメモリデバイス３１０、及び異なるチップ識別子ＩＤ１ ３５５に連結される第２のメモリデバイス３５０のような、任意の数のメモリデバイスを含んでもよい。メモリデバイス３１０、３２０は、複数のメモリアレイのうちのアレイを含み、これらは、図２の複数のメモリデバイスと同様にグループ化されてもよい。図示された実施形態において、第１のメモリデバイス３１０は、第１のパーティション３２０、第２のパーティション３３０及び第３のパーティション３４０のような複数のパーティションを含む。第２のメモリデバイス３５０も、第１のパーティション３６０、第２のパーティション３７０及び第３のパーティション３８０のような複数のパーティションを含む。複数の様々なパーティションが、パーティションが複数のメモリアレイの複数のグループのうちのグループとなるように、複数のメモリアレイの複数のグループに分配されてもよい。第１のメモリデバイス３１０の第１のパーティション３２０は、第１のグループ３２１、第２のグループ３２２及び第３のグループ３２３を含む。同様に、第２のメモリデバイス３５０の第１のパーティション３６０は、第１のグループ３６１、第２のグループ３６２及び第３のグループ３６３を含む。
図示された実施形態において、論理アレイアドレスは、パーティション内における論理グループ番号、デバイスを有するパーティション番号及びデバイスのチップ識別子に基づいて変換される。複数のメモリアレイ内における黒い正方形の位置からわかるように、グループ内における複数の様々なメモリアレイのうちのアレイアドレスは、同じであるが、当該位置は、図示された各グループに対して異なる。そこで、メモリアレイ３２４及びメモリアレイ３２６において複数の黒い正方形によって表されるように、コードワード内におけるデータワードの物理位置は、メモリアレイ３２５における黒い正方形３２７の位置と同じであり、その理由は、これら３つのメモリアレイが、第１のメモリデバイス３２０の第１のパーティション３２０の第１のグループ３２１にあるからである。
しかし、第１のメモリデバイス３１０の第１のパーティション３２０のメモリアレイ３２８におけるデータワード３２９の位置は、メモリアレイ３２５におけるデータワード３２７の位置とは、これらが同じメモリデバイス３１０の同じパーティション３２０にある場合でさえも、異なる。同様に、第１のメモリデバイス３１０の第２のパーティション３３０のメモリアレイ３３７におけるデータワード３３５の位置は、メモリアレイ３２５におけるデータワード３２７の位置とは、これらが同じメモリデバイス３１０の同じグループ番号にある場合でさえも異なり、第２のメモリデバイス３５０の第１のパーティション３６０のメモリアレイ３６５におけるデータワード３６７の位置は、メモリアレイ３２５におけるデータワード３２７の位置とは、これらが同じパーティション番号の同じグループ番号にある場合でさえも異なり、その理由は、これらが異なる複数のメモリデバイスにあるからである。
図４は、メモリの訂正不可能なエラーを低減するために体系化された電子システム４００の実施形態のブロック図である。監視回路４０１は、複数の制御／アドレスライン４０３と複数のデータライン４０４によって、メモリデバイス４１０に連結される。いくつかの実施形態において、データ及び制御は、同じ複数のラインを用いてもよい。監視回路４０１は、プロセッサ、マイクロプロセッサ、マイクロコントローラ、有限状態機械、またはいくつかの他のタイプの制御回路を含んでもよい。いくつかの実施形態において、監視回路４０１は、プログラムの複数の命令を実行してもよい。いくつかの実施形態において、監視回路４０１は、メモリデバイス４１０と同じパッケージで一体化してもよく、または同じダイ上にあってもよい。いくつかの実施形態において、監視回路４０１は、制御回路４１１と一体化してもよく、それによって、同じ回路のいくつかは、両方の機能のために使用可能となる。監視回路４０１は、プログラムストレージ及び中間データのために用いられるランダムアクセスメモリ（ＲＡＭ）及びリードオンリメモリ（ＲＯＭ）のような外部メモリを有してもよく、または、これは、内部ＲＡＭまたはＲＯＭを有してもよい。いくつかの実施形態において、監視回路４０１は、プログラムまたはデータストレージのために、メモリデバイス４１０を用いてもよい。監視回路４０１上で実行されるプログラムは、多くの異なる機能を実装してもよく、これらは、限定的ではないが、オペレーティングシステム、ファイルシステム、メモリブロックリマッピング及びエラー訂正を含む。
いくつかの実施形態において、外部接続４０２が設けられる。外部接続４０２は、入出力（Ｉ／Ｏ）回路４０５に連結され、これは、次に、監視回路４０１に連結されてもよく、それによって、監視回路４０１は外部デバイスと通信することを可能とする。いくつかの実施形態において、Ｉ／Ｏ回路４０５は、監視回路４０１と一体化されてもよく、それによって、外部接続４０２は、監視回路４０１に直接連結される。電子システム４００がストレージシステムである場合、外部接続４０２は、外部デバイスに不揮発性ストレージを与えるために、用いられてもよい。電子システム４００は、ソリッドステートドライブ（ＳＳＤ）、ＵＳＢサムドライブ、セキュアデジタルカード（ＳＤカード）、または任意の他の種類のストレージシステムであってもよい。外部接続４０２は、規格のまたは権利を有する通信プロトコルを用いたコンピュータまたは携帯電話もしくはデジタルカメラのような他のインテリジェントデバイスに接続するために、用いられてもよい。外部接続４０２が準拠し得る複数のコンピュータ通信プロトコルの複数の例は、限定的ではないが、複数の以下のプロトコルの任意のバージョン、すなわち、ユニバーサルシリアルバス（ＵＳＢ）、シリアルＡＴＡ（ＳＡＴＡ）、スモールコンピュータシステムインターコネクト（ＳＣＳＩ）、ファイバーチャンネル、パラレルＡＴＡ（ＰＡＴＡ）、集積化ドライブエレクトロニクス（ＩＤＥ）、イーサネット（登録商標）、ＩＥＥＥ−１３９４、セキュアデジタルカードインタフェース（ＳＤカード）、コンパクトフラッシュ（登録商標）インタフェース、メモリスティックインタフェース、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）またはＰＣＩエクスプレス（ＰＣＩ−ｅ）を含む。
電子システム４００が、携帯電話、タブレット、ノートブックコンピュータ、セットトップボックスのようなコンピューティングシステムまたはいくつかの他のタイプのコンピューティングシステムである場合、外部接続４０２は、限定的ではないが、複数の以下のプロトコルの任意のバージョン、すなわち、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．３、ＩＥＥＥ ８０２．１１、Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（ＤＯＣＳＩＳ）、Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ（ＤＶＢ）−Ｔｅｒｒｅｓｔｒｉａｌ、ＤＶＢ−Ｃａｂｌｅ及びＡｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｃｏｍｍｉｔｔｅｅ Ｓｔａｎｄａｒｄ（ＡＴＳＣ）のようなデジタルテレビ規格、及びＧｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））のような携帯電話通信プロトコル、ＣＤＭＡ２０００及びＬｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）などの符号分割多重アクセス（ＣＤＭＡ）に基づくプロトコルのようなネットワーク接続であってもよい。
メモリデバイス４１０は、メモリアレイ４１７、４１８のアレイ４１６を含んでもよい。複数のアドレスライン及び複数の制御ライン４０３は、制御回路４１１によって受信及びデコードされてもよい。Ｉ／Ｏ回路４１２は、監視回路４０１との間でデータの受信及び送信が可能な複数のデータライン４０４に連結されてもよい。メモリアレイ４１６から読み出されたデータは、読み出しバッファ４１９に暫定的に格納されてもよい。アドレス変換回路４１３は、１つまたは複数のメモリアレイ４１７に連結可能な第１のアレイアドレス４１４と、１つまたは複数のメモリアレイ４１８に連結可能な第２のアレイアドレス４１５とを生成してもよい。アドレス変換回路４１３は、複数のアドレスライン４０３の少なくとも一部で受信可能な監視回路からの論理アレイアドレスを、メモリアレイのセット内におけるメモリアレイ４１７、４１８の複数の論理位置に少なくとも部分的に基づいて、少なくとも２つのアレイ固有アレイアドレス４１４、４１５に変換してもよい。
複数のメモリアレイ４１６のうちのアレイに格納されたデータは、複数のエラー訂正コードを含む複数のコードワードに構成されてもよい。コードワードが複数のメモリアレイ４１６のうちのアレイから一度読み出されると、コードワードのデータにおいて、１つまたは複数のエラーは訂正されてもよい。いくつかの実施形態において、エラー訂正は、メモリデバイス４１０内で実行されてもよい。複数の他の実施形態において、監視回路４０１は、１つまたは複数のメモリアクセスコマンドを用いて、コードワードのデータをメモリデバイス４１０から読み出してもよく、次に、監視回路４０１は、コードワードのデータにおける１つまたは複数のエラーを訂正してもよい。
図４に示されるシステムは、メモリの複数の特徴に対する基本的な理解を容易にするために、簡略化されている。多くの異なる実施形態は、複数のメモリデバイス４１０を制御することによってソリッドステートドライブとして機能させるために、ソリッドステートドライブコントローラを監視回路４０１及びＩ／Ｏ回路４０５として用いることを含むことが可能である。他の実施形態は、監視回路４０１及びＩ／Ｏ回路４０５のために、ディスプレイを駆動するビデオグラフィクスコントローラのような追加の複数の機能を有するプロセッサを用いてもよく、人向けのＩ／Ｏのための他の複数のデバイスが、パーソナルコンピュータ、パーソナルコンピュータまたはスマートフォンを実装するために用いられてもよい。
図５は、メモリの訂正不可能なエラーを低減するための方法の実施形態のフローチャート５００である。方法は、ブロック５０１から開始し、ブロック５０２において、論理アレイアドレスを決定する。いくつかの実施形態において、論理アレイアドレスは、メモリデバイスに連結可能なプロセッサまたは監視回路から送信されるアドレスの一部であってもよい。論理アレイアドレスは、ブロック５０３において、複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、少なくとも２つの固有アレイアドレスに変換されてもよい。いくつかの実施形態において、変換は、複数のリオーダアドレスラインによって実行されてもよい。複数の他の実施形態において、変換は、論理アレイアドレスを用いる１つまたは複数の演算オペレーションによって実行されてもよい。いくつかの実施形態において、変換は、制御レジスタにおいてプログラムされた複数の値にさらに基づいてもよい。
固有アレイアドレスは、複数の行アドレス及び複数の列アドレスを含んでもよい。アレイアドレスは、その組み合わせられた行アドレス及び列アドレスが他の複数のアレイアドレスと異なる場合に、固有である。そこで、２つのアレイアドレスは、第１の行アドレスが第２の行アドレスと異なるか、または第１の列アドレスが第２の列アドレスと異なる場合に、固有である。
複数のアレイアドレスは、ブロック５０４において、複数のメモリアレイにアクセスするために用いられてもよい。１つのアレイアドレスは、複数のメモリアレイのセットの複数のメモリアレイのグループに連結されてもよい。複数のメモリアレイのセット内における複数のメモリアレイのグループの位置は、論理アレイアドレスを変換するための論理位置として用いられてもよい。いくつかの実施形態において、システムの複数のチップ間を区別可能なチップ識別子が、論理位置の一部として用いられてもよい。２つまたはそれより多くのメモリアレイからのデータは、複数のエラー訂正コードを含むデータのワードを決定するために読み出されてもよく、データのワードの少なくとも１つのエラーは、フローチャート５００が完了するブロック５０６の前に、ブロック５０５において訂正されてもよい。
図６は、メモリの訂正不可能なエラーを低減するための方法の代替的な実施形態のフローチャート６００である。フローチャート６００は、ブロック６０１から開始し、ブロック６０２においてメモリデバイスにおける２つまたはそれより多くのメモリアレイの複数のエラー率を決定することによって、継続する。いくつかの実施形態において、２つまたはそれより多くのメモリアレイの複数のエラー率の決定は、スタンドアロンのメモリデバイスの製造テスト工程の一部として、それがシステムと一体化される前に、行われてもよい。メモリダイに対する製造テストは、パッケージングの前、または、それがパッケージと一体化された後で、実行されてもよい。いくつかの実施形態において、複数のメモリダイは、パッケージにおけるダイの論理位置を識別するチップ識別子入力を有する単一パッケージと一体化されてもよい。複数の他の実施形態において、２つまたはそれより多くのメモリアレイの複数のエラー率の決定は、メモリデバイスが、コンピュータ、タブレット、スマートフォンまたはいくつかの他のタイプの電子システムのようなシステムと一体化された後、システム環境において実行されてもよい。複数のメモリアレイは、これらの複数のエラー率を決定するために、システムテスト環境において、すなわち通常の動作中に、テストされてもよく、テストは、システムが製造された時点で、またはシステムが配置された後でさえも、行われてもよい。いくつかの実施形態において、複数のエラー率は、システムの通常動作中に収集されたデータに基づいてもよく、２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワード多くにマッピングする方法を決定することを助けるために適用可能であってもよい。
２つまたはそれより多くのメモリアレイの複数のエラー率が一度得られると、２つまたはそれより多くのメモリアレイの２つまたはそれより多くのコードワードに対するマッピングは、複数のエラー率に基づいて決定６０３されてもよい。複数の他のメモリアレイよりエラー率の高い複数のメモリアレイは、複数のエラーが訂正可能となる可能性が高まるようにこれらを分配するために、異なる複数のコードワードの間で分配されてもよい。同様に、複数の他のメモリアレイよりエラー率の低い複数のメモリアレイは、分配されてもよい。可能性が高い複数のエラーを複数のコードワード間で分配することによって、単一のコードワードにおいて発生する可能性が高いエラーの数が低減可能であり、これにより、訂正不可能なエラーの数が低減され得る。
所望のマッピングが一度決定されると、制御レジスタは、２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワードにマッピングするようにプログラム６０４されてもよい。制御レジスタは、任意のタイプのストレージ技術を用いてもよいが、少なくとも一実施形態においては、複数の不揮発性のワンタイムプログラマブルエレメントを用いてもよい。プログラミングは、実施形態に応じて、例えば、製造テスト工程の一部として、またはシステム環境において、任意の時点に実行されてもよい。動作時において、メモリデバイスは、１つまたは複数のメモリアクセスに応答することにより、データのコードワードがメモリデバイスから取得されることを可能としてもよい。次に、データのコードワードにおける少なくとも１つのエラーは、訂正されてもよい。フローチャートは、ブロック６０５において完了する。
図７Ａおよび７Ｂは、メモリの訂正不可能なエラーを低減するために体系化されたメモリ７００の実施形態のブロック図である。メモリ７００は、図６に示される方法によって用いられることに適していてもよい。メモリ７００は、複数の制御レジスタ７０１と、アドレス７０３を受信し、制御レジスタ７０１にプログラムされたデータを用いることによって、メモリアレイ７１１、７１２、７２１、７２２を選択的にイネーブルにするアドレス変換回路７０２とを含む。複数のメモリアレイは、複数のメモリアレイの複数のグループにグループ化されてもよく、ここで、複数のメモリアレイのグループからのデータは、コードワードにおいてエラー訂正のために用いられる。フローチャート６００において説明されたように、複数のメモリアレイは、これらの複数のエラー率を決定するためにテストされてもよい。複数のエラー率が一度決定されると、制御レジスタは、異なる複数のコードワード間で、よりエラー率の高い複数のメモリアレイを分配するようにプログラムされてもよい。
図７Ａにおいて、複数のメモリアレイは、テストされてもよく、メモリアレイ７１１は、最も低いエラー率を有し、メモリアレイ７２２は、２番目に低いエラー率を有し、メモリアレイ７２１は、２番目に高いエラー率を有し、メモリアレイ７１２は、最も高いエラー率を有すると決定されてもよい。複数のエラー率が一度決定されると、メモリアレイ７１１及びメモリアレイ７１２を第１のグループ７３１に、メモリアレイ７２１及びメモリアレイ７２２を第２のグループ７３２にグループ化することが、訂正不可能なメモリエラーの低減を与えると決定されてもよい。制御レジスタ７０１は、次に、アドレス変換回路７０２を制御するための情報により、当該マッピングを実行するようにプログラムされてもよい。そこで、２つまたはそれより多くのメモリアレイのうち複数の他のメモリアレイよりエラー率の高い第１のメモリアレイ７１２は、特定のコードワードにマッピングされてもよく、２つまたはそれより多くのメモリアレイのうち複数の他のメモリアレイよりエラー率の低い第２のメモリアレイ７１１は、同じ特定のコードワードにマッピングされてもよい。
図７Ｂにおいて、複数のメモリアレイは、テストされてもよく、メモリアレイ７１２は、最も低いエラー率を有し、メモリアレイ７１１は、２番目に低いエラー率を有し、メモリアレイ７２１は、２番目に高いエラー率を有し、メモリアレイ７２２は、最も高いエラー率を有すると決定されてもよい。複数のエラー率が一度決定されると、メモリアレイ７１１及びメモリアレイ７２１を第１のグループ７４１に、メモリアレイ７１２及びメモリアレイ７２２を第２のグループ７４２にグループ化することが、訂正不可能なメモリエラーの低減を与えると決定されてもよい。制御レジスタ７０１は、次に、アドレス変換回路７０２を制御するための情報により、当該マッピングを実行するようにプログラムされてもよい。
複数の図のフローチャート及び／または複数のブロック図は、複数の様々な実施形態の複数の方法の可能な複数の実装の動作を示す助けとなる。いくつかの代替的な実装において、ブロックにおいて言及された複数の機能は、複数の図で言及されたものとは異なる順番で行われてもよいことに留意されたい。例えば、相次いで示される２つのブロックは、実際には、実質的に同時に実行されてもよく、または、複数のブロックは、関連する機能に応じて、逆の順番で実行されることがあってもよい。
複数の様々な実施形態の例が、以下の複数の段落において説明される。
訂正不可能なメモリエラーを低減するための例示的な方法は、複数のメモリアレイのセットに対する論理アレイアドレスを決定する段階と、複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する段階と、少なくとも２つの固有アレイアドレスをそれぞれ用いて、少なくとも２つのメモリアレイにアクセスする段階とを含む。変換は、複数のメモリアレイのセットからのデータを含む複数のエラー訂正コードワードにおける訂正不可能なエラーを低減する。いくつかの例示的な方法において、エラー訂正コードワードは、少なくとも複数のメモリアレイのセットの複数のメモリアレイのそれぞれからのデータのビットを含み、少なくとも２つのメモリアレイにおける共通物理位置は、少なくとも２つの異なるエラー訂正コードワードにマッピングされることにより、複数のエラーを有するエラー訂正コードワードを過負荷にする複数のメモリアレイのセットにおいて、複数の体系的なエラーによる複数の訂正不可能なメモリエラーを低減する。いくつかの例示的な方法は、少なくとも２つの固有アレイアドレスを用いて、複数のメモリアレイのセットからエラー訂正コードワードのデータを取得する段階と、複数のメモリアレイのセットからのエラー訂正コードワードのデータをコントローラに与える段階とをさらに含んでもよく、コントローラは、エラー訂正コードワードにおける１つまたは複数のエラーを訂正する。いくつかの例示的な方法において、変換する段階は、論理アレイアドレスの複数のアドレスラインをリオーダする段階を含む。いくつかの例示的な方法において、変換する段階は、論理アレイアドレスに対して演算オペレーションを実行する段階を含む。いくつかの例示的な方法において、変換する段階は、制御レジスタにプログラムされた複数の値に、部分的にさらに基づく。いくつかの例示的な方法において、第１の固有アレイアドレスは、第１の行アドレス及び第１の列アドレスを含み、第２の固有アレイアドレスは、第２の行アドレス及び第２の列アドレスを含み、第１の行アドレスは、第２の行アドレスと異なるか、または、第１の列アドレスは、第２の列アドレスと異なる。いくつかの例示的な方法は、少なくとも２つの固有アレイアドレスの第１の固有アレイアドレスを用いて、複数のメモリアレイのセット内における複数のメモリアレイのグループにアクセスする段階をさらに含む。いくつかの例示的な方法において、少なくとも２つのメモリアレイの論理位置は、複数のメモリアレイのセット内における複数のメモリアレイの複数のグループの複数の識別子を含む。いくつかの例示的な方法において、少なくとも２つのメモリアレイの論理位置は、複数のチップ識別子をさらに含む。この段落の複数の例の任意の組み合わせは、複数の実施形態において使用可能である。
集積回路の例は、複数のメモリアレイのセットに対する論理アレイアドレスを決定する手段と、複数のメモリアレイのセット内における少なくとも２つのメモリアレイの論理位置に少なくとも部分的に基づいて、論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する手段と、少なくとも２つの固有アレイアドレスのそれぞれを用いて、少なくとも２つのメモリアレイにアクセスする手段とを含み、論理アレイアドレスの変換は、複数のメモリアレイのセットからのデータを含む複数のエラー訂正コードワードにおける訂正不可能なエラーを低減する。いくつかの集積回路の例において、エラー訂正コードワードは、少なくとも複数のメモリアレイのセットの複数のメモリアレイのそれぞれからのデータのビットを含み、少なくとも２つのメモリアレイにおける共通物理位置は、少なくとも２つの異なるエラー訂正コードワードにマッピングされることにより、複数のエラーを有するエラー訂正コードワードを過負荷にする複数のメモリアレイのセットにおいて、複数の体系的なエラーによる複数の訂正不可能なメモリエラーを低減する。いくつかの集積回路の例は、少なくとも２つの固有アレイアドレスを用いて、複数のメモリアレイのセットからエラー訂正コードワードのデータを取得する手段と、複数のメモリアレイのセットからのエラー訂正コードワードのデータをコントローラに与える手段とをさらに含み、コントローラは、エラー訂正コードワードにおける１つまたは複数のエラーを訂正するように構成される。いくつかの集積回路の例において、変換する手段は、論理アレイアドレスの複数のアドレスラインをリオーダする手段を含む。いくつかの集積回路の例において、変換する手段は、論理アレイアドレスに対して演算オペレーションを実行する手段を含む。いくつかの集積回路の例において、第１の固有アレイアドレスは、第１の行アドレス及び第１の列アドレスを含み、第２の固有アレイアドレスは、第２の行アドレス及び第２の列アドレスを含み、第１の行アドレスは、第２の行アドレスと異なるか、または、第１の列アドレスは、第２の列アドレスと異なる。いくつかの集積回路の例は、少なくとも２つの固有アレイアドレスの第１の固有アレイアドレスを用いて、複数のメモリアレイのセット内における複数のメモリアレイのグループにアクセスする手段をさらに含む。いくつかの集積回路の例において、少なくとも２つのメモリアレイの論理位置は、複数のメモリアレイのセット内における複数のメモリアレイの複数のグループの複数の識別子を含む。この段落の複数の例の任意の組み合わせは、複数の実施形態において使用可能である。
集積回路の例は、少なくとも第１のメモリアレイ及び第２のメモリアレイを含む複数のメモリアレイのセットと、第１のメモリアレイに連結される論理アレイアドレスを、複数のメモリアレイのセット内における第１のメモリアレイの論理位置に少なくとも部分的に基づいて、第１の固有アレイアドレスに変換する第１の回路と、第２のメモリアレイに連結される論理アレイアドレスを、複数のメモリアレイのセット内における第２のメモリアレイの論理位置に少なくとも部分的に基づいて、第２の固有アレイアドレスに変換する第２の回路とを含む。集積回路の例において、第１の固有アレイアドレスにおける第１のメモリアレイからのデータと、第２の固有アレイアドレスにおける第２のメモリアレイからのデータとは、特定のエラー訂正コードワードに含まれることにより、特定のエラー訂正コードワードの訂正不可能なエラーを低減する。いくつかの集積回路の例において、第１のエラー訂正コードワードは、第１の論理アレイアドレスによって識別されるデータを含み、第２のエラー訂正コードワードは、第２の論理アレイアドレスによって識別されるデータを含み、第１の回路は、第１の論理アドレスを、第１のメモリアレイにおける特定のアレイ位置を識別するように変換し、第２の回路は、第２の論理アドレスを、第２のメモリアレイにおける特定のアレイ位置を識別するように変換し、第１のメモリアレイ及び第２のメモリアレイの両方における特定のアレイ位置の体系的なエラーは、第１のエラー訂正コードワード及び第２のエラー訂正コードワードの間の複数のエラーを分配することにより、第１のエラー訂正コードワードまたは第２のエラー訂正コードワードのいずれかを複数のエラーによって過負荷にすることを回避する。いくつかの集積回路の例は、データインタフェースをさらに含むことにより、特定のエラー訂正コードワードのデータをコントローラに与え、コントローラは、特定のエラー訂正コードワードにおける１つまたは複数のエラーを訂正するように構成されてもよい。いくつかの集積回路の例において、第１の回路は、論理アレイアドレスの複数のアドレスラインをリオーダする回路を含む。いくつかの集積回路の例において、第１の回路は、論理アレイアドレスと、メモリアレイのセット内における第１のメモリアレイの論理位置の少なくとも一部とを用いて、演算オペレーションを実行する回路を含む。いくつかの集積回路の例において、第２の回路は、論理アレイアドレスと、メモリアレイのセット内における第２のメモリアレイの論理位置の少なくとも一部とを用いて、演算オペレーションを実行する回路を含む。いくつかの集積回路の例において、第１の回路は、制御レジスタにプログラムされた複数の値に部分的に基づいて、論理アレイアドレスを変換する回路を含む。いくつかの集積回路の例において、少なくとも２つのメモリアレイの論理位置は、複数のメモリアレイのセット内における複数のメモリアレイの複数のグループの複数の識別子を含む。いくつかの集積回路の例は、チップ識別子入力をさらに含み、少なくとも２つのメモリアレイの複数の論理位置は、チップ識別子入力から受信された複数の値をさらに含む。この段落の複数の例の任意の組み合わせは、複数の実施形態において使用可能である。
電子システムの例は、論理アレイアドレスを含む複数のメモリ読み出しコマンドを生成する監視回路と、監視回路に連結され、複数のメモリ制御コマンドに応答するメモリとを含む。電子システムの例におけるメモリは、複数のメモリアレイのセットと、複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する回路とを含み、少なくとも２つの固有アレイアドレスは、少なくとも２つのメモリアレイにそれぞれ連結され、回路は、少なくとも２つのメモリアレイからの少なくとも２つの固有アレイアドレスによって識別されるデータを、複数のメモリ制御コマンドに応じて監視回路に与える。電子システムの例において、論理アレイアドレスによって識別されるデータは、特定のエラー訂正コードワードに含まれることにより、特定のエラー訂正コードワードにおける訂正不可能なエラーを低減し、監視回路は、特定のエラー訂正コードワードを含むデータエラー訂正コードワードにおける複数のエラーを訂正するように構成される。いくつかの電子システムの例において、少なくとも２つのエラー訂正コードワードは、少なくとも２つの異なる論理アレイアドレスのそれぞれによって識別されるデータを含み、回路は、少なくとも２つの異なる論理アレイアドレスのそれぞれを、少なくとも２つのメモリアレイにおける共通アレイ位置にアドレスするように変換し、少なくとも２つのメモリアレイにおける共通アレイ位置の体系的なエラーは、下位２つのエラー訂正コードワード間に複数のエラーを分配することにより、下位２つのエラー訂正コードワードのいずれか１つを複数のエラーによって過負荷にすることを回避する。いくつかの電子システムの例において、論理アレイアドレスを変換するための回路は、少なくとも２つの固有アレイアドレスを形成するために、論理アレイアドレスの複数のアドレスラインをリオーダするための回路を含む。いくつかの電子システムの例において、論理アレイアドレスを変換するための回路は、第１のメモリアレイに連結される第１の固有アレイアドレスを形成するために、論理アレイアドレス及び複数のメモリアレイのセット内における第１のメモリアレイの論理位置の少なくとも一部を用いて、演算オペレーションを実行するための回路と、第２のメモリアレイに連結される第２の固有アレイアドレスを形成するために、論理アレイアドレス及び複数のメモリアレイのセット内における第２のメモリアレイの論理位置の少なくとも一部を用いて、演算オペレーションを実行するための回路とを含む。いくつかの電子システムの例において、回路は、制御レジスタにプログラムされる複数の値に部分的に基づいて、論理アレイアドレスを変換するための回路を含む。いくつかの電子システムの例において、少なくとも２つのメモリアレイの複数の論理位置は、複数のメモリアレイのセット内における複数のメモリアレイの複数のグループの複数の識別子を含む。いくつかの電子システムの例において、メモリは、第１のメモリであり、電子システムは、第１のメモリに連結される第１のチップ識別子と、監視回路に連結される第２のメモリと、第２のメモリに連結される第２のチップ識別子とをさらに含む。いくつかの電子システムの例において、第２のメモリは、第１のメモリアレイ及び第２のメモリアレイと、第２のチップ識別子に少なくとも部分的に基づいて、論理アレイアドレスを、第１のメモリアレイ及び第２のメモリアレイの行及び列アドレスに変換するための第１の回路と、複数のメモリ制御コマンドに応じて、第１のメモリアレイ及び第２のメモリアレイからの追加のデータを、監視回路に与えるための第２の回路とを含む。いくつかの電子システムの例において、第１のメモリの回路は、第１のチップ識別子に少なくとも部分的に基づいて、論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換し、監視回路は、第１のメモリからのデータ及び第２のメモリからの追加のデータを含むコードワードの少なくとも１つのエラーを訂正するように構成される。いくつかの電子システムの例は、外部デバイスと通信を行うために、監視回路に連結されるＩ／Ｏ回路をさらに含んでもよい。少なくとも１つの電子システムの例は、ソリッドステートドライブである。この段落の複数の例の任意の組み合わせは、複数の実施形態において使用可能である。
訂正不可能なメモリエラーを低減するための例示的な方法は、メモリデバイスにおける２つまたはそれより多くのメモリアレイの複数のエラー率を得る段階と、複数のエラー率に基づいて、２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワードにマッピングすることを決定する段階と、２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワードにマッピングするための制御レジスタをプログラミングする段階とを含んでもよく、マッピングは、２つまたはそれより多くのコードワードにおける訂正不可能なエラーを低減する。いくつかの例示的な方法において、制御レジスタにプログラムされる複数の値は、２つまたはそれより多くのメモリアレイの複数の他のメモリアレイよりエラー率の高い第１のメモリアレイを、特定のコードワードにマッピングし、２つまたはそれより多くのメモリアレイの複数の他のメモリアレイよりエラー率の低い第２のメモリアレイを、特定のコードワードにマッピングするように、メモリデバイスを構成する。いくつかの例示的な方法において、決定する段階及びプログラミングする段階は、メモリデバイスに対する製造テスト工程の一部として実行される。いくつかの例示的な方法において、決定する段階及びプログラミングする段階は、システム環境において実行される。いくつかの例示的な方法は、メモリデバイスからのデータのコードワードを取得する段階と、データのコードワードにおける少なくとも１つのエラーを訂正する段階とをさらに含んでもよい。この段落の複数の例の任意の組み合わせは、複数の実施形態において使用可能である。
電子システムの例は、メモリデバイスにおける２つまたはそれより多くのメモリアレイの複数のエラー率を得る手段と、２つまたはそれより多くのコードワードにおける訂正不可能なエラーを低減するために、複数のエラー率に基づいて、２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワードにマッピングすることを決定する手段と、２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワードにマッピングするための制御レジスタうぃプログラミングする手段とを含む。いくつかの電子システムの例は、２つまたはそれより多くのメモリアレイの複数の他のメモリアレイよりエラー率の高い第１のメモリアレイを特定のコードワードにマッピングし、２つまたはそれより多くのメモリアレイの複数の他のメモリアレイよりエラー率の低い第２のメモリアレイを特定のコードワードにマッピングするためのメモリデバイスを構成する制御レジスタに、複数の値をプログラミングする手段をさらに含んでもよい。いくつかの電子システムの例は、メモリデバイスからのデータのコードワードを取得する手段と、データのコードワードにおける少なくとも１つのエラーを訂正する手段とをさらに含んでもよい。この段落の複数の例の任意の組み合わせは、複数の実施形態において使用可能である。
本明細書及び添付の特許請求の範囲で用いられるように、単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は、その内容が明らかに異なるものを示さない限り、複数の対象を含む。さらに、本明細書及び添付の特許請求の範囲で用いられるように、その内容が明らかに異なるものを示さない限り、用語「または」は、概して、「及び／または」を含む意味で用いられる。本明細書で用いられるように、用語「連結され」は、直接的及び間接的な接続を含む。さらに、第１及び第２のデバイスは、連結され、複数の能動型デバイスを含む複数の介在デバイスが、これらの間に配置される。
上述された複数の様々な実施形態の説明は、本質的に例示的なものであり、本開示、その用途または複数の使用法を限定することを意図するものではない。つまり、本明細書で説明されたものを超える異なる複数の変形は、複数の実施形態の範囲内にあることが意図される。このような複数の変形は、意図される本開示の範囲から逸脱するものとみなされるべきではない。したがって、本開示の広さ及び範囲は、上述された例示的な複数の実施形態によって限定されるべきではなく、以下の特許請求の範囲及びそれらの複数の均等物によってのみ定義されるべきである。

Claims (28)

  1. 訂正不可能なメモリエラーを低減する方法であって、
    複数のメモリアレイのセットの論理アレイアドレスを決定する段階と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する段階と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする段階と、を備え、
    前記変換する段階は、前記複数のメモリアレイのセットからのデータを備える複数のエラー訂正コードワードにおける訂正不可能なエラーを低減し、
    エラー訂正コードワードは、前記複数のメモリアレイのセットの複数のメモリアレイのそれぞれからのデータのビットを少なくとも備え、
    前記少なくとも２つのメモリアレイにおける共通物理位置は、少なくとも２つの異なるエラー訂正コードワードにマッピングされることにより、前記エラー訂正コードワードを複数のエラーで過負荷にする前記複数のメモリアレイのセットにおける複数の体系的なエラーによる訂正不可能なメモリエラーを低減する、方法。
  2. 訂正不可能なメモリエラーを低減する方法であって、
    複数のメモリアレイのセットの論理アレイアドレスを決定する段階と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する段階と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする段階と、を備え、
    前記変換する段階は、前記複数のメモリアレイのセットからのデータを備える複数のエラー訂正コードワードにおける訂正不可能なエラーを低減し、前記論理アレイアドレスの複数のアドレスラインをリオーダする段階を備える、方法。
  3. 訂正不可能なメモリエラーを低減する方法であって、
    複数のメモリアレイのセットの論理アレイアドレスを決定する段階と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する段階と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする段階と、を備え、
    前記変換する段階は、前記複数のメモリアレイのセットからのデータを備える複数のエラー訂正コードワードにおける訂正不可能なエラーを低減し、前記論理アレイアドレスに対して演算オペレーションを実行する段階を備える、方法。
  4. 訂正不可能なメモリエラーを低減する方法であって、
    複数のメモリアレイのセットの論理アレイアドレスを決定する段階と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する段階と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする段階と、
    前記少なくとも２つの固有アレイアドレスの第１の固有アレイアドレスを用いて、前記複数のメモリアレイのセット内における複数のメモリアレイのグループにアクセスする段階と、を備え、
    前記変換する段階は、前記複数のメモリアレイのセットからのデータを備える複数のエラー訂正コードワードにおける訂正不可能なエラーを低減する、方法。
  5. 訂正不可能なメモリエラーを低減する方法であって、
    複数のメモリアレイのセットの論理アレイアドレスを決定する段階と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する段階と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする段階と、を備え、
    前記変換する段階は、前記複数のメモリアレイのセットからのデータを備える複数のエラー訂正コードワードにおける訂正不可能なエラーを低減し、
    前記少なくとも２つのメモリアレイの前記複数の論理位置は、前記複数のメモリアレイのセット内における複数のメモリアレイの複数のグループの複数の識別子を備える、方法。
  6. 前記少なくとも２つの固有アレイアドレスを用いて、前記複数のメモリアレイのセットからのエラー訂正コードワードのデータを取得する段階と、
    前記複数のメモリアレイのセットからの前記エラー訂正コードワードのデータをコントローラに与える段階と、をさらに備え、
    前記コントローラは、前記エラー訂正コードワードにおける１つまたは複数のエラーを訂正する、請求項１から５のいずれか１項に記載の方法。
  7. 前記変換する段階は、制御レジスタにプログラムされる複数の値に部分的にさらに基づく、請求項１から６のいずれか１項に記載の方法。
  8. 第１の固有アレイアドレスは、第１の行アドレス及び第１の列アドレスを備え、
    第２の固有アレイアドレスは、第２の行アドレス及び第２の列アドレスを備え、
    前記第１の行アドレスが前記第２の行アドレスと異なるか、または、前記第１の列アドレスが前記第２の列アドレスと異なる、請求項１から７のいずれか１項に記載の方法。
  9. 前記少なくとも２つのメモリアレイの前記複数の論理位置は、複数のチップ識別子をさらに備える、請求項５に記載の方法。
  10. 複数のメモリアレイのセットの論理アレイアドレスを決定する手段と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する手段と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする手段と、を備え、
    前記論理アレイアドレスの前記変換は、前記複数のメモリアレイのセットからのデータを備えるエラー訂正コードワードにおける訂正不可能なエラーを低減し、
    エラー訂正コードワードは、前記複数のメモリアレイのセットの複数のメモリアレイのそれぞれからのデータのビットを少なくとも備え、
    前記少なくとも２つのメモリアレイにおける共通物理位置は、少なくとも２つの異なるエラー訂正コードワードにマッピングされることにより、前記エラー訂正コードワードを複数のエラーで過負荷にする前記複数のメモリアレイのセットにおける複数の体系的なエラーによる訂正不可能なメモリエラーを低減する、集積回路。
  11. 複数のメモリアレイのセットの論理アレイアドレスを決定する手段と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する手段と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする手段と、を備え、
    前記論理アレイアドレスの前記変換は、前記複数のメモリアレイのセットからのデータを備えるエラー訂正コードワードにおける訂正不可能なエラーを低減し、
    前記変換する手段は、前記論理アレイアドレスの複数のアドレスラインをリオーダする手段を備える、集積回路。
  12. 複数のメモリアレイのセットの論理アレイアドレスを決定する手段と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する手段と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする手段と、を備え、
    前記論理アレイアドレスの前記変換は、前記複数のメモリアレイのセットからのデータを備えるエラー訂正コードワードにおける訂正不可能なエラーを低減し、
    前記変換する手段は、前記論理アレイアドレスに対して演算オペレーションを実行する手段を備える、集積回路。
  13. 複数のメモリアレイのセットの論理アレイアドレスを決定する手段と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する手段と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする手段と、
    前記少なくとも２つの固有アレイアドレスの第１の固有アレイアドレスを用いて、前記複数のメモリアレイのセット内における複数のメモリアレイのグループにアクセスする手段と、を備え、
    前記論理アレイアドレスの前記変換は、前記複数のメモリアレイのセットからのデータを備えるエラー訂正コードワードにおける訂正不可能なエラーを低減する、集積回路。
  14. 複数のメモリアレイのセットの論理アレイアドレスを決定する手段と、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換する手段と、
    前記少なくとも２つの固有アレイアドレスのそれぞれを用いて、前記少なくとも２つのメモリアレイにアクセスする手段と、を備え、
    前記論理アレイアドレスの前記変換は、前記複数のメモリアレイのセットからのデータを備えるエラー訂正コードワードにおける訂正不可能なエラーを低減し、
    前記少なくとも２つのメモリアレイの前記複数の論理位置は、前記複数のメモリアレイのセット内における複数のメモリアレイの複数のグループの複数の識別子を備える、集積回路。
  15. 少なくとも第１のメモリアレイ及び第２のメモリアレイを備える複数のメモリアレイのセットと、
    前記複数のメモリアレイのセット内における前記第１のメモリアレイの論理位置に少なくとも部分的に基づいて、論理アレイアドレスを前記第１のメモリアレイに連結される第１の固有アレイアドレスに変換するための第１の回路と、
    前記複数のメモリアレイのセット内における前記第２のメモリアレイの論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを前記第２のメモリアレイに連結される第２の固有アレイアドレスに変換する第２の回路と、を備え、
    前記第１の固有アレイアドレスにおける前記第１のメモリアレイのデータ及び前記第２の固有アレイアドレスにおける前記第２のメモリアレイからのデータは、特定のエラー訂正コードワードに含まれることにより、前記特定のエラー訂正コードワードにおける訂正不可能なエラーを低減する、集積回路。
  16. 第１のエラー訂正コードワードは、第１の論理アレイアドレスによって識別されるデータを備え、第２のエラー訂正コードワードは、第２の論理アレイアドレスによって識別されるデータを備え、前記第１の回路は、前記第１のメモリアレイにおける特定のアレイ位置を識別するように第１の論理アドレスを変換し、前記第２の回路は、前記第２のメモリアレイにおける前記特定のアレイ位置を識別するように第２の論理アドレスを変換し、前記第１のメモリアレイ及び前記第２のメモリアレイの両方の前記特定のアレイ位置における体系的なエラーは、前記第１のエラー訂正コードワード及び前記第２のエラー訂正コードワードの間の複数のエラーを分配することにより、前記第１のエラー訂正コードワードまたは前記第２のエラー訂正コードワードのいずれかを、複数のエラーで過負荷にすることを回避する、請求項１５に記載の集積回路。
  17. 前記第１の回路は、前記論理アレイアドレスの複数のアドレスラインをリオーダするための回路、または、前記論理アレイアドレス及び前記複数のメモリアレイのセット内における前記第１のメモリアレイの前記論理位置の少なくとも一部を用いて演算オペレーションを実行する回路を備える、請求項１５または１６に記載の集積回路。
  18. 論理アレイアドレスを備える複数のメモリ制御コマンドを生成するための監視回路と、
    前記監視回路に連結され、前記複数のメモリ制御コマンドに応答するためのメモリと、を備える電子システムであって、前記メモリは、
    複数のメモリアレイのセットと、
    前記複数のメモリアレイのセット内における少なくとも２つのメモリアレイの複数の論理位置に少なくとも部分的に基づいて、前記論理アレイアドレスを少なくとも２つの固有アレイアドレスに変換するための回路であって、前記少なくとも２つの固有アレイアドレスは、前記少なくとも２つのメモリアレイのそれぞれに連結される、回路と、
    前記少なくとも２つのメモリアレイからの前記少なくとも２つの固有アレイアドレスによって識別されるデータを、前記複数のメモリ制御コマンドに応じて前記監視回路に与えるための回路と、を備え、
    前記論理アレイアドレスによって識別される前記データは、特定のエラー訂正コードワードに含まれることにより、前記特定のエラー訂正コードワードの訂正不可能なエラーを低減し、
    前記監視回路は、前記特定のエラー訂正コードワードを含むエラー訂正コードワードのデータにおける複数のエラーを訂正する、電子システム。
  19. 前記メモリは、第１のメモリであり、前記電子システムは、
    前記第１のメモリに連結される第１のチップ識別子と、
    前記監視回路に連結される第２のメモリと、
    前記第２のメモリに連結される第２のチップ識別子と、をさらに備え、
    前記第２のメモリは、
    第１のメモリアレイ及び第２のメモリアレイと、
    前記第２のチップ識別子に少なくとも部分的に基づいて、前記論理アレイアドレスを、前記第１のメモリアレイ及び前記第２のメモリアレイの行及び列アドレスに変換するための第１の回路と、
    前記複数のメモリ制御コマンドに応じて、前記第１のメモリアレイ及び前記第２のメモリアレイからの追加のデータを前記監視回路に与えるための第２の回路と、を備え、
    前記第１のメモリの前記回路は、前記第１のチップ識別子に少なくとも部分的に基づいて、前記論理アレイアドレスを前記少なくとも２つの固有アレイアドレスに変換し、
    前記監視回路は、前記第１のメモリからの前記データ及び前記第２のメモリからの前記追加のデータを備えるコードワードにおける少なくとも１つのエラーを訂正する、請求項１８に記載の電子システム。
  20. 前記監視回路に連結される、外部デバイスと通信を行うためのＩ／Ｏ回路をさらに備える、請求項１８または１９に記載の電子システム。
  21. 前記電子システムは、ソリッドステートドライブである、請求項１８または１９に記載の電子システム。
  22. メモリデバイスにおける２つまたはそれより多くのメモリアレイの複数のエラー率を得る段階と、
    前記複数のエラー率に基づいて、前記２つまたはそれより多くのメモリアレイを２つまたはそれより多くのコードワードにマッピングすることを決定する段階と、
    前記２つまたはそれより多くのメモリアレイを前記２つまたはそれより多くのコードワードにマッピングするための制御レジスタをプログラミングする段階と、を備え、
    前記マッピングする段階は、前記２つまたはそれより多くのコードワードにおける訂正不可能なエラーを低減する、訂正不可能なメモリエラーを低減するための方法。
  23. 前記制御レジスタにプログラムされる複数の値は、前記メモリデバイスに、
    前記２つまたはそれより多くのメモリアレイの複数の他のメモリアレイよりエラー率の高い第１のメモリアレイを、特定のコードワードにマッピングさせ、
    前記２つまたはそれより多くのメモリアレイの複数の他のメモリアレイよりエラー率の低い第２のメモリアレイを、前記特定のコードワードにマッピングさせる、請求項２２に記載の方法。
  24. 前記決定する段階及び前記プログラミングする段階は、前記メモリデバイスに対する製造テスト工程の一部として実行される、請求項２２に記載の方法。
  25. 前記決定する段階及び前記プログラミングする段階は、システム環境で実行される、請求項２２に記載の方法。
  26. 前記メモリデバイスからのデータのコードワードを取得する段階と、
    データの前記コードワードにおける少なくとも１つのエラーを訂正する段階と、
    をさらに備える、請求項２２に記載の方法。
  27. コンピューティングデバイス上で実行されたことに応じて、前記コンピューティングデバイスに、請求項２２から２６のいずれか１項に記載の方法を実行させるプログラム。
  28. 請求項２７に記載の前記プログラムを格納するコンピュータ可読記録媒体。
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