JP6066958B2 - Nonvolatile memory structure - Google Patents

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Description

本発明は一般的な不揮発性メモリ装置に関し、特にデータ保持力が向上する単一ポリ不揮発メモリセル構造に関する。
（関連出願）
本出願は、２０１３年９月２７日に出願された米国出願第６１／８８３，２０５号に対する優先権を主張し、この出願の開示は、本明細書において、その基礎出願全体を参照により援用する。 The present invention relates to a general nonvolatile memory device, and more particularly, to a single poly nonvolatile memory cell structure with improved data retention.
(Related application)
This application claims priority to US Application No. 61 / 883,205, filed Sep. 27, 2013, the disclosure of which is incorporated herein by reference in its entirety. .

不揮発性メモリ（ＮＶＭ）は、電力がメモリーブロックに供給されていないときであっても情報の記憶を保持するメモリの一種である。この例として、磁化装置、光学ディスク、フラッシュメモリや、他の半導体ベースのメモリのトポロジーがある。   Nonvolatile memory (NVM) is a type of memory that retains storage of information even when power is not supplied to the memory block. Examples of this are the topology of magnetizers, optical disks, flash memories, and other semiconductor-based memories.

例えば、特許文献１では、ＰＭＯＳトランジスタが直列接続された、単一ポリＮＶＭであって、プログラミング中、バイアスがフローティングゲートに印加することが不要になるため、レイアウトのための構造での制御ゲートが省略される。第１のＰＭＯＳトランジスタは、選択トランジスタとして機能する。第２のＰＭＯＳトランジスタは、第１のＰＭＯＳトランジスタに接続されている。第２のＰＭＯＳトランジスタのゲートはフローティングゲートとして機能する。フローティングゲートは選択的にプログラムされ又は消去されて所定の電荷を蓄積する。   For example, in Patent Document 1, a single poly NVM in which PMOS transistors are connected in series, and it is not necessary to apply a bias to the floating gate during programming. Omitted. The first PMOS transistor functions as a selection transistor. The second PMOS transistor is connected to the first PMOS transistor. The gate of the second PMOS transistor functions as a floating gate. The floating gate is selectively programmed or erased to store a predetermined charge.

フローティングゲートに蓄積された電荷が可能な限り保持されることで、ＮＶＭのデータ保持時間が増加することが望ましい。   It is desirable to increase the data retention time of the NVM by retaining the charge accumulated in the floating gate as much as possible.

米国特許登録６，６７８，１９０号US Patent Registration 6,678,190

そこで、本発明は上記事情に鑑み、データ保持特性が向上する、不揮発性メモリセル装置の提供を目的とする。   In view of the above circumstances, an object of the present invention is to provide a nonvolatile memory cell device with improved data retention characteristics.

本発明の一実施形態において、単一ポリ不揮発性メモリセルは、半導体基板のＮウェルの上に形成された選択トランジスタと、前記Ｎウェル上にあり、前記選択トランジスタと直列接続されるフローティングゲートトランジスタとを有する。前記選択トランジスタは、選択ゲート；該選択ゲートと前記半導体基板との間の第１ゲート酸化層；前記Ｎウェル内にある第１ソース／ドレインドーピング領域；及び該第１ソース／ドレインドーピング領域から離れた距離を保つ第２ソース／ドレインドーピング領域；を有する。前記フローティングゲートトランジスタは、フローティングゲート；該フローティングゲートと前記半導体基板との間の第２ゲート酸化層；前記選択トランジスタと共有する前記第２ソース／ドレインドーピング領域；及び該第２ソース／ドレインドーピング領域から離れた距離を保つ第３ソース／ドレインドーピング領域を有する。   In one embodiment of the present invention, a single poly nonvolatile memory cell includes a select transistor formed on an N well of a semiconductor substrate, and a floating gate transistor on the N well and connected in series with the select transistor. And have. The select transistor includes a select gate; a first gate oxide layer between the select gate and the semiconductor substrate; a first source / drain doping region in the N well; and a distance from the first source / drain doping region A second source / drain doping region that maintains a predetermined distance. The floating gate transistor includes a floating gate; a second gate oxide layer between the floating gate and the semiconductor substrate; the second source / drain doping region shared with the selection transistor; and the second source / drain doping region A third source / drain doping region that keeps a distance away from the substrate.

第１サリサイド層は前記第１ソース／ドレインドーピング領域に上にある。保護酸化層は、前記フローティングゲートを覆い、直接接触している。接触エッチング停止層は前記保護酸化層の上に配置され、前記保護酸化層によって、前記フローティングゲートは接触エッチング停止層から孤立させられている。   A first salicide layer is overlying the first source / drain doping region. A protective oxide layer covers the floating gate and is in direct contact. A contact etch stop layer is disposed on the protective oxide layer, and the protective oxide layer isolates the floating gate from the contact etch stop layer.

本発明のこれらの及び他の目的は以下の詳細の説明に様々な図面に示されている好ましい実施形態を読むと、当業者にとって実施可能な程度に明らかとなる。   These and other objects of the present invention will become apparent to those skilled in the art after reading the preferred embodiments shown in the various drawings in the following detailed description.

一態様によれば、不揮発性メモリセルにおいて、データ保持特性を向上させることができる。   According to one aspect, data retention characteristics can be improved in a nonvolatile memory cell.

本発明の一実施形態に係る、単一ポリ不揮発性メモリ（ＮＶＭ）レイアウトの概略平面図である。1 is a schematic plan view of a single poly non-volatile memory (NVM) layout, according to one embodiment of the invention. FIG. 図１をＩ−Ｉ’で切断した概略断面図である。It is the schematic sectional drawing which cut | disconnected FIG. 1 by I-I '. 本発明の他の実施形態に係る不揮発性メモリレイアウトの一部を示す概略平面図である。It is a schematic plan view which shows a part of non-volatile memory layout which concerns on other embodiment of this invention. 他の実施形態に係るＮＶＭレイアウトの一部の概略平面図を示す。FIG. 6 shows a schematic plan view of a part of an NVM layout according to another embodiment. 図４をＩＩ−ＩＩ’で切断した断面図を示す。FIG. 4 is a cross-sectional view taken along the line II-II ′ of FIG. 4. 本発明の、高電圧プロセスと互換可能な、他の実施形態に係る不揮発性メモリレイアウトの一部を示す概略図である。FIG. 6 is a schematic diagram illustrating a portion of a non-volatile memory layout according to another embodiment compatible with a high voltage process of the present invention. 図６の揮発性メモリレイアウトの一部を示す断面図である。FIG. 7 is a cross-sectional view showing a part of the volatile memory layout of FIG. 6. 本発明のさらに他の実施形態を示す概略レイアウト図である。It is a schematic layout figure which shows other embodiment of this invention. 本発明に係る単一ポリ不揮発性メモリ（ＮＶＭ）を製造する主な工程のプロセスフロー図である。FIG. 5 is a process flow diagram of the main steps for manufacturing a single poly nonvolatile memory (NVM) according to the present invention.

以下の説明において、多数の特定の詳細が本発明の完全な理解を提供するために与えられる。しかしながら、本発明はこれらの特定の詳細なしに実施できることが当業者には明白であるであろう。これらは当業者に周知であるべきであるとして、また、いくつかのよく知られているシステム構成およびプロセスステップは、詳細に開示されていない他の実施形態が利用されてもよく、構造的、論理的、および電気的な変更は、本発明の範囲から逸脱することなく行うことができる。   In the following description, numerous specific details are given to provide a thorough understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without these specific details. As these should be well known to those skilled in the art, some well-known system configurations and process steps may be utilized in other embodiments not disclosed in detail, Logical and electrical changes can be made without departing from the scope of the invention.

同様に、本装置の実施形態を示す図は、図表であって、実物の寸法は異なっており、特定の寸法が誇張されていることがある。即ち、明確になるように便宜上、図における部材の相対的な寸法や比率の大きさが誇張されたり、縮小されたりしていることがある。さらに、複数の実施形態が開示され説明されて、複数の特徴を共通で有し、類似及び同様の特徴は一般的に 説明及び図の簡略化のため、同じ参照番号を付与して説明する。   Similarly, the drawings showing the embodiments of the present apparatus are diagrams, the actual dimensions are different, and specific dimensions may be exaggerated. That is, for the sake of clarity, the relative dimensions and ratios of the members in the drawings may be exaggerated or reduced for convenience. Furthermore, multiple embodiments are disclosed and described, and have a plurality of features in common, and similar and similar features are generally described with the same reference numerals for the sake of simplicity in description and drawings.

図１と図２を参照する。図１は、本発明の一実施形態に係る、単一ポリ不揮発性メモリ（ＮＶＭ）１の概略平面図である。図２は、図１をＩ−Ｉ’で切断した概略断面図である。
図１と図２に示すように、第一方向（例えば、基準Ｘ軸）に沿って細長い複数の線形活性領域（Ａｃｔｉｖｅ Ａｒｅａ）１０１が、例えばＰ型シリコン基板（Ｐ−Ｓｕｂ）などの半導体基板１００にある。活性領域１０１は、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域１０２によって、他の領域と孤立している。
図１において、活性領域１０１の行が２つだけ表されている。複数のワードライン１２（図１ではＷＬＸ−１とＷＬＸ）は半導体基板１００の主表面の上に形成されている。ワードライン１２は、第二の方向（例えば基準Ｙ軸）に沿って延伸しており、活性領域１０１と交差して、選択トランジスタ（ＳＴ）を交差する接合点に形成している。それぞれのワードライン１２はそれぞれの選択トランジスタ（ＳＴ）の選択ゲート（ＳＧ）となる。
図１において、便宜上、ワードライン１２の列が２つだけ表されている。この実施形態において、第一の方向は第二の方向と直交している。 Please refer to FIG. 1 and FIG. FIG. 1 is a schematic plan view of a single poly nonvolatile memory (NVM) 1 according to an embodiment of the present invention. FIG. 2 is a schematic cross-sectional view of FIG. 1 taken along II ′.
As shown in FIGS. 1 and 2, a plurality of linear active areas 101 that are elongated along a first direction (for example, a reference X axis) are semiconductor substrates such as a P-type silicon substrate (P-Sub). 100. The active region 101 is isolated from other regions by a shallow trench isolation (STI) region 102.
In FIG. 1, only two rows of the active region 101 are shown. A plurality of word lines 12 (WL X-1 and WL X in FIG. 1) are formed on the main surface of the semiconductor substrate 100. The word line 12 extends along the second direction (for example, the reference Y axis), and is formed at a junction that intersects the active region 101 and intersects the selection transistor (ST). Each word line 12 becomes a selection gate (SG) of each selection transistor (ST).
In FIG. 1, for convenience, only two columns of word lines 12 are shown. In this embodiment, the first direction is orthogonal to the second direction.

単一ポリＮＶＭ１は、２つのフローティングゲートセグメント１４又は２つのフローティングゲートトランジスタ（ＦＴ）が２つの隣接するワードライン１２の間に配置されているようなワードライン１２の間にある活性領域１０１のそれぞれに沿って配置される、電荷を蓄積するためのフローティングゲートセグメント１４をさらに有している。例えば、２つのミラー対称で同じ行のＮＶＭセル（単一ポリ不揮発性メモリセル）Ｃ１とＣ２とが、活性領域１０１において、図１と図２で同じ符号が付せられている。
ＮＶＭセルＣ１は、選択トランジスタＳＴ１と、該選択トランジスタＳＴ１と直列接続されたフローティングゲートトランジスタＦＴ１とを有する。同様に、ＮＶＭセルＣ２は、選択トランジスタＳＴ２と、該選択トランジスタＳＴ２と直列接続されたフローティングゲートトランジスタＦＴ２とを有する。ＮＶＭセルＣ１とＮＶＭセルＣ２とは、同じビットライン接点（ＢＣ）領域とを有する。 A single poly NVM 1 consists of each of the active regions 101 between the word lines 12 such that two floating gate segments 14 or two floating gate transistors (FT) are arranged between two adjacent word lines 12. And a floating gate segment 14 for accumulating charges. For example, two mirror symmetric NVM cells (single poly nonvolatile memory cells) C 1 and C 2 in the same row are given the same reference numerals in FIG. 1 and FIG.
The NVM cell C 1 includes a selection transistor ST 1 and a floating gate transistor FT 1 connected in series with the selection transistor ST 1 . Similarly, NVM cell C 2 includes a select transistor ST 2, the floating gate transistor FT 2 connected the select transistor ST 2 series. The NVM cell C 1 and the NVM cell C 2, and a same bit line contact (BC) area.

図２に示すように、例えば、選択トランジスタＳＴ１は選択ゲート（ＳＧ）１２、選択ゲート（ＳＧ）１２と半導体基板１００との間にあるゲート酸化層１２０（第１ゲート酸化層）、選択ゲート（ＳＧ）１２のどちらかの側壁に配置される側壁スペーサー１２２（第１側壁スペーサー）、Ｎウェル（ＮＷ）１１０の中にあるＰ型ソース／ドレインドーピング領域１１２（第１ソース／ドレインドーピング領域）、該Ｐ型ソース／ドレインドーピング領域１１２と合併したＰ型ＬＤＤ構造（Ｐ−ｔｙｐｅ ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ＰＬＤＤ）領域１１２ａ、該Ｐ型ソース／ドレインドーピング領域１１２から離間しているＰ型ソース／ドレインドーピング領域１１４（第２ソース／ドレインドーピング領域）、及び該Ｐ型ソース／ドレインドーピング領域１１４と合併したＰ型ＬＤＤ構造（ＰＬＤＤ）領域１１４ａを有する。動作中、Ｐ型チャネルは、ＰＬＤＤ領域１１２ａとＰＬＤＤ領域１１４ａとの間であって、選択ゲート（ＳＧ）１２の下の近傍に形成されうる。
フローティングゲートトランジスタＦＴ１はフローティングゲート（ＦＧ）１４、該フローティングゲート（ＦＧ）１４と半導体基板１００との間にあるゲート酸化層１４０（第２ゲート酸化層）、該フローティングゲート（ＦＧ）１４のいずれかの側壁に配置される側壁スペーサー１４２（第２側壁スペーサー）、前記Ｐ型ソース／ドレインドーピング領域１１４、該Ｐ型ソース／ドレインドーピング領域１１４から離間しているＰ型ソース／ドレインドーピング領域１１６（第３ソース／ドレインドーピング領域）、該Ｐ型ソース／ドレインドーピング領域１１６と合併したＰ型ＬＤＤ構造（ＰＬＤＤ）領域１１６ａを有する。Ｐ型ソース／ドレインドーピング領域１１４は、選択トランジスタＳＴ１及びフローティングゲートトランジスタＦＴ１で共有されている。本実施形態によれば、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４とは単一層のポリシリコンで作られており、論理プロセスにおいて完全に互換性がある。 As shown in FIG. 2, for example, select transistors ST 1 select gate (SG) 12, the select gate (SG) 12 and the gate oxide layer 120 (first gate oxide layer) between the semiconductor substrate 100, select gate Side wall spacer 122 (first side wall spacer) disposed on either side wall of (SG) 12, P-type source / drain doping region 112 (first source / drain doping region) in N well (NW) 110 , A P-type lightly doped drain (PLD) region 112 a merged with the P-type source / drain doping region 112, and a P-type source / drain doping region spaced apart from the P-type source / drain doping region 112 114 (second source / drain doping region) and the P-type saw Merged with / drain doped region 114 has a P-type LDD structure (PLDD) region 114a. In operation, a P-type channel may be formed between the PLDD region 112a and the PLDD region 114a and in the vicinity under the select gate (SG) 12.
The floating gate transistor FT 1 includes any one of a floating gate (FG) 14, a gate oxide layer 140 (second gate oxide layer) between the floating gate (FG) 14 and the semiconductor substrate 100, and the floating gate (FG) 14. A sidewall spacer 142 (second sidewall spacer) disposed on the sidewall, the P-type source / drain doping region 114, and a P-type source / drain doping region 116 (separated from the P-type source / drain doping region 114). A third source / drain doping region) and a P-type LDD structure (PLDD) region 116 a merged with the P-type source / drain doping region 116. P-type source / drain doped region 114 is shared by selection transistors ST 1 and the floating gate transistor FT 1. According to this embodiment, the select gate (SG) 12 and the floating gate (FG) 14 are made of a single layer of polysilicon and are completely compatible in the logic process.

本実施形態によると、フローティングゲートトランジスタＦＴ１のゲート酸化層１４０の厚さは、論理トランジスタ装置、例えば、同じメモリーチップの周辺回路でのトランジスタ、のゲート酸化層の厚さより厚い。分厚いゲート酸化層１４０は、単一ポリＮＶＭのデータ保持率を向上させる。他の実施形態として、ゲート酸化層１４０の厚さはゲート酸化層１２０と同じ厚さでもよい。 According to this embodiment, the thickness of the gate oxide layer 140 of the floating gate transistor FT 1, the logic transistor devices, for example, a transistor in the peripheral circuit of the same memory chip, thicker than the gate oxide layer of the. The thick gate oxide layer 140 improves the data retention of a single poly NVM. In another embodiment, the gate oxide layer 140 may have the same thickness as the gate oxide layer 120.

自己整合シリサイド層（Ｓｅｌｆ ＡＬＩｇｈｎｅｄ ＳｉｌｉＳＩＤＥ，即ちサリサイド層）２１２は、Ｐ型ソース／ドレインドーピング領域１１２の上に配置される。自己整合シリサイド層２１２は側壁スペーサー１２２の底部の端部へ延伸している。選択ゲート（ＳＧ）１２の反対側には、自己整合シリサイド層２１４がＰ型ソース／ドレインドーピング領域１１４の上に配置される。自己整合シリサイド層２１４は側壁スペーサー１２２の底部の端部と隣接しているが、側壁スペーサー１４２の端部からは所定の距離をおいている。
言い換えると、自己整合シリサイド層２１２はＰ型ソース／ドレインドーピング領域１１２の表面の全域を覆っている一方、自己整合シリサイド層２１４は、側壁スペーサー１２２の近接するＰ型ソース／ドレインドーピング領域１１４の表面の一部領域のみを覆っており、自己整合シリサイド層２１４は側壁スペーサー１４２の端部から離間している。
同様に、フローティングゲート（ＦＧ）１４の反対側には、自己整合シリサイド層２１６がＰ型ソース／ドレインドーピング領域１１６の上に配置される。自己整合シリサイド層２１６は、側壁スペーサー１４２の底部の端部からは所定の距離をおいている。
自己整合シリサイド層２１０は、選択ゲート（ＳＧ）１２の上の表面に配置されている。なお、フローティングゲート（ＦＧ）１４の上表面には、シリサイド層は配置されていない。 A self-aligned silicide layer (Self ALIGNED SilSIDE, or salicide layer) 212 is disposed on the P-type source / drain doping region 112. The self-aligned silicide layer 212 extends to the bottom end of the sidewall spacer 122. On the opposite side of the select gate (SG) 12, a self-aligned silicide layer 214 is disposed on the P-type source / drain doping region 114. The self-aligned silicide layer 214 is adjacent to the bottom end of the side wall spacer 122, but is spaced a predetermined distance from the end of the side wall spacer 142.
In other words, the self-aligned silicide layer 212 covers the entire surface of the P-type source / drain doping region 112, while the self-aligned silicide layer 214 is the surface of the P-type source / drain doping region 114 adjacent to the sidewall spacer 122. The self-aligned silicide layer 214 is separated from the end portion of the side wall spacer 142.
Similarly, a self-aligned silicide layer 216 is disposed on the P-type source / drain doping region 116 on the opposite side of the floating gate (FG) 14. The self-aligned silicide layer 216 is spaced a predetermined distance from the bottom end of the sidewall spacer 142.
The self-aligned silicide layer 210 is disposed on the surface above the select gate (SG) 12. A silicide layer is not disposed on the upper surface of the floating gate (FG) 14.

保護酸化層３００は、フローティングゲート（ＦＧ）１４を覆うように配置されている。本実施形態では、保護酸化層３００は、酸化シリコン（酸化シリコン層）を含んでもよく、これに限られない。保護酸化層３００は、フローティングゲート（ＦＧ）１４の上面、側壁スペーサー１４２の表面、Ｐ型ソース／ドレインドーピング領域１１４の表面の一部及びＰ型ソース／ドレインドーピング領域１１６の表面の一部を覆っている。上述の自己整合シリサイド層２１４と２１６とは保護酸化層３００によって覆われていないＰ型ソース／ドレインドーピング領域１１４と１１６の表面領域の上のみに形成されている。保護酸化層３００によって覆われている所定の領域は図１の破線にて示されている。   The protective oxide layer 300 is disposed so as to cover the floating gate (FG) 14. In the present embodiment, the protective oxide layer 300 may include, but is not limited to, silicon oxide (silicon oxide layer). The protective oxide layer 300 covers the upper surface of the floating gate (FG) 14, the surface of the sidewall spacer 142, part of the surface of the P-type source / drain doping region 114 and part of the surface of the P-type source / drain doping region 116. ing. The above self-aligned silicide layers 214 and 216 are formed only on the surface regions of the P-type source / drain doping regions 114 and 116 that are not covered by the protective oxide layer 300. The predetermined area covered by the protective oxide layer 300 is indicated by a broken line in FIG.

側壁スペーサー１４２と自己整合シリサイド層２１４との間にある、Ｐ型ソース／ドレインドーピング領域１１４にあるノンシリサイド領域と、側壁スペーサー１４２と自己整合シリサイド層２１６との間にある、Ｐ型ソース／ドレインドーピング領域１１６にあるノンシリサイド領域では、ＢＴＢ（Ｂａｎｄ ｔｏ Ｂａｎｄ）トンネリング乱れを誘発する欠陥を削減させることができる
共形接触エッチング停止層（ＣＥＳＬ）３１２は、選択ゲート（ＳＧ）１２、フローティングゲート（ＦＧ）１４及び自己整合シリサイド層２１２，２１４，２１６を覆うように、保護酸化層３００の上に蒸着する。本実施形態によると、共形接触エッチング停止層（ＣＥＳＬ）３１２は、窒化シリコン層であって、プラズマ放電分解化学蒸着法（ＰＶＣＶＤ）プロセスを用いて蒸着されてもよい。
共形接触エッチング停止層（ＣＥＳＬ）３１２におけるシリコン／窒化物の割合は、電子トラッピングの可能性を削減するように、反応容器中のＳｉＨ４／ＮＨ３割合を変化させることによって、調整される。なお、保護酸化層３００が存在するので、共形接触エッチング停止層（ＣＥＳＬ）３１２は、フローティングゲート（ＦＧ）１４又は側壁スペーサー１４２に直接接触しているのではない。
保護酸化層３００によって、共形接触エッチング停止層（ＣＥＳＬ）３１２からフローティングゲート（ＦＧ）１４を孤立させることで、単一ポリＮＶＭ１のデータ保持特性が非常に向上する。 A non-silicide region in the P-type source / drain doping region 114 between the sidewall spacer 142 and the self-aligned silicide layer 214, and a P-type source / drain between the sidewall spacer 142 and the self-aligned silicide layer 216 The non-silicide region in the doping region 116 can reduce defects that induce BTB (Band to Band) tunneling disorder. The conformal contact etch stop layer (CESL) 312 includes a selection gate (SG) 12, a floating gate ( FG) 14 and the self-aligned silicide layers 212, 214, and 216 are deposited on the protective oxide layer 300. According to this embodiment, the conformal contact etch stop layer (CESL) 312 is a silicon nitride layer and may be deposited using a plasma discharge decomposition chemical vapor deposition (PVCVD) process.
The silicon / nitride ratio in the conformal contact etch stop layer (CESL) 312 is adjusted by changing the SiH 4 / NH 3 ratio in the reaction vessel to reduce the possibility of electron trapping. Note that since the protective oxide layer 300 is present, the conformal contact etch stop layer (CESL) 312 is not in direct contact with the floating gate (FG) 14 or the sidewall spacer 142.
By isolating the floating gate (FG) 14 from the conformal contact etch stop layer (CESL) 312 by the protective oxide layer 300, the data retention characteristics of the single poly NVM 1 are greatly improved.

中間膜絶縁層（ＩＬＤ）３２０が、共形接触エッチング停止層（ＣＥＳＬ）３１２の上に蒸着される。中間膜絶縁層３２０は共形接触エッチング停止層（ＣＥＳＬ）３１２よりも分厚く、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４との間のスペースを完全に埋めるように蒸着されている。必要に応じて、中間膜絶縁層３２０の上面を平坦にするように、化学機械研磨（ＣＭＰ）プロセスが実行される。
ソースライン接点３２１とビットライン接点３２２が、中間膜絶縁層（ＩＬＤ）３２０の中に形成されている。ソースライン（ＳＬ）とビットライン（ＢＬ）は、ソースライン接点３２１とビットライン接点３２２を夫々接続させる第１の金属層（ＭＬ１）によって定義される。 An interlayer dielectric layer (ILD) 320 is deposited over the conformal contact etch stop layer (CESL) 312. The interlayer insulating layer 320 is thicker than the conformal contact etch stop layer (CESL) 312 and is deposited so as to completely fill the space between the select gate (SG) 12 and the floating gate (FG) 14. If necessary, a chemical mechanical polishing (CMP) process is performed so as to flatten the upper surface of the intermediate film insulating layer 320.
A source line contact 321 and a bit line contact 322 are formed in the interlayer dielectric layer (ILD) 320. The source line (SL) and the bit line (BL) are defined by a first metal layer (ML 1 ) that connects the source line contact 321 and the bit line contact 322, respectively.

図３を参照する。図３は、本発明の他の実施形態に係る不揮発性メモリレイアウトの一部を示す概略平面図である。図３の示すように、ワンタイムプログラマブル（ＯＴＰ）メモリとして利用する場合に単一ポリＮＶＭ１のデータ保持力を向上させるため、フローティングゲート（ＦＧ）１４を少なくとも完全に覆う又は直接上に配置するように、追加の紫外線（ＵＶ）遮蔽層４００がメモリアレイ領域の中に配置される点を除いて、メモリセルのレイアウトは図１に表されているものと同様である。
ＵＶ遮蔽層４００は、基板１００上に蒸着される、ＵＶ放射を遮蔽する又は錯乱する複数の絶縁フィルムのうち、いずれかの層である。例えばＵＶ遮蔽層４００は、表面不活性化構造又はダミー金属層にある窒化シリコン層であってもよい。表面不活性化構造の窒化シリコン層は、ＰＥＣＶＤ法又はＬＰＣＶＤ法を用いることによって蒸着されることができ、所定値よりも大きい屈折率を持っている。 Please refer to FIG. FIG. 3 is a schematic plan view showing a part of a non-volatile memory layout according to another embodiment of the present invention. As shown in FIG. 3, when used as a one-time programmable (OTP) memory, the floating gate (FG) 14 is at least completely covered or placed directly above to improve the data retention of the single poly NVM 1. In addition, the layout of the memory cell is similar to that shown in FIG. 1 except that an additional ultraviolet (UV) shielding layer 400 is disposed in the memory array region.
The UV shielding layer 400 is any one of a plurality of insulating films that are deposited on the substrate 100 and shield or confuse UV radiation. For example, the UV shielding layer 400 may be a surface passivation structure or a silicon nitride layer in a dummy metal layer. The surface-inactivated silicon nitride layer can be deposited by using PECVD or LPCVD, and has a refractive index greater than a predetermined value.

ここで、図４及び図５を参照する。図４は他の実施形態に係るＮＶＭレイアウトの一部の概略平面図を示す。図５は、図４をＩＩ−ＩＩ’で切断した概略断面図を示す。
図４及び図５に示すように、同様に、第一の方向（例えば、基準Ｘ軸）に長細い複数の線形活性領域１０１が、例えばＰ型シリコン基板などの半導体基板１００に配置されている。活性領域１０１の間にあるその他の浅いトレンチ分離（ＳＴＩ）領域１０２によって孤立している。図４において、活性領域１０１の行が２つだけ表されている。複数のワードライン１２（図４のＷＬＸ−１及びＷＬＸ）は、半導体基板１００の主表面に形成されている。ワードライン１２は第二の方向（例えば、基準ｙ軸）に沿って延伸しており、活性領域１０１と交差して、接合点で選択トランジスタ（ＳＴ）を形成する。各ワードライン１２は夫々の選択トランジスタ（ＳＴ）の選択ゲート（ＳＧ）としても機能する。
図４において、簡略化のため、ワードライン１２の列が２つだけ表されている。本実施形態において、第一の方向は第二の方向に直交する。 Reference is now made to FIGS. FIG. 4 shows a schematic plan view of a part of an NVM layout according to another embodiment. FIG. 5 shows a schematic cross-sectional view of FIG. 4 taken along II-II ′.
As shown in FIGS. 4 and 5, similarly, a plurality of linear active regions 101 that are long in the first direction (for example, the reference X axis) are arranged on a semiconductor substrate 100 such as a P-type silicon substrate. . Isolated by other shallow trench isolation (STI) regions 102 between the active regions 101. In FIG. 4, only two rows of the active region 101 are shown. A plurality of word lines 12 (WL X-1 and WL X in FIG. 4) are formed on the main surface of the semiconductor substrate 100. The word line 12 extends along the second direction (for example, the reference y-axis) and intersects the active region 101 to form a selection transistor (ST) at the junction. Each word line 12 also functions as a selection gate (SG) of each selection transistor (ST).
In FIG. 4, only two columns of word lines 12 are shown for simplicity. In the present embodiment, the first direction is orthogonal to the second direction.

単一ポリＮＶＭ１ａは、さらに、ただ２つのフローティングゲートセグメント１４又は２つのフローティングゲートトランジスタ（ＦＴ）が隣接するワードライン１２の間に配置されるように、ワードライン１２の間にある活性領域１０１のそれぞれに沿って配置される、電荷を蓄積するための複数のフローティングゲートセグメント１４を有している。例えば、２つのミラー対称ＮＶＭセル：同じ行のＣ１とＣ２とが図４と図５で活性領域１０１とラベリングされている。ＮＶＭセルＣ１は選択トランジスタＳＴ１及び該選択トランジスタＳＴ１に直列接続されたフローティングゲートトランジスタＦＴ１を有している。同様に、ＮＶＭセルＣ２は、選択トランジスタＳＴ２及び該選択トランジスタＳＴ２に直列接続されたフローティングゲートトランジスタＦＴ２を有している。ＮＶＭセルＣ１及びＮＶＭセルＣ２は、同じビットライン接点（ＢＣ）領域を共有する。 The single poly NVM 1a further includes an active region 101 between the word lines 12 such that only two floating gate segments 14 or two floating gate transistors (FT) are disposed between adjacent word lines 12. A plurality of floating gate segments 14 for accumulating charge are disposed along each. For example, two mirror symmetric NVM cells: C 1 and C 2 in the same row are labeled with the active region 101 in FIGS. The NVM cell C 1 includes a selection transistor ST 1 and a floating gate transistor FT 1 connected in series to the selection transistor ST 1 . Similarly, the NVM cell C 2 includes a selection transistor ST 2 and a floating gate transistor FT 2 connected in series to the selection transistor ST 2 . NVM cells C 1 and NVM cell C 2 share the same bit line contact (BC) area.

図５に示すように、選択トランジスタＳＴ１は、選択ゲート（ＳＧ）１２、選択ゲート（ＳＧ）１２と半導体基板１００との間にあるゲート酸化層１２０、前記選択ゲート（ＳＧ）１２のいずれかの側壁に配置された側壁スペーサー１２２、Ｎウェル（ＮＷ）１１０にあるＰ型ソース／ドレインドーピング領域１１２、該Ｐ型ソース／ドレインドーピング領域１１２に合併されたＰＬＤＤ領域１１２ａ、該Ｐ型ソース／ドレインドーピング領域１１２から離間しているＰ型ソース／ドレインドーピング領域１１２、及び該Ｐ型ソース／ドレインドーピング領域１１４に合併されたＰＬＤＤ領域１１４ａを含む。動作において、選択ゲート（ＳＧ）１２の下であって近傍のＰＬＤＤ領域１１２ａ及びＰ型チャネル１１４ａの間に形成されてよい。
フローティングゲートトランジスタＦＴ１は、フローティングゲート（ＦＧ）１４、該フローティングゲート（ＦＧ）１４と半導体基板１００との間にあるゲート酸化層１４０、前記フローティングゲート（ＦＧ）１４のいずれかの側壁に配置された側壁スペーサー１４２、Ｐ型ソース／ドレインドーピング領域１１４、該Ｐ型ソース／ドレインドーピング領域１１４に合併されたＰＬＤＤ領域１１４ａ、該Ｐ型ソース／ドレインドーピング領域１１４から離間しているＰ型ソース／ドレインドーピング領域１１６、及び該Ｐ型ソース／ドレインドーピング領域１１６に合併されたＰＬＤＤ領域１１６ａを含む。該Ｐ型ソース／ドレインドーピング領域１１４は、選択トランジスタＳＴ１及びフローティングゲートトランジスタＦＴ１によって共有されている。
本実施形態において、選択トランジスタＳＴ１及びフローティングゲートトランジスタＦＴ１は単一層のポリシリコンから作成され、論理プロセスにおいて完全に互換可能である。 As shown in FIG. 5, the selection transistor ST 1 includes any one of a selection gate (SG) 12, a gate oxide layer 120 between the selection gate (SG) 12 and the semiconductor substrate 100, and the selection gate (SG) 12. Side wall spacers 122 disposed on the side walls of the gate electrode, P type source / drain doping regions 112 in the N well (NW) 110, PLDD regions 112a merged with the P type source / drain doping regions 112, the P type source / drains A P-type source / drain doping region 112 spaced from the doping region 112 and a PLDD region 114 a merged with the P-type source / drain doping region 114 are included. In operation, it may be formed between the adjacent PLDD region 112a and P-type channel 114a below the select gate (SG) 12.
The floating gate transistor FT 1 is disposed on the side wall of the floating gate (FG) 14, the gate oxide layer 140 between the floating gate (FG) 14 and the semiconductor substrate 100, and the floating gate (FG) 14. Side wall spacer 142, P-type source / drain doping region 114, PLDD region 114 a merged with P-type source / drain doping region 114, and P-type source / drain spaced from P-type source / drain doping region 114 A doping region 116 and a PLDD region 116 a merged with the P-type source / drain doping region 116 are included. The P-type source / drain doped region 114 is shared by the selection transistors ST 1 and the floating gate transistor FT 1.
In the present embodiment, selection transistor ST 1 and the floating gate transistor FT 1 is made from poly-silicon single layer, it is fully compatible in the logical process.

自己整合シリサイド層２１２はＰ型ソース／ドレインドーピング領域１１２の上に配置されている。自己整合シリサイド層２１２は、側壁スペーサー１２２の底面の端部まで延伸している。選択ゲート（ＳＧ）１２の反対側では、Ｐ型ソース／ドレインドーピング領域１１４の上には自己整合シリサイド層は配置されていない。
自己整合シリサイド層２１６はＰ型ソース／ドレインドーピング領域１１６の上に配置されている。自己整合シリサイド層２１６は、側壁スペーサー１４２の底面の端部から所定の距離を空けている。自己整合シリサイド層２１０は、選択ゲート（ＳＧ）１２の上面の上に配置されている。なお、シリサイド層は、フローティングゲート（ＦＧ）１４の上面の上には配置されていない。 The self-aligned silicide layer 212 is disposed on the P-type source / drain doping region 112. The self-aligned silicide layer 212 extends to the end of the bottom surface of the sidewall spacer 122. On the opposite side of the select gate (SG) 12, no self-aligned silicide layer is disposed on the P-type source / drain doping region 114.
The self-aligned silicide layer 216 is disposed on the P-type source / drain doping region 116. The self-aligned silicide layer 216 is spaced a predetermined distance from the end of the bottom surface of the sidewall spacer 142. The self-aligned silicide layer 210 is disposed on the upper surface of the select gate (SG) 12. Note that the silicide layer is not disposed on the upper surface of the floating gate (FG) 14.

保護酸化層３００はフローティングゲート（ＦＧ）１４を覆うように配置されている。本実施形態では、保護酸化層３００は、酸化シリコンを含んでいるが、これに限られない。保護酸化層３００は、フローティングゲート（ＦＧ）１４の上面、側壁スペーサー１４２の側壁の表面、Ｐ型ソース／ドレインドーピング領域１１４の全面、及びＰ型ソース／ドレインドーピング領域１１６の一部の面を覆い、直接接触する。上述の自己整合シリサイド層２１６は、保護酸化層３００に覆われていないＰ型ソース／ドレインドーピング領域１１６の表面の上に形成される。保護酸化層３００によって覆われた所定の領域は図４の中では破線で示されている。
本実施形態では、ソース／ドレインドーピング領域１１４は完全に保護酸化層３００によって覆われている。 The protective oxide layer 300 is disposed so as to cover the floating gate (FG) 14. In the present embodiment, the protective oxide layer 300 includes silicon oxide, but is not limited thereto. The protective oxide layer 300 covers the upper surface of the floating gate (FG) 14, the surface of the sidewall of the sidewall spacer 142, the entire surface of the P-type source / drain doping region 114, and a part of the surface of the P-type source / drain doping region 116. , Contact directly. The self-aligned silicide layer 216 described above is formed on the surface of the P-type source / drain doping region 116 that is not covered with the protective oxide layer 300. The predetermined area covered by the protective oxide layer 300 is indicated by a broken line in FIG.
In this embodiment, the source / drain doping region 114 is completely covered by the protective oxide layer 300.

共形接触エッチング停止層（ＣＥＳＬ）３１２が、選択ゲート（ＳＧ）１２、フローティングゲート（ＦＧ）１４及び自己整合シリサイド層２１２，２１６を覆うように、保護酸化層３００の上に蒸着されている。本実施形態において、共形接触エッチング停止層（ＣＥＳＬ）３１２は窒化シリコン層であって、プラズマ拡張化学蒸着法（ＰＥＣＶＤ）プロセスを用いて蒸着されてうる。共形接触エッチング停止層（ＣＥＳＬ）３１２のシリコン／窒化物の割合は、電子トラッピングの可能性を削減するように、反応容器中のＳｉＨ４／ＮＨ３割合を変化させることによって、調整される。共形接触エッチング停止層（ＣＥＳＬ）３１２は、電子トラッピングの可能性を削減するのに適切な材料のいずれであってもよく、上述の例に限られない。なお、保護酸化層３００が存在するので、共形接触エッチング停止層（ＣＥＳＬ）３１２は、フローティングゲート（ＦＧ）１４又は側壁スペーサー１４２に直接接触していない。
保護酸化層３００によって、共形接触エッチング停止層（ＣＥＳＬ）３１２からフローティングゲート（ＦＧ）１４を孤立させることで、単一ポリＮＶＭ１ａのデータ保持特性が非常に向上する。 A conformal contact etch stop layer (CESL) 312 is deposited over the protective oxide layer 300 so as to cover the select gate (SG) 12, the floating gate (FG) 14, and the self-aligned silicide layers 212, 216. In this embodiment, the conformal contact etch stop layer (CESL) 312 is a silicon nitride layer and may be deposited using a plasma enhanced chemical vapor deposition (PECVD) process. The silicon / nitride ratio of the conformal contact etch stop layer (CESL) 312 is adjusted by changing the SiH 4 / NH 3 ratio in the reaction vessel to reduce the possibility of electron trapping. The conformal contact etch stop layer (CESL) 312 may be any material suitable for reducing the possibility of electron trapping and is not limited to the examples described above. Note that since the protective oxide layer 300 is present, the conformal contact etch stop layer (CESL) 312 is not in direct contact with the floating gate (FG) 14 or the sidewall spacer 142.
By isolating the floating gate (FG) 14 from the conformal contact etch stop layer (CESL) 312 by the protective oxide layer 300, the data retention characteristics of the single poly NVM 1a are greatly improved.

中間膜絶縁層（ＩＬＤ）３２０が、共形接触エッチング停止層（ＣＥＳＬ）３１２の上に蒸着される。中間膜絶縁層３２０は共形接触エッチング停止層（ＣＥＳＬ）３１２よりも分厚く、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４との間のスペースを完全に埋めるように蒸着されている。必要に応じて、中間膜絶縁層３２０の上面を平坦にするように、化学機械研磨（ＣＭＰ）プロセスが実行される。
ソースライン接点３２１とビットライン接点３２２が、中間膜絶縁層（ＩＬＤ）３２０の中に、Ｐ型ソース／ドレインドーピング領域１１２とＰ型ソース／ドレインドーピング領域１１６に夫々電気的に接続されるように、形成されている。ソースライン（ＳＬ）とビットライン（ＢＬ）は、ソースライン接点３２１とビットライン接点３２２を夫々接続させる第１の金属層（ＭＬ１）によって定義される。 An interlayer dielectric layer (ILD) 320 is deposited over the conformal contact etch stop layer (CESL) 312. The interlayer insulating layer 320 is thicker than the conformal contact etch stop layer (CESL) 312 and is deposited so as to completely fill the space between the select gate (SG) 12 and the floating gate (FG) 14. If necessary, a chemical mechanical polishing (CMP) process is performed so as to flatten the upper surface of the intermediate film insulating layer 320.
The source line contact 321 and the bit line contact 322 are electrically connected to the P-type source / drain doping region 112 and the P-type source / drain doping region 116 in the interlayer insulating layer (ILD) 320, respectively. Is formed. The source line (SL) and the bit line (BL) are defined by a first metal layer (ML 1 ) that connects the source line contact 321 and the bit line contact 322, respectively.

図６、図７を参照する。図６、図７は、本発明の、高電圧プロセスと互換可能な、他の実施形態に係る不揮発性メモリレイアウトの一部を示す概略断面図である。図６に示すように、単一ポリＮＶＭ１ｃは、Ｎウェル１１０の下方に追加されたディープＮウェル（ＤＮＷ）２１０を含む。本実施形態では、Ｎウェル１１０は中間電圧Ｎウェル（ＭＶＮＭ）である。高電圧Ｎウェル（ＨＶＮＷ）６１２が半導体基板１００の中に配置されており、ディープＮウェル（ＤＮＷ）６１０と合併されている。高電圧Ｎウェル（ＨＶＮＷ）６１２は、ＳＴＩ領域６２０で配列された単一ポリＮＶＭ１ｃから孤立している。   Please refer to FIG. 6 and FIG. 6 and 7 are schematic cross-sectional views showing a part of a nonvolatile memory layout according to another embodiment compatible with a high voltage process of the present invention. As shown in FIG. 6, the single poly NVM 1 c includes a deep N well (DNW) 210 added below the N well 110. In this embodiment, the N well 110 is an intermediate voltage N well (MVNM). A high voltage N well (HVNW) 612 is disposed in the semiconductor substrate 100 and merged with the deep N well (DNW) 610. High voltage N-well (HVNW) 612 is isolated from a single poly NVM 1c arranged in STI region 620.

図７を参照して、単一ポリＮＶＭ１ｄは、図６の単一ポリＮＶＭ１ｃと、Ｎ型埋め込み層（ＮＢＬ）７１２が高電圧Ｎウェル（ＨＶＮＷ）６１２の下に配置されている点で、異なる。高電圧Ｐウェル（ＨＶＰＷ）７１０は、Ｎ型埋め込み層（ＮＢＬ）７１２と中間電圧Ｎウェル（ＭＶＮＷ）１１０との間に配置される。   Referring to FIG. 7, the single poly NVM 1d differs from the single poly NVM 1c of FIG. . The high voltage P well (HVPW) 710 is disposed between the N type buried layer (NBL) 712 and the intermediate voltage N well (MVNW) 110.

図８を参照する。図８は本発明のさらに他の実施形態を示す概略レイアウト図である。図８には、例示的な複数回（マルチタイム）プログラマブル（ＭＴＰ）メモリが表されている。
ＭＴＰメモリのフローティングゲート（ＦＧ）１４は第二の方向（例えば、基準ｙ軸）に沿って延伸しており、隣接する活性領域１０１’と１０２’と容量結合するので、制御ゲート（ＣＧ）領域、及び消去ゲート（ＥＧ）領域それぞれを形成する。
同様にして、保護酸化層３００が、フローティングゲート（ＦＧ）１４、制御ゲート（ＣＧ）領域、及び消去ゲート（ＥＧ）領域を完全に覆うように配置される。上述の延伸する装置はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、Ｎ型ＭＯＳコンデンサ、Ｐ型ＭＯＳコンデンサ等である。上述の同じフローティングポリストリップ（Ｓｔｒｉｐ）に沿って配設されるフローティングゲート（ＦＧ）、制御ゲート（ＣＧ）領域、及び消去ゲート（ＥＧ）領域は、上述の技術を用いて、電荷保持特性を向上させる。 Please refer to FIG. FIG. 8 is a schematic layout diagram showing still another embodiment of the present invention. FIG. 8 illustrates an exemplary multi-time programmable (MTP) memory.
Since the floating gate (FG) 14 of the MTP memory extends along the second direction (for example, the reference y-axis) and is capacitively coupled to the adjacent active regions 101 ′ and 102 ′, the control gate (CG) region And an erase gate (EG) region.
Similarly, the protective oxide layer 300 is disposed so as to completely cover the floating gate (FG) 14, the control gate (CG) region, and the erase gate (EG) region. The above-described stretching devices are NMOSFET, PMOSFET, N-type MOS capacitor, P-type MOS capacitor, and the like. The floating gate (FG), the control gate (CG) region, and the erase gate (EG) region disposed along the same floating polystrip (Strip) are improved in charge retention characteristics by using the above-described technique. Let

図９は、本発明に係る単一ポリ不揮発性メモリ（ＮＶＭ）を製造する主なステージのプロセスフロー図である。図９に示すように、ステップ９１で、ＳＴＩ領域及び活性領域が半導体領域の上に形成される。その後、半導体構造の中にウェル構造を作成するためにウェルイオンが注入される。ステップ９２で、ポリシリコン層が蒸着され、単一ポリフローティングゲートへパターニングする。ステップ９３で、側壁スペーサーがゲートの側壁に形成される。ステップ９４で、保護酸化層は、単一ポリフローティングゲートの上方に形成される。ステップ９５で、シリサイド層はソース／ドレイン領域の上に形成される。ステップ９６で、共形接触エッチング停止層（ＣＥＳＬ）が蒸着される。   FIG. 9 is a process flow diagram of the main stages for manufacturing a single poly nonvolatile memory (NVM) according to the present invention. As shown in FIG. 9, in step 91, an STI region and an active region are formed on the semiconductor region. Thereafter, well ions are implanted to create a well structure in the semiconductor structure. At step 92, a polysilicon layer is deposited and patterned into a single poly floating gate. At step 93, sidewall spacers are formed on the sidewalls of the gate. At step 94, a protective oxide layer is formed over the single poly floating gate. At step 95, a silicide layer is formed over the source / drain regions. At step 96, a conformal contact etch stop layer (CESL) is deposited.

本発明の教示を保持しながら、装置の数々の変形例や代替案がとりうることは当業者にとって明らかである。従って、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で、当該技術分野の通常の知識を有している者には様々な形態の置換、変形及び変更が可能で、これらもまた本発明の範囲に属する   It will be apparent to those skilled in the art that numerous variations and alternatives to the device are possible while retaining the teachings of the invention. Accordingly, within the scope of the technical idea of the present invention described in the claims, a person having ordinary knowledge in the technical field can make various forms of substitutions, modifications and changes. These are also within the scope of the present invention.

１，１ａ，１ｂ，１ｃ，１ｄ 単一ポリ不揮発性メモリ（単一ポリＮＶＭ）
Ｃ１，Ｃ２ ＮＶＭセル（単一ポリ不揮発性メモリセル）
１００ 半導体基板
１０１ 活性領域
１０２ 浅いトレンチ分離（ＳＴＩ）領域
１１０ Ｎウェル、中間電圧Ｎウェル（ＭＶＮＷ）
１２ ワードライン
ＳＴ１，ＳＴ２ 選択トランジスタ
ＳＧ１２ 選択ゲート
１２０ ゲート酸化層（第１ゲート酸化層）
１２２ 側壁スペーサー（第１側壁スペーサー）
１１２ Ｐ型ソース／ドレインドーピング領域（第１ソース／ドレインドーピング領域）
１１２ａ Ｐ型ＬＤＤ構造領域（ＰＬＤＤ）
１１４ Ｐ型ソース／ドレインドーピング領域（第２ソース／ドレインドーピング領域）
１１４ａ Ｐ型ＬＤＤ構造領域（ＰＬＤＤ）
１４ フローティングゲートセグメント
ＦＴ１，ＦＴ２ フローティングゲートトランジスタ
ＦＧ１４ フローティングゲート
１４０ ゲート酸化層（第２ゲート酸化層）
１４２ 側壁スペーサー（第２側壁スペーサー）
１１６ Ｐ型ソース／ドレインドーピング領域（第３ソース／ドレインドーピング領域）
１１６ａ Ｐ型ＬＤＤ構造領域（ＰＬＤＤ）
２１２ 自己整合シリサイド層（第１サリサイド層）
２１４ 自己整合シリサイド層（第２サリサイド層）
２１６ 自己整合シリサイド層（第３サリサイド層）
２１０ 自己整合シリサイド層（第４サリサイド層）
３００ 保護酸化層
３１２ 共形接触エッチング停止層
３２０ 中間膜絶縁層（ＩＬＤ）
３２１ ソースライン接点
３２２ ビットライン接点
４００ ＵＶ遮蔽層
６１２ 高電圧Ｎウェル（ＨＶＮＷ）
６１０ ディープＮウェル
６２０ ＳＴＩ領域
７１０ 高電圧Ｐウェル（ＨＶＰＷ）
７１２ Ｎ型埋め込み層（ＮＢＬ）
ＣＧ 制御ゲート領域
ＥＧ 消去ゲート領域 1, 1a, 1b, 1c, 1d Single poly non-volatile memory (single poly NVM)
C1, C2 NVM cells (single poly nonvolatile memory cells)
100 Semiconductor substrate 101 Active region 102 Shallow trench isolation (STI) region 110 N well, intermediate voltage N well (MVNW)
12 Word lines ST1, ST2 Select transistor SG12 Select gate 120 Gate oxide layer (first gate oxide layer)
122 Side wall spacer (first side wall spacer)
112 P-type source / drain doping region (first source / drain doping region)
112a P-type LDD structure region (PLDD)
114 P-type source / drain doping region (second source / drain doping region)
114a P-type LDD structure region (PLDD)
14 floating gate segments FT1, FT2 floating gate transistor FG14 floating gate 140 gate oxide layer (second gate oxide layer)
142 Side wall spacer (second side wall spacer)
116 P-type source / drain doping region (third source / drain doping region)
116a P-type LDD structure region (PLDD)
212 Self-aligned silicide layer (first salicide layer)
214 Self-aligned silicide layer (second salicide layer)
216 Self-aligned silicide layer (third salicide layer)
210 Self-aligned silicide layer (fourth salicide layer)
300 Protective oxide layer 312 Conformal contact etch stop layer 320 Interlayer dielectric layer (ILD)
321 Source line contact 322 Bit line contact 400 UV shielding layer 612 High voltage N well (HVNW)
610 Deep N well 620 STI region 710 High voltage P well (HVPW)
712 N-type buried layer (NBL)
CG Control gate region EG Erase gate region

Claims (13)

半導体基板の第１のウェルの上に形成された選択トランジスタであって、選択ゲート；前記選択ゲートと前記半導体基板との間の第１ゲート酸化層；前記第１のウェル内にある第１ソース／ドレインドーピング領域；及び前記第１ソース／ドレインドーピング領域から離間している第２ソース／ドレインドーピング領域；を有する選択トランジスタと、
前記第１のウェル上にあり、前記選択トランジスタと直列接続されるＰＭＯＳフローティングゲートトランジスタであって、ＰＭＯＳフローティングゲート；前記ＰＭＯＳフローティングゲートと前記半導体基板との間の第２ゲート酸化層；前記選択トランジスタと共有する前記第２ソース／ドレインドーピング領域；及び前記第２ソース／ドレインドーピング領域から離間している第３ソース／ドレインドーピング領域を有するＰＭＯＳフローティングゲートトランジスタと、
前記第１ソース／ドレインドーピング領域の上にある、第１サリサイド層と、
前記選択ゲートの側壁に配置された第１側壁スペーサーと、
前記ＰＭＯＳフローティングゲートの側壁に配置された第２側壁スペーサーと、
前記ＰＭＯＳフローティングゲート、前記第２側壁スペーサーの表面、前記第２ソース／ドレインドーピング領域の全ての表面、及び前記第３ソース／ドレインドーピング領域の一部の上面を覆い、直接接触している、保護酸化層と、
前記保護酸化層上に配置される接触エッチング停止層と、を有し、
前記第２ゲート酸化層は前記第１ゲート酸化層よりも厚く、
前記保護酸化層によって、前記ＰＭＯＳフローティングゲートが前記接触エッチング停止層から孤立する、
単一ポリ不揮発性メモリセル。 A selection transistor formed on a first well of a semiconductor substrate, comprising a selection gate; a first gate oxide layer between the selection gate and the semiconductor substrate; a first source in the first well / drain doping region; a select transistor having a; and wherein are first separated from the source / drain doped region second source / drain doped region
Wherein in a first on the well, a PMOS floating gate transistor which is the selection transistors connected in series, PMOS floating gate; the selection transistor; a second gate oxide layer between the PMOS floating gate and the semiconductor substrate a PMOS floating gate transistor having a third source / drain doped region is spaced from and the second source / drain doping region; the second source / drain doped region is shared with
A first salicide layer overlying the first source / drain doping region;
A first sidewall spacer disposed on a sidewall of the select gate;
A second sidewall spacer disposed on a sidewall of the PMOS floating gate;
Covering and in direct contact with the PMOS floating gate, the surface of the second sidewall spacer, the entire surface of the second source / drain doping region, and the upper surface of a portion of the third source / drain doping region An oxide layer,
A contact etch stop layer disposed on the protective oxide layer,
The second gate oxide layer is thicker than the first gate oxide layer;
The PMOS floating gate is isolated from the contact etch stop layer by the protective oxide layer;
Single poly nonvolatile memory cell. 前記ＰＭＯＳフローティングゲートの上面には、シリサイド層は形成されない、
請求項１に記載の単一ポリ不揮発性メモリセル。 No silicide layer is formed on the top surface of the PMOS floating gate.
Single-poly non-volatile memory cell of claim 1. それぞれのエッチング停止層の上にある中間膜絶縁層を有する、
前記請求項１に記載の単一ポリ不揮発性メモリセル。 Having an interlayer insulation layer overlying each etch stop layer,
Single-poly non-volatile memory cell according to claim 1. 前記中間膜絶縁層にソースライン接点と、ビットライン接点があり、前記第１ソース／ドレインドーピング領域と前記第３ソース／ドレインドーピング領域とそれぞれ電気的に接続している、
請求項３に記載の単一ポリ不揮発性メモリセル。 The intermediate insulating layer has a source line contact and a bit line contact, and is electrically connected to the first source / drain doping region and the third source / drain doping region, respectively;
4. A single poly non-volatile memory cell according to claim 3. 前記保護酸化層は、酸化シリコン層である、
請求項１に記載の単一ポリ不揮発性メモリセル。 The protective oxide layer is a silicon oxide layer;
Single-poly non-volatile memory cell of claim 1. 前記ＰＭＯＳフローティングゲートを完全に覆いその上に直接に配置されているＵＶ遮蔽層を、さらに有する、
請求項１に記載の単一ポリ不揮発性メモリセル。 A UV shielding layer that completely covers the PMOS floating gate and is disposed directly thereon;
Single-poly non-volatile memory cell of claim 1. 前記第１のウェルの下に配置されたディープＮウェルをさらに有する、
請求項１に記載の単一ポリ不揮発性メモリセル。 A deep N well disposed under the first well;
Single-poly non-volatile memory cell of claim 1. 前記第１のウェルは、中間電圧のＮウェルである、
請求項１に記載の単一ポリ不揮発性メモリセル。 The first well is an intermediate voltage N-well,
Single-poly non-volatile memory cell of claim 1. 前記中間電圧のＮウェルの下にある、高電圧Ｐウェルと、
前記高電圧Ｐウェルの下にあるＮ型埋め込み層と、をさらに有する、
請求項８記載の単一ポリ不揮発性メモリセル。 A high voltage P well below the intermediate voltage N well;
An N-type buried layer under the high-voltage P-well,
The single poly nonvolatile memory cell of claim 8 . 前記ＰＭＯＳフローティングゲートは、消去ゲート領域と容量結合するように延伸しうる
請求項１に記載の単一ポリ不揮発性メモリセル。 The single poly nonvolatile memory cell according to claim 1 , wherein the PMOS floating gate can be extended to be capacitively coupled to an erase gate region. 前記保護酸化層は、消去ゲート領域を完全に覆っている、
請求項１０記載の単一ポリ不揮発性メモリセル。 The protective oxide layer completely covers the erase gate region;
The single poly nonvolatile memory cell of claim 10 . 前記ＰＭＯＳフローティングゲートはさらに、制御ゲート領域と消去ゲート領域と、容量結合している、
請求項１に記載の単一ポリ不揮発性メモリセル。 The PMOS floating gate is further capacitively coupled to the control gate region and the erase gate region.
Single-poly non-volatile memory cell of claim 1. 前記保護酸化層は前記制御ゲート領域と前記消去ゲート領域とを完全に覆っている、
請求項１２記載の単一ポリ不揮発性メモリセル。 The protective oxide layer completely covers the control gate region and the erase gate region;
The single poly non-volatile memory cell of claim 12 .
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