JP6061523B2 - Data processing apparatus and operation method thereof - Google Patents

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Description

本発明の実施形態は、データ処理技術に係り、特に、擬似乱数シーケンス(pseudorandom number sequence)を発生する新たな構造のデータ処理装置とその動作方法とに関する。   Embodiments described herein relate generally to a data processing technique, and more particularly, to a data processing apparatus having a new structure that generates a pseudorandom number sequence and an operation method thereof.

擬似乱数シーケンス(pseudo random number sequences)は、通信システムとデータ保存システムとを含むデータ処理のための電子/コンピュータシステムで広く使われる。   Pseudo random number sequences are widely used in electronic / computer systems for data processing including communication systems and data storage systems.

前記擬似乱数シーケンスは、線形フィードバックシフトレジスタ(linear feedback shift register、LFSR)の出力を用いて生成される。生成されたシーケンスは、LFSRの状態(state)またはシード(seed)に依存的である。例えば、シードは、LFSRの動作フィードバックタップ構成(operational feedback tap configuration)を左右する。   The pseudo-random sequence is generated using the output of a linear feedback shift register (LFSR). The generated sequence depends on the state or seed of the LFSR. For example, the seed affects the LFSR's operational feedback tap configuration.

互いに異なる擬似乱数シーケンスは、互いに異なるシードを有するLFSRの初期化によって生成されうる。擬似乱数シーケンスのうちの1つの使用例は、伝送または保存されるデータのランダム化(randomization)である。ランダマイザー(randomizer)装置は、LFSRによって生成された擬似乱数シーケンスを用いて、元のデータをランダマイズされたデータに変換する。また、デランダマイザー(derandomizer)装置は、前記LFSRによって生成された同じ擬似乱数シーケンスを用いてランダマイズされたデータを元のデータに変換する。   Different pseudo-random sequences can be generated by initializing LFSRs with different seeds. One example use of a pseudo-random sequence is the randomization of data that is transmitted or stored. A randomizer device converts the original data into randomized data using a pseudo-random sequence generated by the LFSR. In addition, the derandomizer device converts the randomized data into the original data using the same pseudo-random sequence generated by the LFSR.

本発明が解決しようとする技術的な課題は、線形フィードバックシフトレジスタに含まれた複数のシフトレジスタから最後のシフトレジスタを除いた残りのシフトレジスタのうちの何れか1つの出力によって擬似乱数シーケンスを生成させる新たな構造を有するデータ処理装置及びその動作方法を提供するところにある。   The technical problem to be solved by the present invention is that a pseudo-random sequence is generated by the output of any one of the plurality of shift registers included in the linear feedback shift register except the last shift register. A data processing apparatus having a new structure to be generated and an operation method thereof are provided.

また、本発明が解決しようとする技術的な課題は、線形フィードバックシフトレジスタに含まれた複数のシフトレジスタのうちの少なくとも2つ以上のシフトレジスタの出力を組み合わせて、組み合わせ結果によって擬似乱数シーケンスを生成させる新たな構造を有するデータ処理装置及びその動作方法を提供するところにある。   Further, the technical problem to be solved by the present invention is to combine outputs of at least two shift registers among a plurality of shift registers included in a linear feedback shift register, and to generate a pseudo-random sequence according to the combination result. A data processing apparatus having a new structure to be generated and an operation method thereof are provided.

本発明の実施形態によるデータ処理装置は、直列接続された複数のシフトレジスタ(shift registers)を含む擬似乱数発生器と、前記複数のシフトレジスタから最後のシフトレジスタを除いた残りのシフトレジスタのうちの何れか1つから出力される擬似乱数シーケンスを受信し、該受信された擬似乱数シーケンス(sequence)を用いて第1データを第2データに変換する変換回路と、を含む。   A data processing apparatus according to an embodiment of the present invention includes a pseudo random number generator including a plurality of shift registers connected in series, and a remaining shift register obtained by removing the last shift register from the plurality of shift registers. And a conversion circuit that receives the pseudo-random number sequence output from any one of the first and second data and converts the first data into the second data using the received pseudo-random number sequence.

前記擬似乱数発生器は、前記第1データまたは前記第2データのメモリアクセスパラメータ(memory access parameter)によって、前記擬似乱数発生器のフィードバック多項式(feedback polynomial)を決定するフィードバック多項式決定器を含む。   The pseudo random number generator includes a feedback polynomial determiner that determines a feedback polynomial of the pseudo random number generator according to a memory access parameter of the first data or the second data.

実施形態によって、前記変換は、ランダマイズされた(randomized)前記第2データを得るために、前記第1データをランダマイズ(randomizing)することを含み、前記変換回路は、前記第1データと前記擬似乱数シーケンスとに対してモジュロ加算演算(modulo addition operation)を行う。他の実施形態によって、前記変換は、デランダマイズされた(de−randomized)前記第2データを得るために、前記第1データをデランダマイズ(de−randomizing)することを含み、前記変換回路は、前記第1データと前記擬似乱数シーケンスとに対してモジュロ減算演算(modulo subtraction operation)を行う。   According to an embodiment, the conversion includes randomizing the first data to obtain the randomized second data, and the conversion circuit includes the first data and the pseudo-random number. A modulo addition operation is performed on the sequence. According to another embodiment, the conversion includes de-randomizing the first data to obtain the second data de-randomized, the conversion circuit comprising: A modulo subtraction operation is performed on the first data and the pseudo-random number sequence.

前記擬似乱数発生器は、複数のブール論理ゲート(Boolean logic gates)を含み、前記第1データまたは前記第2データのメモリアクセスパラメータによって、前記擬似乱数シーケンスに相応する論理出力を決定する論理ゲートアレイ(logic gate array)を含む。   The pseudo random number generator includes a plurality of Boolean logic gates, and determines a logical output corresponding to the pseudo random number sequence according to a memory access parameter of the first data or the second data. (Logic gate array).

前記メモリアクセスパラメータは、ワードラインアドレス(word line address)またはビットラインアドレス(bit line address)であり得る。   The memory access parameter may be a word line address or a bit line address.

前記メモリアクセスパラメータの前記メモリが、複数のページ(pages)を含むブロック(block)を含むフラッシュメモリ(flash memory)である時、前記メモリアクセスパラメータは、ブロックアドレス(block address)、ページアドレス(page address)、ワードラインアドレス、ビットラインアドレス、前記メモリのチップID(chip Identification)、プログラム回数(program count)、及びイレーズ回数(erase count)のうちの少なくとも1つであり得る。   When the memory of the memory access parameter is a flash memory including a block including a plurality of pages, the memory access parameter includes a block address, a page address, and a page address. The address may be at least one of an address, a word line address, a bit line address, a chip ID (chip identification) of the memory, a program count, and an erase count.

前記擬似乱数発生器は、フィボナッチ線形フィードバック(Fibonacci linear feedback)擬似乱数発生器、ガロア(Galois)線形フィードバック擬似乱数発生器、フィボナッチ非線形フィードバック擬似乱数発生器、及びガロア非線形フィードバック擬似乱数発生器のうちの何れか1つであり得る。   The pseudo random number generator includes a Fibonacci linear feedback pseudo random number generator, a Galois linear feedback pseudo random number generator, a Fibonacci nonlinear feedback pseudo random number generator, and a Galois nonlinear feedback pseudo random number generator. It can be any one.

本発明の他の実施形態によるデータ処理装置は、直列接続された複数のシフトレジスタを含む擬似乱数発生器と、前記複数のシフトレジスタのうちの少なくとも2つのシフトレジスタの出力信号を組み合わせる組み合わせ回路と、前記組み合わせ回路から出力された擬似乱数シーケンスを受信し、該受信された擬似乱数シーケンスを用いて第1データを第2データに変換する変換回路と、を含む。   A data processing apparatus according to another embodiment of the present invention includes a pseudo random number generator including a plurality of shift registers connected in series, and a combinational circuit that combines output signals of at least two shift registers of the plurality of shift registers. A conversion circuit that receives the pseudo random number sequence output from the combinational circuit and converts the first data into the second data by using the received pseudo random number sequence.

前記擬似乱数発生器は、前記第1データまたは前記第2データのメモリアクセスパラメータによって、前記擬似乱数発生器のフィードバック多項式を決定するフィードバック多項式決定器を含む。   The pseudo random number generator includes a feedback polynomial determiner that determines a feedback polynomial of the pseudo random number generator according to a memory access parameter of the first data or the second data.

前記組み合わせ回路は、前記第1データまたは前記第2データのメモリアクセスパラメータによって、前記少なくとも2つのシフトレジスタの出力信号を組み合わせるための第1動作と第2動作とのうちの少なくとも1つを選択し、前記第1動作は、モジュロ−P加算(Modulo−P addition)であり、前記第2動作は、モジュロ−P乗算(Modulo−P multiplication)であり、Pは、2以上の自然数である。   The combinational circuit selects at least one of a first operation and a second operation for combining output signals of the at least two shift registers according to a memory access parameter of the first data or the second data. The first operation is modulo-P addition, the second operation is modulo-P multiplication, and P is a natural number of 2 or more.

本発明のさらに他の実施形態によるデータ処理装置は、メモリと、直列接続された複数のシフトレジスタを含む擬似乱数発生器と、前記複数のシフトレジスタから最後のシフトレジスタを除いた残りのシフトレジスタのうちの何れか1つから出力される擬似乱数シーケンスを用いて、前記メモリに保存される第2データを得るために、第1データをランダマイズするランダマイザーと、デランダマイズされた第4データを得るために、前記メモリから出力された第3データを前記擬似乱数シーケンスを用いてデランダマイズするデランダマイザーと、を含む。   A data processing apparatus according to still another embodiment of the present invention includes a memory, a pseudo-random number generator including a plurality of shift registers connected in series, and a remaining shift register obtained by removing the last shift register from the plurality of shift registers. In order to obtain the second data stored in the memory using the pseudo random number sequence output from any one of the random number, a randomizer for randomizing the first data, and the derandomized fourth data And a derandomizer for derandomizing the third data output from the memory using the pseudo-random number sequence.

前記擬似乱数発生器は、前記第2データと前記第3データのそれぞれのメモリアクセスパラメータによって、前記擬似乱数発生器のフィードバック多項式を決定するフィードバック多項式決定器を含む。   The pseudo random number generator includes a feedback polynomial determiner that determines a feedback polynomial of the pseudo random number generator according to memory access parameters of the second data and the third data.

本発明のさらに他の実施形態によるデータ処理装置は、メモリと、直列接続された複数のシフトレジスタを含む擬似乱数発生器と、前記複数のシフトレジスタのうちの少なくとも2つのシフトレジスタの出力信号を組み合わせる組み合わせ回路と、前記組み合わせ回路から出力された擬似乱数シーケンスを用いて、前記メモリに保存される第2データを得るために、第1データをランダマイズするランダマイザーと、デランダマイズされた第4データを得るために、前記メモリから出力された第3データを前記擬似乱数シーケンスを用いてデランダマイズするデランダマイザーと、を含む。   According to still another embodiment of the present invention, a data processing apparatus includes a memory, a pseudo-random number generator including a plurality of shift registers connected in series, and output signals of at least two of the plurality of shift registers. A combination circuit to be combined; a randomizer for randomizing the first data to obtain second data stored in the memory using the pseudo random number sequence output from the combination circuit; and derandomized fourth data And a derandomizer for derandomizing the third data output from the memory using the pseudo random number sequence.

前記組み合わせ回路は、前記第2データと前記第3データのそれぞれのメモリアクセスパラメータによって、前記少なくとも2つのシフトレジスタの出力信号を組み合わせるための第1動作と第2動作とのうちの少なくとも1つを選択し、前記第1動作は、モジュロ−P加算であり、前記第2動作は、モジュロ−P乗算であり、Pは、2以上の自然数である。   The combination circuit performs at least one of a first operation and a second operation for combining output signals of the at least two shift registers according to memory access parameters of the second data and the third data, respectively. The first operation is modulo-P addition, the second operation is modulo-P multiplication, and P is a natural number of 2 or more.

本発明の実施形態によるデータ処理装置は、ハードウェア複雑さ(hardware complexity)を増加させず、ランダム性(randomness)が増加した擬似乱数シーケンスを生成させ、前記擬似乱数シーケンスを用いてデータのランダム性をさらに増加させる。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。
A data processing apparatus according to an embodiment of the present invention generates a pseudorandom sequence having increased randomness without increasing hardware complexity, and uses the pseudorandom sequence to generate randomness of data. Increase further.
In order to more fully understand the drawings cited in the detailed description of the present invention, a detailed description of each drawing is provided.

本発明の一実施形態による擬似乱数発生器を含むデータ処理装置のブロック図を示す。1 shows a block diagram of a data processing apparatus including a pseudo random number generator according to an embodiment of the present invention. FIG. 図1に示された擬似乱数発生器を含むランダマイザーの一実施形態を示す。2 illustrates one embodiment of a randomizer including the pseudorandom number generator illustrated in FIG. 図2に示された擬似乱数発生器の一例を示す。3 shows an example of a pseudo random number generator shown in FIG. 図1に示された擬似乱数発生器を含むデランダマイザーの一実施形態を示す。2 illustrates one embodiment of a derandomizer including the pseudo-random number generator illustrated in FIG. 本発明の他の実施形態による擬似乱数発生器を含むデータ処理装置のブロック図を示す。FIG. 3 shows a block diagram of a data processing apparatus including a pseudo random number generator according to another embodiment of the present invention. 図5に示された擬似乱数発生器を含むランダマイザーの一実施形態を示す。6 illustrates one embodiment of a randomizer including the pseudo-random number generator illustrated in FIG. 図5に示された擬似乱数発生器を含むデランダマイザーの一実施形態を示す。6 illustrates one embodiment of a derandomizer including the pseudo-random number generator illustrated in FIG. 図5に示された擬似乱数発生器を含むランダマイザーの他の実施形態を示す。6 illustrates another embodiment of a randomizer including the pseudorandom number generator illustrated in FIG. 図5に示された擬似乱数発生器を含むデランダマイザーの他の実施形態を示す。6 illustrates another embodiment of a derandomizer including the pseudorandom number generator illustrated in FIG. 図5に示された擬似乱数発生器を含むランダマイザーのさらに他の実施形態を示す。6 shows yet another embodiment of a randomizer including the pseudo-random number generator shown in FIG. 図5に示された擬似乱数発生器を含むデランダマイザーのさらに他の実施形態を示す。6 illustrates yet another embodiment of a derandomizer including the pseudo-random number generator illustrated in FIG. 図5に示された擬似乱数発生器を含むランダマイザーのさらに他の実施形態を示す。6 shows yet another embodiment of a randomizer including the pseudo-random number generator shown in FIG. 図5に示された擬似乱数発生器を含むデランダマイザーのさらに他の実施形態を示す。6 illustrates yet another embodiment of a derandomizer including the pseudo-random number generator illustrated in FIG. 図5に示された擬似乱数発生器を含むランダマイザーのさらに他の実施形態を示す。6 shows yet another embodiment of a randomizer including the pseudo-random number generator shown in FIG. 図5に示された擬似乱数発生器を含むデランダマイザーのさらに他の実施形態を示す。6 illustrates yet another embodiment of a derandomizer including the pseudo-random number generator illustrated in FIG. 本発明の実施形態による擬似乱数発生器と変換回路とがデータ処理装置で具現された一実施形態を示す。1 shows an embodiment in which a pseudo random number generator and a conversion circuit according to an embodiment of the present invention are implemented in a data processing apparatus. 図16Aに示された変換回路の一実施形態を示すブロック図である。It is a block diagram which shows one Embodiment of the conversion circuit shown by FIG. 16A. 本発明の実施形態による擬似乱数発生器と変換回路とがデータ処理装置で具現された他の実施形態を示す。6 shows another embodiment in which a pseudo random number generator and a conversion circuit according to an embodiment of the present invention are implemented in a data processing apparatus. 本発明の実施形態による擬似乱数発生器と変換回路とがデータ処理装置で具現されたさらに他の実施形態を示す。10 shows still another embodiment in which a pseudo random number generator and a conversion circuit according to an embodiment of the present invention are implemented in a data processing apparatus. 本発明の実施形態によるランダマイザーとデランダマイザーとがデータ処理装置で具現された一実施形態を示す。3 shows an embodiment in which a randomizer and a derandomizer according to an embodiment of the present invention are implemented in a data processing apparatus. 本発明の実施形態によるランダマイザーとデランダマイザーとがデータ処理装置で具現された他の実施形態を示す。6 shows another embodiment in which a randomizer and a derandomizer according to an embodiment of the present invention are implemented in a data processing apparatus. 本発明の実施形態によるランダマイザーとデランダマイザーとがデータ処理装置で具現されたさらに他の実施形態を示す。10 shows still another embodiment in which a randomizer and a derandomizer according to an embodiment of the present invention are implemented in a data processing apparatus. 本発明の一実施形態によるデータ処理装置の動作方法を示すフローチャートである。3 is a flowchart illustrating a method of operating a data processing apparatus according to an embodiment of the present invention. 本発明の他の実施形態によるデータ処理装置の動作方法を示すフローチャートである。6 is a flowchart illustrating an operation method of a data processing apparatus according to another embodiment of the present invention.

以下、添付した図面を参照して、本発明を詳しく説明する。   Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

図1は、本発明の一実施形態による擬似乱数発生器を含むデータ処理装置のブロック図を示す。図1を参照すると、データ処理装置10は、擬似乱数発生器20、多項式係数コントローラ30、及びテーブル(table)40を含む。例えば、テーブル40は、不揮発性メモリによって構成することができる。   FIG. 1 shows a block diagram of a data processing apparatus including a pseudo-random number generator according to an embodiment of the present invention. Referring to FIG. 1, the data processing apparatus 10 includes a pseudo random number generator 20, a polynomial coefficient controller 30, and a table 40. For example, the table 40 can be configured by a nonvolatile memory.

データ処理装置10は、ランダマイザーまたはデランダマイザーのうちの少なくとも1つを含む、現在知られたか、または現在開発中である、あらゆるデータ処理装置を意味する。   Data processor 10 refers to any data processor currently known or currently under development that includes at least one of a randomizer or derandomizer.

したがって、データ処理装置10は、PC(Personal Computer)、タブレット(tablet)PC、ノート型パソコン、メモリカード(memory card)、スマートカード(smart card)、携帯電話、スマートフォン(smart phone)、車両用ナビゲーター(navigator)、データサーバ(dataserver)、HDD(Hard Disk Drive)、SSD(Solid State Drive)、またはネットワーク接続ストレージ(Network−attached storage、NAS)として具現可能である。   Accordingly, the data processing apparatus 10 includes a PC (Personal Computer), a tablet PC, a notebook computer, a memory card, a smart card, a mobile phone, a smart phone, and a vehicle navigator. (Navigator), data server (dataserver), HDD (Hard Disk Drive), SSD (Solid State Drive), or network attached storage (Network-attached storage, NAS).

例えば、擬似乱数発生器20は、多項式係数コントローラ30から出力されたメモリアクセスパラメータまたはパラメータMPによって多様な擬似乱数シーケンス(pseudo random number generator;RS)を発生させうる。したがって、擬似乱数発生器20に含まれた構成要素によって、擬似乱数発生器20は、線形擬似乱数シーケンスRSまたは非線形擬似乱数シーケンスRSを発生させうる。   For example, the pseudo random number generator 20 may generate various pseudo random number generators (RS) according to the memory access parameter or the parameter MP output from the polynomial coefficient controller 30. Therefore, the pseudo random number generator 20 can generate the linear pseudo random number sequence RS or the non-linear pseudo random number sequence RS according to the components included in the pseudo random number generator 20.

電子回路、ロジック(logic)装置、ソフトウェアコード(software code)、またはこれらの組合わせで具現可能な多項式係数コントローラ30は、テーブル40に保存されたデータを参照して、擬似乱数発生器20の動作、例えば、フィードバック多項式または特性多項式(characteristic polynomial)を決定するためのパラメータMPを擬似乱数発生器20に伝送する。   The polynomial coefficient controller 30, which can be implemented by an electronic circuit, a logic device, software code, or a combination thereof, operates the pseudo random number generator 20 with reference to data stored in the table 40. For example, a parameter MP for determining a feedback polynomial or a characteristic polynomial is transmitted to the pseudo-random number generator 20.

擬似乱数シーケンスRSは、前記フィードバック多項式または前記特性多項式によって決定されうる。パラメータMPは、テーブル40に保存されたデータのその自体であり、多項式係数コントローラ30によって処理されたデータであり得る。   The pseudo-random sequence RS can be determined by the feedback polynomial or the characteristic polynomial. The parameter MP is itself the data stored in the table 40 and can be data processed by the polynomial coefficient controller 30.

テーブル40は、メモリ装置に対するアクセス(access)動作、例えば、リード(read)動作、ライト(write)動作、プログラム(program)動作、またはイレーズ(erase)動作に必要なデータを保存することができる。アクセスされるメモリ装置は、揮発性メモリ装置または不揮発性メモリ装置であり得る。   The table 40 may store data necessary for an access operation to the memory device, for example, a read operation, a write operation, a program operation, or an erase operation. The accessed memory device may be a volatile memory device or a non-volatile memory device.

例えば、テーブル40に保存されたデータに相応するパラメータMPは、ワードラインアドレス、またはビットラインアドレスのうちの少なくとも1つを含む。また、アクセス動作の対象となったメモリが複数のブロックを含み、前記複数のブロックのそれぞれが複数のページを含むフラッシュ、例えば、NANDフラッシュメモリである時、パラメータMPは、ブロックアドレス、ワードラインアドレス、ビットラインアドレス、ページアドレス、前記メモリのID(identification)を表わすメモリチップ(chip)ID、プログラム回数、またはイレーズ回数のうちの少なくとも1つを含みうる。したがって、パラメータMPは、メモリ(例えば、揮発性メモリセルまたは不揮発性メモリセル)に対するアクセス動作に必要な情報を意味する。パラメータMPは、1ビットまたはそれ以上のビットを含みうる。   For example, the parameter MP corresponding to the data stored in the table 40 includes at least one of a word line address or a bit line address. In addition, when the memory subjected to the access operation includes a plurality of blocks, and each of the plurality of blocks is a flash including a plurality of pages, for example, a NAND flash memory, the parameter MP includes a block address and a word line address. , A bit line address, a page address, a memory chip (chip) ID indicating an identification (ID) of the memory, a program count, or an erase count. Therefore, the parameter MP means information necessary for an access operation to a memory (for example, a volatile memory cell or a nonvolatile memory cell). The parameter MP may include one bit or more bits.

図2は、図1に示された擬似乱数発生器を含むランダマイザーの一実施形態を示す。図1と図2とを参照すると、ランダマイザー100は、擬似乱数発生器20aと変換回路50aとを含む。図1の擬似乱数発生器20の一例である擬似乱数発生器20aは、複数のシフトレジスタまたは直列(または、カスケード(cascade))接続された複数のシフトレジスタ21−1〜21−4と、フィードバック多項式決定器22とを含む。   FIG. 2 shows an embodiment of a randomizer including the pseudo random number generator shown in FIG. Referring to FIGS. 1 and 2, the randomizer 100 includes a pseudo random number generator 20a and a conversion circuit 50a. A pseudo random number generator 20a as an example of the pseudo random number generator 20 in FIG. 1 includes a plurality of shift registers or a plurality of shift registers 21-1 to 21-4 connected in series (or cascade), and feedback. A polynomial determiner 22.

複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ(例えば、21−4)を除いた残りのシフトレジスタのうちの何れか1つ(例えば、21−2)の出力端子は、電気的な回路パターンを通じて変換回路50aに接続される。   Among the plurality of shift registers 21-1 to 21-4, the output terminal of any one (for example, 21-2) of the remaining shift registers excluding the last shift register (for example, 21-4) is The converter circuit 50a is connected through an electric circuit pattern.

変換回路50aは、入力データを出力ランダムデータR_DATA1にランダマイズすることができる。変換回路50aは、複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ(例えば、21−4)を除いた残りのシフトレジスタのうちの何れか1つ(例えば、21−2)の出力端子から出力される擬似乱数シーケンスRSを用いて、第1データ、例えば、ユーザデータUDATA1を第2データR_DATA1にランダマイズすることができる。例えば、第1データUDATA1は、原本データ(original data)を意味する。   The conversion circuit 50a can randomize input data to output random data R_DATA1. The conversion circuit 50a includes any one of the remaining shift registers (for example, 21-2) excluding the last shift register (for example, 21-4) among the plurality of shift registers 21-1 to 21-4. ), The first data, for example, the user data UDATA1 can be randomized into the second data R_DATA1. For example, the first data UDATA1 means original data.

この際、擬似乱数発生器20aによって発生した擬似乱数シーケンスRSは、二進シーケンス(binary sequence)または非二進シーケンス(non−binary sequence)であり得る。例えば、変換回路50aは、擬似乱数シーケンスRSと第1データUDATA1とをモジュロ加算(modulo addition)し、その結果としてランダマイズされた第2データR_DATA1を出力することができる。   At this time, the pseudo-random sequence RS generated by the pseudo-random number generator 20a may be a binary sequence or a non-binary sequence. For example, the conversion circuit 50a may modulo add the pseudo random number sequence RS and the first data UDATA1, and output the randomized second data R_DATA1 as a result.

実施形態によって、変換回路50aは、ブール論理ゲート(Boolean logicgate)、例えば、ANDゲート、ORゲート、NOTゲート、XOR(exclusive−or)ゲート、XNOR(exclusive−nor)ゲート、またはこれらの組合わせで具現可能である。   Depending on the embodiment, the conversion circuit 50a may be a Boolean logic gate, such as an AND gate, an OR gate, a NOT gate, an XOR (exclusive-or) gate, an XNOR (exclusive-nor) gate, or a combination thereof. It can be implemented.

変換回路50aから出力されたランダマイズされた第2データR_DATA1は、メモリ(例えば、図16A〜図21に示された310)にライトまたはプログラムされる。   The randomized second data R_DATA1 output from the conversion circuit 50a is written or programmed in a memory (for example, 310 shown in FIGS. 16A to 21).

例えば、前記メモリは、複数のワードライン、複数のビットライン、及びそれぞれが前記複数のワードラインのそれぞれと前記複数のビットラインのそれぞれとの間に接続された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに/からランダマイズされた第2データR_DATA1をライト/リードするためのライト回路/リード回路を含む。すなわち、ランダマイズされた第2データR_DATA1は、前記ライト回路を通じて前記メモリセルアレイにライトされる。   For example, the memory includes a plurality of word lines, a plurality of bit lines, and a memory cell array including a plurality of memory cells each connected between each of the plurality of word lines and each of the plurality of bit lines. A write circuit / read circuit for writing / reading the second data R_DATA1 randomized to / from the memory cell array. That is, the randomized second data R_DATA1 is written to the memory cell array through the write circuit.

前記複数のメモリセルのそれぞれは、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、T−RAM(Thyristor RAM)、Z−RAM(Zero capacitor RAM)、またはTTRAM(Twin Transistor RAM)のように現存する揮発性メモリセル(volatile memory cell)と現在開発中である揮発性メモリセルとを含む。   Each of the plurality of memory cells includes a DRAM (Dynamic Random Access Memory), a SRAM (Static Random Access Memory), a T-RAM (Thyristor RAM), a Z-RAM (Zero capacitor RAM), or a TRAMT (TRAMT). Thus, a volatile memory cell and a volatile memory cell currently under development are included.

また、前記複数のメモリセルのそれぞれは、不揮発性(non−volatile)メモリセルとして具現可能である。前記不揮発性メモリセルは、EEPROM(Electrically Erasable Programmable Read−Only Memory)、フラッシュ(flash)メモリ、MRAM(Magnetic RAM)、スピン伝達トルクMRAM(Spin−Transfer Torque MRAM)、Conductive bridging RAM(CBRAM)、FeRAM(Ferroelectric RAM)、OUM(Ovonic Unified Memory)とも呼ばれるPRAM(Phase change RAM)、抵抗メモリ(Resistive RAM:RRAM(登録商標)またはReRAM)、ナノチューブRRAM(登録商標)(Nanotube RRAM)、ポリマーRAM(Polymer RAM:PoRAM)、ナノ浮遊ゲートメモリ(Nano Floating Gate Memory:NFGM)、ホログラフィックメモリ(holographic memory)、分子電子メモリ素子(Molecular Electronics Memory Device)、または絶縁抵抗変化メモリ(Insulator Resistance Change Memory)を含みうる。前記不揮発性メモリセルは、1ビットまたはそれ以上のビットを保存することができる。   Each of the plurality of memory cells may be implemented as a non-volatile memory cell. The non-volatile memory cell includes an EEPROM (Electrically Erasable Programmable Read-Only Memory), a flash memory, an MRAM (Magnetic RAM), a spin transfer torque MRAM (Spin-Transfer Turbing CRAMB, a RAMC, a RAMB (Ferroelectric RAM), PUM (Phase Change RAM), also called OUM (Ovonic Unified Memory), Resistive Memory (Resistive RAM: RRAM (registered trademark) or ReRAM), Nanotube RRAM (registered trademark) (Nanotube RRAM), Polymer RAM Polymer RAM (PoRAM), nano-floating gate memory (NFGM), holographic memory, molecular electronic memory memory (insulating resistance memory), or insulation resistance memory memory (insulating resistance memory memory) May be included. The nonvolatile memory cell can store one bit or more.

フィードバック多項式決定器22は、メモリ(例えば、図16A〜図21の310)のアクセスに必要なパラメータMPを用いて、擬似乱数発生器20aのフィードバック多項式または特性多項式を決定することができる。例えば、フィードバック多項式決定器22が、複数のブール論理ゲートを含む論理ゲートアレイ24を含む時、論理ゲートアレイ24は、パラメータMPを用いて最初のシフトレジスタ21−1にフィードバックされる論理出力を決定する。   The feedback polynomial determiner 22 can determine the feedback polynomial or characteristic polynomial of the pseudorandom number generator 20a using the parameter MP necessary for accessing the memory (for example, 310 in FIGS. 16A to 21). For example, when the feedback polynomial determiner 22 includes a logic gate array 24 that includes a plurality of Boolean logic gates, the logic gate array 24 uses the parameter MP to determine the logic output that is fed back to the first shift register 21-1. To do.

図2に示されたgi(0≦i≦m)は、フィードバック加重値(feedback weight)、フィードバックタップ(feedback tap)、またはフィードバック多項式の係数(coefficient)を意味するものであって、‘0’は非接触(no connection)、‘1’以上はフィードバックを意味する。したがって、フィードバック多項式決定器22のgi(0≦i≦m)及び/または論理ゲートアレイ24の論理出力は、パラメータMPによって調節または決定されうる。   Gi (0 ≦ i ≦ m) shown in FIG. 2 means a feedback weight, a feedback tap, or a coefficient of a feedback polynomial. Means no connection, and '1' or more means feedback. Accordingly, the gi (0 ≦ i ≦ m) of the feedback polynomial determiner 22 and / or the logic output of the logic gate array 24 can be adjusted or determined by the parameter MP.

従来のLFSR(linear feedback shift register)は、直列に接続された複数のシフトレジスタから最後のシフトレジスタから出力されるビットを擬似乱数シーケンスとして出力した。   A conventional linear feedback shift register (LFSR) outputs a bit output from the last shift register from a plurality of shift registers connected in series as a pseudo-random sequence.

しかし、本発明の実施形態による図2に示された擬似乱数発生器20aは、複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ21−4を除いた残りのシフトレジスタのうちの何れか1つから出力されるビットを擬似乱数シーケンスRSとして出力する。また、擬似乱数シーケンスRSは、パラメータMPによって決定されるので、擬似乱数シーケンスRSのランダム性がさらに増加する。   However, the pseudo random number generator 20a shown in FIG. 2 according to the embodiment of the present invention includes the remaining shift registers excluding the last shift register 21-4 among the plurality of shift registers 21-1 to 21-4. Bits output from any one of them are output as a pseudorandom sequence RS. Further, since the pseudo random number sequence RS is determined by the parameter MP, the randomness of the pseudo random number sequence RS further increases.

図3は、図2に示された擬似乱数発生器の一例を示す。図3に示された擬似乱数発生器20aは、16ビットフィボナッチ(Fibonacci)LFSRとして具現されたものであって、16個のシフトレジスタから最後のシフトレジスタを除いた15個のシフトレジスタのうちの何れか1つから出力された擬似乱数シーケンスRSは、図2に示された変換回路50aに伝送される。   FIG. 3 shows an example of the pseudo-random number generator shown in FIG. The pseudo random number generator 20a shown in FIG. 3 is implemented as a 16-bit Fibonacci LFSR, and includes 15 shift registers obtained by removing the last shift register from the 16 shift registers. The pseudo-random sequence RS output from any one is transmitted to the conversion circuit 50a shown in FIG.

実施形態によって、擬似乱数発生器20aは、ガロアLFSRとして具現可能である。この際、ガロアLFSRに含まれた複数のシフトレジスタから最後のシフトレジスタを除いた残りのシフトレジスタのうちの何れか1つから出力された擬似乱数シーケンスは、図2に示された変換回路50aに伝送することができる。   Depending on the embodiment, the pseudo random number generator 20a may be implemented as a Galois LFSR. At this time, the pseudo-random sequence output from any one of the remaining shift registers excluding the last shift register from the plurality of shift registers included in the Galois LFSR is converted into the conversion circuit 50a shown in FIG. Can be transmitted.

擬似乱数発生器20aが、ガロアLFSRとして具現される時、論理ゲートアレイ24の論理出力は、ガロアLFSRに含まれた複数のシフトレジスタのうちの何れか1つのシフトレジスタの入力にフィードバックされうる。したがって、本明細書で説明する図1または図5の擬似乱数発生器20は、フィボナッチ線形フィードバック擬似乱数発生器、ガロア線形フィードバック擬似乱数発生器、フィボナッチ非線形フィードバック擬似乱数発生器、またはガロア非線形フィードバック擬似乱数発生器として具現可能である。   When the pseudo random number generator 20a is implemented as a Galois LFSR, the logic output of the logic gate array 24 can be fed back to the input of any one of the plurality of shift registers included in the Galois LFSR. Accordingly, the pseudorandom number generator 20 of FIG. 1 or FIG. 5 described herein is a Fibonacci linear feedback pseudorandom number generator, a Galois linear feedback pseudorandom number generator, a Fibonacci nonlinear feedback pseudorandom number generator, or a Galois nonlinear feedback pseudo. It can be implemented as a random number generator.

二進擬似乱数発生器として具現された図3の擬似乱数発生器20aは、図2に示されたフィードバック多項式決定器22がパラメータMPを用いてフィードバック多項式または特性多項式を決定できるということを説明するための例示に過ぎない。したがって、論理ゲートアレイ24が、複数のXORゲートを含んでいる時、パラメータMPによってそれぞれのgi(0≦i≦m)の‘1’または‘0’が決定されれば、これによって論理ゲートアレイ24の論理出力が決定される。   The pseudorandom number generator 20a of FIG. 3 embodied as a binary pseudorandom number generator explains that the feedback polynomial determiner 22 shown in FIG. 2 can determine a feedback polynomial or characteristic polynomial using the parameter MP. It is only an example for. Therefore, when the logic gate array 24 includes a plurality of XOR gates, if the value “1” or “0” of each gi (0 ≦ i ≦ m) is determined by the parameter MP, the logic gate array is thereby determined. Twenty-four logic outputs are determined.

図4は、図1に示された擬似乱数発生器を含むデランダマイザーの一実施形態を示す。入出力されるデータUDATA2とR_DATA2の方向と、変換回路50bがランダマイズされた第3データR_DATA2から擬似乱数シーケンスRSをモジュロ減算(modulo subtraction)して、第4データUDATA2を生成することを除けば、図2に示されたランダマイザー100の構造と図4に示されたデランダマイザー101の構造は、実質的に同一である。擬似乱数シーケンスRSが二進シーケンスであり、変換回路50aまたは50bがXORゲートとして具現される時、モジュロ−2加算演算結果とモジュロ−2減算演算結果は、互いに同一である。   FIG. 4 shows an embodiment of a derandomizer including the pseudorandom number generator shown in FIG. Except for the direction of the input / output data UDATA2 and R_DATA2 and the conversion circuit 50b modulo subtracting the pseudorandom sequence RS from the randomized third data R_DATA2 to generate the fourth data UDATA2. The structure of the randomizer 100 shown in FIG. 2 and the structure of the derandomizer 101 shown in FIG. 4 are substantially the same. When the pseudo random number sequence RS is a binary sequence and the conversion circuit 50a or 50b is implemented as an XOR gate, the modulo-2 addition operation result and the modulo-2 subtraction operation result are the same.

実施形態によって、変換回路50bは、ブール論理ゲート、例えば、ANDゲート、ORゲート、NOTゲート、XORゲート、XNORゲート、またはこれらの組合わせで具現可能である。   Depending on the embodiment, the conversion circuit 50b may be implemented as a Boolean logic gate, for example, an AND gate, an OR gate, a NOT gate, an XOR gate, an XNOR gate, or a combination thereof.

デランダマイザー101の変換回路50bは、複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ21−4を除いた残りのシフトレジスタのうちの何れか1つ(例えば、21−2)から出力される擬似乱数シーケンスRSを用いて、ランダマイズされた第3データR_DATA2を第4データUDATA2にデランダマイズする。   The conversion circuit 50b of the derandomizer 101 includes any one of the plurality of shift registers 21-1 to 21-4 except for the last shift register 21-4 (for example, 21- 21). The randomized third data R_DATA2 is derandomized into the fourth data UDATA2 using the pseudo random number sequence RS output from 2).

この際、複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ21−4を除いた残りのシフトレジスタのうちの何れか1つ(例えば、21−2)から出力される擬似乱数シーケンスRSは、第3データR_DATA2を保存するメモリ(図16A〜図21の310)のアクセスに必要なパラメータMPを用いて決定されたフィードバック多項式によって決定される。   At this time, among the plurality of shift registers 21-1 to 21-4, the pseudo output output from any one (for example, 21-2) of the remaining shift registers excluding the last shift register 21-4. The random number sequence RS is determined by a feedback polynomial determined using the parameter MP necessary for accessing the memory (310 in FIGS. 16A to 21) that stores the third data R_DATA2.

表1は、複数のビットを含むパラメータMPによってフィードバック多項式が決定されうるということを例示的に表わす表である。   Table 1 is an exemplary table showing that a feedback polynomial can be determined by a parameter MP including a plurality of bits.

Figure 0006061523
Figure 0006061523

図5は、本発明の他の実施形態による擬似乱数発生器を含むデータ処理装置のブロック図を示す。図1と図5とを参照すると、擬似乱数発生器20に含まれた複数のシフトレジスタのうちの少なくとも2つのシフトレジスタの出力信号を選択して組み合わせ、該組み合わせられた信号を擬似乱数シーケンスRSとして出力する組み合わせ回路200を除けば、図1のデータ処理装置10の構造と図5のデータ処理装置11の構造は、実質的に同一である。   FIG. 5 shows a block diagram of a data processing apparatus including a pseudo random number generator according to another embodiment of the present invention. Referring to FIGS. 1 and 5, the output signals of at least two shift registers among the plurality of shift registers included in the pseudo random number generator 20 are selected and combined, and the combined signals are converted into a pseudo random number sequence RS. 1 is substantially the same as the structure of the data processing apparatus 11 in FIG. 5.

この際、組み合わせ回路200は、テーブル40から出力された選択信号SELまたは第2パラメータMP2に応答して、擬似乱数発生器20に含まれた複数のシフトレジスタのうちの少なくとも2つのシフトレジスタの出力信号を選択する選択動作(selection operation)及び/または前記選択された少なくとも2つのシフトレジスタの出力信号の組み合わせ方法(combination method)を選択することができる。前記組み合わせ方法は、モジュロ−P加算(Modulo−P addition)、モジュロ−P減算(modulo−P subtraction)、またはモジュロ−P乗算(Modulo−P multiplication)であり、Pは、2以上の自然数である。   At this time, the combinational circuit 200 outputs the outputs of at least two shift registers among the plurality of shift registers included in the pseudorandom number generator 20 in response to the selection signal SEL or the second parameter MP2 output from the table 40. A selection operation for selecting a signal and / or a combination method of output signals of the selected at least two shift registers can be selected. The combination method is modulo-P addition, modulo-P subtraction, or modulo-P multiplication, and P is a natural number of 2 or more. .

例えば、擬似乱数シーケンスRSが、二進シーケンスである時、組み合わせ回路200は、複数のビットを含む第2パラメータMP2によって、モジュロ−2加算、モジュロ−2減算、またはモジュロ−2乗算を行うことができる。また、擬似乱数シーケンスが、P−aryシーケンスである時、組み合わせ回路200は、第2パラメータMP2によって、モジュロ−P加算、モジュロ−P減算、またはモジュロ−P乗算を行うことができる。   For example, when the pseudo random number sequence RS is a binary sequence, the combinational circuit 200 may perform modulo-2 addition, modulo-2 subtraction, or modulo-2 multiplication according to the second parameter MP2 including a plurality of bits. it can. When the pseudo random number sequence is a P-ary sequence, the combinational circuit 200 can perform modulo-P addition, modulo-P subtraction, or modulo-P multiplication according to the second parameter MP2.

図6は、図5に示された擬似乱数発生器を含むランダマイザーの一実施形態を示す。図6を参照すると、ランダマイザー110は、図5に示された擬似乱数発生器20の一実施形態として具現された擬似乱数発生器20b、図5に示された組み合わせ回路200の一例として具現された選択器200A、及び変換回路50aを含む。   FIG. 6 shows an embodiment of a randomizer including the pseudo random number generator shown in FIG. Referring to FIG. 6, the randomizer 110 is implemented as an example of the pseudo random number generator 20 b implemented as an embodiment of the pseudo random number generator 20 illustrated in FIG. 5 and the combinational circuit 200 illustrated in FIG. 5. Selector 200A and conversion circuit 50a.

選択器200Aは、擬似乱数発生器20bに含まれた複数のシフトレジスタ21−1〜21−4のそれぞれから出力された出力信号を受信し、選択信号SELによって複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ21−4を除いた残りのシフトレジスタのうちの何れか1つの出力信号を選択し、該選択された出力信号を擬似乱数シーケンスRSとして変換回路50aに出力する。   The selector 200A receives an output signal output from each of the plurality of shift registers 21-1 to 21-4 included in the pseudorandom number generator 20b, and receives a plurality of shift registers 21-1 to 21 through the selection signal SEL. -4, any one of the remaining shift registers excluding the last shift register 21-4 is selected, and the selected output signal is output to the conversion circuit 50a as a pseudo-random sequence RS. .

選択信号SELとして前述したパラメータMPが使われる。選択信号SELは、1ビットまたはそれ以上のビットであり、選択器200Aは、マルチフレクサとして具現可能である。モジュロ加算を行うことができる変換回路50aは、選択器200Aから出力された擬似乱数シーケンスRSによって、第1データUDATA1を第2データR_DATA1にランダマイズする。   The parameter MP described above is used as the selection signal SEL. The selection signal SEL is one or more bits, and the selector 200A can be implemented as a multiflexor. The conversion circuit 50a capable of performing modulo addition randomizes the first data UDATA1 to the second data R_DATA1 by the pseudo random number sequence RS output from the selector 200A.

図7は、図5に示された擬似乱数発生器を含むデランダマイザーの一実施形態を示す。入出力されるデータUDATA2とR_DATA2の方向と、変換回路50bがランダマイズされた第3データR_DATA2から擬似乱数シーケンスRSをモジュロ減算して、第4データUDATA2を生成することを除けば、図6に示されたランダマイザー110の構造と図7に示されたデランダマイザー111の構造は、実質的に同一である。   FIG. 7 shows an embodiment of a derandomizer including the pseudo-random number generator shown in FIG. Except for the direction of the input / output data UDATA2 and R_DATA2, and the conversion circuit 50b modulo subtracting the pseudorandom sequence RS from the randomized third data R_DATA2 to generate the fourth data UDATA2 as shown in FIG. The structure of the randomizer 110 is substantially the same as the structure of the derandomizer 111 shown in FIG.

変換回路50bは、選択器200Aから出力された擬似乱数シーケンスRSによってランダマイズされた第3データR_DATA2を第4データUDATA2にデランダマイズする。前述したように、擬似乱数シーケンスRSは、最後のシフトレジスタ21−4を除いた残りのシフトレジスタ21−1〜21−4のうちから如何なるシフトレジスタの出力が選択されるか否かによって決定される。   The conversion circuit 50b derandomizes the third data R_DATA2 randomized by the pseudo random number sequence RS output from the selector 200A into the fourth data UDATA2. As described above, the pseudo-random number sequence RS is determined depending on which shift register output is selected from the remaining shift registers 21-1 to 21-4 except the last shift register 21-4. The

図8は、図5に示された擬似乱数発生器を含むランダマイザーの他の実施形態を示す。図8を参照すると、ランダマイザー120は、図5に示された擬似乱数発生器20の他の実施形態として具現された擬似乱数発生器20c、図5に示された組み合わせ回路200の他の例として具現された組み合わせ回路200B、及び変換回路50aを含む。   FIG. 8 shows another embodiment of a randomizer including the pseudo-random number generator shown in FIG. Referring to FIG. 8, the randomizer 120 includes a pseudo random number generator 20c embodied as another embodiment of the pseudo random number generator 20 shown in FIG. 5, and another example of the combinational circuit 200 shown in FIG. A combinational circuit 200B implemented as a conversion circuit 50a.

組み合わせ回路200Bは、擬似乱数発生器20cに含まれた複数のシフトレジスタ21−1〜21−4のそれぞれから出力された出力信号を受信し、第2パラメータMP2によって複数のシフトレジスタ21−1〜21−4のうちの少なくとも2つのシフトレジスタの出力信号を選択する選択動作及び/または前記選択された少なくとも2つのシフトレジスタの出力信号の組み合わせ方法を選択することができる。   The combinational circuit 200B receives the output signal output from each of the plurality of shift registers 21-1 to 21-4 included in the pseudorandom number generator 20c, and receives the plurality of shift registers 21-1 to 21-1 according to the second parameter MP2. The selection operation for selecting the output signals of at least two of the shift registers 21-4 and / or the combination method of the output signals of the selected at least two shift registers can be selected.

第2パラメータMP2によって選択された前記組み合わせ方法は、モジュロ−P加算またはモジュロ−P乗算であり、Pは、2以上の自然数である。組み合わせ回路200Bは、前記選択動作及び/または前記組み合わせ方法によって決定された擬似乱数シーケンスRSを出力する。   The combination method selected by the second parameter MP2 is modulo-P addition or modulo-P multiplication, and P is a natural number of 2 or more. The combinational circuit 200B outputs the pseudo random number sequence RS determined by the selection operation and / or the combination method.

例えば、第2パラメータMP2が5ビットであり、擬似乱数発生器20が4個のシフトレジスタを含み、第2パラメータMP2のMSB(Most Significant Bit)がモジュロ−P加算(例えば、MSBが1である場合)またはモジュロ−P乗算(例えば、MSBが0である場合)を選択し、擬似乱数シーケンスRSが二進シーケンスであり、第2パラメータMP2が11001である時、組み合わせ回路200Cは、4個のシフトレジスタのうちから最初のシフトレジスタの出力と最後のシフトレジスタの出力とをモジュロ−2加算することができる。   For example, the second parameter MP2 is 5 bits, the pseudorandom number generator 20 includes four shift registers, and the MSB (Most Significant Bit) of the second parameter MP2 is modulo-P addition (for example, MSB is 1). Or modulo-P multiplication (for example, when the MSB is 0), when the pseudo-random sequence RS is a binary sequence and the second parameter MP2 is 11001, the combinational circuit 200C has four Among the shift registers, the output of the first shift register and the output of the last shift register can be modulo-2 added.

また、同じ条件で、第2パラメータMP2が01110である時、組み合わせ回路200Cは、4個のシフトレジスタのうちから最初のシフトレジスタから三番目のシフトレジスタの出力をモジュロ−2乗算することができる。   When the second parameter MP2 is 01110 under the same conditions, the combinational circuit 200C can modulo-2 multiply the output of the first shift register to the third shift register among the four shift registers. .

実施形態によって、第2パラメータMP2は、前述したパラメータMPと同じパラメータであり、パラメータMPと互いに異なるパラメータであり得る。しかし、第2パラメータMP2も、メモリ(例えば、揮発性メモリまたは不揮発性メモリ)に対するアクセス動作、例えば、リード動作、ライト動作、プログラム動作、またはイレーズ動作に必要なパラメータであり得る。   Depending on the embodiment, the second parameter MP2 is the same parameter as the parameter MP described above, and may be a parameter different from the parameter MP. However, the second parameter MP2 may also be a parameter necessary for an access operation to a memory (for example, a volatile memory or a non-volatile memory), for example, a read operation, a write operation, a program operation, or an erase operation.

変換回路50aは、組み合わせ回路200Bから出力された擬似乱数シーケンスRSによって第1データUDATA1を第2データR_DATA1にランダマイズする。   The conversion circuit 50a randomizes the first data UDATA1 to the second data R_DATA1 by the pseudo random number sequence RS output from the combinational circuit 200B.

図9は、図5に示された擬似乱数発生器を含むデランダマイザーの他の実施形態を示す。入出力されるデータUDATA2とR_DATA2の方向と、変換回路50bがランダマイズされた第3データR_DATA2から擬似乱数シーケンスRSをモジュロ減算して、第4データUDATA2を生成することを除けば、図8に示されたランダマイザー120の構造と図9に示されたデランダマイザー121の構造は、実質的に同一である。   FIG. 9 shows another embodiment of the derandomizer including the pseudo random number generator shown in FIG. Except for the direction of input / output data UDATA2 and R_DATA2, and the conversion circuit 50b modulo subtracting the pseudorandom sequence RS from the randomized third data R_DATA2 to generate the fourth data UDATA2 as shown in FIG. The structure of the randomizer 120 and the structure of the derandomizer 121 shown in FIG. 9 are substantially the same.

モジュロ減算を行うことができる変換回路50bは、組み合わせ回路200Bから出力された擬似乱数シーケンスRSによってランダマイズされた第3データR_DATA2を第4データUDATA2にデランダマイズする。   The conversion circuit 50b capable of performing modulo subtraction derandomizes the third data R_DATA2 randomized by the pseudo random number sequence RS output from the combinational circuit 200B into the fourth data UDATA2.

図10は、図5に示された擬似乱数発生器を含むランダマイザーのさらに他の実施形態を示す。図10を参照すると、ランダマイザー130は、図5の擬似乱数発生器20のさらに他の実施形態による擬似乱数発生器20d、図5に示された組み合わせ回路200のさらに他の例として具現されたブール論理ゲート200C、及び変換回路50aを含む。図10には、説明の便宜上、ブール論理ゲート200CとしてXORゲートが例示的に示されている。実施形態によって、ブール論理ゲート200Cは、モジュロ−P加算またはモジュロ−P乗算を行うことができる他の組み合わせ回路に代替されうる。   FIG. 10 shows still another embodiment of a randomizer including the pseudo random number generator shown in FIG. Referring to FIG. 10, the randomizer 130 is implemented as a further example of the pseudo random number generator 20 d according to another embodiment of the pseudo random number generator 20 of FIG. 5 and the combinational circuit 200 illustrated in FIG. 5. It includes a Boolean logic gate 200C and a conversion circuit 50a. In FIG. 10, for convenience of explanation, an XOR gate is exemplarily shown as the Boolean logic gate 200C. Depending on the embodiment, the Boolean logic gate 200C may be replaced with other combinational circuits that can perform modulo-P addition or modulo-P multiplication.

ブール論理ゲート200Cは、擬似乱数発生器20dに含まれた複数のシフトレジスタ21−1〜21−4のうちから2つのシフトレジスタ21−1と21−3の出力信号をブール論理結合して、該結合の結果として擬似乱数シーケンスRSを出力する。   The Boolean logic gate 200C performs Boolean logic connection between the output signals of the two shift registers 21-1 and 21-3 among the plurality of shift registers 21-1 to 21-4 included in the pseudorandom number generator 20d. As a result of the combination, a pseudo random number sequence RS is output.

モジュロ加算を行うことができる変換回路50aは、ブール論理ゲート200Cから出力された擬似乱数シーケンスRSを用いて第1データUDATA1を第2データR_DATA1にランダマイズする。   The conversion circuit 50a capable of performing modulo addition randomizes the first data UDATA1 to the second data R_DATA1 using the pseudo random number sequence RS output from the Boolean logic gate 200C.

図11は、図5に示された擬似乱数発生器を含むデランダマイザーのさらに他の実施形態を示す。入出力されるデータUDATA2とR_DATA2の方向と、変換回路50bがランダマイズされた第3データR_DATA2から擬似乱数シーケンスRSをモジュロ減算して、第4データUDATA2を生成することを除けば、図10に示されたランダマイザー130の構造と図11に示されたデランダマイザー131の構造は、実質的に同一である。変換回路50bは、ブール論理ゲート200Cから出力された擬似乱数シーケンスRSによってランダマイズされた第3データR_DATA2を第4データUDATA2にデランダマイズする。   FIG. 11 shows still another embodiment of the derandomizer including the pseudo random number generator shown in FIG. Except for the direction of the input / output data UDATA2 and R_DATA2, and the conversion circuit 50b modulo subtracting the pseudorandom sequence RS from the randomized third data R_DATA2 to generate the fourth data UDATA2 as shown in FIG. The structure of the randomizer 130 and the structure of the derandomizer 131 shown in FIG. 11 are substantially the same. The conversion circuit 50b derandomizes the third data R_DATA2 randomized by the pseudo random number sequence RS output from the Boolean logic gate 200C into the fourth data UDATA2.

図12は、図5に示された擬似乱数発生器を含むランダマイザーのさらに他の実施形態を示す。図12を参照すると、ランダマイザー140は、図5の擬似乱数発生器20のさらに他の実施形態である擬似乱数発生器20e、図5に示された組み合わせ回路200のさらに他の例として具現されたブール論理ゲート200D、及び変換回路50aを含む。図12には、説明の便宜上、ブール論理ゲート200DとしてXORゲートが例示的に示されている。実施形態によって、ブール論理ゲート200Dは、モジュロ−P加算またはモジュロ−P乗算を行うことができる他の組み合わせ回路に代替されうる。   FIG. 12 shows still another embodiment of a randomizer including the pseudo random number generator shown in FIG. Referring to FIG. 12, the randomizer 140 is embodied as a further example of the pseudo random number generator 20e, which is still another embodiment of the pseudo random number generator 20 of FIG. 5, and the combinational circuit 200 shown in FIG. Boolean logic gate 200D and conversion circuit 50a. In FIG. 12, for convenience of explanation, an XOR gate is exemplarily shown as the Boolean logic gate 200D. Depending on the embodiment, the Boolean logic gate 200D may be replaced with other combinational circuits that can perform modulo-P addition or modulo-P multiplication.

ブール論理ゲート200Dは、擬似乱数発生器20eに含まれた複数のシフトレジスタ21−1〜21−4のうちから3つのシフトレジスタ21−1、21−3、及び21−4の出力信号をブール論理結合して、該結合の結果として擬似乱数シーケンスRSを出力する。   The Boolean logic gate 200D outputs the output signals of the three shift registers 21-1, 21-3, and 21-4 among the plurality of shift registers 21-1 to 21-4 included in the pseudo random number generator 20e. The logical combination is performed, and a pseudo random number sequence RS is output as a result of the combination.

変換回路50aは、ブール論理ゲート200Dから出力された擬似乱数シーケンスRSによって第1データUDATA1を第2データR_DATA1にランダマイズする。   The conversion circuit 50a randomizes the first data UDATA1 to the second data R_DATA1 by the pseudo random number sequence RS output from the Boolean logic gate 200D.

図13は、図5に示された擬似乱数発生器を含むデランダマイザーのさらに他の実施形態を示す。入出力されるデータUDATA2とR_DATA2の方向と、変換回路50bがランダマイズされた第3データR_DATAから擬似乱数シーケンスRSをモジュロ減算して、第4データUDATA2を生成することを除けば、図12に示されたランダマイザー140の構造と図13に示されたデランダマイザー141の構造は、実質的に同一である。変換回路50bは、ブール論理ゲート200Dから出力された擬似乱数シーケンスRSによってランダマイズされた第3データR_DATA2を第4データUDATA2にデランダマイズする。   FIG. 13 shows still another embodiment of the derandomizer including the pseudo random number generator shown in FIG. 12 except that the directions of the input and output data UDATA2 and R_DATA2 and the conversion circuit 50b modulo subtracts the pseudorandom sequence RS from the randomized third data R_DATA to generate the fourth data UDATA2. The structure of the randomizer 140 is substantially the same as the structure of the derandomizer 141 shown in FIG. The conversion circuit 50b derandomizes the third data R_DATA2 randomized by the pseudo random number sequence RS output from the Boolean logic gate 200D into the fourth data UDATA2.

図14は、図5に示された擬似乱数発生器を含むランダマイザーのさらに他の実施形態を示す。図14を参照すると、ランダマイザー150は、図5の擬似乱数発生器20のさらに他の実施形態である擬似乱数発生器20f、図5に示された組み合わせ回路200のさらに他の例として具現されたブール論理ゲート200E、及び変換回路50aを含む。図14には、説明の便宜上、ブール論理ゲート200EとしてXORゲートが例示的に示されている。実施形態によって、ブール論理ゲート200Eは、モジュロ−P加算またはモジュロ−P乗算を行うことができる他の組み合わせ回路に代替されうる。   FIG. 14 shows still another embodiment of a randomizer including the pseudo random number generator shown in FIG. Referring to FIG. 14, the randomizer 150 is implemented as a further example of the pseudo random number generator 20f which is still another embodiment of the pseudo random number generator 20 of FIG. 5 and the combinational circuit 200 shown in FIG. Boolean logic gate 200E and conversion circuit 50a. For convenience of explanation, FIG. 14 exemplarily shows an XOR gate as the Boolean logic gate 200E. Depending on the embodiment, the Boolean logic gate 200E may be replaced with other combinational circuits that can perform modulo-P addition or modulo-P multiplication.

ブール論理ゲート200Eは、擬似乱数発生器20fに含まれた複数のシフトレジスタ21−1〜21−4のいずれもの出力信号をブール論理結合して、該結合の結果として擬似乱数シーケンスRSを出力する。変換回路50aは、ブール論理ゲート200Eから出力された擬似乱数シーケンスRSによって第1データUDATA1を第2データR_DATA1にランダマイズする。   The Boolean logic gate 200E logically combines any output signals of the plurality of shift registers 21-1 to 21-4 included in the pseudo random number generator 20f, and outputs a pseudo random number sequence RS as a result of the combination. . The conversion circuit 50a randomizes the first data UDATA1 to the second data R_DATA1 by the pseudo random number sequence RS output from the Boolean logic gate 200E.

図15は、図5に示された擬似乱数発生器を含むデランダマイザーのさらに他の実施形態を示す。入出力されるデータUDATA2とR_DATA2の方向と、変換回路50bがランダマイズされた第3データR_DATA2から擬似乱数シーケンスRSをモジュロ減算して、第4データUDATA2を生成することを除けば、図14に示されたランダマイザー150の構造と図15に示されたデランダマイザー151の構造は、実質的に同一である。変換回路50bは、ブール論理ゲート200Eから出力された擬似乱数シーケンスRSによってランダマイズされた第3データR_DATA2を第4データUDATA2にデランダマイズする。   FIG. 15 shows still another embodiment of the derandomizer including the pseudo random number generator shown in FIG. Except for the direction of the input / output data UDATA2 and R_DATA2, and the conversion circuit 50b modulo subtracting the pseudorandom sequence RS from the randomized third data R_DATA2 to generate the fourth data UDATA2 as shown in FIG. The structure of the randomizer 150 and the structure of the derandomizer 151 shown in FIG. 15 are substantially the same. The conversion circuit 50b derandomizes the third data R_DATA2 randomized by the pseudo random number sequence RS output from the Boolean logic gate 200E into the fourth data UDATA2.

図16Aは、本発明の実施形態による擬似乱数発生器と変換回路とがデータ処理装置で具現された一実施形態を示す。1つのチップに具現可能なデータ処理装置300は、擬似乱数発生器20、変換回路50c、及びメモリ310を含む。擬似乱数発生器20は、前述した擬似乱数発生器20a、20b、20c、20d、20e、及び20fのうちの何れか1つとして具現可能である。   FIG. 16A shows an embodiment in which a pseudo random number generator and a conversion circuit according to an embodiment of the present invention are implemented by a data processing apparatus. A data processing apparatus 300 that can be implemented on one chip includes a pseudo-random number generator 20, a conversion circuit 50 c, and a memory 310. The pseudo random number generator 20 can be implemented as any one of the pseudo random number generators 20a, 20b, 20c, 20d, 20e, and 20f described above.

ライト(または、プログラム)動作の間に、変換回路50cは、擬似乱数発生器20から出力された擬似乱数シーケンスRSによって第1データUDATAi(iは、1)を第2データR_DATAi(iは、1)にランダマイズし、該ランダマイズされた第2データR_DATAiは、ライト回路を通じてメモリ310にライト(または、プログラム)される。リード動作の間に、変換回路50cは、メモリ310からリードされたランダマイズされた第3データR_DATAi(iは、2)を擬似乱数発生器20から出力された擬似乱数シーケンスRSによって第4データUDATAi(iは、2)にデランダマイズすることができる。   During the write (or program) operation, the conversion circuit 50c converts the first data UDATAi (i is 1) into the second data R_DATAi (i is 1) according to the pseudorandom number sequence RS output from the pseudorandom number generator 20. The randomized second data R_DATAi is written (or programmed) into the memory 310 through the write circuit. During the read operation, the conversion circuit 50 c generates the fourth data UDATAi (the third randomized data R_DATAi (i is 2) read from the memory 310 by the pseudorandom number sequence RS output from the pseudorandom number generator 20. i can be derandomized to 2).

図16Bは、図16Aに示された変換回路の一実施形態を示すブロック図である。図16Aと図16Bとを参照すると、1つの擬似乱数発生器20を共有する変換回路50cは、第1変換回路50−1と第2変換回路50−2とを含む。   FIG. 16B is a block diagram showing an embodiment of the conversion circuit shown in FIG. 16A. Referring to FIGS. 16A and 16B, the conversion circuit 50c sharing one pseudo random number generator 20 includes a first conversion circuit 50-1 and a second conversion circuit 50-2.

ライト動作の間に、ハイレベルを有するライトイネーブル信号WEによってイネーブルされた第1変換回路50−1は、擬似乱数シーケンスRSを用いて第1データUDATA1を第2データR_DATA1にランダマイズすることができる。リード動作の間に、ハイレベルを有するリードイネーブル信号REによってイネーブルされた第2変換回路50−2は、ランダマイズされた第3データR_DATA2を擬似乱数シーケンスRSを用いて第4データUDATA2にデランダマイズすることができる。   During the write operation, the first conversion circuit 50-1 enabled by the write enable signal WE having a high level can randomize the first data UDATA1 to the second data R_DATA1 using the pseudo random number sequence RS. During the read operation, the second conversion circuit 50-2 enabled by the read enable signal RE having a high level derandomizes the randomized third data R_DATA2 into the fourth data UDATA2 using the pseudo random number sequence RS. be able to.

ライトイネーブル信号WEがハイレベルに変更される時点とリードイネーブル信号REがハイレベルに変更される時点とを適切に調節できるならば、前記ライト動作と前記リード動作は、互いに異なる時点に行われ、または同時に行われる。   If the time when the write enable signal WE is changed to a high level and the time when the read enable signal RE is changed to a high level can be appropriately adjusted, the write operation and the read operation are performed at different times, Or done at the same time.

第1変換回路50−1は、モジュロ加算を行うことができる変換回路50aとして具現可能であり、第2変換回路50−2は、モジュロ減算を行うことができる変換回路50bとして具現可能である。   The first conversion circuit 50-1 can be implemented as a conversion circuit 50a capable of performing modulo addition, and the second conversion circuit 50-2 can be implemented as a conversion circuit 50b capable of performing modulo subtraction.

図17は、本発明の実施形態による擬似乱数発生器と変換回路とがデータ処理装置で具現された他の実施形態を示す。データ処理装置400は、メモリ310と、メモリ310の動作を制御することができるコントローラ410とを含む。擬似乱数発生器20と変換回路50cは、メモリ310が集積されたチップと別個のチップとして具現されたコントローラ410に集積される。   FIG. 17 shows another embodiment in which a pseudo random number generator and a conversion circuit according to an embodiment of the present invention are implemented by a data processing apparatus. The data processing device 400 includes a memory 310 and a controller 410 that can control the operation of the memory 310. The pseudo random number generator 20 and the conversion circuit 50c are integrated in a controller 410 embodied as a chip separate from the chip in which the memory 310 is integrated.

ライト(または、プログラム)動作の間に、変換回路50cは、擬似乱数シーケンスRSを用いて第1データUDATAi(iは、1)を第2データR_DATAi(iは、1)をランダマイズし、該ランダマイズされた第2データR_DATAi(iは、1)をデータバスを通じてメモリ310に伝送する。リード動作の間に、変換回路50cは、メモリ310からリードされたランダマイズされた第3データR_DATAi(iは、2)を擬似乱数シーケンスRSを用いて第4データUDATAi(iは、2)にデランダマイズすることができる。   During the write (or program) operation, the conversion circuit 50c randomizes the first data UDATAi (i is 1) and the second data R_DATAi (i is 1) using the pseudo-random sequence RS, and the randomization is performed. The second data R_DATAi (i is 1) is transmitted to the memory 310 through the data bus. During the read operation, the conversion circuit 50c converts the randomized third data R_DATAi (i is 2) read from the memory 310 into the fourth data UDATAi (i is 2) using the pseudo random number sequence RS. Can be randomized.

図18は、本発明の実施形態による擬似乱数発生器と変換回路とがデータ処理装置で具現されたさらに他の実施形態を示す。データ処理装置500は、メモリ310、メモリ310の動作を制御することができるコントローラ510、及びランダマイザー/デランダマイザー520を含む。   FIG. 18 shows still another embodiment in which a pseudo random number generator and a conversion circuit according to an embodiment of the present invention are implemented by a data processing device. The data processing device 500 includes a memory 310, a controller 510 that can control the operation of the memory 310, and a randomizer / derandomizer 520.

擬似乱数発生器20と変換回路50cとを含むランダマイザー/デランダマイザー520は、メモリ310とコントローラ510との間に具現可能である。この際、ランダマイザー/デランダマイザー520は、別個のチップとして具現可能である。したがって、ライト(または、プログラム)動作の間に、変換回路50cは、擬似乱数発生器20から出力された擬似乱数シーケンスRSを用いてコントローラ510から出力されたデータUDATAiをランダマイズし、該ランダマイズされたデータR_DATAiをメモリ310に伝送しうる。   A randomizer / derandomizer 520 including the pseudo random number generator 20 and the conversion circuit 50 c can be implemented between the memory 310 and the controller 510. At this time, the randomizer / derandomizer 520 can be implemented as a separate chip. Therefore, during the write (or program) operation, the conversion circuit 50c randomizes the data UDATAi output from the controller 510 using the pseudorandom number sequence RS output from the pseudorandom number generator 20, and the randomized Data R_DATAi may be transmitted to the memory 310.

リード動作の間に、変換回路50cは、メモリ310から出力されたランダマイズされたデータR_DATAiを擬似乱数発生器20から出力された擬似乱数シーケンスRSを用いてデランダマイズし、該デランダマイズされたデータUDATAiをコントローラ510に伝送しうる。   During the read operation, the conversion circuit 50c derandomizes the randomized data R_DATAi output from the memory 310 using the pseudorandom number sequence RS output from the pseudorandom number generator 20, and the derandomized data UDATAi. Can be transmitted to the controller 510.

図19、図20、及び図21に示された各データ処理装置600、700、及び800は、ライト(または、プログラム)動作とリード動作とを同時に行うことができる構造を有する。   Each of the data processing devices 600, 700, and 800 shown in FIGS. 19, 20, and 21 has a structure capable of simultaneously performing a write (or program) operation and a read operation.

図19は、本発明の実施形態によるランダマイザーとデランダマイザーとがデータ処理装置で具現された一実施形態を示す。メモリ310、ランダマイザー610、及びデランダマイザー620は、1つのチップ601に集積されうる。ライト(または、プログラム)動作の間に、複数のランダマイザー100、110、120、130、140、及び150のうちの何れか1つとして具現可能なランダマイザー610は、各構成要素20a、200A、200B、200C、200D、または200Eから出力された擬似乱数シーケンスRSによって第1データUDATA1を第2データR_DATA1にランダマイズし、該ランダマイズされた第2データR_DATA1をメモリ310に伝送する。   FIG. 19 shows an embodiment in which a randomizer and a derandomizer according to an embodiment of the present invention are implemented in a data processing apparatus. The memory 310, the randomizer 610, and the derandomizer 620 can be integrated on one chip 601. The randomizer 610, which can be implemented as any one of the plurality of randomizers 100, 110, 120, 130, 140, and 150 during the write (or program) operation, includes the components 20a, 200A, The first data UDATA1 is randomized to the second data R_DATA1 by the pseudo random number sequence RS output from the 200B, 200C, 200D, or 200E, and the randomized second data R_DATA1 is transmitted to the memory 310.

それと同時に、リード動作の間に、複数のデランダマイザー101、111、121、131、141、及び151のうちの何れか1つとして具現可能なデランダマイザー620は、メモリ310から出力されたランダマイズされた第3データR_DATA2を各構成要素20a、200A、200B、200C、200D、または200Eから出力された擬似乱数シーケンスRSによって第4データUDATA2にデランダマイズする。   At the same time, the derandomizer 620 that can be implemented as any one of the plurality of derandomizers 101, 111, 121, 131, 141, and 151 during the read operation includes the randomize output from the memory 310. The third data R_DATA2 is derandomized into the fourth data UDATA2 by the pseudo random number sequence RS output from each component 20a, 200A, 200B, 200C, 200D, or 200E.

図20は、本発明の実施形態によるランダマイザーとデランダマイザーとがデータ処理装置で具現された他の実施形態を示す。データ処理装置700は、メモリ310と、メモリ310の動作を制御することができるコントローラ710とを含む。ランダマイザー710とデランダマイザー720は、コントローラ710に集積される。   FIG. 20 illustrates another embodiment in which a randomizer and a derandomizer according to an embodiment of the present invention are implemented in a data processing apparatus. The data processing device 700 includes a memory 310 and a controller 710 that can control the operation of the memory 310. The randomizer 710 and the derandomizer 720 are integrated in the controller 710.

ライト(または、プログラム)動作の間に、複数のランダマイザー100、110、120、130、140、及び150のうちの何れか1つとして具現可能なランダマイザー720は、各構成要素20a、200A、200B、200C、200D、または200Eから出力された擬似乱数シーケンスRSによって第1データUDATA1を第2データR_DATA1にランダマイズし、該ランダマイズされた第2データR_DATA1をメモリ310に伝送する。   The randomizer 720, which can be implemented as any one of the plurality of randomizers 100, 110, 120, 130, 140, and 150 during the write (or program) operation, includes the components 20a, 200A, The first data UDATA1 is randomized to the second data R_DATA1 by the pseudo random number sequence RS output from the 200B, 200C, 200D, or 200E, and the randomized second data R_DATA1 is transmitted to the memory 310.

それと同時に、リード動作の間に、複数のデランダマイザー101、111、121、131、141、及び151のうちの何れか1つとして具現可能なデランダマイザー730は、メモリ310から出力されたランダマイズされた第3データR_DATA2を各構成要素20a、200A、200B、200C、200D、または200Eから出力された擬似乱数シーケンスRSによって第4データUDATA2にデランダマイズする。   At the same time, the derandomizer 730, which can be implemented as any one of the plurality of derandomizers 101, 111, 121, 131, 141, and 151 during the read operation, receives the randomize output from the memory 310. The third data R_DATA2 is derandomized into the fourth data UDATA2 by the pseudo random number sequence RS output from each component 20a, 200A, 200B, 200C, 200D, or 200E.

図21は、本発明の実施形態によるランダマイザーとデランダマイザーとがデータ処理装置で具現されたさらに他の実施形態を示す。データ処理装置800は、メモリ310、メモリ310の動作を制御することができるコントローラ810、及びランダマイザー/デランダマイザー820を含む。ランダマイザー/デランダマイザー820は、メモリ310とコントローラ810との間に具現される。   FIG. 21 shows still another embodiment in which a randomizer and a derandomizer according to an embodiment of the present invention are implemented by a data processing device. The data processing device 800 includes a memory 310, a controller 810 that can control the operation of the memory 310, and a randomizer / derandomizer 820. The randomizer / derandomizer 820 is implemented between the memory 310 and the controller 810.

ライト(または、プログラム)動作の間に、複数のランダマイザー100、110、120、130、140、及び150のうちの何れか1つとして具現可能なランダマイザー830は、各構成要素20a、200A、200B、200C、200D、または200Eから出力された擬似乱数シーケンスRSによって、コントローラ810から出力された第1データUDATA1を第2データR_DATA1にランダマイズし、該ランダマイズされた第2データR_DATA1をメモリ310に伝送する。   The randomizer 830, which can be implemented as any one of the plurality of randomizers 100, 110, 120, 130, 140, and 150 during the write (or program) operation, includes the components 20a, 200A, The first data UDATA1 output from the controller 810 is randomized to the second data R_DATA1 by the pseudo random number sequence RS output from 200B, 200C, 200D, or 200E, and the second data R_DATA1 that is randomized is transmitted to the memory 310. To do.

それと同時に、リード動作の間に、複数のデランダマイザー101、111、121、131、141、及び151のうちの何れか1つとして具現可能なデランダマイザー840は、メモリ310から出力されたランダマイズされた第3データR_DATA2を各構成要素20a、200A、200B、200C、200D、または200Eから出力された擬似乱数シーケンスRSによって第4データUDATA2にデランダマイズし、該デランダマイズされた第4データUDATA2をコントローラ810に出力する。   At the same time, during the read operation, the derandomizer 840 that can be implemented as any one of the plurality of derandomizers 101, 111, 121, 131, 141, and 151 receives the randomize output from the memory 310. The third data R_DATA2 is derandomized to the fourth data UDATA2 by the pseudo random number sequence RS output from each component 20a, 200A, 200B, 200C, 200D, or 200E, and the derandomized fourth data UDATA2 is Output to the controller 810.

図22は、本発明の一実施形態によるデータ処理装置の動作方法を示すフローチャートである。図1、図2、図4、図6、図7、及び図22を参照すると、擬似乱数発生器20は、複数のシフトレジスタ21−1〜21−4のうち、最後のシフトレジスタ21−4を除いた残りのシフトレジスタのうちの何れか1つのシフトレジスタを用いて擬似乱数シーケンスRSを発生させる(ステップS10)。   FIG. 22 is a flowchart illustrating an operation method of the data processing apparatus according to the embodiment of the present invention. Referring to FIGS. 1, 2, 4, 6, 7, and 22, the pseudo random number generator 20 includes the last shift register 21-4 among the plurality of shift registers 21-1 to 21-4. A pseudo random number sequence RS is generated using any one of the remaining shift registers except for (step S10).

プログラム動作の間に、変換回路50aは、擬似乱数シーケンスRSを用いて第1データUDATA1を第2データR_DATA1にランダマイズする。リード動作の間に、変換回路50bは、擬似乱数シーケンスRSによってランダマイズされた第3データR_UDATA2を第4データUDATA2にデランダマイズする(ステップS20)。   During the program operation, the conversion circuit 50a randomizes the first data UDATA1 to the second data R_DATA1 using the pseudo random number sequence RS. During the read operation, the conversion circuit 50b derandomizes the third data R_UDATA2 randomized by the pseudo random number sequence RS into the fourth data UDATA2 (step S20).

図23は、本発明の他の実施形態によるデータ処理装置の動作方法を示すフローチャートである。図5、図8ないし図15、及び図23を参照すると、各組み合わせ回路200A、200B、200C、200D、及び200Eは、擬似乱数発生器20b、20c、20d、20e、及び20fに含まれた複数のシフトレジスタ21−1〜21−4のうちの少なくとも2つのシフトレジスタの出力信号を選択する選択動作及び/または前記少なくとも2つのシフトレジスタの出力信号の組み合わせ方法を用いて擬似乱数シーケンスRSを生成させる(ステップS110)。   FIG. 23 is a flowchart illustrating an operation method of a data processing apparatus according to another embodiment of the present invention. Referring to FIG. 5, FIG. 8 to FIG. 15, and FIG. 23, each combinational circuit 200A, 200B, 200C, 200D, and 200E includes a plurality of pseudo random number generators 20b, 20c, 20d, 20e, and 20f. Pseudo-random number sequence RS is generated using a selection operation of selecting output signals of at least two shift registers of shift registers 21-1 to 21-4 and / or a combination method of output signals of at least two shift registers. (Step S110).

プログラム動作の間に、変換回路50aは、擬似乱数シーケンスRSを用いて第1データUDATA1を第2データR_DATA1にランダマイズして、メモリ310に伝送する。リード動作の間に、変換回路50bは、擬似乱数シーケンスRSを用いてランダマイズされた第3データR_UDATA2を第4データUDATA2にデランダマイズする(ステップS120)。   During the program operation, the conversion circuit 50a randomizes the first data UDATA1 to the second data R_DATA1 using the pseudo random number sequence RS and transmits the second data R_DATA1 to the memory 310. During the read operation, the conversion circuit 50b derandomizes the third data R_UDATA2 randomized using the pseudo random number sequence RS into the fourth data UDATA2 (step S120).

実施形態によって、ライト(または、プログラム)動作の間に使われたパラメータとリード動作の間に使われたパラメータは、互いに同じパラメータであり、互いに異なるパラメータであり得る。   Depending on the embodiment, the parameters used during the write (or program) operation and the parameters used during the read operation may be the same parameters or different parameters.

本明細書で示された前方向タップ(feedforward taps;Tj、0≦j≦m)は、gi(0≦i≦m)とは異なって、組み合わせ回路200に入力される加重値または係数を意味する。   The forward taps (Tj, 0 ≦ j ≦ m) shown in the present specification mean weight values or coefficients input to the combinational circuit 200, unlike gi (0 ≦ i ≦ m). To do.

本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。   Although the present invention has been described with reference to an embodiment shown in the drawings, this is only an example, and those skilled in the art can make various modifications and equivalent other embodiments. You will understand that there is. Therefore, the true technical protection scope of the present invention should be determined by the technical idea of the claims.

本発明は、データ処理装置に利用されうる。   The present invention can be used in a data processing apparatus.

20、20a、20b、20c、20d、及び20e:擬似乱数発生器
21−1〜21−4:シフトレジスタ
22:フィードバック多項式決定器
24:論理ゲートアレイ
30:多項式係数コントローラ
40:テーブル
50、50a、及び50b:変換回路
200:組み合わせ回路
200A:選択器
20, 20a, 20b, 20c, 20d, and 20e: Pseudo-random number generators 21-1 to 21-4: Shift register 22: Feedback polynomial determiner 24: Logic gate array 30: Polynomial coefficient controller 40: Tables 50, 50a, And 50b: conversion circuit 200: combinational circuit 200A: selector

Claims (21)

直列接続された複数のシフトレジスタ(shift registers)を含む擬似乱数発生器と、
テーブルに保存されたデータを参照して、擬似乱数のフィードバック多項式を決定するために、メモリアクセスパラメータ(memory access parameter)を擬似乱数発生器に伝送する多項式係数コントローラと、
前記複数のシフトレジスタから最後のシフトレジスタを除いた残りのシフトレジスタのうちの何れか1つから出力される擬似乱数シーケンスを受信し、該受信された擬似乱数シーケンス(sequence)を用いて第1データを第2データに変換する変換回路と、を含むデータ処理装置。
A pseudo-random number generator including a plurality of shift registers connected in series;
A polynomial coefficient controller that transmits memory access parameters to a pseudo random number generator to determine a pseudo random number feedback polynomial with reference to data stored in the table;
A pseudo random number sequence output from any one of the remaining shift registers excluding the last shift register from the plurality of shift registers is received, and the first pseudo random number sequence (sequence) is used to receive a first random number sequence (sequence). A data processing device comprising: a conversion circuit that converts data into second data.
前記擬似乱数発生器は、前記メモリアクセスパラメータによって、前記擬似乱数発生器のフィードバック多項式(feedback polynomial)を決定するフィードバック多項式決定器を含む請求項1に記載のデータ処理装置。 The pseudo-random number generator, depending on the memory access parameters, data processing apparatus as claimed in claim 1 including a feedback polynomial determiner for determining said pseudo-random number generator of the feedback polynomial (feedback polynomial). 前記変換は、ランダマイズされた(randomized)前記第2データを得るために、前記第1データをランダマイズ(randomizing)することを含み、前記変換回路は、前記第1データと前記擬似乱数シーケンスとに対してモジュロ加算演算(modulo addition operation)を行う請求項2に記載のデータ処理装置。   The transform includes randomizing the first data to obtain the randomized second data, wherein the conversion circuit performs the first data and the pseudo-random sequence on the first data. The data processing apparatus according to claim 2, wherein modulo addition operation is performed. 前記変換は、デランダマイズされた(de−randomized)前記第2データを得るために、前記第1データをデランダマイズ(de−randomizing)することを含み、前記変換回路は、前記第1データと前記擬似乱数シーケンスとに対してモジュロ減算演算(modulo subtraction operation)を行う請求項2に記載のデータ処理装置。   The conversion includes de-randomizing the first data to obtain de-randomized second data, and the conversion circuit includes the first data and the second data. The data processing apparatus according to claim 2, wherein a modulo subtraction operation is performed on the pseudo random number sequence. 前記擬似乱数発生器は、複数のブール論理ゲート(Boolean logic gates)を含み、前記メモリアクセスパラメータによって、前記擬似乱数シーケンスに相応する論理出力を決定する論理ゲートアレイ(logic gate array)を含む請求項1に記載のデータ処理装置。 Claim the pseudo-random number generator includes a plurality of Boolean logic gates (Boolean logic gates), by the memory access parameters, including a logic gate arrays (logic gate array) to determine the logical output corresponding to the pseudo-random sequence The data processing apparatus according to 1. 前記メモリアクセスパラメータは、ワードラインアドレス(word line address)またはビットラインアドレス(bit line address)である請求項2に記載のデータ処理装置。   The data processing apparatus of claim 2, wherein the memory access parameter is a word line address or a bit line address. 前記メモリアクセスパラメータのメモリが、複数のページ(pages)を含むブロック(block)を含むフラッシュメモリ(flash memory)である時、
前記メモリアクセスパラメータは、ブロックアドレス(block address)、ページアドレス(page address)、ワードラインアドレス、ビットラインアドレス、前記メモリのチップID(chip Identification)、プログラム回数(program count)、及びイレーズ回数(erase count)のうちの少なくとも1つである請求項2に記載のデータ処理装置。
When memory of the memory access parameter, a flash memory that includes a block (block) including a plurality of pages (pages) (flash memory),
The memory access parameters include a block address (page address), a page address (page address), a word line address, a bit line address, a chip ID (chip identification) of the memory, a program count (program count), and an erase count (erase). The data processing apparatus according to claim 2, wherein the data processing apparatus is at least one of count).
前記擬似乱数発生器は、フィボナッチ線形フィードバック(Fibonacci linear feedback)擬似乱数発生器、ガロア(Galois)線形フィードバック擬似乱数発生器、フィボナッチ非線形フィードバック擬似乱数発生器、及びガロア非線形フィードバック擬似乱数発生器のうちの何れか1つである請求項2に記載のデータ処理装置。   The pseudorandom number generator includes a Fibonacci linear feedback pseudorandom number generator, a Galois linear feedback pseudorandom number generator, a Fibonacci nonlinear feedback pseudorandom number generator, and a Galois nonlinear feedback pseudorandom number generator. The data processing apparatus according to claim 2, which is any one. 直列接続された複数のシフトレジスタを含む擬似乱数発生器と、
テーブルに保存されたデータを参照して、擬似乱数のフィードバック多項式を決定するために、メモリアクセスパラメータ(memory access parameter)を擬似乱数発生器に伝送する多項式係数コントローラと、
前記複数のシフトレジスタのうちの少なくとも2つのシフトレジスタの出力信号を組み合わせる組み合わせ回路と、
前記組み合わせ回路から出力された擬似乱数シーケンスを受信し、該受信された擬似乱数シーケンスを用いて第1データを第2データに変換する変換回路と、を含むデータ処理装置。
A pseudo-random number generator including a plurality of shift registers connected in series;
A polynomial coefficient controller that transmits memory access parameters to a pseudo random number generator to determine a pseudo random number feedback polynomial with reference to data stored in the table;
A combinational circuit for combining output signals of at least two shift registers of the plurality of shift registers;
A data processing apparatus comprising: a conversion circuit that receives a pseudo-random number sequence output from the combinational circuit and converts the first data into second data using the received pseudo-random number sequence.
前記擬似乱数発生器は、前記メモリアクセスパラメータによって、前記擬似乱数発生器のフィードバック多項式を決定するフィードバック多項式決定器を含む請求項9に記載のデータ処理装置。 The pseudo-random number generator, by the memory access parameter, the data processing apparatus according to claim 9 including a feedback polynomial determiner which determines a feedback polynomial of the pseudo-random number generator. 前記変換は、ランダマイズされた前記第2データを得るために、前記第1データをランダマイズすることを含み、前記変換回路は、前記第1データと前記擬似乱数シーケンスとに対してモジュロ加算演算を行う請求項10に記載のデータ処理装置。   The conversion includes randomizing the first data to obtain the randomized second data, and the conversion circuit performs a modulo addition operation on the first data and the pseudo-random sequence. The data processing apparatus according to claim 10. 前記変換は、デランダマイズされた前記第2データを得るために、前記第1データをデランダマイズすることを含み、前記変換回路は、前記第1データと前記擬似乱数シーケンスとに対してモジュロ減算演算を行う請求項10に記載のデータ処理装置。   The conversion includes derandomizing the first data to obtain the derandomized second data, the conversion circuit performing a modulo subtraction operation on the first data and the pseudorandom sequence. The data processing apparatus according to claim 10 which performs. 前記擬似乱数発生器は、複数のブール論理ゲートを含み、前記メモリアクセスパラメータによって、前記擬似乱数シーケンスに相応する論理出力を決定する論理ゲートアレイを含む請求項9に記載のデータ処理装置。 The pseudo-random number generator includes a plurality of Boolean logic gates, by the memory access parameter, the data processing apparatus according to claim 9 including a logic gate array to determine the logic output corresponding to the pseudo-random sequence. 前記組み合わせ回路は、前記メモリアクセスパラメータによって、前記複数のシフトレジスタのうち、前記少なくとも2つのシフトレジスタの出力信号を選択的に組み合わせる請求項9に記載のデータ処理装置。 The combinational circuit, said memory access parameters Therefore, among the plurality of shift registers, data processing apparatus according to claim 9 combined the selectively output signals of at least two shift registers. 前記組み合わせ回路は、前記メモリアクセスパラメータによって、前記少なくとも2つのシフトレジスタの出力信号を組み合わせるための第1動作と第2動作とのうちの少なくとも1つを選択し、
前記第1動作は、モジュロ−P加算(Modulo−P addition)であり、
前記第2動作は、モジュロ−P乗算(Modulo−P multiplication)であり、Pは、2以上の自然数である請求項9に記載のデータ処理装置。
The combinational circuit, before depending on texture memory access parameters, the selected at least one of the first operation and the second operation for combining the output signals of at least two shift registers,
The first operation is a modulo-P addition (Modulo-P addition),
The data processing apparatus according to claim 9, wherein the second operation is a modulo-P multiplication, and P is a natural number of 2 or more.
前記メモリアクセスパラメータは、ワードラインアドレスまたはビットラインアドレスである請求項10に記載のデータ処理装置。   The data processing apparatus according to claim 10, wherein the memory access parameter is a word line address or a bit line address. 前記メモリアクセスパラメータのメモリが、複数のページを含むブロックを含むフラッシュメモリである時、
前記メモリアクセスパラメータは、ブロックアドレス、ページアドレス、ワードラインアドレス、ビットラインアドレス、前記メモリのチップID、プログラム回数、及びイレーズ回数のうちの少なくとも1つである請求項10に記載のデータ処理装置。
When memory of the memory access parameter, a flash memory that includes a block including a plurality of pages,
11. The data processing apparatus according to claim 10, wherein the memory access parameter is at least one of a block address, a page address, a word line address, a bit line address, a chip ID of the memory, a program count, and an erase count.
メモリと、
直列接続された複数のシフトレジスタを含む擬似乱数発生器と、
テーブルに保存されたデータを参照して、擬似乱数のフィードバック多項式を決定するために、メモリアクセスパラメータ(memory access parameter)を擬似乱数発生器に伝送する多項式係数コントローラと、
前記複数のシフトレジスタから最後のシフトレジスタを除いた残りのシフトレジスタのうちの何れか1つから出力される擬似乱数シーケンスを用いて、前記メモリに保存される第2データを得るために、第1データをランダマイズするランダマイザーと、
デランダマイズされた第4データを得るために、前記メモリから出力された第3データを前記擬似乱数シーケンスを用いてデランダマイズするデランダマイザーと、を含むデータ処理装置。
Memory,
A pseudo-random number generator including a plurality of shift registers connected in series;
A polynomial coefficient controller that transmits memory access parameters to a pseudo random number generator to determine a pseudo random number feedback polynomial with reference to data stored in the table;
In order to obtain the second data stored in the memory using a pseudo-random sequence output from any one of the remaining shift registers excluding the last shift register from the plurality of shift registers, A randomizer that randomizes one data;
A data processing apparatus comprising: a derandomizer that derandomizes third data output from the memory using the pseudo-random number sequence to obtain derandomized fourth data.
前記擬似乱数発生器は、前記第2データと前記第3データのそれぞれのメモリアクセスパラメータによって、前記擬似乱数発生器のフィードバック多項式を決定するフィードバック多項式決定器を含む請求項18に記載のデータ処理装置。   The data processing apparatus according to claim 18, wherein the pseudo random number generator includes a feedback polynomial determiner that determines a feedback polynomial of the pseudo random number generator according to memory access parameters of the second data and the third data. . メモリと、
直列接続された複数のシフトレジスタを含む擬似乱数発生器と、
テーブルに保存されたデータを参照して、擬似乱数のフィードバック多項式を決定するために、メモリアクセスパラメータ(memory access parameter)を擬似乱数発生器に伝送する多項式係数コントローラと、
前記複数のシフトレジスタのうちの少なくとも2つのシフトレジスタの出力信号を組み合わせる組み合わせ回路と、
前記組み合わせ回路から出力された擬似乱数シーケンスを用いて、前記メモリに保存される第2データを得るために、第1データをランダマイズするランダマイザーと、
デランダマイズされた第4データを得るために、前記メモリから出力された第3データを前記擬似乱数シーケンスを用いてデランダマイズするデランダマイザーと、を含むデータ処理装置。
Memory,
A pseudo-random number generator including a plurality of shift registers connected in series;
A polynomial coefficient controller that transmits memory access parameters to a pseudo random number generator to determine a pseudo random number feedback polynomial with reference to data stored in the table;
A combinational circuit for combining output signals of at least two shift registers of the plurality of shift registers;
A randomizer for randomizing the first data to obtain the second data stored in the memory using the pseudo-random sequence output from the combinational circuit;
A data processing apparatus comprising: a derandomizer that derandomizes third data output from the memory using the pseudo-random number sequence to obtain derandomized fourth data.
前記組み合わせ回路は、前記第2データと前記第3データのそれぞれのメモリアクセスパラメータによって、前記少なくとも2つのシフトレジスタの出力信号を組み合わせるための第1動作と第2動作とのうちの少なくとも1つを選択し、
前記第1動作は、モジュロ−P加算であり、前記第2動作は、モジュロ−P乗算であり、Pは、2以上の自然数である請求項20に記載のデータ処理装置。
The combination circuit performs at least one of a first operation and a second operation for combining output signals of the at least two shift registers according to memory access parameters of the second data and the third data, respectively. Selected,
21. The data processing apparatus according to claim 20, wherein the first operation is modulo-P addition, the second operation is modulo-P multiplication, and P is a natural number of 2 or more.
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