JP6041677B2 - Semiconductor device and method for testing semiconductor device - Google Patents

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Description

本発明は、半導体装置及び半導体装置のテスト方法に関するものである。   The present invention relates to a semiconductor device and a semiconductor device test method.

階調電圧を生成し、生成した階調電圧により所定の回路を動作させる半導体装置が知られている。このような半導体装置としては、例えば、ＬＣＤ等の表示装置を駆動させるために、駆動電圧から生成した階調電圧に基づいて制御信号を生成する半導体集積回路等がある。   2. Description of the Related Art There is known a semiconductor device that generates a gradation voltage and operates a predetermined circuit using the generated gradation voltage. Examples of such a semiconductor device include a semiconductor integrated circuit that generates a control signal based on a gradation voltage generated from a drive voltage in order to drive a display device such as an LCD.

例えば、特許文献１には、書き込み信号に応じた表示を行う画素部、入力したデータ信号に対応する階調電圧を選択して書き込み信号とし、前記書き込み信号を所定のタイミングで前記画素部へ供給する駆動回路を有する表示パネルと、前記駆動回路にデータ信号を供給する外部回路基板とを備えた平面表示装置において、前記駆動回路は、複数の抵抗素子を抵抗分割して複数段の階調電圧を発生させる階調電圧発生部を備え、前記複数の抵抗素子の少なくとも一つに、前記外部回路基板上に形成された容量素子が接続されることを特徴とする平面表示装置が記載されている。   For example, in Patent Document 1, a pixel unit that performs display according to a write signal, a gradation voltage corresponding to an input data signal is selected as a write signal, and the write signal is supplied to the pixel unit at a predetermined timing. In a flat panel display device having a display panel having a driving circuit for driving and an external circuit substrate for supplying a data signal to the driving circuit, the driving circuit divides a plurality of resistance elements into resistors to divide a plurality of gradation voltages. The flat panel display device is characterized in that a gray-scale voltage generating section for generating a voltage is generated, and a capacitive element formed on the external circuit board is connected to at least one of the plurality of resistance elements. .

特開２００３−２１６１１４号公報JP 2003-216114 A

階調電圧に基づいて、制御信号を生成する半導体装置では、階調電圧のテストを行うことが求められている。本発明は、内部階調電圧生成部から所定の回路に出力する階調電圧のテストを適切に行うことができる、半導体装置及び半導体装置のテスト方法を提供することを目的とする。   A semiconductor device that generates a control signal based on a gradation voltage is required to perform a gradation voltage test. An object of the present invention is to provide a semiconductor device and a method for testing a semiconductor device that can appropriately perform a test of a grayscale voltage output from an internal grayscale voltage generation unit to a predetermined circuit.

上記目的を達成するために、本発明の半導体装置は、外部から所定の第１電圧が入力される第１端子と、外部から前記第１電圧よりも小さい所定の第２電圧が入力される第２端子と、前記第１端子に入力された前記第１電圧と前記第２端子に入力された前記第２電圧との電圧差を複数の抵抗素子により分割して少なくとも１以上の分割電圧を生成し、生成した前記分割電圧、前記第１電圧、及び前記第２電圧を含む階調電圧を所定の回路に出力する内部階調電圧生成部と、外部に対し信号の入出力を行う入出力部と、前記内部階調電圧生成部で生成される前記分割電圧の数に応じて設けられた第３端子と、第１制御信号及び第２制御信号に基づいて、前記内部階調電圧生成部から出力された階調電圧に基づいて前記所定の回路を動作させる内部階調電圧動作時は、前記第３端子と前記入出力部とを接続すると共に、前記第３端子と前記内部階調電圧生成部とを非接続とする第１制御を行い、また、前記所定の回路に出力される階調電圧のテストを行う場合は、前記第３端子と前記内部階調電圧生成部とを接続して前記内部階調電圧生成部により生成された前記分割電圧を前記第３端子から外部に出力させると共に、前記第３端子と前記入出力部とを非接続とする第２制御を行う制御部と、を備える。   In order to achieve the above object, a semiconductor device of the present invention includes a first terminal to which a predetermined first voltage is input from the outside, and a second terminal to which a predetermined second voltage smaller than the first voltage is input from the outside. A voltage difference between two terminals and the first voltage input to the first terminal and the second voltage input to the second terminal is divided by a plurality of resistance elements to generate at least one divided voltage An internal gradation voltage generation unit that outputs the generated gradation voltage including the divided voltage, the first voltage, and the second voltage to a predetermined circuit; and an input / output unit that inputs and outputs a signal to the outside And, based on the third terminal provided according to the number of the divided voltages generated by the internal gray voltage generator, the first control signal, and the second control signal, from the internal gray voltage generator The predetermined circuit is operated based on the output gradation voltage. During the grayscale voltage operation, the first control is performed to connect the third terminal and the input / output unit, and to disconnect the third terminal and the internal grayscale voltage generation unit. When the test of the grayscale voltage output to the circuit is performed, the divided voltage generated by the internal grayscale voltage generator by connecting the third terminal and the internal grayscale voltage generator is used as the first voltage. And a controller that performs a second control that causes the third terminal and the input / output unit to be disconnected from each other.

また、本発明の半導体装置は、外部から所定の第１電圧が入力される第１端子と、外部から前記第１電圧よりも小さい所定の第２電圧が入力される第２端子と、前記第１端子に入力された前記第１電圧と前記第２端子に入力された前記第２電圧との電圧差を複数の抵抗素子により分割して少なくとも１以上の分割電圧を生成し、生成した前記分割電圧、前記第１電圧、及び前記第２電圧を含む階調電圧を所定の回路に出力する内部階調電圧生成部と、外部に対し信号の入出力を行う入出力部と、前記内部階調電圧生成部で生成される前記分割電圧の数に応じて設けられた第３端子と、制御信号に基づいて、前記内部階調電圧生成部から出力された階調電圧に基づいて前記所定の回路を動作させる内部階調電圧動作時は、前記内部階調電圧生成部と前記第１端子とを接続すると共に、前記第３端子と前記入出力部とを接続する制御を行い、また、外部の外部階調電圧生成部から前記第１端子、前記第２端子、及び前記第３端子に入力された階調電圧に基づいて前記所定の回路を動作させる外部階調電圧動作時は、前記内部階調電圧生成部と前記第１端子とを非接続とすると共に、前記第３端子と前記入出力部とを非接続とする制御を行う制御部と、を備える。   The semiconductor device of the present invention includes a first terminal to which a predetermined first voltage is input from the outside, a second terminal to which a predetermined second voltage smaller than the first voltage is input from the outside, and the first terminal Dividing a voltage difference between the first voltage input to one terminal and the second voltage input to the second terminal by a plurality of resistance elements to generate at least one divided voltage, and the generated division An internal gradation voltage generation unit that outputs a gradation voltage including a voltage, the first voltage, and the second voltage to a predetermined circuit; an input / output unit that inputs and outputs a signal to the outside; and the internal gradation The predetermined circuit based on the gradation voltage output from the internal gradation voltage generator based on a third terminal provided according to the number of the divided voltages generated by the voltage generator and the control signal When operating the internal gradation voltage, the internal gradation voltage is generated. And the first terminal, and the third terminal and the input / output unit are controlled to be connected, and from the external external gradation voltage generating unit, the first terminal, the second terminal, and During the external gradation voltage operation for operating the predetermined circuit based on the gradation voltage input to the third terminal, the internal gradation voltage generation unit and the first terminal are disconnected and the A control unit that performs control to disconnect the third terminal from the input / output unit.

また、本発明の半導体装置のテスト方法は、外部から所定の第１電圧が入力される第１端子と、外部から前記第１電圧よりも小さい所定の第２電圧が入力される第２端子と、前記第１端子に入力された前記第１電圧と前記第２端子に入力された前記第２電圧との電圧差を複数の抵抗素子により分割して少なくとも１以上の分割電圧を生成し、生成した前記分割電圧、前記第１電圧、及び前記第２電圧を含む階調電圧を所定の回路に出力する内部階調電圧生成部と、外部に対し信号の入出力を行う入出力部と、前記内部階調電圧生成部で生成される前記分割電圧の数に応じて設けられた第３端子と、を備えた半導体装置のテスト方法であって、前記所定の回路に出力される階調電圧のテストを行う場合は、第１制御信号及び第２制御信号に基づいて、前記第３端子と前記内部階調電圧生成部とを接続して前記内部階調電圧生成部により生成された前記分割電圧を前記第３端子から外部に出力させると共に、前記第３端子と前記入出力部とを非接続とする工程と、前記内部階調電圧生成部から出力された階調電圧に基づいて前記所定の回路を動作させる内部階調電圧動作時は、前記第１制御信号及び前記第２制御信号に基づいて、前記第３端子と前記入出力部とを接続すると共に、前記第３端子と前記内部階調電圧生成部とを非接続とする工程と、を備える。 The semiconductor device test method of the present invention includes a first terminal to which a predetermined first voltage is input from the outside, and a second terminal to which a predetermined second voltage smaller than the first voltage is input from the outside. A voltage difference between the first voltage input to the first terminal and the second voltage input to the second terminal is divided by a plurality of resistance elements to generate at least one divided voltage, An internal gradation voltage generation unit that outputs a gradation voltage including the divided voltage, the first voltage, and the second voltage to a predetermined circuit; an input / output unit that inputs and outputs a signal to the outside; And a third terminal provided in accordance with the number of the divided voltages generated by the internal gradation voltage generation unit, the method for testing a semiconductor device comprising: a gradation voltage output to the predetermined circuit; for test purposes, based on the first control signal及beauty second control signal And connecting the third terminal and the internal gray voltage generator to output the divided voltage generated by the internal gray voltage generator from the third terminal to the outside. a step of the said input portion and the non-connection, the internal gradation voltage during operation based on the internal gradation voltage gradation voltage output from the generator to operate the predetermined circuit, the first control signal and based on said second control signal, thereby connecting the third terminal and the input-output unit, and a step of the non-connecting the third terminal and the internal gray voltage generator.

本発明によれば、内部階調電圧生成部から所定の回路に出力する階調電圧のテストを適切に行うことができるという効果を奏する。   According to the present invention, it is possible to appropriately perform a test of a gradation voltage output from the internal gradation voltage generation unit to a predetermined circuit.

第１の実施例の半導体装置の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the semiconductor device of a 1st Example. 図１に示した第１の実施例の制御信号と回路構成との対応関係を示した説明図である。FIG. 2 is an explanatory diagram showing a correspondence relationship between a control signal and a circuit configuration of the first embodiment shown in FIG. 1. 第２の実施例の半導体装置の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the semiconductor device of a 2nd Example. 図３に示した第２の実施例の制御信号と回路構成との対応関係を示した説明図である。It is explanatory drawing which showed the correspondence of the control signal and circuit structure of the 2nd Example shown in FIG. 第３の実施例の半導体装置の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the semiconductor device of a 3rd Example. 第４の実施例のバイパスコンデンサが挿入された半導体装置の一例の概略構成図を示す。The schematic block diagram of an example of the semiconductor device with which the bypass capacitor of the 4th Example was inserted is shown. 第４の実施例の端子間に抵抗素子が外部において挿入された半導体装置の一例の概略構成図を示す。The schematic block diagram of an example of the semiconductor device by which the resistive element was inserted in the exterior between the terminals of the 4th Example is shown.

以下では、図面を参照して、本実施の形態に係る実施例を詳細に説明する。
（第１の実施例）
図１には、本実施例の半導体装置に係るＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｎａｒｉｏｎ：大規模集積回路）の一例の概略構成図を示す。なお、図１は、詳細を後述する内部抵抗分割型としてＬＳＩ１０を用いた状態を示している。 Hereinafter, examples according to the present embodiment will be described in detail with reference to the drawings.
(First embodiment)
FIG. 1 shows a schematic configuration diagram of an example of an LSI (Large Scale Integration) related to the semiconductor device of this embodiment. FIG. 1 shows a state in which the LSI 10 is used as an internal resistance division type whose details will be described later.

本実施例のＬＳＩ１０は、電源１から出力された電源電圧に基づいて、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディスプレイ）５を駆動させるためのＬＣＤ制御信号を生成し、ＬＣＤ５に出力する機能を有している。ＬＳＩ１０では、電源１から出力された電源電圧を分割抵抗回路により抵抗分割した階調電圧であるＬＣＤ駆動電圧を用いてＬＣＤ制御信号を生成する。その際、本実施例のＬＳＩ１０では、当該分割抵抗回路をＬＳＩ１０の外部に接続する方式（以下、「外部抵抗分割型」という。）と、当該分割抵抗回路をＬＳＩ１０の内部に実装する方式（以下、「内部抵抗分割型」という。）との切り替えを可能としている。   The LSI 10 according to this embodiment has a function of generating an LCD control signal for driving an LCD (Liquid Crystal Display) 5 based on the power supply voltage output from the power supply 1 and outputting the LCD control signal to the LCD 5. Yes. In the LSI 10, an LCD control signal is generated using an LCD drive voltage that is a gradation voltage obtained by resistance-dividing the power supply voltage output from the power supply 1 by a dividing resistor circuit. At this time, in the LSI 10 of this embodiment, a method of connecting the divided resistor circuit to the outside of the LSI 10 (hereinafter referred to as “external resistor divided type”) and a method of mounting the divided resistor circuit inside the LSI 10 (hereinafter referred to as “external resistor divided type”). , "Internal resistance division type").

図１に示すように、本実施例のＬＳＩ１０は、ＬＣＤ制御信号生成回路２０、端子２２ＳＳ、２２Ｌ１、２２Ｌ２、２２Ｌ３、端子２４、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ポート２６Ｌ１、２６Ｌ２、内部分割抵抗回路２８、制御部３０、及び制御信号生成回路３１を備えている。端子２２Ｌ３には、電源１の高電位側が接続されている。また、端子２２ＳＳには、電源１の低電位側及び所定の基準電位となるグランドが接続されている。以下、電源１から端子２２Ｌ３に入力される電圧を「電圧ＶＬ３」といい、電源１から端子２２ＳＳに入力される電圧を「電圧ＶＳＳ」という。 As shown in FIG. 1, the LSI 10 of this embodiment includes an LCD control signal generation circuit 20, terminals 22 SS , 22 L1 , 22 L2 , 22 L3 , terminal 24, I / O (Input / Output) ports 26 L1 , 26. L2 , an internal dividing resistor circuit 28, a control unit 30, and a control signal generation circuit 31 are provided. The high potential side of the power source 1 is connected to the terminal 22L3 . The terminal 22 SS is connected to the low potential side of the power source 1 and a ground serving as a predetermined reference potential. Hereinafter, the voltage input from the power source 1 to the terminal 22 L3 is referred to as “voltage V L3 ”, and the voltage input from the power source 1 to the terminal 22 SS is referred to as “voltage V SS ”.

内部分割抵抗回路２８は、端子２２Ｌ３と端子２２ＶＳＳとの間に接続されており、電圧ＶＬ３と電圧ＶＳＳとの電圧差を、抵抗素子ＲＬ１、ＲＬ２、ＲＬ３により抵抗分割して生成したＬＣＤ駆動電圧をＬＣＤ制御信号生成回路２０に供給する機能を有している。 The internal divided resistor circuit 28 is connected between the terminal 22 L3 and the terminal 22V SS, and resistance-divides the voltage difference between the voltage V L3 and the voltage V SS by the resistor elements R L1 , R L2 , and R L3. The LCD drive voltage generated in this way is supplied to the LCD control signal generation circuit 20.

端子２２Ｌ１及び端子２２Ｌ２は、各々、制御部３０のスイッチング素子ＳＷ２Ｌ１及びスイッチング素子ＳＷ２Ｌ２を介して内部分割抵抗回路２８に接続されており、それぞれ内部分割抵抗回路２８で分割された分割電圧が入力される。 The terminal 22 L1 and the terminal 22 L2 are connected to the internal divided resistor circuit 28 via the switching element SW2 L1 and the switching element SW2 L2 of the control unit 30, respectively, and the divided voltages divided by the internal divided resistor circuit 28, respectively. Is entered.

また、端子２２Ｌ１及び端子２２Ｌ２は、各々、制御部３０のスイッチング素子ＳＷ３Ｌ１及びスイッチング素子ＳＷ３Ｌ２を介して、Ｉ／Ｏポート２６Ｌ１及びＩ／Ｏポート２６Ｌ２に接続されている。Ｉ／Ｏポート２６Ｌ１、Ｉ／Ｏポート２６Ｌ２は、それぞれ、ＬＳＩ１０の外部と内部との間で各種信号の入出力を行うための機能を有している。 The terminal 22 L1 and the terminal 22 L2 are connected to the I / O port 26 L1 and the I / O port 26 L2 via the switching element SW3 L1 and the switching element SW3 L2 of the control unit 30, respectively. The I / O port 26 L1 and the I / O port 26 L2 each have a function for inputting and outputting various signals between the outside and the inside of the LSI 10.

ＬＣＤ制御信号生成回路２０は、内部分割抵抗回路２８から入力されたＬＣＤ駆動電圧に基づいて、ＬＣＤ５を駆動させるためのＬＣＤ制御信号を生成する機能を有している。生成されたＬＣＤ制御信号は、端子２４を介してＬＣＤ５に出力される。   The LCD control signal generation circuit 20 has a function of generating an LCD control signal for driving the LCD 5 based on the LCD drive voltage input from the internal dividing resistor circuit 28. The generated LCD control signal is output to the LCD 5 via the terminal 24.

本実施例の制御部３０は、制御信号生成回路３１で生成される制御信号ａに基づいて、ＬＳＩ１０を外部抵抗分割型とするか内部抵抗分割型とするかを切り替える制御を行う機能を有している。なお、本実施例のＬＳＩ１０では、外部抵抗分割型及び内部抵抗分割型の選択方法は、ユーザの使用状況等により選択される。また、外部抵抗分割型及び内部抵抗分割型の選択方法は、例えば、制御信号生成回路３１に予め記憶させておいてもよいし、所定の条件に基づいて制御信号生成回路３１が判断してもよいし、外部からの信号により制御信号生成回路３１に指示してもよいし、特に限定されるものではない。   The control unit 30 of the present embodiment has a function of performing control to switch the LSI 10 between an external resistance division type and an internal resistance division type based on the control signal a generated by the control signal generation circuit 31. ing. In the LSI 10 of the present embodiment, the selection method of the external resistance division type and the internal resistance division type is selected according to the usage status of the user. The selection method of the external resistance division type and the internal resistance division type may be stored in advance in the control signal generation circuit 31, for example, or may be determined by the control signal generation circuit 31 based on a predetermined condition. The control signal generation circuit 31 may be instructed by an external signal, and is not particularly limited.

本実施例の制御部３０は、図１に示すように、反転回路３２、スイッチング素子ＳＷ１、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２を備えている。スイッチング素子ＳＷ１は、端子２２Ｌ３と内部分割抵抗回路２８との接続・非接続を切り替える機能を有している。スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、各々、端子２２Ｌ１、２２Ｌ２と内部分割抵抗回路２８（または、内部分割抵抗回路２８を介してＬＣＤ制御信号生成回路２０）との接続・非接続を切り替える機能を有している。スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、各々、端子２２Ｌ１、２２Ｌ２とＩ／Ｏポート２６Ｌ１、２６Ｌ２との接続・非接続を切り替える機能を有している。なお、本実施例のスイッチング素子ＳＷ１、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、制御信号ａがＨレベルの場合にオン（接続）状態となり、Ｌレベルの場合にオフ（非接続）状態となる。 As shown in FIG. 1, the control unit 30 of the present embodiment includes an inverting circuit 32, a switching element SW1, a switching element SW2 L1 , SW2 L2 , and a switching element SW3 L1 , SW3 L2 . The switching element SW1 has a function of switching connection / disconnection between the terminal 22L3 and the internal divided resistor circuit. The switching elements SW2 L1 and SW2 L2 respectively switch the connection / disconnection between the terminals 22 L1 and 22 L2 and the internal division resistance circuit 28 (or the LCD control signal generation circuit 20 via the internal division resistance circuit 28). have. The switching elements SW3 L1 and SW3 L2 have a function of switching connection / disconnection between the terminals 22 L1 and 22 L2 and the I / O ports 26 L1 and 26 L2 , respectively. Note that the switching element SW1, the switching elements SW2 L1 , SW2 L2 , and the switching elements SW3 L1 , SW3 L2 of this embodiment are turned on (connected) when the control signal a is at the H level, and are turned off when the control signal a is at the L level. (Not connected) state.

図２には、制御信号ａと、ＬＳＩ１０の回路構成との関係を表す状態表を説明図として示す。図２に示すように、制御信号ａがＬレベルの場合は、スイッチング素子ＳＷ１、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、オフ状態になる。これにより、内部分割抵抗回路２８が端子２２Ｌ３と非接続状態となり、端子２２Ｌ１、２２Ｌ２が、各々、Ｉ／Ｏポート２６Ｌ１、２６Ｌ２と非接続状態となる。一方、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、反転回路３２により制御信号ａのレベルが反転されてＨレベルの信号が入力するため、オン状態になる。これにより、端子２２Ｌ１、２２Ｌ２と、ＬＣＤ制御信号生成回路２０とが、内部分割抵抗回路２８を介して接続される。従って、ＬＳＩ１０は、外部抵抗分割型の回路構成となる。なお、本実施例のＬＳＩ１０では、外部抵抗分割型とする場合は、外部分割抵抗回路３が、端子２２ＳＳと端子２２Ｌ３との間に接続され、外部分割抵抗回路３により分割された分割電圧が、端子２２Ｌ１及び端子２２Ｌ２に入力される。ＬＳＩ１０では、外部分割抵抗回路３で生成された階調電圧が各端子２２ＳＳ、２２Ｌ１、２２Ｌ２、２２Ｌ３に入力され、内部分割抵抗回路２８を介して、ＬＣＤ制御信号生成回路２０にＬＣＤ駆動電圧として供給される。なお、この際、外部分割抵抗回路３からＬＳＩ１０に入力された階調電圧は、内部分割抵抗回路２８を介してＬＣＤ制御信号生成回路２０に供給されるが、内部分割抵抗回路２８は、スイッチング素子ＳＷ１により、切り離されているため、ＬＳＩ１０は、外部抵抗分割型の回路構成となる。 FIG. 2 shows a state table representing the relationship between the control signal a and the circuit configuration of the LSI 10 as an explanatory diagram. As shown in FIG. 2, when the control signal a is at the L level, the switching element SW1, and the switching elements SW3 L1 and SW3 L2 are turned off. As a result, the internal division resistance circuit 28 is disconnected from the terminal 22 L3, and the terminals 22 L1 and 22 L2 are disconnected from the I / O ports 26 L1 and 26 L2 , respectively. On the other hand, the switching elements SW2 L1 and SW2 L2 are turned on because the level of the control signal a is inverted by the inverting circuit 32 and an H level signal is input. Thereby, the terminals 22 L1 and 22 L2 and the LCD control signal generation circuit 20 are connected via the internal division resistor circuit 28. Therefore, the LSI 10 has an external resistance division type circuit configuration. In the LSI 10 of this embodiment, when the external resistance division type is used, the external division resistance circuit 3 is connected between the terminal 22 SS and the terminal 22 L3, and the divided voltage divided by the external division resistance circuit 3 is used. Are input to the terminal 22 L1 and the terminal 22 L2 . In the LSI 10, the gradation voltage generated by the external dividing resistor circuit 3 is input to each terminal 22 SS , 22 L1 , 22 L2 , 22 L3 , and the LCD control signal generating circuit 20 receives the LCD via the internal dividing resistor circuit 28. Supplied as drive voltage. At this time, the gradation voltage input from the external divider resistor circuit 3 to the LSI 10 is supplied to the LCD control signal generation circuit 20 via the internal divider resistor circuit 28. However, the internal divider resistor circuit 28 is a switching element. Since it is separated by SW1, the LSI 10 has an external resistance division type circuit configuration.

一方、制御信号ａがＨレベルの場合は、スイッチング素子ＳＷ１、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、オン状態になる。これにより、内部分割抵抗回路２８が端子２２Ｌ３と接続状態となり、端子２２Ｌ１、２２Ｌ２が、各々、Ｉ／Ｏポート２６Ｌ１、２６Ｌ２と接続状態となる。一方、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、反転回路３２により制御信号ａのレベルが反転されてＬレベルの信号が入力するため、オフ状態になる。これにより、端子２２Ｌ１、２２Ｌ２と内部分割抵抗回路２８とが、非接続状態となる。従って、ＬＳＩ１０は、内部抵抗分割型の回路構成となる。なお、本実施例のＬＳＩ１０では、内部抵抗分割型とする場合は、外部分割抵抗回路３を、ＬＳＩ１０に非接続としている。これにより、端子２２Ｌ３と端子２２ＳＳとの電圧差を抵抗分割した分割電圧（以下、内部分割抵抗回路２８により抵抗分割した分割電圧をそれぞれ「分割電圧ＶＬ１」及び「分割電圧ＶＬ２」いう。）を含むＬＣＤ駆動電圧が、内部分割抵抗回路２８からＬＣＤ制御信号生成回路２０に供給される。また、端子２２Ｌ１及び端子２２Ｌ２とＩ／Ｏポート２６Ｌ１及びＩ／Ｏポート２６Ｌ２とが接続されるため、端子２２Ｌ１及び端子２２Ｌ２を汎用Ｉ／Ｏポートとして使用することができる。 On the other hand, when the control signal a is at the H level, the switching element SW1 and the switching elements SW3 L1 and SW3 L2 are turned on. As a result, the internal division resistance circuit 28 is connected to the terminal 22 L3, and the terminals 22 L1 and 22 L2 are connected to the I / O ports 26 L1 and 26 L2 , respectively. On the other hand, the switching elements SW2 L1 and SW2 L2 are turned off because the level of the control signal a is inverted by the inverting circuit 32 and an L level signal is input. As a result, the terminals 22 L1 and 22 L2 and the internal divided resistor circuit 28 are disconnected. Therefore, the LSI 10 has an internal resistance division type circuit configuration. In the LSI 10 of this embodiment, when the internal resistance division type is used, the external division resistance circuit 3 is not connected to the LSI 10. As a result, divided voltages obtained by resistance-dividing the voltage difference between the terminal 22 L3 and the terminal 22 SS (hereinafter, divided voltages divided by the internal divided resistor circuit 28 are referred to as “divided voltage V L1 ” and “divided voltage V L2 ”, respectively. .) Is supplied from the internal dividing resistor circuit 28 to the LCD control signal generation circuit 20. Further, since the terminal 22 L1 and the terminal 22 L2 are connected to the I / O port 26 L1 and the I / O port 26 L2 , the terminal 22 L1 and the terminal 22 L2 can be used as general-purpose I / O ports.

本実施例のＬＳＩ１０において、内部分割抵抗回路２８からＬＣＤ制御信号生成回路２０に供給されるＬＣＤ駆動電圧の電圧値をテストする場合は、ＬＣＤ制御信号生成回路２０で階調電圧の階調毎の電圧を認識できるようにＬＣＤ駆動電圧制御信号を生成し、端子２４から出力させる。端子２４から出力されたＬＣＤ駆動電圧制御信号をテスタやテスト回路等により観測することにより、間接的に、電圧値のテストを行うことができる。
（第２の実施例）
図３には、本実施例の半導体装置に係るＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｎａｒｉｏｎ：大規模集積回路）の一例の概略構成図を示す。なお、図３は、詳細を後述する内部抵抗分割型においてとしてテスト動作を行うＬＳＩ１０の状態を示している。 In the LSI 10 of this embodiment, when testing the voltage value of the LCD drive voltage supplied from the internal division resistance circuit 28 to the LCD control signal generation circuit 20, the LCD control signal generation circuit 20 uses the gradation voltage for each gradation. An LCD drive voltage control signal is generated so that the voltage can be recognized, and is output from the terminal 24. By observing the LCD drive voltage control signal output from the terminal 24 with a tester, a test circuit, or the like, the voltage value can be indirectly tested.
(Second embodiment)
FIG. 3 shows a schematic configuration diagram of an example of an LSI (Large Scale Integration) related to the semiconductor device of this embodiment. FIG. 3 shows the state of the LSI 10 that performs the test operation in the internal resistance division type, which will be described in detail later.

本実施例のＬＳＩ１０は、実施例１と同様に、電源１から出力された電源電圧に基づいて、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディスプレイ）５を駆動させるためのＬＣＤ制御信号を生成し、ＬＣＤ５に出力する機能を有している。ＬＳＩ１０では、電源１から出力された電源電圧を分割抵抗回路により抵抗分割した階調電圧であるＬＣＤ駆動電圧を用いてＬＣＤ制御信号を生成する。その際、本実施例のＬＳＩ１０では、当該分割抵抗回路をＬＳＩ１０の外部に接続する方式（以下、「外部抵抗分割型」という。）と、当該分割抵抗回路をＬＳＩ１０の内部に実装する方式（以下、「内部抵抗分割型」という。）との切り替えを可能としている。   Similarly to the first embodiment, the LSI 10 of this embodiment generates an LCD control signal for driving an LCD (Liquid Crystal Display) 5 based on the power supply voltage output from the power supply 1, and causes the LCD 5 to It has a function to output. In the LSI 10, an LCD control signal is generated using an LCD drive voltage that is a gradation voltage obtained by resistance-dividing the power supply voltage output from the power supply 1 by a dividing resistor circuit. At this time, in the LSI 10 of this embodiment, a method of connecting the divided resistor circuit to the outside of the LSI 10 (hereinafter referred to as “external resistor divided type”) and a method of mounting the divided resistor circuit inside the LSI 10 (hereinafter referred to as “external resistor divided type”). , "Internal resistance division type").

なお、内部抵抗分割型とした場合には、使用できる汎用Ｉ／Ｏポートが増えることや、外部分割抵抗回路３が不要となる等のメリットがある。一方、外部抵抗分割型とした場合には、内部抵抗分割型と異なり、抵抗分割に用いる抵抗素子の抵抗値の変更に制限がなく、ＬＣＤ５の負荷や特性等によって、抵抗素子の抵抗値を自由に変更することができるため、より多くの種類のＬＣＤ５を駆動することが可能となるというメリットがある。   In the case of the internal resistance division type, there are advantages such that the number of general-purpose I / O ports that can be used is increased and the external division resistance circuit 3 is not required. On the other hand, in the case of the external resistance division type, unlike the internal resistance division type, there is no restriction on the change of the resistance value of the resistance element used for resistance division, and the resistance value of the resistance element can be freely set according to the load and characteristics of the LCD 5. Therefore, there is an advantage that more types of LCDs 5 can be driven.

図３に示すように、本実施例のＬＳＩ１０は、ＬＣＤ制御信号生成回路２０、端子２２ＳＳ、２２Ｌ１、２２Ｌ２、２２Ｌ３、端子２４、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ポート２６Ｌ１、２６Ｌ２、内部分割抵抗回路２８、制御部３０、及び制御信号生成回路３１を備えている。端子２２Ｌ３には、電源１の高電位側が接続されている。また、端子２２ＳＳには、電源１の低電位側及び所定の基準電位となるグランドが接続されている。以下、電源１から端子２２Ｌ３に入力される電圧を「電圧ＶＬ３」といい、電源１から端子２２ＳＳに入力される電圧を「電圧ＶＳＳ」という。 As shown in FIG. 3, the LSI 10 of this embodiment includes an LCD control signal generation circuit 20, terminals 22 SS , 22 L1 , 22 L2 , 22 L3 , terminal 24, I / O (Input / Output) ports 26 L1 , 26. L2 , an internal dividing resistor circuit 28, a control unit 30, and a control signal generation circuit 31 are provided. The high potential side of the power source 1 is connected to the terminal 22L3 . The terminal 22 SS is connected to the low potential side of the power source 1 and a ground serving as a predetermined reference potential. Hereinafter, the voltage input from the power source 1 to the terminal 22 L3 is referred to as “voltage V L3 ”, and the voltage input from the power source 1 to the terminal 22 SS is referred to as “voltage V SS ”.

内部分割抵抗回路２８は、端子２２Ｌ３と端子２２ＳＳとの間に接続されており、電圧ＶＬ３と電圧ＶＳＳとの電圧差を、抵抗素子ＲＬ１、ＲＬ２、ＲＬ３により抵抗分割して生成したＬＣＤ駆動電圧をＬＣＤ制御信号生成回路２０に供給する機能を有している。 The internal divided resistor circuit 28 is connected between the terminal 22 L3 and the terminal 22 SS, and resistance-divides the voltage difference between the voltage V L3 and the voltage V SS by the resistor elements R L1 , R L2 , and R L3. The LCD drive voltage generated in this way is supplied to the LCD control signal generation circuit 20.

端子２２Ｌ１及び端子２２Ｌ２は、ＬＳＩ１０を内部抵抗分割型として用いてＬＣＤ駆動電圧を生成する場合は、各々、制御部３０のスイッチング素子ＳＷ２Ｌ１及びスイッチング素子ＳＷ２Ｌ２を介して内部分割抵抗回路２８に接続され、それぞれ内部分割抵抗回路２８で分割された分割電圧が入力される。また、端子２２Ｌ１及び端子２２Ｌ２は、ＬＳＩ１０を内部抵抗分割型として用いてＬＣＤ駆動電圧を生成する場合は、各々、制御部３０のスイッチング素子ＳＷ３Ｌ１、及びスイッチング素子ＳＷ３Ｌ２を介して、Ｉ／Ｏポート２６Ｌ１及びＩ／Ｏポート２６Ｌ２に接続される。Ｉ／Ｏポート２６Ｌ１、２６Ｌ２は、それぞれ、ＬＳＩ１０の外部と内部との間で各種信号の入出力を行うための機能を有している。さらに、端子２２Ｌ１及び端子２２Ｌ２は、ＬＳＩ１０を外部抵抗分割型として用いてＬＣＤ駆動電圧を生成する場合は、各々、外部分割抵抗回路３から分割電圧が入力されるように外部分割抵抗回路３に接続される。 The terminal 22 L1 and the terminal 22 L2 use the internal divided resistance circuit 28 via the switching element SW2 L1 and the switching element SW2 L2 of the control unit 30, respectively, when generating the LCD driving voltage using the LSI 10 as the internal resistance division type. The divided voltages divided by the internal divided resistor circuit 28 are input. Further, the terminal 22 L1 and the terminal 22 L2 are respectively connected via the switching element SW3 L1 and the switching element SW3 L2 of the control unit 30 when the LCD drive voltage is generated using the LSI 10 as the internal resistance division type. / O port 26 L1 and I / O port 26 L2 . Each of the I / O ports 26 L1 and 26 L2 has a function for inputting and outputting various signals between the outside and the inside of the LSI 10. Further, when the LCD drive voltage is generated using the LSI 10 as the external resistance division type, the terminal 22 L1 and the terminal 22 L2 are respectively input to the external division resistance circuit 3 so that the division voltage is input from the external division resistance circuit 3. Connected to.

ＬＣＤ制御信号生成回路２０は、内部分割抵抗回路２８から入力されたＬＣＤ駆動電圧に基づいて、ＬＣＤ５を駆動させるためのＬＣＤ制御信号を生成する機能を有している。生成されたＬＣＤ制御信号は、端子２４を介してＬＣＤ５に出力される。   The LCD control signal generation circuit 20 has a function of generating an LCD control signal for driving the LCD 5 based on the LCD drive voltage input from the internal dividing resistor circuit 28. The generated LCD control signal is output to the LCD 5 via the terminal 24.

本実施例の制御部３０は、制御信号生成回路３１で生成される制御信号ａ及び制御信号ｂに基づいて、ＬＳＩ１０を外部抵抗分割型とするか内部抵抗分割型とするかを切り替える制御を行う機能を有している。また、制御部３０は、制御信号ａ及び制御信号ｂに基づいて、ＬＳＩ１０を内部抵抗分割型とした場合において、内部分割抵抗回路２８で生成されたＬＣＤ駆動電圧の電圧値をテストする場合と、テストを行わない場合とで、端子２２Ｌ１及び端子２２Ｌ２の接続先を切り替える機能を有している。なお、以下では、ＬＳＩ１０を内部抵抗分割型とした場合において、上記テストを行わない場合は、内部分割抵抗回路２８で生成されたＬＣＤ駆動電圧に基づいてＬＣＤ制御信号生成回路２０が生成したＬＣＤ制御信号をＬＣＤ５に出力する動作を行うため、以下では、「通常動作」という。 The control unit 30 according to the present embodiment performs control to switch the LSI 10 to the external resistance division type or the internal resistance division type based on the control signal a and the control signal b generated by the control signal generation circuit 31. It has a function. Further, the control unit 30 tests the voltage value of the LCD drive voltage generated by the internal division resistance circuit 28 when the LSI 10 is an internal resistance division type based on the control signal a and the control signal b. It has a function of switching the connection destination of the terminal 22 L1 and the terminal 22 L2 when the test is not performed. In the following, when the LSI 10 is an internal resistance division type and the above test is not performed, the LCD control signal generated by the LCD control signal generation circuit 20 based on the LCD drive voltage generated by the internal division resistance circuit 28 is used. Since an operation for outputting a signal to the LCD 5 is performed, the operation is hereinafter referred to as “normal operation”.

なお、本実施例のＬＳＩ１０では、外部抵抗分割型及び内部抵抗分割型の選択方法は、ユーザの使用状況等により選択される。また、外部抵抗分割型及び内部抵抗分割型の選択方法は、例えば、制御信号生成回路３１に予め記憶させておいてもよいし、所定の条件に基づいて制御信号生成回路３１が判断してもよいし、外部からの信号により制御信号生成回路３１に指示してもよいし、特に限定されるものではない。また、同様に、本実施例のＬＳＩ１０では、内部抵抗分割型において、テストを行うか、通常動作を行うかは、ユーザの使用状況等により選択される。選択方法は、例えば、制御信号生成回路３１に予め記憶させておいてもよいし、所定の条件に基づいて制御信号生成回路３１が判断してもよいし、外部からの信号により制御信号生成回路３１に指示してもよいし、特に限定されるものではない。   In the LSI 10 of the present embodiment, the selection method of the external resistance division type and the internal resistance division type is selected according to the usage status of the user. The selection method of the external resistance division type and the internal resistance division type may be stored in advance in the control signal generation circuit 31, for example, or may be determined by the control signal generation circuit 31 based on a predetermined condition. The control signal generation circuit 31 may be instructed by an external signal, and is not particularly limited. Similarly, in the LSI 10 of the present embodiment, whether to perform a test or a normal operation in the internal resistance division type is selected depending on the usage status of the user. The selection method may be stored in advance in the control signal generation circuit 31, for example, or may be determined by the control signal generation circuit 31 based on a predetermined condition, or the control signal generation circuit may be determined by an external signal. 31 may be instructed, and is not particularly limited.

本実施例の制御部３０は、図３に示すように、反転回路３２、ＡＮＤ回路３４、スイッチング素子ＳＷ１、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２を備えている。スイッチング素子ＳＷ１は、端子２２Ｌ３と内部分割抵抗回路２８との接続・非接続を切り替える機能を有している。スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、各々、端子２２Ｌ１、２２Ｌ２と内部分割抵抗回路２８（または、内部分割抵抗回路２８を介してＬＣＤ制御信号生成回路２０）との接続・非接続を切り替える機能を有している。スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、各々、端子２２Ｌ１、２２Ｌ２とＩ／Ｏポート２６Ｌ１、２６Ｌ２との接続・非接続を切り替える機能を有している。なお、本実施例のスイッチング素子ＳＷ１、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、制御信号ａがＨレベルの場合にオン（接続）状態となり、Ｌレベルの場合にオフ（非接続）状態となる。 As shown in FIG. 3, the control unit 30 of this embodiment includes an inverting circuit 32, an AND circuit 34, a switching element SW1, switching elements SW2 L1 and SW2 L2 , and switching elements SW3 L1 and SW3 L2 . The switching element SW1 has a function of switching connection / disconnection between the terminal 22L3 and the internal divided resistor circuit. The switching elements SW2 L1 and SW2 L2 respectively switch the connection / disconnection between the terminals 22 L1 and 22 L2 and the internal division resistance circuit 28 (or the LCD control signal generation circuit 20 via the internal division resistance circuit 28). have. The switching elements SW3 L1 and SW3 L2 have a function of switching connection / disconnection between the terminals 22 L1 and 22 L2 and the I / O ports 26 L1 and 26 L2 , respectively. Note that the switching element SW1, the switching elements SW2 L1 , SW2 L2 , and the switching elements SW3 L1 , SW3 L2 of this embodiment are turned on (connected) when the control signal a is at the H level, and are turned off when the control signal a is at the L level. (Not connected) state.

図４には、制御信号ａ及び制御信号ｂと、ＬＳＩ１０の回路構成との関係を表す状態表を説明図として示す。   FIG. 4 shows a state table representing the relationship between the control signal a and the control signal b and the circuit configuration of the LSI 10 as an explanatory diagram.

本実施例のＬＳＩ１０では、外部抵抗分割型として用いる場合は、制御信号生成回路３１から出力される制御信号ａをＬレベルとしている。図４に示すように、制御信号ａ及び制御信号ｂがＬレベルの場合は、制御信号ａがＬレベルのため、スイッチング素子ＳＷ１は、オフ状態になる。これにより、内部分割抵抗回路２８が端子２２Ｌ３と非接続状態となる。また、制御信号ａと制御信号ｂとの論理積となるＡＮＤ回路３４から出力される論理積信号がＬレベルのため、スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、オフ状態になる。これにより、端子２２Ｌ１、２２Ｌ２が、各々、Ｉ／Ｏポート２６Ｌ１、２６Ｌ２と非接続状態となる。さらに、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、反転回路３２によりＡＮＤ回路３４から出力された論理積信号のレベルが反転されてＨレベルの信号が入力するためオン状態になる。これにより、端子２２Ｌ１、２２Ｌ２と、ＬＣＤ制御信号生成回路２０とが、内部分割抵抗回路２８を介して接続される。従って、ＬＳＩ１０は、外部抵抗分割型の回路構成となる。 In the LSI 10 of the present embodiment, when the external resistance division type is used, the control signal a output from the control signal generation circuit 31 is set to L level. As shown in FIG. 4, when the control signal a and the control signal b are at the L level, since the control signal a is at the L level, the switching element SW1 is turned off. As a result, the internal divided resistor circuit 28 is disconnected from the terminal 22L3 . In addition, since the logical product signal output from the AND circuit 34 which is the logical product of the control signal a and the control signal b is L level, the switching elements SW3 L1 and SW3 L2 are turned off. As a result, the terminals 22 L1 and 22 L2 are disconnected from the I / O ports 26 L1 and 26 L2 , respectively. Further, the switching elements SW2 L1 and SW2 L2 are turned on because the level of the logical product signal output from the AND circuit 34 is inverted by the inverting circuit 32 and an H level signal is input. Thereby, the terminals 22 L1 and 22 L2 and the LCD control signal generation circuit 20 are connected via the internal division resistor circuit 28. Therefore, the LSI 10 has an external resistance division type circuit configuration.

また、制御信号ａがＬレベル、かつ、制御信号ｂがＨレベルの場合は、制御信号ａがＬレベルのため、スイッチング素子ＳＷ１は、オフ状態になる。また、制御信号ａと制御信号ｂとの論理積となるＡＮＤ回路３４から出力される論理積信号がＬレベルのため、スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、オフ状態になる。さらに、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、反転回路３２によりＡＮＤ回路３４から出力された論理積信号のレベルが反転されてＨレベルの信号が入力するためオン状態になる。従って、ＬＳＩ１０は、上記と同様に外部抵抗分割型の回路構成となる。 When the control signal a is at the L level and the control signal b is at the H level, the control signal a is at the L level, so that the switching element SW1 is turned off. In addition, since the logical product signal output from the AND circuit 34 which is the logical product of the control signal a and the control signal b is L level, the switching elements SW3 L1 and SW3 L2 are turned off. Further, the switching elements SW2 L1 and SW2 L2 are turned on because the level of the logical product signal output from the AND circuit 34 is inverted by the inverting circuit 32 and an H level signal is input. Therefore, the LSI 10 has an external resistance division type circuit configuration as described above.

すなわち、本実施例のＬＳＩ１０では、制御信号ａがＬレベルの場合は、制御信号ｂのレベルに係わらず、外部抵抗分割型の回路構成となる。   That is, in the LSI 10 of this embodiment, when the control signal a is at the L level, the circuit configuration is an external resistance division type regardless of the level of the control signal b.

なお、本実施例のＬＳＩ１０では、外部抵抗分割型とする場合は、外部分割抵抗回路３が、端子２２ＳＳと端子２２Ｌ３との間に接続され、外部分割抵抗回路３により分割された分割電圧が、端子２２Ｌ１及び端子２２Ｌ２に入力される。ＬＳＩ１０では、外部分割抵抗回路３で生成された階調電圧が各端子２２ＳＳ、２２Ｌ１、２２Ｌ２、２２Ｌ３に入力され、内部分割抵抗回路２８を介して、ＬＣＤ制御信号生成回路２０にＬＣＤ駆動電圧として供給される。なお、この際、外部分割抵抗回路３からＬＳＩ１０に入力された階調電圧は、内部分割抵抗回路２８を介してＬＣＤ制御信号生成回路２０に供給されるが、内部分割抵抗回路２８は、スイッチング素子ＳＷ１により、切り離されているため、ＬＳＩ１０は、外部抵抗分割型の回路構成となる。 In the LSI 10 of this embodiment, when the external resistance division type is used, the external division resistance circuit 3 is connected between the terminal 22 SS and the terminal 22 L3, and the divided voltage divided by the external division resistance circuit 3 is used. Are input to the terminal 22 L1 and the terminal 22 L2 . In the LSI 10, the gradation voltage generated by the external dividing resistor circuit 3 is input to each terminal 22 SS , 22 L1 , 22 L2 , 22 L3 , and the LCD control signal generating circuit 20 receives the LCD via the internal dividing resistor circuit 28. Supplied as drive voltage. At this time, the gradation voltage input from the external divider resistor circuit 3 to the LSI 10 is supplied to the LCD control signal generation circuit 20 via the internal divider resistor circuit 28. However, the internal divider resistor circuit 28 is a switching element. Since it is separated by SW1, the LSI 10 has an external resistance division type circuit configuration.

一方、内部抵抗分割型として用いる場合は、制御信号生成回路３１から出力される制御信号ａをＨレベルとしている。さらに、上記テストを行う場合は、制御信号ｂをＬレベルとし、通常動作を行う場合は、制御信号ｂをＨレベルとしている。   On the other hand, when the internal resistance division type is used, the control signal a output from the control signal generation circuit 31 is at the H level. Further, when the test is performed, the control signal b is set to the L level, and when the normal operation is performed, the control signal b is set to the H level.

テストを行う場合（制御信号ａがＨレベル、かつ、制御信号ｂがＬレベル）は、図４に示すように、制御信号ａがＨレベルのため、スイッチング素子ＳＷ１は、オン状態になる。これにより、内部分割抵抗回路２８が端子２２Ｌ３と接続状態となる。また、制御信号ａと制御信号ｂとの論理積となるＡＮＤ回路３４から出力される論理積信号がＬレベルのため、スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、オフ状態になる。これにより、端子２２Ｌ１、２２Ｌ２が、各々、Ｉ／Ｏポート２６Ｌ１、２６Ｌ２と非接続状態となる。 When the test is performed (the control signal a is at the H level and the control signal b is at the L level), as shown in FIG. 4, the control signal a is at the H level, so that the switching element SW1 is turned on. As a result, the internal divided resistor circuit 28 is connected to the terminal 22L3 . In addition, since the logical product signal output from the AND circuit 34 which is the logical product of the control signal a and the control signal b is L level, the switching elements SW3 L1 and SW3 L2 are turned off. As a result, the terminals 22 L1 and 22 L2 are disconnected from the I / O ports 26 L1 and 26 L2 , respectively.

さらに、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、反転回路３２によりＡＮＤ回路３４から出力された論理積信号のレベルが反転されてＨレベルの信号が入力するためオン状態になる。これにより、端子２２Ｌ１、２２Ｌ２が、内部分割抵抗回路２８に接続される。 Further, the switching elements SW2 L1 and SW2 L2 are turned on because the level of the logical product signal output from the AND circuit 34 is inverted by the inverting circuit 32 and an H level signal is input. As a result, the terminals 22 L1 and 22 L2 are connected to the internal divided resistor circuit 28.

従って、ＬＳＩ１０は、内部抵抗分割型の回路構成となる。なお、本実施例のＬＳＩ１０では、内部抵抗分割型とする場合は、外部分割抵抗回路３を、ＬＳＩ１０に非接続としている。これにより、端子２２Ｌ３と端子２２ＳＳとの電圧差を抵抗分割した分割電圧（以下、内部分割抵抗回路２８により抵抗分割した分割電圧をそれぞれ「分割電圧ＶＬ１」及び「分割電圧ＶＬ２」という。）を含むＬＣＤ駆動電圧が、内部分割抵抗回路２８からＬＣＤ制御信号生成回路２０に供給される。 Therefore, the LSI 10 has an internal resistance division type circuit configuration. In the LSI 10 of this embodiment, when the internal resistance division type is used, the external division resistance circuit 3 is not connected to the LSI 10. Thereby, the divided voltage obtained by resistance division of the voltage difference between the terminal 22 L3 and the terminal 22 SS (hereinafter, the divided voltages divided by the internal divided resistor circuit 28 are referred to as “divided voltage V L1 ” and “divided voltage V L2 ”, respectively. .) Is supplied from the internal dividing resistor circuit 28 to the LCD control signal generation circuit 20.

さらに、ＬＳＩ１０は、端子２２Ｌ１、２２Ｌ２から、分割電圧ＶＬ１及び分割電圧ＶＬ２を外部に出力することができる。この際、端子２２Ｌ１から外部に出力される分割電圧ＶＬ１及び分割電圧ＶＬ２は、内部分割抵抗回路２８の抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の抵抗値をそれぞれ、ＲＬ１、ＲＬ２、ＲＬ３とすると、以下の（１）式及び（２）式で表される。
ＶＬ１＝（ＲＬ１×ＶＬ３＋（ＲＬ２＋ＲＬ３）×ＶＳＳ）／（ＲＬ１＋ＲＬ２＋ＲＬ３） ・・・（１）
ＶＬ２＝（（ＲＬ１＋ＲＬ２）×ＶＬＳ＋ＶＳＳ×ＲＬ３）／（ＲＬ１＋ＲＬ２＋ＲＬ３） ・・・（２）
端子２２Ｌ１及び端子２２Ｌ２から外部に出力された分割電圧ＶＬ１及び分割電圧ＶＬ２をテスタやテスト回路等により観測することにより、電圧値のテストを行う。これにより、本実施例では、分割電圧ＶＬ１及び分割電圧ＶＬ２を直接的にテストすることができる。 Furthermore, the LSI 10 can output the divided voltage V L1 and the divided voltage V L2 to the outside from the terminals 22 L1 and 22 L2 . At this time, the divided voltage V L1 and divided voltage V L2 is outputted from the terminal 22 L1 to the outside, respectively a resistance of the resistor R L1, R L2, R L3 of the internal dividing resistor circuit 28, R L1, R L2 , RL3 , it is represented by the following formulas (1) and (2).
V L1 = (R L1 × V L3 + (R L2 + R L3 ) × V SS ) / (R L1 + R L2 + R L3 ) (1)
V L2 = ((R L1 + R L2 ) × V LS + V SS × R L3 ) / (R L1 + R L2 + R L3 ) (2)
A voltage value is tested by observing the divided voltage V L1 and the divided voltage V L2 output to the outside from the terminal 22 L1 and the terminal 22 L2 with a tester, a test circuit, or the like. Thereby, in the present embodiment, the divided voltage V L1 and the divided voltage V L2 can be directly tested.

通常動作を行う場合（制御信号ａ及び制御信号ｂがＨレベル）は、図４に示すように、制御信号ａがＨレベルのため、スイッチング素子ＳＷ１は、オン状態になる。これにより、内部分割抵抗回路２８が端子２２Ｌ３と接続状態となる。また、制御信号ａと制御信号ｂとの論理積となるＡＮＤ回路３４から出力される論理積信号がＨレベルのため、スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２は、オン状態になる。これにより、端子２２Ｌ１、２２Ｌ２が、各々、Ｉ／Ｏポート２６Ｌ１、２６Ｌ２と接続状態となる。 When performing normal operation (the control signal a and the control signal b are at the H level), as shown in FIG. 4, the control signal a is at the H level, so that the switching element SW1 is turned on. As a result, the internal divided resistor circuit 28 is connected to the terminal 22L3 . In addition, since the logical product signal output from the AND circuit 34 that is the logical product of the control signal a and the control signal b is H level, the switching elements SW3 L1 and SW3 L2 are turned on. As a result, the terminals 22 L1 and 22 L2 are connected to the I / O ports 26 L1 and 26 L2 , respectively.

さらに、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２は、反転回路３２によりＡＮＤ回路３４から出力された論理積信号のレベルが反転されてＬレベルの信号が入力するためオフ状態になる。これにより、端子２２Ｌ１、端子２２Ｌ２が、内部分割抵抗回路２８に非接続される。 Further, the switching elements SW2 L1 and SW2 L2 are turned off because the level of the logical product signal output from the AND circuit 34 is inverted by the inverting circuit 32 and an L level signal is input. As a result, the terminal 22 L1 and the terminal 22 L2 are disconnected from the internal divided resistor circuit 28.

従って、ＬＳＩ１０は、内部抵抗分割型の回路構成となる。   Therefore, the LSI 10 has an internal resistance division type circuit configuration.

さらに、端子２２Ｌ１及び端子２２Ｌ２は、各々、Ｉ／Ｏポート２６Ｌ１、Ｉ／Ｏポート２６Ｌ２と接続されるため、端子２２Ｌ１及び端子２２Ｌ２を汎用Ｉ／Ｏポートとして使用することができる。 Furthermore, since the terminal 22 L1 and the terminal 22 L2 are connected to the I / O port 26 L1 and the I / O port 26 L2 , respectively, the terminal 22 L1 and the terminal 22 L2 can be used as general-purpose I / O ports. it can.

このように本実施例では、ＬＳＩ１０を内部抵抗分割型として構成した場合にＬＣＤ駆動電圧のテストを行う際は、制御信号ａと制御信号ｂとに基づいて制御部３０が、スイッチング素子ＳＷ１をオン状態、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２をオン状態、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２をオフ状態に制御する。これにより、端子２２Ｌ１及び端子２２Ｌ２から、分割電圧ＶＬ１及び分割電圧ＶＬ２を外部に出力することができる。分割電圧ＶＬ１及び分割電圧ＶＬ２を直接的にテストすることができるため、間接的にテストを行う場合に比べて、内部分割抵抗回路２８の抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の精度の確認や、内部分割抵抗回路２８に何かしらの不具合（故障等）が生じている場合の解析等を詳細に行うことができる。従って、本実施例のＬＳＩ１０では、間接的にテストを行う場合に比べて、より精度よく、適切にテストを行うことができる。
（第３の実施例）
本実施例は、第２の実施例と同様の構成及び動作を含むため、同様の構成及び動作については、その旨を記し、詳細な説明を省略する。 As described above, in this embodiment, when the LCD 10 is tested when the LSI 10 is configured as the internal resistance division type, the control unit 30 turns on the switching element SW1 based on the control signal a and the control signal b. The switching elements SW2 L1 and SW2 L2 are turned on, and the switching elements SW3 L1 and SW3 L2 are turned off. Thereby, the divided voltage V L1 and the divided voltage V L2 can be output to the outside from the terminal 22 L1 and the terminal 22 L2 . Since the divided voltage V L1 and the divided voltage V L2 can be directly tested, the accuracy of the resistance elements R L1 , R L2 , and R L3 of the internal divided resistor circuit 28 can be improved compared to the case where the test is performed indirectly. It is possible to perform details such as confirmation and analysis in the case where some trouble (failure or the like) occurs in the internal division resistance circuit 28. Therefore, in the LSI 10 of this embodiment, the test can be appropriately performed with higher accuracy than in the case of performing the test indirectly.
(Third embodiment)
Since the present embodiment includes the same configuration and operation as those of the second embodiment, the same configuration and operation are described as such, and detailed description thereof is omitted.

ＬＳＩ１０の内部に内部分割抵抗回路２８を実装する場合、内部分割抵抗回路２８の抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の抵抗値は、一般的に製造工程におけるバラつきにより変化する。当該変化が大きくなると、上記（１）式及び（２）式からわかるように、分割電圧ＶＬ１及び分割電圧ＶＬ２の電圧値が変化し、ＬＣＤ５の表示に濃淡のムラが生じる懸念がある。本実施例のＬＳＩ１０では、分割電圧ＶＬ１及び分割電圧ＶＬ２を直接的にテストすることができるようになったことを利用して、内部分割抵抗回路２８の抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の抵抗値のトリミングを行うよう構成している。 When the internal divided resistor circuit 28 is mounted inside the LSI 10 , the resistance values of the resistance elements R L1 , R L2 , and R L3 of the internal divided resistor circuit 28 generally change due to variations in the manufacturing process. When the change becomes large, as can be seen from the above formulas (1) and (2), the voltage values of the divided voltage V L1 and the divided voltage V L2 change, and there is a concern that the display of the LCD 5 may be unevenly shaded. In the LSI 10 of the present embodiment, the resistive elements R L1 , R L2 , R of the internal divided resistor circuit 28 can be utilized by using the fact that the divided voltage V L1 and the divided voltage V L2 can be directly tested. Trimming of the resistance value of L3 is performed.

図５には、本実施例の半導体装置に係るＬＳＩの一例の概略構成図を示す。なお、図５は、詳細を後述する内部抵抗分割型としてテスト動作を行うＬＳＩ１０の状態を示している。   FIG. 5 shows a schematic configuration diagram of an example of an LSI relating to the semiconductor device of this embodiment. FIG. 5 shows a state of the LSI 10 that performs a test operation as an internal resistance division type whose details will be described later.

本実施例のＬＳＩ１０における、制御信号ａ及び制御信号ｂによる動作は、第２の実施例と同様であるため、詳細な説明を省略する。   Since the operation of the control signal a and the control signal b in the LSI 10 of this embodiment is the same as that of the second embodiment, detailed description thereof is omitted.

一方、本実施例のＬＳＩ１０では、上述したように第１の実施例と異なり、トリミング制御部４０によるトリミング動作を行うため、当該トリミング動作及びトリミング動作を行うための構成について説明する。   On the other hand, in the LSI 10 of this embodiment, unlike the first embodiment as described above, the trimming operation by the trimming control unit 40 and the configuration for performing the trimming operation will be described.

図５に示すように、本実施例のＬＳＩ１０は、第２の実施例のＬＳＩ１０と以下の点で、異なっている。本実施例のＬＳＩ１０は、内部分割抵抗回路２８の抵抗素子ＲＬ１、ＲＬ２、ＲＬ３を抵抗値が可変である可変抵抗としている。また、本実施例のＬＳＩ１０は、内部分割抵抗回路２８の可変抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の抵抗値を変化させる制御を行うためトリミング制御部４０を備えている。 As shown in FIG. 5, the LSI 10 of the present embodiment is different from the LSI 10 of the second embodiment in the following points. In the LSI 10 of this embodiment, the resistance elements R L1 , R L2 , and R L3 of the internal division resistance circuit 28 are variable resistors whose resistance values are variable. Further, the LSI 10 of this embodiment includes a trimming control unit 40 for performing control to change the resistance values of the variable resistance elements R L1 , R L2 , and R L3 of the internal division resistance circuit 28.

本実施例のＬＳＩ１０では、第１の実施例において説明したように、内部抵抗分割型において、分割電圧ＶＬ１及び分割電圧ＶＬ２を直接的にテストした、テスト結果に応じて、トリミング動作を行う。本実施例では、テスト結果（分割電圧ＶＬ１及び分割電圧ＶＬ２の測定値）に基づいて、ＬＳＩ１０の外部で、分割電圧ＶＬ１及び分割電圧ＶＬ２が所望の範囲内となるようにトリミング信号を生成している。外部で生成したトリミング信号は、ＬＳＩ１０に設けられたテスト用端子（図示省略）から入力され、当該トリミング信号により、トリミング制御部４０が、内部分割抵抗回路２８の可変抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の抵抗値を変化させる制御を行う。当該制御により、内部分割抵抗回路２８では、変化した抵抗値に応じた分割電圧ＶＬ１及び分割電圧ＶＬ２を出力するようになる。 In the LSI 10 of this embodiment, as described in the first embodiment, in the internal resistance division type, the divided voltage V L1 and the divided voltage V L2 are directly tested, and the trimming operation is performed according to the test result. . In this embodiment, the test result on the basis of the (measured values of the divided voltage V L1 and divided voltage V L2), outside the LSI 10, the divided voltage V L1 and divided voltage trimming signal as V L2 is within a desired range Is generated. The trimming signal generated externally is input from a test terminal (not shown) provided in the LSI 10, and the trimming control unit 40 uses the trimming signal to change the variable resistance elements R L1 , R L2 , Control to change the resistance value of R L3 is performed. With this control, the internal divided resistor circuit 28 outputs the divided voltage V L1 and the divided voltage V L2 according to the changed resistance value.

なお、テスト結果に基づいて、トリミング信号を生成する方法は特に限定されるものではなく、例えば、上記（１）式及び（２）式等を参照して生成するようにしてもよい。なお、上記所望の範囲は、ユーザ等の使用状況や、ＬＳＩ１０の仕様等により定めることができる。   Note that the method for generating the trimming signal based on the test result is not particularly limited. For example, the trimming signal may be generated with reference to the above formulas (1) and (2). The desired range can be determined by the usage status of the user, the specifications of the LSI 10, and the like.

なお、本実施例では、ＬＳＩ１０の外部でトリミング信号を生成する場合について説明したがこれに限らず、トリミング信号を生成する回路をＬＳＩ１０内部に備えるようにしてもよい。   In this embodiment, the case where the trimming signal is generated outside the LSI 10 has been described. However, the present invention is not limited to this, and a circuit for generating the trimming signal may be provided inside the LSI 10.

なお、本実施例では、分割電圧ＶＬ１及び分割電圧ＶＬ２の測定値に基づいてトリミング信号が生成される場合について説明したが、これに限らず、トリミング信号は、端子２２Ｌ１及び端子２２Ｌ２に流れる電流を測定した電流値に基づいて生成されてもよい。 In this embodiment, the case where the trimming signal is generated based on the measurement values of the divided voltage V L1 and the divided voltage V L2 has been described. However, the present invention is not limited to this, and the trimming signal includes the terminal 22 L1 and the terminal 22 L2. May be generated based on a current value obtained by measuring the current flowing through

このように本実施例のＬＳＩ１０は、第２の実施例と同様に、制御信号ａ及び制御信号ｂに基づいて、端子２２Ｌ１、２２Ｌ２から、分割電圧ＶＬ１及び分割電圧ＶＬ２を外部に出力することにより、分割電圧ＶＬ１及び分割電圧ＶＬ２を直接的にテストすることができるため、間接的にテストを行う場合に比べて、より精度よく、適切にテストを行うことができる。 As described above, the LSI 10 of this embodiment, like the second embodiment, supplies the divided voltage V L1 and the divided voltage V L2 from the terminals 22 L1 and 22 L2 to the outside based on the control signal a and the control signal b. Since the divided voltage V L1 and the divided voltage V L2 can be directly tested by outputting, the test can be appropriately performed with higher accuracy than in the case of performing the test indirectly.

また、本実施例のＬＳＩ１０は、分割電圧ＶＬ１及び分割電圧ＶＬ２を直接的にテストすることができるようになったことを利用して生成されたトリミング信号により、トリミング制御部４０が内部分割抵抗回路２８の可変抵抗素子ＲＬ１、ＲＬ２、ＲＬ３の抵抗値をトリミングする。そのため、本実施例のＬＳＩ１０は、分割電圧ＶＬ１及び分割電圧ＶＬ２を所望の範囲内とすることができると共に、分割電圧ＶＬ１及び分割電圧ＶＬ２の変化を抑制することができる。これにより、ＬＣＤ５の表示に濃淡のムラが生じるのを抑制することができる。
（第４の実施例）
上記第２の実施例及び第３の実施例では、分割電圧ＶＬ１及び分割電圧ＶＬ２を端子２２Ｌ１及び端子２２Ｌ２からＬＳＩ１０外部に出力する場合に、テストを行うとして説明していたが、この場合に、テスト動作だけではなく、内部抵抗分割型の通常動作を行うようにしてもよい。内部抵抗分割型の通常動作において、分割電圧ＶＬ１及び分割電圧ＶＬ２を端子２２Ｌ１及び端子２２Ｌ２からＬＳＩ１０外部に出力する場合のＬＳＩ１０の構成例を第４の実施例として説明する。 Further, in the LSI 10 of this embodiment, the trimming control unit 40 uses the trimming signal generated by using the fact that the divided voltage V L1 and the divided voltage V L2 can be directly tested. The resistance values of the variable resistance elements R L1 , R L2 , and R L3 of the resistance circuit 28 are trimmed. Therefore, the LSI 10 according to the present embodiment can keep the divided voltage V L1 and the divided voltage V L2 within desired ranges, and can suppress changes in the divided voltage V L1 and the divided voltage V L2 . Thereby, it is possible to suppress the occurrence of shading unevenness in the display of the LCD 5.
(Fourth embodiment)
In the second embodiment and the third embodiment, it has been described that the test is performed when the divided voltage V L1 and the divided voltage V L2 are output from the terminal 22 L1 and the terminal 22 L2 to the outside of the LSI 10. In this case, not only the test operation but also the normal operation of the internal resistance division type may be performed. A configuration example of the LSI 10 when the divided voltage V L1 and the divided voltage V L2 are output from the terminal 22 L1 and the terminal 22 L2 to the outside of the LSI 10 in the internal resistance division type normal operation will be described as a fourth embodiment.

一例として、図６には、端子２２Ｌ１、端子２２Ｌ２、及び端子２２Ｌ３の各々にバイパスコンデンサが挿入されたＬＳＩ１０の一例の概略構成図を示す。 As an example, FIG. 6 shows a schematic configuration diagram of an example of the LSI 10 in which a bypass capacitor is inserted into each of the terminal 22 L1 , the terminal 22 L2 , and the terminal 22 L3 .

図６に示すように、端子２２Ｌ１、端子２２Ｌ２、及び端子２２Ｌ３の各々は、ＬＳＩ１０の外部において、グランドとの間にバイパスコンデンサＣＬ１、バイパスコンデンサＣＬ２、及びバイパスコンデンサＣＬ３が挿入されている。このようにバイパスコンデンサＣＬ１、バイパスコンデンサＣＬ２、及びバイパスコンデンサＣＬ３を挿入することにより、ＬＣＤ制御信号の切り替わりに対する、分割電圧ＶＬ１及び分割電圧ＶＬ２の安定性を向上させることができる。 As shown in FIG. 6, a bypass capacitor C L1 , a bypass capacitor C L2 , and a bypass capacitor C L3 are inserted between the terminal 22 L1 , the terminal 22 L2 , and the terminal 22 L3 and the ground outside the LSI 10. Has been. By inserting the bypass capacitor C L1 , the bypass capacitor C L2 , and the bypass capacitor C L3 in this way, it is possible to improve the stability of the divided voltage V L1 and the divided voltage V L2 with respect to switching of the LCD control signal.

またその他の例として、図７には、端子２２Ｌ１と端子２２Ｌ２との間に抵抗素子ｒ２が挿入されたＬＳＩ１０の一例の概略構成図を示す。 As another example, in FIG. 7, a schematic diagram of one example of the LSI10 the resistive element r 2 is inserted between the terminals 22 L1 and the terminal 22 L2.

図７に実線で示すように、ＬＳＩ１０の外部において、端子２２Ｌ１と端子２２Ｌ２との間には、抵抗素子ｒ２が挿入されている。抵抗素子ｒ２は、内部分割抵抗回路２８の抵抗素子ＲＬ２と並列接続となるため、抵抗素子ＲＬ２の抵抗値を変化させることができる。なお、抵抗素子ｒ２は、並列接続であるため、抵抗素子ＲＬ２の抵抗値を小さくすることのみ可能である。 As shown by the solid line in FIG. 7, the external LSI 10, between the terminals 22 L1 and the terminal 22 L2, the resistance element r 2 are inserted. Resistive element r 2, since the resistance element R L2 of the internal dividing resistor circuit 28 connected in parallel, it is possible to change the resistance value of the resistance element R L2. The resistance element r 2 are the parallel connection is possible only to reduce the resistance of the resistor R L2.

なお、抵抗素子ｒ２に限らず、抵抗素子ＲＬ１の抵抗値を変化させたい場合には、図７に点線で示したように抵抗素子ｒ１を挿入してもよい。また、抵抗素子ＲＬ３の抵抗値を変化させたい場合には、図７に点線で示したように抵抗素子ｒ３を挿入してもよい。または、これらを組み合わせて挿入してもよい。 Note that not only the resistance element r 2 but also the resistance value of the resistance element R L1 may be changed, the resistance element r 1 may be inserted as shown by the dotted line in FIG. Further, when it is desired to change the resistance value of the resistance element R L3 , the resistance element r 3 may be inserted as shown by a dotted line in FIG. Or you may insert combining these.

このように、ＬＳＩ１０の外部において、端子２２ＳＳ、端子２２Ｌ１、端子２２Ｌ２、及び端子２２Ｌ３の隣接する各端子間に抵抗素子ｒ１、抵抗素子ｒ２、抵抗素子ｒ３を挿入することにより、内部分割抵抗回路２８の抵抗素子ＲＬ１、ＲＬ２、ＲＬ３抵抗値を変化させることができる。これにより、接続するＬＣＤ５の負荷や特性等に応じて、分割電圧ＶＬ１及び分割電圧ＶＬ２を調整することができる。 As described above, the resistor element r 1 , the resistor element r 2 , and the resistor element r 3 are inserted between adjacent terminals of the terminal 22 SS , the terminal 22 L1 , the terminal 22 L2 , and the terminal 22 L3 outside the LSI 10 . Thus, the resistance values of the resistance elements R L1 , R L2 , and R L3 of the internal division resistance circuit 28 can be changed. Thereby, the divided voltage V L1 and the divided voltage V L2 can be adjusted according to the load, characteristics, and the like of the LCD 5 to be connected.

なお、本実施例では、第２の実施例のＬＳＩ１０に、バイパスコンデンサＣＬ１、バイパスコンデンサＣＬ２、及びバイパスコンデンサＣＬ３や、抵抗素子ｒ１、抵抗素子ｒ２、抵抗素子ｒ３を挿入した場合について説明したがこれに限らず、第３の実施例のＬＳＩ１０に挿入してもよいことはいうまでもない。また、バイパスコンデンサＣＬ１、バイパスコンデンサＣＬ２、及びバイパスコンデンサＣＬ３や、抵抗素子ｒ１、抵抗素子ｒ２、抵抗素子ｒ３の両者を挿入してもよいこともいうまでもない。 In this embodiment, a bypass capacitor C L1 , a bypass capacitor C L2 , a bypass capacitor C L3 , a resistor element r 1 , a resistor element r 2 , and a resistor element r 3 are inserted into the LSI 10 of the second embodiment. Although the case has been described, the present invention is not limited to this, and it goes without saying that it may be inserted into the LSI 10 of the third embodiment. Needless to say, the bypass capacitor C L1 , the bypass capacitor C L2 , the bypass capacitor C L3, and both the resistor element r 1 , the resistor element r 2 , and the resistor element r 3 may be inserted.

以上説明したように、本実施の形態の各実施例におけるＬＳＩ１０では、内部分割抵抗回路２８からＬＣＤ制御信号生成回路２０に供給するＬＣＤ駆動電圧のテストを適切に行うことができる。   As described above, the LSI 10 in each example of the present embodiment can appropriately test the LCD drive voltage supplied from the internal division resistor circuit 28 to the LCD control signal generation circuit 20.

なお、上記第１の実施例では、制御信号生成回路３１が制御信号ａを生成し、上記第２の実施例では、制御信号生成回路３１が制御信号ａ及び制御信号ｂを生成するように構成しているが、本構成に限らない。ＬＳＩ１０の外部で生成された制御信号ａ及び制御信号ｂが、ＬＳＩ１０に入力されるように構成してもよい。なお、外部から制御信号ａ及び制御信号ｂを入力するように構成した場合、ＬＳＩ１０は、制御信号ａ及び制御信号ｂを入力するためのＩ／Ｏポートを必要とする。そのため、上記各実施例のように、ＬＳＩ１０内部の制御信号生成回路３１で生成することが好ましい。   In the first embodiment, the control signal generation circuit 31 generates the control signal a, and in the second embodiment, the control signal generation circuit 31 generates the control signal a and the control signal b. However, it is not limited to this configuration. The control signal a and the control signal b generated outside the LSI 10 may be input to the LSI 10. When the control signal a and the control signal b are input from the outside, the LSI 10 needs an I / O port for inputting the control signal a and the control signal b. For this reason, it is preferable that the control signal generation circuit 31 in the LSI 10 generates the signal as in the above embodiments.

また、上記第２の実施例〜第４の実施例では、制御部３０がＡＮＤ回路３４を備えている場合について説明したが、ＡＮＤ回路３４は、備えていなくてもよい。ＡＮＤ回路３４を備えない場合は、反転回路３２及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２には、直接、制御信号ｂが入力されるように構成すればよい。なお、この場合は、制御信号ａがＬレベル、かつ制御信号ｂがＨレベルの場合に、スイッチング素子ＳＷ１がオフ状態、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２がオフ状態、かつ、スイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２がオン状態となる。このような場合は、ＬＳＩ１０が内部抵抗分割型及び外部抵抗分割型のいずれにもならないため、ＬＳＩ１０が動作しない。このようにＬＳＩ１０が動作しない状態を回避するためには、本実施例のように、ＡＮＤ回路３４を備えることが好ましい。 In the second to fourth embodiments, the case where the control unit 30 includes the AND circuit 34 has been described. However, the AND circuit 34 may not be included. When the AND circuit 34 is not provided, the control signal b may be directly input to the inverting circuit 32 and the switching elements SW3 L1 and SW3 L2 . In this case, when the control signal a is L level and the control signal b is H level, the switching element SW1 is off, the switching elements SW2 L1 and SW2 L2 are off, and the switching elements SW3 L1 and SW3 L2 is turned on. In such a case, the LSI 10 does not operate because the LSI 10 is neither an internal resistance division type nor an external resistance division type. In order to avoid such a state in which the LSI 10 does not operate, it is preferable to include an AND circuit 34 as in this embodiment.

また、上記第２の実施例〜第４の実施例では、外部抵抗分割型及び内部抵抗分割型の両方の構成とすることができるＬＳＩ１０について説明したがこれに限らない。内部抵抗分割型のＬＳＩ１０においても、制御部３０が制御信号ａ及び制御信号ｂに応じて、同様にスイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２の状態、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２の状態を制御することにより、直接、分割電圧ＶＬ１及び分割電圧ＶＬ２をテストすることができるようになる。 In the second to fourth embodiments, the LSI 10 that can be configured as both the external resistance division type and the internal resistance division type has been described. However, the present invention is not limited to this. Also in the internal resistance division type LSI 10, the control unit 30 similarly controls the states of the switching elements SW2 L1 and SW2 L2 and the states of the switching elements SW3 L1 and SW3 L2 according to the control signal a and the control signal b. As a result, the divided voltage V L1 and the divided voltage V L2 can be directly tested.

また、上記各実施例では、スイッチング素子ＳＷ２Ｌ１、ＳＷ２Ｌ２、及びスイッチング素子ＳＷ３Ｌ１、ＳＷ３Ｌ２を備えたＬＳＩ１０に説明したがこれに限らない。スイッチング素子ＳＷ２Ｌ１及びスイッチング素子ＳＷ３Ｌ１を１つのスイッチング素子とし、同様に、スイッチング素子ＳＷ２Ｌ２及びスイッチング素子ＳＷ３Ｌ２を１つのスイッチング素子として構成してもよい。この場合は、ＡＮＤ回路３４から出力される論理積信号に基づいて、端子２２Ｌ１及び端子２２Ｌ２の接続先を、Ｉ／Ｏポート２６Ｌ１及びＩ／Ｏポート２６Ｌ２とするか、内部分割抵抗回路２８とするかを切り替えるようにすればよい。 In each of the above embodiments, the switching element SW2 L1 , SW2 L2 , and the LSI 10 including the switching elements SW3 L1 , SW3 L2 have been described, but the present invention is not limited thereto. The switching element SW2 L1 and the switching element SW3 L1 may be configured as one switching element, and similarly, the switching element SW2 L2 and the switching element SW3 L2 may be configured as one switching element. In this case, based on the logical product signal output from the AND circuit 34, the connection destinations of the terminal 22 L1 and the terminal 22 L2 are the I / O port 26 L1 and the I / O port 26 L2 , or the internal division resistor The circuit 28 may be switched.

また、上記各実施例のＬＳＩ１０で示した内部分割抵抗回路２８で分割される分割電圧の数は、一例であり、上記各実施例よりも少なくてもよいし、また、多くてもよい。なお、ＬＳＩ１０には、分割電圧の数に応じて、上記各実施例の端子２２Ｌ１及び端子２２Ｌ２に対応する端子２２が設けられる。 Further, the number of divided voltages divided by the internal divided resistor circuit 28 shown in the LSI 10 of each of the above embodiments is an example, and may be smaller or larger than that of the above respective embodiments. Note that the LSI 10 is provided with terminals 22 corresponding to the terminals 22 L1 and 22 L2 of the above-described embodiments according to the number of divided voltages.

また、上記各実施例では、ＬＣＤ５を駆動するためのＬＣＤ制御信号を生成するＬＳＩ１０について説明したこれに限らない。半導体装置は、その他の表示装置や各種装置等を駆動するための制御信号を生成するために内部分割抵抗回路２８により階調電圧を生成する半導体装置であれば、特に限定されない。   In each of the above embodiments, the LSI 10 that generates the LCD control signal for driving the LCD 5 is not limited to this. The semiconductor device is not particularly limited as long as the semiconductor device generates a gradation voltage by the internal division resistor circuit 28 in order to generate a control signal for driving other display devices, various devices, and the like.

また、その他の上記各実施例で説明した半導体装置１０及び制御部３０等の構成、及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。   In addition, the configurations and operations of the semiconductor device 10 and the control unit 30 described in the other embodiments are examples, and can be changed according to the situation without departing from the gist of the present invention. Needless to say.

３ 外部分割抵抗回路 （外部階調電圧生成部）
５ ＬＣＤ
１０ ＬＳＩ
２０ ＬＣＤ制御信号生成回路
２２ＳＳ 端子 （第２端子）
２２Ｌ１、２２Ｌ２ 端子 （第３端子）
２２Ｌ３ 端子 （第１端子）
２４ 端子
２６Ｌ１、２６Ｌ２ Ｉ／Ｏポート （入出力部）
２８ 内部分割抵抗回路 （内部階調電圧生成部）
３０ 制御部
３１ 制御信号生成回路
３２ 反転回路
３４ ＡＮＤ回路
４０ トリミング制御部 （トリミング部） 3 External division resistor circuit (external gradation voltage generator)
5 LCD
10 LSI
20 LCD control signal generation circuit 22 SS terminal (second terminal)
22 L1 , 22 L2 terminals (third terminal)
22 L3 terminal (first terminal)
24 Terminal 26 L1 , 26 L2 I / O port (input / output unit)
28 Internal division resistor circuit (Internal gradation voltage generator)
30 Control Unit 31 Control Signal Generation Circuit 32 Inversion Circuit 34 AND Circuit 40 Trimming Control Unit (Trimming Unit)

Claims (9)

外部から所定の第１電圧が入力される第１端子と、
外部から前記第１電圧よりも小さい所定の第２電圧が入力される第２端子と、
前記第１端子に入力された前記第１電圧と前記第２端子に入力された前記第２電圧との電圧差を複数の抵抗素子により分割して少なくとも１以上の分割電圧を生成し、生成した前記分割電圧、前記第１電圧、及び前記第２電圧を含む階調電圧を所定の回路に出力する内部階調電圧生成部と、
外部に対し信号の入出力を行う入出力部と、
前記内部階調電圧生成部で生成される前記分割電圧の数に応じて設けられた第３端子と、
第１制御信号及び第２制御信号に基づいて、前記内部階調電圧生成部から出力された階調電圧に基づいて前記所定の回路を動作させる内部階調電圧動作時は、前記第３端子と前記入出力部とを接続すると共に、前記第３端子と前記内部階調電圧生成部とを非接続とする第１制御を行い、また、前記所定の回路に出力される階調電圧のテストを行う場合は、前記第３端子と前記内部階調電圧生成部とを接続して前記内部階調電圧生成部により生成された前記分割電圧を前記第３端子から外部に出力させると共に、前記第３端子と前記入出力部とを非接続とする第２制御を行う制御部と、
を備えた半導体装置。 A first terminal to which a predetermined first voltage is input from the outside;
A second terminal to which a predetermined second voltage smaller than the first voltage is input from the outside;
A voltage difference between the first voltage input to the first terminal and the second voltage input to the second terminal is divided by a plurality of resistance elements to generate at least one divided voltage and generated An internal gray voltage generator that outputs gray voltages including the divided voltage, the first voltage, and the second voltage to a predetermined circuit;
An input / output unit for inputting / outputting signals to / from the outside;
A third terminal provided according to the number of the divided voltages generated by the internal gradation voltage generation unit;
Based on the first control signal and the second control signal, when the internal grayscale voltage is operated to operate the predetermined circuit based on the grayscale voltage output from the internal grayscale voltage generator, the third terminal The first control for connecting the input / output unit and disconnecting the third terminal and the internal grayscale voltage generation unit is performed, and a test of the grayscale voltage output to the predetermined circuit is performed. When performing, the third terminal and the internal gradation voltage generation unit are connected to output the divided voltage generated by the internal gradation voltage generation unit from the third terminal to the outside. A control unit that performs second control to disconnect the terminal and the input / output unit;
A semiconductor device comprising: 前記制御部は、前記第１制御信号と前記第２制御信号との論理積である論理積信号に基づいて、前記第１制御及び前記第２制御を行う、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the control unit performs the first control and the second control based on a logical product signal that is a logical product of the first control signal and the second control signal. 前記制御部は、前記論理積信号に基づいて、前記第３端子と前記入出力部とを接続し、論理積信号の反転信号に基づいて、前記第３端子と前記内部階調電圧生成部とを接続する、請求項２に記載の半導体装置。   The control unit connects the third terminal and the input / output unit based on the logical product signal, and the third terminal and the internal gradation voltage generation unit based on an inverted signal of the logical product signal. The semiconductor device according to claim 2, wherein: 前記制御部は、外部に設けられた外部階調電圧生成部から前記第１端子、前記第２端子、及び前記第３端子に入力された階調電圧に基づいて前記所定の回路を動作させる外部階調電圧動作時は、前記第１制御信号に基づいて、前記内部階調電圧生成部と前記第１端子とを非接続とすると共に、前記論理積信号に基づいて、前記第３端子と前記入出力部とを非接続とする第３制御を行う、請求項２または請求項３に記載の半導体装置。   The control unit operates an external circuit that operates the predetermined circuit based on grayscale voltages input to the first terminal, the second terminal, and the third terminal from an external grayscale voltage generation unit provided outside. During the grayscale voltage operation, the internal grayscale voltage generation unit and the first terminal are disconnected from each other based on the first control signal, and the third terminal is connected to the previous terminal based on the logical product signal. 4. The semiconductor device according to claim 2, wherein a third control is performed to disconnect the entry output unit. 5. 前記内部階調電圧生成部の複数の抵抗素子は、抵抗値が可変な可変抵抗素子であり、前記テストにより、前記第３端子から出力された前記分割電圧が所定の範囲外の場合に所定の範囲内とするための所定のトリミング信号に基づいて、前記可変抵抗素子の抵抗値を変更するトリミング部を備えた、請求項１から請求項４のいずれか１項に記載の半導体装置。 The plurality of resistance elements of the internal gradation voltage generation unit are variable resistance elements having variable resistance values, and a predetermined value is obtained when the divided voltage output from the third terminal is out of a predetermined range according to the test. 5. The semiconductor device according to claim 1, further comprising a trimming unit configured to change a resistance value of the variable resistance element based on a predetermined trimming signal to be within a range. 前記第１端子、前記第２端子、及び前記第３端子はそれぞれ外部に設けられた、一端が所定の電位に接続されたコンデンサの他端に接続されている、請求項１から請求項５のいずれか１項に記載の半導体装置。   The said 1st terminal, the said 2nd terminal, and the said 3rd terminal are respectively connected to the other end of the capacitor | condenser provided in the exterior, and one end was connected to predetermined electric potential. The semiconductor device according to any one of the above. 前記第１端子、前記第２端子、及び前記第３端子のうちの、少なくとも１つの隣接する端子間に、自装置の外部に設けられた抵抗素子が接続されている、請求項１から請求項６のいずれか１項に記載の半導体装置。   The resistance element provided in the exterior of the own apparatus is connected between at least one adjacent terminal among the first terminal, the second terminal, and the third terminal. 7. The semiconductor device according to claim 6. 外部から所定の第１電圧が入力される第１端子と、
外部から前記第１電圧よりも小さい所定の第２電圧が入力される第２端子と、
前記第１端子に入力された前記第１電圧と前記第２端子に入力された前記第２電圧との電圧差を複数の抵抗素子により分割して少なくとも１以上の分割電圧を生成し、生成した前記分割電圧、前記第１電圧、及び前記第２電圧を含む階調電圧を所定の回路に出力する内部階調電圧生成部と、
外部に対し信号の入出力を行う入出力部と、
前記内部階調電圧生成部で生成される前記分割電圧の数に応じて設けられた第３端子と、
制御信号に基づいて、前記内部階調電圧生成部から出力された階調電圧に基づいて前記所定の回路を動作させる内部階調電圧動作時は、前記内部階調電圧生成部と前記第１端子とを接続すると共に、前記第３端子と前記入出力部とを接続する制御を行い、また、外部の外部階調電圧生成部から前記第１端子、前記第２端子、及び前記第３端子に入力された階調電圧に基づいて前記所定の回路を動作させる外部階調電圧動作時は、前記内部階調電圧生成部と前記第１端子とを非接続とすると共に、前記第３端子と前記入出力部とを非接続とする制御を行う制御部と、
を備えた半導体装置。 A first terminal to which a predetermined first voltage is input from the outside;
A second terminal to which a predetermined second voltage smaller than the first voltage is input from the outside;
A voltage difference between the first voltage input to the first terminal and the second voltage input to the second terminal is divided by a plurality of resistance elements to generate at least one divided voltage and generated An internal gray voltage generator that outputs gray voltages including the divided voltage, the first voltage, and the second voltage to a predetermined circuit;
An input / output unit for inputting / outputting signals to / from the outside;
A third terminal provided according to the number of the divided voltages generated by the internal gradation voltage generation unit;
The internal grayscale voltage generator and the first terminal during the internal grayscale voltage operation for operating the predetermined circuit based on the grayscale voltage output from the internal grayscale voltage generator based on a control signal And connecting the third terminal and the input / output unit to the first terminal, the second terminal, and the third terminal from an external external gradation voltage generation unit. During the external gradation voltage operation for operating the predetermined circuit based on the inputted gradation voltage, the internal gradation voltage generation unit and the first terminal are disconnected and the third terminal and the previous terminal are connected. A control unit that performs control to disconnect the entry output unit; and
A semiconductor device comprising: 外部から所定の第１電圧が入力される第１端子と、外部から前記第１電圧よりも小さい所定の第２電圧が入力される第２端子と、前記第１端子に入力された前記第１電圧と前記第２端子に入力された前記第２電圧との電圧差を複数の抵抗素子により分割して少なくとも１以上の分割電圧を生成し、生成した前記分割電圧、前記第１電圧、及び前記第２電圧を含む階調電圧を所定の回路に出力する内部階調電圧生成部と、外部に対し信号の入出力を行う入出力部と、前記内部階調電圧生成部で生成される前記分割電圧の数に応じて設けられた第３端子と、を備えた半導体装置のテスト方法であって、
前記所定の回路に出力される階調電圧のテストを行う場合は、第１制御信号及び第２制御信号に基づいて、前記第３端子と前記内部階調電圧生成部とを接続して前記内部階調電圧生成部により生成された前記分割電圧を前記第３端子から外部に出力させると共に、前記第３端子と前記入出力部とを非接続とする工程と、
前記内部階調電圧生成部から出力された階調電圧に基づいて前記所定の回路を動作させる内部階調電圧動作時は、前記第１制御信号及び前記第２制御信号に基づいて、前記第３端子と前記入出力部とを接続すると共に、前記第３端子と前記内部階調電圧生成部とを非接続とする工程と、
を備えた半導体装置のテスト方法。
A first terminal to which a predetermined first voltage is input from the outside, a second terminal to which a predetermined second voltage smaller than the first voltage is input from the outside, and the first input to the first terminal A voltage difference between the voltage and the second voltage input to the second terminal is divided by a plurality of resistance elements to generate at least one divided voltage, the generated divided voltage, the first voltage, and the An internal grayscale voltage generation unit that outputs a grayscale voltage including a second voltage to a predetermined circuit; an input / output unit that inputs and outputs signals to the outside; and the division generated by the internal grayscale voltage generation unit A third terminal provided in accordance with the number of voltages, and a test method for a semiconductor device,
Wherein the case of performing a test of the gradation voltage output to a predetermined circuit, and on the basis of the first control signal及beauty second control signal, and connecting the said third terminal internal gray voltage generator A step of outputting the divided voltage generated by the internal gradation voltage generation unit to the outside from the third terminal, and disconnecting the third terminal from the input / output unit;
Internal gradation voltage operation for operating the predetermined circuit on the basis of the gray scale voltage output from the internal gray voltage generator is based on the first control signal and the second control signal, the third Connecting the terminal and the input / output unit, and disconnecting the third terminal and the internal gradation voltage generation unit;
A method for testing a semiconductor device comprising:
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