JP6033383B2

JP6033383B2 - Information processing apparatus, control method thereof, and control program

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Publication number: JP6033383B2
Application number: JP2015197526A
Authority: JP
Inventors: 卓実道下
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-10-05
Filing date: 2015-10-05
Publication date: 2016-11-30
Anticipated expiration: 2031-01-24
Also published as: JP2016029578A

Description

本発明は、情報処理装置、その制御方法、および制御プログラムに関し、外部機器から受信した情報に対する応答処理に関する。 The present invention relates to an information processing apparatus, a control method thereof , and a control program , and relates to a response process for information received from an external device.

情報処理装置において、省電力モードを有するものが知られている。このような情報処理装置として、例えば、情報処理装置がメインＣＰＵとサブＣＰＵとを有し、省電力モードではメインＣＰＵに対する電力の供給を通常よりも低減（又は遮断）した状態にする。そして、省電力モードにおいて、ネットワークに対する応答を行う際、メインＣＰＵに対する電力の供給を通常状態に戻すことなく、サブＣＰＵによってネットワーク応答を実行する（例えば、特許文献１参照）。 An information processing apparatus having a power saving mode is known. As such an information processing apparatus, for example, the information processing apparatus has a main CPU and a sub CPU, and in the power saving mode, the power supply to the main CPU is reduced (or cut off) than usual. In response to the network in the power saving mode, the network response is executed by the sub CPU without returning the power supply to the main CPU to the normal state (see, for example, Patent Document 1).

特許文献１においては、省電力モードの際には、サブＣＰＵに対するクロックの供給量を最小限にしており、このような状態では、ネットワークを介して受信するパケットの全てに対して応答することは困難である。 In Patent Document 1, in the power saving mode, the amount of clock supply to the sub CPU is minimized, and in such a state, it is possible to respond to all packets received via the network. Have difficulty.

このため、特許文献１では、サブＣＰＵにおいて対応できないパケットを、ネットワークを介して受信すると、メインＣＰＵを省電力モードから通常状態（通常電力モード）に復帰させて、その後、メインＣＰＵによってネットワークを介して受信したパケットに対する応答を行っている。 For this reason, in Patent Document 1, when a packet that cannot be handled by the sub CPU is received via the network, the main CPU is returned from the power saving mode to the normal state (normal power mode), and then the main CPU passes through the network. Response to the received packet.

他の例として、情報処理装置がメインＣＰＵとメモリを有し、省電力モードではメインＣＰＵに対する電力の供給を通常よりも低減（又は遮断）した状態にする（例えば特許文献２）。 As another example, the information processing apparatus includes a main CPU and a memory, and in the power saving mode, the power supply to the main CPU is reduced (or cut off) than usual (for example, Patent Document 2).

ところが、一般に、省電力モードが解除された後、通常電力モードが立ち上がるまでに要する時間は長い。省電力モードを解除して、メインＣＰＵに対して電力の供給を開始しても、メインＣＰＵが完全に機能するまでには若干の空白時間がある。言い換えると、メインＣＰＵが省電力モードから通常状態に完全に復帰するまでには空白時間が存在する。 However, generally, after the power saving mode is canceled, it takes a long time to start the normal power mode. Even if the power saving mode is canceled and the supply of power to the main CPU is started, there is a slight blank time until the main CPU fully functions. In other words, there is a blank time before the main CPU completely returns from the power saving mode to the normal state.

そして、当該空白時間の間にネットワークを介してパケットが情報処理装置に送られると、当該パケットを取りこぼしてしまう事態が発生する。 If a packet is sent to the information processing apparatus via the network during the blank time, a situation in which the packet is missed occurs.

このような問題に対処するため、特許文献２では、メインＣＰＵが通常電力モードに移行するまでの間、ネットワークを介して受信したパケットをメモリに格納する。これによって、省電力モードから通常電力モードへの復帰中におけるパケットの取りこぼしを防止するようにしている。 In order to deal with such a problem, in Patent Document 2, a packet received via a network is stored in a memory until the main CPU shifts to the normal power mode. This prevents packet loss during return from the power saving mode to the normal power mode.

特開２００９−１５１５３７号公報JP 2009-151537 A 特開２００８−１８１４３６号公報JP 2008-181436 A

しかしながら、特許文献２に記載の手法においては、メインＣＰＵが完全に機能するまでの空白時間の間において、情報処理装置はネットワークを介して受信したバケットに対する応答ができない。 However, in the method described in Patent Document 2, the information processing apparatus cannot respond to the bucket received via the network during the blank time until the main CPU fully functions.

一方、メインＣＰＵとサブＣＰＵを有する情報処理装置において、メインＣＰＵが完全に機能するまでの間、サブＣＰＵがパケットに対する応答をした場合、サブＣＰＵによって応答可能なパケットについては応答処理がなされるものの、サブＣＰＵによって応答できないパケットについては応答処理がなされない。 On the other hand, in an information processing apparatus having a main CPU and a sub CPU, when the sub CPU responds to a packet until the main CPU fully functions, a response process is performed for a packet that can be responded by the sub CPU. Response processing is not performed for packets that cannot be responded by the sub CPU.

従って、本発明の目的は、メインＣＰＵが完全に機能するまでの空白時間の間においても、ネットワークを介して受信したバケットに対して応答可能な情報処理装置その制御方法、および制御プログラムを提供することにある。 Accordingly, an object of the present invention is to provide an information processing apparatus capable of responding to a bucket received via a network and a control program thereof , even during a blank time until the main CPU is fully functioning. There is.

上記の目的を達成するため、本発明による情報処理装置は、メインコントローラと、前記情報処理装置が省電力モードで動作する場合に、前記メインコントローラの代わりに受信パケットに対して応答するＬＡＮインタフェースとを備え、前記ＬＡＮインタフェースは、パケットを受信する受信手段と、前記情報処理装置が前記省電力モードから復帰する要因となる復帰要因パケットを前記受信手段が受信した場合に、前記情報処理装置を前記省電力モードから復帰させるための復帰指示を前記メインコントローラに通知する通知手段と、前記通知手段が前記復帰指示を前記メインコントローラに通知してから前記情報処理装置が前記省電力モードから復帰するまでの間に前記受信手段が新たなパケットを受信した場合に、前記新たなパケットに対して応答可能であるか否かを判定する判定手段と、前記新たなパケットに対して応答可能であると前記判定手段によって判定された場合に、前記新たなパケットに対して応答パケットを送信する応答手段とを備えることを特徴とする。 In order to achieve the above object, an information processing apparatus according to the present invention includes a main controller and a LAN interface that responds to a received packet instead of the main controller when the information processing apparatus operates in a power saving mode. The LAN interface includes: a receiving unit that receives a packet; and when the receiving unit receives a return factor packet that causes the information processing device to return from the power saving mode. Notification means for notifying the main controller of a return instruction for returning from the power saving mode, and until the information processing apparatus returns from the power saving mode after the notification means notifies the main controller of the return instruction. If the receiving means receives a new packet during this period, the new packet Transmission determining means for determining whether it is possible to respond, if it is determined by said determining means that it is possible to respond to the new packet, a response packet to the new packet to Response means .

本発明による制御方法は、メインコントローラと、省電力モードで動作する場合に、前記メインコントローラの代わりに受信パケットに対して応答するＬＡＮインタフェースとを備える情報処理装置の制御方法であって、前記ＬＡＮインタフェースが、パケットを受信する受信ステップと、前記情報処理装置が前記省電力モードから復帰する要因となる復帰要因パケットを前記受信ステップで受信した場合に、前記情報処理装置を前記省電力モードから復帰させるための復帰指示を前記メインコントローラに通知する通知ステップと、前記通知ステップによって前記復帰指示を前記メインコントローラに通知してから前記情報処理装置が前記省電力モードから復帰するまでの間に前記受信ステップで新たなパケットを受信した場合に、前記新たなパケットに対して応答可能であるか否かを判定する判定ステップと、前記新たなパケットに対して応答可能であると前記判定ステップで判定された場合に、前記新たなパケットに対して応答パケットを送信する応答ステップとを行うことを特徴とする。 Control method according to the present invention includes a main controller, when operating in the power saving mode, a control method for an information processing apparatus and a LAN interface which responds to the received packet in place of the main controller, the LAN The interface returns from the power saving mode when the interface receives a packet, and when the information processing device receives a return factor packet that causes the information processing device to return from the power saving mode. A notification step of notifying the main controller of a return instruction for causing the main controller to receive the return instruction after the notification step notifies the main controller of the return instruction until the information processing apparatus returns from the power saving mode. If a new packet is received in step A determining step of determining whether it is possible respond to a packet, if it is determined in said determining step that it is possible to respond to the new packet, the response packet to the new packet And a response step of transmitting .

本発明による制御プログラムは、メインコントローラと、省電力モードで動作する場合に、前記メインコントローラの代わりに受信パケットに対して応答するＬＡＮインタフェースとを備える情報処理装置で用いられる制御プログラムであって、前記ＬＡＮインタフェースに備えられたコンピュータに、パケットを受信する受信ステップと、前記情報処理装置が前記省電力モードから復帰する要因となる復帰要因パケットを前記受信ステップで受信した場合に、前記情報処理装置を前記省電力モードから復帰させるための復帰指示を前記メインコントローラに通知する通知ステップと、前記通知ステップによって前記復帰指示を前記メインコントローラに通知してから前記情報処理装置が前記省電力モードから復帰するまでの間に前記受信ステップで新たなパケットを受信した場合に、前記新たなパケットに対して応答可能であるか否かを判定する判定ステップと、前記新たなパケットに対して応答可能であると前記判定ステップで判定された場合に、前記新たなパケットに対して応答パケットを送信する応答ステップとを実行させることを特徴とする。 Control program according to the present invention is a control program used in the information processing apparatus including a main controller, when operating in the power saving mode, and a LAN interface which responds to the received packet in place of the main controller, When the reception step of receiving a packet to the computer provided in the LAN interface and the return factor packet that causes the information processing device to return from the power saving mode are received in the reception step, the information processing device For notifying the main controller of a return instruction for returning the power saving mode from the power saving mode, and the information processing apparatus returns from the power saving mode after notifying the main controller of the return instruction through the notification step. Before receiving When receiving a new packet in-up, and determining whether or not it can respond to the new packet, the determination in said determining step that it is possible to respond to the new packet If so, a response step of transmitting a response packet to the new packet is executed .

本発明によれば、メインＣＰＵが完全に機能するまでの空白時間の間においても、ネットワークを介して受信したバケットに対して応答可能な情報処理装置を提供することができる。 According to the present invention, it is possible to provide an information processing apparatus capable of responding to a bucket received via a network even during a blank time until the main CPU fully functions .

図１は本発明の実施の形態による情報処理装置の１つである画像処理装置の一例が用いられたネットワーク構成の一例を示すブロック図である。FIG. 1 is a block diagram showing an example of a network configuration in which an example of an image processing apparatus which is one of information processing apparatuses according to an embodiment of the present invention is used. 図１に示すメインコントローラの構成を詳細に示すブロック図である。It is a block diagram which shows the structure of the main controller shown in FIG. 1 in detail. 図２に示すＬＡＮＩ／Ｆを詳細に示すブロック図である。FIG. 3 is a block diagram showing in detail the LAN I / F shown in FIG. 2. 図２に示すメインコントローラにおいて省電力モードから通常電力モードに復帰する際の受信パケットの制御を説明するための図である。FIG. 3 is a diagram for explaining control of received packets when the main controller shown in FIG. 2 returns from the power saving mode to the normal power mode. 図２に示すメインコントローラにおける復帰処理のシーケンスを説明するための図である。FIG. 3 is a diagram for explaining a return processing sequence in the main controller shown in FIG. 2. 図２に示すメインコントローラが通常電力モードに復帰する際のＣＰＵの動作を説明するためのフローチャートである。3 is a flowchart for explaining an operation of a CPU when the main controller shown in FIG. 2 returns to a normal power mode. 図１に示すメインコントローラが省電力モードから通常電力モードに復帰する際のＬＡＮＩ／Ｆのマイクロプロセッサの動作を説明するためのフローチャートである。4 is a flowchart for explaining the operation of the microprocessor of the LAN I / F when the main controller shown in FIG. 1 returns from the power saving mode to the normal power mode. 図２に示すメインコントローラが省電力モードから通常電力モードに復帰する際におけるＭＡＣの処理を説明するためのフローチャートである。3 is a flowchart for explaining MAC processing when the main controller shown in FIG. 2 returns from the power saving mode to the normal power mode.

以下、本発明の実施の形態による情報処理装置の一例について図面を参照して説明する。 Hereinafter, an example of an information processing apparatus according to an embodiment of the present invention will be described with reference to the drawings.

図１は本発明の実施の形態による情報処理装置の１つである画像処理装置の一例が用いられたネットワーク構成の一例を示すブロック図である。なお、以下の説明では、画像処理装置を例に挙げて説明するが、画像処理装置以外の情報処理装置においても同様にして本発明を適用することができる。 FIG. 1 is a block diagram showing an example of a network configuration in which an example of an image processing apparatus which is one of information processing apparatuses according to an embodiment of the present invention is used. In the following description, an image processing apparatus will be described as an example, but the present invention can be similarly applied to an information processing apparatus other than the image processing apparatus.

図１を参照して、画像処理装置１００は、例えば、画像の入出力と送受信および各種の画像処理とを行う複合機（ＭＦＰ：ＭｕｌｔｉＦｕｎｃｔｉｏｎＰｒｉｎｔｅｒ）である。図示の画像処理装置１００は、ネットワーク（例えば、ＬＡＮ）１０６を介して、外部機器である複数のパーソナルコンピュータＰＣ１０５と通信可能である。 Referring to FIG. 1, an image processing apparatus 100 is, for example, a multi function printer (MFP) that performs input / output of images, transmission / reception, and various types of image processing. The illustrated image processing apparatus 100 can communicate with a plurality of personal computers PC 105 that are external devices via a network (for example, a LAN) 106.

画像処理装置１００は、画像入力デバイスであるスキャナ１０３、画像出力デバイスであるプリンタ１０４、メインコントローラ１０１、およびユーザインタフェースである操作部１０２を有している。スキャナ１０３、プリンタ１０４、および操作部１０２は、それぞれメインコントローラ１０１に接続され、メインコントローラ１０１からの命令によって制御される。そして、メインコントローラ１０１はＬＡＮ１０６に接続されている。 The image processing apparatus 100 includes a scanner 103 as an image input device, a printer 104 as an image output device, a main controller 101, and an operation unit 102 as a user interface. The scanner 103, the printer 104, and the operation unit 102 are connected to the main controller 101 and controlled by commands from the main controller 101. The main controller 101 is connected to the LAN 106.

図２は、図１に示すメインコントローラ１０１の構成を詳細に示すブロック図である。 FIG. 2 is a block diagram showing in detail the configuration of the main controller 101 shown in FIG.

図１には示されていないが、図２に示す例では、メインコントローラ１０１は、ＬＡＮ１０６に接続されるとともに、公衆回線と接続されている。さらに、メインコントローラ１０１には電源装置２１９が接続されている。メインコントローラ１０１は情報処理装置において制御装置として機能する。 Although not shown in FIG. 1, in the example shown in FIG. 2, the main controller 101 is connected to the LAN 106 and to the public line. Furthermore, a power supply device 219 is connected to the main controller 101. The main controller 101 functions as a control device in the information processing apparatus.

メインコントローラ１０１はＣＰＵ２０１（第１の制御部）を備えている。ＣＰＵ２０１は、システムバス２０７を介して、ＲＡＭ２０２、ＲＯＭ２０３、フラッシュメモリ（Ｆｌａｓｈ）２０４、イメージバスインタフェース（Ｉ／Ｆ）２０５、操作部Ｉ／Ｆ２０６、ＬＡＮＩ／Ｆ２０８、モデム部２０９、およびハードディスクドライブ（ＨＤＤ）２１７と接続されている。 The main controller 101 includes a CPU 201 (first control unit). The CPU 201 via the system bus 207 includes a RAM 202, a ROM 203, a flash memory (Flash) 204, an image bus interface (I / F) 205, an operation unit I / F 206, a LAN I / F 208, a modem unit 209, and a hard disk drive ( HDD) 217.

ＲＡＭ２０２（第１の記憶手段又は第１のメモリ）は、ＣＰＵ２０１の作業領域を提供するためのメモリであり、また、ＲＡＭ２０２は画像データを一時的に記憶するための画像メモリとしても用いられる。 A RAM 202 (first storage means or first memory) is a memory for providing a work area for the CPU 201, and the RAM 202 is also used as an image memory for temporarily storing image data.

ＲＯＭ２０３はブートＲＯＭであり、ＲＯＭ２０３にはブートプログラムが格納されている。Ｆｌａｓｈ２０４には、システムソフトウェアおよび設定値データなどが格納される。 The ROM 203 is a boot ROM, and the ROM 203 stores a boot program. The flash 204 stores system software, setting value data, and the like.

操作部Ｉ／Ｆ２０６は、操作部１０２との間で入出力を行うためのインタフェースであり、操作部１０２に表示する画像データを操作部１０２に対して出力する。また、操作部Ｉ／Ｆ２０６は、ユーザが操作部１０２によって入力した情報をＣＰＵ２０１に伝送する。 The operation unit I / F 206 is an interface for performing input / output with the operation unit 102, and outputs image data to be displayed on the operation unit 102 to the operation unit 102. The operation unit I / F 206 transmits information input by the user through the operation unit 102 to the CPU 201.

ＬＡＮＩ／Ｆ２０８はＬＡＮ１０６と接続され、ＬＡＮ１０６に対して情報の入出力を行う。ＬＡＮＩ／Ｆ２０８は情報処理装置において通信装置として機能する。モデム部２０９は公衆回線と接続され、公衆回線に対して情報の入出力を行う。 A LAN I / F 208 is connected to the LAN 106 and inputs / outputs information to / from the LAN 106. The LAN I / F 208 functions as a communication device in the information processing apparatus. The modem unit 209 is connected to a public line and inputs / outputs information to / from the public line.

イメージバスＩ／Ｆ２０５は、システムバス２０７と画像バス２１０とを接続して、データ構造を変換するためのバスブリッジである。画像バス２１０は画像データを高速で転送するためのバスである。 The image bus I / F 205 is a bus bridge for connecting the system bus 207 and the image bus 210 to convert the data structure. The image bus 210 is a bus for transferring image data at high speed.

画像バス２１０には、ＲＩＰ（ラスタイメージプロセッサ）２１１、デバイスＩ／Ｆ２１２、スキャナ画像処部２１３、プリンタ画像処理部２１４、画像回転部２１５、および画像圧縮部２１６が接続されている。 An RIP (raster image processor) 211, a device I / F 212, a scanner image processing unit 213, a printer image processing unit 214, an image rotation unit 215, and an image compression unit 216 are connected to the image bus 210.

ＲＩＰ２１１は、ＬＡＮ１０６を介して受信したＰＤＬコードをビットマップイメージに展開する。デバイスＩ／Ｆ２１２は、スキャナ１０３およびプリンタ１０４とメインコントローラ１０１とを接続して、画像データの同期系／非同期系の変換を行う。スキャナ画像処理部２１３は、入力画像データに対する補正、加工、および編集などを行う。 The RIP 211 expands the PDL code received via the LAN 106 into a bitmap image. A device I / F 212 connects the scanner 103 and printer 104 to the main controller 101 to perform synchronous / asynchronous conversion of image data. A scanner image processing unit 213 performs correction, processing, editing, and the like on input image data.

プリンタ画像処理部２１４は、プリント出力画像データに対してプリント補正および解像度変換などを行う。画像回転部２１５は、画像データの回転を行う。画像圧縮部２１６は、多値画像データに対してはＪＰＥＧ圧縮伸長処理を行い、２値画像データに対してはＪＢＩＧ、ＭＭＲ、又はＭＨなどの圧縮伸長処理を行う。 The printer image processing unit 214 performs print correction and resolution conversion on the print output image data. The image rotation unit 215 rotates image data. The image compression unit 216 performs JPEG compression / decompression processing for multi-valued image data, and performs compression / decompression processing such as JBIG, MMR, or MH for binary image data.

ＨＤＤ２１７は着脱可能なユニットである。ＨＤＤ２１７には、例えば、画像データ、アドレス帳データ、およびジョブログ、そして、頻繁に使用され設定を残したお気に入りおよびショートカットなどのユーザ個人のデータ（プリファレンスデータ）が保持される。なお、システムバス２０７にＨＤＤ２１７が接続されない場合には、上記の各種データはＦｌａｓｈ２０４に保持される。 The HDD 217 is a detachable unit. The HDD 217 holds, for example, image data, address book data, job logs, and personal data (preference data) such as favorites and shortcuts that are frequently used and leave settings. When the HDD 217 is not connected to the system bus 207, the various data are held in the flash 204.

メインコントローラ１０１は電源制御部２１８（電力切り替え手段）を備えている。電源制御部２１８は、電源装置２１９から電力供給ライン２２０を介して受容したＤＣ電源を電力供給ライン２２１および２２２を介してメインコントローラ１０１の所定の回路要素に供給する。 The main controller 101 includes a power control unit 218 (power switching unit). The power control unit 218 supplies the DC power received from the power supply device 219 via the power supply line 220 to predetermined circuit elements of the main controller 101 via the power supply lines 221 and 222.

電源制御部２１８は、ＬＡＮＩ／Ｆ２０８から制御信号線２２３を介して受信した制御信号およびＣＰＵ２０１から制御信号線２２４を介して受信した制御信号に基づいて制御される。電源制御部２１８は、電力供給ライン２２１および２２２を選択的にオン／オフ（ＯＮ／ＯＦＦ）する。これによって、通常電力モードと省電力モードとの切り替えが行われる。 The power control unit 218 is controlled based on the control signal received from the LAN I / F 208 via the control signal line 223 and the control signal received from the CPU 201 via the control signal line 224. The power supply control unit 218 selectively turns on / off the power supply lines 221 and 222 (ON / OFF). As a result, switching between the normal power mode and the power saving mode is performed.

電力供給ライン２２１は、ＣＰＵ２０１、ＲＯＭ２０３、ＨＤＤ２１７、およびイメージバスＩ／Ｆ２０５に接続される。さらに、電力供給ライン２２１は、ＲＩＰ２１１、デバイスＩ／Ｆ２１２、スキャナ画像処理部２１３、プリンタ画像処理部２１４、画像回転部２１５、および画像圧縮部２１６に接続される。電力供給ライン２２２は、ＲＡＭ２０２、操作部Ｉ／Ｆ２０６、ＬＡＮＩ／Ｆ２０８、およびモデム部２０９に接続されている。 The power supply line 221 is connected to the CPU 201, ROM 203, HDD 217, and image bus I / F 205. Further, the power supply line 221 is connected to the RIP 211, the device I / F 212, the scanner image processing unit 213, the printer image processing unit 214, the image rotation unit 215, and the image compression unit 216. The power supply line 222 is connected to the RAM 202, the operation unit I / F 206, the LAN I / F 208, and the modem unit 209.

図１に示す画像処理装置１００は、省電力モード（省電力状態）および通常電力モードを有している。通常電力モードにおいては、電源装置２１９は、電力供給ライン２２０を介して電源制御部２１８に電力を供給する。そして、ＣＰＵ２０１は、電力供給ライン２２１および電力供給ライン２２２の各々がＯＮとなるように電源制御部２１８を制御する。この際、ＣＰＵ２０１およびＬＡＮＩ／Ｆ２０８の双方に電源装置２１９から電力が供給される。 The image processing apparatus 100 illustrated in FIG. 1 has a power saving mode (power saving state) and a normal power mode. In the normal power mode, the power supply device 219 supplies power to the power supply control unit 218 via the power supply line 220. Then, the CPU 201 controls the power supply control unit 218 so that each of the power supply line 221 and the power supply line 222 is turned on. At this time, power is supplied from the power supply device 219 to both the CPU 201 and the LAN I / F 208.

一方、省電力モード（省電力状態）においては、電源装置２１９は、電力供給ライン２２０を介して電源制御部２１８に電力供給する。そして、ＣＰＵ２０１は、電力供給ライン２２２がＯＦＦとなり、電力供給ライン２２１がＯＮとなるように電源制御部２１８を制御する。この際、ＣＰＵ２０１を含む主要回路要素に対する電力の供給は遮断されるので、画像処理装置１００の消費電力は大幅に低減する。つまり、省電力モードは、少なくとも通常電力モードよりも電力供給を低減するモードである。 On the other hand, in the power saving mode (power saving state), the power supply device 219 supplies power to the power supply control unit 218 via the power supply line 220. Then, the CPU 201 controls the power supply control unit 218 so that the power supply line 222 is turned off and the power supply line 221 is turned on. At this time, power supply to the main circuit elements including the CPU 201 is cut off, so that the power consumption of the image processing apparatus 100 is greatly reduced. That is, the power saving mode is a mode in which power supply is reduced at least as compared with the normal power mode.

さらに、ＬＡＮＩ／Ｆ２０８は、ＰＣ１０５等から印刷ジョブ等のデータを受信すると、通常電力モードへ復帰すべく、電源制御部２１８を制御する。 Furthermore, when receiving data such as a print job from the PC 105 or the like, the LAN I / F 208 controls the power supply control unit 218 to return to the normal power mode.

なお、省電力モードにおいては、ＣＰＵ２０１に対する電力の供給が遮断されるものとしたが、他の態様であってもよい。例えば、省電力モードにおいては、ＣＰＵ２０１に対する電力の供給を通常電力モードよりも低減させるようにしてもよい。この場合、つまり、省電力モードでは、ＣＰＵ２０１は通常電力モードと比べて実行可能な処理が制限される。制限される処理には、少なくともＬＡＮＩ／Ｆ２０８がＰＣ１０５等から受信したデータの処理が含まれる。 In the power saving mode, the supply of power to the CPU 201 is cut off, but other modes may be used. For example, in the power saving mode, the supply of power to the CPU 201 may be reduced as compared to the normal power mode. In this case, that is, in the power saving mode, the CPU 201 restricts the processes that can be executed compared to the normal power mode. The limited processing includes at least processing of data received by the LAN I / F 208 from the PC 105 or the like.

また、省電力モードの際、ＲＡＭ２０２には、電源装置２１９から電力が供給されている。そして、ＲＡＭ２０２はセルフリフレッシュ動作を行って、システムプログラムをバックアップしている。また、ＲＡＭ２０２はＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）転送によって、ＣＰＵ２０１を介することなく、ＬＡＮＩ／Ｆ２０８から直接データの入出力を行うことができる。 In the power saving mode, power is supplied to the RAM 202 from the power supply device 219. The RAM 202 performs a self-refresh operation to back up the system program. The RAM 202 can directly input and output data from the LAN I / F 208 without using the CPU 201 by DMA (Direct Memory Access) transfer.

図３は、図２に示すＬＡＮＩ／Ｆ２０８を詳細に示すブロック図である。 FIG. 3 is a block diagram showing in detail the LAN I / F 208 shown in FIG.

図３を参照すると、ＬＡＮＩ／Ｆ２０８は、Ｉ／Ｆ部３０１を有しており、このＩ／Ｆ部３０１によって、ＬＡＮＩ／Ｆ２０８はシステムバス２０７に接続される。 Referring to FIG. 3, the LAN I / F 208 includes an I / F unit 301, and the LAN I / F 208 is connected to the system bus 207 by the I / F unit 301.

通常電力モードにおいて、受信パケット（受信情報）を受信する際には、ＬＡＮ１０６から物理層部（ＰＨＹ）３１０を介してＭＡＣ（メディアアクセス制御部又はネットワークパケット受信部）３０９が受信パケット（受信情報）を受ける。ＭＡＣ３０９は、受信パケットを受信用の先入れ先出しメモリ（ＲｘＦＩＦＯ）３０４にセットする。そして、ＲｘＦＩＦＯ３０４にセットされた受信パケットはＩ／Ｆ部３０１を介してＲＡＭ２０２に送られる。 In the normal power mode, when receiving a received packet (received information), the MAC (media access control unit or network packet receiving unit) 309 receives the received packet (received information) from the LAN 106 via the physical layer unit (PHY) 310. Receive. The MAC 309 sets the received packet in the first-in first-out memory (Rx FIFO) 304 for reception. The received packet set in the Rx FIFO 304 is sent to the RAM 202 via the I / F unit 301.

通常電力モードにおいて、送信パケット又は応答パケットを送信する際には、ＣＰＵ２０１からＩ／Ｆ部３０１を介して送信用の先入れ先出しメモリ（ＴｘＦＩＦＯ）３０５に送信パケットがセットされる。ＭＡＣ３０９は送信パケットをＴｘＦＩＦＯ３０５からＰＨＹ３１０に渡して、当該送信パケットをＬＡＮ１０６に送出する。 When transmitting a transmission packet or a response packet in the normal power mode, the transmission packet is set in the first-in first-out memory (Tx FIFO) 305 for transmission from the CPU 201 via the I / F unit 301. The MAC 309 passes the transmission packet from the Tx FIFO 305 to the PHY 310 and sends the transmission packet to the LAN 106.

省電力モードの場合には、ＬＡＮ１０６からＰＨＹ３１０を介してＭＡＣ３０９が受信パケット（受信情報）を受ける。ＭＡＣ３０９は、当該受信パケットを受信用の先入れ先出しメモリ（ＲｘＦＩＦＯ）３０６（第２の記憶手段又は第２のメモリ）にセットする。そして、マイクロプロセッサ３０８（第２の制御部）は省電力モードを維持した状態で当該受信パケットに対する応答が可能であるか否かを判断する。 In the power saving mode, the MAC 309 receives a received packet (received information) from the LAN 106 via the PHY 310. The MAC 309 sets the received packet in a first-in first-out memory (Rx FIFO) 306 (second storage means or second memory) for reception. Then, the microprocessor 308 (second control unit) determines whether or not a response to the received packet is possible while maintaining the power saving mode.

省電力モードを維持した状態で応答可能であると判断すると、マイクロプロセッサ３０８は受信パケットに応じて応答パケット（応答情報）を生成し、当該応答パケットを送信用の先入れ先出しメモリ（ＴｘＦＩＦＯ）３０７にセットする。ＴｘＦＩＦＯ３０７にセットされた応答パケット（応答情報）は、ＭＡＣ３０９によってＰＨＹ３１０を介してＬＡＮ１０６に送出される。 If the microprocessor 308 determines that the response is possible while maintaining the power saving mode, the microprocessor 308 generates a response packet (response information) according to the received packet, and sends the response packet to the first-in first-out memory (Tx FIFO) 307 for transmission. set. The response packet (response information) set in the Tx FIFO 307 is transmitted to the LAN 106 via the PHY 310 by the MAC 309.

一方、省電力モードを維持した状態で応答不可能であると判断すると、マイクロプロセッサ３０８は、電力制御部２１８に対して制御信号線２２３を介して通常電力モードへの変更を通知する。これによって、後述するように、メインコントローラ１０１のハードウェアリソースによって受信パケットの応答が行われる。 On the other hand, when determining that the response is impossible while maintaining the power saving mode, the microprocessor 308 notifies the power control unit 218 of the change to the normal power mode via the control signal line 223. As a result, the received packet is responded by the hardware resource of the main controller 101 as will be described later.

ＬＡＮＩ／Ｆ２０８において、ＲＡＭ３１１（第２の記憶手段又は第２のメモリ）はＬＡＮＩ／Ｆ２０８における共有メモリ領域である。そして、ＲＡＭ３１１にはデータおよびプログラムが格納されるが、ＲＡＭ３１１はＬＡＮＩ／Ｆ２０８の構造上その容量は限定されている。 In the LAN I / F 208, the RAM 311 (second storage means or second memory) is a shared memory area in the LAN I / F 208. Data and programs are stored in the RAM 311, but the capacity of the RAM 311 is limited due to the structure of the LAN I / F 208.

フラッシュメモリ（Ｆｌａｓｈ）３０２は不揮発メモリであり、Ｉ／Ｆ部３０１を介してＣＰＵ２０１と情報の送受が行われる。レジスタ群（Ｒｅｇｉｓｔｅｒｓ）３０３は、ＣＰＵ２０１によるＬＡＮＩ／Ｆ２０８の制御の際のステータスを反映するためのレジスタ群である。 A flash memory (Flash) 302 is a non-volatile memory, and exchanges information with the CPU 201 via the I / F unit 301. A register group (Registers) 303 is a register group for reflecting a status when the CPU 201 controls the LAN I / F 208.

図４は、図２に示すメインコントローラ１０１において省電力モードから通常電力モードに復帰する際の受信パケットの制御を説明するための図である。なお、ここでは、メインコントローラ１０１における主要な処理のみ説明し、詳細は後述する。 FIG. 4 is a diagram for explaining control of received packets when the main controller 101 shown in FIG. 2 returns from the power saving mode to the normal power mode. Here, only main processing in the main controller 101 will be described, and details will be described later.

受信パケットが復帰要因パケット（予め規定された復帰要因情報）であると、メインコントローラ１０１は省電力モードから通常電力モードへの復帰処理を行う。復帰要因パケット４０１とは、メインコントローラ１０１が省電力モードの際に、マイクロプロセッサ３０８がその省電力モードを維持した状態では当該パケットに対する応答が不可能と判断したパケットである。 If the received packet is a return factor packet (predetermined return factor information), the main controller 101 performs a return process from the power saving mode to the normal power mode. The recovery factor packet 401 is a packet that is determined that a response to the packet cannot be made when the microprocessor 308 maintains the power saving mode when the main controller 101 is in the power saving mode.

図４において、ＬＡＮＩ／Ｆ応答不可能パケット４０２は、メインコントローラ１０１が通常電力モードに復帰するまでの間にＭＡＣ３０９が受信するパケットのうち、ＬＡＮＩ／Ｆ２０８では応答不可能なパケットを示す。また、ＬＡＮＩ／Ｆ応答可能パケット４０３は、メインコントローラ１０１が通常電力モードに復帰するまでの間にＭＡＣ３０９が受信するパケットのうち、ＬＡＮＩ／Ｆ２０８が応答可能なパケットを示す。図示の例では、メインコントローラ１０１が通常電力モードに復帰中であっても、ＬＡＮＩ／Ｆ２０８はＬＡＮＩ／Ｆ応答可能パケット４０３に対する応答を行うことができる。 In FIG. 4, a LAN I / F response impossible packet 402 indicates a packet that cannot be responded by the LAN I / F 208 among packets received by the MAC 309 until the main controller 101 returns to the normal power mode. The LAN I / F response possible packet 403 indicates a packet that can be responded to by the LAN I / F 208 among the packets received by the MAC 309 until the main controller 101 returns to the normal power mode. In the illustrated example, even if the main controller 101 is returning to the normal power mode, the LAN I / F 208 can respond to the LAN I / F response possible packet 403.

図５は、図２に示すメインコントローラ１０１における復帰処理のシーケンスを説明するための図である。また、図６は、図２に示すメインコントローラ１０１が通常電力モードに復帰する際のＣＰＵ２０１及び電力制御部２１８の動作を説明するためのフローチャートである。 FIG. 5 is a diagram for explaining a return process sequence in the main controller 101 shown in FIG. FIG. 6 is a flowchart for explaining operations of the CPU 201 and the power control unit 218 when the main controller 101 shown in FIG. 2 returns to the normal power mode.

まず、図２、図４、図５、および図６を参照して、図２に示すＣＰＵ２０１における復帰処理を説明する。 First, the return process in the CPU 201 shown in FIG. 2 will be described with reference to FIGS. 2, 4, 5, and 6.

メインコントローラ１０１が起動された際に、ＣＰＵ２０１は、パケットパターンに対する振る舞い（以下パケット判定条件ともいう）をＲＡＭ２０２上に展開する（ステップＳ６０１）。ここで、パケットパターンに対する振る舞いとは、ＬＡＮＩ／Ｆ２０８が応答可能なパケットと応答不可能なパケットを判断するためのものである。例えば、パケット判定条件は、パケットのパターンがどうだったらＬＡＮＩ／Ｆ２０８がそのパケットに対して応答可能であるか、パケットのパターンがどうだったらＬＡＮＩ／Ｆ２０８がそのパケットに対して応答不可能であるかを示す。ＲＡＭ２０２にパケットパターンに対する振る舞いを展開しておくと、通常電力モードに復帰する際、ＨＤＤ２１７にアクセスするよりも高速にパケットの判定を行うことができる。 When the main controller 101 is activated, the CPU 201 develops a behavior for a packet pattern (hereinafter also referred to as a packet determination condition) on the RAM 202 (step S601). Here, the behavior with respect to the packet pattern is for determining which packets the LAN I / F 208 can respond to and which cannot respond. For example, if the packet pattern is a packet pattern, the LAN I / F 208 can respond to the packet. If the packet pattern is any, the LAN I / F 208 cannot respond to the packet. Indicates whether or not If the behavior for the packet pattern is developed in the RAM 202, when returning to the normal power mode, the packet can be determined at a higher speed than when the HDD 217 is accessed.

続いて、ＣＰＵ２０１は省電力モードへの移行条件（省電力移行条件）が満たされたか否かを判定する（ステップＳ６０２）。省電力移行条件が満たされないと（ステップＳ６０２において、ＮＯ）、ＣＰＵ２０１は省電力移行条件が満たされたか否かを判定し続ける。一方、省電力移行条件が満たされると（ステップＳ６０２において、ＹＥＳ）、ＣＰＵ２０１は電力制御部２１８を制御して省電力モードに移行する（ステップＳ６０３）。このとき、ＣＰＵ２０１は、省電力モードに移行する旨をＬＡＮＩ／Ｆ２０８に伝える。ＬＡＮＩ／Ｆ２０８のマイクロプロセッサ３０８は、その旨を聞いて、ＭＡＣ３０９の転送設定を第１の転送設定に切り替える。第１の転送設定は後述する。 Subsequently, the CPU 201 determines whether or not the condition for shifting to the power saving mode (power saving shift condition) is satisfied (step S602). If the power saving transition condition is not satisfied (NO in step S602), the CPU 201 continues to determine whether or not the power saving transition condition is satisfied. On the other hand, when the power saving transition condition is satisfied (YES in step S602), the CPU 201 controls the power control unit 218 to shift to the power saving mode (step S603). At this time, the CPU 201 informs the LAN I / F 208 that it will shift to the power saving mode. The microprocessor 308 of the LAN I / F 208 hears that fact and switches the transfer setting of the MAC 309 to the first transfer setting. The first transfer setting will be described later.

そして、電力制御部２１８はＬＡＮＩ／Ｆ２０８から、後述する復帰信号を受信したか否かを監視する（ステップＳ６０４）。 Then, the power control unit 218 monitors whether or not a return signal to be described later is received from the LAN I / F 208 (step S604).

復帰信号を受信しないと（ステップＳ６０４において、ＮＯ）、電力制御部２１８は復帰信号を受信したか否かを監視し続ける。つまり、ＣＰＵ２０１は省電力モードを継続する。一方、復帰信号を受けると、電力制御部２１８は電力供給ライン２２２を介して電力を供給し、ＣＰＵ２０１は、省電力モードから通常電力モードへの復帰処理を実行する（ステップＳ６０５）。なお、メインコントローラ１０１が省電力モードから通常電力モードに完全に復帰するまでには、復帰処理を開始した後数秒程度必要である。 If no return signal is received (NO in step S604), power control unit 218 continues to monitor whether the return signal has been received. That is, the CPU 201 continues the power saving mode. On the other hand, when receiving the return signal, the power control unit 218 supplies power via the power supply line 222, and the CPU 201 executes a return process from the power saving mode to the normal power mode (step S605). It should be noted that it takes about several seconds after the return processing is started until the main controller 101 completely returns from the power saving mode to the normal power mode.

ＣＰＵ２０１は通常電力モードへの復帰処理が完了したか否かを判定する（ステップＳ６０６）。復帰処理が完了しないと（ステップＳ６０６において、ＮＯ）、ＣＰＵ２０１はその完了を待つ。復帰処理が完了すると（復帰処理の完了後：ステップＳ６０６において、ＹＥＳ）、ＣＰＵ２０１はＬＡＮＩ／Ｆ２０８に復帰完了通知を送る。さらに、ＣＰＵ２０１はＲＡＭ２０２に展開したパケット判定条件に基づいて、ＬＡＮＩ／Ｆ２０８によって応答済みとなったパケットを判定して、そのパケットを削除する削除処理を行う（ステップＳ６０７）。つまり、ＣＰＵ２０１は、ＬＡＮＩ／Ｆ２０８（つまり、マイクロプロセッサ３０８）により応答処理が行われた受信パケット（受信情報）の削除を行う。 The CPU 201 determines whether or not the process for returning to the normal power mode is completed (step S606). If the return process is not completed (NO in step S606), CPU 201 waits for the completion. When the return process is completed (after completion of the return process: YES in step S606), the CPU 201 sends a return completion notification to the LAN I / F 208. Further, the CPU 201 determines a packet that has been responded by the LAN I / F 208 based on the packet determination condition developed in the RAM 202, and performs a deletion process to delete the packet (step S607). That is, the CPU 201 deletes the received packet (received information) for which the response process has been performed by the LAN I / F 208 (that is, the microprocessor 308).

なお、図４に示すように、メインコントローラ１０１の復帰処理中においてＬＡＮＩ／Ｆ２０８が受信パケットを受信すると、ＭＡＣ３０９はＲｘＦＩＦＯ３０４を介して当該受信パケットをＲＡＭ２０２に送るとともに、ＲｘＦＩＦＯ３０６にも当該パケットを転送する。 As shown in FIG. 4, when the LAN I / F 208 receives a received packet during the recovery process of the main controller 101, the MAC 309 sends the received packet to the RAM 202 via the Rx FIFO 304 and also sends the received packet to the Rx FIFO 306. Forward.

続いて、ＣＰＵ２０１はＲＡＭ２０２に格納された未応答の（応答処理が行われていない）受信パケットに対する応答処理を実行する（ステップＳ６０８）。 Subsequently, the CPU 201 executes a response process for an unacknowledged (not subjected to a response process) received packet stored in the RAM 202 (step S608).

図７は、図１に示すメインコントローラ１０１が省電力モードから通常電力モードに復帰する際のＬＡＮＩ／Ｆ２０８のマイクロプロセッサ３０８の動作を説明するためのフローチャートである。 FIG. 7 is a flowchart for explaining the operation of the microprocessor 308 of the LAN I / F 208 when the main controller 101 shown in FIG. 1 returns from the power saving mode to the normal power mode.

次に、図２〜図５および図７を参照して、復帰処理の際の図２に示すマイクロプロセッサ３０８の動作を説明する。 Next, the operation of the microprocessor 308 shown in FIG. 2 during the return process will be described with reference to FIGS. 2 to 5 and FIG.

メインコントローラ１０１が省電力モードに移行すると、ＬＡＮＩ／Ｆ２０８はその省電力モードを維持した状態で応答可能な受信パケットに対してのみ応答を行う。 When the main controller 101 shifts to the power saving mode, the LAN I / F 208 responds only to received packets that can be responded while maintaining the power saving mode.

マイクロプロセッサ３０８は、ＬＡＮＩ／Ｆ２０８において復帰要因パケット４０１を受信したか否かを監視する（ステップＳ７０１）。復帰要因パケットを受信しないと（ステップＳ７０１において、ＮＯ）、マイクロプロセッサ３０８は復帰要因パケット４０１を受信したか否かを監視し続ける。復帰要因パケットを受信すると（ステップＳ７０１において、ＹＥＳ）、マイクロプロセッサ３０８は、メインコントローラ１０１の電力制御部２１８に通常電力モードに復帰することを示す復帰信号（ＷＡＫＥ信号）を送る（ステップＳ７０２）。 The microprocessor 308 monitors whether or not the return factor packet 401 is received at the LAN I / F 208 (step S701). If no return factor packet is received (NO in step S701), the microprocessor 308 continues to monitor whether the return factor packet 401 has been received. When the return factor packet is received (YES in step S701), the microprocessor 308 sends a return signal (WAKE signal) indicating return to the normal power mode to the power control unit 218 of the main controller 101 (step S702).

続いて、マイクロプロセッサ３０８はＣＰＵ２０１から復帰完了通知を受信したか否かを監視する（ステップＳ７０３）。復帰完了通知を受信しないと（ステップＳ７０３において、ＮＯ）、マイクロプロセッサ３０８はメインコントローラのＲＡＭ２０２がアクセス可能であるか否かをチェックする（ステップＳ７０４）。メインコントローラのＲＡＭ２０２はセルフリフレッシュ解除処理を終えると、アクセス可能になる。なお、メインコントローラのＲＡＭ２０２はメインコントローラ１０１が復帰するよりも短時間でアクセス可能になる。 Subsequently, the microprocessor 308 monitors whether or not a return completion notification has been received from the CPU 201 (step S703). If the return completion notification is not received (NO in step S703), the microprocessor 308 checks whether or not the RAM 202 of the main controller is accessible (step S704). The RAM 202 of the main controller becomes accessible after the self-refresh release process is completed. The RAM 202 of the main controller can be accessed in a shorter time than when the main controller 101 is restored.

ＲＡＭ２０２に対するアクセスが可能であると（ステップＳ７０４において、ＹＥＳ）、マイクロプロセッサ３０８はＭＡＣ３０９の転送設定を二重転送設定に切り替える（ステップＳ７０５）。この二重転送設定によって、ＭＡＣ３０９は受信パケットをＲｘＦＩＦＯ３０４とＲｘＦＩＦＯ３０６との双方に転送する。 If access to the RAM 202 is possible (YES in step S704), the microprocessor 308 switches the transfer setting of the MAC 309 to the double transfer setting (step S705). With this double transfer setting, the MAC 309 transfers the received packet to both the Rx FIFO 304 and the Rx FIFO 306.

その後、マイクロプロセッサ３０８は受信パケットを受信したか否かを判定する（ステップＳ７０６）。なお、ＲＡＭ２０２に対するアクセスが可能でないと（ステップＳ７０４において、ＮＯ）、マイクロプロセッサ３０８はステップＳ７０６に進む。 Thereafter, the microprocessor 308 determines whether or not a received packet has been received (step S706). If access to the RAM 202 is not possible (NO in step S704), the microprocessor 308 proceeds to step S706.

メインコントローラ１０１が復帰処理中において、受信パケットを受信しないと（ステップＳ７０６において、ＮＯ）、マイクロプロセッサ３０８はステップＳ７０３に戻って処理を続行する。 If the main controller 101 does not receive a received packet during the return process (NO in step S706), the microprocessor 308 returns to step S703 and continues the process.

一方、受信パケットを受信すると（ステップＳ７０６において、ＹＥＳ）、マイクロプロセッサ３０８は当該受信パケットがＬＡＮＩ／Ｆ２０８によって応答可能なパケットであるか否かを判定する（ステップＳ７０７）。 On the other hand, when the received packet is received (YES in step S706), the microprocessor 308 determines whether or not the received packet is a packet that can be responded by the LAN I / F 208 (step S707).

応答可能なパケットであると判定した場合（ステップＳ７０７において、ＹＥＳ）、マイクロプロセッサ３０８は受信パケットに対する応答処理を実行する。一方、応答不可能なパケットであると判定した場合（ステップＳ７０７において、ＮＯ）、マイクロプロセッサ３０８はＲＡＭ３１１が容量フル（満杯）であるか否かを判定する（ステップＳ７０９）。 If it is determined that the packet is a responseable packet (YES in step S707), the microprocessor 308 executes a response process for the received packet. On the other hand, if it is determined that the packet cannot be responded (NO in step S707), the microprocessor 308 determines whether or not the RAM 311 is full (full) (step S709).

ＲＡＭ３１１の容量は小さく、ＲＡＭ３１１が容量フルであると（ステップＳ７０９において、ＹＥＳ）、マイクロプロセッサ３０８は当該受信パケットを破棄する（ステップＳ７１０）。そして、マイクロプロセッサ３０８はステップＳ７０３に戻って処理を続行する。 If the RAM 311 has a small capacity and the RAM 311 is full (YES in step S709), the microprocessor 308 discards the received packet (step S710). Then, the microprocessor 308 returns to step S703 and continues the processing.

ＲＡＭ３１１が容量フルでないと判定した場合（ステップＳ７０９において、ＮＯ）、マイクロプロセッサ３０８は当該受信パケットをＲＡＭ３１１に保存する（ステップＳ７１１）。そして、マイクロプロセッサ３０８はステップＳ７０３に戻って処理を続行する。 If it is determined that the RAM 311 is not full (NO in step S709), the microprocessor 308 stores the received packet in the RAM 311 (step S711). Then, the microprocessor 308 returns to step S703 and continues the processing.

ステップＳ７０３において、ＣＰＵ２０１から復帰完了通知を受けると（ステップＳ７０３において、ＹＥＳ）、マイクロプロセッサ３０８は、現時点でＬＡＮＩ／Ｆ２０８が幾つのパケットを受信したか、つまり、現時点でどのパケットまでを受信したかを示す情報をＣＰＵ２０１に通知する（ステップＳ７１２）。この通知では応答処理したパケットを個別に通知するのではなく、どのバケットまでを受信したかということを通知する。 In step S703, upon receiving a return completion notification from the CPU 201 (YES in step S703), the microprocessor 308 has received how many packets the LAN I / F 208 has received, that is, up to which packet has been received at the present time. Information indicating this is notified to the CPU 201 (step S712). In this notification, the response-processed packet is not notified individually, but it is notified which bucket has been received.

例えば、１０個のパケットを受信したことを通知した場合、１１個目以降のパケットは、それをＬＡＮＩ／Ｆ２０８が応答可能であろうとなかろうと、全てＣＰＵ２０１が応答する。１０個目までのパケットについては、ＬＡＮＩ／Ｆ２０８によって応答可能なものはマイクロプロセッサ３０８が応答し、ＬＡＮＩ／Ｆ２０８によって応答不可能なものはＣＰＵ２０１が応答する。パケットにＩＤを振ることが可能な場合には、最後に受信したパケットのＩＤをＣＰＵ２０１に通知してもよい。その場合には、そのＩＤより後のパケットはＬＡＮＩ／Ｆ２０８によって応答可能なものであろうとなかろうと、全てＣＰＵ２０１が応答する。 For example, when notifying that 10 packets have been received, the CPU 201 responds to the 11th and subsequent packets regardless of whether the LAN I / F 208 can respond to them. For up to ten packets, the microprocessor 308 responds to those that can respond by the LAN I / F 208, and the CPU 201 responds to those that cannot be responded by the LAN I / F 208. If an ID can be assigned to a packet, the CPU 201 may be notified of the ID of the last received packet. In that case, the CPU 201 responds to all packets after the ID whether or not they can be responded by the LAN I / F 208.

なお、図４に示す例では、通常電力モードに復帰するまでの間に１０個のパケットを受信しているが、情報処理装置１００が複数のＰＣ１０５など接続され、ネットワークのトラフィックが大きい場合には、通常電力モードに復帰後、ＣＰＵ２０１が復帰中に受信したパケットを判定する方が応答を高速に行うことができる。 In the example shown in FIG. 4, 10 packets are received before returning to the normal power mode. However, when the information processing apparatus 100 is connected to a plurality of PCs 105 and the like and the network traffic is large, After returning to the normal power mode, it is possible to perform a response at a higher speed if the CPU 201 determines a packet received during the return.

続いて、マイクロプロセッサ３０８は、ＲＡＭ３１１に保持された受信パケットをＣＰＵ２０１に送信する（ステップＳ７１３）。そして、マイクロプロセッサ３０８は二重転送設定を解除して、ＭＡＣ３０９が受信パケットをＲＡＭ２０２のみに転送するようにＭＡＣ３０９の転送設定を第３の転送設定に変更する（ステップＳ７１４）。これによって、マイクロプロセッサ３０８は省電力モードにおける処理を終えて、ＭＡＣ３０９は通常電力モードに復帰したメインコントローラ１０１に対して受信パケットの転送を行う。 Subsequently, the microprocessor 308 transmits the received packet held in the RAM 311 to the CPU 201 (step S713). Then, the microprocessor 308 cancels the double transfer setting, and changes the transfer setting of the MAC 309 to the third transfer setting so that the MAC 309 transfers the received packet only to the RAM 202 (step S714). Thereby, the microprocessor 308 finishes the processing in the power saving mode, and the MAC 309 transfers the received packet to the main controller 101 that has returned to the normal power mode.

上述のようにして、ＲＡＭ２０２にアクセスすることができない場合においても、復帰動作中にＲＡＭ３１１に保持された受信バケットを復帰動作完了の後、ＣＰＵ２０１に送信するようにしたので、復帰動作中の受信パケットの取りこぼしを防止することができる。 As described above, even when the RAM 202 cannot be accessed, the reception bucket held in the RAM 311 during the return operation is transmitted to the CPU 201 after the return operation is completed. Can be prevented from being overlooked.

図８は、図２に示すメインコントローラ１０１が省電力モードから通常電力モードに復帰する際におけるＭＡＣ３０９の処理を説明するためのフローチャートである。 FIG. 8 is a flowchart for explaining the processing of the MAC 309 when the main controller 101 shown in FIG. 2 returns from the power saving mode to the normal power mode.

図３および図８を参照して、メインコントローラ１０１が省電力モードに移行した後、ＭＡＣ３０９はパケットを受信したか否かを確認する（ステップＳ８０１）。パケットの受信が確認されないと（ステップＳ８０１において、ＮＯ）、ＭＡＣ３０９はパケットを受信したか否かを確認し続ける。 3 and 8, after the main controller 101 shifts to the power saving mode, the MAC 309 checks whether or not a packet has been received (step S801). If reception of the packet is not confirmed (NO in step S801), the MAC 309 continues to confirm whether the packet has been received.

一方、パケットの受信が確認されると（ステップＳ８０１において、ＹＥＳ）、ＭＡＣ３０９は、マイクロプロセッサ３０８による転送設定に応じて受信パケットの転送先を切り替える。図示の例では、転送設定として、第１〜第３の転送設定がある。第１の転送設定は、受信パケットをＲｘＦＩＦＯ３０６にのみ転送する転送設定である。第２の転送設定は、受信パケットをＲｘＦＩＦＯ３０４（第１のＦＩＦＯ）及びＲｘＦＩＦＯ３０６（第２のＦＩＦＯ）に転送する二重転送設定である。そして、第３の転送設定は、受信パケットをＲｘＦＩＦＯ３０４にのみ転送する転送設定である。 On the other hand, when reception of the packet is confirmed (YES in step S801), the MAC 309 switches the transfer destination of the received packet according to the transfer setting by the microprocessor 308. In the illustrated example, the transfer settings include first to third transfer settings. The first transfer setting is a transfer setting for transferring the received packet only to the Rx FIFO 306. The second transfer setting is a double transfer setting for transferring the received packet to the Rx FIFO 304 (first FIFO) and the Rx FIFO 306 (second FIFO). The third transfer setting is a transfer setting for transferring the received packet only to the Rx FIFO 304.

これら第１〜第３の転送設定は、マイクロプロセッサ３０８がＭＡＣ３０９に対して行う。メインコントローラ１０１が省電力モードであると、マイクロプロセッサ３０８はＭＡＣ３０９に対して第１の転送設定を行う。また、メインコントローラ１０１が復帰動作中でかつＲＡＭ２０２に対してアクセス可能であると、マイクロプロセッサ３０８はＭＡＣ３０９に対して第２の転送設定（二重転送設定）を行う。そして、メインコントローラ１０１が通常電力モードであると、マイクロプロセッサ３０８はＭＡＣ３０９に対して第３の転送設定を行う。 The microprocessor 308 performs these first to third transfer settings for the MAC 309. When the main controller 101 is in the power saving mode, the microprocessor 308 performs the first transfer setting for the MAC 309. Further, when the main controller 101 is performing the return operation and can access the RAM 202, the microprocessor 308 performs the second transfer setting (double transfer setting) for the MAC 309. When the main controller 101 is in the normal power mode, the microprocessor 308 performs the third transfer setting for the MAC 309.

ＭＡＣ３０９は、ステップＳ８０２において転送設定が第１〜第３の転送設定のいずれであるか確認する。転送設定が第１の転送設定であると（ステップＳ８０２において、「第１の転送設定」）、ＭＡＣ３０９は、省電力モード中、復帰要因パケットを受信するまでＲｘＦＩＦＯ３０６に対して受信パケットを転送する（ステップＳ８０３）。 In step S802, the MAC 309 checks whether the transfer setting is any of the first to third transfer settings. When the transfer setting is the first transfer setting (“first transfer setting” in step S802), the MAC 309 transfers the received packet to the Rx FIFO 306 until the return factor packet is received during the power saving mode. (Step S803).

ステップＳ８０３における処理では、受信パケットはＲｘＦＩＦＯ３０６にセットされ、マイクロプロセッサ３０８による応答処理の後、応答パケットがＴｘＦＩＦＯ３０７に格納される。 In the processing in step S803, the received packet is set in the Rx FIFO 306, and after the response processing by the microprocessor 308, the response packet is stored in the Tx FIFO 307.

受信パケットの転送の後、ＭＡＣ３０９は応答パケットが存在するか否かについて確認する（ステップＳ８０４）。応答パケットが存在しないと（ステップＳ８０４において、ＮＯ）、ＭＡＣ３０９はステップＳ８０１に戻って処理を続行する。一方、応答パケットが存在すると（ステップＳ８０４において、ＹＥＳ）、ＭＡＣ３０９は応答パケットをＰＨＹ３１０を介してＬＡＮ１０６に送出する（ステップＳ８０５）。そして、ＭＡＣ３０９はステップＳ８０１に戻って処理を続行する。 After the transfer of the received packet, the MAC 309 checks whether there is a response packet (step S804). If there is no response packet (NO in step S804), the MAC 309 returns to step S801 and continues processing. On the other hand, if there is a response packet (YES in step S804), the MAC 309 sends the response packet to the LAN 106 via the PHY 310 (step S805). Then, the MAC 309 returns to step S801 and continues processing.

転送設定が第２の転送設定であると（ステップＳ８０２において、「第２の転送設定」）、復帰処理中でかつＲＡＭ２０２に対するアクセスが可能であるので、ＭＡＣ３０９は、ＲｘＦＩＦＯ３０４およびＲｘＦＩＦＯ３０６に対して受信パケットを転送する（ステップＳ８０６）。 If the transfer setting is the second transfer setting ("second transfer setting" in step S802), the return processing is being performed and the RAM 202 can be accessed. Therefore, the MAC 309 determines the Rx FIFO 304 and the Rx FIFO 306. The received packet is transferred (step S806).

ステップＳ８０６における処理では、受信パケットはＲｘＦＩＦＯ３０４及びＲｘＦＩＦＯ３０６の双方にセットされる。そして、前述したように、ＲｘＦＩＦＯ３０４に格納された受信パケットは、Ｉ／Ｆ部３０１を介してＲＡＭ２０２にＤＭＡ転送される。 In the process in step S806, the received packet is set in both the Rx FIFO 304 and the Rx FIFO 306. As described above, the received packet stored in the Rx FIFO 304 is DMA-transferred to the RAM 202 via the I / F unit 301.

その後、ＭＡＣ３０９はステップＳ８０４に進んで、応答パケットが存在するか否かに確認する。 Thereafter, the MAC 309 proceeds to step S804 and confirms whether a response packet exists.

転送設定が第３の転送設定であると（ステップＳ８０２において、「第３の転送設定」）、メインコントローラ１０１は通常電力モードであるので、ＭＡＣ３０９は、ＲＡＭ２０２に対して受信パケットを転送する（ステップＳ８０７）。 If the transfer setting is the third transfer setting (“third transfer setting” in step S802), since the main controller 101 is in the normal power mode, the MAC 309 transfers the received packet to the RAM 202 (step S807).

ステップＳ８０７における処理では、受信パケットがＲｘＦＩＦＯ３０４にセットされ、ＣＰＵ２０１における応答処理の後、ＴｘＦＩＦＯ３０５に応答パケットが格納される。 In the process in step S807, the received packet is set in the Rx FIFO 304, and after the response process in the CPU 201, the response packet is stored in the Tx FIFO 305.

ところで、図７に示すＳ７１０において受信パケットが破棄されても、ステップ８０６で説明したように、ＲＡＭ２０２に受信パケットを転送すれば、メインコントローラ１０１が通常電力モードに復帰した後、ＣＰＵ２０１が図６に示すステップＳ６０８において未応答のパケットに対して応答処理を行うことになる。これによって、復帰動作中の受信パケットの取りこぼしを防止することができる。 Incidentally, even if the received packet is discarded in S710 shown in FIG. 7, if the received packet is transferred to the RAM 202 as described in step 806, after the main controller 101 returns to the normal power mode, the CPU 201 returns to FIG. In step S608 shown, response processing is performed on the unanswered packet. As a result, it is possible to prevent a received packet from being lost during the return operation.

上述のようにして、メインコントローラ１０１が復帰処理中においても、受信パケットに対して省電力モードと同様に受信パケットに対する応答を行うことができる。そして、メインコントローラ１０１が復帰処理中に受信した受信パケットにおいて、メインコントローラ１０１が通常電力モードに復帰した後でないと応答できない受信パケットついてはその取りこぼしを防止することができる。 As described above, even when the main controller 101 is in the recovery process, a response to the received packet can be made to the received packet in the same manner as in the power saving mode. In the received packet received by the main controller 101 during the return process, it is possible to prevent the received packet that cannot be responded to after the main controller 101 returns to the normal power mode from being missed.

また、メインコントローラ１０１が復帰処理中にＲＡＭ２０２に保持された受信パケットについて、ＬＡＮＩ／Ｆ２０８に応答処理済であれば削除処理されるので、メインコントローラ１０１が再度受信パケットに対して応答処理を行うこと防止することができる。 In addition, since the received packet held in the RAM 202 during the return processing by the main controller 101 is deleted if the response processing has been completed in the LAN I / F 208, the main controller 101 performs the response processing on the received packet again. Can be prevented.

以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。 As mentioned above, although this invention was demonstrated based on embodiment, this invention is not limited to these embodiment, Various forms of the range which does not deviate from the summary of this invention are also contained in this invention. .

例えば、上記の実施の形態の機能を制御方法として、この制御方法を、情報処理装置に実行させるようにすればよい。また、上述の実施の形態の機能を有する制御プログラムを、情報処理装置が備えるコンピュータに実行させるようにしてもよい。 For example, the function of the above embodiment may be used as a control method, and this control method may be executed by the information processing apparatus. In addition, a control program having the functions of the above-described embodiments may be executed by a computer included in the information processing apparatus.

本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）をネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ等）がプログラムコードを読み出して実行する処理である。この場合、そのプログラム、及び該プログラムを記憶した記憶媒体は本発明を構成することになる。 The present invention is also realized by executing the following processing. That is, software (program) that realizes the functions of the above-described embodiments is supplied to a system or apparatus via a network or various storage media, and a computer (or CPU, MPU, etc.) of the system or apparatus reads the program code. It is a process to be executed. In this case, the program and the storage medium storing the program constitute the present invention.

２０１ＣＰＵ
２０２ＲＡＭ
２０７システムバス
２０８ＬＡＮインタフェース（ＬＡＮＩ／Ｆ）
２１８電源制御部
３０１インタフェース部（Ｉ／Ｆ部）
３０８マイクロプロセッサ
３０９メディアアクセス制御部（ＭＡＣ）
３０４、３０５、３０６、３０７先入れ先出しメモリ（ＦＩＦＯ） 201 CPU
202 RAM
207 System bus 208 LAN interface (LAN I / F)
218 Power control unit 301 Interface unit (I / F unit)
308 Microprocessor 309 Media Access Control Unit (MAC)
304, 305, 306, 307 First-in first-out memory (FIFO)

Claims

An information processing apparatus,
The main controller ,
A LAN interface that responds to a received packet instead of the main controller when the information processing apparatus operates in a power saving mode;
The LAN interface is
Receiving means for receiving packets ;
When the reception unit receives a return factor packet that causes the information processing apparatus to return from the power saving mode, the main controller is notified of a return instruction for returning the information processing apparatus from the power saving mode. Notification means to
When the receiving unit receives a new packet after the notification unit notifies the main controller of the return instruction and before the information processing apparatus returns from the power saving mode, Determination means for determining whether or not response is possible ;
An information processing apparatus comprising: response means for transmitting a response packet to the new packet when the determination means determines that a response to the new packet is possible .

The main controller executes a return process for returning the information processing apparatus from the power saving mode when the return instruction is received from the LAN interface ;
The period from when the notifying unit notifies the main controller of the return instruction until the information processing device returns from the power saving mode means that the return process is performed after the return instruction is notified to the main controller. The information processing apparatus according to claim 1, wherein the LAN interface is in a period until the LAN interface receives the completion notification from the main controller .

The packet received by the receiving unit is transferred to the main controller after the notification unit notifies the main controller of the return instruction until the information processing apparatus returns from the power saving mode.
When the information processing apparatus returns from the power saving mode, the main controller responds to a packet for which a response packet is not transmitted by the response unit among packets transferred to the main controller. The information processing apparatus according to claim 1 or 2.

When the information processing apparatus returns from the power saving mode, the LAN interface notifies the main controller of information for identifying a packet that has already been transmitted by the response unit.
The information processing apparatus according to claim 3, wherein the main controller responds to a packet for which a response by the response unit is not executed based on the information notified from the LAN interface .

The information processing apparatus, an information processing apparatus according to any one of claims 1 to 4, characterized in that a printing device.

And the main controller, when operating in the power saving mode, a control method for an information processing apparatus and a LAN interface for responding to the received packet instead of the main controller,
The LAN interface is
A receiving step for receiving the packet ;
When the information processing apparatus receives a return factor packet that causes the information processing apparatus to return from the power saving mode in the reception step, the main controller is notified of a return instruction for returning the information processing apparatus from the power saving mode. A notification step to
When a new packet is received in the reception step between the time when the information processing apparatus returns from the power saving mode after the return instruction is notified to the main controller in the notification step, the new packet is A determination step of determining whether or not response is possible ;
And a response step of transmitting a response packet to the new packet when it is determined in the determination step that the response to the new packet is possible .

And the main controller, when operating in the power saving mode, a control program used in the information processing apparatus and a LAN interface which responds to the received packet in place of the main controller,
In the computer equipped with the LAN interface,
A receiving step for receiving the packet ;
When the information processing apparatus receives a return factor packet that causes the information processing apparatus to return from the power saving mode in the reception step, a return instruction for returning the information processing apparatus from the power saving mode is notified to the main controller. A notification step to
When a new packet is received in the reception step between the time when the information processing apparatus returns from the power saving mode after the return instruction is notified to the main controller in the notification step, the new packet is A determination step of determining whether or not response is possible ;
A control program for executing a response step of transmitting a response packet to the new packet when it is determined in the determination step that the response to the new packet is possible .