JP6012045B2 - 電源装置及び電源装置内部の通信方法 - Google Patents
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Circuit)が挙げられる。これらの通信方式は、各方式に対応した通信モジュールが標準搭載されたデジタルプロセッサが多く市販されていることから、比較的採用しやすい方式といえる。また、I2C方式は、PMBus(Power Management Bus)と呼ばれるスイッチング電源制御用の通信方式にも採用されている。
前記制御回路には、互いの間で一方向又は双方向の通信が可能な複数のデジタルプロセッサが設けられ、前記各デジタルプロセッサには、通信用のUARTモジュールと、通信の処理手順を規定する通信制御プログラムと、通信を行う際に使用される通信用メモリと、前記通信制御プログラムを実行し、前記UARTモジュール、及び前記通信用メモリに対して処理の指令を出すCPUとが設けられ、
送信側となる前記デジタルプロセッサの前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信側の前記CPUの指令により、前記低速データ情報が複数の部分情報に区分され、送信側の前記CPUが前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報が書き込まれ、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットが複数形成され、送信側の前記UARTモジュールが、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される電源装置である。
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUが1つの前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールは、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて1つの通信パケットを形成し、受信側の前記UARTモジュールに向けて送信し、
送信側の前記CPUが次の前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールが同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信する構成であることが好ましい。
受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、1つの前記通信パケットを受信すると、受信側の前記CPUの指令により、受信した前記高速通信フレームに含まれる前記高速データ情報が、前記高速データ受信メモリに格納され、受信した前記低速通信フレームに含まれる前記アドレス指定情報が前記受信アドレスメモリに書き込まれ、受信した前記低速通信フレームに含まれる前記部分情報が、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれ、前記低速データ受信バッファメモリに書き込まれた前記部分情報が、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納され、
さらに、複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報が、前記高速データ受信メモリ及び低速データ受信メモリに格納される構成であることが好ましい。
送信側のデジタルプロセッサは、通信用メモリを有し、前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
受信側の前記デジタルプロセッサに向けてデータ送信するとき、前記低速データ情報を複数の部分情報に区分し、送信する前記部分情報について、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報を書き込み、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットを複数形成し、
送信側の前記UARTモジュールから前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する電源装置内部の通信方法である。
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信する1つの前記部分情報について、前記低速データ送信バッファメモリに、該部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報を書き込み、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて1つの通信パケットを形成し、送信側の前記UARTモジュールから受信側の前記UARTモジュールに向けて送信し、
さらに、次の通信パケットについて同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する構成であることが好ましい。
受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、1つの前記通信パケットを受信すると、受信した前記高速通信フレームに含まれる前記高速データ情報を前記高速データ受信メモリに格納し、受信した前記低速通信フレームに含まれる前記アドレス指定情報を前記受信アドレスメモリに書き込み、受信した前記低速通信フレームに含まれる前記部分情報を、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込み、前記低速データ受信バッファメモリに書き込まれた前記部分情報を、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納し、
さらに、複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報を、前記高速データ受信メモリ及び低速データ受信メモリに格納する構成であることが好ましい。
12 トランス
14 入力側電力変換部
16 出力側電力変換部
18,50 第一制御回路
20,52 第二制御回路
22 第一デジタルプロセッサ
24 第二デジタルプロセッサ
26 絶縁素子
28,28a 受信用のUARTモジュール(UART(RX))
30,38 通信制御プログラム
32,40 通信用メモリ
34,42 CPU
36,36a 送信用のUARTモジュール(UART(TX))
46 第一電力変換部
48 第二電力変換部
Claims (13)
- 入力電圧を所定の出力電圧に変換して出力する電力変換部と、前記電力変換部の動作を制御又は監視する制御回路とを備えた電源装置において、
前記制御回路には、互いの間で一方向又は双方向の通信が可能な複数のデジタルプロセッサが設けられ、前記各デジタルプロセッサには、通信用のUARTモジュールと、通信の処理手順を規定する通信制御プログラムと、通信を行う際に使用される通信用メモリと、前記通信制御プログラムを実行し、前記UARTモジュール、及び前記通信用メモリに対して処理の指令を出すCPUとが設けられ、
送信側となる前記デジタルプロセッサの前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信側の前記CPUの指令により、前記低速データ情報が複数の部分情報に区分され、送信側の前記CPUが前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報が書き込まれ、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットが複数形成され、送信側の前記UARTモジュールが、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送されることを特徴とする電源装置。 - 前記制御回路が入力側と出力側とに分けて互いに絶縁され、複数の前記デジタルプロセッサは、入力側の前記制御回路と出力側の前記制御回路のそれぞれに設けられ、絶縁素子を通じて通信を行う請求項1記載の電源装置。
- 送信側となる前記デジタルプロセッサの前記通信用メモリには、1バイトの前記高速データ情報が格納される前記高速データ送信メモリと、1バイト毎にアドレスが付与され、前記高速データ情報以外の複数バイトの前記低速データ情報が格納される前記低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定する前記アドレス指定情報、及び該特定のアドレスにおける上位4ビット又は下位4ビットの何れかを指定する上位下位指定情報が書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている前記部分情報が書き込まれる前記低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUが1つの前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールは、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて1つの通信パケットを形成し、受信側の前記UARTモジュールに向けて送信し、
送信側の前記CPUが次の前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールが同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される請求項1又は2記載の電源装置。 - 受信側となる前記デジタルプロセッサの前記通信用メモリには、取得した前記高速通信フレームに含まれる1バイトの前記高速データ情報が格納される高速データ受信メモリと、取得した前記低速通信フレームに含まれる前記アドレス指定情報が書き込まれる受信アドレスメモリと、取得した前記低速通信フレームに含まれる前記部分情報が、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれる低速データ受信バッファメモリと、1バイト毎にアドレスが付与され、複数バイトの前記低速データ情報が書き込まれる低速データ受信メモリとが設けられ、
受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、1つの前記通信パケットを受信すると、受信側の前記CPUの指令により、受信した前記高速通信フレームに含まれる前記高速データ情報が、前記高速データ受信メモリに格納され、受信した前記低速通信フレームに含まれる前記アドレス指定情報が前記受信アドレスメモリに書き込まれ、受信した前記低速通信フレームに含まれる前記部分情報が、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれ、前記低速データ受信バッファメモリに書き込まれた前記部分情報が、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納され、
複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報が、前記高速データ受信メモリ及び低速データ受信メモリに格納される請求項3記載の電源装置。 - 送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUの指令により、前記アドレス指定情報が同じで前記上位下位指定情報が異なる前記低速通信フレームを有する前記通信パケット同士を組み合わせた通信セグメントが複数形成され、送信側の前記UARTモジュールが前記高速及び低速通信フレームを前記通信セグメントの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される請求項4記載の電源装置。
- 入力電圧を所定の出力電圧に変換して出力する電力変換部と、前記電力変換部の動作を制御又は監視する制御回路とを備え、前記制御回路内に、互いの間で一方向又は双方向の通信が可能なUARTモジュールを有する複数のデジタルプロセッサが設けられた電源装置における電源装置内部の通信方法であって、
送信側のデジタルプロセッサは、通信用メモリを有し、前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
受信側の前記デジタルプロセッサに向けてデータ送信するとき、前記低速データ情報を複数の部分情報に区分し、送信する前記部分情報について、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報を書き込み、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットを複数形成し、
送信側の前記UARTモジュールから前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送することを特徴とする電源装置内部の通信方法。 - 送信側となる前記デジタルプロセッサの前記通信用メモリには、あらかじめ、1バイトの前記高速データ情報が格納される前記高速データ送信メモリと、1バイト毎にアドレスが付与され、前記高速データ情報以外の複数バイトの前記低速データ情報が格納される前記低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定する前記アドレス指定情報、及び該特定のアドレスにおける上位4ビット又は下位4ビットの何れかを指定する上位下位指定情報が書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている前記部分情報が書き込まれる前記低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信する1つの前記部分情報について、前記低速データ送信バッファメモリに、該部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報を書き込み、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて1つの通信パケットを形成し、送信側の前記UARTモジュールから受信側の前記UARTモジュールに向けて送信し、
さらに、次の通信パケットについて同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する請求項6記載の電源装置内部の通信方法。 - 受信側となる前記デジタルプロセッサの前記通信用メモリには、あらかじめ、取得した前記高速通信フレームに含まれる1バイトの前記高速データ情報が格納される高速データ受信メモリと、取得した前記低速通信フレームに含まれる前記アドレス指定情報が書き込まれる受信アドレスメモリと、取得した前記低速通信フレームに含まれる前記部分情報が、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれる低速データ受信バッファメモリと、1バイト毎にアドレスが付与され、複数バイトの前記低速データ情報が書き込まれる低速データ受信メモリとが設けられ、
受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、1つの前記通信パケットを受信すると、受信した前記高速通信フレームに含まれる前記高速データ情報を前記高速データ受信メモリに格納し、受信した前記低速通信フレームに含まれる前記アドレス指定情報を前記受信アドレスメモリに書き込み、受信した前記低速通信フレームに含まれる前記部分情報を、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込み、前記低速データ受信バッファメモリに書き込まれた前記部分情報を、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納し、
さらに、複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報を、前記高速データ受信メモリ及び低速データ受信メモリに格納する請求項7記載の電源装置内部の通信方法。 - 送信側の前記UARTモジュールは、前記高速通信フレーム及び前記低速通信フレームを時間を空けずに1つの前記通信パケットとして送信し、複数の前記通信パケットを所定の基準時間を空けて送信し、
受信側の前記デジタルプロセッサは、先の前記通信フレームの受信動作の終了と、後の前記通信フレームの受信動作の開始との間に時間が空いている場合、通信エラーが発生したと判断する請求項8記載の電源装置内部の通信方法。 - 送信側の前記UARTモジュールは、前記高速通信フレーム及び前記低速通信フレームを時間を空けずに1つの前記通信パケットとして送信し、複数の前記通信パケットを所定の基準時間を空けて送信し、
受信側の前記デジタルプロセッサは、次の前記通信パケットを受信した場合、前の前記通信パケットの受信動作の終了と、次の前記通信パケットの受信動作の開始との間の時間が前記基準時間を超えると、通信エラーが発生したと判断する請求項8記載の電源装置内部の通信方法。 - 送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、前記アドレス指定情報が同じで前記上位下位指定情報が異なる前記低速通信フレームを有する前記通信パケット同士を組み合わせた通信セグメントを複数形成し、送信側の前記UARTモジュールが前記高速及び低速通信フレームを前記通信セグメントの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する請求項8記載の電源装置内部の通信方法。
- 受信側の前記デジタルプロセッサは、1つの前記通信セグメントを構成する先の前記通信パケットに含まれる前記アドレス指定情報と、後の前記通信パケットに含まれる前記アドレス指定情報とが異なっている場合、通信エラーが発生したと判断する請求項11記載の電源装置内部の通信方法。
- 受信側の前記デジタルプロセッサは、1つの前記通信セグメントを構成する先の前記通信パケットに含まれる前記上位下位指定情報と、後の前記通信パケットに含まれる上位下位指定情報とが同じ場合、通信エラーが発生したと判断する請求項11記載の電源装置。
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