JP6012045B2 - 電源装置及び電源装置内部の通信方法 - Google Patents

Description

本発明は、通信用のUARTモジュールを有する複数のデジタルプロセッサを備えた電源装置、及びその電源装置内部の通信方法に関する。

近年、スイッチングレギュレータ等の電源装置は、例えば、出力の過電圧保護、出力の過電流保護、出力電流に応じた出力電圧設定値の自動補正、出力電圧目標値の可変、冷却用ファンの回転数の自動調整、出力のリモートON/OFFなど、様々なアプリケーションが要求されるようになった。そこで、このような制御の高度化、多機能化の要求に応えるため、制御回路に複数のデジタルプロセッサを搭載し、制御のインテリジェント化を促進させる方法が検討されている。例えば、入出力絶縁型の電源装置の場合、グランド電位が異なる入力側制御回路と出力側の各制御回路に、それぞれデジタルプロセッサが設けられる。

制御回路に設けられるデジタルプロセッサは、電源装置の動作状態を観測して取得したデータ情報に基づいて様々な制御を行う。制御の高度化、多機能化を実現するためには、多量のデータ情報を取得し、複数のデジタルプロセッサの間で通信を行ってデータ情報を自在に受け渡しできる必要がある。

従来、例えば特許文献１に開示されているように、入出力が絶縁され、入力側（１次側）及び出力側（２次側）にそれぞれ制御回路が設けられ、出力側の制御回路で過電流や過電圧の検出情報をシリアルなパルス列信号に変換し、フォトカプラ等の絶縁手段を介して入力側の制御回路に伝送する構成を備えたスイッチング電源装置があった。通信を行う場合、入力側と出力側の各制御回路にそれぞれデジタルプロセッサが設けられ、デジタルプロセッサが有する各通信モジュールの間でシリアル通信が行われる。図面には、シリアルデータから成る１単位のデータ情報として、出力電圧情報（3ビット＝分解能8段階）、過電圧検出情報（1ビット）、過電流検出情報（1ビット）、BCC情報（2ビット）の合計7ビットを伝送する例が記載されている。

特開平５−２１９７３３号公報

しかし、特許文献１のスイッチング電源装置で行われる通信方法は、過電流と過電圧を検出したフラグ情報等の少量のデータ情報を通信することは容易であるが、多量のデータ情報を通信することについての考慮が不十分であり、制御の高度化、多機能化に対応することが難しい。

例えば、上記の過電流検出情報、過電圧検出情報等の7ビット以外にも、出力電圧設定値を自動調整する制御などを行う場合は、出力電圧測定値情報として少なくとも8ビット（分解能256段階）が必要である。その他の制御を考えると、出力電流測定値情報（8ビット）、複数箇所の温度情報（例えば、２箇所の場合は16ビット）、出力電圧設定値情報（8ビット）、冷却用ファンの回転数情報（8ビット）、リモートON/OFF情報（1ビット）等の49ビットも必要になる。したがって、これらを単純に合計すれば、合計53ビットを更新サイクルの１単位としたデータ情報の伝送を行わなければならない。

電源システムに用いられるシリアル通信方式は、代表的なものとして、UART方式（Universal Asynchronous Receiver Transmitter）、I2C方式（Inter Integrated
Circuit）が挙げられる。これらの通信方式は、各方式に対応した通信モジュールが標準搭載されたデジタルプロセッサが多く市販されていることから、比較的採用しやすい方式といえる。また、I2C方式は、PMBus（Power Management Bus）と呼ばれるスイッチング電源制御用の通信方式にも採用されている。

例えば、特許文献１のスイッチング電源装置にUART方式を適用する場合を考えると、UARTモジュールは、比較的安価なデジタルプロセッサにも搭載されている点で有利であるが、通常、1つの通信フレームで7〜9ビットのデータ情報しか取り扱うことができないので、上記の53ビットという多量のデータ情報を１単位として伝送するためには6〜9の通信フレームを要し、常時全53ビットを１単位として通信すると、情報の更新に時間がかかるという問題がある。例えば、何らかの原因で過電流状態になった時、過電流検出回路が過電流検出情報を瞬時に発生させたとしても、過電流検出情報の伝送に時間がかかると、保護回路の動作開始が遅れてしまう。また、上記の53ビットの情報は、デジタルプロセッサ内の通信用メモリに格納され、通常、１通りの通信が終了する毎に新しく更新されるので、１通りの通信に時間がかかると、上記の過電流検出情報が発生してから通信用メモリが更新されるまでの時間も長くなるので、さらに保護回路の動作が遅れることになる。

一方、特許文献１のスイッチング電源装置にI2C方式を適用した場合を考えると、I2Cモジュールは、１単位のデータ情報としてUARTモジュールよりもビット数の多いデータ情報を取り扱うことができるが、それでも高速な応答を求められる制御には十分とは言えない。したがって、通常のUART方式の場合と同様に、過電流検出情報等の素早く伝送するのが好ましい情報の伝送が遅れるという問題ある。

また、I2Cモジュールは、比較的高価なデジタルプロセッサにしか搭載されていない。さらに、互いに絶縁された入力側及び出力側のデジタルプロセッサの間で双方向の通信を行う場合、I2C方式では、一方向の信号伝送しかできないフォトカプラのような手頃な絶縁素子は使用できず、双方向の信号伝達に対応した特別な絶縁手段（高価な素子、外形の大きい素子など）を使用しなければならない。したがって、装置のコストが増加し、外形も大型化するという問題があった。

本発明は、上記背景技術に鑑みて成されたものであり、安価なデジタルプロセッサの間で信頼性の高い通信を実現し、制御の高度化、高機能化の要求に対応できる電源装置及び電源装置内部の通信方法を提供することを目的とする。

本発明は、入力電圧を所定の出力電圧に変換して出力する電力変換部と、前記電力変換部の動作を制御又は監視する制御回路とを備えた電源装置であって、
前記制御回路には、互いの間で一方向又は双方向の通信が可能な複数のデジタルプロセッサが設けられ、前記各デジタルプロセッサには、通信用のUARTモジュールと、通信の処理手順を規定する通信制御プログラムと、通信を行う際に使用される通信用メモリと、前記通信制御プログラムを実行し、前記UARTモジュール、及び前記通信用メモリに対して処理の指令を出すCPUとが設けられ、
送信側となる前記デジタルプロセッサの前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信側の前記CPUの指令により、前記低速データ情報が複数の部分情報に区分され、送信側の前記CPUが前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報が書き込まれ、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットが複数形成され、送信側の前記UARTモジュールが、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される電源装置である。

前記制御回路が入力側と出力側とに分けて互いに絶縁され、複数の前記デジタルプロセッサは、入力側の前記制御回路と出力側の前記制御回路のそれぞれに設けられ、絶縁素子を通じて通信を行う構成でもよい。

送信側となる前記デジタルプロセッサの前記通信用メモリには、１バイトの前記高速データ情報が格納される前記高速データ送信メモリと、１バイト毎にアドレスが付与され、前記高速データ情報以外の複数バイトの前記低速データ情報が格納される前記低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定する前記アドレス指定情報、及び該特定のアドレスにおける上位４ビット又は下位４ビットの何れかを指定する上位下位指定情報が書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている前記部分情報が書き込まれる前記低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUが１つの前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールは、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて１つの通信パケットを形成し、受信側の前記UARTモジュールに向けて送信し、
送信側の前記CPUが次の前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールが同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信する構成であることが好ましい。

また、受信側となる前記デジタルプロセッサの前記通信用メモリには、取得した前記高速通信フレームに含まれる１バイトの前記高速データ情報が格納される高速データ受信メモリと、取得した前記低速通信フレームに含まれる前記アドレス指定情報が書き込まれる受信アドレスメモリと、取得した前記低速通信フレームに含まれる前記部分情報が、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれる低速データ受信バッファメモリと、１バイト毎にアドレスが付与され、複数バイトの前記低速データ情報が書き込まれる低速データ受信メモリとが設けられ、
受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、１つの前記通信パケットを受信すると、受信側の前記CPUの指令により、受信した前記高速通信フレームに含まれる前記高速データ情報が、前記高速データ受信メモリに格納され、受信した前記低速通信フレームに含まれる前記アドレス指定情報が前記受信アドレスメモリに書き込まれ、受信した前記低速通信フレームに含まれる前記部分情報が、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれ、前記低速データ受信バッファメモリに書き込まれた前記部分情報が、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納され、
さらに、複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報が、前記高速データ受信メモリ及び低速データ受信メモリに格納される構成であることが好ましい。

送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUの指令により、前記アドレス指定情報が同じで前記上位下位指定情報が異なる前記低速通信フレームを有する前記通信パケット同士を組み合わせた通信セグメントが複数形成され、送信側の前記UARTモジュールが前記高速及び低速通信フレームを前記通信セグメントの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される構成にしてもよい。

また、本発明は、入力電圧を所定の出力電圧に変換して出力する電力変換部と、前記電力変換部の動作を制御又は監視する制御回路とを備え、前記制御回路内に、互いの間で一方向又は双方向の通信が可能なUARTモジュールを有する複数のデジタルプロセッサが設けられた電源装置における電源装置内部の通信方法であって、
送信側のデジタルプロセッサは、通信用メモリを有し、前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
受信側の前記デジタルプロセッサに向けてデータ送信するとき、前記低速データ情報を複数の部分情報に区分し、送信する前記部分情報について、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報を書き込み、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットを複数形成し、
送信側の前記UARTモジュールから前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する電源装置内部の通信方法である。

送信側となる前記デジタルプロセッサの前記通信用メモリには、あらかじめ、１バイトの前記高速データ情報が格納される前記高速データ送信メモリと、１バイト毎にアドレスが付与され、前記高速データ情報以外の複数バイトの前記低速データ情報が格納される前記低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定する前記アドレス指定情報、及び該特定のアドレスにおける上位４ビット又は下位４ビットの何れかを指定する上位下位指定情報が書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている前記部分情報が書き込まれる前記低速データ送信バッファメモリとが設けられ、
送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信する１つの前記部分情報について、前記低速データ送信バッファメモリに、該部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報を書き込み、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて１つの通信パケットを形成し、送信側の前記UARTモジュールから受信側の前記UARTモジュールに向けて送信し、
さらに、次の通信パケットについて同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する構成であることが好ましい。

また、受信側となる前記デジタルプロセッサの前記通信用メモリには、あらかじめ、取得した前記高速通信フレームに含まれる１バイトの前記高速データ情報が格納される高速データ受信メモリと、取得した前記低速通信フレームに含まれる前記アドレス指定情報が書き込まれる受信アドレスメモリと、取得した前記低速通信フレームに含まれる前記部分情報が、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれる低速データ受信バッファメモリと、１バイト毎にアドレスが付与され、複数バイトの前記低速データ情報が書き込まれる低速データ受信メモリとが設けられ、
受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、１つの前記通信パケットを受信すると、受信した前記高速通信フレームに含まれる前記高速データ情報を前記高速データ受信メモリに格納し、受信した前記低速通信フレームに含まれる前記アドレス指定情報を前記受信アドレスメモリに書き込み、受信した前記低速通信フレームに含まれる前記部分情報を、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込み、前記低速データ受信バッファメモリに書き込まれた前記部分情報を、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納し、
さらに、複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報を、前記高速データ受信メモリ及び低速データ受信メモリに格納する構成であることが好ましい。

送信側の前記UARTモジュールは、前記高速通信フレーム及び前記低速通信フレームを時間を空けずに１つの前記通信パケットとして送信し、複数の前記通信パケットを所定の基準時間を空けて送信し、受信側の前記デジタルプロセッサは、先の前記通信フレームの受信動作の終了と、後の前記通信フレームの受信動作の開始との間に時間が空いている場合、通信エラーが発生したと判断する構成にすることができる。

また、送信側の前記UARTモジュールは、前記高速通信フレーム及び前記低速通信フレームを時間を空けずに１つの前記通信パケットとして送信し、複数の前記通信パケットを所定の基準時間を空けて送信し、受信側の前記デジタルプロセッサは、次の前記通信パケットを受信した場合、前の前記通信パケットの受信動作の終了と、次の前記通信パケットの受信動作の開始との間の時間が前記基準時間を超えると、通信エラーが発生したと判断する構成にすることができる。

さらに、送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、前記アドレス指定情報が同じで前記上位下位指定情報が異なる前記低速通信フレームを有する前記通信パケット同士を組み合わせた通信セグメントを複数形成し、送信側の前記UARTモジュールが前記高速及び低速通信フレームを前記通信セグメントの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する構成にしてもよい。

この場合、受信側の前記デジタルプロセッサは、１つの前記通信セグメントを構成する先の前記通信パケットに含まれる前記アドレス指定情報と、後の前記通信パケットに含まれる前記アドレス指定情報とが異なっている場合、通信エラーが発生したと判断する構成にすることができる。

また、受信側の前記デジタルプロセッサは、１つの前記通信セグメントを構成する先の前記通信パケットに含まれる前記上位下位指定情報と、後の前記通信パケットに含まれる前記上位下位指定情報とが同じ場合、通信エラーが発生したと判断する構成にすることができる。

本発明の電源装置及び電源装置内部の通信方法によれば、制御回路に設けた複数のデジタルプロセッサの間で、信頼性の高いシリアル通信を実現することができる。しかも、素早く伝送することが好ましい高速データ情報を素早く送受信することができ、それ以外の低速データ情報も、高速データ情報よりも情報量が多い場合でも分割して送受信するので、効率よく送受信することができ、制御の高度化、高機能化の要求に十分に対応することができる。また、通信方式としてUART方式を使用しているので、安価な汎用デジタルプロセッサを使用することができ、I2C方式を使用するよりも、装置のコストを抑えることができる。

また、本発明の電源装置内部の通信方法によれば、通信の各ステップで様々なエラーチェックを行うことができるので、通信エラー検出の確実性が高くなり、通信の信頼性を向上させることができる。また、通信エラーの内容に応じて的確な処置を行うことで、電源装置の誤動作を容易に防止することができる。

本発明の電源装置の第一実施形態を示すブロック図である。 図１の第二デジタルプロセッサ（送信側）の通信メモリの構成を説明する図である。 図１の第一デジタルプロセッサ（受信側）の通信メモリの構成を説明する図である。 図１の第二デジタルプロセッサが有するUARTモジュールが出力する高速通信フレームのフォーマットを示す図（ａ）、低速通信フレームのフォーマットを示す図（ｂ）、通信パケット及び通信セグメントを説明するタイムチャート（ｃ）である。 図１の第二デジタルプロセッサがデータ送信する動作を説明するフローチャートである。 図１の第一デジタルプロセッサがデータ受信する動作を説明するフローチャートである。 図６のステップS21を詳細に説明するフローチャートである。 図６のステップS22を詳細に説明するフローチャートである。 第一実施形態の電源装置の変形例を示すブロック図である。 本発明の第二実施形態の電源装置を示すブロック図である。

以下、本発明の電源装置及び電源装置内部の通信方法の第一実施形態について、図１から図８に基づいて説明する。第一実施形態の電源装置１０は、図１に示すように、入力電圧Viを所定の出力電圧Voに変換して出力する電力変換部と、電力変換部の動作を制御又は監視する制御回路とを備えている。電力変換部は、例えば入出力がトランス１２を介して絶縁されたスイッチングコンバータ等であり、入力端に入力電源１が接続され、主スイッチング素子のオンオフによってトランス１２に断続電圧を発生させる入力側電力変換部１４と、トランス１２に発生した断続電圧を整流平滑して出力電圧Voを生成し、出力端に接続された負荷２に向けて出力する出力側電力変換部１６とを備えている。

制御回路は、互いに絶縁された第一及び第二制御回路１８，２０で構成され、第一制御回路１８が入力側電力変換部１４の動作を制御又は監視し、第二制御回路２０が出力側電力変換部１６の動作を制御又は監視する。第一及び第二制御回路１８，２０には、それぞれ第一及び第二デジタルプロセッサ２２，２４が設けられ、絶縁素子２６を介して一方向のシリアル通信が可能になっている。

第一デジタルプロセッサ２２は、受信用のUARTモジュール２８（以下、UART（RX）２８と称す）、受信動作の処理手順を規定する通信制御プログラム３０、受信の際に使用される通信用メモリ３２、及び、通信制御プログラム３０を実行し、UART(RX)２８と通信用メモリ３２に対して処理の指令を出すCPU３４を備えている。なお、図１では省略しているが、第一デジタルプロセッサ２２は、さらに、入力側電力変換部１４の電力変換動作を制御する処理手順を規定する電源制御プログラムと、その制御を行う際に使用される電源制御用メモリも備えており、CPU３４は、電源制御プログラムを実行し、電源制御用メモリに対して処理の指令を出す働きもする。電源制御用メモリは、通信用メモリ３２と兼用してもよい。

第二デジタルプロセッサ２４は、送信用のUARTモジュール３６（以下、UART（TX）３６と称す）、送信動作の処理手順を規定する通信制御プログラム３８、送信の際に使用される通信用メモリ４０、及び、通信制御プログラム３８を実行し、UART(TX)３６と通信用メモリ４０に対して処理の指令を出すCPU４２を備えている。なお、図１では省略しているが、第二デジタルプロセッサ２４は、さらに、出力側電力変換部１６の電力変換動作を制御する処理手順を規定する電源制御プログラムと、その制御を行う際に使用される電源制御用メモリも備えており、CPU４２は、電源制御プログラムを実行し、電源制御用メモリに対して処理の指令を出す働きもする。

上記のように、２つのデジタルプロセッサ２２，２４は、第二デジタルプロセッサ２４から第一デジタルプロセッサ２２に向けて一方向の通信を行う構成であり、絶縁素子２６は、一方向のみに信号伝送が可能なフォトカプラ等を使用することで、シンプルで安価に構成することができる。

次に、各デジタルプロセッサ２２，２４が有する通信用メモリ３２，４０の構成を説明する。

送信側の通信用メモリ４０には、図２に示すように、高速データ送信メモリ４０ａ、低速データ送信メモリ４０ｂ、送信アドレスメモリ４０ｃ、及び低速データ送信バッファメモリ４０ｄが設けられている。高速データ送信メモリ４０ａは、データ情報の更新サイクルの１単位として1バイトの高速データ情報が格納されるメモリ領域である。高速データ情報とは、素早く伝送することが好ましい情報のことであり、過電流保護動作を開始させるためのフラグ情報等である。例えば、第二制御回路２０がCPU４２の指令により出力電流Ioを逐次測定し、出力電流Ioが所定の基準値を以下の時は高速データ送信メモリ４０ａに「通常状態である旨の情報」が格納され、基準値を超えた時は「過電流状態である旨の情報」が格納される。この高速データ送信メモリ４０aの情報は、出力電流Ioが逐次測定される毎に更新されるようになっている。

低速データ送信メモリ４０ｂは、1バイト毎にアドレスが付与され、複数のバイトの低速データ情報が格納されるメモリ領域である。低速データ情報とは、高速データ情報ほど素早く伝送する必要はない情報のことであり、例えば、出力側電力変換部１６の通常動作状況を記録するための測定情報等である。この種の情報は、複数の回路部分の電圧の測定値（例えば、出力電圧2.456V、整流素子の電圧25.21V、・・・）、複数の部品の温度の測定値（例えば部品１が84.3℃、部品２が95.2℃、部品３が75.1℃、・・・）のように、高速データ情報に比べて、更新サイクルの１単位として取り扱われる情報量が多くなりやすい。低速データ情報の情報量は、ここでは合計8バイトであり、1バイト毎にCPU４２の指令によりアドレス0〜7の領域に分けて格納される。なお、詳しくは後の動作説明の中で述べるが、各アドレスに1バイト毎に格納された低速データ情報は、さらに上位4ビットと下位4ビットの部分情報に区分され、部分情報の単位で順番に送信されることになる。

送信アドレスメモリ４０ｃは、CPU４２が低速データ送信メモリ４０ｂ内の特定のアドレスを指定したアドレス指定情報（3ビット）が書き込まれる。

低速データ送信バッファメモリ４０ｄは、送信アドレスメモリ４０ｃに書き込まれたのと同じアドレス指定情報（3ビット）と、その特定のアドレスにおける上位4ビット又は下位4ビットの何れかを指定する上位下位指定情報（1ビット）とが書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている部分情報（4ビット）が書き込まれる。

一方、受信側の通信用メモリ３２には、図３に示すように、高速データ受信メモリ３２ａ、受信アドレスメモリ３２ｂ、低速データ受信バッファメモリ３２ｃ、低速データ受信メモリ３２ｄが設けられている。高速データ受信メモリ３２ａは、受信動作により取得した高速データ情報（1バイト）が格納されるメモリ領域である。受信アドレスメモリ３２ｂは、受信動作により取得したアドレス指定情報（3ビット）が書き込まれるメモリ領域である。低速データ受信バッファメモリ３２ｃは、受信動作により取得した部分情報（4ビット）が、該受信動作により取得した上位下位指定情報に対応する領域に書き込まれる8ビットのメモリ領域である。低速データ受信メモリ３２ｄは、1バイト毎にアドレスが付与され、複数バイトの低速データ情報が書き込まれるメモリ領域である。ここでは、低速データ受信メモリ３２ｄには、8バイトの低速データ情報を格納することができ、1バイト毎に0〜7のアドレスが付与されている。

UART(TX)３６が出力する通信フレームは、高速通信フレームTF(H)と低速通信フレームTF(LA)，TF(LB)の3種類があり、いずれもStartビット、通信情報（8ビット）、Parityビット及びStopビットで構成される。高速通信フレームTF(H)の場合、図４（ａ）に示すように、高速データ送信メモリ４０ａに書き込まれた情報が通信情報（8ビット）になる。一方、低速通信フレームTF(LA)，TF(LB)の場合、図４（ｂ）に示すように、低速データ送信バッファメモリ４０ｄに書き込まれた情報が通信情報（8ビット）になる。ここでは、上位下位指定情報が「上位」が指定されているものをTF(LA)、「下位」が指定されているものをTF(LB)として表記を区別している。StartビットとStopビットは、それぞれ通信フレームの開始と終了を表わすビットであり、Parityビットは、通信フレームごとに簡易的なエラー検出を行うビットである。

次に、電源装置１０が有する２つのデジタルプロセッサ２２，２４の間で通信を行う動作について説明する。まず、第二デジタルプロセッサ２４が通信フレームを送信する一連の動作を説明し、その後で、第一デジタルプロセッサ２２がその通信フレームを受信する一連の動作を説明する。

第二デジタルプロセッサ２４が通信フレームを送信する手順は、図５のフローチャートのように表わされる。まず、ステップS11で、CPU４２の指令により、低速データ送信メモリ４０ｂのアドレスの中から最初に送信する低速データ情報が格納されているアドレスを特定し、そのアドレス指定情報（3ビット）を送信アドレスメモリ４０ｃに書き込む。

次に、ステップS12で、CPU４２の指令により、低速送信バッファメモリ４０ｄに情報を書き込む。アドレス指定情報（3ビット）は、送信アドレスメモリ４０ｃのものと同じである。上位下位指定情報（1ビット）は、ここでは「上位」が指定される。部分情報（4ビット）は、低速データ送信メモリ４０ｂの中の、アドレス指定情報（3ビット）に対応するアドレスの上位4ビットの領域に格納された情報である。

次に、ステップS13で、UART(TX)３６が高速通信フレームTF(H)を送信し、時間を空けずに低速通信フレームTF(LA)を送信する。すなわち、図４（ｃ）に示すように、高速フレームTF(H)の送信が終了して低速通信フレームTF(LA)の送信が開始するまでの時間taはゼロとなる。

２つの通信フレームTF(H)，TF(LA)は１つの通信パケットTPを形成し、１回目のステップS12，S13は、第一の通信パケットTP(0)を送信する工程と言える。

次に、ステップS14で、CPU４２の指令により、低速送信バッファメモリ４０ｄに情報を書き込む。アドレス指定情報（3ビット）は、ステップS12の送信アドレスメモリ４０ｃのものと同じである。上位下位指定情報（1ビット）は、ここでは「下位」が指定される。部分情報（4ビット）は、低速データ送信メモリ４０ｂの中の、アドレス指定情報（3ビット）に対応するアドレスの下位4ビットの領域に格納された情報である。

次に、ステップS15で、UART(TX)３６が高速通信フレームTF(H)を送信し、時間を空けずに低速通信フレームTF(LB)を送信する。また、ステップS13が終了してからステップS15が開始するまでの時間は、所定の規定時間tbに設定されている。

２つの通信フレームTF(H)，TF(LB)は、１つの通信パケットTPを形成し、１回目のステップS14，S15は、第二の通信パケットTP(1)を送信する工程と言える。また、２つの通信パケットTP(0)，TP(1)は、アドレス指定情報が同じで上位下位指定情報が互いに異なる低速通信フレームを有しており、２つの通信パケットTP(0)，TP(1)は１つの通信セグメントTS(0)を形成する。したがって、１回目のステップS12〜S15は、第一の通信セグメントTS(0)を送信する工程と言える。

なお、上記の時間Taをゼロにすること、所定の基準時間tbを設けること、及び、所定の２つの通信パケットが連続して１つの通信セグメントTSを形成することは、通信フレームを受信した第一デジタルプロセッサ２２がエラーチェックを行うためのルールである。詳しくは後で説明する。

次に、ステップS16で、CPU４２の指令により、低速データ送信メモリ４０ｂのアドレスの中から次に送信する低速データ情報が格納されているアドレスを特定し、そのアドレス指定情報（3ビット）を送信アドレスメモリ４０ｃに書き込む。これは、次の通信パケットTP(2)を送信するための準備である。

そして、上記と同様に、２回目のステップS12，S13で通信パケットTP(2)を送信し、ステップS14，S15で通信パケットTP(3)を送信し、２つの通信パケットTP(2)，TP(3)で、１つの通信セグメントTS(1)を形成する。以下、この送信動作を合計８回行うことによって、16の高速通信フレーム、16の低速通信フレーム、通信パケットTP(0)〜TP(15)、通信セグメントTS(0)〜TS(7)が送信され、低速データ送信メモリ４０ｂに格納されている全8バイトの低速データ情報について、１通りの送信が完了する。なお、高速データ送信メモリ４０ａに格納される高速データ情報は、測定が行われる毎に逐次更新されるので、16の高速通信フレームに含まれる高速データ情報は全て同じとは限らず、常にその時点の最新の情報となる。

第一デジタルプロセッサ２２が通信フレームを受信する手順は、図６のフローチャートのように表わされる。１回目のステップS21で、第一の通信パケットTP(0)を受信する。

ステップS21の内容は、図７に示すステップS211〜S215に分解することができ、まず、ステップS211で、待機状態にあるUART(RX)２８が高速通信フレームTF(H)を受信し、CPU３４は、図４（ｃ）に示すように、受信動作が開始されると同時に受信開始中信号RSを検出する。そしてステップS212で、CPU３４の指令により、ステップS211で受信した高速通信フレームTF(H)の高速データ情報を、高速データ受信メモリ３２ａに格納する。

次に、ステップS213で、UART(RX)２８が低速通信フレームTF(LA)を受信する。受信動作が終了すると同時に、受信動作中信号RSが検出されなくなる。そしてステップS214で、CPU３４の指令により、ステップS213で受信した低速通信フレームTF(LA)のアドレス指定情報を、受信アドレスメモリ３２ｂに書き込む。そして、ステップS215では、ステップS213で受信した低速通信フレームTF(LA)の部分情報を、低速データ受信バッファメモリ３２ｃの上位4ビットに書き込む。

次に、図６に示すステップS22で、第二の通信パケットTP(1)を受信する。ステップS22の内容は、図８に示すステップS221〜S224に分解することができ、まず、ステップS221で、待機状態にあるUART(RX)２８が高速通信フレームTF(H)を受信し、受信開始と同時に受信開始中信号RSを出力する。そしてステップS222で、CPU３４の指令により、ステップS221で受信した高速通信フレームTF(H)の高速データ情報を、高速データ受信メモリ３２ａに格納する。

次に、ステップS223で、UART(RX)２８が低速通信フレームTF(LB)を受信する。そしてステップS214で、CPU３４の指令により、ステップS213で受信した低速通信フレームTF(LB)の部分情報を、低速データ受信バッファメモリ３２ｃの下位4ビットに書き込む。

そして、図６に示すステップS23で、CPU３４の指令により、低速データ受信バッファメモリ３２ｃに書き込まれた8ビットの情報（低速データ情報）を、低速データ受信メモリ３２ｄの所定のアドレス、すなわち受信アドレスメモリ３２ｂに書き込まれたアドレス指定情報に対応するアドレスに格納する。このように、低速データ受信メモリ３２ｄに低速データ情報を書き込む動作は、通信セグメントTS(0)の単位で一括して行われる。

次に、上記と同様に、２回目のステップS21で第三の通信パケットTP(2)を受信し、ステップS22で第四の通信パケットTP(3)を受信し、２つの通信パケットTP(2)，TP(3)で第二の通信セグメントTS(1)を形成する。以下、この受信動作を合計８回行うことによって、16の高速通信フレーム、16の低速通信フレーム、通信パケットTP(0)〜TP(15)、通信セグメントTS(0)〜TS(7)が受信され、低速データ受信メモリ３２ｄに全8バイトの低速データ情報が格納され、１通りの受信が完了する。なお、高速データ受信メモリ３２ａに格納される高速データ情報は、上記のように適宜のタイミングで更新されるので、常にその時点の最新の情報となる。

第一デジタルプロセッサ２２は、通信フレームを受信する過程で、６つの通信エラーチェック（Eck1〜Eck6）を行う。第一のエラーチェックEck1は、図７に示すステップS213の中で行われ、CPU３４は、ステップS211の高速通信フレームTF(H)の受信終了からステップS213の低速通信フレームTF(LA)の受信開始までの間に受信動作中信号RSが検出されない場合は、通信エラーが発生したと判断する。これは、図５のステップS13に示すように、送信側のUART(TX)３６が高速通信フレームTF(H)の後、時間を空けずに低速通信フレームTF(LA)を送信するルールなっているからである。第四のエラーチェックEck4も同様のエラーチェックであり、図８に示すステップS223の中で行われる。

第二のエラーチェックEck2は、図７に示すステップS215の中で行われ、CPU３４は、ステップS213で受信した低速通信フレームTF(LA)の上位下位指定信号が「下位」になっている場合は、通信エラーが発生したと判断する。これは、図５のステップS12，S13に示すように、１つの通信セグメントTSにおいて、先に送信する低速通信フレームの上位下位指定情報は「上位」にするルールになっているからである。第五のエラーチェックEck5も同様のエラーチェックであり、図８に示すステップS224の中で行われ、CPU３４は、ステップS223で受信した低速通信フレームの上位下位指定信号が「上位」になっている場合は、通信エラーが発生したと判断する。これは、図５のステップS14，S15に示すように、１つの通信セグメントTSにおいて、後に送信する方の低速通信フレームの上位下位指定情報は「下位」にするルールになっているからである。

なお、１つの通信セグメントTSにおいて、先と後の低速通信フレームの上位下位指定情報の順番を反対にする場合も、「上位」と「下位」を逆にして同様のエラーチェックができることは言うまでもない。また、先と後の低速通信フレームの上位下位指定情報が同じ場合に通信エラーが発生したと判断するという方法も考えられ、これも実質的に同じ判断方法と言える。

第三のエラーチェックEck3は、図８に示すステップS221の中で行われ、CPU３４は、ステップS213で受信動作中信号RSが検出されなくなった後、上記の基準時間tbが経過するまでの間に、S221で検出されるべき受信動作中信号RSが検出されない場合は、通信エラーが発生したと判断する。これは、図５に示すように、ステップS13において低速通信フレームTF(LA)の送信が終了した後、ステップS15において高速通信フレームTF(H)の送信を開始するまで、基準時間tbを空けるルールになっているからである。

第六のエラーチェックEck6は、図８に示すステップS224の中で行われ、CPU３４は、ステップS223で受信した低速通信フレームTF(LB)のアドレス指定情報が、ステップS214で受信アドレスメモリ３２ｂに書き込まれたものと不一致の場合は、通信エラーが発生したと判断する。これは、図５に示すように、通信パケットTP(0)，TP(1)は、それぞれアドレス指定情報が互いに同じ低速通信フレームを有し、２つの通信パケットTP(0)，TP(1)が連続して成る通信セグメントTS(0)の単位で通信を行うルールになっているからである。

以上説明したように、第一実施形態の電源装置１０及び電源装置内部の通信方法によれば、互いに絶縁された２つのデジタルプロセッサ２２，２４の間で、信頼性の高いシリアル通信を実現することができる。しかも、素早く伝送することが好ましい高速データ情報を素早く送受信し、情報量が多い低速データ情報についても効率よく送受信することができる構成なので、制御の高度化、高機能化の要求に十分に対応することができる。また、通信方式としてUART方式を使用しているので、安価な汎用デジタルプロセッサを使用することができ、絶縁素子２６もシンプルに構成できるので、I2C方式の場合よりも、装置のコストを抑えることができる。

また、通信の各ステップで様々なエラーチェックを行うので、Parityビットによる簡易的なエラーチェックよりも通信エラー検出の確実性が向上し、通信の信頼性を非常に高くすることができる。また、通信エラーを検出した時、例えば１つの通信セグメントTSの単位でデータ情報を無視する等の処置も可能なので、容易かつ確実に電源装置の誤動作を防止することができる。

次に、第一実施形態の電源装置１０の変形例について説明する。変形例の電源装置１０ａは、図９に示すように、電源装置１０の構成に加えて、第一デジタルプロセッサ２２に送信用のUART(TX)３６ａが設けられ、第二デジタルプロセッサ２４に受信用のUART(RX)２８aが設けられ、UART(TX)３６ａ及びUART(RX)２８aの間に絶縁素子２６ａが設けられている。UART(TX)３６ａ、UART(RX)２８a及び絶縁素子２６ａは、それぞれ上記のUART(TX)３６ａ、UART(RX)２８a及び絶縁素子２６ａと同様のものである。

変形例の電源装置１０ａによれば、第一及び第二デジタルプロセッサ２２，２４の間で双方向通信が可能になり、各方向の通信について、上記の電源装置１０と同様の優れた作用効果を得ることができる。

次に、本発明の電源装置の第二実施形態について説明する。ここで、上記の第一実施形態（及びその変形例）と同様の構成は、同一の符号を付して説明を省略する。第二実施形態の電源装置４４は、図１０に示すように、入力電圧Viを所定の出力電圧Vo2に変換して出力する電力変換部と、電力変換部の動作を制御又は監視する制御回路とを備えている。

電力変換部は、第一及び第二電力変換部４６，４８で構成されている。第一電力変換部４６は、入出力非絶縁型のスイッチングコンバータ等であり、例えば、交流の入力電圧Viを直流の電圧Vo1に変換する力率改善用チョッパ回路である。第二電力変換部４８は、入出力絶縁型のスイッチングコンバータ等であり、入力された電圧Vo1を出力電圧Vo2に変換する回路である。例えば、図１の電力変換部のように、トランス１２、入力側電力変換部１４、及び出力側電力変換部１６を組み合わせた構成である。

制御回路は、第一及び第二制御回路５０，５２で構成され、第一制御回路５０が第一電力変換部４６の動作を制御又は監視し、第二制御回路５２が第二側電力変換部４８の入力側回路（入力側電力変換部１４に相当する回路）の動作を制御又は監視する。第一制御回路５０には上記と同様の第一デジタルプロセッサ２２が設けられ、第二制御回路５２には上記と同様の第二デジタルプロセッサ２４が設けられ、絶縁素子２６を介さずに双方向のシリアル通信が可能になっている。絶縁素子２６が設けられていないのは、第一電力変換部４６と第二電力変換部４８の入力側回路との間が非絶縁であり、第一及び第二デジタルプロセッサ２２，２４の間を絶縁する必要がないからである。

第二実施形態の電源装置４４によれば、第一及び第二デジタルプロセッサ２２，２４の間で双方向通信が可能になり、各方向の通信について、上記の電源装置１０ａと同様の優れた作用効果を得ることができる。この電源装置４４の形態は、例えば、第一電力変換部４６と第一制御回路５０とを組み合わせた電源モジュールと、第二電力変換部４６と第二制御回路４８とを組み合わせた電源モジュールとを用意し、２つの電源モジュールを組み合わせて１台の電源装置４４を構成する場合などに好適である。複数の電源モジュールを適宜組み合わせて１つの電源装置を構築する形態は従来から実用化されているが、ここでは、さらに各電源モジュールの間で通信を行うことによって、高度な制御を実現したり高機能化を図ったりすることができるという利点がある。

なお、本発明の電源装置及び電源装置内部の通信方法は、上記実施形態に限定されるものではない。例えば、図２、図３で説明した通信メモリの構成、図４で説明した高速及び低速通信フレームのフォーマットは一例に過ぎず、高速及び低速データ情報の内容、ビット数の割り振り、低速データ送信メモリのアドレスの数などは自由に変更できる。

また、上記実施形態では、第一から第六のエラーチェックEck1〜Eck6を行っているが、必要に応じて一部又は全部を省略することができ、それに合わせて送受信する通信フレームの順番を変更することができる。例えば、第一、第三及び第四のエラーチェックEck1，Eck3，Eck4を行い、第二、第五及び第六のエラーチェックEck2，Eck5，Eck6を省略する場合は、通信フレームの送受信を通信セグメントTSの単位で行う必要がないので、各通信パケットTPを任意の順番で送受信することができる。

さらに、電源装置が有する電力変換部は、スイッチングレギュレータ又はシリーズレギュレータ、ＤＣ−ＤＣコンバータ又はＡＣ−ＤＣコンバータなど、自由に選択することができ、上記のように入出力絶縁型か非絶縁型かも問わない。絶縁素子２６を設ける場合、トランスやアイソレータ素子等の絶縁型の信号伝達素子を用いても良い。また、制御回路におけるデジタルプロセッサ以外の部分の構成は特に限定されず、主スイッチング素子の駆動回路、同期整流素子の駆動回路、各種の検出回路、変換回路、増幅回路など、自由に設けることができる。また、互いに通信を行うデジタルプロセッサの数は２つに限定されず、３つ以上でもよい。

１０，１０ａ，４４ 電源装置
１２ トランス
１４ 入力側電力変換部
１６ 出力側電力変換部
１８，５０ 第一制御回路
２０，５２ 第二制御回路
２２ 第一デジタルプロセッサ
２４ 第二デジタルプロセッサ
２６ 絶縁素子
２８，２８ａ 受信用のUARTモジュール（UART(RX)）
３０，３８ 通信制御プログラム
３２，４０ 通信用メモリ
３４，４２ ＣＰＵ
３６，３６ａ 送信用のUARTモジュール（UART(TX)）
４６ 第一電力変換部
４８ 第二電力変換部

Claims (13)

1. 入力電圧を所定の出力電圧に変換して出力する電力変換部と、前記電力変換部の動作を制御又は監視する制御回路とを備えた電源装置において、
   前記制御回路には、互いの間で一方向又は双方向の通信が可能な複数のデジタルプロセッサが設けられ、前記各デジタルプロセッサには、通信用のUARTモジュールと、通信の処理手順を規定する通信制御プログラムと、通信を行う際に使用される通信用メモリと、前記通信制御プログラムを実行し、前記UARTモジュール、及び前記通信用メモリに対して処理の指令を出すCPUとが設けられ、
   送信側となる前記デジタルプロセッサの前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
   送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信側の前記CPUの指令により、前記低速データ情報が複数の部分情報に区分され、送信側の前記CPUが前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報が書き込まれ、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットが複数形成され、送信側の前記UARTモジュールが、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送されることを特徴とする電源装置。
2. 前記制御回路が入力側と出力側とに分けて互いに絶縁され、複数の前記デジタルプロセッサは、入力側の前記制御回路と出力側の前記制御回路のそれぞれに設けられ、絶縁素子を通じて通信を行う請求項１記載の電源装置。
3. 送信側となる前記デジタルプロセッサの前記通信用メモリには、１バイトの前記高速データ情報が格納される前記高速データ送信メモリと、１バイト毎にアドレスが付与され、前記高速データ情報以外の複数バイトの前記低速データ情報が格納される前記低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定する前記アドレス指定情報、及び該特定のアドレスにおける上位４ビット又は下位４ビットの何れかを指定する上位下位指定情報が書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている前記部分情報が書き込まれる前記低速データ送信バッファメモリとが設けられ、
   送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUが１つの前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールは、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて１つの通信パケットを形成し、受信側の前記UARTモジュールに向けて送信し、
   送信側の前記CPUが次の前記部分情報を送信対象に指定し、該CPUの指令により、前記低速データ送信バッファメモリに、指定された前記部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報が書き込まれ、送信側の前記UARTモジュールが同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される請求項１又は２記載の電源装置。
4. 受信側となる前記デジタルプロセッサの前記通信用メモリには、取得した前記高速通信フレームに含まれる１バイトの前記高速データ情報が格納される高速データ受信メモリと、取得した前記低速通信フレームに含まれる前記アドレス指定情報が書き込まれる受信アドレスメモリと、取得した前記低速通信フレームに含まれる前記部分情報が、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれる低速データ受信バッファメモリと、１バイト毎にアドレスが付与され、複数バイトの前記低速データ情報が書き込まれる低速データ受信メモリとが設けられ、
   受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、１つの前記通信パケットを受信すると、受信側の前記CPUの指令により、受信した前記高速通信フレームに含まれる前記高速データ情報が、前記高速データ受信メモリに格納され、受信した前記低速通信フレームに含まれる前記アドレス指定情報が前記受信アドレスメモリに書き込まれ、受信した前記低速通信フレームに含まれる前記部分情報が、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれ、前記低速データ受信バッファメモリに書き込まれた前記部分情報が、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納され、
   複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報が、前記高速データ受信メモリ及び低速データ受信メモリに格納される請求項３記載の電源装置。
5. 送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、送信側の前記CPUの指令により、前記アドレス指定情報が同じで前記上位下位指定情報が異なる前記低速通信フレームを有する前記通信パケット同士を組み合わせた通信セグメントが複数形成され、送信側の前記UARTモジュールが前記高速及び低速通信フレームを前記通信セグメントの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報が伝送される請求項４記載の電源装置。
6. 入力電圧を所定の出力電圧に変換して出力する電力変換部と、前記電力変換部の動作を制御又は監視する制御回路とを備え、前記制御回路内に、互いの間で一方向又は双方向の通信が可能なUARTモジュールを有する複数のデジタルプロセッサが設けられた電源装置における電源装置内部の通信方法であって、
   送信側のデジタルプロセッサは、通信用メモリを有し、前記通信用メモリには、素早く伝送することが好ましい情報である高速データ情報が格納された高速データ送信メモリと、前記高速データ情報以外のデータ情報であって、前記高速データ情報と比較して伝送速度が要求されない低速データ情報が、アドレスが付与されて格納された低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定するアドレス指定情報が書き込まれる低速データ送信バッファメモリとが設けられ、
   受信側の前記デジタルプロセッサに向けてデータ送信するとき、前記低速データ情報を複数の部分情報に区分し、送信する前記部分情報について、前記低速データ送信バッファメモリに、指定された前記部分情報、及び対応する前記アドレス指定情報を書き込み、前記高速データ送信メモリに格納されている前記高速データ情報を含む高速通信フレームと前記低速データ送信バッファメモリに格納されている前記部分情報を含む低速通信フレームとを組み合わせた通信パケットを複数形成し、
   送信側の前記UARTモジュールから前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送することを特徴とする電源装置内部の通信方法。
7. 送信側となる前記デジタルプロセッサの前記通信用メモリには、あらかじめ、１バイトの前記高速データ情報が格納される前記高速データ送信メモリと、１バイト毎にアドレスが付与され、前記高速データ情報以外の複数バイトの前記低速データ情報が格納される前記低速データ送信メモリと、送信側の前記CPUが前記低速データ送信メモリ内の特定のアドレスを指定する前記アドレス指定情報、及び該特定のアドレスにおける上位４ビット又は下位４ビットの何れかを指定する上位下位指定情報が書き込まれ、さらに、指定された前記アドレス指定情報及び前記上位下位指定情報に対応する領域に格納されている前記部分情報が書き込まれる前記低速データ送信バッファメモリとが設けられ、
   送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータを送信するとき、送信する１つの前記部分情報について、前記低速データ送信バッファメモリに、該部分情報、対応する前記アドレス指定情報、及び対応する前記上位下位指定情報を書き込み、前記高速データ送信メモリに格納されている高速データ情報を含む高速通信フレームと、前記低速データ送信バッファメモリに格納されている情報を含む低速通信フレームとを組み合わせて１つの通信パケットを形成し、送信側の前記UARTモジュールから受信側の前記UARTモジュールに向けて送信し、
   さらに、次の通信パケットについて同様の動作を行い、前記高速及び低速通信フレームを前記通信パケットの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する請求項６記載の電源装置内部の通信方法。
8. 受信側となる前記デジタルプロセッサの前記通信用メモリには、あらかじめ、取得した前記高速通信フレームに含まれる１バイトの前記高速データ情報が格納される高速データ受信メモリと、取得した前記低速通信フレームに含まれる前記アドレス指定情報が書き込まれる受信アドレスメモリと、取得した前記低速通信フレームに含まれる前記部分情報が、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込まれる低速データ受信バッファメモリと、１バイト毎にアドレスが付与され、複数バイトの前記低速データ情報が書き込まれる低速データ受信メモリとが設けられ、
   受信側の前記デジタルプロセッサが送信側の前記デジタルプロセッサからデータを受信するとき、１つの前記通信パケットを受信すると、受信した前記高速通信フレームに含まれる前記高速データ情報を前記高速データ受信メモリに格納し、受信した前記低速通信フレームに含まれる前記アドレス指定情報を前記受信アドレスメモリに書き込み、受信した前記低速通信フレームに含まれる前記部分情報を、前記低速データ受信バッファメモリの所定の領域であって、該低速通信フレームに含まれる前記上位下位指定情報に対応する領域に書き込み、前記低速データ受信バッファメモリに書き込まれた前記部分情報を、前記低速データ受信メモリの所定の前記アドレスであって、前記受信アドレスメモリに書き込まれた前記アドレス指定情報に対応する前記アドレスに格納し、
   さらに、複数の前記通信パケットについて同様の動作を行い、前記高速データ情報及び前記低速データ情報を、前記高速データ受信メモリ及び低速データ受信メモリに格納する請求項７記載の電源装置内部の通信方法。
9. 送信側の前記UARTモジュールは、前記高速通信フレーム及び前記低速通信フレームを時間を空けずに１つの前記通信パケットとして送信し、複数の前記通信パケットを所定の基準時間を空けて送信し、
   受信側の前記デジタルプロセッサは、先の前記通信フレームの受信動作の終了と、後の前記通信フレームの受信動作の開始との間に時間が空いている場合、通信エラーが発生したと判断する請求項８記載の電源装置内部の通信方法。
10. 送信側の前記UARTモジュールは、前記高速通信フレーム及び前記低速通信フレームを時間を空けずに１つの前記通信パケットとして送信し、複数の前記通信パケットを所定の基準時間を空けて送信し、
    受信側の前記デジタルプロセッサは、次の前記通信パケットを受信した場合、前の前記通信パケットの受信動作の終了と、次の前記通信パケットの受信動作の開始との間の時間が前記基準時間を超えると、通信エラーが発生したと判断する請求項８記載の電源装置内部の通信方法。
11. 送信側の前記デジタルプロセッサが受信側の前記デジタルプロセッサに向けてデータ送信を行うとき、前記アドレス指定情報が同じで前記上位下位指定情報が異なる前記低速通信フレームを有する前記通信パケット同士を組み合わせた通信セグメントを複数形成し、送信側の前記UARTモジュールが前記高速及び低速通信フレームを前記通信セグメントの単位で順番に送信することによって、前記高速データ情報及び前記低速データ情報を伝送する請求項８記載の電源装置内部の通信方法。
12. 受信側の前記デジタルプロセッサは、１つの前記通信セグメントを構成する先の前記通信パケットに含まれる前記アドレス指定情報と、後の前記通信パケットに含まれる前記アドレス指定情報とが異なっている場合、通信エラーが発生したと判断する請求項１１記載の電源装置内部の通信方法。
13. 受信側の前記デジタルプロセッサは、１つの前記通信セグメントを構成する先の前記通信パケットに含まれる前記上位下位指定情報と、後の前記通信パケットに含まれる上位下位指定情報とが同じ場合、通信エラーが発生したと判断する請求項１１記載の電源装置。
    

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