JP5999597B2 - Oscillator - Google Patents
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Description
本発明は、テストモード専用の端子を使用しない発振器に関するものである。 The present invention relates to an oscillator that does not use a terminal dedicated to a test mode.
水晶振動子、SAW共振子等を用いた発振器の小型化やコストダウンに伴って、発振器を形成したICチップも小型化が求められている。このような発振器は、通常、出荷前に製品試験を行って不良品を排除している。
発振器に対して、出荷試験を行う際にのみ動作させるテストモード動作を行う為には、テストモード専用の端子を用意し、テストモード制御信号を入力して出荷テストを行うのが一般的である。しかしながら、発振器用のICチップのチップサイズ縮小化により、チップサイズに対するパッド(PAD)サイズの比率が高くなってしまい、その結果、テストモード専用端子の存在はチップサイズ縮小を著しく阻害してしまうことになる。さらに、高周波信号に用いられる差動出力(例:LV−PECL、LVDS等)は、出力端子が2つ必要であるので、チップサイズに対しPADの占める割合がより大きくなってしまう。
ここで、テストモードを使ってテストする主な項目は、出力信号のHigh出力電圧(VOH)、Low出力電圧(VOL)であり、テスト対象回路(被テスト回路)には、例えば、レベル調整回路(出力バッファ)がある。
Along with the downsizing and cost reduction of oscillators using crystal resonators, SAW resonators, etc., IC chips on which the oscillators are formed are also required to be downsized. Such an oscillator is usually subjected to a product test before shipment to eliminate defective products.
In order to perform a test mode operation that operates only when performing a shipping test on an oscillator, it is common to prepare a terminal dedicated to the test mode and input a test mode control signal to perform a shipping test. . However, the reduction of the chip size of the IC chip for the oscillator increases the ratio of the pad (PAD) size to the chip size, and as a result, the presence of the test mode dedicated terminal significantly hinders the chip size reduction. become. Furthermore, since the differential output (eg, LV-PECL, LVDS, etc.) used for the high frequency signal requires two output terminals, the ratio of PAD to the chip size becomes larger.
Here, the main items to be tested using the test mode are the high output voltage (VOH) and low output voltage (VOL) of the output signal. The test target circuit (circuit under test) includes, for example, a level adjustment circuit (Output buffer).
以上、テストモード専用端子を用いた場合を説明したが、テストモード専用端子を使わない試験方法としては以下のような例がある。
(1)ICチップに取付けられた振動子入力接続端子(XIN)及び振動子出力端子(XOUT)よりAC信号を入力し、オシロスコープなどの計測器で出力波形を直接モニターする方法である。これは通常差動出力発振器で用いられる。
(2)出力信号のLow出力電圧VOLは、発振器(IC)起動直後のLow出力電圧を測定し、High出力電圧VOHは、振動子入力接続端子(XIN)又は振動子出力接続端子(XOUT)よりAC信号を入力し、出力信号を平滑化して測定した電圧と、実際のVOHの相関をとる方法である。これは主としてCMOS出力発振器で用いられている。
(3)Enable/Disable制御端子(OE端子)に電源電圧Vdd以上の電圧を印加することで、テストモードが動作し、DC出力で出力されるVOH、VOLをモニタする方法である。これは通常差動出力発振器、CMOS出力発振器の両方で用いられる。
The case where the test mode dedicated terminal is used has been described above, but there are the following examples of test methods that do not use the test mode dedicated terminal.
(1) A method in which an AC signal is input from a transducer input connection terminal (XIN) and a transducer output terminal (XOUT) attached to the IC chip, and the output waveform is directly monitored by a measuring instrument such as an oscilloscope. This is usually used with a differential output oscillator.
(2) The low output voltage VOL of the output signal measures the low output voltage immediately after the oscillator (IC) is started, and the high output voltage VOH is obtained from the vibrator input connection terminal (XIN) or the vibrator output connection terminal (XOUT). In this method, the AC signal is input and the voltage measured by smoothing the output signal is correlated with the actual VOH. This is mainly used in CMOS output oscillators.
(3) The test mode is activated by applying a voltage equal to or higher than the power supply voltage Vdd to the Enable / Disable control terminal (OE terminal), and VOH and VOL output by DC output are monitored. This is usually used for both differential output oscillators and CMOS output oscillators.
しかし、これらの方式には、次の様な問題点がある。
(1)の方法において、AC出力で出力される差動信号は、電源ノイズに対する感度が高い為、テスタやテストボード、プローブの針など評価系の寄生成分の影響を受け易すく、テスト環境の構築と維持の難易度が高い。また、高精度のオシロスコープが必要になる為、テスタ本体のコストや、同時測定によるテスト時間短縮といったコストダウンが難しい。
(2)の方法においては、平滑化した電圧をマルチメーターでDC的に測定するので、(1)のような測定系の難易度は高くなく同時測定は可能だが、差動出力の場合、VOH、VOLが信号規格固有の電圧の為、平滑化による測定を行うことはできない。CMOS出力発振器の出力はVOHがVddレベル、VOLがVss(0V)レベルなので、平滑電圧と実際のVOHとの相関をとることでテストが可能になる。
However, these methods have the following problems.
In the method (1), since the differential signal output by the AC output is highly sensitive to power supply noise, it is easily affected by the parasitic components of the evaluation system such as a tester, a test board, and a probe needle. Difficult to build and maintain. In addition, since a high-accuracy oscilloscope is required, it is difficult to reduce the cost of the tester and the test time by simultaneous measurement.
In the method (2), since the smoothed voltage is measured by a multimeter in a DC manner, the measurement system as in (1) is not difficult and simultaneous measurement is possible. However, in the case of differential output, VOH Since VOL is a voltage specific to the signal standard, measurement by smoothing cannot be performed. Since the output of the CMOS output oscillator is VOH at the Vdd level and VOL is at the Vss (0 V) level, the test can be performed by correlating the smoothed voltage with the actual VOH.
(3)の方法において、出力信号規格に依らず、テストモードを動作させることが可能だが、OE端子にVdd以上の電圧を印加する為、耐圧が低い微細プロセスを使った、より小型で低消費電力(電源電圧)動作に適した製品では使えなくなる場合がある。
発明者等は、この問題を解決する手段として、OE端子、振動子入力接続端子(XIN)をNAND(もしくはAND)論理回路への入力にすることよってテストモードが起動するテスト回路方式を提案した。
In the method (3), it is possible to operate the test mode regardless of the output signal standard, but since a voltage higher than Vdd is applied to the OE terminal, it is smaller and consumes less power using a fine process with low breakdown voltage. Products that are suitable for power (power supply voltage) operation may become unusable.
As a means for solving this problem, the inventors have proposed a test circuit system in which a test mode is activated by inputting an OE terminal and a vibrator input connection terminal (XIN) to an NAND (or AND) logic circuit. .
このテスト方法は、OE端子をDisable状態にし、発振回路の入力端子(XIN)にHigh電圧が入力した時にテストモードになるように構成する。そして、発振回路の出力端子(XOUT)に、HighもしくはLow(OPEN)電圧を印加することで、発振器の出力端子OUT、OUTNからのDC出力のHigh-Lowを切り替えてVOH、VOLのテストを行う構成である。
このテスト方法では、DC測定によるテストにおいて、OE端子、XIN端子に電源電圧(Vdd)以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。
In this test method, the OE terminal is set to a disabled state, and the test mode is set when a high voltage is input to the input terminal (XIN) of the oscillation circuit. Then, by applying a High or Low (OPEN) voltage to the output terminal (XOUT) of the oscillation circuit, the DC output High-Low from the output terminals OUT and OUTN of the oscillator is switched to perform the VOH and VOL tests. It is a configuration.
In this test method, it is not necessary to apply a voltage equal to or higher than the power supply voltage (Vdd) to the OE terminal and the XIN terminal in the DC measurement test, so even a product using a fine process with a low withstand voltage regardless of the output signal standard. The test mode can be started, and the simultaneous measurement environment can be easily constructed.
しかし、このテスト方法ではテストモード時に発振アンプのNMOSトランジスタがオンしてしまい、その後XOUT端子にHigh電圧を印加すると、ICチップ内部に過電流が流れ、ICチップの故障、電圧降下によって所望のテストが行えなくなる等の問題が発生する。また、そのテスト方法で用いるテスト信号入力回路の閾値Vthが電源電圧によって変動するので、電源電圧が高くなるとテストモードを機能させるためには大きな電流が必要になってしまうという問題も存在する。この問題は、主に、帰還抵抗が小さい3倍波向けの高周波発振回路又は小型、高周波、低電圧動作の為閾値Vthが低いNMOSトランジスタを発振アンプに使っている場合に発生する。 However, in this test method, the NMOS transistor of the oscillation amplifier is turned on in the test mode, and then when a high voltage is applied to the XOUT terminal, an overcurrent flows inside the IC chip, and a desired test is performed due to the IC chip failure or voltage drop. The problem that it becomes impossible to perform occurs. Further, since the threshold value Vth of the test signal input circuit used in the test method varies depending on the power supply voltage, there is a problem that a large current is required to make the test mode function when the power supply voltage increases. This problem occurs mainly when a high-frequency oscillation circuit for a triple wave having a small feedback resistance or an NMOS transistor having a low threshold Vth for small-sized, high-frequency, low-voltage operation is used for an oscillation amplifier.
特許文献1には振幅が安定した動作クロックを供給することを可能にする半導体集積回路が開示されている。半導体集積回路は、発振回路と、振幅補正回路と、テストイネーブル信号発生回路と、を備えた構成である。振幅補正回路は、第2のトランスミッション回路と、第3のトランスミッション回路と、高速動作クロック駆動用インバータ回路と、通常動作クロック駆動用インバータ回路と、電源電圧供給回路から構成される。クロック駆動用インバータ回路には、電源電圧供給回路から一定電圧の電源電圧が供給されるので、入力されたクロック信号は、クロック駆動用インバータ回路によって、その振幅を所定値に維持される。
特許文献2にはMOSトランジスタの製造バラツキに対して動作モードを切り換えるための高電圧のバラツキが少なく高電圧を微調整できる半導体集積回路装置が開示されている。この半導体集積回路装置は、モード切換信号を制御する制御電圧に通常使用電圧よりも大きな高電圧を用いる。動作モード切換回路は、NMOSトランジスタ及びPMOSトランジスタを備えている。NMOSトランジスタのゲート及びドレインは外部入力端子に接続されている。PMOSトランジスタのソースはNMOSトランジスタのソースに接続され、PMOSトランジスタはゲートに印加される制御電圧に基づいてドレインからモード切換信号を出力する。そして、PMOSトランジスタのゲートには外部入力端子に通常使用電圧よりも大きな高電圧が印加されているとNMOS及びPMOSトランジスタがオン状態となる制御電圧を印加する。
従来の(3)に記載されたDC出力を用いたテスト方法は、前述のような問題があり、さらに、この問題を解決する手段として発明者等が提案したテスト方法は、前述のように、DC測定によるテストにおいて、OE端子、XIN端子に電源電圧(Vdd)以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。しかし、このような方法では、前述のような諸問題が発生する。
本発明は、このような事情によりなされたものであり、発振回路の出力端子(XOUT端子)にHigh電圧を印加しても、接触抵抗の影響などによる電圧降下によって所望のテストが行えなくなる等の問題が減少し、また、テスト回路の閾値Vthが電源電圧によって変動するため高い電源電圧によってテストモード自体が機能しなくなることが減少する小型化が可能な発振器を提供する。
The conventional test method using the DC output described in (3) has the above-described problem, and the test method proposed by the inventors as a means for solving this problem is as described above. In testing by DC measurement, it is not necessary to apply a voltage higher than the power supply voltage (Vdd) to the OE terminal and XIN terminal, so the test mode can be activated even for products that use a fine process with low withstand voltage regardless of the output signal standard. It is possible to construct a simultaneous measurement environment easily. However, such a method causes various problems as described above.
The present invention has been made under such circumstances. Even when a high voltage is applied to the output terminal (XOUT terminal) of the oscillation circuit, a desired test cannot be performed due to a voltage drop due to the influence of contact resistance. Provided is an oscillator capable of miniaturization in which the problem is reduced and the threshold voltage Vth of the test circuit varies depending on the power supply voltage, so that the high power supply voltage reduces the failure of the test mode itself.
本発明の発振器の一態様は、発振回路と、前記発振回路を構成する被テスト回路をテストするテスト回路と、テストモード時にその起動信号が入力され振動子の出力端が接続される前記発振回路の入力端子と、前記テストモード時にテスト電圧が入力され当該振動子の入力端が接続される前記発振回路の出力端子と、前記テスト電圧に応じた前記被テスト回路の出力信号が出力される第1及び第2の出力端子とを具備し、前記テスト回路は、前記振動子出力端子からの入力信号が入力する初段のインバータと、通常動作時に前記インバータの入力端の電位を固定しその貫通電流を防ぐ入力電位固定手段とを有し、当該インバータは、前記インバータの閾値電圧を電源電圧の1/2より小さくすることを特徴としている。前記インバータは、抵抗とNMOSトランジスタを有するようにしても良い。前記NMOSトランジスタのゲートには前記入力電位固定手段として一端が接地された負荷抵抗を付設するようにしても良い。 One aspect of the oscillator of the present invention is an oscillation circuit, a test circuit for testing a circuit under test that constitutes the oscillation circuit, and the oscillation circuit to which an activation signal is input and a resonator output terminal is connected in a test mode An output terminal of the oscillation circuit to which a test voltage is input and the input terminal of the vibrator is connected in the test mode, and an output signal of the circuit under test corresponding to the test voltage is output. 1 and a second output terminal, and the test circuit fixes an initial stage inverter to which an input signal from the vibrator output terminal is input, and fixes a potential of the input terminal of the inverter during normal operation, and a through current of the inverter. The inverter is characterized in that the threshold voltage of the inverter is made smaller than ½ of the power supply voltage. The inverter may include a resistor and an NMOS transistor. A load resistor having one end grounded as the input potential fixing means may be attached to the gate of the NMOS transistor.
本発明の発振器は、振動子出力接続端子(XOUT端子)にHigh電圧を印加しても、電圧降下によって所望のテストが行えなくなる等の問題が減少すると共にテスト専用の端子が不要になって、ICチップの小型化が可能になる。また、 電源電圧に対するパーセンテージで閾値が決まるCMOSインバータを、トランジスタの閾値(固定値)で決まる抵抗負荷型インバータにすることで、閾値電圧を低くし、かつ、電源電圧による閾値電圧の変動をなくすことで、XOUT端子より入力するHigh電圧を低くすることができ、過電流の緩和やテストモードの機能不良の危険性を低くすることができる。 In the oscillator of the present invention, even when a high voltage is applied to the transducer output connection terminal (XOUT terminal), problems such as a desired test cannot be performed due to a voltage drop are reduced, and a dedicated test terminal becomes unnecessary. The IC chip can be miniaturized. In addition, by making the CMOS inverter whose threshold is determined as a percentage of the power supply voltage into a resistance load type inverter determined by the threshold (fixed value) of the transistor, the threshold voltage is lowered and fluctuation of the threshold voltage due to the power supply voltage is eliminated. Thus, the high voltage input from the XOUT terminal can be lowered, and the risk of overcurrent alleviation and malfunction of the test mode can be reduced.
以下、実施例を参照して発明の実施の形態を説明する。 Hereinafter, embodiments of the invention will be described with reference to examples.
図1乃至図4を参照して実施例1を説明する。
図1は、実施例1に係る発振器の回路構成が示されている。発振器は、シリコンなどの半導体チップ10に形成された発振回路2と、半導体チップ上に形成された振動子入力接続端子XINに出力端が接続され、振動子出力接続端子XOUTに入力端が接続された水晶などの圧電振動子(図示しない)とを含んでいる。
半導体チップ10には、前記した端子(XIN端子、XOUT端子)以外に、発振器をテストするテスト回路と、テストモードを起動するEnable/Disable制御端子OE(以下、OE端子)と、第1の出力端子(以下、OUT端子)と、第2の出力端子(以下、OUTN端子)とが設けられている。半導体チップ10には、更に、発振回路2からの信号を出力端子に伝える出力回路を設けている。図1に示す半導体チップ10には出力回路として、発振検出回路21、分周回路もしくは波形整形回路23、Single-Differential変換回路24、出力バッファ25等が設けられている。
FIG. 1 shows a circuit configuration of an oscillator according to the first embodiment. The oscillator has an output terminal connected to the
In addition to the terminals (XIN terminal, XOUT terminal) described above, the
この発振器において、OE端子及びXIN端子は、テストモードを起動するNANDなどの論理回路への入力にする。発振器に対するテスト方法は、OE端子をDisable状態にし、XIN端子にHigh電圧(H)が入力した時にテストモードになるように構成する。そして、XOUT端子に、HighもしくはLow(OPEN)電圧(H、L)を印加することにより、OUT、OUTN端子から出力されるDC電圧のHigh-Lowを切り換えてその出力のH、Lのテストを行う。 In this oscillator, the OE terminal and the XIN terminal are input to a logic circuit such as a NAND that activates the test mode. The test method for the oscillator is configured such that the test mode is set when the OE terminal is set to the Disable state and a high voltage (H) is input to the XIN terminal. Then, by applying a high or low (OPEN) voltage (H, L) to the XOUT terminal, the DC voltage output from the OUT and OUTN terminals is switched between high and low, and the output is tested for H and L. Do.
図4は、テスト方法における出力の良否を説明する特性図である。縦軸は、出力(V)であり、横軸は、時間(t)を表す。Aは、正常な出力信号線を表す。正常な出力信号線Aは、High電圧部分(VOH)及びLow電圧部分(VOL)を有している。点線で囲まれたa領域は、この範囲にVOHが入っていれば正常であることを示し、点線で囲まれたb領域は、この範囲にVOLが入っていれば正常であることを示している。出力信号線X、Y、Zはどの領域にも入らない不良品である。 FIG. 4 is a characteristic diagram for explaining the quality of output in the test method. The vertical axis represents output (V), and the horizontal axis represents time (t). A represents a normal output signal line. The normal output signal line A has a high voltage portion (VOH) and a low voltage portion (VOL). The area a surrounded by a dotted line indicates that the range is normal if VOH is included in this range, and the area b surrounded by the dotted line indicates that it is normal if VOL is included in this range. Yes. The output signal lines X, Y, and Z are defective products that do not enter any region.
半導体チップ10に形成された発振回路2は、入力端がXIN端子に、出力端がXOUT端子にそれぞれ接続された発振アンプ20と、前記発振アンプ20の前記入力端に一端が接続され、前記出力端に他端が接続された帰還抵抗Rfと、発振アンプ20を構成しソースが電源電圧Vddに接続されたPMOSトランジスタP1のゲートに接続された容量Cと、一端が接地され他端がXIN端子に接続された容量Cgと、一端が接地され他端がXOUT端子に接続された容量Cdとを有している。
The
発振回路2の出力(発振アンプ20の出力)は、最終的にレベル調整回路(出力バッファ)25を介してOUT端子、OUTN端子から出力する。発振回路から出力端子(OUT端子、OUTN端子)までの間には、発振検出回路21、論理回路(NAND)22、分周回路もしくは波形整形回路23、Single-Differential変換回路24及び出力バッファ25が出力回路として介在されている。
発振検出回路21は、発振アンプ20の出力を入力し、出力をNAND回路22の第1の入力端に入力する。NAND回路22は、第2の入力端にOE端子からの信号をインバータ11で反転された信号が入力され、その出力は、分周回路もしくは波形整形回路23及びSingle-Differential変換回路24に入力される。分周回路もしくは波形整形回路23は、NAND回路22の出力及びXOUT端子からの信号が入力され、Single-Differential変換回路24に出力される。Single-Differential変換回路24は、分周回路もしくは波形整形回路23の出力と共にNAND回路22の出力を入力して出力バッファ25に出力信号及び反転信号を入力する。
The output of the oscillation circuit 2 (output of the oscillation amplifier 20) is finally output from the OUT terminal and the OUTN terminal via the level adjustment circuit (output buffer) 25. Between the oscillation circuit and the output terminal (OUT terminal, OUTN terminal), an
The
つぎに、テスト回路について説明する。
テスト回路1は、インバータ12、論理回路(NAND)13、論理回路(NAND)14を有している。NAND回路13は、OE端子から送られるテスト信号がインバータ11で反転して第1の入力端に入力され、XIN端子から送られるテスト信号が第2の入力端に入力され、出力はNAND回路14の第2の入力端に入力される。インバータ12は、XOUT端子からのテスト信号が入力され、出力端はSingle-Differential変換回路24の出力端及び反転出力端に接続される。インバータ12の出力は、出力バッファ25に入力される。NAND回路14は、第1の入力端に発振検出回路21の出力を入力し、第2の入力端にNAND回路13の出力が入力される。NAND回路の出力信号は、被テスト回路である出力バッファ25に入力される。
Next, the test circuit will be described.
The
XIN端子とNAND回路13の第2の入力端との間にはトランスミッションゲート(Transmission
Gate)からなるスイッチSW1が設けられている。スイッチSW1は、OE端子からの信号がインバータ11で反転された信号を制御信号として用いる。この制御信号とインバータ15によって反転された制御信号が両ゲートに入力されてスイッチSW1をオン/オフ制御する。また、スイッチSW1とNAND回路13の第2の入力端との間には、一端が接地された抵抗R1が接続されている。更に、抵抗R1とNAND回路13の第2の入力端との間には一端がNMOSトランジスタN2のドレインに接続された抵抗R2が接続されている。NMOSトランジスタN2は、ソースが接地され、ゲートがNAND回路13の出力側に接続されている。
XOUT端子とインバータ12との間にはトランスミッションゲートからなるスイッチSW2が設けられている。スイッチSW2は、NAND回路13からの出力信号を制御信号として用いる。この制御信号とインバータ16によって反転された制御信号が両ゲートに入力されてスイッチSW2をオン/オフ制御する。
A transmission gate (Transmission gate) is connected between the XIN terminal and the second input terminal of the
Gate SW) is provided. The switch SW1 uses a signal obtained by inverting the signal from the OE terminal by the
A switch SW2 composed of a transmission gate is provided between the XOUT terminal and the inverter 12. The switch SW2 uses the output signal from the
インバータ12と、Single-Differential変換回路24の出力端及び出力バッファ25の入力端との間にはトランスミッションゲートからなるスイッチSW3が設けられている。スイッチSW3は、NAND回路13からの出力信号を制御信号として用いる。この制御信号とインバータ18によって反転された制御信号が両ゲートに入力されてスイッチSW3をオン/オフ制御する。
インバータ12と、Single-Differential変換回路24の反転出力端及び出力バッファ25の入力端との間にはトランスミッションゲートからなるスイッチSW4が設けられている。インバータ12の出力信号は、インバータ17で反転されてSW4に入力される。スイッチSW4は、NAND回路13からの出力信号を制御信号として用いる。この制御信号とインバータ19によって反転された制御信号が両ゲートに入力されてスイッチSW4をオン/オフ制御する。
A switch SW3 including a transmission gate is provided between the inverter 12 and the output terminal of the single-
A switch SW4 including a transmission gate is provided between the inverter 12 and the inverting output terminal of the single-
つぎに、テスト回路の動作について説明する。
このテスト方法は、OE端子にLow電圧(L)を印加してこの端子をDisable状態にし、XIN端子にHigh電圧(H)を入力してテストモードにする。このモードで、XOUT端子に、HighもしくはLow(OPEN)電圧を印加することによりOUT端子、OUTN端子からのDC電圧出力のHigh-Lowを切り替えて、VOH、VOLのテストを行う(図2参照)。図2は、テストモード時(TEST)、Enable状態、Disable状態の各端子の電圧の高さを示している。
まず、OE端子にLow電圧(L)を印加してOE端子をDisable状態にする。テスト回路1をテストモードにするスイッチSW1は、OE端子からのテスト信号(L)がインバータ11で反転された信号を制御信号(H)を用いてオン(ON)にする。これにより、XIN端子に印加されたテスト信号(H)は、スイッチSW1を通過してNAND回路13の第2の入力端に入力し、インバータ11で反転されたOE端子からのテスト信号は(H)、NAND回路13の第1の入力端に入力する。NAND回路13の入力がいずれもHigh電圧(H)であるので、その出力端にはLow電圧(L)が出力する。
Next, the operation of the test circuit will be described.
In this test method, a low voltage (L) is applied to the OE terminal to place the terminal in a disabled state, and a high voltage (H) is input to the XIN terminal to enter the test mode. In this mode, by applying a high or low (OPEN) voltage to the XOUT terminal, the DC voltage output from the OUT terminal and OUTN terminal is switched between high and low, and the VOH and VOL tests are performed (see FIG. 2). . FIG. 2 shows the voltage levels of the terminals in the enable state and the disable state in the test mode (TEST).
First, a low voltage (L) is applied to the OE terminal to place the OE terminal in a disabled state. The switch SW1 for setting the
NAND回路13の出力信号(L)は、NAND回路14の第2の入力端に入力する。一方、第1の入力端には、発振検出回路から信号(H)が入力される。この発振検出回路は、通常動作での発振検出時以外は信号(H)を出力している。このとき、NAND回路14の出力信号(H)は、出力バッファ25のEnable/Disableを制御する入力端に入力する。この入力端にHigh電圧(H)が入力すると、出力バッファ25は、Enable状態になってテスト可能になるが、入力端にLow電圧(L)が入力すると、Disable状態になって、テストができない。
しかしながら、OE端子がLでXIN端子がHの場合、NAND回路14の第2の入力端には常にL信号が入力しているので、第1の入力端にHigh電圧(H)が入力しても、Low電圧(L)が入力しても、その出力は、High電圧(H)であり、常にテストモードになっている。
The output signal (L) of the
However, when the OE terminal is L and the XIN terminal is H, since the L signal is always input to the second input terminal of the NAND circuit 14, a high voltage (H) is input to the first input terminal. However, even if the low voltage (L) is input, the output is the high voltage (H), which is always in the test mode.
このテストモード時において、出力回路を構成する分周回路もしくは波形整形回路23、Single-Differential変換回路24等は論理回路(NAND)22によって制御される。NAND回路22は、発振検出回路21の出力信号(H)を第1の入力端に入力し、OE端子の出力信号の反転信号(H)を第2の入力端に入力して出力信号(L)を得る。この出力信号が出力回路を構成する回路23、24等のEnable/Disableを制御する入力端に入力してこれら回路をDisable状態にする。
In this test mode, the frequency dividing circuit or
このとき、テスト回路1では、XOUT端子からのテスト信号(H)は、オン状態のスイッチSW2を通って、インバータ12に入力し、ここで反転され、一方の信号(L)は、オン状態のスイッチSW3を通って、出力バッファ25の第1の入力端に入力する。他方の信号は、インバータ17で反転され、反転信号(H)として出力バッファ25の第2の入力端に入力する。
テスト回路1は、この出力バッファ25に入力した信号の出力バッファ25の第1及び第2の入力端から発振回路2の出力端子OUT、OUTNまでの形状をテストするものである。具体的なテスト方法は、図4において説明した通りである。
At this time, in the
The
つぎに、テスト回路1のインバータ12について説明する。
前述のように、このテスト方法では、DC測定によるテストにおいて、OE端子、XIN端子に電源電圧(Vdd)以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。
しかし、このテスト方法ではテストモード時に発振アンプのNMOSトランジスタがオンしてしまい、その後XOUT端子にHigh電圧を印加すると、ICチップ内部に過電流が流れ、ICチップの故障、電圧降下によって所望のテストが行えなくなる等の問題が発生する。また、テスト方法で用いるテスト回路の閾値Vthが電源電圧によって変動するので、電源電圧が高くなるとテストモード自体が機能しなくなってしまうという問題も存在する。
Next, the inverter 12 of the
As described above, in this test method, it is not necessary to apply a voltage equal to or higher than the power supply voltage (Vdd) to the OE terminal and the XIN terminal in the DC measurement test. It is possible to start the test mode even for products that use, and the simultaneous measurement environment can be easily constructed.
However, in this test method, the NMOS transistor of the oscillation amplifier is turned on in the test mode, and then when a high voltage is applied to the XOUT terminal, an overcurrent flows inside the IC chip, and a desired test is performed due to the IC chip failure or voltage drop. The problem that it becomes impossible to perform occurs. Further, since the threshold value Vth of the test circuit used in the test method varies depending on the power supply voltage, there is a problem that the test mode itself does not function when the power supply voltage increases.
図3は、テスト時のICチップとプローブとの関わりを説明する特性図及び回路図である。テスト回路、発振回路が形成されたICチップ上には、OE端子、XIN端子、XOUT端子などのパッド(PAD)が形成されている。テスタでICチップをプロービングして特性を測定する場合、プローブをPADに当てて行う(図3(a))。このとき、プローブとPADの接触抵抗が付き易くプローブ針のL成分も付いてしまう(図3(b))。このようなL成分、R成分によって電圧降下が生じ、所望のテストが行えなくなる等の問題が発生する。 FIG. 3 is a characteristic diagram and circuit diagram for explaining the relationship between the IC chip and the probe during the test. Pads (PAD) such as an OE terminal, an XIN terminal, and an XOUT terminal are formed on the IC chip on which the test circuit and the oscillation circuit are formed. When the characteristic is measured by probing the IC chip with a tester, the probe is applied to the PAD (FIG. 3A). At this time, the contact resistance between the probe and the PAD is easily attached, and the L component of the probe needle is also attached (FIG. 3B). Such L component and R component cause a voltage drop, which causes a problem that a desired test cannot be performed.
このような問題を解決する手段として、この実施例では、まず、従来使用していたCMOSインバータを抵抗負荷型のインバータに代える。
この実施例で用いるインバータ12は、一端が電源電圧Vddに接続された抵抗R4と、ドレインが抵抗R4の他端に接続され、ソースが接地されたNMOSトランジスタN3とを有し、Enable/Disable時は入力をプルダウンして消費/スタンバイ電流が流れないようにするために、NMOSトランジスタN3のゲートに一端が接地された抵抗R3を接続することもできる。このとき、インバータの閾値電圧Vthを電源電圧Vddの1/2より小さくしている。
As means for solving such a problem, in this embodiment, first, a CMOS inverter which has been conventionally used is replaced with a resistance load type inverter.
The inverter 12 used in this embodiment has a resistor R4 whose one end is connected to the power supply voltage Vdd and an NMOS transistor N3 whose drain is connected to the other end of the resistor R4 and whose source is grounded. In order to pull down the input and prevent the consumption / standby current from flowing, a resistor R3 having one end grounded can be connected to the gate of the NMOS transistor N3. At this time, the threshold voltage Vth of the inverter is made smaller than ½ of the power supply voltage Vdd.
電源電圧Vddに対するパーセンテージで閾値電圧Vthが決まるCMOSインバータをトランジスタの閾値電圧Vth(固定値)で決まる抵抗負荷型のインバータにすることにより閾値電圧Vthを低くし、かつ、電源電圧Vddによる閾値電圧Vthの変動をなくすことによって、XOUT端子より入力する入力High電圧を低くすることができ、過電流の緩和やテストモードの機能不良の危険性を低くすることができる。
この実施例では抵抗負荷型インバータを用いたが、CMOSインバータを用いることも可能である。しかしながら、この方法では、PMOS、NMOSトランジスタを、インバータの閾値電圧を電源電圧の1/2より小さくするように両者の構造を変える必要があって、製造工程が複雑になる。
The threshold voltage Vth is lowered by making the CMOS inverter whose threshold voltage Vth is determined by the percentage with respect to the power supply voltage Vdd into a resistance load type inverter determined by the threshold voltage Vth (fixed value) of the transistor, and the threshold voltage Vth by the power supply voltage Vdd is reduced. By eliminating this variation, the input high voltage input from the XOUT terminal can be lowered, and the risk of overcurrent mitigation and malfunction of the test mode can be reduced.
In this embodiment, a resistance load type inverter is used, but a CMOS inverter can also be used. However, in this method, it is necessary to change the structure of both the PMOS and NMOS transistors so that the threshold voltage of the inverter is smaller than ½ of the power supply voltage, which complicates the manufacturing process.
この実施例で説明したテスト方法では、DC測定によるテストにおいて、OE端子、XIN端子に電源電圧(Vdd)以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。また、テスト専用端子が用いられないので、ICチップの小型化が可能になる。 In the test method described in this embodiment, it is not necessary to apply a voltage equal to or higher than the power supply voltage (Vdd) to the OE terminal and the XIN terminal in the test by DC measurement. It is possible to start the test mode even for products that use, and the simultaneous measurement environment can be easily constructed. Further, since the test dedicated terminal is not used, the IC chip can be miniaturized.
1・・・テスト回路
2・・・発振回路
10・・・ICチップ
11、12、15,16、17、18、19・・・インバータ
13、14、22・・・論理回路(NAND)
20・・・発振アンプ
21・・・発振検出回路
23・・・分周回路もしくは波形整形回路
24・・・Single-Differential変換回路
25・・・被テスト回路、レベル調整回路(出力バッファ)
DESCRIPTION OF
DESCRIPTION OF
Claims (3)
3. The oscillator according to claim 2, wherein a load resistor having one end grounded as the input potential fixing means is provided at the gate of the NMOS transistor.
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