JP5982836B2 - Integrated circuit device and test method - Google Patents

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Description

本発明は、集積回路装置及び試験方法に関する。   The present invention relates to an integrated circuit device and a test method.

半導体素子（チップ）の実装方法には、フリップチップボンディングやワイヤボンディング等による実装方法がある。また、回路基板上に複数のチップを実装し、回路基板の配線を利用して所定の回路を実現するマルチチップモジュール（Muiti-Chip Module；ＭＣＭ）のような実装形態も知られている。   As a method for mounting a semiconductor element (chip), there are mounting methods such as flip chip bonding and wire bonding. There is also known a mounting form such as a multi-chip module (MCM) in which a plurality of chips are mounted on a circuit board and a predetermined circuit is realized by using wiring of the circuit board.

ところで、チップ内部には、ある回路部から１つ又は複数の別の回路部へとクロック信号を伝送する配線（クロック信号線）が設けられる。従来、所定の回路部に伝送されるクロック信号のスキューを小さくするように、クロック信号線に複数のクロックバッファを挿入する技術が知られている。   Incidentally, a wiring (clock signal line) for transmitting a clock signal from a certain circuit unit to one or a plurality of other circuit units is provided inside the chip. Conventionally, a technique for inserting a plurality of clock buffers into a clock signal line so as to reduce the skew of a clock signal transmitted to a predetermined circuit unit is known.

特表平９−５０４９０８号公報Japanese National Patent Publication No. 9-504908 特開平１０−１０７０６５号公報Japanese Patent Laid-Open No. 10-107065 特開平９−６４２６９号公報JP-A-9-64269 特開２００９−１０５０９１号公報JP 2009-105091 A

チップ内部のクロック信号線に複数のクロックバッファを設ける場合、それらのクロックバッファは、例えば、チップ内部の回路部と共に電源（コア電源）線及びグランド（ＧＮＤ）線に接続される。チップ内部には、このようなクロック信号線が、例えば、ある回路部から別の回路部まで、様々な回路部の近傍を通って配置される。   When a plurality of clock buffers are provided on the clock signal line inside the chip, these clock buffers are connected to a power source (core power source) line and a ground (GND) line together with a circuit unit inside the chip, for example. In the chip, such a clock signal line is arranged, for example, from one circuit unit to another circuit unit through the vicinity of various circuit units.

しかし、このように配置されるクロック信号線は、近傍の回路部の動作に伴うコア電源及びＧＮＤの変動の影響を受ける場合があり、伝送されるクロック信号に遅延や波形の劣化が生じ、スキュー、ジッタのずれが生じる場合がある。チップ内部の各回路部の動作とそれらの組み合わせ（動作モード）は様々で、各動作モードでコア電源及びＧＮＤの変動も異なってくる。そのため、スキュー、ジッタが小さく抑えられるようなクロック信号線を、全ての動作モードを考慮してチップ内部に配置することが困難な場合や、いずれの動作モードを考慮してチップ内部に配置するかを決定することが困難な場合がある。   However, the clock signal lines arranged in this way may be affected by fluctuations in the core power supply and GND due to the operation of the nearby circuit unit, and the transmitted clock signal may be delayed or deteriorated in waveform, causing skew. Jitter shift may occur. The operation of each circuit unit in the chip and their combination (operation mode) are various, and the fluctuations in the core power supply and GND are different in each operation mode. For this reason, it is difficult to arrange clock signal lines that can suppress skew and jitter in the chip considering all operation modes, and which operation mode should be considered in the chip. It may be difficult to determine.

本発明の一観点によれば、半導体素子と、前記半導体素子に電気的に接続された回路基板とを含み、前記半導体素子は、クロック信号を出力する第１回路部と、前記第１回路部から出力された前記クロック信号を入力する第２回路部とを有し、前記回路基板は、前記第１回路部から出力された前記クロック信号を前記第２回路部に伝送するクロック信号線と、前記第１回路部及び前記第２回路部に給電する電源線及びグランド線とを有し、前記第１回路部及び前記第２回路部が、前記電源線及び前記グランド線によって直接的に給電され、前記第１回路部から前記第２回路部への前記クロック信号の伝送は、前記回路基板の前記クロック信号線を介してのみ、行われる集積回路装置が提供される。 According to an aspect of the present invention, the semiconductor device includes a semiconductor element and a circuit board electrically connected to the semiconductor element, the semiconductor element including a first circuit unit that outputs a clock signal, and the first circuit unit. A second circuit unit that inputs the clock signal output from the first circuit unit, and the circuit board transmits the clock signal output from the first circuit unit to the second circuit unit; The power supply line and the ground line for supplying power to the first circuit part and the second circuit part are provided, and the first circuit part and the second circuit part are directly supplied with power by the power supply line and the ground line. An integrated circuit device is provided in which the clock signal is transmitted from the first circuit unit to the second circuit unit only through the clock signal line of the circuit board .

開示の技術によれば、伝送されるクロック信号が半導体素子内のコア電源及びＧＮＤの変動の影響を受けるのを回避して、クロック信号のスキュー、ジッタが抑えられた集積回路装置を実現することが可能になる。   According to the disclosed technology, it is possible to achieve an integrated circuit device in which a clock signal to be transmitted is prevented from being affected by fluctuations of a core power supply and a GND in a semiconductor element, and skew and jitter of the clock signal are suppressed. Is possible.

物理層及びクロック信号供給経路の一例を示す図である。It is a figure which shows an example of a physical layer and a clock signal supply path | route. クロックバッファの一例を示す図である。It is a figure which shows an example of a clock buffer. クロックバッファ配置の説明図（その１）である。It is explanatory drawing (the 1) of clock buffer arrangement | positioning. クロックバッファ配置の説明図（その２）である。It is explanatory drawing (the 2) of clock buffer arrangement | positioning. クロックバッファ配置の説明図（その３）である。It is explanatory drawing (the 3) of clock buffer arrangement | positioning. 動作モードごとの電源網解析結果の一例を示す図である。It is a figure which shows an example of the power network analysis result for every operation mode. 動作モードの組み合わせの違いによる影響の一例を示す図である。It is a figure which shows an example of the influence by the difference in the combination of operation mode. 電源電圧降下の説明図である。It is explanatory drawing of a power supply voltage drop. 物理層へのクロック信号伝送の一例を示す図である。It is a figure which shows an example of the clock signal transmission to a physical layer. チップ内部のクロック信号波形の例を示す図である。It is a figure which shows the example of the clock signal waveform inside a chip | tip. クロック信号並びにコア電源及びＧＮＤの変動の一例を示す図である。It is a figure which shows an example of the fluctuation | variation of a clock signal, a core power supply, and GND. 集積回路装置の構成例を示す図である。It is a figure which shows the structural example of an integrated circuit device. 第１実施例に係る集積回路装置の説明図である。It is explanatory drawing of the integrated circuit device which concerns on 1st Example. 第２実施例に係る集積回路装置の説明図である。It is explanatory drawing of the integrated circuit device which concerns on 2nd Example. 第３実施例に係る試験方法の説明図である。It is explanatory drawing of the test method which concerns on 3rd Example. 第４実施例に係る集積回路装置の説明図である。It is explanatory drawing of the integrated circuit device which concerns on 4th Example. 第４実施例に係るシミュレーションに用いた回路の模式図である。It is a schematic diagram of the circuit used for the simulation which concerns on 4th Example. 第４実施例に係るシミュレーション結果の一例である。It is an example of the simulation result which concerns on 4th Example. 比較例及び第４実施例に係る集積回路装置の説明図である。It is explanatory drawing of the integrated circuit device which concerns on a comparative example and 4th Example. 比較例及び第４実施例に係る集積回路装置の物理層に入力されるクロック信号を比較した図である。It is the figure which compared the clock signal input into the physical layer of the integrated circuit device which concerns on a comparative example and 4th Example. 第５実施例に係る集積回路装置の説明図である。It is explanatory drawing of the integrated circuit device which concerns on 5th Example. 第５実施例に係る集積回路装置の構成例を示す図である。It is a figure which shows the structural example of the integrated circuit device which concerns on 5th Example. 第５実施例に係るシミュレーション結果の一例である。It is an example of the simulation result which concerns on 5th Example. 第６実施例に係る集積回路装置の説明図である。It is explanatory drawing of the integrated circuit device based on 6th Example. データレートとジッタの関係の一例を示す図である。It is a figure which shows an example of the relationship between a data rate and jitter. ジッタの広がりの説明図である。It is explanatory drawing of the spread of a jitter.

はじめに、集積回路装置の一例について説明する。
チップを含む集積回路装置の内部に搭載される様々なＩＰ（Intellectual Property）や機能モジュール、マクロのうち、外部とのインタフェースを司る回路は、そこから送出されるクロック信号やデータ信号の波形測定を行うことで、波形品質が確認できる。測定される信号波形には、クロック信号やデータ信号自体が変化することで発生する自己ノイズ、チップ内部のコア電源及びＧＮＤの変動に伴うコアノイズ等が含まれ得る。このようなノイズが、集積回路装置やそこに含まれるチップの外部出力信号のスキュー、ジッタとして現れてくる。 First, an example of an integrated circuit device will be described.
Among various IP (Intellectual Property), function modules, and macros mounted inside the integrated circuit device including the chip, the circuit that controls the interface with the outside measures the waveform of the clock signal and data signal sent from there. By doing so, the waveform quality can be confirmed. The signal waveform to be measured may include self-noise generated when the clock signal or the data signal itself changes, core noise associated with fluctuations in the core power supply and GND in the chip, and the like. Such noise appears as skew and jitter of the external output signal of the integrated circuit device and the chip included therein.

例えば、ＬＰ−ＤＤＲ（Double Data Rate）２−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）（ＬＰ−ＤＤＲ２メモリ）を搭載した集積回路装置のメモリインタフェース回路について述べる。このようなメモリインタフェース回路では、近年、８００Ｍｂｐｓ、１Ｇｂｐｓと高速化が進み、クロック信号とデータ信号の間、或いはデータストローブ信号とデータ信号の間の低スキュー設計が要求されている。２つの信号間のスキューには、例えば、物理層（ＰＨＹ）の回路によるもの、ＩＯセルの立ち上がり／立ち下がりの遅延差によるものがある。このほか、メモリインタフェース回路を備えるチップが実装される基板（パッケージ基板等）、或いは基板にチップが実装されたデバイスが更に実装される基板（プリント基板等）における配線長の差によるもの、クロストークによるもの等が挙げられる。   For example, a memory interface circuit of an integrated circuit device on which LP-DDR (Double Data Rate) 2 -SDRAM (Synchronous Dynamic Random Access Memory) (LP-DDR2 memory) is mounted will be described. In recent years, such memory interface circuits have been increased in speed to 800 Mbps and 1 Gbps, and a low skew design between a clock signal and a data signal or between a data strobe signal and a data signal is required. The skew between two signals includes, for example, a physical layer (PHY) circuit and a delay difference between rising / falling of an IO cell. In addition, crosstalk due to a difference in wiring length on a substrate (package substrate or the like) on which a chip having a memory interface circuit is mounted, or a substrate (printed substrate or the like) on which a device on which the chip is mounted is further mounted. And the like.

これらの中で、原因の特定が困難なものに、チップ内部のコア電源及びＧＮＤの変動に伴うコアノイズによるものがある。コアノイズは、チップ内部のコア電源線及びＧＮＤ線に接続されている回路部（回路モジュール）の規模と動作率、コア電源線とＧＮＤ線の配置、チップ内部のデカップリングコンデンサの搭載量と位置等によって、空間的、時間的に様々に変化している。   Among these, it is difficult to identify the cause due to core noise accompanying fluctuations in the core power supply and GND inside the chip. Core noise refers to the scale and operation rate of the circuit unit (circuit module) connected to the core power supply line and the GND line inside the chip, the arrangement of the core power supply line and the GND line, the mounting amount and position of the decoupling capacitor inside the chip, etc. Due to this, it varies in space and time.

例えば、ＬＰ−ＤＤＲ２メモリを搭載した集積回路装置の場合、ＳｏＣ（System on Chip）（チップ）を含むパッケージの上に、ＬＰ−ＤＤＲ２メモリ（チップ）を含むパッケージを搭載したＰｏＰ（Package on Package）構造が採用され得る。ＬＰ−ＤＤＲ２メモリには、二百数十ピンといった多数の端子がそのチップ外周部に集中的に配置される。そのため、集積回路装置には、例えば、ＳｏＣのチップ外周部からクロック信号やデータ信号が送出され、ＬＰ−ＤＤＲ２メモリのチップ外周部の端子に入力されるような信号伝送路が設けられる。   For example, in the case of an integrated circuit device equipped with an LP-DDR2 memory, a PoP (Package on Package) in which a package containing an LP-DDR2 memory (chip) is mounted on a package containing an SoC (System on Chip). A structure can be employed. In the LP-DDR2 memory, a large number of terminals such as two hundred and tens of pins are concentrated on the outer periphery of the chip. For this reason, the integrated circuit device is provided with a signal transmission path through which, for example, a clock signal or a data signal is transmitted from the outer periphery of the SoC chip and input to a terminal at the outer periphery of the LP-DDR2 memory.

このとき、ＳｏＣには、例えば、そのチップ外周部にクロック信号やデータ信号を送出するために、メモリインタフェース回路の物理層がチップ外周部に離散的に配置される。このようにチップ外周部に離散的に配置された物理層には、ＳｏＣのチップ内部の様々な回路モジュールの傍を通りながら空間的に広がって配置されたクロック信号線（クロックツリー）によってクロック信号が供給され、それに同期して各物理層が動作する。   At this time, in the SoC, for example, the physical layer of the memory interface circuit is discretely arranged on the outer periphery of the chip in order to send a clock signal or a data signal to the outer periphery of the chip. In this way, the physical layer discretely arranged on the outer periphery of the chip has clock signals by clock signal lines (clock trees) arranged spatially while passing by various circuit modules inside the SoC chip. Are supplied, and each physical layer operates in synchronization therewith.

図１は物理層及びクロック信号供給経路の一例を示す図である。
図１には一例として、上記のようなＬＰ−ＤＤＲ２メモリ及び、ＬＰ−ＤＤＲ２メモリを駆動するＳｏＣが搭載される集積回路装置における、そのＳｏＣのメモリインタフェース回路の物理層と、物理層へのクロック信号の供給経路を模式的に示している。 FIG. 1 is a diagram illustrating an example of a physical layer and a clock signal supply path.
As an example, FIG. 1 shows a physical layer of a memory interface circuit of the SoC and a clock to the physical layer in an integrated circuit device in which the LP-DDR2 memory and the SoC that drives the LP-DDR2 memory are mounted. A signal supply path is schematically shown.

チップ１００の内部には、ＰＬＬ（Phase Locked Loop）１１０、クロックユニット１２０、及び複数の物理層（ＰＨＹ）１３０が設けられている。クロックユニット１２０はチップ１００の中央部に配置され、ＰＬＬ１１０及び物理層１３０はチップ１００の四辺近傍に配置されている。ここでは物理層１３０として、ＤＱＤＱＳ−ＰＨＹ１３１ａ、ＣＡＣＫ−ＰＨＹ１３２ａ、ＤＱＤＱＳ−ＰＨＹ１３１ｂ、ＣＡＣＫ−ＰＨＹ１３２ｂを例示している。   Inside the chip 100, a PLL (Phase Locked Loop) 110, a clock unit 120, and a plurality of physical layers (PHY) 130 are provided. The clock unit 120 is arranged at the center of the chip 100, and the PLL 110 and the physical layer 130 are arranged near the four sides of the chip 100. Here, as the physical layer 130, DQDQS-PHY 131a, CACK-PHY 132a, DQDQS-PHY 131b, and CACK-PHY 132b are illustrated.

チップ１００では、まずＰＬＬ１１０からのクロック信号がクロックユニット１２０に供給される。そして、クロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ａ及びＣＡＣＫ−ＰＨＹ１３２ａにクロック信号ＰＨＹ＿ＣＬＫ１及びクロック信号ＰＨＹ＿ＣＬＫ２が供給される（Ａ−ｃｈ）。また、クロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ｂ及びＣＡＣＫ−ＰＨＹ１３２ｂにクロック信号ＰＨＹ＿ＣＬＫ３及びクロック信号ＰＨＹ＿ＣＬＫ４が供給される（Ｂ−ｃｈ）。   In the chip 100, first, a clock signal from the PLL 110 is supplied to the clock unit 120. Then, the clock signal PHY_CLK1 and the clock signal PHY_CLK2 are supplied from the clock unit 120 to the DQDQS-PHY 131a and the CACK-PHY 132a (A-ch). Further, the clock signal PHY_CLK3 and the clock signal PHY_CLK4 are supplied from the clock unit 120 to the DQDQS-PHY 131b and the CACK-PHY 132b (B-ch).

尚、ＤＱＤＱＳ−ＰＨＹ１３１ａは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ１を基に、ＬＰ−ＤＤＲ２メモリとの間でデータストローブ信号（ＤＱＳ信号）及びデータ信号（ＤＱ信号）をやり取りする。ＣＡＣＫ−ＰＨＹ１３２ａは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ２を基に、ＬＰ−ＤＤＲ２メモリとの間でコントロールアドレス信号（ＣＡ信号）及びクロック信号（ＣＫ信号）をやり取りする。ＤＱＤＱＳ−ＰＨＹ１３１ｂは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ３を基に、ＬＰ−ＤＤＲ２メモリとの間でＤＱＳ信号及びＤＱ信号をやり取りする。ＣＡＣＫ−ＰＨＹ１３２ｂは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ４を基に、ＬＰ−ＤＤＲ２メモリとの間でＣＡ信号及びＣＫ信号をやり取りする。   The DQDQS-PHY 131a exchanges a data strobe signal (DQS signal) and a data signal (DQ signal) with the LP-DDR2 memory based on the clock signal PHY_CLK1 from the clock unit 120. The CACK-PHY 132a exchanges a control address signal (CA signal) and a clock signal (CK signal) with the LP-DDR2 memory based on the clock signal PHY_CLK2 from the clock unit 120. The DQDQS-PHY 131b exchanges the DQS signal and the DQ signal with the LP-DDR2 memory based on the clock signal PHY_CLK3 from the clock unit 120. The CACK-PHY 132b exchanges the CA signal and the CK signal with the LP-DDR2 memory based on the clock signal PHY_CLK4 from the clock unit 120.

ＰＬＬ１１０からクロックユニット１２０まで、クロックユニット１２０から各物理層１３０までのクロック信号伝送は、クロックバッファ１４０と呼ばれるユニットセルを用いて行われる。   Clock signal transmission from the PLL 110 to the clock unit 120 and from the clock unit 120 to each physical layer 130 is performed using a unit cell called a clock buffer 140.

図２はクロックバッファの一例を示す図である。
図２に示すクロックバッファ１４０は、ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｐＭＯＳ）とｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）を直列に接続した一対のインバータ（ＮＯＴゲート）１４１及びインバータ１４２を有している。インバータ１４１及びインバータ１４２は、チップ１００内部に設けられるコア電源線（網）２０１とＧＮＤ線（網）２０２に接続されている。一方のインバータ１４１の共通ゲート端子（ＩＮ）への入力に応じたその出力端子からの出力が、もう一方のインバータ１４２の共通ゲート端子に入力され、その入力に応じた出力がインバータ１４２の出力端子（ＯＵＴ）から出力される。 FIG. 2 is a diagram illustrating an example of the clock buffer.
The clock buffer 140 shown in FIG. 2 includes a pair of inverters (NOT gates) 141 and an inverter 142 in which a p-channel MOS (Metal Oxide Semiconductor) transistor (pMOS) and an n-channel MOS transistor (nMOS) are connected in series. ing. The inverter 141 and the inverter 142 are connected to a core power line (network) 201 and a GND line (network) 202 provided inside the chip 100. The output from the output terminal corresponding to the input to the common gate terminal (IN) of one inverter 141 is input to the common gate terminal of the other inverter 142, and the output corresponding to the input is the output terminal of the inverter 142. (OUT).

上記図１のＰＬＬ１１０からクロックユニット１２０までの配線（クロック信号線）、及びクロックユニット１２０から各物理層１３０までの配線（クロック信号線）には、この図２のようなクロックバッファ１４０が複数、数珠つなぎになったものが用いられる。   A plurality of clock buffers 140 as shown in FIG. 2 are provided in the wiring (clock signal line) from the PLL 110 to the clock unit 120 and the wiring (clock signal line) from the clock unit 120 to each physical layer 130 in FIG. What is connected by a rosary is used.

図３〜図５はクロックバッファ配置の説明図である。
チップ１００内部の配線は、微細化と共に、配線の厚み、幅が共に縮小される傾向にある。単位長さ当たりの配線の抵抗をＲ０、単位長さ当たりの配線の容量をＣ０とすれば、配線遅延（ＲＣ遅延）は、配線長Ｌｅｎに対して、（Ｒ０×Ｌｅｎ）×（Ｃ０×Ｌｅｎ）＝Ｒ０×Ｃ０×Ｌｅｎ2に比例した増加を示す（図３（Ａ））。 3 to 5 are explanatory diagrams of the clock buffer arrangement.
As the wiring inside the chip 100 becomes finer, both the thickness and width of the wiring tend to be reduced. If the resistance of the wiring per unit length is R0 and the capacitance of the wiring per unit length is C0, the wiring delay (RC delay) is (R0 × Len) × (C0 × Len) with respect to the wiring length Len. ) = R0 × C0 × Len 2 (FIG. 3A).

チップ１００内部のクロックツリーの設計において、クロック信号線にクロックバッファ１４０を挿入する場合には、まず、配線長Ｌｅｎに対して配線遅延が直線的に増加するような比較的長距離の配線部分を分割する。例えば、図３（Ｂ）に示すような配線遅延τRC0の配線部分を２つに分割する。そして、分割した２つの配線間にクロックバッファ１４０を挿入する。このとき、分割された２つの配線の遅延τRC1，τRC2と、それらの配線間に挿入するクロックバッファ１４０のセル遅延τBUFの総和が、分割前の配線遅延τRC0よりも小さくなるかを判定する。即ち、τRC0＞τRC1＋τBUF＋τRC2の関係が満たされるようであれば、分割した方が高速にクロック信号を伝送することができるということになる。 In the design of the clock tree inside the chip 100, when the clock buffer 140 is inserted into the clock signal line, first, a relatively long-distance wiring portion in which the wiring delay increases linearly with respect to the wiring length Len. To divide. For example, the wiring portion of the wiring delay τ RC0 as shown in FIG. 3B is divided into two. Then, the clock buffer 140 is inserted between the two divided wirings. At this time, whether the sum of the delays τ RC1 and τ RC2 of the two divided wirings and the cell delay τ BUF of the clock buffer 140 inserted between these wirings is smaller than the wiring delay τ RC0 before the division. judge. That is, if the relationship of τ RC0 > τ RC1 + τ BUF + τ RC2 is satisfied, the divided signal can transmit the clock signal at a higher speed.

チップ１００では、図４に示すような長距離配線Ｗに対してのクロックバッファ１４０の挿入（レピータバッファ分割）や、Ｈツリー等の配線分岐点Ｄにおけるインピーダンス整合のためのクロックバッファ１４０の挿入が行われる。チップ１００内部に配置されるクロックバッファ１４０の段数は多くなる傾向にある。   In the chip 100, the clock buffer 140 is inserted into the long-distance wiring W as shown in FIG. 4 (repeater buffer division), or the clock buffer 140 is inserted for impedance matching at the wiring branch point D such as an H-tree. Done. The number of stages of the clock buffer 140 arranged inside the chip 100 tends to increase.

図５にクロックツリーの遅延とそのクロック信号線末端における遅延の広がりの関係を模式的に示す。一般的にクロックツリーは、長距離配線を分割し、クロック信号の波形なまりを救う方向でスルーレート（Slew Rate）を立たせれば、信号線末端のクロック信号到達遅延差（スキュー）は縮小されるという論理に基づいて設計される。そのため、クロックツリーの遅延はある程度犠牲にしても、チップ１００に過剰にクロックバッファ１４０が挿入される傾向にある。   FIG. 5 schematically shows the relationship between the delay of the clock tree and the delay spread at the end of the clock signal line. Generally, in a clock tree, if a long distance wiring is divided and a slew rate is set in a direction that saves a rounded waveform of the clock signal, the clock signal arrival delay difference (skew) at the end of the signal line is reduced. It is designed based on the logic. Therefore, the clock buffer 140 tends to be inserted excessively into the chip 100 even if the delay of the clock tree is sacrificed to some extent.

図６は動作モードごとの電源網解析結果の一例を示す図である。
図６には、チップ１００の動作モード（ケース１〜４）ごとの、コア電源網の電圧分布の解析結果を模式的に図示している。チップ１００では、ケース１〜４の動作モードによって、コア電源網の電圧分布が異なる。上記のようなクロックツリーでは、スキュー縮小化のために複数のクロックバッファ１４０が配置され、ＰＬＬ１１０からクロックユニット１２０を通ってメモリインタフェース回路の各物理層１３０にクロック信号が分配供給される。チップ１００の動作モードによってコア電源網の電圧分布が異なると、クロックツリーの各クロック信号線が受けるＩＲＤ（電源電圧降下）の影響も異なってくる。このような電圧分布の違いがスキュー、ジッタの違いとして現れてくる。 FIG. 6 is a diagram illustrating an example of a power network analysis result for each operation mode.
FIG. 6 schematically illustrates the analysis result of the voltage distribution of the core power supply network for each operation mode (cases 1 to 4) of the chip 100. In the chip 100, the voltage distribution of the core power supply network varies depending on the operation modes of cases 1 to 4. In the clock tree as described above, a plurality of clock buffers 140 are arranged for skew reduction, and a clock signal is distributed and supplied from the PLL 110 to the physical layers 130 of the memory interface circuit through the clock unit 120. When the voltage distribution of the core power supply network varies depending on the operation mode of the chip 100, the influence of IRD (power supply voltage drop) received by each clock signal line of the clock tree also varies. Such a difference in voltage distribution appears as a difference in skew and jitter.

図７は動作モードの組み合わせの違いによる影響の一例を示す図である。
図７には、チップ１００について、ケース１〜４の動作モードの割合を特定期間内で変化させた場合のＩＲＤの影響を例示している。図７（Ａ）には、ケース１〜４の割合をいずれも０．２５と均等した場合のＩＲＤの影響を示し、図７（Ｂ）にはケース１の割合を０．７５、ケース２及びケース３の割合を０．０５、ケース４の割合を０．１５とした場合のＩＲＤの影響を示している。図７のように、ケース１〜４の割合が変化すると、チップ１００の各クロック信号線が受けるＩＲＤの影響も変化することがわかる。 FIG. 7 is a diagram illustrating an example of the influence due to the difference in the combination of operation modes.
FIG. 7 exemplifies the influence of the IRD when the ratio of the operation modes in cases 1 to 4 is changed within a specific period for the chip 100. FIG. 7A shows the effect of IRD when the ratios of cases 1 to 4 are all equal to 0.25. FIG. 7B shows the ratio of case 1 to 0.75, case 2 and The influence of IRD when the ratio of case 3 is 0.05 and the ratio of case 4 is 0.15 is shown. As shown in FIG. 7, it can be seen that when the ratio of cases 1 to 4 changes, the influence of IRD received by each clock signal line of the chip 100 also changes.

このようにチップ１００内部のＩＲＤは、空間的、時間的に様々に変化し得る。そのため、ケース１〜４ごとにＩＲＤを考慮してクロックバッファ１４０をスキューが縮小されるように配置したとしても、ケース１〜４の組み合わせによって各クロックバッファ１４０が受けるＩＲＤの影響は異なってくる。その結果、各クロックバッファ１４０のセル遅延は、個々のクロックバッファ１４０のコア電源端子とＧＮＤ端子の電圧差に応じた遅延値を持ち、各クロック信号線のスキューにばらつきが生じ得る。更に、図８のような静的なＩＲＤ（Static-IRD）のほか、動的なＩＲＤ（Dynamic-IRD）の影響を考慮すると、設計上、チップ１００内部のクロックツリーを、各クロック信号線にクロックバッファ１４０を挿入することで最適化することは、技術的に困難を伴う。   As described above, the IRD in the chip 100 can vary in space and time. Therefore, even if the clock buffers 140 are arranged so that the skew is reduced in consideration of the IRD for each of the cases 1 to 4, the influence of the IRD received by each clock buffer 140 differs depending on the combination of the cases 1 to 4. As a result, the cell delay of each clock buffer 140 has a delay value corresponding to the voltage difference between the core power supply terminal and the GND terminal of each clock buffer 140, and the skew of each clock signal line may vary. In addition to the static IRD (Static-IRD) as shown in FIG. 8, in consideration of the influence of dynamic IRD (Dynamic-IRD), the clock tree inside the chip 100 is designed for each clock signal line. It is technically difficult to optimize by inserting the clock buffer 140.

また、図９は物理層へのクロック信号伝送の一例を示す図、図１０はチップ内部のクロック信号波形の例を示す図である。
チップ１００の各物理層１３０に通じるクロック信号線（クロックツリー）は、そのチップ１００内部の様々な回路モジュールの傍を通って配置され得る。クロック信号線は、チップ１００内部のコア電源及びＧＮＤに接続された複数のクロックバッファ１４０をつないだ構成であり、いわば複数のクロックバッファ１４０がＲＣ伝送路１４３でつながった構成である。尚、図９のＲVDD，ＲVSSは、それぞれコア電源線２０１、ＧＮＤ線２０２の抵抗を示している。 FIG. 9 is a diagram illustrating an example of clock signal transmission to the physical layer, and FIG. 10 is a diagram illustrating an example of a clock signal waveform inside the chip.
A clock signal line (clock tree) leading to each physical layer 130 of the chip 100 can be arranged beside various circuit modules inside the chip 100. The clock signal line has a configuration in which a plurality of clock buffers 140 connected to the core power supply and GND in the chip 100 are connected. In other words, the plurality of clock buffers 140 are connected by an RC transmission line 143. Note that R VDD and R VSS in FIG. 9 indicate the resistances of the core power supply line 201 and the GND line 202, respectively.

一例として、周波数４００ＭＨｚのクロック信号ＣＬＫをＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａの各物理層１３０に分配して伝送するクロック信号線について述べる。このようなクロック信号線の傍に、異なる周波数で動作する３つの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０が配置されているものとする。例えば、回路モジュール３１０、回路モジュール３２０、回路モジュール３３０の動作周波数はそれぞれ、２６６ＭＨｚ、１０６６ＭＨｚ、５３３ＭＨｚとする。尚、図９の各回路モジュール３１０、回路モジュール３２０、回路モジュール３３０から延びる実線及び点線の矢印は、それらが接続されるコア電源線ＶＤＤ及びＧＮＤ線ＶＳＳの、クロック信号線への電気的な影響を表している。   As an example, a clock signal line for distributing and transmitting a clock signal CLK having a frequency of 400 MHz to the physical layers 130 of the DQDQS-PHY 131a and the CACK-PHY 132a will be described. It is assumed that three circuit modules 310, circuit modules 320, and circuit modules 330 that operate at different frequencies are arranged beside such a clock signal line. For example, the operating frequencies of the circuit module 310, the circuit module 320, and the circuit module 330 are 266 MHz, 1066 MHz, and 533 MHz, respectively. Note that the solid and dotted arrows extending from each circuit module 310, circuit module 320, and circuit module 330 in FIG. 9 indicate the electrical influence on the clock signal line of the core power supply line VDD and the GND line VSS to which they are connected. Represents.

クロック信号ＣＬＫの入力（分岐点）付近の回路モジュール３２０だけが動作する場合は、図１０（Ａ）のように、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに到達するクロック信号波形の各ジッタ量は同程度になる。ジッタをゼロにすることはできなくとも、同一チャンネルのＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａの各ジッタ量が同程度であれば、メモリインタフェース回路の設計を行うことはできる。   When only the circuit module 320 near the input (branch point) of the clock signal CLK operates, as shown in FIG. 10A, the jitter amounts of the clock signal waveforms reaching the DQDQS-PHY 131a and the CACK-PHY 132a are approximately the same. become. Even if the jitter cannot be reduced to zero, the memory interface circuit can be designed as long as the jitter amounts of the DQDQS-PHY 131a and the CACK-PHY 132a of the same channel are approximately the same.

しかしながら、クロック信号線付近に配置された、動作周波数の異なる他の回路モジュール３１０及び回路モジュール３２０が動作すると、クロック信号波形は変わってくる。ここでは、回路モジュール３１０だけ動作した場合の信号波形を図１０（Ｂ）に、回路モジュール３３０だけ動作した場合の信号波形を図１０（Ｃ）に、全ての回路モジュール３１０，３２０，３３０が動作した場合の信号波形を図１０（Ｄ）に、それぞれ示している。図１０（Ｂ）〜（Ｄ）に示したように、クロック信号線付近の回路モジュール３１０、回路モジュール３２０、回路モジュール３３０の動作状況によって、ジッタにばらつきが生じることがわかる。   However, when other circuit modules 310 and 320 that are arranged near the clock signal line and have different operating frequencies operate, the clock signal waveform changes. Here, the signal waveform when only the circuit module 310 is operated is shown in FIG. 10B, the signal waveform when only the circuit module 330 is operated is shown in FIG. 10C, and all the circuit modules 310, 320, and 330 are operated. FIG. 10 (D) shows signal waveforms in the case of the above. As shown in FIGS. 10B to 10D, it can be seen that the jitter varies depending on the operation states of the circuit module 310, the circuit module 320, and the circuit module 330 near the clock signal line.

尚、図１０（Ａ）〜（Ｄ）には、ＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号をトリガーとしてＤＱＤＱＳ−ＰＨＹ１３１ａに入るクロック信号を重ね書きしている。
図１１はクロック信号並びにコア電源及びＧＮＤの変動の一例を示す図である。 In FIGS. 10A to 10D, the clock signal entering DQDQS-PHY 131a is overwritten with the clock signal entering CACK-PHY 132a as a trigger.
FIG. 11 is a diagram showing an example of fluctuations in the clock signal, the core power supply, and the GND.

図１１には、上記図９のクロック信号線において、回路モジュール３１０が１０ｎｓ付近から動作を開始した場合の、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号Ｓ（細い実線及び点線）、コア電源及びＧＮＤ（太線）のシミュレーション結果を示している。図１１より、回路モジュール３１０が動作を開始すると、コア電源電圧が低下し、ＧＮＤ電圧が持ち上がり、それらに引きずられるようにクロック信号Ｓの波形も変化していっていることがわかる。   FIG. 11 shows the clock signal S (thin solid line and dotted line) entering the DQDQS-PHY 131a and the CACK-PHY 132a when the circuit module 310 starts operation from around 10 ns in the clock signal line of FIG. The simulation result of GND (thick line) is shown. From FIG. 11, it can be seen that when the circuit module 310 starts operation, the core power supply voltage decreases, the GND voltage rises, and the waveform of the clock signal S changes so as to be dragged by them.

この図１１には、回路モジュール３１０が動作した場合を例示したが、チップ１００内部では、他の回路モジュール３２０及び回路モジュール３３０も含めた動作状況によって、クロック信号、コア電源及びＧＮＤが様々に変化し得る。   FIG. 11 illustrates the case where the circuit module 310 is operated. However, in the chip 100, the clock signal, the core power supply, and the GND vary depending on the operation state including the other circuit module 320 and the circuit module 330. Can do.

クロック設計では、複数のクロックバッファ１４０とそれらのクロックバッファ１４０をつなぐ伝送路を配置配線して位置を確定するが、その際、回路モジュールの動作の組み合わせをどのようなケースに設定して設計するのかを決定することは難しい。例えば、特定の回路モジュールが１つずつ動作した場合の重ね合わせで設計を行うのか、全ての回路モジュールが動作するとして設計を行うのかによって、得られるクロック信号線の構成（回路トポロジー）は変化し得る。   In the clock design, a plurality of clock buffers 140 and transmission paths connecting the clock buffers 140 are arranged and wired to determine the position. At that time, the combination of operation of the circuit modules is set in any case and designed. It ’s difficult to decide. For example, the configuration (circuit topology) of the obtained clock signal line changes depending on whether the design is performed by superimposing when a specific circuit module is operated one by one or by designing that all circuit modules are operated. obtain.

以上述べたように、クロックバッファ１４０を挿入したクロック信号線がチップ１００内部の回路モジュール付近、電力消費する回路モジュール付近を通ることが、クロック信号波形の品質劣化、スキュー、ジッタの増加につながる。チップ１００内部でスキューを小さくするために、数多くのクロックバッファ１４０を挿入したとしても、近傍の回路モジュールが動作した場合のコア電源及びＧＮＤの変動の影響は避けることができない。クロック信号線をコア電源線、ＧＮＤ線でシールドしたとしても、消費電力に応じてＩＲＤ（Static及びDynamic）が発生し、ＩＲＤに呼応するようにクロック信号波形が歪む（コア電源線、ＧＮＤ線とクロック信号線間の相互インダクタンスと相互容量の結びつき）。   As described above, when the clock signal line into which the clock buffer 140 is inserted passes near the circuit module in the chip 100 and near the circuit module that consumes power, the quality of the clock signal waveform is deteriorated, and skew and jitter are increased. Even if a large number of clock buffers 140 are inserted in order to reduce the skew inside the chip 100, the influence of fluctuations in the core power supply and GND when a nearby circuit module operates cannot be avoided. Even if the clock signal line is shielded by the core power line and the GND line, IRD (Static and Dynamic) is generated according to the power consumption, and the clock signal waveform is distorted so as to correspond to the IRD (the core power line and the GND line). Mutual inductance and mutual capacitance between clock signal lines).

そこで、以上のような点に鑑み、次の図１２に示すような構造を採用する。
図１２は集積回路装置の構成例を示す図である。図１２（Ａ）には、集積回路装置内部の要素の平面的な配置関係を模式的に図示している。図１２（Ｂ）には、集積回路装置の要部断面を模式的に図示している。 In view of the above, a structure as shown in FIG. 12 is adopted.
FIG. 12 is a diagram illustrating a configuration example of an integrated circuit device. FIG. 12A schematically shows a planar arrangement relationship of elements inside the integrated circuit device. FIG. 12B schematically illustrates a cross section of a main part of the integrated circuit device.

図１２に示す集積回路装置４００Ａは、チップ１００Ａと、そのチップ１００Ａが実装される回路基板（パッケージ基板）４１０Ａとを有している。チップ１００Ａ内部には、上記図１のチップ１００と同様に、ＰＬＬ１１０、クロックユニット１２０、及び複数の物理層１３０（ＤＱＤＱＳ−ＰＨＹ１３１ａ、ＣＡＣＫ−ＰＨＹ１３２ａ、ＤＱＤＱＳ−ＰＨＹ１３１ｂ、ＣＡＣＫ−ＰＨＹ１３２ｂ）が配置されている。そして、このチップ１００Ａにおいても、ＰＬＬ１１０からクロックユニット１２０へ、更にクロックユニット１２０から各物理層１３０へと、クロック信号が伝送される。   An integrated circuit device 400A shown in FIG. 12 includes a chip 100A and a circuit board (package board) 410A on which the chip 100A is mounted. In the chip 100A, the PLL 110, the clock unit 120, and a plurality of physical layers 130 (DQDQS-PHY 131a, CACK-PHY 132a, DQDQS-PHY 131b, and CACK-PHY 132b) are arranged as in the chip 100 of FIG. . Also in the chip 100A, the clock signal is transmitted from the PLL 110 to the clock unit 120, and from the clock unit 120 to each physical layer 130.

集積回路装置４００Ａでは、ＰＬＬ１１０とクロックユニット１２０の間、クロックユニット１２０と各物理層１３０の間でクロック信号を伝送するクロック信号線４２０が、いずれもパッケージ基板４１０Ａに設けられている（図１２（Ｂ））。チップ１００Ａには、パッケージ基板４１０Ａに設けたクロック信号線４２０にクロック信号を送信するクロックドライバ１５０、及びクロック信号線４２０を伝送されてくるクロック信号を受信するクロックレシーバ１６０が設けられている。   In the integrated circuit device 400A, a clock signal line 420 for transmitting a clock signal between the PLL 110 and the clock unit 120 and between the clock unit 120 and each physical layer 130 is provided on the package substrate 410A (FIG. 12 ( B)). The chip 100A is provided with a clock driver 150 that transmits a clock signal to a clock signal line 420 provided on the package substrate 410A, and a clock receiver 160 that receives a clock signal transmitted through the clock signal line 420.

パッケージ基板４１０Ａには、クロック信号線４２０のほか、電源線４３０及びＧＮＤ線４４０が設けられている（図１２（Ｂ））。チップ１００Ａのクロックドライバ１５０及びクロックレシーバ１６０はいずれも、このパッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０に電気的に接続される。クロックドライバ１５０及びクロックレシーバ１６０は、パッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０によって直接的に給電されるようになっている。クロックドライバ１５０及びクロックレシーバ１６０は、例えば、チップ１００Ａに設けられて物理層１３０や回路モジュールに給電するコア電源線及びＧＮＤ線を介さずに、パッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０によって直接的に給電される。また、クロックドライバ１５０の各端子１５３，１５４，１５５及びクロックレシーバ１６０の各端子１６３，１６４，１６５と、電源線４３０及びＧＮＤ線４４０並びにクロック信号線４２０との接続は、例えば、バンプを用いて行うことができる。   In addition to the clock signal line 420, the package substrate 410A is provided with a power supply line 430 and a GND line 440 (FIG. 12B). Both the clock driver 150 and the clock receiver 160 of the chip 100A are electrically connected to the power supply line 430 and the GND line 440 of the package substrate 410A. The clock driver 150 and the clock receiver 160 are directly powered by the power supply line 430 and the GND line 440 of the package substrate 410A. For example, the clock driver 150 and the clock receiver 160 are directly provided by the power supply line 430 and the GND line 440 of the package substrate 410A without using the core power supply line and the GND line that are provided in the chip 100A and supply power to the physical layer 130 and the circuit module. Power is supplied. The terminals 153, 154, and 155 of the clock driver 150 and the terminals 163, 164, and 165 of the clock receiver 160 and the power supply line 430, the GND line 440, and the clock signal line 420 are connected using, for example, bumps. It can be carried out.

上記のように、集積回路装置４００Ａでは、クロック信号線４２０を、チップ１００Ａではなく、パッケージ基板４１０Ａに設ける。パッケージ基板４１０Ａにクロック信号線４２０を設ける場合、クロック信号線４２０は、チップ１００Ａ内部に形成するクロック信号線に比べ、より太幅で、より厚く、形成することができ、低抵抗な伝送路として形成することができる。例えば、パッケージ基板４１０Ａには、銅（Ｃｕ）等の配線材料を用い、ミリメートルオーダのクロック信号線４２０を形成することができる。そのため、クロック信号線４２０には、上記のチップ１００内部に設けたクロック信号線のように、多数のクロックバッファ１４０を挿入することを要しない。集積回路装置４００Ａでは、クロック信号の伝送路を、上記のチップ１００内部に設けたクロック信号線の場合のようなＲＣ伝送路から、いわばＬＣ伝送路に切り替えた構造になっている。   As described above, in the integrated circuit device 400A, the clock signal line 420 is provided not on the chip 100A but on the package substrate 410A. When the clock signal line 420 is provided on the package substrate 410A, the clock signal line 420 can be formed to be thicker and thicker than the clock signal line formed inside the chip 100A, as a low-resistance transmission line. Can be formed. For example, the clock signal line 420 having a millimeter order can be formed on the package substrate 410A using a wiring material such as copper (Cu). Therefore, it is not necessary to insert a large number of clock buffers 140 in the clock signal line 420 unlike the clock signal line provided in the chip 100 described above. In the integrated circuit device 400A, the clock signal transmission path is switched from the RC transmission path as in the case of the clock signal line provided in the chip 100 to the LC transmission path.

更に、クロック信号線４２０をパッケージ基板４１０Ａに設けるため、クロック信号線４２０を伝送されるクロック信号が、チップ１００Ａの動作、その内部の回路モジュールの動作によるコア電源及びＧＮＤの変動に影響されるのを回避することができる。   Further, since the clock signal line 420 is provided on the package substrate 410A, the clock signal transmitted through the clock signal line 420 is affected by the fluctuation of the core power supply and the GND due to the operation of the chip 100A and the operation of the circuit module therein. Can be avoided.

更にまた、チップ１００Ａのクロックドライバ１５０及びクロックレシーバ１６０への給電は、パッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０によって直接的に行われる。そのため、クロックドライバ１５０及びクロックレシーバ１６０、送信及び受信されるクロック信号が、チップ１００Ａ内部のコア電源及びＧＮＤの変動に影響されるのを回避することができる。   Furthermore, power supply to the clock driver 150 and the clock receiver 160 of the chip 100A is directly performed by the power supply line 430 and the GND line 440 of the package substrate 410A. Therefore, it is possible to avoid the clock driver 150 and the clock receiver 160 and the clock signals transmitted and received from being affected by fluctuations in the core power supply and the GND inside the chip 100A.

集積回路装置４００Ａによれば、チップ１００Ａ内部のコア電源及びＧＮＤの変動の影響を抑えたクロック信号の伝送が可能になる。それにより、チップ１００Ａのメモリインタフェース回路（物理層１３０）へ伝送するクロック信号のスキュー、ジッタを抑えた集積回路装置４００Ａを実現することが可能になる。   According to the integrated circuit device 400A, it is possible to transmit a clock signal in which the influence of fluctuations in the core power supply and the GND inside the chip 100A is suppressed. Thereby, it is possible to realize the integrated circuit device 400A in which the skew and jitter of the clock signal transmitted to the memory interface circuit (physical layer 130) of the chip 100A are suppressed.

以下、集積回路装置の実施例について説明する。
まず、第１実施例について説明する。
図１３は第１実施例に係る集積回路装置の説明図である。図１３には、上記図１２に示した集積回路装置４００Ａのクロック信号伝送路の一例を図示している。 Hereinafter, embodiments of the integrated circuit device will be described.
First, the first embodiment will be described.
FIG. 13 is an explanatory diagram of the integrated circuit device according to the first embodiment. FIG. 13 shows an example of the clock signal transmission path of the integrated circuit device 400A shown in FIG.

図１３には、クロックドライバ１５０から出力されるクロック信号を、２つのクロックレシーバ１６０に分配して伝送する、パッケージ基板４１０Ａのクロック信号線４２０、及びその付近の構成例を模式的に図示している。図１３に示すクロック信号伝送路は、例えば、上記図１２（Ａ）のクロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ａ及びＣＡＣＫ−ＰＨＹ１３２ａにクロック信号を分配して伝送する部分に適用される。また、上記図１２（Ａ）のクロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ｂ及びＣＡＣＫ−ＰＨＹ１３２ｂにクロック信号を分配して伝送する部分に適用される。   FIG. 13 schematically illustrates a configuration example of the clock signal line 420 of the package substrate 410A and the vicinity thereof, which distributes and transmits the clock signal output from the clock driver 150 to the two clock receivers 160. Yes. The clock signal transmission path shown in FIG. 13 is applied to, for example, a portion that distributes and transmits a clock signal from the clock unit 120 of FIG. 12A to the DQDQS-PHY 131a and the CACK-PHY 132a. Further, the present invention is applied to a portion that distributes and transmits a clock signal from the clock unit 120 of FIG. 12A to the DQDQS-PHY 131b and the CACK-PHY 132b.

図１３には、チップ１００Ａ内部に設けられるクロックドライバ１５０及びクロックレシーバ１６０を、コモンモードノイズに強い差動タイプとした場合の例を示している。この場合、クロック信号線４２０には、互いに位相が反転したポジティブクロック信号（ポジ信号）とネガティブクロック信号（ネガ信号）をそれぞれ伝送するポジティブクロック信号線（ポジ信号線）４２１とネガティブクロック信号線（ネガ信号線）４２２が含まれる。チップ１００Ａ内部のクロックドライバ１５０及びクロックレシーバ１６０と、パッケージ基板４１０Ａとは、バンプ及びビア等の導電部４５０を介して電気的に接続される。   FIG. 13 shows an example in which the clock driver 150 and the clock receiver 160 provided in the chip 100A are differential types that are resistant to common mode noise. In this case, the clock signal line 420 has a positive clock signal line (positive signal line) 421 and a negative clock signal line (positive signal line) 421 for transmitting a positive clock signal (positive signal) and a negative clock signal (negative signal) whose phases are inverted. Negative signal line) 422. The clock driver 150 and the clock receiver 160 in the chip 100A and the package substrate 410A are electrically connected through conductive portions 450 such as bumps and vias.

ポジ信号線４２１とネガ信号線４２２を含むクロック信号線４２０を、図１３のように分岐点を設けて配置する場合には、パッケージ基板４１０Ａの２層を使ってクロック信号線４２０を設ける。例えば、クロック信号線４２０の、クロックドライバ１５０側の端部から分岐点までの信号線部分と、分岐点から一対のクロックレシーバ１６０側の端部までの信号線部分とを、別々の層に設ける。クロック信号線４２０のこれら両信号線部分の分岐点での電気的な接続は、ビア等の導電部４６０によって行う。クロック信号線４２０の、分岐点から一対のクロックレシーバ１６０側の端部までの信号線部分と、各クロックレシーバ１６０との電気的な接続も同様に、ビア等の導電部４６０によって行う。   When the clock signal line 420 including the positive signal line 421 and the negative signal line 422 is provided with a branch point as shown in FIG. 13, the clock signal line 420 is provided using two layers of the package substrate 410A. For example, the signal line portion from the end on the clock driver 150 side to the branch point of the clock signal line 420 and the signal line portion from the branch point to the ends on the pair of clock receivers 160 are provided in different layers. . The electrical connection at the branch point of both signal line portions of the clock signal line 420 is performed by a conductive portion 460 such as a via. Similarly, the electrical connection between the signal line portion of the clock signal line 420 from the branch point to the end on the side of the pair of clock receivers 160 and each clock receiver 160 is also made by a conductive portion 460 such as a via.

パッケージ基板４１０Ａには、このようなクロック信号線４２０と共に、電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）が設けられる。ここでは、プレーン状のＧＮＤ線ＶＳＳをクロック信号線４２０の下側に配置し、クロック信号線４２０の左右（パッケージ基板４１０Ａの平面方向の左右）に電源線ＶＢＵＦを配置した場合を例示している。電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、パッケージ基板４１０Ａ内に設けられる電源線及びＧＮＤ線と電気的に接続され、それらと同電位とされる。クロック信号線４２０の周辺に配置する電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、クロックドライバ１５０及びクロックレシーバ１６０に直接的に給電する給電線としての役割のほか、クロック信号線４２０を電磁的にシールドする役割を果たす。   In addition to the clock signal line 420, the package substrate 410A is provided with a power supply line VBUF (power supply line 430) and a GND line VSS (GND line 440). Here, a case where the plain GND line VSS is disposed below the clock signal line 420 and the power supply line VBUF is disposed on the left and right of the clock signal line 420 (left and right in the planar direction of the package substrate 410A) is illustrated. . The power supply line VBUF and the GND line VSS are electrically connected to the power supply line and the GND line provided in the package substrate 410A and have the same potential as them. The power supply line VBUF and the GND line VSS arranged around the clock signal line 420 serve not only as a power supply line that supplies power directly to the clock driver 150 and the clock receiver 160, but also as an electromagnetic shield for the clock signal line 420. Fulfill.

尚、分岐点の無いクロック信号線の場合、例えば、上記図１２（Ａ）のＰＬＬ１１０からクロックユニット１２０にクロック信号を伝送する部分のクロック信号線４２０のような場合には、パッケージ基板４１０Ａの１層にポジ信号線及びネガ信号線を設ければよい。この場合、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、例えば、そのような分岐点の無いクロック信号線を左右（パッケージ基板４１０Ａの平面方向の左右）から或いは上下（パッケージ基板４１０Ａの厚さ方向の上下）から挟むようにして設けることができる。   In the case of a clock signal line without a branch point, for example, in the case of the clock signal line 420 of the part that transmits the clock signal from the PLL 110 to the clock unit 120 in FIG. A positive signal line and a negative signal line may be provided in the layer. In this case, the power supply line VBUF and the GND line VSS are, for example, clock signal lines without such a branch point from the left and right (left and right in the planar direction of the package substrate 410A) or up and down (up and down in the thickness direction of the package substrate 410A). It can be provided so as to be sandwiched between.

次に、第２実施例について説明する。
図１４は第２実施例に係る集積回路装置の説明図である。図１４（Ａ）は第２実施例に係る集積回路装置の構成例を示す図、図１４（Ｂ）は第２実施例に係る集積回路装置における処理のタイミングチャートの一例を示す図である。 Next, a second embodiment will be described.
FIG. 14 is an explanatory diagram of an integrated circuit device according to the second embodiment. FIG. 14A is a diagram illustrating a configuration example of an integrated circuit device according to the second embodiment, and FIG. 14B is a diagram illustrating an example of a processing timing chart in the integrated circuit device according to the second embodiment.

図１４（Ａ）には、多電源設計技術を用いて得られる集積回路装置４００Ｂを例示している。集積回路装置４００Ｂは、パワードメインＰＤ１、クロックドライバ１５０、パワードメインＰＤ２、クロックレシーバ１６０、及びパッケージ基板４１０Ｂを有している。パワードメインＰＤ１、クロックドライバ１５０、パワードメインＰＤ２及びクロックレシーバ１６０は、パッケージ基板４１０Ｂに実装されるチップ１００Ｂの内部に設けられる。   FIG. 14A illustrates an integrated circuit device 400B obtained using a multiple power supply design technique. The integrated circuit device 400B includes a power domain PD1, a clock driver 150, a power domain PD2, a clock receiver 160, and a package substrate 410B. The power domain PD1, the clock driver 150, the power domain PD2, and the clock receiver 160 are provided inside the chip 100B mounted on the package substrate 410B.

パッケージ基板４１０Ｂは、ポジ信号線４２１とネガ信号線４２２を含むクロック信号線４２０、電源線４３０及びＧＮＤ線４４０を含む。クロック信号線４２０は、電源線４３０の一部（電源線ＶＢＵＦ）とＧＮＤ線４４０（ＧＮＤ線ＶＳＳ）の間に配置される。   The package substrate 410B includes a clock signal line 420 including a positive signal line 421 and a negative signal line 422, a power supply line 430, and a GND line 440. The clock signal line 420 is disposed between a part of the power supply line 430 (power supply line VBUF) and the GND line 440 (GND line VSS).

パワードメインＰＤ１は、複数のクロックバッファ１７１を含むクロック信号線を含み、それらのクロックバッファ１７１には、パッケージ基板４１０Ｂの電源線４３０及びＧＮＤ線４４０によって給電が行われる。電源線４３０とクロックバッファ１７１とをつなぐ電源供給線１８０には、パワースイッチＰＳＷ１が設けられており、パワースイッチＰＳＷ１のオンオフによってクロックバッファ１７１（パワードメインＰＤ１）に対する電源の供給と遮断が切り換えられる。パワースイッチＰＳＷ１のオンオフは、パワーオン信号ＰＯＮ１によって制御される。パワードメインＰＤ１の最終段のクロックバッファ１７１から出力されるクロック信号が、クロックドライバ１５０に入力される。   The power domain PD1 includes clock signal lines including a plurality of clock buffers 171, and power is supplied to the clock buffers 171 by the power supply line 430 and the GND line 440 of the package substrate 410B. The power supply line 180 that connects the power supply line 430 and the clock buffer 171 is provided with a power switch PSW1, and the power supply to the clock buffer 171 (power domain PD1) is switched between on and off by turning the power switch PSW1 on and off. On / off of the power switch PSW1 is controlled by a power-on signal PON1. The clock signal output from the clock buffer 171 at the final stage of the power domain PD1 is input to the clock driver 150.

クロックドライバ１５０には、パッケージ基板４１０Ｂの電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって給電が行われる。クロックドライバ１５０から出力されるクロック信号（ポジ信号ＣＬＫＰ及びネガ信号ＣＬＫＮ）は、パッケージ基板４１０Ｂのクロック信号線４２０（ポジ信号線４２１及びネガ信号線４２２）を伝送され、クロックレシーバ１６０に入力される。   Power is supplied to the clock driver 150 through the power supply line VBUF (power supply line 430) and the GND line VSS (GND line 440) of the package substrate 410B. Clock signals (positive signal CLKP and negative signal CLKN) output from the clock driver 150 are transmitted through the clock signal line 420 (positive signal line 421 and negative signal line 422) of the package substrate 410B and input to the clock receiver 160. .

クロックレシーバ１６０には、パッケージ基板４１０Ｂの電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって給電が行われる。クロックレシーバ１６０から出力されるクロック信号は、パワードメインＰＤ２に入力される。   Power is supplied to the clock receiver 160 through the power supply line VBUF (power supply line 430) and the GND line VSS (GND line 440) of the package substrate 410B. The clock signal output from the clock receiver 160 is input to the power domain PD2.

パワードメインＰＤ２は、複数のクロックバッファ１７２を含むクロック信号線を含み、それらのクロックバッファ１７２には、パッケージ基板４１０Ｂの電源線４３０及びＧＮＤ線４４０によって給電が行われる。電源線４３０とクロックバッファ１７２とをつなぐ電源供給線１９０には、パワースイッチＰＳＷ２が設けられており、パワースイッチＰＳＷ２のオンオフによってクロックバッファ１７２（パワードメインＰＤ２）に対する電源の供給と遮断が切り換えられる。パワースイッチＰＳＷ２のオンオフは、パワーオン信号ＰＯＮ２によって制御される。パワードメインＰＤ２の初段のクロックバッファ１７２に、クロックレシーバ１６０から出力されるクロック信号が入力される。   The power domain PD2 includes a clock signal line including a plurality of clock buffers 172, and power is supplied to the clock buffers 172 by the power supply line 430 and the GND line 440 of the package substrate 410B. The power supply line 190 that connects the power supply line 430 and the clock buffer 172 is provided with a power switch PSW2, and the power supply to the clock buffer 172 (power domain PD2) is switched between on and off by turning on and off the power switch PSW2. On / off of the power switch PSW2 is controlled by a power-on signal PON2. The clock signal output from the clock receiver 160 is input to the first stage clock buffer 172 of the power domain PD2.

集積回路装置４００Ｂでは、システム側からの要求に基づき、パワードメインＰＤ１の電源の供給と遮断がパワースイッチＰＳＷ１で切り換えられ、パワードメインＰＤ２の電源の供給と遮断がパワースイッチＰＳＷ２で切り換えられる。パワースイッチＰＳＷ１及びパワースイッチＰＳＷ２のオンオフを適切に制御することで、電力消費の削減を図ることが可能になる。   In the integrated circuit device 400B, on the basis of a request from the system side, power supply and shutoff of the power domain PD1 are switched by the power switch PSW1, and power supply and shutoff of the power domain PD2 are switched by the power switch PSW2. By appropriately controlling on / off of the power switch PSW1 and the power switch PSW2, it is possible to reduce power consumption.

更に、この集積回路装置４００Ｂは、次のような利点を有している。
例えば、図１４（Ｂ）のように、パワードメインＰＤ２側のパワースイッチＰＳＷ２がオフ、即ちパワーオン信号ＰＯＮ２がＬｏｗになり、続いてパワードメインＰＤ１側のパワースイッチＰＳＷ１がオフ、即ちパワーオン信号ＰＯＮ１がＬｏｗになる場合を想定する。そして、その後、パワードメインＰＤ２側のパワースイッチＰＳＷ２がオン、即ちパワーオン信号ＰＯＮ２がＨｉｇｈになり、続いてパワードメインＰＤ１側のパワースイッチＰＳＷ１がオン、即ちパワーオン信号ＰＯＮ１がＨｉｇｈになる場合を想定する。 Further, the integrated circuit device 400B has the following advantages.
For example, as shown in FIG. 14B, the power switch PSW2 on the power domain PD2 side is off, that is, the power on signal PON2 is Low, and then the power switch PSW1 on the power domain PD1 side is off, that is, the power on signal PON1. Is assumed to be Low. After that, it is assumed that the power switch PSW2 on the power domain PD2 side is on, that is, the power on signal PON2 is High, and then the power switch PSW1 on the power domain PD1 side is on, that is, the power on signal PON1 is High. To do.

パワースイッチＰＳＷ２がオフになり、パワースイッチＰＳＷ１がオフになると、パワースイッチＰＳＷ１からパワードメインＰＤ１の最終段のクロックバッファ１７１までの電源供給線１８０（二次側電源供給線１８２）は０Ｖになる。そのため、差動のクロックドライバ１５０の入力は、Ｌｏｗの固定信号となる。クロックドライバ１５０には、パワースイッチＰＳＷ１がオフになった後も電源線ＶＢＵＦから電源が供給され続けるため、クロックドライバ１５０の出力は、ポジ信号ＣＬＫＰとネガ信号ＣＬＫＮの状態が固定される。よって、図１４（Ｂ）のように、パワードメインＰＤ２がパワードメインＰＤ１よりも先に立ち上がった際に、パワースイッチＰＳＷ１がオフになった時のポジ信号ＣＬＫＰとネガ信号ＣＬＫＮの状態を保持することが可能になる。   When the power switch PSW2 is turned off and the power switch PSW1 is turned off, the power supply line 180 (secondary power supply line 182) from the power switch PSW1 to the clock buffer 171 at the final stage of the power domain PD1 becomes 0V. Therefore, the input of the differential clock driver 150 is a low fixed signal. Since the clock driver 150 continues to be supplied with power from the power supply line VBUF even after the power switch PSW1 is turned off, the output of the clock driver 150 is fixed in the state of the positive signal CLKP and the negative signal CLKN. Therefore, as shown in FIG. 14B, when the power domain PD2 rises before the power domain PD1, the states of the positive signal CLKP and the negative signal CLKN when the power switch PSW1 is turned off are maintained. Is possible.

このように、第２実施例に係る集積回路装置４００Ｂでは、クロック信号線４２０を、チップ１００Ｂ内部ではなく、パッケージ基板４１０Ｂに設ける。更に、チップ１００Ｂ内部に設けるクロックドライバ１５０及びクロックレシーバ１６０には、パッケージ基板４１０Ｂの電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって直接的に給電を行う。これにより、チップ１００Ｂ内部のコア電源及びＧＮＤの変動の影響を抑えたクロック信号の伝送が可能になる。   Thus, in the integrated circuit device 400B according to the second embodiment, the clock signal line 420 is provided not on the chip 100B but on the package substrate 410B. Further, power is directly supplied to the clock driver 150 and the clock receiver 160 provided in the chip 100B through the power supply line VBUF (power supply line 430) and the GND line VSS (GND line 440) of the package substrate 410B. As a result, the clock signal can be transmitted while suppressing the influence of fluctuations in the core power supply and the GND in the chip 100B.

また、この第２実施例に係る集積回路装置４００Ｂでは、パワードメインＰＤ１の電源遮断後もクロックドライバ１５０に給電が行われるようにすることで、電源遮断時のクロック信号の状態が保持される。これにより、パワードメインＰＤ２の電源がパワードメインＰＤ１よりも先に復帰した時には、パワードメインＰＤ１の電源遮断時の状態でクロック信号がパワードメインＰＤ２に入力され、パワードメインＰＤ２側の論理的な誤動作を抑えることが可能になる。   Further, in the integrated circuit device 400B according to the second embodiment, the power supply to the clock driver 150 is supplied even after the power supply of the power domain PD1 is cut off, so that the state of the clock signal at the time of the power cut-off is maintained. As a result, when the power supply of the power domain PD2 returns before the power domain PD1, the clock signal is input to the power domain PD2 in the state when the power supply of the power domain PD1 is shut off, and a logical malfunction on the power domain PD2 side is caused. It becomes possible to suppress.

尚、集積回路装置４００Ｂでは、パッケージ基板４１０Ｂの電源線４３０を、電源供給線１８０及び電源供給線１９０と接続される配線部４３１と、クロックドライバ１５０及びクロックレシーバ１６０に接続される配線部４３２（電源線ＶＢＵＦ）とに分けている。そして、これらの配線部４３１と配線部４３２の間を、それらよりも細い配線部４３３によって接続している。   In the integrated circuit device 400B, the power supply line 430 of the package substrate 410B is connected to the power supply line 180 and the power supply line 190, and the wiring part 432 (connected to the clock driver 150 and the clock receiver 160). Power supply line VBUF). The wiring portion 431 and the wiring portion 432 are connected by a wiring portion 433 that is thinner than them.

電源線４３０をこのような構造とすることで、電気的には配線部４３１と配線部４３２を同電位とし、高周波的には配線部４３１と配線部４３２の間のインピーダンス（ｊωＬ（ｊ：虚数単位、ω：角周波数、Ｌ：インダクタンス））を高める。これにより、パワードメインＰＤ１及びパワードメインＰＤ２を含むチップ１００Ｂ内部のコア電源及びＧＮＤの変動が、電源供給線１８０及び電源供給線１９０を経由して電源線ＶＢＵＦ（配線部４３２）に伝わるのを抑えることが可能になる。その結果、クロックドライバ１５０及びクロックレシーバ１６０を、チップ１００Ｂ内部のコア電源及びＧＮＤの変動の影響を抑えて動作させることが可能になる。   With the power supply line 430 having such a structure, the wiring portion 431 and the wiring portion 432 are electrically at the same potential, and the impedance between the wiring portion 431 and the wiring portion 432 (jωL (j: imaginary number) is high. Unit, ω: angular frequency, L: inductance)). As a result, the core power supply and GND fluctuations in the chip 100B including the power domain PD1 and the power domain PD2 are prevented from being transmitted to the power supply line VBUF (wiring unit 432) via the power supply line 180 and the power supply line 190. It becomes possible. As a result, it is possible to operate the clock driver 150 and the clock receiver 160 while suppressing the influence of fluctuations in the core power supply and GND in the chip 100B.

次に、上記第２実施例のような構成を有する集積回路装置４００Ｂを製造する際に適用可能な試験方法を、第３実施例として説明する。
図１５は第３実施例に係る試験方法の説明図である。 Next, a test method applicable when manufacturing the integrated circuit device 400B having the configuration as in the second embodiment will be described as a third embodiment.
FIG. 15 is an explanatory diagram of a test method according to the third embodiment.

上記の集積回路装置４００Ｂでは、パワードメインＰＤ１、クロックドライバ１５０、パワードメインＰＤ２及びクロックレシーバ１６０をチップ１００Ｂに設け、クロック信号線４２０、電源線４３０及びＧＮＤ線４４０をパッケージ基板４１０Ｂに設ける。このような集積回路装置４００Ｂでは、パッケージ基板４１０Ｂでクロック信号の伝送、給電を行う。そのため、チップ１００Ｂとパッケージ基板４１０Ｂを電気的に接続する前の段階では、チップ１００Ｂ単体の試験（ＰＴ（Primary Test）試験）を行うために、例えば、図１５に示すような試験装置６００を用いた試験方法を用いる。   In the integrated circuit device 400B, the power domain PD1, the clock driver 150, the power domain PD2, and the clock receiver 160 are provided on the chip 100B, and the clock signal line 420, the power supply line 430, and the GND line 440 are provided on the package substrate 410B. In such an integrated circuit device 400B, the package substrate 410B transmits a clock signal and supplies power. Therefore, in the stage before electrically connecting the chip 100B and the package substrate 410B, for example, a test apparatus 600 as shown in FIG. 15 is used to perform a test (PT (Primary Test) test) of the chip 100B alone. The test method used was used.

即ち、チップ１００Ｂ側のクロックドライバ１５０の端子１５１及び端子１５２と、クロックレシーバ１６０の端子１６１及び端子１６２の間を、プローブ６１１及び２芯同軸ケーブル６１０で接続する。このプローブ６１１及び２芯同軸ケーブル６１０によってクロック信号のポジ信号ＣＬＫＰ及びネガ信号ＣＬＫＮを伝送させる。更に、クロックドライバ１５０の電源側の端子１５３、及びパワードメインＰＤ１の電源側の端子１０１には、ＶＤＤ電位のプローブ６２０を接続する。クロックドライバ１５０のＧＮＤ側とパワードメインＰＤ１のＧＮＤ側の共通の端子１５４には、ＶＳＳ電位のプローブ６３０を接続する。同様に、クロックレシーバ１６０の電源側の端子１６３、及びパワードメインＰＤ２の電源側の端子１０２には、ＶＤＤ電位のプローブ６４０を接続する。クロックレシーバ１６０のＧＮＤ側とパワードメインＰＤ２のＧＮＤ側の共通の端子１６４には、ＶＳＳ電位のプローブ６５０を接続する。   That is, the terminal 151 and the terminal 152 of the clock driver 150 on the chip 100B side and the terminal 161 and the terminal 162 of the clock receiver 160 are connected by the probe 611 and the two-core coaxial cable 610. The positive signal CLKP and the negative signal CLKN of the clock signal are transmitted by the probe 611 and the two-core coaxial cable 610. Further, a probe 620 having a VDD potential is connected to the terminal 153 on the power supply side of the clock driver 150 and the terminal 101 on the power supply side of the power domain PD1. A VSS potential probe 630 is connected to a common terminal 154 on the GND side of the clock driver 150 and the GND side of the power domain PD1. Similarly, a probe 640 having a VDD potential is connected to the terminal 163 on the power source side of the clock receiver 160 and the terminal 102 on the power source side of the power domain PD2. The VSS potential probe 650 is connected to a common terminal 164 on the GND side of the clock receiver 160 and the GND side of the power domain PD2.

このような試験装置６００を用い、チップ１００Ｂの出力信号を測定することで、上記図１４に示したようなパッケージ基板４１０Ｂと電気的に接続する前のチップ１００Ｂ単体の試験を行うことが可能になる。   By using such a test apparatus 600 and measuring the output signal of the chip 100B, it is possible to test the chip 100B alone before being electrically connected to the package substrate 410B as shown in FIG. Become.

次に、シングルエンドによるクロック信号伝送を行う集積回路装置を、第４実施例として説明する。
図１６は第４実施例に係る集積回路装置の説明図である。 Next, an integrated circuit device that performs single-ended clock signal transmission will be described as a fourth embodiment.
FIG. 16 is an explanatory diagram of an integrated circuit device according to the fourth embodiment.

図１６には、シングルエンドによるクロック信号伝送を行う集積回路装置４００Ｃの一例を図示している。集積回路装置４００Ｃのチップ１００Ｃ側には、シングルエンドのクロック信号を出力するクロックドライバ１５０、及びシングルエンドのクロック信号を入力するクロックレシーバ１６０が設けられる。パッケージ基板４１０Ｃには、クロックドライバ１５０から出力され、クロックレシーバ１６０に入力されるシングルエンドのクロック信号を伝送するクロック信号線４２０が設けられる。クロック信号線４２０は、パッケージ基板４１０Ｃに設けられる電源線４３０の一部（電源線ＶＢＵＦ）とＧＮＤ線４４０（ＧＮＤ線ＶＳＳ）の間に配置配線される。第４実施例に係る集積回路装置４００Ｃは、このような点で、上記第２実施例に係る集積回路装置４００Ｂと相違する。   FIG. 16 illustrates an example of an integrated circuit device 400C that performs single-ended clock signal transmission. A clock driver 150 that outputs a single-ended clock signal and a clock receiver 160 that inputs a single-ended clock signal are provided on the chip 100C side of the integrated circuit device 400C. The package substrate 410C is provided with a clock signal line 420 that transmits a single-ended clock signal output from the clock driver 150 and input to the clock receiver 160. The clock signal line 420 is arranged and wired between a part of the power supply line 430 (power supply line VBUF) provided on the package substrate 410C and the GND line 440 (GND line VSS). The integrated circuit device 400C according to the fourth embodiment is different from the integrated circuit device 400B according to the second embodiment in this point.

続いて、第４実施例に係る集積回路装置のシミュレーションについて述べる。
図１７は第４実施例に係るシミュレーションに用いた回路の模式図である。
シミュレーションに用いる伝送路は、周波数４００ＭＨｚのクロック信号ＣＬＫを分岐点ＤからＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａの各物理層１３０に分配する伝送路である。分岐点ＤからＤＱＤＱＳ−ＰＨＹ１３１ａの間、分岐点ＤからＣＡＣＫ−ＰＨＹ１３２ａの間の伝送路にそれぞれ、クロック信号線４２０で接続されたクロックドライバ１５０及びクロックレシーバ１６０を設ける。 Subsequently, a simulation of the integrated circuit device according to the fourth embodiment will be described.
FIG. 17 is a schematic diagram of a circuit used in the simulation according to the fourth example.
The transmission path used for the simulation is a transmission path that distributes the clock signal CLK having a frequency of 400 MHz from the branch point D to the physical layers 130 of the DQDQS-PHY 131a and the CACK-PHY 132a. A clock driver 150 and a clock receiver 160 connected by a clock signal line 420 are provided on a transmission path between the branch point D and DQDQS-PHY 131a and between the branch point D and CACK-PHY 132a, respectively.

クロックドライバ１５０及びクロックレシーバ１６０には、パッケージ基板４１０Ｃ側の電源線ＶＤＤ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって直接的に給電を行う。尚、図１７のＬVDD#PKG及びＬVSS#PKGは、パッケージ基板４１０Ｃの電源線ＶＤＤ及びＧＮＤ線ＶＳＳのインダクタンスを示している。電源線ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＶＳＳは、クロック信号線４２０の傍に、それを挟むようにして配置される。 Power is directly supplied to the clock driver 150 and the clock receiver 160 by the power supply line VDD (power supply line 430) and the GND line VSS (GND line 440) on the package substrate 410C side. Note that L VDD # PKG and L VSS # PKG in FIG. 17 indicate inductances of the power supply line VDD and the GND line VSS of the package substrate 410C. The power supply line VDD (VBUF) and the GND line VSS are arranged beside the clock signal line 420 so as to sandwich them.

パッケージ基板４１０Ｃの電源線ＶＤＤ及びＧＮＤ線ＶＳＳは、チップ１００Ｃ側に設ける電源網Ｍ（コア電源線２０１及びＧＮＤ線２０２）に対しても給電を行う。尚、図１７のＲVDD，ＲVSSは、それぞれコア電源線２０１、ＧＮＤ線２０２の抵抗を示している。チップ１００Ｃ内部には、その電源網Ｍに接続された、異なる周波数で動作する３つの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０を設ける。回路モジュール３１０、回路モジュール３２０、回路モジュール３３０の動作周波数はそれぞれ、２６６ＭＨｚ、１０６６ＭＨｚ、５３３ＭＨｚとする。尚、図１７の各回路モジュール３１０、回路モジュール３２０、回路モジュール３３０から延びる実線及び点線の矢印は、それらの、コア電源線２０１及びＧＮＤ線２０２への電気的な影響を表している。 The power supply line VDD and the GND line VSS of the package substrate 410C also supply power to the power supply network M (the core power supply line 201 and the GND line 202) provided on the chip 100C side. Note that R VDD and R VSS in FIG. 17 indicate the resistances of the core power supply line 201 and the GND line 202, respectively. Inside the chip 100C, three circuit modules 310, a circuit module 320, and a circuit module 330 that are connected to the power supply network M and operate at different frequencies are provided. The operating frequencies of the circuit module 310, the circuit module 320, and the circuit module 330 are 266 MHz, 1066 MHz, and 533 MHz, respectively. Note that the solid and dotted arrows extending from each circuit module 310, circuit module 320, and circuit module 330 in FIG. 17 represent their electrical influence on the core power supply line 201 and the GND line 202.

図１８は第４実施例に係るシミュレーション結果の一例である。
図１８には、上記図１７の回路で、回路モジュール３１０が１０ｎｓ付近から動作を開始した場合の、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号Ａ（実線）、コア電源及びＧＮＤのシミュレーション結果の一例を示している。 FIG. 18 is an example of a simulation result according to the fourth embodiment.
FIG. 18 shows the simulation results of the clock signal A (solid line), the core power supply, and the GND that enter the DQQS-PHY 131a and the CACK-PHY 132a when the circuit module 310 starts to operate from around 10 ns in the circuit of FIG. An example is shown.

また、図１８には、上記図１７の回路におけるクロック信号線４２０をチップ１００Ｃ側に設け、クロックドライバ１５０及びクロックレシーバ１６０にチップ１００Ｃの電源網Ｍで給電する回路（比較回路）でシミュレーションを行った結果も併せて示している。図１８には、このような比較回路で、回路モジュール３１０が１０ｎｓ付近から動作を開始した場合の、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号Ｂ（点線）、コア電源及びＧＮＤのシミュレーション結果の一例を示している。   In FIG. 18, the clock signal line 420 in the circuit of FIG. 17 is provided on the chip 100C side, and simulation is performed with a circuit (comparison circuit) that supplies power to the clock driver 150 and the clock receiver 160 by the power supply network M of the chip 100C. The results are also shown. FIG. 18 shows a simulation result of the clock signal B (dotted line), the core power supply, and the GND that enter the DQQS-PHY 131a and the CACK-PHY 132a when the circuit module 310 starts operating from around 10 ns in such a comparison circuit. An example is shown.

図１８のように、チップ１００Ｃ内部のコア電源及びＧＮＤは、回路モジュール３１０の動作に伴ってＩＲＤ（静的及び動的なＩＲＤ）が発生する。即ち、コア電源は低下していき、ＧＮＤは持ち上がっていく。このとき、比較回路のクロック信号Ｂは、チップ１００Ｃ内部のコア電源及びＧＮＤの変動の影響を受けて、その信号波形が変化してしまう。一方、クロック信号Ａは、チップ１００Ｃ内部のコア電源及びＧＮＤの変動の影響を回避して、ほぼ０Ｖ〜０．１Ｖのフルスイング動作をしている。クロック信号線４２０をパッケージ基板４１０Ｃ側に設け、クロックドライバ１５０及びクロックレシーバ１６０にパッケージ基板４１０Ｃ経由で直接的に給電を行うことで、チップ１００Ｃ内部のコア電源及びＧＮＤの変動の影響を抑えることができるようになる。   As shown in FIG. 18, the core power supply and GND inside the chip 100 </ b> C generate IRD (static and dynamic IRD) as the circuit module 310 operates. That is, the core power supply is decreasing and the GND is lifting. At this time, the signal waveform of the clock signal B of the comparison circuit changes due to the influence of the core power supply and the GND in the chip 100C. On the other hand, the clock signal A avoids the influence of fluctuations in the core power supply and GND inside the chip 100C, and performs a full swing operation of approximately 0V to 0.1V. By providing the clock signal line 420 on the package substrate 410C side and supplying power directly to the clock driver 150 and the clock receiver 160 via the package substrate 410C, it is possible to suppress the influence of fluctuations in the core power supply and GND inside the chip 100C. become able to.

続いて、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号の比較について述べる。
図１９は集積回路装置の説明図であって、（Ａ）は第１比較例に係る集積回路装置の模式図、（Ｂ）は第２比較例に係る集積回路装置の模式図、（Ｃ）は第４実施例に係る集積回路装置の模式図である。 Next, comparison of clock signals input to DQDQS-PHY and CACK-PHY will be described.
19A and 19B are explanatory diagrams of the integrated circuit device, where FIG. 19A is a schematic diagram of the integrated circuit device according to the first comparative example, FIG. 19B is a schematic diagram of the integrated circuit device according to the second comparative example, and FIG. These are the schematic diagrams of the integrated circuit device based on 4th Example.

図１９（Ａ）の集積回路装置４００Ｄでは、チップ１００Ｄ内部にコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されたクロックドライバ（ＴＸ）１５０及びクロックレシーバ（ＲＸ）１６０が設けられている。クロック信号線４２０は、パッケージ基板４１０Ｄに設けられている。コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨは、パッケージ基板４１０Ｄの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳにそれぞれ接続され、電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳによって給電が行われる。コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨには、回路モジュール３４０及びデカップリングコンデンサ３５０が接続されている。回路モジュール３４０は、ここではコア電源のノイズ源となるものとする。   In the integrated circuit device 400D of FIG. 19A, a clock driver (TX) 150 and a clock receiver (RX) 160 connected to the core power supply network VDD_MESH and the GND network VSS_MESH are provided in the chip 100D. The clock signal line 420 is provided on the package substrate 410D. The core power supply network VDD_MESH and the GND network VSS_MESH are connected to the power supply line PKG_VDD and the GND line PKG_VSS of the package substrate 410D, respectively, and are supplied with power by the power supply line PKG_VDD and the GND line PKG_VSS. A circuit module 340 and a decoupling capacitor 350 are connected to the core power supply network VDD_MESH and the GND network VSS_MESH. Here, the circuit module 340 is assumed to be a noise source of the core power supply.

図１９（Ｂ）の集積回路装置４００Ｅでは、クロックドライバ１５０とクロックレシーバ１６０の間のクロック信号線４２０が、チップ１００Ｅ内部に設けられている。集積回路装置４００Ｅのクロック信号線４２０は、複数のクロックバッファ４２３をつないだ構成を有しており、複数のクロックバッファ４２３は、コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されている。パッケージ基板４１０Ｅにクロック信号線は設けられない。その他の構成は、上記図１９（Ａ）の集積回路装置４００Ｄと同様である。   In the integrated circuit device 400E of FIG. 19B, a clock signal line 420 between the clock driver 150 and the clock receiver 160 is provided in the chip 100E. The clock signal line 420 of the integrated circuit device 400E has a configuration in which a plurality of clock buffers 423 are connected, and the plurality of clock buffers 423 are connected to the core power supply network VDD_MESH and the GND network VSS_MESH. A clock signal line is not provided on the package substrate 410E. Other configurations are similar to those of the integrated circuit device 400D of FIG.

図１９（Ｃ）の集積回路装置４００Ｆでは、チップ１００Ｆ内部のクロックドライバ１５０及びクロックレシーバ１６０に、パッケージ基板４１０Ｆの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電が行われる。その他の構成は、上記図１９（Ａ）の集積回路装置４００Ｄと同様である。   In the integrated circuit device 400F of FIG. 19C, power is directly supplied to the clock driver 150 and the clock receiver 160 in the chip 100F by the power supply line PKG_VDD (VBUF) and the GND line PKG_VSS of the package substrate 410F. Other configurations are similar to those of the integrated circuit device 400D of FIG.

このような集積回路装置４００Ｄ、集積回路装置４００Ｅ及び集積回路装置４００Ｆを、上記図１７と同様にクロック信号を分岐点からＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに分配する伝送路に適用した場合の、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号を比較する。クロック信号の比較は、シミュレーションにより行う。   When the integrated circuit device 400D, the integrated circuit device 400E, and the integrated circuit device 400F are applied to a transmission line that distributes the clock signal from the branch point to the DQDQS-PHY and the CACK-PHY as in FIG. -Compare clock signals input to PHY and CACK-PHY. Comparison of clock signals is performed by simulation.

図２０はＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号を比較した図であって、（Ａ）は第１比較例に係る集積回路装置のクロック信号を比較した図、（Ｂ）は第２比較例に係る集積回路装置のクロック信号を比較した、（Ｃ）は第４実施例に係る集積回路装置のクロック信号を比較した図である。   20A and 20B are diagrams comparing clock signals input to DQDQS-PHY and CACK-PHY. FIG. 20A is a diagram comparing clock signals of the integrated circuit device according to the first comparative example, and FIG. (C) is a diagram comparing clock signals of the integrated circuit device according to the fourth embodiment.

集積回路装置４００Ｄを用いた場合には、クロックドライバ１５０及びクロックレシーバ１６０に、チップ１００Ｄ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨによって給電が行われる。そのため、回路モジュール３４０によって電源変動（ノイズ）が生じると、その電源変動の影響がコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨを通じてクロックドライバ１５０及びクロックレシーバ１６０にも伝わる。その結果、図２０（Ａ）に示すように、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号には、電源変動に伴うジッタが発生する。図２０（Ａ）には、１０６ｐｓのジッタＪ１が発生している信号波形の例を示している。   When the integrated circuit device 400D is used, power is supplied to the clock driver 150 and the clock receiver 160 by the core power supply network VDD_MESH and the GND network VSS_MESH inside the chip 100D. Therefore, when power fluctuation (noise) is generated by the circuit module 340, the influence of the power fluctuation is transmitted to the clock driver 150 and the clock receiver 160 through the core power supply network VDD_MESH and the GND network VSS_MESH. As a result, as shown in FIG. 20 (A), the clock signal input to the DQDQS-PHY and CACK-PHY generates jitter due to power supply fluctuation. FIG. 20A shows an example of a signal waveform in which a jitter J1 of 106 ps is generated.

集積回路装置４００Ｅを用いた場合には、クロック信号線４２０が、クロックドライバ１５０及びクロックレシーバ１６０と共に、チップ１００Ｅ内部に設けられる。そして、クロックドライバ１５０及びクロックレシーバ１６０、並びにクロック信号線４２０の複数のクロックバッファ４２３に、チップ１００Ｅ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨによって給電が行われる。そのため、回路モジュール３４０によって電源変動（ノイズ）が生じると、その電源変動の影響がコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨを通じてクロックドライバ１５０及びクロックレシーバ１６０、クロック信号線４２０にも伝わる。その結果、図２０（Ｂ）に示すように、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号には、電源変動に伴う、図２０（Ａ）の場合よりも大きなジッタが発生する。図２０（Ｂ）には、２２５ｐｓのジッタＪ２が発生している信号波形の例を示している。   When the integrated circuit device 400E is used, the clock signal line 420 is provided in the chip 100E together with the clock driver 150 and the clock receiver 160. The clock driver 150, the clock receiver 160, and the plurality of clock buffers 423 of the clock signal line 420 are supplied with power by the core power supply network VDD_MESH and the GND network VSS_MESH inside the chip 100E. Therefore, when power fluctuation (noise) is generated by the circuit module 340, the influence of the power fluctuation is transmitted to the clock driver 150, the clock receiver 160, and the clock signal line 420 through the core power supply network VDD_MESH and the GND network VSS_MESH. As a result, as shown in FIG. 20B, the clock signal input to DQDQS-PHY and CACK-PHY generates a larger jitter than in the case of FIG. FIG. 20B shows an example of a signal waveform in which a jitter J2 of 225 ps is generated.

これに対し、集積回路装置４００Ｆを用いた場合には、クロック信号線４２０がパッケージ基板４１０Ｆ側に設けられる。そして、クロックドライバ１５０及びクロックレシーバ１６０には、パッケージ基板４１０Ｆの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電が行われる。そのため、回路モジュール３４０によって電源変動（ノイズ）が生じても、その電源変動の影響がクロックドライバ１５０及びクロックレシーバ１６０に伝わるのが抑えられる。その結果、図２０（Ｃ）に示すように、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号に発生するジッタを、図２０（Ａ），（Ｂ）の場合に比べて、小さく抑えることができる。図２０（Ｃ）には、ジッタＪ３が３７ｐｓに抑えられている信号波形の例を示している。   On the other hand, when the integrated circuit device 400F is used, the clock signal line 420 is provided on the package substrate 410F side. The clock driver 150 and the clock receiver 160 are directly supplied with power by the power supply line PKG_VDD (VBUF) and the GND line PKG_VSS of the package substrate 410F. Therefore, even when power fluctuation (noise) is caused by the circuit module 340, the influence of the power fluctuation is prevented from being transmitted to the clock driver 150 and the clock receiver 160. As a result, as shown in FIG. 20C, the jitter generated in the clock signals input to the DQDQS-PHY and CACK-PHY is suppressed to be smaller than in the case of FIGS. Can do. FIG. 20C shows an example of a signal waveform in which the jitter J3 is suppressed to 37 ps.

集積回路装置４００Ｅを用いた図２０（Ｂ）の例では、クロック信号が比較的大きなばらつきを示す。これは前述のように、集積回路装置４００Ｅでは、複数のクロックバッファ４２３がチップ１００Ｅ内部に配置されている。そのため、各クロックバッファ４２３の、コア電源を揺らしている回路モジュール３４０からの位置によって、受けるノイズ量が異なってくる。更に、各クロックバッファ４２３の、チップ１００Ｅのコア電源端子及びＧＮＤ端子（パッケージ基板４１０Ｅとの接続点）の位置からの距離によって静的なＩＲＤが異なってくる。このようなことから、各クロックバッファ４２３のノイズ量、ＩＲＤ量の累積が、ジッタ量の違いとして見えているものである。   In the example of FIG. 20B using the integrated circuit device 400E, the clock signal shows a relatively large variation. As described above, in the integrated circuit device 400E, a plurality of clock buffers 423 are arranged in the chip 100E. Therefore, the amount of noise received varies depending on the position of each clock buffer 423 from the circuit module 340 that is shaking the core power supply. Further, the static IRD differs depending on the distance from the position of each core buffer terminal of the chip 100E and the GND terminal (connection point with the package substrate 410E) of each clock buffer 423. For this reason, the accumulated noise amount and IRD amount of each clock buffer 423 appear as a difference in jitter amount.

集積回路装置４００Ｄや集積回路装置４００Ｆのように、パッケージ基板４１０Ｄやパッケージ基板４１０Ｆにクロック信号線４２０を設けると、クロックバッファを減らせ、原理的にコア電源のノイズや静的なＩＲＤの累積効果を少なくできる。集積回路装置４００Ｄよりも集積回路装置４００Ｆを用いた場合の方がジッタを小さくできるのは、クロックドライバ１５０及びクロックレシーバ１６０に、パッケージ基板４１０Ｆの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電を行うためである。   When the clock signal line 420 is provided on the package substrate 410D or the package substrate 410F as in the integrated circuit device 400D or the integrated circuit device 400F, the number of clock buffers can be reduced, and the cumulative effect of the core power supply noise or static IRD can be reduced in principle. Less. When the integrated circuit device 400F is used rather than the integrated circuit device 400D, the jitter can be reduced directly to the clock driver 150 and the clock receiver 160 by the power supply line PKG_VDD (VBUF) and the GND line PKG_VSS of the package substrate 410F. This is because power is supplied to the power supply.

次に、差動クロック信号伝送を行う集積回路装置を、第５実施例として説明する。
図２１は第５実施例に係る集積回路装置の説明図である。図２１には、第５実施例に係る集積回路装置の回路図の一例を示している。 Next, an integrated circuit device that performs differential clock signal transmission will be described as a fifth embodiment.
FIG. 21 is an explanatory diagram of an integrated circuit device according to the fifth embodiment. FIG. 21 shows an example of a circuit diagram of an integrated circuit device according to the fifth embodiment.

集積回路装置４００Ｇは、図２１に示すように、クロックドライバ（ＴＸ）１５０とクロックレシーバ（ＲＸ）１６０に、パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電が行われる。クロックドライバ１５０から出力され、クロックレシーバ１６０に入力されるクロック信号（ポジ信号ＣＬＫＰ及びネガ信号ＣＬＫＮ）を伝送するクロック信号線４２０（差動ペア配線）は、パッケージ基板４１０Ｇに設けられる。クロック信号線４２０は、パッケージ基板４１０Ｇにおいて、電源線ＶＢＵＦとＧＮＤ線ＰＫＧ＿ＶＳＳに挟まれて設けられる。   As shown in FIG. 21, the integrated circuit device 400G directly supplies power to the clock driver (TX) 150 and the clock receiver (RX) 160 by the power supply line PKG_VDD (VBUF) and the GND line PKG_VSS of the package substrate 410G. . A clock signal line 420 (differential pair wiring) that transmits a clock signal (positive signal CLKP and negative signal CLKN) output from the clock driver 150 and input to the clock receiver 160 is provided on the package substrate 410G. The clock signal line 420 is provided between the power supply line VBUF and the GND line PKG_VSS in the package substrate 410G.

パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳは、チップ１００Ｇ内部のＩＯセルＶＤＤ＿ＩＯ及びＩＯセルＶＳＳ＿ＩＯを介して、コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されている。そして、コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されたクロックバッファ１７３から出力されるクロック信号が、クロックドライバ１５０に入力される（ＩＮ）。クロックドライバ１５０から出力されるクロック信号（ＯＵＴＰ，ＯＵＴＮ）は、パッケージ基板４１０Ｇのクロック信号線４２０を伝送され、クロックレシーバ１６０に入力される（ＩＮＰ，ＩＮＮ）。クロックレシーバ１６０から出力されるクロック信号は、ＤＱＤＱＳ−ＰＨＹやＣＡＣＫ−ＰＨＹ等に入力される（ＯＵＴ）。   The power supply line PKG_VDD and the GND line PKG_VSS of the package substrate 410G are connected to the core power supply network VDD_MESH and the GND network VSS_MESH via the IO cells VDD_IO and IO cells VSS_IO inside the chip 100G. Then, the clock signal output from the clock buffer 173 connected to the core power supply network VDD_MESH and the GND network VSS_MESH is input to the clock driver 150 (IN). Clock signals (OUTP, OUTN) output from the clock driver 150 are transmitted through the clock signal line 420 of the package substrate 410G and input to the clock receiver 160 (INP, INN). The clock signal output from the clock receiver 160 is input to DQDQS-PHY, CACK-PHY, etc. (OUT).

図２２は第５実施例に係る集積回路装置の構成例を示す図である。図２２には、第５実施例に係る集積回路装置の要部断面の一例を模式的に示しており、図２１のような回路を適用した集積回路装置の構成例をより具体的に示している。   FIG. 22 is a diagram showing a configuration example of an integrated circuit device according to the fifth embodiment. FIG. 22 schematically illustrates an example of a cross-section of an essential part of the integrated circuit device according to the fifth embodiment, and more specifically illustrates a configuration example of the integrated circuit device to which the circuit illustrated in FIG. 21 is applied. Yes.

集積回路装置４００Ｇは、チップ１００Ｇと、チップ１００Ｇが実装されたパッケージ基板４１０Ｇを有する。チップ１００Ｇは、エリアバンプ等のバンプ４７０を用いてパッケージ基板４１０Ｇに電気的に接続される。パッケージ基板４１０Ｇには、クロック信号線４２０（ＣＬＫＰ／ＣＬＫＮ）のほか、電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳが設けられ、それらから引き出した端子に、集積回路装置４００Ｇの外部接続に用いるバンプ４８０が接続される。   The integrated circuit device 400G includes a chip 100G and a package substrate 410G on which the chip 100G is mounted. The chip 100G is electrically connected to the package substrate 410G using bumps 470 such as area bumps. In addition to the clock signal line 420 (CLKP / CLKN), a power supply line PKG_VDD and a GND line PKG_VSS are provided on the package substrate 410G, and bumps 480 used for external connection of the integrated circuit device 400G are connected to terminals drawn from them. The

チップ１００Ｇ内部には、パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電される、クロックドライバ１５０（ＴＸ１，ＴＸ２）及びクロックレシーバ１６０（ＲＸ１，ＲＸ２）が設けられる。クロック信号ＣＬＫは、入力後、ＴＸ１側とＴＸ２側のクロックドライバ１５０に分岐され、それぞれクロック信号線４２０を経由してＲＸ１側とＲＸ２側のクロックレシーバ１６０に伝送される。例えば、ＲＸ１側のクロックレシーバ１６０から出力されるクロック信号は、ＤＱＤＱＳ−ＰＨＹ１３１ａに入力され、ＲＸ２側のクロックレシーバ１６０から出力されるクロック信号は、ＣＡＣＫ−ＰＨＹ１３２ａに入力される。   Inside the chip 100G, a clock driver 150 (TX1, TX2) and a clock receiver 160 (RX1, RX2) that are directly supplied with power by the power supply line PKG_VDD and the GND line PKG_VSS of the package substrate 410G are provided. After being input, the clock signal CLK is branched to the clock driver 150 on the TX1 side and the TX2 side, and transmitted to the clock receiver 160 on the RX1 side and the RX2 side via the clock signal line 420, respectively. For example, the clock signal output from the RX1 side clock receiver 160 is input to the DQDQS-PHY 131a, and the clock signal output from the RX2 side clock receiver 160 is input to the CACK-PHY 132a.

また、チップ１００Ｇ内部には、それぞれ所定の周波数で動作する、例えば３つの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０が設けられる。これらの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０、及び上記のＤＱＤＱＳ−ＰＨＹ１３１ａ及びＣＡＣＫ−ＰＨＹ１３２ａは、チップ１００Ｇ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨによって給電される。コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨには、デカップリングコンデンサ３５０が接続される。尚、図２２において断続的に図示したコア電源網ＶＤＤ＿ＭＥＳＨは、電気的につながった構成を有しており、断続的に図示したＧＮＤ網ＶＳＳ＿ＭＥＳＨは、電気的につながった構成を有している。   Further, for example, three circuit modules 310, a circuit module 320, and a circuit module 330, each operating at a predetermined frequency, are provided inside the chip 100G. The circuit module 310, the circuit module 320, the circuit module 330, and the DQDQS-PHY 131a and the CACK-PHY 132a are powered by the core power supply network VDD_MESH and the GND network VSS_MESH inside the chip 100G. A decoupling capacitor 350 is connected to the core power supply network VDD_MESH and the GND network VSS_MESH. Note that the core power supply network VDD_MESH illustrated intermittently in FIG. 22 has an electrically connected configuration, and the intermittently illustrated GND network VSS_MESH has an electrically connected configuration.

集積回路装置４００Ｇでは、チップ１００Ｇ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨの変動は、デカップリングコンデンサ３５０によって高周波ノイズがカットされる。そのため、パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳが、チップ１００Ｇ内部のコア電源及びＧＮＤの変動の影響を受け難くなる。その結果、クロックドライバ１５０（ＴＸ１，ＴＸ２）及びクロックレシーバ１６０（ＲＸ１，ＲＸ２）を、チップ１００Ｇ内部のコア電源及びＧＮＤの変動の影響を回避して安定的に動作させることができる。   In the integrated circuit device 400G, the decoupling capacitor 350 cuts high-frequency noise from fluctuations in the core power supply network VDD_MESH and the GND network VSS_MESH inside the chip 100G. Therefore, the power supply line PKG_VDD and the GND line PKG_VSS of the package substrate 410G are not easily affected by fluctuations in the core power supply and GND inside the chip 100G. As a result, the clock driver 150 (TX1, TX2) and the clock receiver 160 (RX1, RX2) can be stably operated while avoiding the influence of fluctuations in the core power supply and GND in the chip 100G.

図２３は第５実施例に係るシミュレーション結果の一例であって、（Ａ）は差動クロック信号とコア電源及びＧＮＤの関係を示す図、（Ｂ）はＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号を比較した図である。   FIG. 23 is an example of a simulation result according to the fifth embodiment, where (A) shows the relationship between the differential clock signal, the core power supply, and GND, and (B) is input to DQDQS-PHY and CACK-PHY. It is the figure which compared the clock signal which is.

図２３（Ａ）には、クロックドライバ１５０から出力されるクロック信号Ｃ（ポジ信号及びネガ信号）、クロックレシーバ１６０から出力されるクロック信号Ｄ、チップ１００Ｇ内部のコア電源及びＧＮＤのシミュレーション結果の一例を示している。図２３（Ａ）のように、チップ１００Ｇ内部のコア電源及びＧＮＤは、例えば回路モジュール３１０の動作により、１０ｎｓ付近から変動し始める。このように、チップ１００Ｇ内部のコア電源の低下、ＧＮＤの上昇が発生した場合でも、クロックドライバ１５０から出力されるクロック信号Ｃ、クロックレシーバ１６０から出力されるクロック信号Ｄの変動は抑えられる。   FIG. 23A shows an example of the simulation result of the clock signal C (positive signal and negative signal) output from the clock driver 150, the clock signal D output from the clock receiver 160, the core power supply in the chip 100G, and the GND. Is shown. As shown in FIG. 23A, the core power supply and GND inside the chip 100G start to fluctuate from around 10 ns due to the operation of the circuit module 310, for example. As described above, even when the core power supply in the chip 100G decreases and the GND increases, fluctuations in the clock signal C output from the clock driver 150 and the clock signal D output from the clock receiver 160 can be suppressed.

図２３（Ｂ）には、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入力されるクロック信号Ｅ（クロックレシーバ１６０の出力）のシミュレーション結果の一例を示している。図２３（Ｂ）より、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入力されるクロック信号に発生するジッタは、小さく抑えられている。図２３（Ｂ）の例では、ジッタの変動が、上記第４実施例の図２０（Ｃ）で述べた例のジッタの変動に比べ、わずかに大きくなっている。一方、この第５実施例に係る集積回路装置４００Ｇは、差動クロック信号伝送であり、コモンモードノイズに比較的強く、小信号振幅であるため反射の影響を受け難いことが、図２３（Ｂ）の信号波形から読み取れる。   FIG. 23B illustrates an example of a simulation result of the clock signal E (output of the clock receiver 160) input to the DQDQS-PHY 131a and the CACK-PHY 132a. As shown in FIG. 23B, the jitter generated in the clock signal input to the DQDQS-PHY 131a and the CACK-PHY 132a is suppressed to a small level. In the example of FIG. 23B, the jitter fluctuation is slightly larger than the jitter fluctuation of the fourth embodiment described with reference to FIG. 20C. On the other hand, the integrated circuit device 400G according to the fifth embodiment uses differential clock signal transmission, is relatively resistant to common mode noise, and has a small signal amplitude, so that it is difficult to be affected by reflection. FIG. ) Signal waveform.

この第５実施例のような差動のクロック信号伝送を用いるか、上記第４実施例のようなシングルエンドのクロック信号伝送を用いるかは、例えば、データレートの観点から決めることができる。つまり、第４実施例のようなシングルエンドのクロック信号伝送の場合、フルスイング動作の信号波形において、反射の影響によるオーバーシュート、アンダーシュートが発生する。このようなオーバーシュート、アンダーシュートが、サイクルタイムに対して変動が無視できないほど高周波（１．３Ｇｂｐｓ以上）になった場合に、差動のクロック信号伝送を採用するとよい。１．３Ｇｂｐｓより低いデータレートにおいては、シングルエンドのクロック信号伝送を採用することで十分である。   Whether to use differential clock signal transmission as in the fifth embodiment or single-ended clock signal transmission as in the fourth embodiment can be determined from the viewpoint of the data rate, for example. That is, in the case of single-ended clock signal transmission as in the fourth embodiment, overshoot and undershoot due to the influence of reflection occur in the signal waveform of the full swing operation. When such overshoots and undershoots are so high that fluctuations cannot be ignored with respect to the cycle time (1.3 Gbps or more), differential clock signal transmission may be employed. For data rates below 1.3 Gbps, it is sufficient to employ single-ended clock signal transmission.

次に、第６実施例について説明する。
図２４は第６実施例に係る集積回路装置の説明図である。
図２４に示す集積回路装置４００Ｈは、上記第１〜第５実施例と同様に、チップ１００Ｈ内部に設けられたクロックドライバ１５０、クロックレシーバ１６０を有している。このほか、チップ１００Ｈは、パワードメインＰＤ１及びパワードメインＰＤ２、これらの電源側にパワースイッチＰＳＷ１及びパワースイッチＰＳＷ２を介して接続されたＩＯセルＶＤＤ＿ＩＯ並びに、ＧＮＤ側に接続されたＩＯセルＶＳＳ＿ＩＯを含む。チップ１００Ｈには、再配線技術を利用して、クロック信号線４２０並びに、クロックドライバ１５０及びクロックレシーバ１６０に直接的に給電を行う電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳを設けた層（インタポーザ）４９０が形成されている。 Next, a sixth embodiment will be described.
FIG. 24 is an explanatory diagram of an integrated circuit device according to the sixth embodiment.
An integrated circuit device 400H shown in FIG. 24 has a clock driver 150 and a clock receiver 160 provided in the chip 100H, as in the first to fifth embodiments. In addition, the chip 100H includes a power domain PD1 and a power domain PD2, an IO cell VDD_IO connected to the power supply side via the power switch PSW1 and the power switch PSW2, and an IO cell VSS_IO connected to the GND side. The chip 100H is formed with a layer (interposer) 490 provided with a power supply line VBUF and a GND line VSS for directly supplying power to the clock signal line 420 and the clock driver 150 and the clock receiver 160 by using a rewiring technique. Has been.

このようなインタポーザ４９０が形成されたチップ１００Ｈが、その内部のコア電源網及びＧＮＤ網に給電を行う電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳを設けたパッケージ基板４１０Ｈに、ワイヤ５００で電気的に接続され、実装されている。ワイヤ５００を接続するためのチップ１００Ｈのパッドは、インタポーザ４９０に、クロック信号線４２０、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳと共に形成することができる。インタポーザ４９０の電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、パッケージ基板４１０Ｈの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳに、ワイヤ５１０で電気的に接続されている。   The chip 100H in which such an interposer 490 is formed is electrically connected by a wire 500 to a package substrate 410H provided with a power supply line PKG_VDD and a GND line PKG_VSS for supplying power to the core power supply network and the GND network inside the chip 100H. Has been implemented. The pad of the chip 100H for connecting the wire 500 can be formed in the interposer 490 together with the clock signal line 420, the power supply line VBUF, and the GND line VSS. The power supply line VBUF and the GND line VSS of the interposer 490 are electrically connected to the power supply line PKG_VDD and the GND line PKG_VSS of the package substrate 410H through a wire 510.

インタポーザ４９０のクロック信号線４２０、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、チップ１００Ｈ上に比較的厚いＣｕ等の配線材料を形成し、それをパターニングすることで形成することができる。図２４には、シングルエンドのクロック信号伝送を行うクロック信号線４２０を例示している。電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、クロック信号線４２０を挟むパターン部５２１ａ及びパターン部５２２ａと、これらに接続されてパッケージ基板とワイヤ５１０で接続されるパターン部５２１ｂ及びパターン部５２２ｂを有する形状とされている。チップ１００Ｈ上のクロック信号線４２０、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、クロックドライバ１５０及びクロックレシーバ１６０の各端子に接続されるように形成される。   The clock signal line 420, the power supply line VBUF, and the GND line VSS of the interposer 490 can be formed by forming a relatively thick wiring material such as Cu on the chip 100H and patterning it. FIG. 24 illustrates a clock signal line 420 that performs single-ended clock signal transmission. The power supply line VBUF and the GND line VSS have a shape including a pattern portion 521a and a pattern portion 522a sandwiching the clock signal line 420, and a pattern portion 521b and a pattern portion 522b connected to the package substrate and the wire 510. ing. The clock signal line 420, the power supply line VBUF, and the GND line VSS on the chip 100H are formed so as to be connected to the terminals of the clock driver 150 and the clock receiver 160.

この集積回路装置４００Ｈのように、クロック信号線、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、パッケージ基板のほか、チップ上に再配線技術を利用して形成するインタポーザ内に設けることもできる。これにより、ワイヤボンディング方式でパッケージ基板に実装するチップに対しても、その内部のコア電源及びＧＮＤの変動の影響を抑えたクロック信号伝送が実現可能になる。   Like the integrated circuit device 400H, the clock signal line, the power supply line VBUF, and the GND line VSS can be provided in an interposer formed on the chip by using a rewiring technique in addition to the package substrate. As a result, even for a chip mounted on the package substrate by the wire bonding method, it is possible to realize clock signal transmission in which the influence of fluctuations in the internal core power supply and GND is suppressed.

以上説明したように、集積回路装置において、パッケージ基板に実装されるチップの内部にクロックドライバ及びクロックレシーバを設け、それらの間でクロック信号を伝送するクロック信号線を、チップを実装するパッケージ基板やチップ上に形成するインタポーザに設ける。そして、チップ内部のクロックドライバ及びクロックレシーバには、パッケージ基板の電源線及びＧＮＤ線によって直接的に給電を行う。このような構成を有する集積回路装置によれば、チップ内部のコア電源及びＧＮＤの変動の影響を回避して、インタフェース回路へ伝送するクロック信号のスキュー、ジッタを抑えることが可能になる。   As described above, in an integrated circuit device, a clock driver and a clock receiver are provided inside a chip mounted on a package substrate, and a clock signal line for transmitting a clock signal between them is connected to the package substrate on which the chip is mounted. Provided in the interposer formed on the chip. Then, power is directly supplied to the clock driver and the clock receiver inside the chip through the power supply line and the GND line of the package substrate. According to the integrated circuit device having such a configuration, it is possible to avoid the influence of fluctuations in the core power supply and GND in the chip, and to suppress the skew and jitter of the clock signal transmitted to the interface circuit.

例えば、ＬＰ−ＤＤＲ２メモリのデータレートは、近年、８００Ｍｂｐｓ、１０６６ＭＢｐｓと高まる傾向にある。スマートフォンやタブレットＰＣ（Personal Computer）に代表される端末は、メモリの転送レートが高速であること、低電力であることが要望されている。ＰｏＰタイプで実装されるメモリデバイスの場合、そのボールアサインの仕様から、ＳｏＣのようなチップの外周部にメモリインタフェース回路が配置される。これまでは、このようなインタフェース回路の配置のために、クロックツリーをチップ内部の高速な回路モジュールやＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）の傍を引き回して配置するという設計手法が採用されてきた。その結果、チップ外周部のインタフェース回路へ伝送するクロック信号のスキュー、ジッタを抑えることが難しかった。   For example, the data rate of LP-DDR2 memory tends to increase to 800 Mbps and 1066 MBps in recent years. A terminal represented by a smartphone or a tablet PC (Personal Computer) is required to have a high memory transfer rate and low power. In the case of a memory device mounted in the PoP type, a memory interface circuit is arranged on the outer periphery of a chip such as a SoC because of its ball assignment specification. Until now, in order to arrange such interface circuits, there has been a design method in which a clock tree is arranged around a high-speed circuit module, a CPU (Central Processing Unit), or a GPU (Graphics Processing Unit) inside the chip. Has been adopted. As a result, it has been difficult to suppress the skew and jitter of the clock signal transmitted to the interface circuit on the outer periphery of the chip.

図２５はＬＰ−ＤＤＲ２メモリのデータレートと要求されるジッタの関係の一例を示す図である。また、図２６はジッタの広がりについての説明図である。
図２５に示すように、ＬＰ−ＤＤＲ２メモリとデータをやり取りするためのメモリインタフェース回路を有するチップの、そのメモリインタフェース回路に伝送されるクロック信号のジッタの要求値は、データレートの増加に伴って小さくなる傾向がある。特に、データレートが８００Ｍｂｐｓを超える辺りからは、非常に厳しいジッタが要求されている。 FIG. 25 is a diagram showing an example of the relationship between the data rate of the LP-DDR2 memory and the required jitter. FIG. 26 is an explanatory diagram of the spread of jitter.
As shown in FIG. 25, the required value of the jitter of the clock signal transmitted to the memory interface circuit of the chip having the memory interface circuit for exchanging data with the LP-DDR2 memory increases with an increase in the data rate. There is a tendency to become smaller. In particular, very severe jitter is required from around the data rate of 800 Mbps.

これに対し、上記の例のように、チップ内部にクロックバッファ及びクロックレシーバを設け、そのチップが実装されるパッケージ基板にクロック信号線を設け、更に、クロックドライバ及びクロックレシーバへの給電をパッケージ基板から直接的に行う。このような回路（Ｙ）を採用することにより、チップ内部でクロック信号線を引き回す回路（Ｘ）に比べて、チップ内部のコア電源及びＧＮＤの変動の影響を回避し、ジッタを抑えたクロック信号伝送を安定的に実現することが可能になる。例えば、図２６に示すように、チップ内部でクロック信号線を引き回す回路Ｘの場合に１２０ｐｓ程度のジッタの広がりが認められるところ、上記回路Ｙを採用することにより、ジッタの広がりを２０ｐｓ程度に抑えることが可能になる。上記構成によれば、チップ内部のコア電源及びＧＮＤの変動に強い集積回路装置の設計が可能になる。   On the other hand, as in the above example, a clock buffer and a clock receiver are provided inside the chip, a clock signal line is provided on a package substrate on which the chip is mounted, and further, power is supplied to the clock driver and the clock receiver. Directly from. By adopting such a circuit (Y), it is possible to avoid the influence of fluctuations in the core power supply and GND inside the chip and to suppress the jitter, compared to the circuit (X) that routes the clock signal line inside the chip. Transmission can be realized stably. For example, as shown in FIG. 26, in the case of the circuit X for routing the clock signal line inside the chip, a spread of jitter of about 120 ps is recognized. By adopting the circuit Y, the spread of jitter is suppressed to about 20 ps. It becomes possible. According to the above configuration, it is possible to design an integrated circuit device that is resistant to fluctuations in the core power supply and GND inside the chip.

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体素子と、
前記半導体素子に電気的に接続された回路基板と
を含み、
前記半導体素子は、
第１クロック信号を出力する第１回路部と、
前記第１回路部から出力された前記第１クロック信号を入力する第２回路部と
を有し、
前記回路基板は、
前記第１回路部から出力された前記第１クロック信号を前記第２回路部に伝送するクロック信号線と、
前記第１回路部及び前記第２回路部に給電する第１電源線及び第１グランド線と
を有し、
前記第１回路部及び前記第２回路部が、前記第１電源線及び前記第１グランド線によって直接的に給電される
ことを特徴とする集積回路装置。 Regarding the embodiment described above, the following additional notes are further disclosed.
(Supplementary note 1) a semiconductor element;
A circuit board electrically connected to the semiconductor element,
The semiconductor element is
A first circuit unit for outputting a first clock signal;
A second circuit unit for inputting the first clock signal output from the first circuit unit;
The circuit board is
A clock signal line for transmitting the first clock signal output from the first circuit unit to the second circuit unit;
A first power supply line and a first ground line for supplying power to the first circuit unit and the second circuit unit;
The integrated circuit device, wherein the first circuit unit and the second circuit unit are directly supplied with power by the first power supply line and the first ground line.

（付記２） 前記第１回路部は、第１電源端子、第１グランド端子、及び前記第１クロック信号の出力端子を有し、
前記第２回路部は、第２電源端子、第２グランド端子、及び前記第１クロック信号の入力端子を有し、
前記第１電源端子及び前記第２電源端子に前記第１電源線が直接的に接続され、
前記第１グランド端子及び前記第２グランド端子に前記第１グランド線が直接的に接続され、
前記出力端子及び前記入力端子に前記クロック信号線が直接的に接続される
ことを特徴とする付記１に記載の集積回路装置。 (Supplementary Note 2) The first circuit unit includes a first power supply terminal, a first ground terminal, and an output terminal for the first clock signal.
The second circuit unit includes a second power supply terminal, a second ground terminal, and an input terminal for the first clock signal.
The first power supply line is directly connected to the first power supply terminal and the second power supply terminal,
The first ground line is directly connected to the first ground terminal and the second ground terminal;
The integrated circuit device according to appendix 1, wherein the clock signal line is directly connected to the output terminal and the input terminal.

（付記３） 前記半導体素子は、第２電源線及び第２グランド線を有し、
前記第１回路部及び前記第２回路部が、前記第２電源線及び前記第２グランド線を介さずに、前記第１電源線及び前記第１グランド線によって給電される
ことを特徴とする付記１又は２に記載の集積回路装置。 (Supplementary Note 3) The semiconductor element includes a second power supply line and a second ground line.
The first circuit unit and the second circuit unit are fed by the first power line and the first ground line without passing through the second power line and the second ground line. The integrated circuit device according to 1 or 2.

（付記４） 前記第１電源線と前記第２電源線とは、電気的に接続され、同電位とされることを特徴とする付記３に記載の集積回路装置。
（付記５） 前記第１電源線は、
第１配線部と、
前記第１配線部に並設される第２配線部と、
前記第１配線部及び前記第２配線部に接続され、前記第１配線部及び前記第２配線部よりも細い第３配線部と
を含むことを特徴とする付記４に記載の集積回路装置。 (Supplementary note 4) The integrated circuit device according to supplementary note 3, wherein the first power supply line and the second power supply line are electrically connected to have the same potential.
(Supplementary Note 5) The first power line is
A first wiring portion;
A second wiring portion arranged in parallel with the first wiring portion;
The integrated circuit device according to appendix 4, wherein the integrated circuit device includes a third wiring portion that is connected to the first wiring portion and the second wiring portion and is narrower than the first wiring portion and the second wiring portion.

（付記６） 前記半導体素子は、前記第２電源線及び前記第２グランド線によって給電される第３回路部を有し、
前記第３回路部は、前記第２回路部から出力される第２クロック信号を入力することを特徴とする付記３乃至５のいずれかに記載の集積回路装置。 (Additional remark 6) The said semiconductor element has a 3rd circuit part electrically fed by the said 2nd power supply line and the said 2nd ground line,
6. The integrated circuit device according to any one of appendices 3 to 5, wherein the third circuit unit inputs a second clock signal output from the second circuit unit.

（付記７） 前記半導体素子は、前記第２電源線及び前記第２グランド線によって給電される第３回路部を有し、
前記第３回路部は、前記第２回路部から出力される第２クロック信号とは異なる第３クロック信号を入力することを特徴とする付記３乃至５のいずれかに記載の集積回路装置。 (Additional remark 7) The said semiconductor element has a 3rd circuit part electrically fed by the said 2nd power supply line and the said 2nd ground line,
6. The integrated circuit device according to any one of appendices 3 to 5, wherein the third circuit unit inputs a third clock signal different from the second clock signal output from the second circuit unit.

（付記８） 前記半導体素子は、前記第２電源線と前記第２グランド線に接続された容量素子を有することを特徴とする付記３乃至７のいずれかに記載の集積回路装置。
（付記９） 前記クロック信号線は、前記第１電源線と前記第１グランド線の間に挟まれて配置されることを特徴とする付記１乃至８のいずれかに記載の集積回路装置。 (Supplementary note 8) The integrated circuit device according to any one of supplementary notes 3 to 7, wherein the semiconductor element includes a capacitive element connected to the second power supply line and the second ground line.
(Supplementary note 9) The integrated circuit device according to any one of supplementary notes 1 to 8, wherein the clock signal line is disposed between the first power supply line and the first ground line.

（付記１０） 前記第１クロック信号は、互いに位相が反転したポジティブクロック信号とネガティブクロック信号とを含み、
前記クロック信号線は、前記ポジティブクロック信号を伝送するポジティブクロック信号線と、前記ネガティブクロック信号を伝送するネガティブクロック信号線とを含む
ことを特徴とする付記９に記載の集積回路装置。 (Supplementary Note 10) The first clock signal includes a positive clock signal and a negative clock signal whose phases are inverted from each other,
The integrated circuit device according to appendix 9, wherein the clock signal line includes a positive clock signal line for transmitting the positive clock signal and a negative clock signal line for transmitting the negative clock signal.

（付記１１） 前記第１電源線及び前記第１グランド線にそれぞれ電気的に接続された第３電源線及び第３グランド線を有する基板を含むことを特徴とする付記１に記載の集積回路装置。   (Supplementary note 11) The integrated circuit device according to supplementary note 1, including a substrate having a third power supply line and a third ground line electrically connected to the first power supply line and the first ground line, respectively. .

（付記１２） 前記第１電源線と前記第３電源線、及び前記第１グランド線と前記第３グランド線は、それぞれワイヤボンディングによって電気的に接続されていることを特徴とする付記１１に記載の集積回路装置。   (Supplementary note 12) The supplementary note 11, wherein the first power supply line and the third power supply line, and the first ground line and the third ground line are electrically connected by wire bonding, respectively. Integrated circuit device.

（付記１３） クロック信号を出力する第１回路部と、前記第１回路部から出力された前記クロック信号を入力する第２回路部とを含み、前記第１回路部が、第１電源端子、第１グランド端子、及び前記クロック信号の出力端子を有し、前記第２回路部が、第２電源端子、第２グランド端子、及び前記クロック信号の入力端子を有する半導体素子の試験方法であって、
前記第１電源端子及び前記第２電源端子に電源電位の第１プローブを接続し、
前記第１グランド端子及び前記第２グランド端子にグランド電位の第２プローブを接続し、
前記出力端子と前記入力端子を導線で接続し、
前記半導体素子の出力信号を測定する
ことを特徴とする試験方法。 (Additional remark 13) The 1st circuit part which outputs a clock signal, The 2nd circuit part which inputs the said clock signal output from the said 1st circuit part, The said 1st circuit part is a 1st power supply terminal, A test method for a semiconductor device, comprising: a first ground terminal; and an output terminal for the clock signal, wherein the second circuit unit includes a second power supply terminal, a second ground terminal, and an input terminal for the clock signal. ,
Connecting a first probe of a power supply potential to the first power supply terminal and the second power supply terminal;
A second probe having a ground potential is connected to the first ground terminal and the second ground terminal;
Connecting the output terminal and the input terminal with a conductor;
A test method, comprising: measuring an output signal of the semiconductor element.

（付記１４） 前記導線に同軸ケーブルを用いることを特徴とする付記１３に記載の試験方法。   (Additional remark 14) The test method of Additional remark 13 characterized by using a coaxial cable for the said conducting wire.

１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ チップ
１０１，１０２，１５１，１５２，１５３，１５４，１５５，１６１，１６２，１６３，１６４，１６５ 端子
１１０ ＰＬＬ
１２０ クロックユニット
１３０ 物理層
１３１ａ，１３１ｂ ＤＱＤＱＳ−ＰＨＹ
１３２ａ，１３２ｂ ＣＡＣＫ−ＰＨＹ
１４０，１７１，１７２，１７３，４２３ クロックバッファ
１４１，１４２ インバータ
１４３ ＲＣ伝送路
１５０ クロックドライバ
１６０ クロックレシーバ
１８０，１９０ 電源供給線
１８２ 二次側電源供給線
２０１ コア電源線
２０２ ＧＮＤ線
３１０，３２０，３３０，３４０ 回路モジュール
３５０ デカップリングコンデンサ
４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ，４００Ｅ，４００Ｆ，４００Ｇ，４００Ｈ 集積回路装置
４１０Ａ，４１０Ｂ，４１０Ｃ，４１０Ｄ，４１０Ｅ，４１０Ｆ，４１０Ｇ，４１０Ｈ パッケージ基板
４２０ クロック信号線
４２１ ポジ信号線
４２２ ネガ信号線
４３０ 電源線
４３１，４３２，４３３ 配線部
４４０ ＧＮＤ線
４５０，４６０ 導電部
４７０，４８０ バンプ
４９０ インタポーザ
５００，５１０ ワイヤ
５２１ａ，５２２ａ，５２１ｂ，５２２ｂ パターン部
６００ 試験装置
６１０ ２芯同軸ケーブル
６１１，６２０，６３０，６４０，６５０ プローブ 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H Chip 101, 102, 151, 152, 153, 154, 155, 161, 162, 163, 164, 165 Terminal 110 PLL
120 clock unit 130 physical layer 131a, 131b DQDQS-PHY
132a, 132b CACK-PHY
140, 171, 172, 173, 423 Clock buffer 141, 142 Inverter 143 RC transmission line 150 Clock driver 160 Clock receiver 180, 190 Power supply line 182 Secondary power supply line 201 Core power supply line 202 GND line 310, 320, 330 340 circuit module 350 decoupling capacitor 400A, 400B, 400C, 400D, 400E, 400F, 400G, 400H integrated circuit device 410A, 410B, 410C, 410D, 410E, 410F, 410G, 410H package substrate 420 clock signal line 421 positive signal Line 422 Negative signal line 430 Power supply line 431, 432, 433 Wiring part 440 GND line 450, 460 Conductive part 470, 480 Bump 490 Interposer 5 0,510 wires 521a, 522a, 521b, 522b pattern portion 600 test apparatus 610 twinax cable 611,620,630,640,650 probe

Claims (8)

半導体素子と、
前記半導体素子に電気的に接続された回路基板と
を含み、
前記半導体素子は、
クロック信号を出力する第１回路部と、
前記第１回路部から出力された前記クロック信号を入力する第２回路部と
を有し、
前記回路基板は、
前記第１回路部から出力された前記クロック信号を前記第２回路部に伝送するクロック信号線と、
前記第１回路部及び前記第２回路部に給電する第１電源線及び第１グランド線と
を有し、
前記第１回路部及び前記第２回路部が、前記第１電源線及び前記第１グランド線によって直接的に給電され、
前記第１回路部から前記第２回路部への前記クロック信号の伝送は、前記回路基板の前記クロック信号線を介してのみ、行われる
ことを特徴とする集積回路装置。 A semiconductor element;
A circuit board electrically connected to the semiconductor element,
The semiconductor element is
A first circuit unit for outputting a clock signal;
A second circuit unit for inputting the clock signal output from the first circuit unit;
The circuit board is
A clock signal line for transmitting the clock signal output from the first circuit unit to the second circuit unit;
A first power supply line and a first ground line for supplying power to the first circuit unit and the second circuit unit;
The first circuit unit and the second circuit unit are directly fed by the first power line and the first ground line ,
The integrated circuit device , wherein transmission of the clock signal from the first circuit unit to the second circuit unit is performed only through the clock signal line of the circuit board . 前記第１回路部は、第１電源端子、第１グランド端子、及び前記クロック信号の出力端子を有し、
前記第２回路部は、第２電源端子、第２グランド端子、及び前記クロック信号の入力端子を有し、
前記第１電源端子及び前記第２電源端子に前記第１電源線が直接的に接続され、
前記第１グランド端子及び前記第２グランド端子に前記第１グランド線が直接的に接続され、
前記出力端子及び前記入力端子に前記クロック信号線が直接的に接続される
ことを特徴とする請求項１に記載の集積回路装置。 The first circuit unit includes a first power supply terminal, a first ground terminal, and an output terminal for the clock signal,
The second circuit unit includes a second power supply terminal, a second ground terminal, and an input terminal for the clock signal,
The first power supply line is directly connected to the first power supply terminal and the second power supply terminal,
The first ground line is directly connected to the first ground terminal and the second ground terminal;
The integrated circuit device according to claim 1, wherein the clock signal line is directly connected to the output terminal and the input terminal. 前記半導体素子は、第２電源線及び第２グランド線を有し、
前記第１回路部及び前記第２回路部が、前記第２電源線及び前記第２グランド線を介さずに、前記第１電源線及び前記第１グランド線によって給電される
ことを特徴とする請求項１又は２に記載の集積回路装置。 The semiconductor element has a second power supply line and a second ground line,
The first circuit unit and the second circuit unit are supplied with power by the first power line and the first ground line without passing through the second power line and the second ground line. Item 3. The integrated circuit device according to Item 1 or 2. 前記第１電源線と前記第２電源線とは、電気的に接続され、同電位とされることを特徴とする請求項３に記載の集積回路装置。   The integrated circuit device according to claim 3, wherein the first power supply line and the second power supply line are electrically connected to have the same potential. 前記第１電源線は、
第１配線部と、
前記第１配線部に並設される第２配線部と、
前記第１配線部及び前記第２配線部に接続され、前記第１配線部及び前記第２配線部よりも細い第３配線部と
を含むことを特徴とする請求項４に記載の集積回路装置。 The first power line is
A first wiring portion;
A second wiring portion arranged in parallel with the first wiring portion;
5. The integrated circuit device according to claim 4, further comprising: a third wiring portion that is connected to the first wiring portion and the second wiring portion and is narrower than the first wiring portion and the second wiring portion. . 前記クロック信号線は、前記第１電源線と前記第１グランド線の間に挟まれて配置されることを特徴とする請求項１乃至５のいずれかに記載の集積回路装置。   The integrated circuit device according to claim 1, wherein the clock signal line is disposed between the first power supply line and the first ground line. 前記クロック信号は、互いに位相が反転したポジティブクロック信号とネガティブクロック信号とを含み、
前記クロック信号線は、前記ポジティブクロック信号を伝送するポジティブクロック信号線と、前記ネガティブクロック信号を伝送するネガティブクロック信号線とを含む
ことを特徴とする請求項６に記載の集積回路装置。 The clock signal includes a positive clock signal and a negative clock signal whose phases are inverted from each other,
The integrated circuit device according to claim 6, wherein the clock signal line includes a positive clock signal line that transmits the positive clock signal and a negative clock signal line that transmits the negative clock signal. クロック信号を出力する第１回路部と、前記第１回路部から出力された前記クロック信号を入力する第２回路部とを含み、前記第１回路部が、第１電源端子、第１グランド端子、及び前記クロック信号の出力端子を有し、前記第２回路部が、第２電源端子、第２グランド端子、及び前記クロック信号の入力端子を有し、前記出力端子から前記入力端子への前記クロック信号の伝送が、試験時のみ前記出力端子と前記入力端子の間を繋ぐように接続される導線を介してのみ、行われる半導体素子の試験方法であって、
前記第１電源端子及び前記第２電源端子に電源電位の第１プローブを接続し、
前記第１グランド端子及び前記第２グランド端子にグランド電位の第２プローブを接続し、
前記出力端子と前記入力端子を前記導線で接続し、
前記半導体素子の出力信号を測定する
ことを特徴とする試験方法。
A first circuit unit that outputs a clock signal; and a second circuit unit that receives the clock signal output from the first circuit unit. The first circuit unit includes a first power supply terminal and a first ground terminal. , and an output terminal of the clock signal, the second circuit unit, the second power supply terminal, a second ground terminal, and have a input terminal of said clock signal, said from said output terminal to said input terminal Transmission of a clock signal is a test method for a semiconductor device , which is performed only through a conductor connected so as to connect between the output terminal and the input terminal only during a test,
Connecting a first probe of a power supply potential to the first power supply terminal and the second power supply terminal;
A second probe having a ground potential is connected to the first ground terminal and the second ground terminal;
It said input terminal and said output terminal are connected by the conductive wire,
A test method, comprising: measuring an output signal of the semiconductor element.
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