JP5940098B2 - Ｄｓｌベクトル・キャンセルを分割するためのシステムおよび方法 - Google Patents

Description

本発明は、ＤＳＬ化を行うための装置、システム、方法、技術などに関し、より詳細には、プロセッサー間のＤＳＬベクトル化計算を分割することに関するものである。

関連出願の相互参照
本出願は、２０１１年２月２３日に出願された米国仮特許出願第６１／４４６０１２号に対して優先権を主張するもので、この内容全体は、参照によって本明細書に引用したものとする。

デジタル加入者ループ（ＤＳＬ）ネットワークのためのベクトル・キャンセル・システムは、ベクトル化グループの回線間のクロストークをキャンセルする。より詳細には、ベクトル化により、バンドルに入り込む回線間のクロストークがキャンセルされる。これは通常、アップストリームの場合には、すべての回線上の受信データをキャンセルすることで、そしてダウンストリームの場合には、すべての回線で送信されるデータを事前にキャンセルすることにより、中央局（CO: central office）で行われる。各ＤＣＬチップは通常、複数のＤＳＬポートをサポートとし、周波数領域データ（ダウンストリームではＩＦＦＴ入力またはアップストリームではＦＦＴ出力）をパックして、ＳｅｒＤｅｓインターフェースなどの高速インターフェースでベクトル・キャンセラー・チップに送る。

同時係属の米国特許出願公開第２０１１／００８０９３８号明細書の内容全体は、参照として本明細書に引用したものとするが、ベクトル化ＤＳＬクロストーク・キャンセルの最先端に進歩している。しかし、本発明者は、特定の課題が残されていることを認識している。

ＤＳＬシステムは、ＤＳＬ被害側回線（victim lines）またはＤＳＬ妨害側回線（disturber lines）またはＤＳＬトーンに基づき２つ以上のグループに分割された複数のベクトル化キャンセル・チップを使用してクロストーク・キャンセルを行う。本発明の実施形態には、単一基準と二重基準の両方の分割方法が含まれている。二重基準の実施形態では、ベクトル化キャンセルＶＣＥチップは最初、２つ以上の被害側ＤＳＬ回線グループに分割され、次いで、各グループでＶＣＥチップがさらに妨害側ＤＳＬ回線処理により分割される。あるいは、ベクトル化キャンセルＶＣＥチップは最初、２つ以上の妨害側ＤＳＬ回線グループに分割され、次いで、各グループ内でさらに、被害側ＤＳＬ回線処理により分割される。特定の態様に従い、本明細書で説明されるように計算を分割することにより、本発明では帯域幅およびチップ間のリンクの数を、調整を過度に複雑にすることなく低減化する。このことは、大量のチップ間の分割を実行可能にし、これによって、より大きなベクトル化グループ間のクロストーク・キャンセルを可能にする。

これらおよび他の態様に合致して、本発明の実施形態に従うＤＳＬシステムでベクトル化ＤＳＬクロストーク・キャンセルを行うための方法には、ＤＳＬシステムのＤ個の妨害側回線の定義、ＤＳＬシステムのＶ被害側回線の定義、ＤＳＬシステムのＴ個のＤＳＬトーンの定義、単一基準による複数のベクトル化キャンセル・チップ間でのクロストーク・キャンセルの分割で、単一基準は妨害側回線、被害側回線、およびトーンのいずれかであるもの、ならびにベクトル化キャンセル・チップのそれぞれが単一基準に基づき部分的キャンセルを行うようにすることが含まれる。

さらに、これらおよび他の態様に合致して、本発明の実施形態に従うＤＳＬシステムでベクトル化ＤＳＬクロストーク・キャンセルを行うための方法には、ＤＳＬシステムのＤ個の妨害側回線の定義、ＤＳＬシステムのＶ個の被害側回線の定義、ＤＳＬシステムのＴ個のＤＳＬトーンの定義、二重基準による複数のベクトル化キャンセル・チップ間でのクロストーク・キャンセルの分割で、二重基準は妨害側回線、被害側−妨害側分割および妨害側−被害側分割のいずれかであるもの、ならびにベクトル化キャンセル・チップのそれぞれが二重基準に基づき部分的キャンセルを行うようにすることが含まれる。

またさらに、これらおよび他の態様に合致して、本発明の実施形態に従うＤＳＬシステムのＤ個の妨害側回線、Ｖ個の被害側回線、およびＴ個のＤＳＬトーンを有するＤＳＬシステムのためのベクトル・キャンセル・システムには、複数の第１のキャンセル・チップおよび複数の第２のキャンセル・チップで、複数の第１のベクトル・キャンセル・チップは基準が妨害側回線、被害側回線、およびトーンのいずれかに対して部分的キャンセルを行うものが含まれる。

本発明のこれらおよび他の態様および特徴は、添付図面にとともに本発明の特定の実施形態の次の説明を検討するときに、通常の当業者には明らかになるであろう。

図１は、本発明によるベクトル・キャンセルの態様を図示する図である。 図２は、本発明によるベクトル・キャンセルの第１の分割を図示する図である。 図３は、本発明によるベクトル・キャンセルの第２の分割を図示する図である。 図４は、本発明によるベクトル・キャンセルの第３の分割を図示する図である。 図５は、本発明によるベクトル・キャンセルの第１の可能な二重基準分割を図示する図である。 図６は、本発明によるベクトル・キャンセルの第１の可能な二重基準分割のデータの流れを例示する図である。 図７は、本発明によるベクトル・キャンセルの第２の可能な二重基準分割を図示する図である。 図８は、本発明によるベクトル・キャンセルの第２の可能な二重基準分割のデータの流れを例示する図である。 図９は、本発明の態様によるベクトル・キャンセル・チップの内部構成の例を例示するブロック図である。 図１０は、本発明の態様によるベクトル・キャンセル・チップの内部構成の別の例を例示するブロック図である。 図１１は、本発明の特定の態様を実装するために使用可能なにベクトル・カードの例を例示するブロック図である。 図１２は、本発明の態様によるベクトル・キャンセル・チップの内部構成のさらに別の例を例示するブロック図である。 図１３は、本発明によるベクトル・キャンセルの第３の可能な二重基準分割のデータの流れを例示する図である。 図１４は、本発明によるベクトル・キャンセルの別の可能な二重基準分割を図示する図である。

本発明は、これから、図面を参照して詳細に説明されるが、図面は当業者が本発明を実施できるようにするために本発明の例を例示するものとして提供されている。とりわけ、以下の図面と例は、本発明の範囲を単一の実施形態に限定するものではなく、説明または例示した要素の１部または全部を交換するやり方で、他の実施形態も可能である。さらに、本発明の特定の要素が知られている構成要素を使用して１部または全部実装可能である場合、本発明の理解に必須であるこのような知られている構成要素の該当する部分のみが説明され、このような知られている構成要素の他の部分は、本発明を不明確にしないために省略されている。

ソフトウェアに実装されるものとして説明される実施形態はそこに限定されるべきではなく、ハードウェア、またはソフトウェアとハードウェアの組み合わせ、およびこの逆も含めることができ、このことは、本明細書で指定していない限り、当業者には明らかであろう。本発明の明細書では、類のない構成要素を示す一実施形態は限定するものと見なされるべきではなく、むしろ、本発明は、本明細書で明示的に述べていない限り、複数の同じ構成要素を含む他の実施形態、およびこの逆も意図している。さらに、出願者は、明示的に説明していない限り、明細書または請求項のいずれかの用語がまれなまたは特殊な意味と見なされることを意図してはいない。さらに、本発明は例示的な方法で本明細書に参照されている知られている構成要素に、現在および将来の知られている同等物を包含するものとする。

さらに詳細には、図面を含む、次の詳細な説明は、本発明の１つ以上の実施形態を参照するが、このような実施形態に限定するものではない。

むしろ、詳細な説明は例示的であることをのみを意図している。当業者ならば、図面に関連して行われる詳細な説明が例示的な目的のみで提供されていることをすぐに認識されるであろう。本発明による装置、システム、方法、技術などは、例えば、ＤＳＬシステムなどの通信システムでの伝送の向上を含み、これに関している（しかし、これに限定するものではない）。例えば、データ信号が誘発したクロストークの作用を除去するためにベクトル化されているＤＳＬシステムに関連して、ＤＳＬベクトル化システムなどの実施形態は、アップストリーム伝送機器などと、所定のネットワークのＤＳＬ通信に存在するクロストークに対処するよう構成されたベクトル処理デバイスとの間のデータ処理および伝送を向上させる。他の方法、構成要素、システム、構造、使用などは、次の開示および本明細書で提供されている図面を考慮した後、当業者には明らかになるであろう。

背景として、ベクトル化の背後の基本原理は、電話線の各ツイストペア間の通信を調整することである。ケーブルのすべてのツイストペアは、ＤＳＬＡＭ（ＤＳＬアクセス・マルチプレクサー）として知られている１つの中央位置で終端するので、ＤＳＬＡＭはこの通信を調整するための自然な位置である。ベクトル化システムのモデルを効果的にベクトル化するために、モデムは同じＤＭＴシンボル・クロックと同期される必要があり、被害側モデムが特定の妨害側−被害側モデルのペア間のクロストーク・チャネル特性を識別できるように、トレーニング／トラッキング期間と事前設定のトレーニング・データ・パターン（各モデルに対して独特）が同期している必要がある。当業者には認識されるように、ＤＳＬシステムおよびこれらの実装形態に関連した各種該当基準で述べられる場合がある１つ以上を含む、このようなシステムのクロストークを識別するためのさまざまな技術がある。

「クロストーク・トポグラフィー」またはトレーニングなどの期間に決定したマッピング（通常、ＤＳＬ回線間のさまざまなインタラクティブ／クロストークキング関係を表す係数行列として表示されたり、見なされたりするもの）を使用して、送信の事前補償（例えば、プレコーディング）をダウンストリーム方向（ＤＳＬＡＭから顧客の所在地）に使用することができる。実際のところ、所定のモデムの送信波形は他の多くのモデム（つまり、ＦＥＸＴが実質的に所定のモデムの信号に影響する他のモデム）により使用されている送信波形に基づいており、干渉するＦＥＸＴは効果的にバランスが取れ、こうして、この効果は、事前に変形されたモデムの信号が顧客側の端末に到達する時間までには除去されるようなものとなる。アップストリーム方向（顧客側からＤＳＬＡＭ）の場合、ＭＩＭＯ（多重入力−多重出力）空間フィルタリングがアップストリーム受信側でアップストリームＦＥＸＴをキャンセルするためにＤＳＬＡＭで使用される。ＦＥＸＴフィルター・キャンセル係数の識別とトラッキングは、ＬＭＳ（最小２乗平均）適合アルゴリズムまたは他の最小２乗タイプの方法を使用して行うことができ、これは当業者に知られている。ＦＥＸＴフィルター係数の識別をサポートするトレーニング信号は、ＶＤＳＬ２などの、知られているＤＳＬ基準の変更したバージョンに統合することができる。

電話会社の「中央局」、「ＣＯ」、「ノード」、「キャビネット」などで終端する通常の電話線またはグループ化した複数のケーブルには、５０から２０００（さらに多数）の範囲のツイストペアが含まれる場合があり、１ダースまたはより多くのバインダー・ケーブルの間に分散している可能性がある。電話会社の配置業務の結果、同じバインダー・ケーブルのツイストペアに割り当てられたモデムは、同じ回線カードまたはＤＳＬＡＭシャーシに接続されない場合がある。これが発生するのは、顧客がＤＳＬサービスに加入するので、電話会社が回線カードをシャーシ（または１つ以上の追加のシャーシ）に追加するためである。モデムのポートは、ユーザーＩＤ、ダウンストリーム端末の所在地などに基づいて、ともにグループ化されるのではなく、「先着順」ベースで割り当てられる。電話会社の業務が異なる場合でも、発信元のバインダーに従って電話回線を分離するのは、運営上（および間違いを起こしやすい）の課題となる（バインダー・グループ管理として知られている業務）。実証的なケーブル測定では、主なＦＥＸＴカップリングは、電話会社のノードでの「クロス・ボックス」またはパッチ・パネルの使用により、隣接するバインダーまたはさらに同じ電話会社のノードで終端する異なるケーブルから来る場合があることを示している。これらのパッチ・パネルは、ＤＳＬＡＭ回線カード上の特定のモデム・ポートに個々の銅線ペア（多分、異なるバインダーまたは電話会社のケーブルから）をマッピングするために使用される。

別の関連する問題は、複数のモデム・ポートをともに結合する業務である。結合によって、単一のポートが目的のデータ・レートを提供できない状態で顧客のデータ・レートが増大する可能性がある。単一のモデム・ポートで開始した顧客が、顧客に追加のサービスを提供するためのアップグレードとして追加された第２のポート有する場合がある（この結果、複数ポートのＤＳＬサービスは、より多くのデータを運び、より高速で動作するなどの可能性を有する）。現在の多くのシステムでは、同じ回線カードに接続される結合されたモデム・ポートが必要とされる。このことは、上述のとおり、バインダー・グループ管理が実用的ではないのと同じ理由で、大部分の電話会社にとって実用的ではない。

最終的に、ＤＳＬベクトル化の計算上の要求、ユーザー・データ信号と接続するクロストーク情報のリアルタイム処理により、データの伝送および処理のボトルネットならびに他の問題が生み出される。直ちに処理する必要のある（待ち時間／遅延の低減化するため）大量のデータが効率的に伝送および処理される必要がある。同時係属の特許出願の実施形態では、これらの大量のデータのこのような効率的な処理およびプロセス処理を提供し、同時に、ベクトル化されるＤＳＬ回線の待ち時間および／またはパフォーマンスにほとんどマイナスの影響を及ぼさない、システム、装置、および方法を提供している。

ベクトル化を実装するには、シャーシの各モデムがシャーシ（またさらに複数のシャーシ・ユニット）の他のモデムとリアルタイムでＦＥＸＴ情報を交換する必要がある。通常のＤＳＬモデムは４ｋＨｚから８ｋＨｚの範囲のＤＭＴシンボル・レートを使用し、ＦＥＸＴキャンセルは、端末間のモデム・システムの全体の待ち時間の低下を回避するために、数個のＤＭＴシンボル（またはより少ない）の順序での処理遅延とともに、ＤＭＴシンボルごとに１回ベクトル化帯域幅で行われる必要がある。これによって、各回線カードがシステム（別の回線カードのモデムまたはシステムのシャーシが含まれる場合がある）の他のモデルのそれぞれと、これらのモデムのそれぞれからのリアルタイムＦＥＸＴ情報を共有する複雑かつ難しいデータ・ネットワーキング環境が作成される。通常のＤＳＬＡＭシステムでは、ベクトル化情報の通信の流れは合計、毎秒、数１０ギガビットになる場合がある。現在の世代のＤＳＬＡＭ銅製バックプレーンでは通常、この追加の通信負荷に対応することはできないので、将来のＤＳＬＡＭ銅製バックプレーンでは、妥当な複雑さと動作パフォーマンスを備えたこの通信を管理するための実用的な方法が必要とされる。

同時係属の特許出願では、他の場合ではベクトル化ＤＳＬシステムに立ちはだかる通信ボトルネックを除去または大幅に低減化する装置、システム、方法などが記述されている。これらの実施形態は、小型のポートーカウント・システム（例えば、単一の回線カード・システム）から複数の回線カードおよび／または複数のシャーシ全体に分散した何千ものモデム・ポートを伴う非常により大型のシステムまで拡大縮小可能である。同時係属の特許出願の実施形態は、両方の光相互接続技術で機能し（複数のシャーシ・システムまたは回線カードがレガシー・シャーシ機器にアップグレードした場合）、さらにすべての通信が銅製バックプレーンの単一のＤＳＬＡＭ内または高帯域幅の銅製相互接続を使用して流れる将来の銅製相互接続技術でも機能する。同時係属の特許出願の実施形態ではさらに、電話会社に複数の回線カードおよび／または複数のシャーシ全体で実質的にモデム・ポートを結合できるようにする「仮想結合（virtual bonding）」も可能にする。

本発明を実装するために使用できる一例示的な実施形態で、同時係属の特許出願は、図１に関連して、ツイストペア回線上の通信を制御するＤＳＬモデム（例えば、マルチポート・デバイス）を回線カードが含むベクトル化データ通信システムを記述している。複数の回線カードが、ＸＡＵＩ回線などの、高速通信装置を介して、集中ベクトル化モジュール（例えば、ベクトル化カード）と接続されている。ＸＡＵＩとは、１０ギガビット・イーサーネット（登録商標）（１０ＧｂＥ）のＭＡＣとＰＨＹ層間のＸＧＭＩＩ（１０ギガビット・メディア独立インターフェース）を拡張するための規格である。モデムはただ１つのＶＲＣ−Ｌと接続する必要があり、特定のベクトル化配置の複雑さ（例えば、いくつかのポート、回線カードなど）はこうして各モデムから隠されるので、複数のＶＲＣ−Ｌはモデムのための抽象層を形成する。ＶＲＣ−ＬはＤＳＬモデム・チップとは別のチップとしたり、ＤＳＬモデム・チップ自体の内側に含まれるモジュールとしたりすることもできる。

各モデムからそれぞれのＶＲＣ−Ｌへのベクトル化データの流れには、ダウンストリームとアップストリーム通信のための周波数領域のサンプル、つまり、ダウンストリーム・ベクトル化のためのＩＦＦＴ−入力送信（ＴＸ）データおよび／またはアップストリーム・ベクトル化のためのＦＦＴ−出力受信（ＲＸ）データが含まれる。ＶＲＣ−Ｌを介してベクトル化モジュールから各モデムに戻ったデータは、モデムのクロストーク調整済み（つまり、ベクトル化）ＩＦＦＴ−入力および／またはＦＦＴ−出力で、他のベクトル化システム・モデムからのクロストーク干渉を回避および／または除去するために、調整および／または処理される。各回線カードのＶＲＣ−Ｌは、該当する回線カードのモデムとベクトル化モジュール間のインターフェースとして機能する。高速通信回線（例えば、１０〜４０Ｇｂｐｓ以上の光または銅線の相互接続）では、各回線カード上のＶＲＣ−Ｌをベクトル化モジュール上のもう一方のＶＲＣ−Ｖとネットワーク接続する。１０〜４０Ｇｂｐｓは、ベクトル化モジュールと各回線カード間に実装できる共通のデータ通信要件である。今日、これはほとんど、電気的バックプレーンを介してか、光ケーブルを介してかに関係なく、５Ｇｂｐｓまたは１０ＧｂｐｓのＸＡＵＩ回線などの集合体のようになっている。

ベクトル化モジュール上の複数のＶＲＣ−Ｖは、モデム・ベクトル化データ・ストリームを、システム要件で定義されているように、１つ以上のベクトル・プロセッサーでの後続のクロストーク・キャンセルのためのサブバンドにさらに細分化する。ベクトル・プロセッサーはさらに、「ベクトル・プロセッサー・コンポーネント」、「計算デバイス」、「ベクトル・キャンセル（VCE:vectoring cancellation）チップ」および／またはなどとも呼ばれる場合がある。つまり、データは各モデムの通常（つまり、非ベクトル化）のデータ・ストリームから除去され、データが周波数ベース（例えば、トーンごと、トーンのグループなど）でクロストーク処理できるように、周波数特性によって定義されるデータ・バンドルに再編成される。処理されると、データは次に、クロストーク除去処理のために使用される周波数ベースのバンドルに照らして再編成され、モデムによる伝送／使用のために再構築される。

例えば、アップストリームおよびダウンストリーム・バンドは、１つ以上のＶＲＣ（例えば、ＶＲＣ−Ｌ／ＶＲＣ−Ｖのペア）によって個々の複数のＶＣＥにルーティングすることができる。ベクトル・ルーターとは、特化した「プライベート」データ・ネットワークを実装する特化したデータ・ネットワーキング・デバイスまたはサブシステムで、処理またはデータ伝送のボトルネックを回避するためにモデムとベクトル・プロセッサー間のベクトル化データの効率的な移動の目的で、イーサーネットワーク・ネットワークと類似したものにすることができる。ベクトル化データのパケットには、各モデムとベクトル・プロセッサー・デバイス間で専用リンクを必要とすることなく、データ・ネットワークでベクトル化データの効率的なルーティングを可能にするヘッダーおよび／または他の状態情報を含めることができる。このため、ベクトル・ルーターはさらに、モデムによって即座に供給されたフォーマットからのベクトル・データ・パケットをベクトル・プロセッサーにより当然利用されるフォーマットに変換し、次いで、ベクトル化が行われた後には、逆変換する（例えばモデム・ベクトル化データ・ストリームのインターリービングとディインターリビング）。このタスクは、複数のＶＲＣ−Ｌと複数のＶＲＣ−Ｖ間で分割可能で、または構成に応じて、ただ一方のみまたはもう一方のみで行うこともできる。あるいは、ＶＣＥの割当ては、均等間隔のサブバンドに基づくことも可能である（アップストリームおよびダウンストリームのバンドの割当てに関係なく）。ベクトル化モジュール上の複数のＶＲＣ−Ｖと複数のＶＣＥ間のデータ伝送は、高速相互接続回線（例えば、ＸＡＵＩなど）を使用して行うことができる。

特定の態様によると、本発明の発明者は、一部のＤＳＬシステムでクロストークをキャンセルするのに必要なメモリーおよび計算の数量は、ベクトル化グループの回線数の平方に比例することを認識している。大量の回線を備えるベクトル化グループの場合、このため、１つのチップ内に必要なメモリーおよび計算ロジックを収容することは可能ではないので、このロジックはベクトル化グループのクロストーク・キャンセルをともに行う複数のチップ間に分散または分割する必要がある。上述のベクトル・キャンセラー（ＶＣＥ）チップは、自らの間でデータを交換する必要があり、ポイントツーポイント高速並直列変換回路／並直列交換回路（ＳｅｒＤｅｓ）リンクを使用して行うことができる。２つのチップ間および／または複数のチップの間で交換されるデータ量およびチップの調整の複雑さは、チップ全体および／または２つのチップ間および／または複数のチップの間で計算が分割される仕方により異なる（物理的、論理的、または両方）。

データがクロストークによって影響を受けるポート（出力は計算されている）は「被害側」ポート（または被害側回線）と呼ばれ、クロストークへの寄与がキャンセルされるポートは「妨害側」ポート（または妨害側回線）と呼ばれる。上述のとおり、所定のトーンの回線のペア間のクロストークは、例えば、トレーニング期間中に決定される係数により表すことができる。したがって、クロストーク・キャンセルが必要なポートがＮ個あり、ＴがＤＳＬシンボルごとのトーンを調整する場合、各トーンに対して係数のＮ^２マトリクスが存在し、（Ｎ＊Ｎ＊Ｔ）係数の合計を使用する必要がある。計算は以下のとおり行われる。

ｘ［ｔ、ｄ］を妨害側ポート「ｄ」のトーン「ｔ」の入力とし、
ｙ［ｔ、ｖ］を被害側ポート「Ｖ」のトーン「ｔ」のクロストークがキャンセルされた出力とし、
ｈ［ｔ、ｄ、ｖ］を被害側ポート「Ｖ」に対する妨害側ポート「ｄ」のトーン「ｔ」のクロストーク係数とする
ｘ、ｙ、およびｈはすべて複素数とすることができることに留意していただきたい。ｙ［ｔ、ｖ］の計算は、以下の式のとおりである。

被害側ポートｖに影響を与えるすべての妨害側に対してｙ［ｔ、ｖ］＝Σ（ｘ［ｔ、ｄ］＊ｈ［ｔ、ｄ、ｖ］）（式１）
上記式において、自らへの回線の妨害側を表す係数ｈ［ｔ、ｄ＝ｖ、ｖ］は１に設定される。これによって、出力には、回線で送信された値を同じ式の他の回線に対する訂正に加えることができる。したがって、ｙ［ｔ、ｖ］はｔ＝０からＴ−１までのすべてのトーン、ｄ＝０からＮ−１までのすべての妨害側、およびｖ＝０からＮ−１までのすべての被害側に対して上記で計算され、すべての被害側のすべてのトーンに対してクロストーク・キャンセル出力が得られる。

したがって、前記キャンセル・システムの計算の合計数は、シンボルごとに（Ｎ＊Ｎ＊Ｔ）である。ＶＤＳＬ２ １７ａプロファイル・システムの場合、例えば、シンボル・レートが４０００シンボル／秒で、シンボルごとに４０９６トーンがある。ＶＤＳＬ２ １７ａプロファイルを使用する１９２ポートを有するベクトル化システムは、したがって、毎秒、１９２＊１９２＊４０９６＊４０００＝約６０３ギガの複雑な乗累算機能（複数のＭＡＣ）を行う必要がある。同時に、能力は大きく変化するが、従来のプログラム可能なＤＳＬコアでは、毎秒、５から１０ギガのＭＡＣを成し遂げることができ、いくつかのコアを単一のチップ上に統合することができる。さらに、７６８以上ポートが必要なシステムの場合は、特にいくつかのチップが必要とされる場合がある。

特定の態様によると、本発明にはしたがって、キャンセル計算を分散および／または分割するための装置、システム、方法、技術などが含まれる。実施形態には、被害側ベースの分割、妨害側ベースの分割、およびトーンベースの分割などの単一基準の分割が含まれる。実施形態にはさらに、被害側−妨害側分割、または妨害側−被害側分割などの二重基準の分割も含まれる。単一基準の分割ベクトル化キャンセル・システムに比べ、二重基準の被害側−妨害側（または妨害側−被害側）分割はチップ間の帯域幅およびリンクの数を低減化し、単一基準の分割システムより複雑ではない仕方で実行する。このことは、大量のチップ間の分割を実行可能にし、これによって、より大きなベクトル化グループ間のクロストーク・キャンセルを可能にし、従来のシステムより容易に拡大縮小可能なシステムを提供する。

実施形態で、計算（使用される係数の保存も含む）は、複数のキャンセラー・チップに分割することができ、各キャンセラー・チップ（本明細書では、「ベクトル化キャンセル・チップ」、「ＶＣＥチップ」などとも呼ばれる）は部分的な計算を処理する（すなわち、部分的キャンセル）。

図１には、３次元配列として図示したクロストーク・キャンセル計算を示しており、配列１０２の１つの軸は被害側の行を示し、別の軸１０４は妨害側の列を示し、そして最後の軸１０６はトーンを示している。係数ｈ［ｔ、ｄ、ｖ］は、３次元配列の要素と見なすことができ、各要素は概念的に、要素に関連付けられた複雑な乗累算（ＭＡＣ）を有している。妨害側のデータｘ［ｔ、ｄ］は上部から入力され、キャンセル係数と掛け算され、計算されたｙ［ｔ、ｖ］は左へ出でることが示されている。

以下でより詳細が説明されるように、いくつかのベクトル化キャンセル・チップへの計算の分割は、さまざまな方法で達成することができる。ベクトル化キャンセル・チップの合計数がＣとして定義される場合、ベクトル化キャンセル・チップはＶＣＥ_０、ＶＣＥ_１、．．．ＶＣＥ_ｃ−１と呼ばれる。各チップはいくつかのポート（例えば、Ｎ／Ｃのポート、ここでＮは、ベクトル化ＤＳＬグループのポートの合計数で−ベクトル化システムに結合されたＮ個のＤＳＬ回線があることを意味している）を処理するデジタル信号処理（ＤＳＰ）チップ（または他のハードウェア）に直接接続することができる。

各ベクトル化キャンセル・チップは、ベクトル化キャンセル・チップが接続されたＤＳＰチップ（複数）上のＮ／ＣのＤＳＬポートに対して、各トーンｔの妨害側ｄのデータｘ［ｔ、ｄ］の各シンボルを収集する。

クロストーク・キャンセル出力ｙ［ｔ、ｖ］の計算が実施された後、各ベクトル化キャンセル・チップは、Ｎ／ＣのＤＳＬポートのクロストーク・キャンセル済み出力ｙ［ｔ、ｖ］を接続先のＤＳＰチップに送信する。

ここで説明を簡単にするために、Ｎ（ベクトル化グループのポートの数）が以下で説明されている１つ以上の実施形態のＣの倍数であるとする。このようではない一部のシステムの場合、クロストーク・キャンセルは、ベクトル化キャンセル・チップのいずれかが異なる量の計算を有している場合を除き、以下で説明されているように類似した仕方で行うことができる。当業者は、さまざまな変更形態が可能であることを認識されるであろう。

被害側による分割
計算動作が被害側に基づくＣ個のベクトル化キャンセルＶＣＥチップに分配されるシステムでは、各ベクトル化キャンセルＶＣＥチップは、例えば、（Ｎ／Ｃ）の被害側を処理できる。つまり、各ベクトル化キャンセルＶＣＥチップは、Ｎ／Ｃの被害側行のすべての妨害側およびすべてのトーンの計算を行う。図２は、この「被害側による分割」モードのこのような計算を図示している。計算はｍ番目のベクトル化キャンセルＶＣＥチップで行われ、ＶＣＥ_ｍは次のとおりである。

ｔ＝０からＴ−１に対してｙ［ｔ、ｖ］、被害側ｖ＝ｍ＊（Ｎ／Ｃ）から（（ｍ＋１）＊（Ｎ／Ｃ））−１までの場合、
ここで、被害側ポートｖに影響を与えるすべての妨害側ｄ＝０からＮ−１に対してｙ［ｔ、ｖ］＝Σ（ｘ［ｔ、ｄ］＊ｈ［ｔ、ｄ、ｖ］）（式２）
このタイプのシステムは調整に関しては単純であるが、妨害側のデータのすべてがベクトル化キャンセルＶＣＥチップのすべてに送信される必要があるので、さまざまなベクトル化キャンセルＶＣＥチップ間で広い帯域幅が必要とされる。各ベクトル化キャンセルＶＣＥチップは、妨害側のデータを他のすべてのＶＣＥチップに送信するために、他のすべてのベクトル化キャンセルＶＣＥチップと接続され、他のすべてのＶＣＥチップから妨害側のデータを受信する必要がある。

妨害側による分割
「被害側による分割」モードにやや類似して、「妨害側による分割」モードでは、各ベクトル化キャンセルＶＣＥチップは（Ｎ／Ｃ）の妨害側を処理できる。つまり、各ベクトル化キャンセルＶＣＥチップは、Ｎ／Ｃの妨害側列のすべての被害側およびすべてのトーンの計算を行う。図３は、この「妨害側による分割」の場合のこのような計算を図示している。ｍ番目のベクトル化キャンセルＶＣＥチップ、ＶＣＥ_ｍは最初に、ｔ＝０からＴ−１およびｖ＝０からＮ−１に対してｚ［ｔ、ｖ、ｍ］を計算し、ここで、
妨害側ｄ＝ｍ＊（Ｎ／Ｃ）から（（ｍ＋１）＊（Ｎ／Ｃ））−１に対してｚ［ｔ、ｖ、ｍ］＝Σ（ｘ［ｔ、ｄ］＊ｈ［ｔ、ｄ、ｖ］）（式３）
ｚ［ｔ、ｖ、ｍ］は、部分的に累算された生成物で、これらはともに合計され、最終出力合計ｙ［ｔ、ｖ］を得る必要がある。各ベクトル化キャンセルＶＣＥチップは、接続されたＤＳＬポートの最終合計ｙ［ｔ、ｖ］を計算する。ｍ番目のベクトル化キャンセルＶＣＥチップ、ＶＣＥ_ｍが次のように最終計算する。

ｔ＝０からＴ−１に対してｙ［ｔ、ｖ］、被害側ｖ＝ｍ＊（Ｎ／Ｃ）から（（ｍ＋１）＊（Ｎ／Ｃ））−１までの場合、
ここで、ｍ＝０からＣ−１に対してｙ［ｔ、ｖ］＝Σ（ｚ［ｔ、ｖ、ｍ］）（式４）
各ベクトル化キャンセルＶＣＥチップは、Ｖインデックス範囲に基づく部分的に累算された生成物ｚ［ｔ、ｖ、ｍ］を該当するＶ（被害側）値の最終合計ｙ［ｔ、ｖ］を行っているベクトル化キャンセルＶＣＥチップに転送する。

これには、ややより複雑な調整が必要とされるのは、さまざまなベクトル化キャンセルＶＣＥチップ間で交換される部分的に累算された生成物が必要とされるためである。「被害側による分割」モードと同様に、各ベクトル化キャンセルＶＣＥチップは、計算する部分的に累算された生成物を送信し、他のＶＣＥチップによって計算された部分的に累算された生成物を受信するために、他のすべてのベクトル化キャンセルＶＣＥチップと接続している必要がある。

トーンによる分割
動作の「トーンによる分割」モードでは、各ベクトル化キャンセルＶＣＥチップは（Ｔ／Ｃ）のトーンを処理できる。つまり、各ベクトル化キャンセルＶＣＥチップは、Ｔ／Ｃのトーンのすべての被害側およびすべての妨害側の計算を行う。図４は、このトーン・モードによる分割のこのような計算を図示している。計算は、ｍ番目のＶＣＥチップにより行われ、ＶＣＥ_ｍは次のとおりとすることができる。

ｖ＝０からＮ−１に対してｙ［ｔ、ｖ］、トーンｔ＝ｍ＊（Ｔ／Ｃ）から（（ｍ＋１）＊（Ｔ／Ｃ））−１までの場合、
ここで、被害側ポートｖに影響を与えるすべての妨害側ｄ＝０からＮ−１に対してｙ［ｔ、ｖ］＝Σ（ｘ［ｔ、ｄ］＊ｈ［ｔ、ｄ、ｖ］）（式５）
これには、より複雑な調整が必要とされるのは、妨害側のデータは、各ベクトル化キャンセルＶＣＥチップが処理しているトーンに基づき、１つのベクトル化キャンセルＶＣＥチップから別のベクトル化キャンセルＶＣＥチップに送信される必要があるからである。この後、各ベクトル化キャンセルＶＣＥチップは、他のＶＣＥ（複数）によって処理された該当するトーンについて他のＶＣＥからの計算された結果を返却し、これらの計算された結果は適切なＤＳＰに返送する。このタイプの動作では、被害側または妨害側による分割よりもベクトル化キャンセルＶＣＥチップ間で必要な帯域幅が狭いが、このようなチップは引き続き、他のすべてのベクトル化キャンセルＶＣＥチップと接続する必要がある。

上述の３つの方法では、各ベクトル化キャンセルＶＣＥチップは他のすべてのベクトル化キャンセルＶＣＥチップと接続する必要がある。このため、ＶＣＥチップのようなＣを有するシステムの場合、ＶＣＥチップ間の論理リンクの数は次のとおりである。

（Ｃ＊（Ｃ−１））／２
各論理リンクで搬送される帯域幅は上記の単一基準分割方法によって変わり、動作の「トーンによる分割」の場合に最小になるが、この動作モードはベクトル化キャンセルＶＣＥチップの調整に関しては最高の複雑さを有している。ＶＣＥチップ間の帯域幅に応じて、このようなチップ間の各論理リンクは、１つの以上の物理リンク（通常、ＳｅｒＤｅｓリンク）とともに実装される。

態様によると、本発明の実施形態では、さらに二重基準分割技術を使用して必要なリンクの数を低減化する。

被害側および妨害側による分割
より詳細には、追加または他の利点のために、本発明の実施形態では、二重基準ベースの分割を使用する。例えば、図５の一例示的システム５００で示しているように、被害側−妨害側二重分割では、６個のＶＣＥチップ５１０は、２つのチップ・グループ（例えば、第１のＤＳＬＡＭ５３１に対応するＤＳＰチップおよび第２のＤＳＬＡＭ５３２に対応するＤＳＰチップ）に分割することができる。

本発明の実施形態による被害側−妨害側二重分割によると、キャンセルはＶＣＥ全体で被害側によってグループに分割され、次に各グループ内で妨害側により分割される。このため、図５のシステム５００の例では、ＤＳＬＡＭ５３１は３つのベクトル化キャンセルＶＣＥチップ５１０を有し、ＤＳＬＡＭ５３２も同様で、被害側−妨害側分割スキームでは、６つのＶＣＥチップ５１０全体でキャンセルを分割する。例えば、３８４ポートの場所において、この分割では、各ＶＣＥチップ５１０が１９２×１２８のキャンセル（つまり、１９２の被害側（３８４／２のグループ）と１２８の妨害側（グループごとにＤ＝３８４／３のＶＣＥ）のクロストークのキャンセル）を行うことが必要とされる。

示しているように、第１のＤＳＬＡＭ５３１の各ベクトル化キャンセルＶＣＥチップ５１０は、妨害側のデータを交換するために第２のＤＳＬＡＭ５３２のベクトル化キャンセルＶＣＥチップ５１０の１つのみと接続されている。各グループ内で、ＶＣＥチップは互いに部分的に累算された生成物を交換する。こうして、すべてのＶＣＥチップ間の論理リンクの合計数は次のとおりである。

（Ｃ／２）＋（（Ｃ／２）＊（（Ｃ／２）−１））
ＶＣＥ間の論理リンクの数はこうして低減化され、一方、調整の複雑さは上述の「トーンによる分割」ほどではない。

３８４のポートとＶＤＳＬ２ １７ａプロファイルを有する図５で示しているようなシステム例では、ＤＳＬＡＭ５３１と５３２にはＤＳＬＡＭごとに１つのベクトル・カードおよびベクトル・カードごとに３つのＶＣＥが含まれ、各ＶＣＥは回線カードのＤＳＰに接続している。ここでは、各回線カードは回線カードごとに４つのＤＳＰを使用する６４のポートを処理するものとして示され、各ＤＳＰは１６のポートを処理する。１つの回線カード上の各ＤＳＰは１０Ｇｂｐｓ ＳｅｒＤｅｓリンクを通して該当するＶＣＥに接続しており、このため、各回線カードは該当するＶＣＥへの４つの１０Ｇｂｐｓ ＳｅｒＤｅｓリンクを有している。図５の例では、１つの回線カードを１つのＶＣＥに接続するリンク５２０は、４つの１０Ｇｂｐｓ ＳｅｒＤｅｓを表す単一の論理リンクとして示されている。この方法例では、例えば、４０Ｇｂｐｓ（４×１０Ｇｂｐｓ）のシャーシ間の相互ケーブル５１２を使用して達成可能である、４０Ｇｂｐｓの帯域幅を備える他のベクトル・カード上の他の１つのみのＶＣＥと接続するため、１つのベクトル・カード上に１つのＶＣＥが必要とされる。したがって、このような３つの４０Ｇｂｐｓケーブル５１２がＤＳＬＡＭシャーシ５３１、５３２間で必要になる。この方法例ではさらに、各ＶＣＥが同じグループ内の他のすべてのＶＣＥと接続すること、すなわち、ＤＳＬＡＭの同じベクトル・カード内の他の２つのＶＣＥと接続する必要がある。同じベクトル・カードの２つのＶＣＥ間の帯域幅も４０Ｇｂｐｓである。任意のＶＣＥ間のリンク５２２は、図５では、４０Ｇｂｐｓ（４×１０Ｇｂｐｓのリンク）を表す単一の論理リンクとして示されている。この例では、各ＶＣＥは他の３つのＶＣＥ（それぞれには４つのＳｅｒＤｅｓリンクが必要）および３つのＤＳＰチップ（それぞれには１つのＳｅｒＤｅｓが必要）と通信するので、このため各ＶＣＥ５１０は１６のＳｅｒＤｅｓリンクを必要とする（それぞれ１０Ｇｂｐｓ）。したがって、すべてのＶＣＥ間には合計９つの論理リンクがあり、この例では、それぞれの論理リンクは４つの１０Ｇｂｐｓ ＳｅｒＤｅｓリンクにより実装される。

３８４のポートおよび６つのＶＣＥチップを有するシステム例で、このタイプの分割で使用するＶＣＥチップ間のデータの流れは図６でより詳細に示している。図６で示しているとおり、妨害側によって各グループ５３１、５３２のそれぞれ内で分割するには、各ＶＣＥ５１０は該当する列の生成物の合計を送信し、最終合計を行う。この例では、対角線要素（１の係数）を含む合計を必要はない。図６では、コントロール・メッセージおよびトレーニング関連データ（スライサー・エラー、ＦＦＴデータなど）のためのＶＣＥチップ間の流れを示していないことに留意していただきたい。

異なる実施形態において、図７は３８４ポートの場合の２つのグループ７２１、７２２の８つのＶＣＥチップ７１０全体で被害側−妨害側分割による分割を図示しており、各ＶＣＥチップ７１０は１９２×９６のキャンセルを行う。より詳細には、図７で示しているように、ＶＣＥチップ７１０は最初に、妨害側に基づきＶＣＥの２つのグループ７２１、７２２に分割される。３８４ポートの８つのＶＣＥチップのシステム例では、各ＶＣＥチップ７１０は１９２×９６のキャンセルを行う。ＶＣＥチップの第１のグループ７２１は第１の１９２の被害側ポートのキャンセルを処理し、ＶＣＥチップの第２のグループ７２２は第２の１９２の被害側ポートのキャンセルを処理する。第１のグループの各ＶＣＥは、他のグループの他の１つのＶＣＥのみと接続し、妨害側データを該当ＶＣＥと交換する。

動作の被害側−妨害側分割モードを使用して８つのＶＣＥチップへの３８４ポートのこの分割のためのＶＣＥチップ間のデータの流れは図８に示している。これは、コントロール・メッセージおよびトレーニング関連データ（スライサー・エラー、ＦＦＴデータなど）のためのＶＣＥチップ間の流れを示していないことに留意していただきたい。

この例では、各ＶＣＥチップ７１０は同じグループの他のチップの送信する部分的に累算された生成物のセットを計算し、さらに（同じグループの他のチップから）受信した部分的に累算された生成物を計算した値に追加することによって該当する被害側の出力を計算する。

図８では、図７の実施形態のデータの流れを例示するために、妨害側を列として、被害側を行として（図１と同じ）示している。トーンの次元は、分割が被害側と妨害側のみなので、示していない。ＶＣＥチップ７１０（Ｖｃｅ＿０からＶｃｅ＿３からなる）の第１のグループ７２１は第１の１９２の被害側ポートのキャンセルを処理し、ＶＣＥチップ７１０の第２のグループ７２２（Ｖｃｅ＿４からＶｃｅ＿７からなる）は第２の１９２の被害側ポートのキャンセルを処理する。図８で示している例では、ＶＣＥ７１０の内側の各色付きボックス８０２は４８×４８のキャンセルを表し、各ＶＣＥ７１０は、１９２×９６のキャンセルを行うために、４つの行と２つの列のこのようなボックス８０２を有している。単一行の矢印８０４は妨害側のデータの送信を示すために使用され、二重行の矢印８０６は部分的に累算された生成物の送信を示すために使用されている。

ＶＣＥの第１のグループにおいて、０から「（Ｃ／２）−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および（（ｍ）＊（Ｎ／Ｃ）から（（（ｍ＋１）＊（Ｎ／Ｃ））−１）まで範囲の被害側「ｖ」に対してクロストーク・キャンセル済みの出力を計算し、次のとおりである。

ｊ＝０から（Ｃ／２）−１に対してｙ［ｔ、ｖ］＝Σ（ｚ［ｊ、ｔ、ｖ］）（式１０）
ここで、ｚ［ｊ、ｔ、ｖ］はトーン「ｔ」のＶＣＥチップ「ｊ」によって計算された部分的に累算された生成物の合計で、被害側「ｖ」は以下の式のとおりである。

ＶＣＥの第１のグループにおいて、０から「（Ｃ／２）−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および０から（Ｎ／２）−１まで範囲の被害側「ｖ」に対して部分的に累算された生成物ｚ［ｍ、ｔ、ｖ］の合計も計算し、次のとおりである。

ｋ＝（（ｍ）＊（Ｎ／Ｃ））から（（（ｍ＋１）＊（Ｎ／Ｃ））−１）およびｋ＝（（Ｍ＋（Ｃ／２））＊（Ｎ／Ｃ））から（（（ｍ＋１＋（Ｃ／２））＊（Ｎ／Ｃ））−１）に対してｚ［ｍ、ｔ、ｖ］＝Σ（ｘ［ｔ、ｋ］＊ｈ［ｔ、ｋ、ｖ］）（式１１）
ＶＣＥの第２のグループにおいて、「（Ｃ／２）」から「Ｃ−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および（（ｍ）＊（Ｎ／Ｃ）から（（（ｍ＋１）＊（Ｎ／Ｃ））−１）まで範囲の被害側「ｖ」に対してクロストーク・キャンセル済みの出力を計算し、次のとおりである。

ｊ＝（Ｃ／２）からＣ−１に対してｙ［ｔ、ｖ］＝Σ（ｚ［ｊ、ｔ、ｖ］）（式１２）
ここで、ｚ［ｊ、ｔ、ｖ］はトーン「ｔ」のＶＣＥチップ「ｊ」によって計算された部分的に累算された生成物の合計で、被害側「ｖ」は以下の式のとおりである。

ＶＣＥの第２のグループにおいて、（Ｃ／２）から「Ｃ−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」およびＮ／２からＮ−１まで範囲の被害側「ｖ」に対して部分的に累算された生成物ｚ［ｍ、ｔ、ｖ］の合計を計算し、次のとおりである。

ｋ＝（（ｍ−（Ｃ／２））＊（Ｎ／Ｃ））から（（（Ｍ＋１−（Ｃ／２））＊（Ｎ／Ｃ））−１）およびｋ＝（（ｍ＊（Ｎ／Ｃ））から（（（ｍ＋１）＊（Ｎ／Ｃ））−１）に対してｚ［ｍ、ｔ、ｖ］＝Σ（ｘ［ｔ、ｋ］＊ｈ［ｔ、ｋ、ｖ］）（式１３）
より汎用の意味では、本明細書の１つ以上の実施形態による被害側−妨害側分割は、ベクトル化グループのＮ個のＤＳＬ回線／ポートをＤ個のグループの妨害側およびＶ個のグループの被害側に分割するものとして認識することができる。Ｃ個のベクトル化キャンセルＶＣＥチップのグループを使用することで、Ｃ個のチップは最初に、それぞれＮ／Ｖ個の被害側回線のデータを処理する２つ以上の被害側ＤＳＬ回線グループに分割することができる。このような各被害側ＤＳＬ回線グループの各ベクトル化キャンセルＶＣＥチップは次に、クロストーク・キャンセル処理のためのＮ／Ｄ個の妨害側回線を割り当てられる。

図９は、３８４ポートの８ＶＣＥの場合の図７および８に関連して上述した「被害側および妨害側」の方法による分割のＶＣＥ（例えばＶＣＥ＿０）の内部構成の１例を示している。この場合、各ＶＣＥは１９２×９６のキャンセルを行う。ＶＣＥのキャンセル・ロジックはさまざまな方法で編成することができる。図９で示している一実施形態では、ここでＶＰＭ（ｖｅｃｔｏｒ ｐｒｏｄｕｃｔ ｍａｔｒｉｘ：ベクトル生成物マトリクス）９１０と呼ばれる４つのブロックとしてキャンセルを編成しており、各ＶＰＭ９１０は４８の被害側に９６の妨害側をかけたものを処理する。４つのＶＰＭは、１列ごとに４行として編成され、１９２×９６のキャンセルを行う。ＶＰＭ９１０は、図８の色付けされた４８×４８のボックス８０２の２つに相当する。ＶＰＭのこの編成は、図５から８に関連して説明された「被害側および妨害側」の方法または図１３に関連して以下で説明される「妨害側および被害側」の方法によるいずれかの分割をサポートするよう構成できるように選択される。

ここで、ＶＣＥ＿０はＤＳＰから入力ＬＣ０＿Ｉｎで受信される妨害側のデータを、他のグループＶＣＥ＿４の対応するＶＣＥに送信し、該当するＶＣＥ＿４から、ＶＣＥ＿４に接続されたＤＳＰからの妨害側のデータを受信する。ＶＣＥ＿０のこれらの妨害側データは、該当する入力ＶＰＭ０＿Ｉｎ０およびＶＰＭ０＿Ｉｎ１を通してＶＰＭ０およびＶＰＭ１に入力される。この「被害側および妨害側」の方法で、ＶＣＥは１９２×９６のキャンセラーとして使用され、図で示しているように、入力ＶＰＭ０＿Ｉｎ０はＶＰＭ１＿Ｉｎ０に内部送信され、入力ＶＰＭ０＿Ｉｎ１はＶＰＭ１およびＶＰＭ３へのＶＰＭ１＿Ｉｎ１に内部送信される。ＶＣＥはさらに、他のＶＣＥから部分的に累算された生成物（部分的ベクトルの合計とも呼ばれる）を取得する。ここで、ＶＣＥ＿０は、ＶＣＥ１、ＶＣＥ２、およびＶＣＥ３のそれぞれから部分的に累算された生成物ＰＳ０＿１、ＰＳ０＿２、ＰＳ０＿３を取得する。ＶＰＭ０が計算する生成物「ＶＰＭ０＿Ｏｕｔ」の合計は、ＰＳ０＿１、ＰＳ０＿２、ＰＳ０＿３に追加され、最初の４８の被害側の最終出力「ＬＣ０＿Ｏｕｔ」を計算し、ＶＣＥ＿０が接続されているＤＳＰチップに送信される。ＶＰＭ２が計算する生成物「ＶＰＭ２＿Ｏｕｔ」の合計はＶＣＥ１に送信される。ＶＣＥ１が計算する生成物「ＶＰＭ１＿Ｏｕｔ」の合計はＶＣＥ＿２に送信され、ＶＰＭ３が計算する生成物「ＶＰＭ３＿Ｏｕｔ」の合計はＶＣＥ＿３に送信に送信される。

図１０は図１３に関連して以下でより詳細に説明される「妨害側および被害側」の方法によって分割するためのＶＣＥ＿０の内部構成の１例を示している。実施形態では、４つのＶＣＥを備える１つのボードで１９２のポートの場合をサポートでき、ファームウェア構成の変更を伴う同じボードでは、３８４ポートの８のＶＣＥの場合の第２のＤＳＬＡＭ上の同様のボードに接続することができる。図１０で示している実施形態では、ここでＶＰＭ（ベクトル生成物マトリクス）１０１０と呼ばれる４つのブロックとしてキャンセルを編成しており、各ＶＰＭ１０１０は４８の被害側に９６の妨害側をかけたものを処理する。４つのＶＰＭは、２列ごとに２行として編成され、９６×１９２のキャンセルを行う。ＶＰＭは、図１３の色付けされた４８×４８のボックスの２つに相当する。

４ＶＣＥの場合を伴う１９２ポートでは、ＶＰＭ２およびＶＰＭ３は使用されず、電源を切ることができる。この構成が１９２−ポートＤＳＬＡＭのベクトル・カードで使用されるのは、将来、第２の１９２−ポートＤＳＬＡＭが追加されるときに、３８４ポートのキャンセルにアップグレードすることが望ましい場合である。この場合、１つのボードのＶＣＥはそれぞれ、図７のとおり、シャーシ間の相互ケーブルにより他のボードの対応するＶＣＥと接続することができ、ファームウェアによって各ＶＣＥのＶＰＭ２およびＶＰＭ３を有効にすることができる。

ここで、各ＶＣＥは９６×１９２のキャンセラーとして使用され、ＶＣＥ＿０は、該当するＤＳＰから該当する入力ＬＣ０＿Ｉｎで受信される妨害側のデータを、同じグループ（ＶＣＥ＿１、ＶＣＥ＿２、ＶＣＥ＿３）の他のすべてのＶＣＥに送信する。ＶＣＥ＿０はさらに、妨害側のデータＶＣＥ１＿Ｉｎ、ＶＣＥ２＿Ｉｎ、およびＶＣＥ３＿Ｉｎを同じグループの他のＶＣＥから取得する。妨害側のデータＬＣ０＿ＩｎおよびＶＣＥ１＿ＩｎはＶＰＭ０およびＶＰＭ２に入力され、妨害側のデータＶＣＥ２＿ＩｎおよびＶＣＥ３＿ＩｎはＶＰＭ１およびＶＰＭ３に入力される。ＶＰＭ０およびＶＰＭ１の部分的に累算された生成物は、第１の４８の被害側の最終出力「ＬＣ０＿Ｏｕｔ」を取得するために追加され、対応するＤＳＰチップに送信される。３８４ポートの場合、ＶＰＭ２およびＶＰＭ３の部分的に累算された生成物は、第２の４８の被害側の最終出力「ＬＣ１＿Ｏｕｔ」を取得するために追加され、対応するＤＳＰチップに送信される。

図１１は、９６個のポートまたは１９２個のポートのキャンセルをサポートできる２つのＶＣＥを備える１つのベクトル・カード１１０２の１例を示している。図１０で示されている構成では、３８４個のポートへハードウェアを変更することなくアップグレード可能な状態を保持するため、１９２個のポートに４つのＶＣＥが使用されたことに留意されたい。１９２個のポートを越えてアップグレード可能である必要のない１９２のポートのベクトル・キャンセル・システムの場合、図１１の２つのＶＣＥ構成を使用することができる。

図１２は、２つのＶＣＥを備える１９２のポートのキャンセルの図１３に関連して上述した「妨害側および被害側」の方法による分割のＶＣＥ＿０の内部構成の１例を示している。構成は、この場合のＶＰＭ２およびＶＰＭ３の合計が出力ＬＣ１＿Ｏｕｔの第２のセットである場合を除いて、図１０（４つのチップを備える１９２のポート）と同じである。

上述の被害側−被害側の方法に対する代替の分割は図１３に示されている。妨害側−被害側の方法と呼ばれるこの代替方法では、ＶＣＥチップは最初に、妨害側によって２つのチップ・グループに分割され、次に各グループは被害側によって分割される。この場合、第１のグループの各ＶＣＥチップは、部分的に累算された生成物を交換するために、第２のグループの１つのみのＶＣＥチップと接続される。各グループ内で、ＶＣＥチップは互い同士、妨害側のデータを交換する。

図１３の例では、分割は３８４ポートの場合の８つのＶＣＥチップ１３１０全体で行われ、各ＶＣＥチップ１３１０は９６×１９２のキャンセルを行う。

ＶＣＥチップの第１のグループ１３２１は第１の１９２個のポートからの妨害側のデータを処理し、ＶＣＥチップの第２のグループ１３２２は第２の１９２個のポートからの妨害側のデータを処理する。第１のグループの各ＶＣＥ１３１０は、他のグループの他の１つのＶＣＥ１３１０のみと接続し、部分的に累算された生成物を該当ＶＣＥと交換する。各グループ１３２１、１３２２内で、各ＶＣＥチップ１３１０は（接続されているＤＳＰから受信した）妨害側データを同じグループの他のすべてのＶＣＥチップに送信する。こうして、ＶＣＥチップ間の論理リンクの数は次のとおりである。

（Ｃ／２）＋（（Ｃ／２）＊（（Ｃ／２）−１））
ＶＣＥ間の論理リンクの数はこうして低減化され、一方、調整の複雑さは「トーンによる分割」ほどではない。

図１３はさらに、「妨害側および被害側」の方法による、８個のＶＣＥチップへの３８４個のポートのこの分割でのＶＣＥ間のデータの流れを示している。これは、コントロール・メッセージおよびトレーニング関連データ（スライサー・エラー、ＦＦＴデータなど）のためのＶＣＥチップ間の流れを示していないことに留意していただきたい。

この分割では、各ＶＣＥチップは他のグループの対応するチップに送信するため部分的に累算された生成物のセットを計算し、さらに他のグループの対応するチップから受信した部分的に累算された生成物を計算した値に追加することによって該当する被害側の出力を計算する。

ＶＣＥの第１のグループにおいて、０から「（Ｃ／２）−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および（（ｍ）＊（Ｎ／Ｃ）から（（（ｍ＋１）＊（Ｎ／Ｃ））−１）まで範囲の被害側「ｖ」に対してクロストーク・キャンセル済みの出力を計算し、次のとおりである。

ｋ＝０から（Ｎ／２）−１に対してｙ［ｔ、ｖ］＝ｚ［ｍ＋Ｃ／２、ｔ、ｖ］＋Σ（ｘ［ｔ、ｋ］＊ｈ［ｔ、ｋ、ｖ］）（式１４）
ここで、ｚ［ｊ、ｔ、ｖ］はトーン「ｔ」、被害側「ｖ」のＶＣＥチップ「ｊ」によって計算された部分的に累算された生成物の合計である。

ＶＣＥの第１のグループにおいて、０から「（Ｃ／２）−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および（（ｍ＋（Ｃ／２））＊（Ｎ／Ｃ））から（（（ｍ＋１＋（Ｃ／２））＊（Ｎ／Ｃ））−１）まで範囲の被害側「ｖ」に対して部分的に累算された生成物ｚ［ｍ、ｔ、ｖ］の合計を計算し、次のとおりである。

ｋ＝０から（Ｎ／２）−１に対してｚ［ｍ、ｔ、ｖ］＝Σ（ｘ［ｔ、ｋ］＊ｈ［ｔ、ｋ、ｖ］）（式１５）
ＶＣＥの第２のグループにおいて、「（Ｃ／２）」から「Ｃ−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および（（ｍ）＊（Ｎ／Ｃ）から（（（ｍ＋１）＊（Ｎ／Ｃ））−１）まで範囲の被害側「ｖ」に対してクロストーク・キャンセル済みの出力を計算し、次のとおりである。

ｋ＝（Ｎ／２）からＮ−１に対してｙ［ｔ、ｖ］＝ｚ［ｍ−Ｃ／２、ｔ、ｖ］＋Σ（ｘ［ｔ、ｋ］＊ｈ［ｔ、ｋ、ｖ］）（式１６）
ここで、ｚ［ｊ、ｔ、ｖ］はトーン「ｔ」、被害側「ｖ」のＶＣＥチップ「ｊ」によって計算された部分的に累算された生成物の合計である。

ＶＣＥの第２のグループにおいて、「（Ｃ／２）」から「Ｃ−１」の範囲「ｍ」に対して「ｍ」という番号が付いたＶＣＥチップ（ＶＣＥ_ｍ）は、０からＴ−１の範囲のトーン「ｔ」および（（ｍ−（Ｃ／２））＊（Ｎ／Ｃ））から（（（ｍ＋１−（Ｃ／２））＊（Ｎ／Ｃ））−１）まで範囲の被害側「ｖ」に対して部分的に累算された生成物ｚ［ｍ、ｔ、ｖ］も計算し、次のとおりである。

ｋ＝（Ｎ／２）からＮ−１に対してｚ［ｍ、ｔ、ｖ］＝Σ（ｘ［ｔ、ｋ］＊ｈ［ｔ、ｋ、ｖ］）（式１７）
ＶＣＥチップを分割する多くの代替方法が可能であることに留意していただきたい。例えば、図１４では、１６個のＶＣＥチップ１４１０が４つのグループ１４２１、１４２２、１４２３、および１４２４に分割され、各グループに４つのＶＣＥチップ１４１０を備える、７６８個のポートを有するシステムの１例を例示している。１例では、ＶＣＥは最初に、妨害側によってグループ化され、次に各グループは被害側によってグループ化され、各チップは１９２×１９２のキャンセルを行う。当業者はさらに、上記例による教示後、この分割および他の可能な分割の詳細を認識されるであろう。

ここで開示された主題の実施形態は、ベクトル・キャンセラーＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：特定用途向け集積回路）、またはＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ：フィールド・プログラマブル・ゲート・アレイ）に実装することができる。例えば、各ベクトル・キャンセルＶＣＥチップは、例えば図７および９で示されているように、複数の定義された処理ユニットである個別のデバイス（ＡＳＩＣ、ＦＰＧＡなど）とすることができる。当業者によって認識されるとおり、他のハードウェア実装形態も使用可能である。

ＶＣＥチップ全体の計算の分割によって、ベクトル化グループで大量のポートが使用可能であり−このことは、ベクトル化ＤＳＬシステム（例えば、ベクトル化ＶＤＳＬシステムなど）の大規模な配置に必要とされるはずである。複数のＶＣＥチップ全体で計算を分割する異なる分割スキームも本明細書で開示されている。被害側−妨害側または妨害側−被害側分割ではＶＣＥチップ間の論理リンクの数を低減化し、一方、調整の複雑さは、例えば、「トーンによる分割」スキーマより単純なままである。

本開示の主題の多くの特徴および利点は、記述説明から明らかであり、したがって、添付請求項はこのようなすべての特徴および利点をカバーすることを意図している。さらに、当業者は膨大な変更形態や変更を容易に思い付くので、ベクトル分割は例示され説明された正確な構築や動作に限定するものではない。したがって、説明された実施形態は、例示的なものであり、限定するものとして解釈するべきではなく、この記述に従うベクトル分割は、本明細書で与えられた詳細に限定するべきではなく、とりわけ、現在または将来、予測できるかどうかに関係なく、次の請求項および相当物の該当する全範囲によって定義されるべきである。

したがって、本発明を該当する好適な実施形態に参照して説明したが、当業者ならば、本発明の趣旨および範囲を逸脱することなく、フォームおよび詳細で変更および修正を行うことができることはすぐに明らかなはずである。添付請求項がこのような変更および修正を包含することを意図している。
以下に、本出願時の特許請求の範囲に記載された発明を付記する。
［付記１］
ＤＳＬシステムでベクトル化ＤＳＬクロストーク・キャンセルを行うための方法であり、
前記方法は、
ＤＳＬシステムでＤ個の妨害側回線を定義することと、
ＤＳＬシステムでＶ個の被害側回線を定義することと、
ＤＳＬシステムでＴ個のトーンを定義することと、
単一基準により複数のベクトル化キャンセル・チップ間でクロストーク・キャンセルを分割し、前記単一基準は前記妨害側回線、前記被害側回線、および前記トーンのいずれかであることと、
前記ベクトル化キャンセル・チップのそれぞれが前記単一基準に基づいて部分的キャンセルを行うようにすることと、
を備える方法。
［付記２］ 前記ＤＳＬシステムはＮ個のポートを備え、ここでＤ＝Ｖ＝Ｎである、付記１に記載の方法。
［付記３］ 前記単一基準は前記被害側回線であり、前記部分的キャンセルを行うことが、所定の被害側回線ｖ、ｄ＝０からＤ−１までのすべての妨害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１に記載の方法。
［付記４］ 前記システムはＣ個のベクトル化キャンセル・チップを備え、各ベクトル化キャンセル・チップは、Ｖ／Ｃの被害側に対する前記部分的キャンセルを行う、付記３に記載の方法。
［付記５］ 前記単一基準は前記妨害側回線であり、前記部分的キャンセルを行うことが、所定の妨害側回線ｄ、すべての被害側＝０からＶ−１までに対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１に記載の方法。
［付記６］ 前記システムはＣ個のベクトル化キャンセル・チップを備え、各ベクトル化キャンセル・チップは、Ｄ／Ｃの被害側に対する前記部分的キャンセルを行う、付記５に記載の方法。
［付記７］ 前記単一基準は前記トーンであり、前記部分的キャンセルを行うことが、所定のトーンｔ、ｖ＝０からＶ−１までのすべての被害側に対する部分的に累算された生成物、およびｄ＝０からＤ−１までのすべての妨害側に対する、計算を備える、付記１に記載の方法。
［付記８］ 前記システムはＣ個のベクトル化キャンセル・チップを備え、各ベクトル化キャンセル・チップは、Ｔ／Ｃのトーンに対する前記部分的キャンセルを行う、付記７に記載の方法。
［付記９］ ＤＳＬシステムでベクトル化ＤＳＬクロストーク・キャンセルを行うための方法であり、
前記方法は、
ＤＳＬシステムでＤ個の妨害側回線を定義することと、
ＤＳＬシステムでＶ個の被害側回線を定義することと、
ＤＳＬシステムでＴ個のトーンを定義することと、
二重基準により複数のベクトル化キャンセル・チップ間でクロストーク・キャンセルを分割し、前記二重基準は前記被害側−妨害側分割および妨害側−被害側分割のいずれかであることと、
前記ベクトル化キャンセル・チップのそれぞれが前記二重基準に基づいて部分的キャンセルを行うようにすることと、
を備える方法。
［付記１０］ 前記ＤＳＬシステムはＮ個のポートを備え、ここでＤ＝Ｖ＝Ｎである、付記９に記載の方法。
［付記１１］ 前記二重基準は被害側−妨害側分割であり、前記被害側は最初にグループに分割され、各グループはＧ _ｄ ベクトル化キャンセル・チップ間の妨害側に基づき分割され、前記部分的キャンセルを行うことが、所定のグループの被害側、Ｄ／Ｇ _ｄ の妨害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記９に記載の方法。
［付記１２］ 前記システムはＧ _Ｖ のグループのＣ／Ｇ _Ｖ のベクトル化キャンセル・チップをそれぞれ備え、１つのグループの各ベクトル化キャンセル・チップが、Ｖ／Ｇ _Ｖ の被害側のグループに対する前記部分的キャンセルを行う、付記１１に記載の方法。
［付記１３］ 前記二重基準は妨害側−被害側分割であり、前記妨害側は最初にグループに分割され、各グループはＧ _Ｖ ベクトル化キャンセル・チップ間の被害側に基づき分割され、前記部分的キャンセルを行うことが、所定のグループの妨害側、Ｖ／Ｇ _Ｖ の被害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１１に記載の方法。
［付記１４］ 前記システムはＧ _ｄ のグループのＣ／Ｇ _ｄ のベクトル化キャンセル・チップをそれぞれ備え、１つのグループの各ベクトル化キャンセル・チップが、Ｄ／Ｇ _ｄ の妨害側のグループに対する前記部分的キャンセルを行う、付記１３に記載の方法。
［付記１５］ ＤＳＬシステムのＤ個の妨害側回線、Ｖ個の被害側回線、およびＴ個のＤＳＬトーンを有する前記ＤＳＬシステムのためのベクトル・キャンセル・システムであり、
前記システムは、
第１の複数のベクトル・キャンセル・チップと、
第２の複数のベクトル・キャンセル・チップと、
前記第１および第２の複数のベクトル・キャンセル・チップのおのおのがそれぞれ、部分的キャンセルを行い、前記第１および第２の複数間のベクトル・キャッシュの前記分割は基準に基づき、前記基準は前記妨害側回線、前記被害側回線、および前記トーンのいずれかであるシステム。
［付記１６］ 前記基準は前記トーンであり、前記部分的キャンセルを行うことが、所定のトーンｔ、ｖ＝０からＶ−１までのすべての被害側に対する部分的に累算された生成物、およびｄ＝０からＤ−１までのすべての妨害側に対する、計算を備える、付記１５に記載のシステム。
［付記１７］ 前記基準は前記被害側回線であり、前記部分的キャンセルを行うことが、所定の被害側回線ｖ、ｄ＝０からＤ−１までのすべての妨害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１５に記載のシステム。
［付記１８］ 前記基準は前記妨害側回線であり、前記部分的キャンセルを行うことが、所定の妨害側回線ｄ、ｖ＝０からＶ−１までのすべての被害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１５に記載のシステム。
［付記１９］ 前記基準は被害側−妨害側分割であり、前記被害側は最初にグループに分割され、各グループはＧ _ｄ ベクトル化キャンセル・チップ間の妨害側に基づき分割され、前記部分的キャンセルを行うことが、所定のグループの被害側、Ｄ／Ｇ _ｄ の妨害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１５に記載の方法。
［付記２０］ 前記基準は妨害側−被害側分割であり、前記妨害側は最初にグループに分割され、各グループはＧ _Ｖ ベクトル化キャンセル・チップ間の被害側に基づき分割され、前記部分的キャンセルを行うことが、所定のグループの妨害側、Ｖ／Ｇ _Ｖ の被害側に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、計算を備える、付記１５に記載の方法。

Claims (15)

1. ＤＳＬシステムでベクトル化ＤＳＬクロストーク・キャンセルを行うための方法であり、
   前記方法は、
   前記ＤＳＬシステムでＤ個の妨害側回線を定義することと、
   前記ＤＳＬシステムでＶ個の被害側回線を定義することと、
   前記ＤＳＬシステムでＴ個のＤＳＬトーンを定義することと、
   二重基準により複数のＣ個のベクトル化キャンセル・チップ間でクロストーク・キャンセルを分割することと、
   前記ベクトル化キャンセル・チップのそれぞれに、前記二重基準に基づいて部分的なキャンセルを実行させることと
   を備え、
   前記二重基準は被害側−妨害側分割であり、前記被害側は最初に複数の前記Ｖ個の被害側回線のＧ _ｖ グループにそれぞれ分割され、ここで、Ｇ _ｖ は、２以上の整数であり、Ｖ／Ｇ _ｖ の被害側の各グループはＧ_ｄベクトル化キャンセル・チップ間の妨害側に基づきさらに分割され、ここで、Ｇ _ｄ は、２以上の整数であり、Ｇ _ｄ ×Ｇ _Ｖ ＝Ｃであり、前記部分的キャンセルを行うことが、前記複数のＶ／Ｇ _ｖ の被害側の所定のグループ、前記Ｄ個の妨害側回線の複数のＤ／Ｇ _ｄ に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、それぞれのベクトル化キャンセル・チップによる計算を備える、方法。
2. 前記ＤＳＬシステムはＮ個のポートを備え、ここでＤ＝Ｖ＝Ｎである、請求項１に記載の方法。
3. 前記システムはＧ_ＶのグループのＣ／Ｇ_Ｖのベクトル化キャンセル・チップにそれぞれグループ化されるＣベクトル化キャンセル・チップ備え、１つのグループの各ベクトル化キャンセル・チップが、Ｖ／Ｇ_Ｖの被害側のグループ、および、ｔ＝０からＴ−１までのすべてのトーンに対する前記Ｄ／Ｇ _ｄ 妨害側に対する前記部分的キャンセルだけを行う、請求項１に記載の方法。
4. ＤＳＬシステムでベクトル化ＤＳＬクロストーク・キャンセルを行うための方法であり、
   前記方法は、
   前記ＤＳＬシステムでＤ個の妨害側回線を定義することと、
   前記ＤＳＬシステムでＶ個の被害側回線を定義することと、
   前記ＤＳＬシステムでＴ個のＤＳＬトーンを定義することと、
   二重基準により複数のＣ個のベクトル化キャンセル・チップ間でクロストーク・キャンセルを分割することと、
   前記ベクトル化キャンセル・チップのそれぞれに、前記二重基準に基づき部分的なキャンセルを実行させることと
   を備え、
   前記二重基準は、妨害側−被害側分割であり、前記妨害側は最初に複数の前記Ｄ個の妨害側回線のＧ _ｄ グループそれぞれに分割され、ここで、Ｇ _ｄ は、２以上の整数であり、Ｄ／Ｇ _ｄ 妨害側の各グループはＧ _Ｖ ベクトル化キャンセル・チップ間の妨害側に基づきさらに分割され、ここで、Ｇ _Ｖ は、２以上の整数であり、Ｇ _ｄ ×Ｇ _Ｖ ＝Ｃであり、前記部分的キャンセルを行うことが、前記複数のＤ／Ｇ _ｄ の妨害側の所定のグループ、前記被害側回線の複数のＶ／Ｇ _Ｖ に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、それぞれのベクトル化キャンセル・チップによる計算を備える、方法。
5. 前記システムはＧ_ｄのグループのＣ／Ｇ_ｄのベクトル化キャンセル・チップにそれぞれグループ化されるＣ個のベクトル化キャンセル・チップを備え、１つのグループの各ベクトル化キャンセル・チップが、Ｄ／Ｇ_ｄの妨害側のグループ、および、ｔ＝０からＴ−１までのすべてのトーンのための前記Ｖ／Ｇ _ｖ の被害側に対する前記部分的キャンセルだけを行う、請求項４に記載の方法。
6. Ｄ個の妨害側回線、Ｖ個の被害側回線、Ｔ個のＤＳＬトーン、および、Ｃ個のベクトル化キャンセル・チップを有するＤＳＬシステムのためのベクトル・キャンセル・システムであり、
   前記システムは、
   第１の複数のベクトル・キャンセル・チップと、
   第２の複数のベクトル・キャンセル・チップと
   を備え、
   前記第１および第２の複数のベクトル・キャンセル・チップのおのおのがそれぞれ、部分的キャンセルを行い、前記第１および第２の複数間のベクトル・キャンセルの分割は二重基準に基づき、
   前記二重基準は被害側−妨害側分割であり、前記被害側は最初に複数の前記Ｖ被害側回線のＧ_ｖグループにそれぞれ分割され、ここで、Ｇ _ｖ は、２以上の整数であり、Ｖ／Ｇ _ｖ 被害側の各グループはＧ_ｄベクトル化キャンセル・チップ間の妨害側に基づきさらに分割され、ここで、Ｇ _ｄ は、２以上の整数であり、Ｇ _ｄ ×Ｇ _Ｖ ＝Ｃであり、前記部分的キャンセルを行うことが、前記複数のＶ／Ｇ _ｖ の被害側の所定のグループ、Ｄ個の妨害側回線の複数のＤ／Ｇ _ｄ に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、それぞれのベクトル化キャンセル・チップによる計算を備える、ベクトル・キャンセル・システム。
7. Ｄ個の妨害側回線、Ｖ個の被害側回線、Ｔ個のＤＳＬトーン、および、Ｃ個のベクトル化キャンセル・チップを有するＤＳＬシステムのためのベクトル・キャンセル・システムであり、
   前記システムは、
   第１の複数のベクトル・キャンセル・チップと、
   第２の複数のベクトル・キャンセル・チップと
   を備え、
   前記第１および第２の複数のベクトル・キャンセル・チップのおのおのがそれぞれ、部分的キャンセルを行い、前記第１および第２の複数間のベクトル・キャンセルの前記分割は二重基準に基づき、前記第１および第２の複数のベクトル・キャンセル・チップはさらに、それらの間の部分的にキャンセルされた入力データを通信し、すべてのＤ個の妨害側回線、すべてのＶ個の被害側回線、すべてのＴ個のＤＳＬトーンのための完全にキャンセルされた出力を形成し、前記二重基準は妨害側−被害側分割であり、前記妨害側は最初に複数の前記Ｄ個の妨害側回線のＧ _ｄ グループにそれぞれ分割され、ここで、Ｇ _ｄ は２以上の整数であり、Ｄ／Ｇ _ｄ の妨害側の各グループはＧ_Ｖベクトル化キャンセル・チップ間の被害側に基づきさらに分割され、ここで、Ｇ _Ｖ は、２以上の整数であり、Ｇ _ｄ ×Ｇ _Ｖ ＝Ｃであり、前記部分的キャンセルを行うことが、前記複数のＤ／Ｇ _ｄ の妨害側の所定のグループ、前記被害側回線の複数のＶ／Ｇ _Ｖ に対する部分的に累算された生成物、およびｔ＝０からＴ−１までのすべてのトーンに対する、前記ベクトル化キャンセル・チップのそれぞれによる計算を備える、ベクトル・キャンセル・システム。
8. 前記部分的キャンセルを行うことは、Ｖ／Ｇ _Ｖ の被害側の各グループ内で、前記Ｇ _ｄ のベクトル化キャンセル・チップのすべての間のすべてのＤ個の妨害側に対する前記部分的に累算された生成物を通信することをさらに備える、請求項１に記載の方法。
9. 第１のグループのＶ／Ｇ _ｖ の被害側のための前記Ｇ _ｄ ベクトル化キャンセル・チップの１つだけから、第２のグループのＶ／Ｇ _ｖ の被害側のための前記Ｇ _ｄ ベクトル化キャンセル・チップの１つだけまでの間の部分的に累算された生成物を通信することと、前記通信された部分的に累算された生成物を合計し、すべてのＤ個の妨害側、すべてのＶ個の被害側、すべてのＴ個のトーンのための完全なクロストーク・キャンセルを取得することとをさらに備える、請求項８に記載の方法。
10. 前記部分的キャンセルを行うことが、Ｄ／Ｇ _ｄ 妨害側の各グループ内で、前記Ｇ _Ｖ ベクトル化キャンセル・チップのすべての間のすべてのＶ被害側に対する前記部分的に累算された生成物を通信することをさらに備える、請求項４に記載の方法。
11. 第１のグループのＤ／Ｇ _ｄ の妨害側のための前記Ｇ _Ｖ ベクトル化キャンセル・チップの１つだけから、第２のグループのＤ／Ｇ _ｄ の妨害側のための前記Ｇ _Ｖ ベクトル化キャンセル・チップの１つだけまでの間の部分的に累算された生成物を通信することと、前記通信された部分的に累算された生成物を合計し、すべてのＤ個の妨害側、すべてのＶ個の被害側、すべてのＴ個のトーンのための完全なクロストーク・キャンセルを取得することとをさらに備える、請求項１０に記載の方法。
12. Ｖ／Ｇ _ｖ 被害側の各グループのための前記Ｇ _ｄ のベクトル化キャンセル・チップのすべての間の通信リンクをさらに備える、請求項６に記載のベクトル・キャンセル・システム。
13. 第１のグループのＶ／Ｇ _ｖ の被害側のための前記Ｇ _ｄ のベクトル化キャンセル・チップの１つだけと第２のグループのＶ／Ｇ _ｖ の被害側のための前記Ｇ _ｄ のベクトル化キャンセル・チップの１つだけとの間の通信リンクをさらに備える、請求項１２に記載のベクトル・キャンセル・システム。
14. Ｄ／Ｇ _ｄ の妨害側の各グループのための前記Ｇ _Ｖ のベクトル化キャンセル・チップのすべての間の通信リンクをさらに備える、請求項７に記載のベクトル・キャンセル・システム。
15. 第１のグループのＤ／Ｇ _ｄ の妨害側のための前記Ｇ _Ｖ のベクトル化キャンセル・チップの１つだけと第２のグループのＤ／Ｇ _ｄ の妨害側のための前記Ｇ _Ｖ のベクトル化キャンセル・チップの１つだけとの間の通信リンクをさらに備える、請求項１４に記載のベクトル・キャンセル・システム。