JP5910113B2 - 信号処理装置および増幅装置 - Google Patents

Description

本発明は、信号処理装置および増幅装置に関する。

従来、無線送信機などにおいて、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）信号を増幅するＨＰＡ（Ｈｉｇｈ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ：大電力増幅器）が用いられている（たとえば、下記特許文献１参照。）。ＨＰＡは、増幅効率を高めるために、入力レベルと出力レベルとの関係が非線形となる非線形領域で駆動されることがある。

ＨＰＡの非線形性は、たとえば入力信号のＰ倍（Ｐは２以上の自然数）の帯域幅を有する寄生成分を出力信号に発生させる。たとえば、ＨＰＡの３次の非線形性は、入力信号の３倍の帯域幅を有する寄生成分を出力信号に発生させる。また、ＨＰＡの５次の非線形性は、入力信号の５倍の帯域幅を有する寄生成分を出力信号に発生させる。このように、ＨＰＡの非線形性は、ＲＦ信号の帯域内および帯域外において、ＩＭ３（３次歪み）、ＩＭ５（５次歪み）などの非線形歪み（相互変調歪み）を発生させる。

プリディストーション（ＰＤ：Ｐｒｅ−Ｄｉｓｔｏｒｔｉｏｎ：前置歪み補償）は、ＨＰＡを線形化することによって非線形歪みを低減する技術の一つである。プリディストーションにおいては、ＨＰＡへの入力信号に対して、ＨＰＡにおける非線形性の逆特性を与えることによって非線形歪みが補償される。

また、ＨＰＡの出力信号をフィードバックしながら非線形歪みを補償する適応プリディストーション（ＡＰＤ：Ａｄａｐｔｉｖｅ Ｐｒｅ−Ｄｉｓｔｏｒｔｉｏｎ：適応前置歪み補償）が知られている。適応プリディストーションには、たとえば、非線形歪みの前置補償をデジタル処理で行う適応デジタルプリディストーションがある。

適応デジタルプリディストーションにおいては、ＨＰＡの出力信号をフィードバックするフィードバック経路が設けられる。フィードバック経路には、たとえば、ＨＰＡの出力信号をデジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログ／デジタル変換器）が設けられる。このＡＤＣには、たとえば、フィードバックされる信号をデジタル信号に変換するために高速なＡＤＣが用いられる。

米国特許第７７６９１０３号明細書

しかしながら、上述した従来技術では、高速なＡＤＣはビット分解能が低いため、プリディストーションによる非線形歪みの補償性能が低くなる場合がある。

本発明は、上述した従来技術による問題点を解消するため、非線形歪みの補償性能の向上を図ることができる信号処理装置および増幅装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明の一側面によれば、デジタル信号に補正値を乗算し、乗算したデジタル信号をアナログ信号に変換し、変換して増幅器によって増幅されたアナログ信号の瞬間値を、前記アナログ信号の最大周波数の２倍より小さい所定周波数に相当する所定周期で保持し、保持した瞬間値を前記所定周波数の動作クロックによりデジタル値に変換し、変換したデジタル値に基づいて、前記増幅器によって増幅されたアナログ信号の非線形歪みを小さくする補正値となるように前記補正部の前記補正値を更新する信号処理装置および増幅装置が提案される。

本発明の一側面によれば、非線形歪みの補償性能の向上を図ることができるという効果を奏する。

図１は、実施の形態にかかる増幅装置および信号処理装置の構成の一例を示す図である。 図２は、増幅装置の実施例を示す図である。 図３は、各クロック信号およびサンプルパルスの一例を示す図である。 図４は、サンプル／ホールド回路の入出力信号の一例を示す図である。 図５−１は、サンプリングの一例を示す図（その１）である。 図５−２は、サンプリングの一例を示す図（その２）である。 図６は、ＨＰＡの出力信号のスペクトラムの一例を示す図である。 図７は、デジタイザにおけるサンプリングレートと分解能との関係の一例を示す図である。 図８は、増幅装置の変形例を示す図である。 図９は、増幅装置のハードウェア構成の一例を示す図である。

以下に添付図面を参照して、本発明にかかる信号処理装置および増幅装置の実施の形態を詳細に説明する。

（実施の形態）
（実施の形態にかかる増幅装置および信号処理装置の構成）
図１は、実施の形態にかかる増幅装置および信号処理装置の構成の一例を示す図である。図１に示すように、実施の形態にかかる増幅装置１００は、信号処理装置１１０と、増幅器１２０と、を備えている。増幅器１２０は、対象信号を増幅して出力する。対象信号は、たとえばＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｐｌｅｘｉｎｇ：直交周波数分割多重）により変調された高周波信号である。

信号処理装置１１０は、増幅器１２０において対象信号に生じる非線形歪みのプリディストーション（前置補償）を行うプリディストータ（前置補償装置）である。具体的には、信号処理装置１１０は、補正部１１１と、変換部１１２と、サンプルホールド部１１３と、デジタイザ１１４と、更新部１１５と、を備えている。

補正部１１１には、デジタル信号が入力される。補正部１１１は、入力されたデジタル信号を可変の補正値により補正する。たとえば、補正部１１１は、入力されたデジタル信号に補正値を乗算することにより補正を行う。補正部１１１における補正値は、更新部１１５によって更新される。補正部１１１は、補正したデジタル信号を変換部１１２へ出力する。変換部１１２は、補正部１１１から出力されたデジタル信号をアナログ信号に変換する。変換部１１２は、変換したアナログ信号を増幅器１２０へ出力する。

増幅器１２０は、変換部１１２から出力されたアナログ信号を増幅する。たとえば、増幅器１２０は、入力レベルと出力レベルとの関係が非線形となる非線形領域で駆動される。増幅器１２０は、たとえばＨＰＡ（大電力増幅器）である。増幅器１２０においては、増幅されるアナログ信号に非線形歪み（相互変調歪み）が発生する。増幅器１２０は、増幅したアナログ信号を増幅装置１００の後段へ出力する。また、増幅器１２０から出力されるアナログ信号は、サンプルホールド部１１３へも出力される。

サンプルホールド部１１３は、増幅器１２０から出力されたアナログ信号の瞬間値（瞬間レベル）を所定周期により保持する。所定周期は、たとえば、増幅器１２０から出力されたアナログ信号の全帯域をキャプチャするための周波数より小さい所定周波数ｆに相当する周期１／ｆである。増幅器１２０から出力されたアナログ信号の全帯域をキャプチャするための周波数は、たとえば増幅器１２０から出力されたアナログ信号の最大周波数の２倍の周波数（ナイキスト周波数）である。サンプルホールド部１１３は、保持している瞬間値をデジタイザ１１４へ出力する。したがって、サンプルホールド部１１３からデジタイザ１１４へ出力される瞬間値は、周期１／ｆで更新される。

デジタイザ１１４は、サンプルホールド部１１３によって保持された瞬間値を、上記の周波数ｆの動作クロックによりデジタル値に変換する。デジタイザ１１４は、変換したデジタル値を更新部１１５へ出力する。したがって、デジタイザ１１４から更新部１１５へ出力されるデジタル値は、周期１／ｆで更新される。

更新部１１５は、デジタイザ１１４から出力されたデジタル値に基づいて、補正部１１１の補正値を更新する。具体的には、更新部１１５は、補正部１１１の補正値を、増幅器１２０におけるアナログ信号の非線形歪みを補償する補正値となるように更新する。たとえば、更新部１１５は、補正部１１１へ入力されるデジタル信号を分岐したデジタル信号と、デジタイザ１１４から出力されたデジタル値と、に基づいて増幅器１２０の出力信号の非線形歪みを導出する。そして、更新部１１５は、導出する非線形歪みが小さくなるように補正部１１１の補正値を更新する。

図１に示した増幅装置１００によれば、サンプルホールド部１１３において低速（周期１／ｆ）でフィードバック信号の瞬間値を保持し、デジタイザ１１４を低速（周波数ｆ）で動作させるアンダーサンプリングを行うことができる。このため、フィードバック経路のデジタイザ１１４には低速なデジタイザを用いることができる。

また、プリディストーションにおいては、フィードバック信号のデジタル変換によって元のデジタル信号を復元しなくてもよい。このため、デジタイザ１１４に低速なデジタイザを用いてもプリディストーションを行うことができる。低速なデジタイザは、ビット分解能（量子化分解能）を高くすることができる（たとえば図７参照）ため、デジタイザ１１４のビット分解能を高くして量子化雑音を低減し、ＳＩＮＲ（Ｓｉｇｎａｌ ｔｏ Ｉｎｔｅｒｆｅｒｅｎｃｅ ａｎｄ Ｎｏｉｓｅ Ｒａｔｉｏ：信号対干渉雑音比）を向上させることができる。このため、非線形歪みの補償性能の向上を図ることができる。

また、低速なデジタイザは消費電力が小さいため、プリディストーションにおける消費電力を抑えることも可能である。また、低速なデジタイザは、製造コストが小さいため、増幅装置１００の製造コストを抑えることも可能である。

また、たとえば、フィードバック経路に低速のＡＤＣを用いるためにアンチエイリアスのローパスフィルタをＡＤＣの前段に設ける構成においては、ローパスフィルタの帯域制限によってフィードバック信号が劣化する。これに対して、増幅装置１００においては、サンプルホールド部１１３において低速（周期１／ｆ）でフィードバック信号の瞬間値を保持する。これにより、フィードバック経路にローパスフィルタを設けなくてもデジタイザ１１４を低速（周波数ｆ）で動作させることができる。このため、フィードバック信号の劣化を抑え、非線形歪みの補償性能の向上を図ることも可能である。

（増幅装置の実施例）
図２は、増幅装置の実施例を示す図である。図２に示す増幅装置２００は、図１に示した増幅装置１００の実施例である。増幅装置２００は、クロック生成部２０１と、乗算部２０２と、ＤＡＣ２０３と、ＩＱ変調器２０４と、ＨＰＡ２０５と、ＩＱ復調器２０６と、サンプル／ホールド回路２０７と、分周器２０８と、デジタイザ２０９と、遅延部２１０と、減算部２１１と、乗算部２１２と、補正値更新部２１３と、振幅算出部２１４と、多項式演算部２１５と、を備えている。

図１に示した補正部１１１は、たとえば乗算部２０２によって実現することができる。図１に示した変換部１１２は、たとえばＤＡＣ２０３によって実現することができる。図１に示したサンプルホールド部１１３は、たとえばサンプル／ホールド回路２０７によって実現することができる。図１に示したデジタイザ１１４は、たとえばデジタイザ２０９によって実現することができる。図１に示した更新部１１５は、たとえば遅延部２１０、減算部２１１、乗算部２１２、補正値更新部２１３、振幅算出部２１４および多項式演算部２１５によって実現することができる。図１に示した増幅器１２０は、たとえばＨＰＡ２０５によって実現することができる。

クロック生成部２０１（ＣＬＯＣＫ Ｆ）は、ＤＡＣクロックを生成してＤＡＣ２０３および分周器２０８へ出力する。ＤＡＣクロックの周波数をＦとする。また、クロック生成部２０１は、サンプルパルスを生成してサンプル／ホールド回路２０７へ出力する。サンプルパルスは、たとえば周波数Ｆ／Ｎ（Ｎは１より大きい整数または小数）に相当する周期Ｎ／Ｆを示すパルス信号である。サンプルパルスの周期は、たとえば５０［ｎｓ］とすることができる。

増幅装置２００にはデジタルの入力信号ｓ（ｔ）が入力される。入力信号ｓ（ｔ）は、乗算部２０２、遅延部２１０、振幅算出部２１４へ入力される。乗算部２０２は、入力信号ｓ（ｔ）に、多項式演算部２１５から出力された補正値Ｆ（ｎ）を乗算する。乗算部２０２は、補正値Ｆ（ｎ）を乗算した信号をＤＡＣ２０３へ出力する。

ＤＡＣ２０３（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタル／アナログ変換器）は、乗算部２０２から出力された信号を、クロック生成部２０１から出力されたＤＡＣクロック（周波数Ｆ）に基づいてアナログ信号に変換する。ＤＡＣ２０３は、アナログ信号に変換した信号をＩＱ変調器２０４へ出力する。

たとえばアナログ信号の帯域幅を１００［ＭＨｚ］とすると、ＤＡＣ２０３から出力される信号は、たとえば１［ＧＳ／ｓ］の高いサンプリングクロックを有する。ＩＱ変調器２０４（Ｉ／Ｑ ＭＯＤ）は、ＤＡＣ２０３から出力された信号をＩＱ変調する。ＩＱ変調器２０４は、ＩＱ変調した信号をＨＰＡ２０５へ出力する。

ＨＰＡ２０５は、ＩＱ変調器２０４から出力された信号を増幅する。ＨＰＡ２０５は、増幅した信号（ＲＦ Ｏｕｔ）を増幅装置２００の後段へ出力する。また、ＨＰＡ２０５は、増幅した信号をＩＱ復調器２０６へ出力する。ＨＰＡ２０５から出力される信号は、たとえば、非線形歪み（相互変調歪み）により、ＨＰＡ２０５へ入力される信号に対して帯域幅がＰ倍になった信号である。

たとえばアナログ信号の帯域幅を１００［ＭＨｚ］とすると、ＨＰＡ２０５から出力される信号の帯域は、非線形歪み（相互変調歪み）によりたとえば５＊１００＝５００［ＭＨｚ］以上になる。ＩＱ復調器２０６（Ｉ／Ｑ ＤＥＭＯＤ）は、ＨＰＡ２０５から出力された信号をＩＱ復調する。ＩＱ復調器２０６は、復調した信号をサンプル／ホールド回路２０７へ出力する。

サンプル／ホールド回路２０７（Ｓ／Ｈ）は、ＩＱ復調器２０６から出力された信号の振幅を、クロック生成部２０１からのサンプルパルスのタイミング（周期Ｎ／Ｆ）でサンプリングする。そして、サンプル／ホールド回路２０７は、サンプリングした信号を、クロック生成部２０１からの次のサンプルパルスのタイミングまで保持（ホールド）する。なお、ＩＱ復調器２０６からサンプル／ホールド回路２０７へ出力された信号は、たとえばＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）を通過していないため、帯域が制限されておらず広帯域である。

サンプル／ホールド回路２０７は、ホールドした信号をデジタイザ２０９へ出力する。したがって、サンプル／ホールド回路２０７からデジタイザ２０９へ出力される信号は、クロック生成部２０１からのサンプルパルスのタイミングで更新される。

分周器２０８（１／Ｎ）は、クロック生成部２０１から出力されたＤＡＣクロックの周波数を１／Ｎに分周する分周部である。分周器２０８は、分周したクロックを、デジタル変換のタイミングを示すＤＩＧクロックとしてデジタイザ２０９へ出力する。また、分周器２０８は、分周したクロックを、係数ｐｋ（ｎ）の更新処理を行うタイミングを示す更新信号（ＬＭＳ Ｅｎａｂｌｅ）として補正値更新部２１３へ出力する。したがって、ＤＩＧクロックおよび更新信号（ＬＭＳ Ｅｎａｂｌｅ）の周波数はＦ／Ｎとなる。分周器２０８には、たとえばプリスケーラ型またはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）型の分周器を用いることができる。

デジタイザ２０９は、サンプル／ホールド回路２０７から出力される信号を、分周器２０８から出力されたＤＩＧクロックによってデジタル信号に変換する。したがって、デジタイザ２０９は、ＤＡＣ２０３の１／Ｎの周波数Ｆ／Ｎの速度で動作する。たとえばサンプルパルスの周期を５０［ｎｓ］とすると、デジタイザ２０９はたとえば２０［ＭＨｚ］のような低クロックで動作することができる。デジタイザ２０９は、デジタル信号に変換した信号ｙ（ｎ）を減算部２１１へ出力する。デジタイザ２０９には、たとえば低速のＡＤＣを用いることもできる。

遅延部２１０は、入力信号ｓ（ｔ）を遅延量Δだけ遅延させ、遅延させた入力信号ｓ（ｔ−Δ）を減算部２１１および乗算部２１２へ出力する。減算部２１１は、遅延部２１０から出力された入力信号ｓ（ｔ−Δ）から、デジタイザ２０９から出力された信号ｙ（ｎ）を減算し、減算結果の信号ε（＝ｓ（ｔ−Δ）−ｙ（ｎ）＝ｓ（ｎ）−ｙ（ｎ））を乗算部２１２へ出力する。信号εは、ＨＰＡ２０５における非線形特性を示す信号である。

乗算部２１２は、減算部２１１から出力された信号εと、入力信号ｓ（ｔ−Δ）＝ｓ（ｎ）と、係数μと、を乗算する。乗算部２１２は、乗算結果の信号μ・ｓ（ｎ）・ε（ｎ）を補正値更新部２１３へ出力する。

補正値更新部２１３（Ｃｏｆｆ．ｐｋ（ｎ））は、多項式演算部２１５へ係数ｐｋ（ｎ）を出力する。また、補正値更新部２１３は、分周器２０８から出力されたＤＩＧクロックが示すタイミングで、多項式演算部２１５へ出力する係数ｐｋ（ｎ）を更新する。具体的には、補正値更新部２１３は、分周器２０８から出力された更新信号（ＬＭＳ Ｅｎａｂｌｅ）が示す周波数Ｆ／Ｎの各タイミングにおいて、乗算部２１２から出力された信号μ・ｓ（ｎ）・ε（ｎ）に基づく係数ｐｋ（ｎ）を算出する。

たとえば、補正値更新部２１３は、下記（１）式によって係数ｐｋ（ｎ）を算出する。補正値更新部２１３は、算出した係数ｐｋ（ｎ）を多項式演算部２１５へ出力する。これにより、デジタイザ２０９から出力される信号ｙ（ｎ）が更新される周期で、多項式演算部２１５へ出力する係数ｐｋ（ｎ）を更新することができる。

ｐｋ（ｎ）＝ｐｋ（ｎ−１）＋μ・ｓ（ｎ）・ε（ｎ） …（１）

振幅算出部２１４は、入力信号ｓ（ｔ）の振幅｜ｓ（ｔ）｜を取得し、取得した振幅を振幅｜ｓ（ｎ）｜として多項式演算部２１５へ出力する。多項式演算部２１５（Ｐｏｌｙｎｏｍ）は、補正値更新部２１３から出力された係数ｐｋ（ｎ）と、振幅算出部２１４から出力された振幅｜ｓ（ｎ）｜と、に基づいて補正値Ｆ（ｎ）を算出する。補正値Ｆ（ｎ）は、たとえば、ＨＰＡ２０５において入力信号ｓ（ｔ）に生じる非線形特性の逆特性を示す補正値である。

たとえば、多項式演算部２１５は、下記（２）式に示すｋ次の多項式の演算によって補正値Ｆ（ｎ）を算出する。多項式演算部２１５は、算出した補正値Ｆ（ｎ）を乗算部２０２へ出力する。補正値更新部２１３から出力される係数ｐｋ（ｎ）は周期Ｎ／Ｆで更新されるため、多項式演算部２１５による多項式の演算も周期Ｎ／Ｆで行うことができる。

このように、デジタイザ２０９から出力される信号ｙ（ｎ）が更新される周期Ｎ／Ｆで補正値Ｆ（ｎ）の更新処理を行うことで、信号ｙ（ｎ）が更新されていない間にも補正値Ｆ（ｎ）の更新処理を行うことを回避することができる。これにより、補正値Ｆ（ｎ）の更新の処理量の低減を図ることができる。

Ｆ（ｎ）＝ｐ１＋ｐ２｜ｓ（ｎ）｜＋ｐ３｜ｓ（ｎ）｜²
＋ｐ４｜ｓ（ｎ）｜³＋ … ＋ｐｋ｜ｓ（ｎ）｜^k-1 …（２）

このように、増幅装置２００は、多項式演算部２１５における補正値Ｆ（ｎ）の係数ｐｋ（ｎ）を補正値更新部２１３によって調整するＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ：最小平均２乗）アルゴリズムによるプリディストーションを行う。

（各クロック信号およびサンプルパルス）
図３は、各クロック信号およびサンプルパルスの一例を示す図である。図３において、横軸は時間を示し、縦軸方向は信号強度を示している。ＤＡＣクロック３１０は、クロック生成部２０１からＤＡＣ２０３へ出力されるＤＡＣクロックを示している。ＤＩＧクロック３２０は、分周器２０８からデジタイザ２０９へ出力されるＤＩＧクロックを示している。ＤＩＧクロック３２０は、分周器２０８による分周により、ＤＡＣクロック３１０の１１分の１の周波数となっている（Ｎ＝１１）。

サンプルパルス３３０は、クロック生成部２０１からサンプル／ホールド回路２０７へ入力されるサンプルパルスを示している。サンプルパルス３３０のパルス周期３３１は、ＤＡＣクロック３１０の周期のＮ倍となっている。

（サンプル／ホールド回路の入出力信号）
図４は、サンプル／ホールド回路の入出力信号の一例を示す図である。図４において、横軸は時間を示し、縦軸方向は信号強度を示している。また、図４において、図３に示した部分と同様の部分については同一の符号を付して説明を省略する。入力信号４１０は、ＩＱ復調器２０６からサンプル／ホールド回路２０７へ入力される信号を示している。ここでは入力信号４１０が正弦波であると仮定する。

出力信号４２０は、サンプル／ホールド回路２０７へ入力信号４１０が入力されたと仮定した場合にサンプル／ホールド回路２０７から出力される信号を示している。図４に示すように、サンプル／ホールド回路２０７によるホールドおよびサンプルの周波数は、出力信号４２０の周波数の２倍より低くすることができる。

（サンプリングの例）
図５−１および図５−２は、サンプリングの一例を示す図である。図５−１および図５−２において、横軸は時間を示し、縦軸方向は信号強度を示している。図５−１および図５−２に示すアナログ信号５１１は、サンプル／ホールド回路２０７へ入力されるアナログ信号を示している。

図５−１に示すサンプル点５１２は、サンプル／ホールド回路２０７およびデジタイザ２０９によってアナログ信号５１１を十分に高いレート（たとえば周波数Ｆ）でサンプリングしたと仮定した場合のサンプリング点を示している。変換時間５１３は、サンプル点５１２の間隔であり、サンプル／ホールド回路２０７からの信号をデジタイザ２０９がデジタル値に変換する時間を示している。サンプリングのレートが高いため、変換時間５１３が短く、変換時間５１３の間のアナログ信号５１１の変動量５１４も小さくなる。

図５−２に示すサンプル点５２１は、サンプル／ホールド回路２０７およびデジタイザ２０９によってアナログ信号５１１を低いレート（たとえば周波数Ｆ／Ｎ）でサンプリングした場合のサンプリング点を示している。ホールド信号５２２は、サンプル／ホールド回路２０７によってホールドされてデジタイザ２０９へ出力される信号を示している。変換時間５２３は、サンプル点５２１の間隔であり、サンプル／ホールド回路２０７からの信号をデジタイザ２０９がデジタル値に変換する時間を示している。

増幅装置２００においては、サンプル／ホールド回路２０７およびデジタイザ２０９におけるサンプリングのレートが低いため、変換時間５２３が長くなり、デジタイザ２０９におけるビット分解能を高くすることができる。

（ＨＰＡの出力信号のスペクトラム）
図６は、ＨＰＡの出力信号のスペクトラムの一例を示す図である。図６において、横軸は、ＨＰＡ２０５から出力される信号の中心波長からのオフセット［ＭＨｚ］を示し、縦軸方向は信号強度を示している。ここでは、デジタイザ２０９のビット分解能は、高速なＡＤＣのビット分解能と同等であると仮定する。また、デジタイザ２０９の動作レートは、高速なＡＤＣ（またはＤＡＣ２０３）の１／１０であるとする（Ｎ＝１０）。また、ここではＨＰＡ２０５の増幅対象の信号がＯＦＤＭにより変調された信号であるとする。

スペクトル６０１は、ＨＰＡ２０５によって増幅される前の信号のスペクトルである。スペクトル６０２は、プリディストーションを行わないと仮定した場合においてＨＰＡ２０５から出力される信号のスペクトルである。スペクトル６０２に示すように、プリディストーションを行わない場合はＨＰＡ２０５において大きな非線形歪みが発生する。

スペクトル６０３は、サンプル／ホールド回路２０７およびデジタイザ２０９に替えて高速のＡＤＣを設けたと仮定した場合においてＨＰＡ２０５から出力される信号のスペクトルである。スペクトル６０４は、サンプル／ホールド回路２０７およびデジタイザ２０９を備えた増幅装置２００におけるＨＰＡ２０５から出力される信号のスペクトルである。スペクトル６０３，６０４に示すように、低速なサンプル／ホールド回路２０７およびデジタイザ２０９を備えた増幅装置２００によれば、高速なＡＤＣを設ける場合と同様に、ＨＰＡ２０５において発生する非線形歪みを抑えることができる。

そして、増幅装置２００においては、低速なデジタイザ２０９を用いることによりビット分解能を高くすることができるため、量子化雑音を低減し、ＳＩＮＲを向上させることができる。このため、非線形歪みの補償性能をさらに向上させることができる。

（デジタイザにおけるサンプリングレートと分解能との関係）
図７は、デジタイザにおけるサンプリングレートと分解能との関係の一例を示す図である。図７において、横軸はデジタイザ（たとえばデジタイザ２０９）におけるサンプリングレートを示している。縦軸は、デジタイザの分解能［Ｂｉｔ］（ビット分解能）を示している。分解能７０１〜７０５に示すように、サンプリングレートが高いデジタイザほど分解能が低くなる。そして、増幅装置２００においてはサンプリングレートの低いデジタイザ２０９を用いることができるため、デジタイザ２０９において高い分解能を実現することができる。

（増幅装置の変形例）
図８は、増幅装置の変形例を示す図である。図８において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図８に示すように、増幅装置２００は、図２に示した多項式演算部２１５に代えてＬＵＴ管理部８０１を備えていてもよい。ＬＵＴ管理部８０１は、係数ｐｋ（ｎ）および振幅｜ｓ（ｎ）｜の各組み合わせと、上記（２）式に示す多項式の演算による補正値Ｆ（ｎ）の算出結果と、を対応付けるＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ルックアップテーブル）を記憶している。

そして、ＬＵＴ管理部８０１は、補正値更新部２１３から出力された係数ｐｋ（ｎ）と、振幅算出部２１４から出力された振幅｜ｓ（ｎ）｜と、の組み合わせに対応する補正値Ｆ（ｎ）をＬＵＴから取得し、取得した補正値Ｆ（ｎ）を乗算部２０２へ出力する。これにより、補正値Ｆ（ｎ）の更新の処理量の低減を図ることができる。

（増幅装置のハードウェア構成）
図９は、増幅装置のハードウェア構成の一例を示す図である。図９において、図２または図８に示した部分と同様の部分については同一の符号を付して説明を省略する。図９に示すように、図２に示した乗算部２０２、遅延部２１０、減算部２１１、乗算部２１２、補正値更新部２１３、振幅算出部２１４および多項式演算部２１５は、たとえばデジタル回路９０１によって実現することができる。

また、図８に示した乗算部２０２、遅延部２１０、減算部２１１、乗算部２１２、補正値更新部２１３、振幅算出部２１４およびＬＵＴ管理部８０１は、たとえばデジタル回路９０１によって実現することができる。また、分周器２０８をデジタル回路９０１によって実現してもよい。デジタル回路９０１は、たとえばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）によって実現することができる。

以上説明したように、信号処理装置および増幅装置によれば、プリディストーションにおいて、増幅器の出力信号をアンダーサンプリングする構成とすることにより、フィードバック経路に低速で高分解能のデジタイザを用いることが可能になる。これにより、非線型歪みの低減を図ることができる。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）デジタル信号を補正値により補正する補正部と、
前記補正部によって補正されたデジタル信号をアナログ信号に変換する変換部と、
前記変換部によって変換され、増幅器によって増幅されたアナログ信号の瞬間値を、前記アナログ信号の最大周波数の２倍より小さい所定周波数に相当する所定周期で保持するサンプルホールド部と、
前記サンプルホールド部によって保持された瞬間値を前記所定周波数の動作クロックによりデジタル値に変換するデジタイザと、
前記デジタイザによって変換されたデジタル値に基づいて、前記増幅器によって増幅されたアナログ信号の非線形歪みを小さくする補正値となるように前記補正部の前記補正値を更新する更新部と、
を備えることを特徴とする信号処理装置。

（付記２）クロック信号を生成する生成部と、
前記生成部によって生成されたクロック信号を分周することにより前記動作クロックを生成する分周部と、を備え、
前記変換部は、前記生成部によって生成されたクロック信号に基づいて前記デジタル信号をアナログ信号に変換し、
前記デジタイザは、前記分周部によって生成された動作クロックにより前記瞬間値をデジタル値に変換することを特徴とする付記１に記載の信号処理装置。

（付記３）前記更新部は、前記所定周波数の動作クロックに基づいて、前記所定周期で前記補正値の更新処理を行うことを特徴とする付記１または２に記載の信号処理装置。

（付記４）前記変換部によって変換されたアナログ信号を変調して前記増幅器へ入力する変調器と、
前記増幅器によって増幅されたアナログ信号を復調する復調器と、を備え、
前記サンプルホールド部は、前記復調器によって復調されたアナログ信号の瞬間値を保持することを特徴とする付記１〜３のいずれか一つに記載の信号処理装置。

（付記５）デジタル信号を補正値により補正する補正部と、
前記補正部によって補正されたデジタル信号をアナログ信号に変換する変換部と、
前記変換部によって変換されたアナログ信号を増幅する増幅器と、
前記増幅器によって増幅されたアナログ信号の瞬間値を、前記アナログ信号の最大周波数の２倍より小さい所定周波数に相当する所定周期で保持するサンプルホールド部と、
前記サンプルホールド部によって保持された瞬間値を前記所定周波数の動作クロックによりデジタル値に変換するデジタイザと、
前記デジタイザによって変換されたデジタル値に基づいて、前記増幅器によって増幅されたアナログ信号の非線形歪みを小さくする補正値となるように前記補正部の前記補正値を更新する更新部と、
を備えることを特徴とする増幅装置。

（付記６）前記増幅器は、入力レベルと出力レベルとの関係が非線形となる領域で駆動されるＨＰＡ（Ｈｉｇｈ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ：大電力増幅器）であることを特徴とする付記５に記載の増幅装置。

（付記７）前記増幅器は、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｐｌｅｘｉｎｇ：直交周波数分割多重）により変調された前記アナログ信号を増幅することを特徴とする付記５または６に記載の増幅装置。

１００，２００ 増幅装置
１１０ 信号処理装置
１１１ 補正部
１１２ 変換部
１１３ サンプルホールド部
１１４，２０９ デジタイザ
１１５ 更新部
１２０ 増幅器
２０１ クロック生成部
２０２，２１２ 乗算部
２０３ ＤＡＣ
２０４ ＩＱ変調器
２０５ ＨＰＡ
２０６ ＩＱ復調器
２０７ サンプル／ホールド回路
２０８ 分周器
２１０ 遅延部
２１１ 減算部
２１３ 補正値更新部
２１４ 振幅算出部
２１５ 多項式演算部
３１０ ＤＡＣクロック
３２０ ＤＩＧクロック
３３０ サンプルパルス
３３１ パルス周期
４１０ 入力信号
４２０ 出力信号
５１１ アナログ信号
５１２，５２１ サンプル点
５１３，５２３ 変換時間
５１４ 変動量
５２２ ホールド信号
６０１〜６０４ スペクトル
７０１〜７０５ 分解能
８０１ ＬＵＴ管理部
９０１ デジタル回路

Claims (3)

1. デジタル信号を補正値により補正する補正部と、
   クロック信号を生成する生成部と、
   前記生成部によって生成されたクロック信号に基づいて、前記補正部によって補正されたデジタル信号をアナログ信号に変換する変換部と、
   前記変換部によって変換され、増幅器によって増幅されたアナログ信号の瞬間値を、前記アナログ信号の最大周波数の２倍より小さい所定周波数に相当する所定周期で保持するサンプルホールド部と、
   前記生成部によって生成されたクロック信号を分周することにより前記所定周波数の動作クロックを生成する分周部と、
   前記サンプルホールド部によって保持された瞬間値を、前記分周部によって生成された動作クロックによりデジタル値に変換するデジタイザと、
   前記デジタイザによって変換されたデジタル値に基づいて、前記増幅器によって増幅されたアナログ信号の非線形歪みを小さくする補正値となるように前記補正部の前記補正値を更新する更新部と、
   を備えることを特徴とする信号処理装置。
2. 前記更新部は、前記所定周波数の動作クロックに基づいて、前記所定周期で前記補正値の更新処理を行うことを特徴とする請求項１に記載の信号処理装置。
3. デジタル信号を補正値により補正する補正部と、
   クロック信号を生成する生成部と、
   前記生成部によって生成されたクロック信号に基づいて、前記補正部によって補正されたデジタル信号をアナログ信号に変換する変換部と、
   前記変換部によって変換されたアナログ信号を増幅する増幅器と、
   前記増幅器によって増幅されたアナログ信号の瞬間値を、前記アナログ信号の最大周波数の２倍より小さい所定周波数に相当する所定周期で保持するサンプルホールド部と、
   前記生成部によって生成されたクロック信号を分周することにより前記所定周波数の動作クロックを生成する分周部と、
   前記サンプルホールド部によって保持された瞬間値を、前記分周部によって生成された動作クロックによりデジタル値に変換するデジタイザと、
   前記デジタイザによって変換されたデジタル値に基づいて、前記増幅器によって増幅されたアナログ信号の非線形歪みを小さくする補正値となるように前記補正部の前記補正値を更新する更新部と、
   を備えることを特徴とする増幅装置。
   

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