JP5870842B2 - 収容設計プログラム、収容設計装置及び収容設計方法 - Google Patents
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Description
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行させることを特徴とする収容設計プログラム。
変更された前記シェルフ相互間の接続形態に応じて、前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量を収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記整数計画モデルを再び生成する
各処理を前記コンピュータに実行させることを特徴とする付記1に記載の収容設計プログラム。
前記シェルフ数を増加して設定した後、前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量を収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記整数計画モデルを再び生成する
各処理を前記コンピュータに実行させることを特徴とする付記2に記載の収容設計プログラム。
前記シェルフ相互間を直列接続又はリング接続したことを特徴とする付記2又は3に記載の収容設計プログラム。
前記シェルフ相互間を直列接続したことを特徴とする付記2又は3に記載の収容設計プログラム。
前記シェルフ相互間をリング接続したことを特徴とする付記2又は3に記載の収容設計プログラム。
前記CPUは、
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行することを特徴とする収容設計装置。
前記収容設計装置は、
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行することを特徴とする収容設計方法。
前記プロセッサは、
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行することを特徴とする情報処理装置。
5 シェルフ
6 IFC
11 入力装置
12 出力装置
16 CPU
17 データベース
21 NW側通信カード
22 CL側通信カード
Claims (6)
- コンピュータに、
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行させることを特徴とする収容設計プログラム。 - 前記整数計画モデルを生成する前に使用可能なシェルフ数を設定し、前記整数計画モデルの実行による設計解がない場合に、前記シェルフ相互間の接続形態を変更し、
変更された前記シェルフ相互間の接続形態に応じて、前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量を収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記整数計画モデルを再び生成する
各処理を前記コンピュータに実行させることを特徴とする請求項1に記載の収容設計プログラム。 - 前記整数計画モデルの実行による設計解がなく、変更できる前記シェルフ相互間の接続形態がない場合に、前記シェルフ数を増加して設定し、
前記シェルフ数を増加して設定した後、前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量を収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記整数計画モデルを再び生成する
各処理を前記コンピュータに実行させることを特徴とする請求項2に記載の収容設計プログラム。 - 前記シェルフ相互間の接続形態は、
前記シェルフ相互間を直列接続又はリング接続したことを特徴とする請求項2又は3に記載の収容設計プログラム。 - CPUを備えた収容設計装置であって、
前記CPUは、
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行することを特徴とする収容設計装置。 - 収容設計装置の収容設計方法であって、
前記収容設計装置は、
第1の通信カード及び第2の通信カードが格納された複数種の格納カードを2以上のシェルフ内に収容する際に、前記第1の通信カード及び前記第2の通信カードの個数を示す個数情報と、前記格納カードの使用スロット数を示すカード情報と、前記シェルフ内で前記格納カードが収容可能な最大スロット数を示すシェルフ情報と、異なる第1の通信カード相互間のシェルフ相互間で通信する際の対応関係を示す対応情報と、前記シェルフ相互間の通信に使用できる通信制限容量とを収集し、
前記カード情報、前記個数情報、前記シェルフ情報、前記対応情報及び前記通信制限容量に基づき、前記設計対象の前記第1の通信カード及び前記第2の通信カードが格納された前記格納カードを2以上の最小限のシェルフ内に割当てる整数計画モデルを生成し、
前記整数計画モデルを実行し、前記格納カードを最小限のシェルフ内に割当てる収容設計の設計解がある場合に、当該設計解を出力する
各処理を実行することを特徴とする収容設計方法。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012115939A JP5870842B2 (ja) | 2012-05-21 | 2012-05-21 | 収容設計プログラム、収容設計装置及び収容設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013243557A JP2013243557A (ja) | 2013-12-05 |
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Family
ID=49582016
Family Applications (1)
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JP2012115939A Active JP5870842B2 (ja) | 2012-05-21 | 2012-05-21 | 収容設計プログラム、収容設計装置及び収容設計方法 |
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JP4900484B2 (ja) * | 2007-09-21 | 2012-03-21 | 富士通株式会社 | マルチレート通信装置及びマルチレート通信装置の回線構成制御方法 |
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2013
- 2013-04-09 US US13/859,127 patent/US9495510B2/en active Active
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