JP5869058B2 - Semiconductor device and system - Google Patents

Semiconductor device and system Download PDF

Info

Publication number
JP5869058B2
JP5869058B2 JP2014134709A JP2014134709A JP5869058B2 JP 5869058 B2 JP5869058 B2 JP 5869058B2 JP 2014134709 A JP2014134709 A JP 2014134709A JP 2014134709 A JP2014134709 A JP 2014134709A JP 5869058 B2 JP5869058 B2 JP 5869058B2
Authority
JP
Japan
Prior art keywords
wiring
layer
substrate
main surface
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014134709A
Other languages
Japanese (ja)
Other versions
JP2014199948A (en
Inventor
勇人 増渕
勇人 増渕
木村 直樹
直樹 木村
松本 学
学 松本
森本 豊太
豊太 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=52356646&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP5869058(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014134709A priority Critical patent/JP5869058B2/en
Publication of JP2014199948A publication Critical patent/JP2014199948A/en
Application granted granted Critical
Publication of JP5869058B2 publication Critical patent/JP5869058B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Structure Of Printed Boards (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、半導体装置およびシステムに関する。   The present invention relates to a semiconductor device and a system.

従来、コネクタが形成された基板上に、NANDフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体記憶素子および揮発性半導体素子を制御するコントローラが搭載される。   Conventionally, a semiconductor device is used in which a nonvolatile semiconductor memory element such as a NAND flash memory is mounted on a substrate on which a connector is formed. In addition to the nonvolatile semiconductor memory element, the semiconductor device includes a volatile semiconductor memory element and a controller that controls the nonvolatile semiconductor memory element and the volatile semiconductor element.

このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合があり、例えば、平面視において長方形形状を呈する基板を用いる場合がある。また、近年の半導体装置への小型化の要求により、基板が薄型化する傾向にある。このような、薄型化された長方形形状の基板を用いる場合に、基板の反りを抑えることが求められている。   In such a semiconductor device, the shape and size of the substrate may be restricted in accordance with the usage environment, standards, and the like. For example, a substrate that has a rectangular shape in plan view may be used. In addition, due to recent demands for miniaturization of semiconductor devices, substrates tend to be thinner. When such a thin rectangular substrate is used, it is required to suppress warping of the substrate.

特開2010−79445号公報JP 2010-79445 A

本発明は、基板の反りを抑えることができる半導体装置を提供することを目的とする。   An object of this invention is to provide the semiconductor device which can suppress the curvature of a board | substrate.

本願発明の一態様によれば、基板と、この基板に搭載される複数の不揮発性半導体メモリと、を備える半導体装置が提供される。基板は、第1の主面と、第1の主面とは反対側を向いた第2の主面と、を有する。基板には、第1の主面に設けられ、複数の不揮発性半導体メモリが搭載される第1の配線層と、第2の主面に設けられた第2の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、が形成される。基板の層構造の中心線よりも第1の主面側に形成された配線層および第1の配線層の配線密度の平均値と、基板の層構造の中心線よりも第2の主面側に形成された配線層および第2の配線層の配線密度の平均値との差が7.5%以下であり、かつ、少なくとも1の配線層は、配線密度が80%以上である。   According to one embodiment of the present invention, a semiconductor device including a substrate and a plurality of nonvolatile semiconductor memories mounted on the substrate is provided. The substrate has a first main surface and a second main surface facing away from the first main surface. The substrate is formed as an inner layer, a first wiring layer provided on the first main surface on which a plurality of nonvolatile semiconductor memories are mounted, a second wiring layer provided on the second main surface, and the inner layer. A plurality of wiring layers and a plurality of insulating layers provided between these wiring layers are formed. The wiring layer formed on the first main surface side of the center line of the layer structure of the substrate and the average value of the wiring density of the first wiring layer, and the second main surface side of the center line of the layer structure of the substrate The difference between the average wiring density of the wiring layer and the second wiring layer formed in the above is 7.5% or less, and at least one wiring layer has a wiring density of 80% or more.

図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration example of the semiconductor device according to the first embodiment. 図2は、半導体装置の概略構成を示す平面図である。FIG. 2 is a plan view showing a schematic configuration of the semiconductor device. 図3は、半導体装置の側面図である。FIG. 3 is a side view of the semiconductor device. 図4は、基板の層構成を示す図である。FIG. 4 is a diagram showing a layer structure of the substrate. 図5は、基板の各層の配線密度を示す図である。FIG. 5 is a diagram showing the wiring density of each layer of the substrate. 図6は、基板の裏面層(第8層)に形成された配線パターンを示す図である。FIG. 6 is a diagram showing a wiring pattern formed on the back layer (eighth layer) of the substrate. 図7は、比較例としての基板の各層の配線密度を示す図である。FIG. 7 is a diagram showing the wiring density of each layer of a substrate as a comparative example. 図8は、基板の裏面層(第8層)に形成された配線パターンのライン幅と間隔について説明するための図である。FIG. 8 is a diagram for explaining the line width and interval of the wiring pattern formed on the back layer (eighth layer) of the substrate. 図9は、NANDメモリの隙間に充填された接着部を示す図である。FIG. 9 is a diagram illustrating an adhesive portion filled in a gap of the NAND memory. 図10は、基板の第7層に形成されたスリットを示す図である。FIG. 10 is a diagram showing slits formed in the seventh layer of the substrate. 図11は、第2の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。FIG. 11 is a diagram illustrating a layer configuration of a substrate included in the semiconductor device according to the second embodiment. 図12は、第3の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。FIG. 12 is an external perspective view of a holding member used in the method for transporting a semiconductor device according to the third embodiment. 図13は、図12に示す保持部材が箱に収納された状態を示す断面図である。FIG. 13 is a cross-sectional view showing a state where the holding member shown in FIG. 12 is housed in a box. 図14は、第3の実施の形態の変形例にかかる保持部材の正面図である。FIG. 14 is a front view of a holding member according to a modification of the third embodiment. 図15は、図14に示す保持部材の可動部を開いた状態を示す図である。FIG. 15 is a diagram illustrating a state in which the movable portion of the holding member illustrated in FIG. 14 is opened.

以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

(第1の実施の形態)
図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェース(ATA I/F)2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置(以下、ホストと略す)1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232Cインタフェース(RS232C I/F)などの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。
(First embodiment)
FIG. 1 is a block diagram illustrating a configuration example of the semiconductor device according to the first embodiment. The semiconductor device 100 is connected to a host device (hereinafter abbreviated as a host) 1 such as a personal computer or a CPU core via a memory connection interface such as a SATA interface (ATA I / F) 2 and functions as an external memory of the host 1. To do. Examples of the host 1 include a CPU of a personal computer, a CPU of an imaging apparatus such as a still camera and a video camera. Further, the semiconductor device 100 can transmit and receive data to and from the debugging device 200 via the communication interface 3 such as an RS232C interface (RS232C I / F).

半導体装置100は、不揮発性半導体記憶素子としてのNAND型フラッシュメモリ(以下、NANDメモリと略す)10と、コントローラとしてのドライブ制御回路4と、NANDメモリ10よりも高速記憶動作が可能な揮発性半導体記憶素子であるDRAM20と、電源回路5と、状態表示用のLED6と、ドライブ内部の温度を検出する温度センサ7とを備えている。温度センサ7は、例えばNANDメモリ10の温度を直接または間接的に測定する。ドライブ制御回路4は、温度センサ7による測定結果が一定温度以上となった場合に、NANDメモリ10への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。   A semiconductor device 100 includes a NAND flash memory (hereinafter abbreviated as “NAND memory”) 10 as a nonvolatile semiconductor memory element, a drive control circuit 4 as a controller, and a volatile semiconductor capable of a higher-speed storage operation than the NAND memory 10. It includes a DRAM 20, which is a storage element, a power supply circuit 5, a status display LED 6, and a temperature sensor 7 for detecting the temperature inside the drive. The temperature sensor 7 measures the temperature of the NAND memory 10 directly or indirectly, for example. The drive control circuit 4 limits the writing of information to the NAND memory 10 when the measurement result by the temperature sensor 7 is equal to or higher than a certain temperature, and suppresses further temperature rise.

電源回路5は、ホスト1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置100内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。   The power supply circuit 5 generates a plurality of different internal DC power supply voltages from an external DC power supply supplied from a power supply circuit on the host 1 side, and supplies these internal DC power supply voltages to each circuit in the semiconductor device 100. Further, the power supply circuit 5 detects the rise of the external power supply, generates a power-on reset signal, and supplies it to the drive control circuit 4.

図2は、半導体装置100の概略構成を示す平面図である。図3は、半導体装置100の側面図である。電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10は、配線パターンが形成された基板8上に搭載される。基板8は、平面視において略長方形形状を呈する。略長方形形状を呈する基板8の一方の短辺側には、ホスト1に接続されて、上述したSATAインタフェース2、通信インタフェース3として機能するコネクタ9が設けられている。コネクタ9は、ホスト1から入力された電源を電源回路5に供給する電源入力部として機能する。コネクタ9は、例えばLIFコネクタである。なお、コネクタ9には、基板8の短手方向に沿った中心位置からずれた位置にスリット9aが形成されており、ホスト1側に設けられた突起(図示せず)などと嵌まり合うようになっている。これにより、半導体装置100が表裏逆に取り付けられることを防ぐことができる。   FIG. 2 is a plan view showing a schematic configuration of the semiconductor device 100. FIG. 3 is a side view of the semiconductor device 100. The power supply circuit 5, DRAM 20, drive control circuit 4, and NAND memory 10 are mounted on a substrate 8 on which a wiring pattern is formed. The substrate 8 has a substantially rectangular shape in plan view. A connector 9 that is connected to the host 1 and functions as the above-described SATA interface 2 and communication interface 3 is provided on one short side of the substrate 8 having a substantially rectangular shape. The connector 9 functions as a power input unit that supplies power supplied from the host 1 to the power circuit 5. The connector 9 is, for example, an LIF connector. The connector 9 is formed with a slit 9a at a position shifted from the center position along the short direction of the substrate 8 so as to be fitted with a protrusion (not shown) provided on the host 1 side. It has become. This can prevent the semiconductor device 100 from being attached upside down.

基板8は、合成樹脂を重ねて形成された多層構造になっており、例えば8層構造となっている。なお、基板8の層数は8層に限られない。図4は、基板8の層構成を示す図である。基板8には、合成樹脂で構成された各層(絶縁膜8a)の表面あるいは内層に様々な形状で配線層8bとして配線パターンが形成されている。配線パターンは、例えば銅で形成される。基板8に形成された配線パターンを介して、基板8上に搭載された電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10同士が電気的に接続される。また、基板の表面(第1層側)と裏面(第8層側)は、保護膜としてソルダーレジスト8cに覆われている。   The substrate 8 has a multilayer structure formed by overlapping synthetic resins, and has, for example, an eight-layer structure. Note that the number of layers of the substrate 8 is not limited to eight. FIG. 4 is a diagram showing a layer structure of the substrate 8. On the substrate 8, wiring patterns are formed as wiring layers 8b in various shapes on the surface or inner layer of each layer (insulating film 8a) made of synthetic resin. The wiring pattern is made of, for example, copper. The power supply circuit 5, DRAM 20, drive control circuit 4, and NAND memory 10 mounted on the substrate 8 are electrically connected to each other through a wiring pattern formed on the substrate 8. Further, the front surface (first layer side) and the back surface (eighth layer side) of the substrate are covered with a solder resist 8c as a protective film.

図5は、基板8の各層の配線密度を示す図である。ここで、基板8の層構造の中心線30(図4も参照)よりも表面層側に形成された第1層から第4層までを上層といい、中心線30よりも裏面層側に形成された第5層から第8層までを下層という。   FIG. 5 is a diagram showing the wiring density of each layer of the substrate 8. Here, the first to fourth layers formed on the surface layer side from the center line 30 (see also FIG. 4) of the layer structure of the substrate 8 are referred to as upper layers, and are formed on the back layer side from the center line 30. The formed fifth to eighth layers are called lower layers.

基板8の各層に形成された配線層8bは、図5に示すように、信号を送受信する信号層、グランドや電源線となるプレーン層として機能する。そして、各層に形成された配線パターンの配線密度、すなわち、基板8の表面面積に対する配線層が占める割合を、図5に示すように構成している。   As shown in FIG. 5, the wiring layer 8b formed in each layer of the substrate 8 functions as a signal layer for transmitting and receiving signals, and a plane layer serving as a ground and a power supply line. Then, the wiring density of the wiring pattern formed in each layer, that is, the ratio of the wiring layer to the surface area of the substrate 8 is configured as shown in FIG.

本実施の形態では、グランドとして機能する第8層をプレーン層ではなく網状配線層とすることで、その配線密度を30〜60%に抑えている。ここで、基板8の上層全体での配線密度は約60%となっている。そこで、第8層の配線密度を約30%として配線パターンを形成することで、下層全体での配線密度を約60%とすることができ、上層全体の配線密度と下層全体の配線密度とを略等しくすることができる。なお、第8層の配線密度は、約30〜60%の範囲で調整することで、上層全体の配線密度と略等しくなるようにすればよい。   In the present embodiment, the eighth layer functioning as the ground is not a plane layer but a net-like wiring layer, so that the wiring density is suppressed to 30 to 60%. Here, the wiring density in the entire upper layer of the substrate 8 is about 60%. Therefore, by forming the wiring pattern with the wiring density of the eighth layer being about 30%, the wiring density of the entire lower layer can be made about 60%, and the wiring density of the entire upper layer and the wiring density of the entire lower layer can be reduced. Can be approximately equal. Note that the wiring density of the eighth layer may be adjusted to be approximately equal to the wiring density of the entire upper layer by adjusting in the range of about 30 to 60%.

図6は、基板8の裏面層(第8層)に形成された配線パターンを示す図である。図6に示すように、基板8の裏面層(第8層)には配線パターンが網状に形成される。このように、基板8の第8層を網状配線層とすることで、プレーン層として形成するよりも配線密度を低く抑えている。   FIG. 6 is a diagram showing a wiring pattern formed on the back surface layer (eighth layer) of the substrate 8. As shown in FIG. 6, a wiring pattern is formed in a net pattern on the back surface layer (eighth layer) of the substrate 8. In this way, the eighth layer of the substrate 8 is a net-like wiring layer, so that the wiring density is kept lower than that formed as a plane layer.

裏面層に形成される配線層には、半導体装置100から漏れて他の装置へ与えるノイズの影響を軽減するシールド層としての機能も求められる。図8は、基板の裏面層(第8層)に形成された配線パターンのライン幅と間隔について説明するための図である。図8に示すように、ライン幅Lが0.3mm、ライン間隔Sが0.9mmとなる網状配線が基板8の第8層に形成される。このように形成された網状配線では、開口幅Wが0.9×√2=1.27mmとなる。   The wiring layer formed on the back layer is also required to have a function as a shield layer that reduces the influence of noise leaking from the semiconductor device 100 and affecting other devices. FIG. 8 is a diagram for explaining the line width and interval of the wiring pattern formed on the back layer (eighth layer) of the substrate. As shown in FIG. 8, a net-like wiring having a line width L of 0.3 mm and a line interval S of 0.9 mm is formed on the eighth layer of the substrate 8. In the net-like wiring formed in this way, the opening width W is 0.9 × √2 = 1.27 mm.

例えば、3GHzのSATA基本波のような高周波であるノイズに対するシールド効果は、以下のようになる。まず、C=f×λ×√εから、SATA基本波の2次高調波の1/2波長(λ/2)を算出する。ここで、Cは光速であり、3.0×10m/sである。fは2次高調波の周波数であり、6.0×10Hzである。εは比誘電率であり、4.6である。 For example, the shielding effect against high frequency noise such as 3 GHz SATA fundamental wave is as follows. First, the half wavelength (λ / 2) of the second harmonic of the SATA fundamental wave is calculated from C = f × λ × √ε. Here, C is the speed of light, which is 3.0 × 10 8 m / s. f is the frequency of the second harmonic, which is 6.0 × 10 9 Hz. ε is a relative dielectric constant, which is 4.6.

上記条件によれば、λは23.3mmとなり、1/2波長(λ/2)は11.7mmとなる。すなわち、1/2波長(λ/2)は、開口幅W(1.27mm)の約10倍となる。また、λ/20=1.2mmで開口幅Wと略等しくなるため、シールド効果は約−20dBとなる。   According to the above conditions, λ is 23.3 mm, and ½ wavelength (λ / 2) is 11.7 mm. That is, the ½ wavelength (λ / 2) is about 10 times the opening width W (1.27 mm). Further, since λ / 20 = 1.2 mm and substantially equal to the opening width W, the shielding effect is about −20 dB.

図9は、NANDメモリ10の隙間に充填された接着部を示す図である。図9に示すように、NANDメモリ10と基板8との隙間には、合成樹脂材料で構成された接着部31が充填されて、NANDメモリ10と基板8とを接着させている。また、接着部31は、その一部がNANDメモリ10と基板8との隙間からはみ出している。そのはみ出した部分は、基板8の長手方向に沿って並べられたNANDメモリ10同士の隙間に充填される。したがって、接着部31は、NANDメモリ10同士をその側面で接着させている。なお、接着部31は、NANDメモリ10の高さを超えない程度にはみ出しており、NANDメモリ10の表面は露出している。また、図9では、NANDメモリ10の高さの中間部程度まで接着部31を充填させているが、これより低くてもよく、隣接するNANDメモリ10同士に接着部31が接触していればよい。もちろん、図9に示す高さよりも高くなるようにNANDメモリ10間に接着部31を充填してもよい。   FIG. 9 is a diagram illustrating an adhesive portion filled in a gap of the NAND memory 10. As shown in FIG. 9, a gap between the NAND memory 10 and the substrate 8 is filled with an adhesive portion 31 made of a synthetic resin material, thereby bonding the NAND memory 10 and the substrate 8 together. Further, a part of the bonding portion 31 protrudes from the gap between the NAND memory 10 and the substrate 8. The protruding portion is filled in a gap between the NAND memories 10 arranged along the longitudinal direction of the substrate 8. Therefore, the bonding portion 31 bonds the NAND memories 10 to each other on the side surface. The bonding portion 31 protrudes to the extent that the height of the NAND memory 10 is not exceeded, and the surface of the NAND memory 10 is exposed. In FIG. 9, the bonding portion 31 is filled up to the middle of the height of the NAND memory 10. However, the bonding portion 31 may be lower than this, and if the bonding portion 31 is in contact with adjacent NAND memories 10. Good. Of course, the bonding portion 31 may be filled between the NAND memories 10 so as to be higher than the height shown in FIG.

図10は、基板8の第7層に形成されたスリットを示す図である。図10では、基板8を裏面層側から見た状態を示し、第8層を省略して示している。また、表面層側に実装されたNANDメモリ10を破線で示している。基板8の第7層には、配線層としてプレーン層が形成される。図10に示すように、基板8の第7層にはプレーン層として第7層の略全域に配線パターンを形成しつつ、その一部にスリット32(配線層が形成されていない部分)を設けている。スリット32は、第7層の略全域に形成された配線パターンのうち、NANDメモリ10の隙間に対向する部分に設けられている。   FIG. 10 is a view showing slits formed in the seventh layer of the substrate 8. In FIG. 10, the state which looked at the board | substrate 8 from the back surface layer side is shown, and the 8th layer is abbreviate | omitted and shown. Further, the NAND memory 10 mounted on the surface layer side is indicated by a broken line. A plane layer is formed as a wiring layer on the seventh layer of the substrate 8. As shown in FIG. 10, the seventh layer of the substrate 8 is provided with a slit 32 (a portion where the wiring layer is not formed) in a part of the seventh layer as a plane layer while forming a wiring pattern over almost the entire area of the seventh layer. ing. The slit 32 is provided in a portion of the wiring pattern formed over substantially the entire area of the seventh layer that faces the gap of the NAND memory 10.

図7は、比較例としての基板の各層の配線密度を示す図である。図7の比較例に示すように、従来の基板では、第8層をプレーン層とすることで、配線密度が約90%となっていた。そのため、下層の配線密度が約75%となり、上層の配線密度(約60%)との差が大きくなっている。配線密度が異なることで、基板8の上層全体に占める絶縁膜8a(合成樹脂)と配線部分(銅)との比率が、基板8の下層全体に占める合成樹脂と銅との比率と異なることとなる。これにより、基板8の上層と下層とで熱膨張係数も異なることとなる。この熱膨張係数の違いにより、基板8の温度変化に伴って、基板8の長手方向に沿って表面層側に凸形状(図3における上に凸形状)となるような反りが発生しやすくなる。このような温度変化は、半導体装置100の製造過程で生じやすい。また、近年の半導体装置への小型化の要求により、基板8も薄型化する傾向にあり、このような反りが発生しやすくなっている。   FIG. 7 is a diagram showing the wiring density of each layer of a substrate as a comparative example. As shown in the comparative example of FIG. 7, in the conventional substrate, the wiring density is about 90% by using the eighth layer as a plane layer. Therefore, the lower layer wiring density is about 75%, and the difference from the upper layer wiring density (about 60%) is large. Because the wiring density is different, the ratio of the insulating film 8a (synthetic resin) and the wiring portion (copper) in the entire upper layer of the substrate 8 is different from the ratio of the synthetic resin and copper in the entire lower layer of the substrate 8. Become. Thereby, the thermal expansion coefficient also differs between the upper layer and the lower layer of the substrate 8. Due to this difference in thermal expansion coefficient, a warp that tends to have a convex shape on the surface layer side along the longitudinal direction of the substrate 8 (a convex shape upward in FIG. 3) easily occurs along with the temperature change of the substrate 8. . Such a temperature change is likely to occur during the manufacturing process of the semiconductor device 100. Further, due to the recent demand for miniaturization of semiconductor devices, the substrate 8 tends to be thinned, and such warpage is likely to occur.

一方、本実施の形態では、第8層の配線密度は、約30〜60%の範囲で調整し、上層全体の配線密度と下層全体の配線密度とを略等しくしているので、熱膨張係数も略等しくなる。そのため、基板8に反りが発生するのを抑制することができる。また、中心線30(図4も参照)から最も離れた第8層で配線密度を調整しているので、反りを抑制するためのモーメントをより大きく発生させることができる。   On the other hand, in the present embodiment, the wiring density of the eighth layer is adjusted in a range of about 30 to 60%, and the wiring density of the entire upper layer is made substantially equal to the wiring density of the entire lower layer. Are also approximately equal. Therefore, it is possible to prevent the substrate 8 from warping. In addition, since the wiring density is adjusted in the eighth layer farthest from the center line 30 (see also FIG. 4), a larger moment for suppressing warpage can be generated.

また、基板8の第8層で配線密度を調整しているので、信号層のように配線レイアウトに制限のある層で配線密度の調整をする場合に比べて、配線設計が容易になり、コストの抑制を図ることができる。   In addition, since the wiring density is adjusted in the eighth layer of the substrate 8, the wiring design becomes easier and the cost can be reduced compared with the case where the wiring density is adjusted in a layer having a limited wiring layout such as the signal layer. Can be suppressed.

また、隣接するNANDメモリ10同士の隙間に接着部31が充填されるので、接着部31の結合力により、矢印Xに示すようなNANDメモリ10同士を引き寄せる力が発生する。このNANDメモリ10同士を引き寄せる力は、凸形状となるように基板8を反らせる力に対抗する力となるので、基板8の反りの発生を抑制することができる。   Further, since the bonding portion 31 is filled in the gap between the adjacent NAND memories 10, a force for pulling the NAND memories 10 as indicated by the arrow X is generated by the bonding force of the bonding portion 31. Since the force that pulls the NAND memories 10 toward each other is a force that opposes the force that warps the substrate 8 so as to have a convex shape, the occurrence of warpage of the substrate 8 can be suppressed.

また、基板8の第7層の略全域に形成された配線パターンのうち、NANDメモリ10の隙間に対向する部分に設けられているため、スリット32部分で配線パターンの結合力が弱まる。そのため、NANDメモリ10同士の隙間に接着部31が充填されることによって生じる力(図9の矢印Xも参照)に対抗する力が弱まり、基板8の反りの発生をより一層効果的に抑制することができる。   Further, among the wiring patterns formed over substantially the entire seventh layer of the substrate 8, the wiring patterns are weakened at the slits 32 because the wiring patterns are provided in the portions facing the gaps of the NAND memory 10. Therefore, the force that opposes the force (see also the arrow X in FIG. 9) generated by filling the bonding portion 31 in the gap between the NAND memories 10 is weakened, and the warpage of the substrate 8 is more effectively suppressed. be able to.

なお、本実施の形態では、基板8の下層全体の配線密度を調整するために、第8層の配線層を網状配線層にしているが、これに限られず、例えばライン上に配線層を形成してもよい。また、下層のうち第8層以外の層、すなわち第5層から第7層までの配線層の配線密度を調整して、下層全体としての配線密度を調整してもよい。もちろん、第5層から第8層までのすべての層で配線密度を調整して、下層全体としての配線密度を調整してもよい。   In the present embodiment, in order to adjust the wiring density of the entire lower layer of the substrate 8, the eighth wiring layer is a net-like wiring layer. However, the present invention is not limited to this. For example, a wiring layer is formed on a line. May be. Further, the wiring density of the lower layer as a whole may be adjusted by adjusting the wiring density of the lower layers other than the eighth layer, that is, the wiring layers from the fifth layer to the seventh layer. Of course, the wiring density of all the layers from the fifth layer to the eighth layer may be adjusted to adjust the wiring density of the entire lower layer.

また、スリット32が形成される層は第7層に限らない。下層のうち第7層以外の層、すなわち第5層から第6層および第8層にスリットが形成されてもよい。   The layer in which the slit 32 is formed is not limited to the seventh layer. In the lower layer, slits may be formed in layers other than the seventh layer, that is, in the fifth to sixth and eighth layers.

(第2の実施の形態)
図11は、第2の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。本実施の形態では、基板8の第8層の外側に、9層目の層として最外層を設けている。そして、最外層の全域を銅箔で覆ってシールド層としている。このように、最外層の全域を銅箔で覆うことで、半導体装置からのノイズの漏れをより確実に防ぐことができる。なお、9層目よりも内側の層の全域を銅箔で覆ってシールド層としてもよい。
(Second Embodiment)
FIG. 11 is a diagram illustrating a layer configuration of a substrate included in the semiconductor device according to the second embodiment. In the present embodiment, the outermost layer is provided as the ninth layer outside the eighth layer of the substrate 8. The entire outermost layer is covered with copper foil to form a shield layer. Thus, by covering the entire outermost layer with the copper foil, noise leakage from the semiconductor device can be more reliably prevented. In addition, it is good also as a shield layer by covering the whole region of a layer inside the 9th layer with copper foil.

(第3の実施の形態)
図12は、第3の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。図13は、図12に示す保持部材が箱に収納された状態を示す断面図である。本実施の形態では、半導体装置100を保持部材50で梱包して搬送する。保持部材50は、経時変化による基板8の反りを抑制する。
(Third embodiment)
FIG. 12 is an external perspective view of a holding member used in the method for transporting a semiconductor device according to the third embodiment. FIG. 13 is a cross-sectional view showing a state where the holding member shown in FIG. 12 is housed in a box. In the present embodiment, the semiconductor device 100 is packed and transported by the holding member 50. The holding member 50 suppresses the warp of the substrate 8 due to a change with time.

保持部材50は、挟持部51と連結部52とを備える。1つの保持部材50に対して2つの挟持部51が設けられる。挟持部51は、基板8の長手方向に沿った部分を挟み込んで保持する。基板8を両側から保持するために、1つの保持部材50に対して2つの挟持部51が設けられる。挟持部51は、断面U字状に形成されて、その隙間に基板8の長手方向に沿った部分を挟み込む。挟持部51は、経時変化に伴って基板8の長手方向に沿った反りを生じさせる力に対抗して、基板8の反りを抑制する。したがって、挟持部51は、基板8を反らせようとする力に対抗できる強度で形成される。   The holding member 50 includes a sandwiching part 51 and a connecting part 52. Two holding portions 51 are provided for one holding member 50. The sandwiching portion 51 sandwiches and holds a portion along the longitudinal direction of the substrate 8. In order to hold the substrate 8 from both sides, two holding portions 51 are provided for one holding member 50. The sandwiching portion 51 is formed in a U-shaped cross section, and sandwiches a portion along the longitudinal direction of the substrate 8 in the gap. The clamping part 51 suppresses the warp of the substrate 8 against a force that causes a warp along the longitudinal direction of the substrate 8 with a change with time. Therefore, the sandwiching portion 51 is formed with a strength that can counteract the force to warp the substrate 8.

また、基板8の反りを抑制するために、基板8を保持している状態で、基板8に挟持部51が密着していることが好ましい。挟持部51に形成される隙間を、例えば、基板8の厚さよりも僅かに狭く形成し、その隙間を押し広げながら基板8を挟持部51に差し込むように構成してもよい。また、基板8と略等しい幅や僅かに広い幅で形成し、その隙間に簡単に基板8を差し込めるように構成してもよい。   Further, in order to suppress the warpage of the substrate 8, it is preferable that the holding portion 51 is in close contact with the substrate 8 while the substrate 8 is held. For example, the gap formed in the sandwiching portion 51 may be formed to be slightly narrower than the thickness of the substrate 8, and the substrate 8 may be inserted into the sandwiching portion 51 while expanding the gap. Further, it may be formed so as to have a width substantially equal to or slightly wider than the substrate 8, and the substrate 8 can be easily inserted into the gap.

連結部52は、2つの挟持部51を連結する。これにより、保持部材50を一体化することができる。連結部52は、図13に示すように、複数の半導体装置100を箱内に収納した際に、半導体装置100同士の間隔を保持し、搬送時に半導体装置100に加わる衝撃を緩和する緩衝材としても機能する。   The connecting part 52 connects the two clamping parts 51. Thereby, the holding member 50 can be integrated. As shown in FIG. 13, the connecting portion 52 is a buffer material that maintains a distance between the semiconductor devices 100 when the plurality of semiconductor devices 100 are accommodated in a box and relaxes an impact applied to the semiconductor device 100 during transportation. Also works.

なお、挟持部51には、それぞれに間隔保持部53が形成されている。間隔保持部53は、挟持部51に対して連結部52が設けられた側の反対側に延びるように形成される。間隔保持部53は、図13に示すように、複数の半導体装置100を箱内に収納した際に、半導体装置100同士の間隔を保持し、搬送時に半導体装置100に加わる衝撃を緩和する緩衝材として機能する。   In addition, the holding | maintenance part 53 is formed in the clamping part 51, respectively. The space | interval holding | maintenance part 53 is formed so that it may extend in the opposite side to the side in which the connection part 52 was provided with respect to the clamping part 51. FIG. As shown in FIG. 13, the gap holding unit 53 holds a gap between the semiconductor devices 100 when a plurality of semiconductor devices 100 are housed in a box, and cushions the shock applied to the semiconductor device 100 during transportation. Function as.

なお、本実施の形態では、挟持部51が基板8を挟み込むとして説明しているが、基板8には、例えば抵抗やコンデンサなどの電子部品(図示せず)、NANDメモリ10などが実装される。したがって、基板8の周囲部分に電子部品などが実装されている場合には、基板8と電子部品などを合わせて挟み込むことができる幅で挟持部51を形成すればよい。   In the present embodiment, the sandwiching unit 51 is described as sandwiching the substrate 8. However, for example, an electronic component (not shown) such as a resistor or a capacitor, the NAND memory 10, or the like is mounted on the substrate 8. . Therefore, when an electronic component or the like is mounted on the peripheral portion of the substrate 8, the holding portion 51 may be formed with a width that allows the substrate 8 and the electronic component or the like to be sandwiched together.

図14は、第3の実施の形態の変形例にかかる保持部材50の正面図である。本変形例では、挟持部51が固定部51aと可動部51bを有して構成される。固定部51aと可動部51bは、挟持部51に形成される隙間の底にあたる部分で回転可能に連結されており、可動部51bを開閉することができる。   FIG. 14 is a front view of a holding member 50 according to a modification of the third embodiment. In this modification, the clamping part 51 is configured to include a fixed part 51a and a movable part 51b. The fixed portion 51a and the movable portion 51b are rotatably connected at a portion corresponding to the bottom of the gap formed in the holding portion 51, and can open and close the movable portion 51b.

可動部51bのそれぞれには、閉止部55が形成されている。閉止部55は、図14に示すように、可動部51bを閉じた際に互いに引っ掛かりあって、可動部51bが閉じた状態を保持している。また、可動部51bが閉じた状態であることで、挟持部51に形成される隙間の幅が一定に保たれる。   A closing portion 55 is formed in each of the movable portions 51b. As shown in FIG. 14, the closing portions 55 are hooked to each other when the movable portion 51 b is closed, and keep the movable portion 51 b closed. Further, since the movable portion 51b is in a closed state, the width of the gap formed in the holding portion 51 is kept constant.

図15は、図14に示す保持部材50の可動部51bを開いた状態を示す図である。図15に示すように、可動部51bを開くことで、挟持部51の隙間を広げることができる。挟持部51の隙間を広げた状態で、固定部51aの上に半導体装置100を載置し、可動部51bを閉じれば、隙間を押し広げながら半導体装置100を挟持部51に差し込む場合に比べて容易に半導体装置100を保持部材50に保持させることができる。   FIG. 15 is a view showing a state in which the movable portion 51b of the holding member 50 shown in FIG. 14 is opened. As shown in FIG. 15, the gap of the clamping part 51 can be expanded by opening the movable part 51b. If the semiconductor device 100 is placed on the fixed portion 51a and the movable portion 51b is closed while the gap of the holding portion 51 is widened, the semiconductor device 100 is inserted into the holding portion 51 while pushing the gap wide. The semiconductor device 100 can be easily held by the holding member 50.

1 ホスト、2 SATAインタフェース(ATA /IF)、3 通信インタフェース、4 ドライブ制御回路(コントローラ)、5 電源回路、7 温度センサ、8 基板、8a 絶縁膜、8b 配線層、9 コネクタ、9a スリット、10 NANDメモリ(NAND型フラッシュメモリ,不揮発性半導体記憶素子)、20 DRAM(揮発性半導体記憶素子)、30 中心線、31 接着部、32 スリット、50 保持部材、51 挟持部、52 連結部、53 間隔保持部、55 閉止部、100 半導体装置、200 デバッグ用機器。   1 host, 2 SATA interface (ATA / IF), 3 communication interface, 4 drive control circuit (controller), 5 power supply circuit, 7 temperature sensor, 8 substrate, 8a insulating film, 8b wiring layer, 9 connector, 9a slit, 10 NAND memory (NAND flash memory, non-volatile semiconductor memory element), 20 DRAM (volatile semiconductor memory element), 30 center line, 31 adhesive part, 32 slit, 50 holding member, 51 clamping part, 52 connecting part, 53 interval Holding unit, 55 closing unit, 100 semiconductor device, 200 debugging device.

Claims (31)

基板と、この基板に搭載される複数の不揮発性半導体メモリと、を備え、
前記基板は、
第1の主面と、前記第1の主面とは反対側を向いた第2の主面と、を有し、
前記第1の主面に設けられ、前記複数の不揮発性半導体メモリが搭載される第1の配線層と、
前記第2の主面に設けられた第2の配線層と、
内層として形成される複数の配線層と、
これら配線層間にそれぞれ設けられる複数の絶縁層と、
を備え、
前記複数の絶縁層の1つは、前記基板の層構造の中心線を含む領域に形成され、
前記基板の層構造の中心線よりも前記第1の主面側に形成された前記配線層および前記第1の配線層の配線密度の平均値である第1の平均値と、
前記基板の層構造の中心線よりも前記第2の主面側に形成された前記配線層および前記第2の配線層の配線密度の平均値である第2の平均値との差の絶対値である第1の値が7.5%以下であり、
前記第1の平均値と前記第2の平均値はともに60%以上であり、
前記内層として形成される複数の配線層のうち前記基板の層構造の中心線よりも前記第1の主面側に形成され前記中心線に最も近い前記配線層の配線密度と、前記内層として形成される複数の配線層のうち前記基板の層構造の中心線よりも前記第2の主面側に形成され前記中心線に最も近い前記配線層の配線密度との差の絶対値である第2の値が前記第1の値よりも大きく、
前記内層として形成される複数の配線層のうち少なくとも1の前記配線層は、配線密度が80%以上である半導体装置。
A substrate and a plurality of nonvolatile semiconductor memories mounted on the substrate;
The substrate is
A first main surface and a second main surface facing away from the first main surface;
A first wiring layer provided on the first main surface and mounting the plurality of nonvolatile semiconductor memories;
A second wiring layer provided on the second main surface;
A plurality of wiring layers formed as inner layers;
A plurality of insulating layers respectively provided between these wiring layers;
With
One of the plurality of insulating layers is formed in a region including a center line of the layer structure of the substrate,
A first average value which is an average value of wiring densities of the wiring layer and the first wiring layer formed on the first main surface side of the center line of the layer structure of the substrate;
The absolute value of the difference between the wiring layer formed on the second main surface side with respect to the center line of the layer structure of the substrate and the second average value which is the average value of the wiring density of the second wiring layer The first value is 7.5% or less,
The first average value and the second average value are both 60% or more,
Of the plurality of wiring layers formed as the inner layer, the wiring density of the wiring layer that is formed closer to the first main surface than the center line of the layer structure of the substrate and is closest to the center line, and formed as the inner layer A second value that is an absolute value of a difference from a wiring density of the wiring layer that is formed closer to the second main surface than the center line of the layer structure of the substrate among the plurality of wiring layers Is greater than the first value,
A semiconductor device in which at least one of the plurality of wiring layers formed as the inner layer has a wiring density of 80% or more.
前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第1の配線層と対向する第3の配線層は配線密度が80%以上である請求項1に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a wiring density of a third wiring layer facing the first wiring layer across an insulating layer among the plurality of wiring layers formed as the inner layer is 80% or more. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第3の配線層と対向する第4の配線層及び前記第1の配線層は、信号を送受信するための信号層である請求項2に記載の半導体装置。   Among the plurality of wiring layers formed as the inner layer, the fourth wiring layer and the first wiring layer facing the third wiring layer with an insulating layer interposed therebetween are signal layers for transmitting and receiving signals. The semiconductor device according to claim 2. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第3の配線層と対向する第4の配線層の配線密度が前記第1の平均値より小さい請求項2に記載の半導体装置。3. The semiconductor according to claim 2, wherein a wiring density of a fourth wiring layer facing the third wiring layer across an insulating layer among the plurality of wiring layers formed as the inner layer is smaller than the first average value. apparatus. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第2の配線層と対向する第5の配線層は配線密度が80%以上である請求項1に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein among the plurality of wiring layers formed as the inner layer, a fifth wiring layer facing the second wiring layer with an insulating layer interposed therebetween has a wiring density of 80% or more. 前記内層として形成される複数の配線層のうち少なくとも1の前記配線層は、信号を送受信するための信号層であり、
前記信号層は、前記配線層のうち配線密度が80%以上である第6の配線層及び第7の配線層と絶縁層を隔ててそれぞれ対向する請求項1に記載の半導体装置。
At least one of the plurality of wiring layers formed as the inner layer is a signal layer for transmitting and receiving signals,
2. The semiconductor device according to claim 1, wherein the signal layer is opposed to a sixth wiring layer and a seventh wiring layer, each having a wiring density of 80% or more of the wiring layers, with an insulating layer interposed therebetween.
前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第2の配線層と対向する第5の配線層と絶縁層を隔てて対向する第8の配線層の配線密度が前記第2の平均値より小さい請求項2に記載の半導体装置。Of the plurality of wiring layers formed as the inner layer, the wiring density of the fifth wiring layer facing the second wiring layer across the insulating layer and the eighth wiring layer facing the insulating layer across the insulating layer is the first wiring layer. The semiconductor device according to claim 2, which is smaller than an average value of 2. 前記第1の配線層の表面は、ソルダーレジストに覆われている請求項1に記載の半導体装置。   The semiconductor device according to claim 1, wherein a surface of the first wiring layer is covered with a solder resist. 前記第2の配線層の表面は、ソルダーレジストに覆われている請求項1に記載の半導体装置。   The semiconductor device according to claim 1, wherein a surface of the second wiring layer is covered with a solder resist. 前記不揮発性半導体メモリは、NAND型フラッシュメモリである請求項1に記載の半導体装置。   The semiconductor device according to claim 1, wherein the nonvolatile semiconductor memory is a NAND flash memory. 前記基板の前記第1の配線層側には、4個のNAND型フラッシュメモリが搭載されている請求項10に記載の半導体装置。 The semiconductor device according to claim 10 , wherein four NAND flash memories are mounted on the first wiring layer side of the substrate. 前記基板は、平面視において略長方形形状を呈する請求項1に記載の半導体装置。   The semiconductor device according to claim 1, wherein the substrate has a substantially rectangular shape in plan view. 前記第1の配線層、前記第2の配線層、及び前記内層として形成される複数の配線層は、8層の配線層から構成され、前記8層の配線層のうち4層は信号を送受信するための信号層であり、残りの4層はグランド又は電源線を備える配線層である請求項1に記載の半導体装置。   A plurality of wiring layers formed as the first wiring layer, the second wiring layer, and the inner layer are configured by eight wiring layers, and four of the eight wiring layers transmit and receive signals. 2. The semiconductor device according to claim 1, wherein the remaining four layers are wiring layers including a ground or a power supply line. コネクタを備える基板と、前記基板に搭載される複数の不揮発性半導体メモリと、前記コネクタと接続されるコンピュータと、を備え、
前記基板は、
第1の主面と、前記第1の主面とは反対側を向いた第2の主面と、を有し、
前記第1の主面に設けられ、前記複数の不揮発性半導体メモリが搭載される第1の配線層と、
前記第2の主面に設けられた第2の配線層と、
内層として形成される複数の配線層と、
これら配線層間にそれぞれ設けられる複数の絶縁層と、
を備え、
前記複数の絶縁層の1つは、前記基板の層構造の中心線を含む領域に形成され、
前記基板の層構造の中心線よりも前記第1の主面側に形成された前記配線層および前記第1の配線層の配線密度の平均値である第1の平均値と、
前記基板の層構造の中心線よりも前記第2の主面側に形成された前記配線層および前記第2の配線層の配線密度の平均値である第2の平均値との差の絶対値である第1の値が7.5%以下であり、
前記第1の平均値と前記第2の平均値はともに60%以上であり、
前記内層として形成される複数の配線層のうち前記基板の層構造の中心線よりも前記第1の主面側に形成され前記中心線に最も近い前記配線層の配線密度と、前記内層として形成される複数の配線層のうち前記基板の層構造の中心線よりも前記第2の主面側に形成され前記中心線に最も近い前記配線層の配線密度との差の絶対値である第2の値が前記第1の値よりも大きく、
前記内層として形成される複数の配線層のうち少なくとも1の前記配線層はシールド層であるシステム。
A board provided with a connector, a plurality of nonvolatile semiconductor memories mounted on the board, and a computer connected to the connector,
The substrate is
A first main surface and a second main surface facing away from the first main surface;
A first wiring layer provided on the first main surface and mounting the plurality of nonvolatile semiconductor memories;
A second wiring layer provided on the second main surface;
A plurality of wiring layers formed as inner layers;
A plurality of insulating layers respectively provided between these wiring layers;
With
One of the plurality of insulating layers is formed in a region including a center line of the layer structure of the substrate,
A first average value which is an average value of wiring densities of the wiring layer and the first wiring layer formed on the first main surface side of the center line of the layer structure of the substrate;
The absolute value of the difference between the wiring layer formed on the second main surface side with respect to the center line of the layer structure of the substrate and the second average value which is the average value of the wiring density of the second wiring layer The first value is 7.5% or less,
The first average value and the second average value are both 60% or more,
Of the plurality of wiring layers formed as the inner layer, the wiring density of the wiring layer that is formed closer to the first main surface than the center line of the layer structure of the substrate and is closest to the center line, and formed as the inner layer A second value that is an absolute value of a difference from a wiring density of the wiring layer that is formed closer to the second main surface than the center line of the layer structure of the substrate among the plurality of wiring layers Is greater than the first value,
A system in which at least one of the plurality of wiring layers formed as the inner layer is a shield layer.
前記不揮発性半導体メモリは、NAND型フラッシュメモリである請求項14に記載のシステム。 The system according to claim 14 , wherein the nonvolatile semiconductor memory is a NAND flash memory. 前記不揮発性半導体メモリと電気的に接続される揮発性メモリをさらに備える請求項15に記載のシステム。 The system of claim 15 , further comprising a volatile memory electrically connected to the nonvolatile semiconductor memory. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第1の配線層と対向する第3の配線層の配線密度が80%以上である請求項14に記載のシステム。The system according to claim 14, wherein a wiring density of a third wiring layer facing the first wiring layer across an insulating layer among the plurality of wiring layers formed as the inner layer is 80% or more. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第3の配線層と対向する第4の配線層の配線密度が前記第1の平均値より小さい請求項17に記載のシステム。18. The system according to claim 17, wherein a wiring density of a fourth wiring layer facing the third wiring layer across an insulating layer among the plurality of wiring layers formed as the inner layer is smaller than the first average value. . 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第2の配線層と対向する第5の配線層と絶縁層を隔てて対向する第6の配線層の配線密度が前記第2の平均値より小さい請求項17に記載のシステム。Of the plurality of wiring layers formed as the inner layer, the wiring density of the fifth wiring layer facing the second wiring layer across the insulating layer and the sixth wiring layer facing the insulating layer across the insulating layer is the first wiring layer. The system of claim 17, which is less than an average value of two. 前記基板に搭載される電源回路をさらに備え、
前記コンピュータは、前記コネクタへ電源を入力し、
前記コネクタは、前記入力された電源を前記電源回路に供給し、
前記電源回路は、前記入力された電源から内部電圧を生成し、前記不揮発性半導体メモリへ供給するように構成されている請求項14に記載のシステム。
Further comprising a power circuit mounted on the substrate,
The computer inputs power to the connector,
The connector supplies the input power to the power circuit;
The system according to claim 14 , wherein the power supply circuit is configured to generate an internal voltage from the input power supply and supply the internal voltage to the nonvolatile semiconductor memory.
コンピュータに接続可能なコネクタを備える基板と、前記基板に搭載され前記コネクタと電気的に接続されるドライブ制御回路と、このドライブ制御回路により制御される複数の不揮発性半導体メモリと、を備え、
前記基板は、
第1の主面と、前記第1の主面とは反対側を向いた第2の主面と、を有し、
前記第1の主面に設けられた第1の配線層と、
前記第2の主面に設けられた第2の配線層と、
内層として形成される複数の配線層と、
これら配線層間にそれぞれ設けられる複数の絶縁層と、
を備え、
前記複数の絶縁層の1つは、前記基板の層構造の中心線を含む領域に形成され、
前記基板の層構造の中心線よりも前記第1の主面側に形成された前記配線層および前記第1の配線層の配線密度の平均値である第1の平均値と、
前記基板の層構造の中心線よりも前記第2の主面側に形成された前記配線層および前記第2の配線層の配線密度の平均値である第2の平均値との差の絶対値である第1の値が7.5%以下であり、
前記第1の平均値と前記第2の平均値はともに60%以上であり、
前記内層として形成される複数の配線層のうち前記基板の層構造の中心線よりも前記第1の主面側に形成され前記中心線に最も近い前記配線層の配線密度と、前記内層として形成される複数の配線層のうち前記基板の層構造の中心線よりも前記第2の主面側に形成され前記中心線に最も近い前記配線層の配線密度との差の絶対値である第2の値が前記第1の値よりも大きく、
前記内層として形成される複数の配線層のうち少なくとも1の前記配線層は、配線密度が80%以上であり、
前記ドライブ制御回路は、前記基板の前記第1の主面に搭載される半導体装置。
A board having a connector connectable to a computer, a drive control circuit mounted on the board and electrically connected to the connector, and a plurality of nonvolatile semiconductor memories controlled by the drive control circuit,
The substrate is
A first main surface and a second main surface facing away from the first main surface;
A first wiring layer provided on the first main surface;
A second wiring layer provided on the second main surface;
A plurality of wiring layers formed as inner layers;
A plurality of insulating layers respectively provided between these wiring layers;
With
One of the plurality of insulating layers is formed in a region including a center line of the layer structure of the substrate,
A first average value which is an average value of wiring densities of the wiring layer and the first wiring layer formed on the first main surface side of the center line of the layer structure of the substrate;
The absolute value of the difference between the wiring layer formed on the second main surface side with respect to the center line of the layer structure of the substrate and the second average value which is the average value of the wiring density of the second wiring layer The first value is 7.5% or less,
The first average value and the second average value are both 60% or more,
Of the plurality of wiring layers formed as the inner layer, the wiring density of the wiring layer that is formed closer to the first main surface than the center line of the layer structure of the substrate and is closest to the center line, and formed as the inner layer A second value that is an absolute value of a difference from a wiring density of the wiring layer that is formed closer to the second main surface than the center line of the layer structure of the substrate among the plurality of wiring layers Is greater than the first value,
At least one of the plurality of wiring layers formed as the inner layer has a wiring density of 80% or more,
The drive control circuit is a semiconductor device mounted on the first main surface of the substrate.
記複数の不揮発性半導体メモリは、平面視において、前記ドライブ制御回路の位置から見て前記コネクタとは反対側に設けられる請求項21に記載の半導体装置。 Before SL plurality of nonvolatile semiconductor memories, semiconductor device according to claim 21 provided on the opposite side in plan view, with the connector as viewed from the position of the drive control circuit. 前記複数の不揮発性半導体メモリは、NAND型フラッシュメモリである請求項21または22に記載の半導体装置。 The plurality of non-volatile semiconductor memory, the semiconductor device according to claim 21 or 22 is a NAND type flash memory. 前記ドライブ制御回路と電気的に接続される揮発性メモリをさらに備える請求項21から23のいずれか1つに記載の半導体装置。 24. The semiconductor device according to claim 21 , further comprising a volatile memory electrically connected to the drive control circuit. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第1の配線層と対向する第3の配線層の配線密度が80%以上である請求項21に記載の半導体装置。The semiconductor device according to claim 21, wherein a wiring density of a third wiring layer facing the first wiring layer across an insulating layer among the plurality of wiring layers formed as the inner layer is 80% or more. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第3の配線層と対向する第4の配線層の配線密度が前記第1の平均値より小さい請求項25に記載の半導体装置。26. The semiconductor according to claim 25, wherein a wiring density of a fourth wiring layer facing the third wiring layer across an insulating layer among the plurality of wiring layers formed as the inner layer is smaller than the first average value. apparatus. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第2の配線層と対向する第5の配線層と絶縁層を隔てて対向する第6の配線層の配線密度が前記第2の平均値より小さい請求項25に記載の半導体装置。Of the plurality of wiring layers formed as the inner layer, the wiring density of the fifth wiring layer facing the second wiring layer across the insulating layer and the sixth wiring layer facing the insulating layer across the insulating layer is the first wiring layer. 26. The semiconductor device according to claim 25, which is smaller than an average value of 2. 前記コネクタは、前記基板の短辺に設けられ、
前記揮発性メモリは、平面視において、前記複数の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられる請求項24に記載の半導体装置。
The connector is provided on a short side of the substrate;
25. The semiconductor device according to claim 24 , wherein the volatile memory is provided on the same side as the connector when viewed from the plurality of nonvolatile semiconductor memories in a plan view.
前記半導体装置の状態を表示するLEDをさらに備える請求項21から28のいずれか
1つに記載の半導体装置。
29. The semiconductor device according to claim 21 , further comprising an LED that displays a state of the semiconductor device.
前記基板の前記第1の主面に搭載される揮発性メモリをさらに備え、
前記基板は、平面視において略長方形形状を呈し、
前記複数の不揮発性半導体メモリは、4個のNAND型フラッシュメモリであって、前記基板の前記第1の主面であって、平面視において、前記ドライブ制御回路の位置から見て前記揮発性メモリとは反対側に搭載され、
前記揮発性メモリと、前記ドライブ制御回路と、前記4個のNAND型フラッシュメモリと、が前記基板の長辺方向に配置される請求項21に記載の半導体装置。
Further comprising a volatile memory mounted on the first main surface of the substrate;
The substrate has a substantially rectangular shape in plan view,
The plurality of nonvolatile semiconductor memories are four NAND flash memories, which are the first main surface of the substrate, and are the volatile memories when viewed from the position of the drive control circuit in a plan view. Mounted on the opposite side,
The semiconductor device according to claim 21 , wherein the volatile memory, the drive control circuit, and the four NAND flash memories are arranged in a long side direction of the substrate.
前記コネクタは、前記基板の短辺であって、平面視において、前記揮発性メモリの位置から見て前記ドライブ制御回路とは反対側に設けられ、
前記コネクタと、前記揮発性メモリと、前記ドライブ制御回路と、前記4個のNAND型フラッシュメモリと、が前記基板の長辺方向に配置される請求項30に記載の半導体装置。
The connector is a short side of the substrate, and is provided on the opposite side of the drive control circuit when viewed from the position of the volatile memory in a plan view.
31. The semiconductor device according to claim 30 , wherein the connector, the volatile memory, the drive control circuit, and the four NAND flash memories are arranged in a long side direction of the substrate.
JP2014134709A 2014-06-30 2014-06-30 Semiconductor device and system Active JP5869058B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014134709A JP5869058B2 (en) 2014-06-30 2014-06-30 Semiconductor device and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014134709A JP5869058B2 (en) 2014-06-30 2014-06-30 Semiconductor device and system

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011058140A Division JP5579108B2 (en) 2011-03-16 2011-03-16 Semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015252510A Division JP6270805B2 (en) 2015-12-24 2015-12-24 Semiconductor device and system

Publications (2)

Publication Number Publication Date
JP2014199948A JP2014199948A (en) 2014-10-23
JP5869058B2 true JP5869058B2 (en) 2016-02-24

Family

ID=52356646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014134709A Active JP5869058B2 (en) 2014-06-30 2014-06-30 Semiconductor device and system

Country Status (1)

Country Link
JP (1) JP5869058B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017150361A1 (en) 2016-03-03 2017-09-08 株式会社村田製作所 Resin substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3161488B2 (en) * 1993-02-09 2001-04-25 松下電器産業株式会社 Hole position detection method
JPH1032388A (en) * 1996-07-17 1998-02-03 Fujitsu Ltd Multilayer printed board
JP2000133941A (en) * 1998-10-28 2000-05-12 Ibiden Co Ltd Multilayer build-up wiring board
JP2002261402A (en) * 2001-03-01 2002-09-13 Alps Electric Co Ltd Circuit board for electronic circuit unit
JP2005136232A (en) * 2003-10-30 2005-05-26 Kyocera Corp Wiring board
JP4672290B2 (en) * 2004-06-16 2011-04-20 富士通株式会社 Circuit board, package board manufacturing method, and package board
JP4087884B2 (en) * 2007-03-15 2008-05-21 Tdk株式会社 High frequency module
JP5161560B2 (en) * 2007-12-28 2013-03-13 株式会社東芝 Semiconductor memory device
KR20100041515A (en) * 2008-10-14 2010-04-22 삼성전자주식회사 Method for testing a solid state drive having a removable auxiliary test terminals
KR101037450B1 (en) * 2009-09-23 2011-05-26 삼성전기주식회사 A package substrate

Also Published As

Publication number Publication date
JP2014199948A (en) 2014-10-23

Similar Documents

Publication Publication Date Title
JP5579108B2 (en) Semiconductor device
JP5869058B2 (en) Semiconductor device and system
JP6270805B2 (en) Semiconductor device and system
JP5583262B2 (en) Semiconductor device and system
JP6511123B2 (en) Semiconductor device
JP5458206B2 (en) Semiconductor device
JP6942227B2 (en) Semiconductor device
JP7163464B2 (en) semiconductor equipment
JP2019125806A (en) Semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150331

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150827

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20151102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160106

R151 Written notification of patent or utility model registration

Ref document number: 5869058

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R157 Certificate of patent or utility model (correction)

Free format text: JAPANESE INTERMEDIATE CODE: R157

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350