JP5868213B2 - キャッシュ制御装置、及びキャッシュ制御方法 - Google Patents
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Description
ホストからメインメモリへのアクセス要求に応じて、キャッシュメモリへのデータの書き込みを制御するキャッシュ制御装置であって、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を記憶するアクセス回数記憶部と、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス時間を記憶するアクセス時間記憶部と、
前記ホストからアクセス要求を受信したとき、そのアクセス要求の対象であるアドレスのデータが、前記キャッシュメモリにヒットするか否かを判定するヒット・ミス判定部と、
前記キャッシュメモリに記憶されているデータのアドレスを含むアドレス領域に対応するアクセス回数及びアクセス時間を、それぞれ前記アクセス回数記憶部及び前記アクセス時間記憶部から取得し、取得したアクセス回数及びアクセス時間に基づいて、前記キャッシュメモリにそのデータを記憶させるべき優先度を示す内部優先度を取得する内部優先度取得部と、
前記ヒット・ミス判定部によりヒットしないと判定されたとき、前記アクセス要求の対象であるアドレスを含むアドレス領域に対応するアクセス時間を前記アクセス時間記憶部から取得し、取得したアクセス時間基づいて、前記キャッシュメモリに前記アクセス要求の対象であるアドレスのデータを優先的に記憶させるべき優先度を示す外部優先度を取得する外部優先度取得部と、
前記内部優先度取得部により取得された内部優先度と、前記外部優先度取得部により取得された外部優先度と、に基づいて、前記キャッシュメモリに記憶されているデータを、前記アクセス要求の対象であるアドレスのデータに置き換えるか否かを判定するキャッシュ更新部と、
を備えることを特徴とする。
図1に、実施形態1に係るキャッシュ制御装置1の概略構成を表すブロック図を示す。実施形態1に係るキャッシュ制御装置1は、ホスト2からメインメモリ3へのアクセス要求に応じて、キャッシュメモリ4へのデータの書き込みを制御するものである。
上記の実施形態1において、外部優先度取得部180は、アクセス要求の対象であるアドレスに対応するアクセス時間をアクセス時間記憶部140から取得し、この取得したアクセス時間を外部優先度としているが、外部優先度の取得方法はこれに限られない。以下の実施形態2では、外部優先度が、アクセス要求の対象であるアドレスに対応するアクセス回数及びアクセス時間に基づいて取得される例について説明する。なお、実施形態2の構成において、上記の実施形態1と同様の構成については、同様の符号を用い、その詳細な説明を省略する。
上記の実施形態1及び2において、キャッシュ制御装置1、1aは、アクセス回数記憶部130を備えていたが、メインメモリ3及びキャッシュメモリ4が、アクセス回数を記憶する構成を備えていてもよい。以下の実施形態3では、メインメモリ3及びキャッシュメモリ4が、アクセス回数を記憶する構成を備える例について説明する。なお、実施形態3の構成において、上記の実施形態1及び2と同様の構成については、同様の符号を用い、その詳細な説明を省略する。
110 要求制御部
120 応答制御部
130 アクセス回数記憶部
131 アクセス回数管理テーブル
140 アクセス時間記憶部
141 アクセス時間管理テーブル
150,150b キャッシュチェック部
160 ヒット・ミス判定部
170,170b 内部優先度取得部
180,180b外部優先度取得部
190 優先度比較部
200,200b キャッシュ更新部
210 外部I/F部
2 ホスト
3,3b メインメモリ
4,4b キャッシュメモリ
5 バススイッチ
Claims (5)
- ホストからメインメモリへのアクセス要求に応じて、キャッシュメモリへのデータの書き込みを制御するキャッシュ制御装置であって、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を記憶するアクセス回数記憶部と、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス時間を記憶するアクセス時間記憶部と、
前記ホストからアクセス要求を受信したとき、そのアクセス要求の対象であるアドレスのデータが、前記キャッシュメモリにヒットするか否かを判定するヒット・ミス判定部と、
前記キャッシュメモリに記憶されているデータのアドレスを含むアドレス領域に対応するアクセス回数及びアクセス時間を、それぞれ前記アクセス回数記憶部及び前記アクセス時間記憶部から取得し、取得したアクセス回数及びアクセス時間に基づいて、前記キャッシュメモリにそのデータを記憶させるべき優先度を示す内部優先度を取得する内部優先度取得部と、
前記ヒット・ミス判定部によりヒットしないと判定されたとき、前記アクセス要求の対象であるアドレスを含むアドレス領域に対応するアクセス時間を前記アクセス時間記憶部から取得し、取得したアクセス時間に基づいて、前記キャッシュメモリに前記アクセス要求の対象であるアドレスのデータを優先的に記憶させるべき優先度を示す外部優先度を取得する外部優先度取得部と、
前記内部優先度取得部により取得された内部優先度と、前記外部優先度取得部により取得された外部優先度と、に基づいて、前記キャッシュメモリに記憶されているデータを、前記アクセス要求の対象であるアドレスのデータに置き換えるか否かを判定するキャッシュ更新部と、
を備えることを特徴とするキャッシュ制御装置。 - ホストからメインメモリへのアクセス要求に応じて、キャッシュメモリへのデータの書き込みを制御するキャッシュ制御装置であって、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を記憶するアクセス回数記憶部と、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス時間を記憶するアクセス時間記憶部と、
前記ホストからアクセス要求を受信したとき、そのアクセス要求の対象であるアドレスのデータが、前記キャッシュメモリにヒットするか否かを判定するヒット・ミス判定部と、
前記キャッシュメモリに記憶されているデータのアドレスを含むアドレス領域に対応するアクセス回数及びアクセス時間を、それぞれ前記アクセス回数記憶部及び前記アクセス時間記憶部から取得し、取得したアクセス回数及びアクセス時間に基づいて、前記キャッシュメモリにそのデータを記憶させるべき優先度を示す内部優先度を取得する内部優先度取得部と、
前記ヒット・ミス判定部によりヒットしないと判定されたとき、前記アクセス要求の対象であるアドレスを含むアドレス領域に対応するアクセス回数及びアクセス時間を、それぞれ前記アクセス回数記憶部及び前記アクセス時間記憶部から取得し、取得したアクセス回数及びアクセス時間に基づいて、前記キャッシュメモリに前記アクセス要求の対象であるアドレスのデータを優先的に記憶させるべき優先度を示す外部優先度を取得する外部優先度取得部と、
前記内部優先度取得部により取得された内部優先度と、前記外部優先度取得部により取得された外部優先度と、に基づいて、前記キャッシュメモリに記憶されているデータを、前記アクセス要求の対象であるアドレスのデータに置き換えるか否かを判定するキャッシュ更新部と、
を備えることを特徴とするキャッシュ制御装置。 - ホストからメインメモリへのアクセス要求に応じて、キャッシュメモリに記憶させるデータを制御するキャッシュ制御装置であって、
前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス時間を記憶するアクセス時間記憶部と、
前記ホストからアクセス要求を受信したとき、そのアクセス要求の対象であるアドレスのデータが、前記キャッシュメモリにヒットするか否かを判定するヒット・ミス判定部と、
前記ヒット・ミス判定部によりヒットしないと判定されたとき、前記キャッシュメモリに記憶されているデータのアドレスを含むアドレス領域に対応するアクセス時間を前記アクセス時間記憶部から取得し、前記キャッシュメモリ上にそのデータのアドレスを含むアドレス領域と対応付けて記憶されている、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を前記キャッシュメモリから取得し、取得したアクセス時間と取得したアクセス回数とに基づいて、前記キャッシュメモリにそのデータを記憶させるべき優先度を示す内部優先度を取得する内部優先度取得部と、
前記ヒット・ミス判定部によりヒットしないと判定されたとき、前記アクセス要求の対象であるアドレスを含むアドレス領域に対応するアクセス時間を前記アクセス時間記憶部から取得し、前記メインメモリ上に前記アクセス要求の対象であるアドレスを含むアドレス領域と対応付けて記憶されている、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を前記メインメモリから取得し、取得したアクセス時間と取得したアクセス回数とに基づいて、前記キャッシュメモリに前記アクセス要求の対象であるアドレスのデータを優先的に記憶させるべき優先度を示す外部優先度を取得する外部優先度取得部と、
前記内部優先度取得部により取得された内部優先度と、前記外部優先度取得部により取得された外部優先度と、に基づいて、前記キャッシュメモリに記憶されているデータを、前記アクセス要求の対象であるアドレスのデータに置き換えるか否かを判定するキャッシュ更新部と、
を備えることを特徴とするキャッシュ制御装置。 - ホストからメインメモリへのアクセス要求に応じて、キャッシュメモリへのデータの書き込みを制御するキャッシュ制御方法であって、
前記ホストからアクセス要求を受信したとき、そのアクセス要求の対象であるアドレスのデータが、前記キャッシュメモリにヒットするか否かを判定するヒット・ミス判定ステップと、
前記キャッシュメモリに記憶されているデータのアドレスを含むアドレス領域に対応するアクセス回数及びアクセス時間を、前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を記憶するアクセス回数記憶部と、前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス時間を記憶するアクセス時間記憶部と、からそれぞれ取得し、取得したアクセス回数及びアクセス時間に基づいて、前記キャッシュメモリにそのデータを記憶させるべき優先度を示す内部優先度を取得する内部優先度取得ステップと、
前記ヒット・ミス判定ステップにおいてヒットしないと判定されたとき、前記アクセス要求の対象であるアドレスを含むアドレス領域に対応するアクセス時間を前記アクセス時間記憶部から取得し、取得したアクセス時間基づいて、前記キャッシュメモリに前記アクセス要求の対象であるアドレスのデータを優先的に記憶させるべき優先度を示す外部優先度を取得する外部優先度取得ステップと、
前記内部優先度取得ステップにおいて取得された内部優先度と、前記外部優先度取得ステップにおいて取得された外部優先度と、に基づいて、前記キャッシュメモリに記憶されているデータを、前記アクセス要求の対象であるアドレスのデータに置き換えるか否かを判定するキャッシュ更新ステップと、
を有することを特徴とするキャッシュ制御方法。 - ホストからメインメモリへのアクセス要求に応じて、キャッシュメモリに記憶させるデータを制御するキャッシュ制御方法であって、
前記ホストからアクセス要求を受信したとき、そのアクセス要求の対象であるアドレスのデータが、前記キャッシュメモリにヒットするか否かを判定するヒット・ミス判定ステップと、
前記ヒット・ミス判定ステップにおいてヒットしないと判定されたとき、前記キャッシュメモリに記憶されているデータのアドレスを含むアドレス領域に対応するアクセス時間を、前記メインメモリの、1または複数のアドレスを含むアドレス領域毎に、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス時間を記憶するアクセス時間記憶部から取得し、前記キャッシュメモリ上にそのデータのアドレスを含むアドレス領域と対応付けて記憶されている、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を前記キャッシュメモリから取得し、取得したアクセス時間及びアクセス回数に基づいて、前記キャッシュメモリにそのデータを記憶させるべき優先度を示す内部優先度を取得する内部優先度取得ステップと、
前記ヒット・ミス判定ステップにおいてヒットしないと判定されたとき、前記アクセス要求の対象であるアドレスを含むアドレス領域に対応するアクセス時間を前記アクセス時間記憶部から取得し、前記メインメモリ上に前記アクセス要求の対象であるアドレスを含むアドレス領域と対応付けて記憶されている、前記ホストによるそのアドレス領域に含まれるアドレスへのアクセス回数を前記メインメモリから取得し、取得したアクセス時間及びアクセス回数に基づいて、前記キャッシュメモリに前記アクセス要求の対象であるアドレスのデータを優先的に記憶させるべき優先度を示す外部優先度を取得する外部優先度取得ステップと、
前記内部優先度取得ステップにおいて取得された内部優先度と、前記外部優先度取得ステップにおいて取得された外部優先度と、に基づいて、前記キャッシュメモリに記憶されているデータを、前記アクセス要求の対象であるアドレスのデータに置き換えるか否かを判定するキャッシュ更新ステップと、
を有することを特徴とするキャッシュ制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012038306A JP5868213B2 (ja) | 2012-02-24 | 2012-02-24 | キャッシュ制御装置、及びキャッシュ制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012038306A JP5868213B2 (ja) | 2012-02-24 | 2012-02-24 | キャッシュ制御装置、及びキャッシュ制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013174997A JP2013174997A (ja) | 2013-09-05 |
JP5868213B2 true JP5868213B2 (ja) | 2016-02-24 |
Family
ID=49267854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012038306A Expired - Fee Related JP5868213B2 (ja) | 2012-02-24 | 2012-02-24 | キャッシュ制御装置、及びキャッシュ制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5868213B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6680497B2 (ja) * | 2015-09-25 | 2020-04-15 | 富士通デバイス株式会社 | 遊技機用記憶装置 |
JP6485320B2 (ja) * | 2015-10-23 | 2019-03-20 | 富士通株式会社 | キャッシュメモリおよびキャッシュメモリの制御方法 |
JP6996139B2 (ja) * | 2017-07-14 | 2022-01-17 | 富士通株式会社 | 情報処理装置、プログラム及び情報処理方法 |
CN112470114A (zh) * | 2018-07-26 | 2021-03-09 | 索尼半导体解决方案公司 | 存储控制装置、存储装置和信息处理系统 |
CN112948286A (zh) * | 2019-12-10 | 2021-06-11 | 阿里巴巴集团控股有限公司 | 数据缓存方法、装置、电子设备及计算机可读介质 |
CN111159232A (zh) * | 2019-12-16 | 2020-05-15 | 浙江中控技术股份有限公司 | 一种数据缓存方法及系统 |
CN113051194B (zh) * | 2021-03-02 | 2023-06-09 | 长沙景嘉微电子股份有限公司 | 缓冲存储器、gpu、处理系统及缓存访问方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3486435B2 (ja) * | 1993-11-30 | 2004-01-13 | キヤノン株式会社 | メモリキャッシング方法及び装置 |
JP3043732B1 (ja) * | 1998-12-18 | 2000-05-22 | 甲府日本電気株式会社 | データ置換システム |
WO2002003207A1 (en) * | 2000-06-30 | 2002-01-10 | Koninklijke Philips Electronics N.V. | Data processing apparatus with a cache memory and method of using such an apparatus |
US6961821B2 (en) * | 2002-10-16 | 2005-11-01 | International Business Machines Corporation | Reconfigurable cache controller for nonuniform memory access computer systems |
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JP5541361B2 (ja) * | 2010-07-01 | 2014-07-09 | 日本電気株式会社 | 記憶装置、解放優先順位決定方法およびプログラム |
-
2012
- 2012-02-24 JP JP2012038306A patent/JP5868213B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2013174997A (ja) | 2013-09-05 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150514 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160105 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |