JP5852432B2 - 送信回路、受信回路及びこれらを有する通信システム - Google Patents

送信回路、受信回路及びこれらを有する通信システム Download PDF

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Description

本発明は送信回路、受信回路及びこれらを有する通信システムに関し、特にトランスを介して信号を伝達する送信回路、受信回路及びこれらを有する通信システムに関する。
近年、近接通信の一つにトランスによる磁気結合を利用した通信手段が多く用いられるようになってきた。しかし、磁気結合を利用した通信手段では、トランスがコイルにより構成され、それぞれのコイルはインダクタで構成される。そして、このインダクタの自己共振に起因して送受信に用いられるパルス波形に歪みが生じる。そのため、磁気結合を利用した通信手段では、パルスの送信間隔（データレートと称す）がインダクタの自己共振周波数の１／３倍程度に制限されていた。
しかし、近接通信においても通信速度の向上という要求がある。そこで、磁気結合を利用した通信システムにおいて、通信速度を高める技術が非特許文献１〜５に開示されている。非特許文献１では、トランスを複数設けて、送受信信号を並列化することで、通信速度を向上させていた。
N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, "A 1 Tb/s 3 W inductive-coupling transceiver for 3D-stacked inter-chip clock and data link", IEEE Journal of Solid-State Circuits, vol. 42, 2007, pp. 111-122. N. Miura, D. Mizoguchi, M. Inoue, T. Sakurai, and T. Kuroda, "A 195-Gb/s 1.2-W inductive inter-chip wireless superconnect with transmit power control scheme for 3-D-stacked system in a package", IEEE Journal of Solid-State Circuits, vol. 41, 2006, p. 23. N. Miura, D. Mizoguchi, T. Sakurai, and T. Kuroda, "Analysis and design of inductive coupling and transceiver circuit for inductive inter-chip wireless superconnect", IEEE Journal of Solid-State Circuits, vol. 40, 2005, p. 829. S. Kawai, H. Ishikuro, and T. Kuroda, "A 2.5 Gb/s/ch 4PAM inductive-coupling transceiver for non-contact memory card", 2010 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010, pp. 264-265. N. Miura, Y. kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda, "A hign-speed inductive-coupling link with burst transmission", IEEE Journal of Solid-State Circuits, vol. 44, no. 3, pp. 947-955, 2009.
しかしながら、トランスは、回路面積或いは実装面積が大きい。そのため、非特許文献１〜５を用いた場合、このトランスを複数個設けなければならず、機器の小型化或いはコストの低減の妨げになるという問題がある。
本発明にかかる送信回路の一態様は、インダクタを駆動して電磁誘導を生じさせてデータを送信する送信回路であって、前記インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、当該送信データのデータレートで前記インダクタを駆動する送信信号を出力する駆動回路を有する。
本発明にかかる受信回路の一態様は、インダクタの電磁誘導により生じる送信信号を受信する受信回路であって、前記インダクタの自己共振周波数よりも高いデータレートで受信信号から送信データの論理レベルを判別して受信データを出力する判別回路を有する。
本発明にかかる通信システムの一態様は、電磁結合された第１のインダクタと第２のインダクタとを備えた伝送路と、入力される送信データに基づき前記第１のインダクタを駆動する駆動回路と、前記第２のインダクタを介して入力される受信信号に基づき受信データを生成する判別回路と、を有し、前記駆動回路及び前記判別回路は、前記第１、第２のインダクタの自己共振周波数よりも高いデータレートで前記送信データを伝達する。
本発明にかかる送信回路、受信回路及びこれらを有する通信システムでは、インダクタの自己送信周波数よりも高いデータレートで、信号の送受信を行う。これにより、本発明にかかる送信回路、受信回路及びこれらを有する通信システムでは、一つのトランスを介して行われる通信処理の通信速度を向上させることができる。
本発明にかかる送信回路、受信回路及びこれらを有する通信システムによれば、少ない回路面積或いは実装面積で高いデータレートによる近接通信を実現できる。
本発明にかかる通信システムのブロック図である。 図１の通信システムにおいてチップ上に形成されるインダクタの概略図である。 実施の形態１にかかる送信回路の送信信号の波形の一例を示す図である。 比較例にかかる送信回路の周波数特性のグラフである。 実施の形態１にかかる送信回路の周波数特性のグラフである。 実施の形態１にかかる駆動回路のブロック図である。 実施の形態１にかかる送信信号補正部の処理原理を示す概念図である。 実施の形態１にかかる駆動回路のブロック図である。 実施の形態１にかかるデータ遅延回路のブロック図である。 実施の形態１にかかるマルチプレクサのブロック図である。 実施の形態１にかかる送信信号出力回路のブロック図である。 補正処理を行わない場合の送信信号及び受信信号の波形を示す図である。 ＦＩＲ型イコライズ処理による補正処理を行った場合の送信信号及び受信信号の波形を示す図である。 補正処理を行わない場合の受信信号のアイパターンを示す図である。 ＦＩＲ型イコライズ処理による補正処理を行った場合の受信信号のアイパターンを示す図である。 実施の形態２にかかる駆動回路のブロック図である。 実施の形態２にかかるプリコーダを説明するための図である。 実施の形態３にかかる駆動回路のブロック図である。 実施の形態３にかかる駆動回路における補正係数の調整処理における平均二乗誤差の遷移を示すグラフである。 実施の形態３にかかる駆動回路における補正係数の調整処理における補正係数の遷移を示すグラフである。 実施の形態４にかかる駆動回路のブロック図である。 実施の形態５にかかる判別回路のブロック図である。 実施の形態５にかかる受信信号補正部の処理原理の概念図である。 実施の形態６にかかる判別回路のブロック図である。 実施の形態６にかかる受信信号補正部の処理原理の概念図である。 実施の形態６にかかる判定帰還型イコライズ処理における波形補正処理を示す波形図である。 補正処理を行わない場合の受信信号のアイパターンを示す図である。 判定帰還型イコライズ処理による補正処理を行った場合の受信信号のアイパターンを示す図である。 実施の形態７にかかる判別回路のブロック図である。 実施の形態８にかかる通信システムのブロック図である。 実施の形態８にかかるインダクタの等価回路図である。 その他の実施の形態にかかる送信回路と受信回路の実装例を示すブロック図である。 その他の実施の形態にかかる送信回路と受信回路の実装例を示すブロック図である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる通信システムについて説明する。そこで、図１に本発明にかかる通信システムのブロック図を示す。図１に示すように、本発明にかかる通信システムは、トランスと、送信回路と、受信回路と、を有する。また、図１では、送信回路に送信データを与える処理回路Ａと、受信回路が出力する受信データを受けて所定の処理を行う処理回路Ｂと、を示した。本発明にかかる通信システムは、電気的に絶縁された半導体基板上に形成された送信回路と受信回路との間の通信をインダクタＬ１、Ｌ２により構成されるコイルを用いたトランスによって行うものである。つまり、このトランスは、送信回路から受信回路に至る伝送路を構成する。
送信回路は、駆動回路ＤＲＶを有する。そして、駆動回路ＤＲＶは、インダクタを駆動して当該インダクタに電磁誘導を生じさせる。駆動回路ＤＲＶは、インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、送信データのデータレートでインダクタＬ１を駆動する送信信号を出力する。また、処理回路Ａは、駆動回路ＤＲＶに対してインダクタＬ１の共振周波数よりも高いデータレートで送信データを出力する。
受信回路は、判別回路ＤＥＴを有する。そして、判別回路ＤＥＴは、インダクタの自己共振周波数よりも高いデータレートで受信信号から送信データの論理レベルを判別して受信データを出力する。そして、処理回路Ｂは、判別回路ＤＥＴが出力した受信データに基づき所定の処理を行う。
図１に示す例では、送信回路と受信回路は、別個の半導体基板上に形成される。また、インダクタＬ１、Ｌ２によりトランスを構成する。図１に示す例では、インダクタＬ１は、駆動回路ＤＲＶと同一の半導体基板上に形成され、インダクタＬ２は、判別回路ＤＥＴと同一基板上に形成される。このように、半導体基板上に形成されたインダクタの構成の概略図を図２に示す。図２に示すように、半導体基板上に形成されるインダクタは、多角形上の配線により形成され、その中点付近において電源端子ＶＤＤに接続される。また、インダクタを構成する配線の両端には、駆動回路ＤＲＶ又は判別回路ＤＥＴが接続される端子ＥＭ１、ＥＭ２が形成される。なお、以下の説明では、インダクタを差動信号により動作させる例について説明するが、インダクタをシングルエンド信号により駆動する場合にも本発明は適用可能である。
従来の磁気結合を利用した通信システムでは、送信データのデータレートは、トランスを構成するインダクタの自己共振周波数により制限されていた。しかし、本発明にかかる通信システムでは、信号の伝達に磁気結合を利用しながら、インダクタの自己共振周波数よりも高いデータレートで通信を行うことを特徴とする。
そのため、本発明にかかる通信システムの送信回路は、インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、送信データのデータレートでインダクタを駆動する送信信号を出力する。また、受信回路は、インダクタの自己共振周波数よりも高いデータレートで受信信号から送信データの論理レベルを判別して受信データを出力する。
続いて、磁気結合を利用した通信システムにおける送信データのデータレートＲｂと当該送信データに起因して受信側のインダクタＬ２の両端に生じる受信信号との関係について説明する。図３に磁気結合を利用した通信システムにおける送信データと当該送信データに対応した受信信号の波形図を示す。図３に示すように、通信システムでは、値１又は値０を一つのデータシンボルとして扱う。そして、データシンボルの送信間隔がデータレートＲｂとなる。図３において、データシンボルの送信間隔がデータレートＲｂでそして、送信信号の波形は、値１の送信データに対しては負側の振幅が大きくなり、値０の送信データに対しては正側の振幅が大きくなる。また、受信信号は、送信データの前側のエッジに対応して振幅が生じるが振幅が収束するまでに所定の時間がかかる。この所定の時間はインダクタＬ１、Ｌ２の共振周波数により決まる。
従来の通信システムでは、インダクタＬ１、Ｌ２の自己共振により生じる受信信号波形の歪みによるデータシンボル間の干渉を防止するために、データレートＲｂをインダクタＬ１、Ｌ２の共振周波数の１／３以下に制限する必要があった。ここで、従来の通信システムにおけるデータレートＲｂとインダクタＬ１、Ｌ２の共振周波数との関係を示すグラフを図４に示す。図４に示すように、従来の通信システムでは、データシンボル間の干渉を防止するためにデータレートＲｂをインダクタＬ１、Ｌ２の共振周波数の１／３以下とする必要があった。
一方、本発明にかかる通信システムにおけるデータレートＲｂとインダクタＬ１、Ｌ２の共振周波数との関係を示すグラフを図５に示す。図５に示すように、本発明にかかる通信システムでは、データレートＲｂをインダクタＬ１、Ｌ２の共振周波数よりも高くする。
本発明にかかる通信システムでは、一つのトランスに対して、インダクタＬ１、Ｌ２の共振周波数よりも高いデータレートで送信信号を出力することで、小さな回路面積或いは小さな実装面積の回路によってインダクタＬ１、Ｌ２の共振周波数の制限を受けることなく高速な通信を行うことができる。
なお、トランスを構成するインダクタの径を小さくすることで自己共振周波数を高くして通信速度を高めることも可能である。しかし、この場合通信距離が短くなる問題があった。しかし、本発明かかる通信システムでは、通信距離を確保するために十分にインダクタの径を大きく設定しても、インダクタの自己共振周波数の制限を受けることなく通信速度を向上できる。つまり、本発明にかかる通信システムを用いることで、十分な通信距離を確保するインダクタ径でインダクタを形成しながら、インダクタの数を削減することができるため、小さな回路面積或いは実装面積で高速な通信を実現することができる。
本発明にかかる通信システムでは、インダクタの自己共振周波数よりも高いデータレートで信号の送受信を行うため、データシンボル間の干渉が生じる虞がある。そのため、本発明にかかる通信システムでは、送信回路と受信回路の少なくとも一方において、送受信に用いる信号に補正処理を施すことでデータシンボル間の干渉を防止する。本発明にかかる通信システムでは、送信回路と受信回路のいずれで補正処理を行っても良いが、実施の形態１では、送信側で補正処理を行う場合について説明する。


まず、実施の形態１では、送信回路側に設けられる駆動回路ＤＲＶで補正処理を行う場合について説明する。実施の形態１にかかる駆動回路ＤＲＶ１のブロック図を図６に示す。図６に示すように、駆動回路ＤＲＶ１は、送信信号補正部１と駆動部２を有する。
送信信号補正部１は、送信データＤＩＮを受信して、送信データＤＩＮに対して、インダクタＬ１、Ｌ２の自己共振に起因して生じる波形の歪みを補正し、補正後の送信データを駆動部２に出力する。送信信号補正部１が補正処理を行う速度は送信データＤＩＮのデータレートに相当する速度で行われる。送信信号補正部１で行われる補正処理は、送信対象の送信データＤＩＮのｎ（ｎは整数）サイクル前に送信されるｎ個の送信データＤＩＮを用いて送信対象の送信データＤＩＮを補正することで行われる。より具体的には、送信信号補正部１は、イコライズ係数保持回路１１と、ＦＩＲ型フィルタ回路とを有する。なお、ＦＩＲ型フィルタ回路では、ＦＩＲ型フィルタの機能による補正処理（例えば、イコライズ処理が行われるため、以下の説明では、ＦＩＲ型フィルタ回路をＦＩＲ型イコライズ回路１２と称す。イコライズ係数保持回路１１は、ＦＩＲ型イコライズ回路１２において用いられるイコライズ係数を保持する。実施の形態１では、このイコライズ係数は、予め設定されているものとする。
駆動部２は、送信信号補正部１において補正された送信データＭＴに基づきインダクタＬ１を駆動する。実施の形態１では、駆動部２は、差動信号によりインダクタＬ１を駆動するものとする。
続いて、送信信号補正部１で行われるイコライズ処理の具体的な説明を行う。送信信号補正部１で行われるイコライズ処理の処理原理を示す図を図７に示す。なお、図７では、イコライズ処理の動作原理を説明するために、イコライズ処理に必要な処理毎に具体的な回路を示した。図７に示すように、実施の形態１にかかる送信信号補正部１で行われるイコライズ処理は、遅延回路３１１〜３１ｎ、乗算器３２０〜３２ｎ、加算器３３により実現できる。
遅延回路３１１〜３１ｎは、従属接続される。そして、遅延回路３１１〜３１ｎは、送信データＤＩＮをデータレートの周期に相当する時間で遅延させる。そして、遅延回路３１１〜３１ｎは、遅延させた送信データＤＩＮを次段の遅延回路に伝達する。乗算器３２０は、入力された送信データＤＩＮとイコライズ係数Ｃ０とを乗算して、乗算結果を出力する。乗算気３２１〜３２ｎは、遅延回路３１１〜３１ｎが出力する送信データＤＩＮとイコライズ係数Ｃ１〜Ｃｎをそれぞれ乗算し、乗算結果を出力する。加算器３３は、乗算器３２０〜３２ｎが出力した乗算結果を加算して補正後の送信データＭＴを生成する。
つまり、イコライズ処理では、送信データＤＩＮを遅延させて、ｎサイクル分の送信データＤＩＮを並列化する。そして、並列化した送信データＤＩＮの送信順序に応じてイコライズ係数Ｃ０〜Ｃｎを乗算する。そして、イコライズ係数Ｃ０〜Ｃｎを乗じて得られたｎ個の送信データＤＩＮを加算して補正後の送信データＭＴを得る。
実施の形態１にかかる駆動回路ＤＲＶ１は、デジタル信号として送信データＤＩＮを受けて、インダクタＬ１を電流により駆動する。そのため、駆動回路ＤＲＶ１は、デジタル信号により与えられる値に相当する電流を出力する必要がある。そこで、駆動回路ＤＲＶ１では、送信信号補正部１と駆動部２とを混在させた回路によりイコライズ処理機能とインダクタＬ１の駆動機能とを実現する。そこで、実施の形態１にかかる駆動回路ＤＲＶ１のブロック図を図８に示す。
図８に示すように、駆動回路ＤＲＶ１は、データ遅延回路４０、マルチプレクサ４１１〜４１５、送信信号出力回路４２１〜４２５を有する。図８に示す駆動回路ＤＲＶ１は、図７に示す遅延回路を４段有する例である。実施の形態１では、データ遅延回路４０にはシリアル伝送されるべき送信データを４ビットのビット幅に並列化した送信データが入力されるものとする。データ遅延回路４０には、クロック信号ＣＬＫａが入力され、クロック信号ＣＬＫａのタイミングで送信データＤＩＮを遅延させた遅延データＤＬＹ１〜ＤＬＹ５を生成する。なお、クロック信号ＣＬＫａは、送信データＤＩＮのデータレートの１／４の周波数を有する。また、遅延データＤＬＹ１〜ＤＬＹ５は４ビットの信号である。データ遅延回路４０は、図７の遅延回路３１１〜３１ｎに相当する機能を実現する。
マルチプレクサ４１１〜４１５には、遅延データＤＬＹ１〜ＤＬＹ５のうち対応する一の信号が入力される。また、マルチプレクサ４１１〜４１５には、クロック信号ＣＬＫａ及びクロック信号ＣＬＫｂが入力される。クロック信号ＣＬＫｂは、送信データＤＩＮのデータレートの１／２の周波数を有する。マルチプレクサ４１１〜４１５は、クロック信号ＣＬＫａにより遅延データＤＬＹ１〜ＤＬＹ５を取り込み、クロック信号ＣＬＫｂに従って遅延データを構成するデータを１ビットずつ出力する。なお、マルチプレクサ４１１〜４１５は１ビットのデータを差動信号として出力する。
送信信号出力回路４２１〜４２５は、マルチプレクサ４１１〜４１５が出力するデータに従って、インダクタＬ１を駆動する。また、送信信号出力回路４２１〜４２５には電流制御信号Ｗ１〜Ｗ５が入力される。電流制御信号Ｗ１〜Ｗ５は、それぞれ５ビットの信号であり、送信信号出力回路４２１〜４２５の駆動能力を調整する。この電流制御信号Ｗ１〜Ｗ５は、イコライズ係数Ｃ０〜Ｃ４に相当する値を有する信号である。送信信号出力回路４２１〜４２５の出力は、差動信号を出力する。さらに、送信信号出力回路４２１〜４２５の出力は、同じ極性の出力端子がそれぞれ一のノードで違いに接続される。そして、送信信号出力回路４２１〜４２５は、正側出力端子と負側出力端子との間にインダクタＬ１が接続される。
つまり、送信信号出力回路４２１〜４２５は、図７の乗算器の機能を実現する。また、送信信号出力回路４２１〜４２５の出力ノードを互いに接続することで図７の加算器の機能が実現される。
続いて、データ遅延回路４０の具体的な回路について説明する。データ遅延回路４０のブロック図を図９に示す。図９に示すように、データ遅延回路４０は、フリップフロップ５１〜５８を有する。フリップフロップ５１〜５８は、クロック信号ＣＬＫａに同期して入力端子Ｄに入力された値を更新して出力端子Ｑから出力する。図９に示す例では、フリップフロップ５１〜５８が出力する信号に対してＱ１〜Ｑ８の符号を付した。また、図９に示すように、フリップフロップ５５〜５８は、送信データＤＩＮ［１］〜ＤＩＮ［４］の値を保持する。フリップフロップ５１〜５４は、フリップフロップ５５〜５８が出力する信号Ｑ５〜Ｑ８の値を保持する。つまり、信号Ｑ１は、時間的に最も先に送信された送信データである。また、信号Ｑ２〜Ｑ８は、信号Ｑ１に続いて送信されたデータである。このような構成とすることで、信号Ｑ５が送信対象の送信データである場合、この信号Ｑ１〜Ｑ４の送信データが補正に用いられる。信号Ｑ６が送信対象の送信データである場合、この信号Ｑ２〜Ｑ５の送信データが補正に用いられる。信号Ｑ７が送信対象の送信データである場合、この信号Ｑ３〜Ｑ６の送信データが補正に用いられる。信号Ｑ８が送信対象の送信データである場合、この信号Ｑ４〜Ｑ７の送信データが補正に用いられる。
続いて、マルチプレクサ４１１〜４１５の具体的な回路について説明する。マルチプレクサ４１１〜４１５は、それぞれ同じ構成であるため、ここではマルチプレクサ４１１について説明する。マルチプレクサ４１１のブロック図を図１０に示す。図１０に示すように、マルチプレクサ４１１は、フリップフロップ６０〜６２、６４〜６６、６８〜７０、セレクタ６３、６７、７１、インバータ７２を有する。そして、マルチプレクサ４１１には、遅延データＤＬＹ１として、送信データＱ５〜Ｑ８が与えられる。
フリップフロップ６０は、クロック信号ＣＬＫａに基づき送信データＱ５として与えられる値で保持する値を更新する。フリップフロップ６１は、クロック信号ＣＬＫａに基づき送信データＱ６として与えられる値で保持する値を更新する。フリップフロップ６２は、クロック信号ＣＬＫａの立ち下がりエッジに基づきフリップフロップ６１が保持している送信データＱ６の値で保持する値を更新する。セレクタ６３は、クロック信号ＣＬＫａの論理レベルに応じて、フリップフロップ６０に保持されている値とフリップフロップ６２に保持されている値のいずれか一方を出力する。つまり、セレクタ６３は、クロック信号ＣＬＫａの論理レベルに応じて送信データＱ５、Ｑ６を順に出力する。
フリップフロップ６４は、クロック信号ＣＬＫａに基づき送信データＱ７として与えられる値で保持する値を更新する。フリップフロップ６５は、クロック信号ＣＬＫａに基づき送信データＱ８として与えられる値で保持する値を更新する。フリップフロップ６６は、クロック信号ＣＬＫａの立ち下がりエッジに基づきフリップフロップ６５が保持している送信データＱ８の値で保持する値を更新する。セレクタ６７は、クロック信号ＣＬＫａの論理レベルに応じて、フリップフロップ６４に保持されている値とフリップフロップ６６に保持されている値のいずれか一方を出力する。つまり、セレクタ６７は、クロック信号ＣＬＫａの論理レベルに応じて送信データＱ７、Ｑ８を順に出力する。
フリップフロップ６８は、クロック信号ＣＬＫｂに基づきセレクタ６３が出力する送信データＱ５、Ｑ６の値で順に保持する値を更新する。フリップフロップ６９は、クロック信号ＣＬＫｂに基づきセレクタ６７が出力する送信データＱ７、Ｑ８の値で順に保持する値を更新する。フリップフロップ７０は、クロック信号ＣＬＫｂの立ち下がりエッジに基づきフリップフロップ６９が保持している送信データＱ７、Ｑ８の値で順に保持する値を更新する。セレクタ７１は、クロック信号ＣＬＫｂの論理レベルに応じて、フリップフロップ６８に保持されている値とフリップフロップ７１に保持されている値のいずれか一方を出力する。つまり、セレクタ７１は、送信データＤＩＮのデータレートで送信データＱ５〜Ｑ８を順に出力する。
インバータ７２は、セレクタ７１が出力する送信データの反転信号を出力する。セレクタ７１が出力するデータは駆動信号Ｉ＋として送信信号出力回路４２１の正転入力端子に与えられる。また、インバータ７２が出力するデータは駆動信号Ｉ−として送信信号出力回路４２１の反転入力端子に与えられる。
続いて、送信信号出力回路４２１〜４２５の具体的な回路について説明する。送信信号出力回路４２１〜４２５は、それぞれ同じ構成であるため、ここでは送信信号出力回路４２１について説明する。送信信号出力回路４２１の回路図を図１１に示す。図１１に示すように、送信信号出力回路４２１は、差動増幅部８０と、可変電流源８１と、を有する。
差動増幅部８０は、トランジスタＭＮ１、ＭＮ２により構成される差動対を有する。トランジスタＭＮ１のゲートは送信信号出力回路４２１の反転入力端子であり、駆動信号Ｉ−が入力される。トランジスタＭＮ１のドレインは、正転出力端子ＯＵＴ＋に接続される。トランジスタＭＮ２のゲートは送信信号出力回路４２１の正転入力端子であり、駆動信号Ｉ＋が入力される。トランジスタＭＮ２のドレインは、反転出力端子ＯＵＴ−に接続される。トランジスタＭＮ１、ＭＮ２のソースは、共通接続され、可変電流源から動作電流が供給される。
可変電流源８１は、電流制御信号Ｗ１の値に応じて１倍から３１倍まで２の５乗倍の動作電流を出力する。この動作電流は、差動増幅部８０を介して駆動電流として出力されるものである。可変電流源８１は、トランジスタＭＮ３〜ＭＮ１２を有する。トランジスタＭＮ８〜ＭＮ１２は、ゲートに基準電圧Ｖｒｅｆ１が入力される。このトランジスタＭＮ８〜ＭＮ１２は、ゲート長が同一であるが、ゲート幅が整数倍である構成を有する。例えば、トランジスタＭＮ８は、ゲート幅が１倍（基準ゲート幅）であって、１倍の電流（基準電流）を出力する。トランジスタＭＮ９は、ゲート幅がトランジスタＭＮ８の２倍であって、基準電流の２倍の電流を出力する。トランジスタＭＮ１０は、ゲート幅がトランジスタＭＮ８の４倍であって、基準電流の４倍の電流を出力する。トランジスタＭＮ１１は、ゲート幅がトランジスタＭＮ８の８倍であって、基準電流の８倍の電流を出力する。トランジスタＭＮ１２は、ゲート幅がトランジスタＭＮ８の１６倍であって、基準電流の１６倍の電流を出力する。トランジスタＭＮ８〜ＭＮ１２のソースはそれぞれ接地端子に接続される。
トランジスタＭＮ３〜ＭＮ７は、トランジスタＭＮ８〜ＭＮ１２のいずれを有効にするかを切り換えるスイッチとして機能する。トランジスタＭＮ３は、トランジスタＭＮ８に対応して設けられ、電流制御信号Ｗ１［０］に応じてオンとオフとが切り換えられる。トランジスタＭＮ４は、トランジスタＭＮ９に対応して設けられ、電流制御信号Ｗ１［１］に応じてオンとオフとが切り換えられる。トランジスタＭＮ５は、トランジスタＭＮ１０に対応して設けられ、電流制御信号Ｗ１［２］に応じてオンとオフとが切り換えられる。トランジスタＭＮ６は、トランジスタＭＮ１１に対応して設けられ、電流制御信号Ｗ１［３］に応じてオンとオフとが切り換えられる。トランジスタＭＮ７は、トランジスタＭＮ１２に対応して設けられ、電流制御信号Ｗ１［４］に応じてオンとオフとが切り換えられる。そして、トランジスタＭＮ３〜ＭＮ７のドレインは共通接続され、差動増幅部８０に動作電流を与える。
つまり、送信信号出力回路４２１〜４２５は、差動増幅部８０に与える動作電流を電流制御信号Ｗ１［０］〜Ｗ１［４］の値に応じて調整することで、イコライズ係数と送信データＤＩＮとの乗算を行う。また、送信信号出力回路４２１〜４２５は、それぞれ駆動電流を出力し、当該駆動電流を出力ノードにて足し合わせることで乗算値の加算を行う。
続いて、駆動回路ＤＲＶ１が出力する駆動電流と受信側に設けられるインダクタＬ２に生じる受信信号とについて説明する。以下では、駆動電流と受信信号とが、送信データＤＩＮとして０１０と値が変化する場合を例に説明する。
まず、実施の形態１にかかる駆動回路ＤＲＶ１における補正処理を行わない場合の駆動電流と受信信号との関係を図１２に示す。図１２に示すように、補正を行わない場合、値１の送信データに対応して生じる駆動電流のパルスに応じて生じた受信信号の振幅が収束するまでに時間ＴＭ１を要する。また、図１２では、電流パルスの幅が１ビットの送信データに要する時間に相当するが、図１２に示す例では当該１ビットの幅に比べて時間ＴＭ１が長い時間必要である。さらに、図１２に示す例では、受信信号の正側の最大振幅Ｖｐが負側の最大振幅Ｖｎよりも小さくなっていることがわかる。
一方、実施の形態１にかかる駆動回路ＤＲＶ１における補正処理を行った場合の駆動電流と受信信号との関係を図１３に示す。図１３に示すように、補正を行った場合、値１の送信データに対応して生じる駆動電流のパルスに応じて生じた受信信号の振幅が収束するまでに時間ＴＭ２を要する。図１３では、補正処理によって、値１の送信データに対応する電流パルスの幅が１ビットの送信データに要する時間よりも大きくなる。一方、図１３に示す例では、当該１ビットの幅と時間ＴＭ２との関係が１ビット幅のおよそ３倍になっている。さらに、図１３に示す例では、受信信号の正側の最大振幅Ｖｐが負側の最大振幅Ｖｎとほぼ同じ大きさになっていることがわかる。つまり、補正処理を行うことで、値１の送信データに応じて生じる受信信号波形がより短時間で収束すると共に、０、１、−１、０の受信信号となっている。この受信信号のような信号は、ダイコード（Dicode）信号と呼ばれる。
続いて、受信信号のアイパターンを用いて補正処理の効果を説明する。そこで、図１４に補正処理を行わない場合の受信信号のアイパターンを示す。また、図１５に補正処理を行った場合の受信信号のアイパターンを示す。なお、図１４、１５のアイパターンは、受信回路側に設けられたインダクタＬ２の一端に生じた受信信号のものである。
図１４では、波形の歪みによりアイパターンが崩れていることがわかる。このような信号を判別回路で判別することは難しい。一方、図１５では、波形の歪みが補正され大きなアイパターンとなっており、受信信号の信号レベルの判別が容易であることがわかる。図１５で示すように、実施の形態１にかかる駆動回路ＤＲＶ１の補正処理を行うことで、２値の送信データは、０、１、−１の３値の受信信号となる。例えば、−１、１、−１、−１と続く送信データは、０、１、−１、０の受信信号となる。
上記説明より、実施の形態１にかかる駆動回路ＤＲＶ１では、ＦＩＲ型イコライズ処理による補正処理を行うことで、受信信号の収束にかかる時間を短縮する。また、この補正処理は、送信データのデータレートにて行われる。これにより、実施の形態１にかかる駆動回路ＤＲＶ１では、インダクタＬ１、Ｌ２の自己共振周波数よりも高いデータレートで送信データを送出した場合においても連続する送信データ間の干渉を防止し、受信回路での誤受信を防止することができる。
また、実施の形態１にかかる駆動回路ＤＲＶ１では、補正処理を行うに当たり、送信データのデータレートよりも低い周波数のクロック信号を用いるため、補正処理にかかる消費電力を削減することが可能である。
実施の形態２
実施の形態２では、実施の形態１にかかる駆動回路ＤＲＶ１の変形例となる駆動回路ＤＲＶ２について説明する。図１６に、実施の形態２にかかる駆動回路ＤＲＶ２のブロック図を示す。図１６に示すように、駆動回路ＤＲＶ２は、駆動回路ＤＲＶ１にプリコーダ３を追加したものである。
プリコーダ３は、補正部１の前段に設けられ、送信データＤＩＮ０を変調して変調後の送信データＤＩＮ１を補正部１に出力する。送信データＤＩＮは、補正部１、駆動部２、インダクタＬ１、Ｌ２等により決まる所定の伝達関数で判別回路ＤＥＴ１に至る。プリコーダ３は、所定の伝達関数を打ち消すような伝達関数で送信データＤＩＮ０を変調して送信データＤＩＮ１を生成する。
ここで、プリコーダ３の具体例について説明する。図１７にプリコーダ３の構成を説明するためのブロック図を示す。図１７に示す例では、送信データＤＩＮ０は、プリコーダ３により変調され、補正部１、駆動部２、インダクタＬ１、Ｌ２、受信信号補正部４、判別部５を介して受信データＤＯＵＴとなる。また、図１７の例では、補正部１、駆動部２、インダクタＬ１、Ｌ２、受信信号補正部４を信号伝達部とする。そして、この信号伝達部の伝達関数を１−Ｄとする。なお、Ｄは、１ビット幅に相当する遅延を示す。また、判別部５の伝達関数をｍｏｄ２（２の剰余）とする。そして、図１７に示すプリコーダ３では、信号伝達部の伝達関数１−Ｄと判別部５の伝達関数を打ち消すために、（１）式の伝達関数を有するものとする。
このプリコーダ３は、排他的論理和回路９０、フリップフロップ９１、インバータ９２を有する。排他的論理和回路９０は、送信データＤＩＮ０と変調後の送信データＤＩＮ１の反転信号との排他的論理和演算結果を出力する。フリップフロップ９１は、データレートと同じ周波数を有するクロック信号に基づき保持値を排他的論理和回路９０の出力値により更新する。また、フリップフロップ９１の出力値が変調後の送信データＤＩＮ１となる。インバータ９２は、変調後の送信データＤＩＮ１を反転して排他的論理和回路９０に与える。
また、図１７に示す例では、判別部５の一例について示した。判別部５は、比較器９３、９４、排他的論理和回路９５を有する。比較器９３の反転入力端子には基準電圧＋Ｖｒｅｆ２が入力され、正転入力端子には受信信号補正部４にて補正された受信信号ＭＲが入力される。比較器９４の正転入力端子には受信信号補正部４にて補正された受信信号ＭＲが入力され、反転入力端子には基準電圧−Ｖｒｅｆ２が入力される。排他的論理和回路９５には、比較器９３、９４の出力信号が入力される。このような構成により、判別部５は、１、０、−１の３値信号に対して２の剰余を判別する回路として機能する。
実施の形態２にかかる駆動回路ＤＲＶ２では、プリコーダ３を設けることで、信号伝達部及び判別部の伝達関数を打ち消す。このように、信号伝達経路の伝達関数を打ち消すことで、受信データを簡単な回路で生成することができる。また、信号伝達経路の伝達関数を打ち消すことで、受信データＤＯＵＴと送信データＤＩＮ１との相関関係を高めることができる。
実施の形態３
実施の形態３では、実施の形態１にかかる駆動回路ＤＲＶ１の変形例について説明する。そこで、実施の形態３にかかる駆動回路ＤＲＶ３のブロック図を図１８に示す。図１８に示すように、実施の形態３にかかる駆動回路ＤＲＶ３は、実施の形態１にかかる駆動回路ＤＲＶ１にイコライズ係数調整回路６を追加したものである。
イコライズ係数調整回路６は、送信信号補正部１におけるＦＩＲ型イコライズ処理で用いられる補正係数（例えば、イコライズ係数）を駆動部２の出力波形と送信データＤＩＮとに基づき調整する。図１８に示す例では、イコライズ係数調整回路６は、差動信号として出力されるインダクタＬ１の駆動波形と送信データＤＩＮが入力され、これらから計算された調整後のイコライズ係数をイコライズ係数保持部１１に出力する。
ここで、イコライズ係数調整回路６の具体的な調整処理について説明する。イコライズ係数調整回路６は、送信データＤＩＮの値とインダクタＬ１の駆動波形から得られる送信回路側の送信データとの平均二乗誤差を最小にするようにイコライズ係数を調節する。より具体的には、以下の（２）式〜（４）式をデータレートで反復計算することで平均二乗誤差を低減する。なお、（２）式〜（４）式は、３つの送信データＤＩＮを用いて、イコライズ処理を行う場合のものである。
ｄ＝ｓｉｇｎ［ｘ（ｎ）、ｘ（ｎ−１）、ｘ（ｎ−２）］ ・・・ （２）
ｅｒｒｏｒ＝ｓｉｇｎ（ＤＩＮ（ｎ）−ＤＯＵＴ（ｎ）） ・・・ （３）
ｗ（ｎ＋１）＝ｗ（ｎ）＋μ＊ｅｒｒｏｒ＊ｄ ・・・ （４）
（２）式では、ｄを変数とし、ｘを送信データＤＩＮの符号とし、ｎを送信データの送信順を示すものとする。そして、（２）式では、３つの送信データＤＩＮの符号を変数ｄとする。また、（３）式では、ｎ番目の送信データＤＩＮと受信回路が出力するｎ番目の受信データＤＯＵＴとの差分ｅｒｒｏｒを計算する。そして、（４）式では、変数ｄ、差分ｅｒｒｏｒ及び係数調整単位μの乗算値をｎ回の反復計算後のイコライズ係数ｗ（ｎ）から引くことで、ｎ＋１回の反復計算後のイコライズ係数とする。このような計算方法を符号最小二乗誤差法と称す。
このように、符号最小二乗誤差法により計算された平均二乗誤差の反復計算による遷移を図１９に示す。図１９に示すように、符号最小二乗誤差法により反復計算を進めることで、送信データＤＩＮと当該送信データＤＩＮに対応した受信データＤＯＵＴとの間の平均二乗誤差は低減する。また、（２）式〜（４）式の計算を反復して行った場合のイコライズ係数Ｗ１〜Ｗ５の遷移を図２０に示す。図２０に示すように、イコライズ係数Ｗ１〜Ｗ５は、所定の値に収束していく。
上記説明より、イコライズ係数調整回路６を設けることで、イコライズ係数を予め計算することなく設定することができる。また、イコライズ係数調整回路６は、通信システムの状態に応じてイコライズ係数を変更する必要が生じた場合においても、イコライズ係数を適宜変更することを可能にする。
実施の形態４
実施の形態４では、実施の形態３にかかるイコライズ係数調整回路６の変形例となるイコライズ係数調整回路６ａについて説明する。図２１にイコライズ係数調整回路６ａを有する駆動回路ＤＲＶ４のブロック図を示す。図２１に示すように、イコライズ係数調整回路６ａは、駆動回路の出力波形に代えてインダクタＬ２に生じる受信信号の波形を入力とする。このような構成とした場合であっても、送信データＤＯＵＴを再生できるため、イコライズ係数調整回路６ａは、イコライズ係数調整回路６と同じ動作を行うことができる。
なお、受信回路側からの信号入力は、無線インタフェースを介して行っても良く、有線インタフェースを介して行っても良い。
実施の形態４の構成は、インダクタＬ１、Ｌ２との間の遅延が小さい場合や、イコライズ係数の更新速度が遅い場合に特に有効である。また、イコライズ係数調整回路６ａでは、受信回路側で生じた信号によりイコライズ係数の調整処理を行うため、より精度の高い調整を行うことが可能である。
実施の形態５
実施の形態５では、送信波形の補正を受信回路側で行う例について説明する。より具体的には、実施の形態５では、受信回路の判別回路ＤＥＴ１において補正処理を行う。そこで、判別回路ＤＥＴ１のブロック図を図２２に示す。図２２に示すように、判別回路ＤＥＴ１は、受信信号補正部４と判別部５を有する。
受信信号補正部４は、受信信号においてインダクタＬ１、Ｌ２の自己共振に起因して生じた波形の歪みを補正し、補正後の受信信号を生成する。受信信号補正部４が補正処理を行う速度は送信データＤＩＮのデータレートに相当する速度で行われる。受信信号補正部４で行われる補正処理は、受信信号のｎサイクル前に受信したｎサイクル分の受信信号に基づき受信信号を補正する。より具体的には、受信信号補正部４は、イコライズ係数保持回路１０１と、ＦＩＲ型フィルタ回路とを有する。なお、ＦＩＲ型フィルタ回路では、ＦＩＲ型フィルタの機能による補正処理（例えば、イコライズ処理が行われるため、以下の説明では、ＦＩＲ型フィルタ回路をＦＩＲ型イコライズ回路１０２と称す。イコライズ係数保持回路１０１は、ＦＩＲ型イコライズ回路１０２において用いられるイコライズ係数を保持する。実施の形態５では、このイコライズ係数は、予め設定されているものとする。
判別部５は、補正後の受信信号に基づき送信データＤＩＮの論理レベルを判別して受信データＤＯＵＴを生成する。
続いて、受信信号補正部４で行われるイコライズ処理の具体的な説明を行う。受信信号補正部４で行われるイコライズ処理の処理原理を示す図を図２３に示す。なお、図２３では、イコライズ処理の動作原理を説明するために、イコライズ処理に必要な処理毎に具体的な回路を示した。図２３に示すように、実施の形態５にかかる受信信号補正部４で行われるイコライズ処理は、遅延回路１１１１〜１１１ｎ、乗算器１１２０〜１１２ｎ、加算器１１３により実現できる。
遅延回路１１１１〜１１１ｎは、従属接続される。そして、遅延回路１１１１〜１１１ｎは、受信信号をデータレートの周期に相当する時間で遅延させる。そして、遅延回路１１１１〜１１１ｎは、遅延させた受信信号を次段の遅延回路に伝達する。乗算器１１２０は、入力された受信信号とイコライズ係数Ｃ０とを乗算して、乗算結果を出力する。乗算器１１２１〜１１２ｎは、遅延回路１１１１〜１１１ｎが出力する受信信号とイコライズ係数Ｃ１〜Ｃｎをそれぞれ乗算し、乗算結果を出力する。加算器１１３は、乗算器１１２０〜１１２ｎが出力した乗算結果を加算して補正後の受信信号ＭＲを生成する。
つまり、イコライズ処理では、受信信号を遅延させて、ｎサイクル分の受信信号を並列化する。そして、並列化した受信信号の受信順序に応じてイコライズ係数Ｃ０〜Ｃｎを乗算する。そして、イコライズ係数Ｃ０〜Ｃｎを乗じて得られたｎ個の受信信号を加算して補正後の受信信号ＭＲを得る。
実施の形態５にかかる判別回路ＤＥＴ１は、アナログ信号として受信信号を受けて、送信データＤＩＮの論理レベルを判別する。そのため、判別回路ＤＥＴ１は、アナログ回路により受信信号補正部４を構成する。具体的には、遅延回路は、例えば、抵抗とコンデンサにより実現される。また、乗算器は、イコライズ係数に応じて出力能力が可変する増幅器を用いることができる。さらに、加算器は、乗算器の出力を１つのノードで連結することで実現できる。
ＦＩＲ型イコライズ回路を用いることで、実施の形態１と同様に、受信信号の歪みを補正できる。そのため、受信回路にＦＩＲ型イコライズ回路１０２を設けることで、実施の形態１と同様に補正後の受信信号ＭＲは、振幅が収束までの時間を短くすることができる。また、当該ＦＩＲ型イコライズ回路を用いることで、連続するデータ間の干渉を抑制することができる。
実施の形態６
実施の形態６では、実施の形態５の受信信号補正部４の別の形態について説明する。実施の形態６では、受信信号補正部４に代えて受信信号補正部７を有する。そして、受信信号補正部７では、判定帰還型イコライズ回路を用いて補正処理を行う。そのため、受信信号補正部７は、イコライズ係数保持回路１２１、判定帰還型イコライズ回路１２２を有する。イコライズ係数保持回路１２１は、判定帰還型イコライズ回路１２２において用いられるイコライズ係数を保持する。
判定帰還型イコライズ回路１２２は、受信信号のｎサイクル前に受信したｎ個の受信データＤＯＵＴを用いて、受信信号を補正して補正後の受信信号ＭＲを出力する。つまり、判定帰還型イコライズ回路１２２では、受信信号のｎサイクル前に受信したｎ個の受信データに基づき前記受信信号を補正する。
続いて、受信信号補正部７で行われるイコライズ処理の具体的な説明を行う。受信信号補正部７で行われるイコライズ処理の処理原理を示す図を図２５に示す。なお、図２５では、イコライズ処理の動作原理を説明するために、イコライズ処理に必要な処理毎に具体的な回路を示した。図２５に示すように、実施の形態６にかかる受信信号補正部７で行われるイコライズ処理は、遅延回路１３１１〜１３１ｎ、乗算器１３２０〜１３２ｎ、加算器１３３、１３４により実現できる。
遅延回路１３１１〜１３１ｎは、従属接続される。そして、遅延回路１３１１〜１３１ｎは、受信データＤＯＵＴをデータレートの周期に相当する時間で遅延させる。そして、遅延回路１３１１〜１３１ｎは、遅延させた受信データＤＯＵＴを次段の遅延回路に伝達する。乗算器１３２０は、入力された受信信号とイコライズ係数Ｃ０とを乗算して、乗算結果を出力する。乗算器１３２１〜１３２ｎは、遅延回路１３１１〜１３１ｎが出力する受信データとイコライズ係数Ｃ１〜Ｃｎをそれぞれ乗算し、乗算結果を出力する。加算器１３３は、乗算器１３２０〜１３２ｎが出力した乗算結果を加算して補正信号を出力する。加算器１３４は、補正信号と受信信号とを加算して補正後の受信信号ＭＲを生成する。
つまり、判定帰還型イコライズ処理では、受信データＤＯＵＴを遅延させて、ｎサイクル分の受信信号を並列化する。そして、並列化した受信データＤＯＵＴの受信順序に応じてイコライズ係数Ｃ０〜Ｃｎを乗算する。続いて、イコライズ係数Ｃ０〜Ｃｎを乗じて得られたｎ個の受信データＤＯＵＴを加算して補正信号を生成する。そして、当該補正信号と受信信号とを加算して補正後の受信信号ＭＲを得る。
実施の形態６にかかる判別回路ＤＥＴ２は、デジタル信号として出力される受信データＤＯＵＴを用いて補正値を生成する。そのため、加算器１３４を除く遅延回路、乗算器、加算器等の構成は、実施の形態１と同じ構成（例えば、図８の構成）を用いることができる。
続いて、判定帰還型イコライズ回路１２２によるイコライズ処理による波形補正の概略について説明する。判定帰還型イコライズ回路１２２による受信信号、補正信号、及び、補正後の受信信号ＭＲの波形図を図２６に示す。図２６に示すように、実施の形態６にかかる例では、受信信号はダイコード信号とはされない。補正信号は、受信信号の一つ目のピークを除くピークに対応した矩形波として生成される。そして、受信信号と補正信号とを足し併せることで、補正後の受信信号ＭＲは、一つ目のピークを除きピークの振幅が抑制される。従って、一つ目のピークが生じるタイミングＴ２で受信信号を判別することで、受信データＤＯＵＴの論理レベルを確定することができる。図２６に示す例では、タイミングＴ２において、受信信号の信号レベルが判定閾値電圧を上回っているのに対して、他のタイミングでは、全て受信信号の信号レベルは、無信号時の信号レベルとほぼ同じとなっている。
続いて、受信信号のアイパターンを用いて補正処理の効果を説明する。そこで、図２７に補正処理を行わない場合の受信信号のアイパターンを示す。また、図２８に判定帰還型イコライズ回路１２２を用いて補正処理を行った場合の受信信号のアイパターンを示す。なお、図２７、２８のアイパターンは、判別部５に入力される受信信号のものである。
図２７では、波形の歪みによりアイパターンが崩れていることがわかる。このような信号を判別回路で判別することは難しい。一方、図２８では、波形の歪みが補正され大きなアイパターンとなっており、受信信号の信号レベルの判別が容易であることがわかる。また、図２８に示すように、判定帰還型イコライズ回路１２２により補正を行った場合、補正後の受信信号ＭＲは、２値の信号となる。
上記説明より、判定帰還型イコライズ回路１２２を用いた場合においても、受信信号の波形歪みを補正して、受信信号の振幅の収束を早めることができる。これにより、他の実施の形態と同様に、連続する送信データ間の干渉を防止し、インダクタＬ１、Ｌ２による自己共振周波数の制限を受けることなく高速な通信を実現することができる。
実施の形態７
実施の形態７では、実施の形態６にかかる判別回路ＤＥＴ２の変形例について説明する。そこで、実施の形態７にかかる判別回路ＤＥＴ３のブロック図を図２９に示す。図２９に示すように、実施の形態７にかかる判別回路ＤＥＴ３は、実施の形態６にかかる判別回路ＤＥＴ１にイコライズ係数調整回路８を追加したものである。
イコライズ係数調整回路８は、受信信号補正部７における判定帰還型イコライズ処理で用いられる補正係数（例えば、イコライズ係数）を判別部５が出力する受信データＤＯＵＴと判定帰還型イコライズ回路１２２により出力される補正後の受信信号ＭＲの波形とに基づき調整する。
ここで、イコライズ係数調整回路８の具体的な調整処理について説明する。イコライズ係数調整回路８は、補正後の受信信号ＭＲの波形から得られる受信データと受信データＤＯＵＴとの平均二乗誤差を最小にするようにイコライズ係数を調節する。より具体的には、以下の（５）式〜（７）式をデータレートで反復計算することで平均二乗誤差を低減する。なお、（５）式〜（７）式は、３つの受信データＤＯＵＴを用いて、イコライズ処理を行う場合のものである。
ｄ＝ｓｉｇｎ［ｙ（ｎ）、ｙ（ｎ−１）、ｙ（ｎ−２）］ ・・・ （５）
ｅｒｒｏｒ＝ｓｉｇｎ（ＤＯＵＴ（ｎ）−ＭＲ（ｎ）） ・・・ （６）
ｗ（ｎ＋１）＝ｗ（ｎ）＋μ＊ｅｒｒｏｒ＊ｄ ・・・ （７）
（５）式では、ｄを変数とし、ｙを受信データＤＯＵＴの符号とし、ｎを受信データの受信順を示すものとする。そして、（５）式では、３つの受信データＤＯＵＴの符号を変数ｄとする。また、（６）式では、ｎ番目の受信信号ＭＲとｎ番目の受信データＤＯＵＴとの差分ｅｒｒｏｒを計算する。そして、（７）式では、変数ｄ、差分ｅｒｒｏｒ及び係数調整単位μとの乗算値をｎ回の反復計算後のイコライズ係数ｗ（ｎ）から引くことで、ｎ＋１回の反復計算後のイコライズ係数とする。このような計算方法を符号最小二乗誤差法と称す。
上記説明より、イコライズ係数調整回路８を設けることで、イコライズ係数を予め計算することなく設定することができる。また、イコライズ係数調整回路８は、通信システムの状態に応じてイコライズ係数を変更する必要が生じた場合においても、イコライズ係数を適宜変更することを可能にする。
実施の形態８
実施の形態８では、インダクタＬ１、Ｌ２の別の形態について説明する。そこで、インダクタＬ１、Ｌ２の別の形態を示す通信システムのブロック図を図３０に示す。図３０に示すように、実施の形態８にかかるインダクタＬ１、Ｌ２は、他の実施の形態にかかるインダクタようにループ状の配線ではなく、端部を開放した配線により形成される。このような形状によりインダクタを形成した場合のインダクタＬ１、Ｌ２の等価回路図を図３１に示す。
図３１に示すように、実施の形態８にかかるインダクタＬ１、Ｌ２の等価回路は、それぞれインダクタＬと配線抵抗Ｒが直列に接続され、寄生容量Ｃが接地電源と配線抵抗との間に接続される。また、インダクタＬ１、Ｌ２は、近づけることで結合係数Ｍを有する磁気結合を構成する。このように、インダクタＬ１、Ｌ２は、磁気結合によって無線通信ができる形状又は形態を有していればよい。
その他の実施の形態
その他の形態では、上記実施の形態にかかる送信回路及び受信回路の実装形態について説明する。図３２には、異なるプリント基板上に送信回路と受信回路とが実装される例を示す例である。
図３２に示す例では、プリント基板ＰＢ１に送信回路及び処理回路Ａが実装される。また、プリント基板ＰＢ１には、インダクタＬ１を構成する配線が形成される。そして、このインダクタＬ１を送信回路が駆動する。また、プリント基板ＰＢ２には受信回路及び処理回路Ｂが実装される。また、プリント基板ＰＢ２には、インダクタＬ２を構成する配線が形成される。そして、このインダクタＬ２を介して受信回路は受信信号を受信する。
つまり、図３２に示す例では、送信回路と受信回路とが異なる半導体基板上に形成されることで絶縁される。また、インダクタＬ１、Ｌ２は送信回路及び受信回路に対して外付け部品として実装される。
このような実装形態は、例えば、フラッシュメモリ等の半導体記憶装置と当該半導体記憶装置を利用する処理装置との間のインタフェースとして利用できる。この実装形態では、処理回路Ａ、Ｂの一方にフラッシュメモリ等の半導体記憶装置が形成され、処理回路Ａ、Ｂの他方にパーソナルコンピュータ等が形成される。
また、インダクタにより形成されるトランス、送信回路及び受信回路を複数設けることで、これら複数のインダクタにより信号伝達経路を複数形成することもできる。このようにインタフェースを構成することで、例えば、現在利用されている複数の端子を有するインタフェースを無線インタフェースに置き換えることができる。ここで、本発明にかかる送信回路及び受信回路では、インダクタの自己共振周波数によりデータレートが制限されないため、従来のインタフェースのデータレートとインダクタを介した無線インタフェースのデータレートとを容易に適合させることができる。つまり、従来のインタフェースの仕様を維持したまま、当該インタフェースの無線化が可能になる。
また、図３２に示す実装形態は、携帯電話等の携帯端末に利用することもできる。例えば、携帯電話に送信回路が実装されたプリント基板ＰＢ１を設け、他の端末に受信回路が実装されたプリント基板ＰＢ２を設けることで、携帯端末と他の装置との間のインタフェースを形成することができる。
また、図３３には、送信回路と受信回路とが異なる電源電圧で動作する場合における送信回路と受信回路の実装例を示す。図３３に示すように、送信回路と受信回路との電源電圧が異なる場合、一般的には送信回路と受信回路とを絶縁することが好ましい。異なる電源電圧で動作する回路を絶縁することなく接続した場合、電源電圧の電圧差に起因して電流の逆流等の不具合を生じることがある。この絶縁方法は、送信回路と受信回路を別個の半導体装置に形成する方法と、送信回路と受信回路を同一の半導体チップ上において互いに絶縁された別個の領域に形成する方法などがある。互いに絶縁された回路間においては、単純な接続だけでは信号を伝達できない問題があるが、このような場合において、インダクタを利用した無線インタフェースを利用することで回路間の通信が可能になる。また、本発明にかかる送信回路及び受信回路では、インダクタによりデータレートが制限されないため、互いに絶縁された回路間の通信速度を高めることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、プリコーダ及びイコライズ補正回路は、全ての実施例に適用可能である。
以上のように、パルスの送信間隔の逆数のデータレートＲｂがインダクタＬ１とインダクタＬ２との自己共振周波数よりも高いように通信するケースを示した。なお、インダクタＬ１とインダクタＬ２の自己共振周波数はほぼ等しく形成することが望ましい。しかしながら、インダクタＬ１とインダクタＬ２自己共振周波数が異なる場合は、Ｌ２の自己共振周波数により受信波形が規定されるため、送受信するデータレートがＬ２の自己共振周波数よりも高いようにするとよい。
ＤＲＶ、ＤＲＶ１〜ＤＲＶ４ 駆動回路
ＤＥＴ、ＤＥＴ１〜ＤＥＴ３ 判別回路
Ｌ１、Ｌ２ インダクタ
１ 送信信号補正部
２ 駆動部
３ プリコーダ
４、７ 受信信号補正部
５ 判別部
６、６ａ、８ イコライズ係数調整回路
１１、１０１ イコライズ係数保持回路
１２、１０２ ＦＩＲ型イコライズ回路
３１１〜３１ｎ、１３１１〜１３１ｎ 遅延回路
３２０〜３２ｎ、１３２０〜１３２ｎ 乗算器
３３、１３３、１３４ 加算器
４０ データ遅延回路
４１１〜４１５マルチプレクサ
４２１〜４２５ 送信信号出力回路
５１〜５８、６０〜６２、６４〜６６、６８〜７０ フリップフロップ
６３、６７、７１ セレクタ
７２ インバータ
８０ 差動増幅部
８１ 可変電流源
ＭＮ１〜ＭＮ１２ トランジスタ

Claims (6)

  1. インダクタを駆動して電磁誘導を生じさせてデータを送信する送信回路であって、
    前記インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、当該送信データのデータレートで前記インダクタを駆動する送信信号を出力する駆動回路を有し、
    前記駆動回路は、
    前記インダクタを駆動する駆動部と、
    前記送信データを受信して、前記送信データに対して、前記インダクタの自己共振に起因して生じる波形の歪みを補正し、補正後の送信データを前記駆動部に出力する送信信号補正部と、
    を有する送信回路。
  2. 前記送信信号補正部は、前記インダクタの自己共振に起因して生じる波形の歪みを前記データレートに相当する処理速度で補正する請求項１に記載の送信回路。
  3. 送信回路側に設けられるインダクタと電磁結合されるインダクタが電磁誘導されることにより生じる送信信号を受信する受信回路であって、
    前記インダクタの自己共振周波数よりも高いデータレートで前記受信回路の受信信号から前記受信信号の送信データの論理レベルを判別して受信データを出力する判別回路を有し、
    前記判別回路は、
    前記受信信号において前記インダクタの自己共振に起因して生じた波形の歪みを補正し、補正後の受信信号を生成する受信信号補正部と、
    前記補正後の受信信号に基づき前記送信データの論理レベルを判別して前記受信データを生成する判別部と、
    を有する受信回路。
  4. 前記受信信号補正部は、前記インダクタの自己共振に起因して生じる波形の歪みを前記データレートに相当する処理速度で補正する請求項３に記載の受信回路。
  5. 電磁結合された第１のインダクタと第２のインダクタとを備えた伝送路と、
    入力される送信データに基づき前記第１のインダクタを駆動する駆動回路と、
    前記第２のインダクタを介して入力される受信信号に基づき受信データを生成する判別回路と、を有し、
    前記駆動回路と前記判別回路の少なくとも一方は、前記伝送路においてインダクタの自己共振に起因して生じる波形の歪みを前記第１、第２のインダクタの自己共振周波数よりも高いデータレートに相当する処理速度で補正する補正部を有する通信システム。
  6. 前記第１のインダクタと前記第２のインダクタの少なくとも一方は、インダクタに接続される回路と同一の半導体基板に形成される請求項５に記載の通信システム。
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