JP5843629B2 - D / A converter - Google Patents

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本発明は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、歪の発生が少ないアナログ信号を出力するＤ／Ａ変換器に関する。   The present invention relates to a D / A converter that converts a given digital signal into an analog signal, and that outputs an analog signal with less distortion.

一般に、ＭＯＳ半導体集積回路の製造においては、抵抗、ダイオード等の回路素子よりキャパシタの製造が容易であるため、デジタル信号を用いて、バイナリー比等の所定の容量比である容量値を有する複数の容量素子の電荷蓄積、電荷転送を制御し、所望のアナログ信号を生成するスイッチト・キャパシタ型Ｄ／Ａ変換器がＤ／Ａ変換器を使用する際には頻繁に用いられる。   In general, in the manufacture of a MOS semiconductor integrated circuit, a capacitor is easier to manufacture than a circuit element such as a resistor or a diode. Therefore, a digital signal is used to have a plurality of capacitance values having a predetermined capacitance ratio such as a binary ratio. A switched capacitor type D / A converter that controls charge accumulation and charge transfer of a capacitive element and generates a desired analog signal is frequently used when the D / A converter is used.

図５に従来のスイッチト・キャパシタ型Ｄ／Ａ変換器の回路例を示す。このスイッチト・キャパシタ型Ｄ／Ａ変換器は、オペアンプ１００と、オペアンプの反転入力端子と出力端子の間に接続された容量素子Ｃｆｂと、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接地するスイッチＳＵ１〜ＳＵｉと、オペアンプ１００の反転入力端子に接続するスイッチＳＢと、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、オペアンプ１００の出力端子に接続するスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。 FIG. 5 shows a circuit example of a conventional switched capacitor type D / A converter. This switched capacitor type D / A converter includes an operational amplifier 100, a capacitive element Cfb connected between an inverting input terminal and an output terminal of the operational amplifier, capacitive elements C 1 to C i , and each capacitive element C 1. a switch SU1~SUi for grounding one end of -C i into an analog signal ground potential, and a switch SB to be connected to the inverting input terminal of the operational amplifier 100, the other end two reference voltage sources (V r +, V r-) of Switches SUG1 to SUGi connected to any one of the switches, switches SY1 to SYi connected to the output terminal of the operational amplifier 100, and a clock supply unit 200 for supplying two types of clocks φ1 and φ2.

なお、図６に示すようにクロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。   As shown in FIG. 6, the two types of clocks φ1 and φ2 supplied from the clock supply unit 200 are clocks that repeat a low level and a high level at predetermined intervals, respectively, and one of them is a high level. The other is at a low level and the high level portions of the clocks do not overlap.

スイッチＳＵ１〜ＳＵｉはφ１がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、これを符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、Ｓiの極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓiｂ・φ１で示す（以下添字ｂは論理反転を表現する））。
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢはφ２がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、これを符号φ２で示している。 The switches SU1 to SUi are in an on state when φ1 is at a high level, and are in an off state at other times, which are indicated by reference numeral φ1. Further, the switches SUG1 to SUGi are connected to one of the reference voltage sources (V r + , V r− ) according to the polarity (+1 or −1) of the digital data Si, φ1 is high level, and the polarity of Si is “ When it is “+1”, it is connected to the reference voltage source (V r + ) (indicated by the symbol Si · φ1), and when the polarity of S i is “−1”, it is connected to the reference voltage source (V r− ) (reference symbol S i b・ Indicated by φ1 (subscript b represents logic inversion hereinafter)).
The switches SY1 to SYi and the switch SB are turned on when φ2 is at a high level, and are turned off at other times, which are indicated by reference numeral φ2.

さて、この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＵ１〜ＳＵｉがオン状態となり全容量素子Ｃ1〜Ｃiの方側の端子がアナログ信号グランド電位に接地され、他方の端子はスイッチＳＵＧ１〜ＳＵＧｉにより、デジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続される。次に、φ２がハイレベルの時、スイッチＳＵ１〜ＳＵｉおよびスイッチＳＵＧ１〜ＳＵＧｉがオフ状態となるとともに、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢがオン状態となることで、容量素子Ｃ1〜ＣiとＣｆｂの間で電荷の分配が起こり、オペアンプ１００はデジタルデータＳｉに基づいたアナログ信号を出力する。 Now, the operation of this circuit will be described. First, when φ1 is at a high level, the switch SU1~SUi better side terminals of all the capacitive element C 1 -C i turned on is grounded to an analog signal ground potential and the other terminal by the switch SUG1～SUGi, digital Depending on the polarity (+1 or −1) of the data Si, it is connected to one of the reference voltage sources (V r + , V r− ). Next, when φ2 is at a high level, the switches SU1 to SUi and the switches SUG1 to SUGi are turned off, and the switches SY1 to SYi and the switch SB are turned on, so that the capacitive elements C 1 to C i and Cfb Thus, the operational amplifier 100 outputs an analog signal based on the digital data Si.

特開平１１−５５１２１号公報JP-A-11-55121

しかしながら、上術した特許文献１のスイッチト・キャパシタ型Ｄ／Ａ変換器では、このＤ／Ａ変換器をＭＯＳ半導体集積回路として実現した場合には、各スイッチはＭＯＳトランジスタで構成され、各ＭＯＳトランジスタのオン・オフを制御するゲート電圧は多くの場合半導体集積回路に印加される正電源電圧または負電源電圧などの一定電圧とされる。ＭＯＳトランジスタはオン時にソース／ドレイン間に有限な抵抗値を有しており、その抵抗値はゲート／ソース間電圧に強く依存して変化する。   However, in the switched capacitor type D / A converter disclosed in Patent Document 1 described above, when this D / A converter is realized as a MOS semiconductor integrated circuit, each switch is constituted by a MOS transistor, and each MOS In many cases, the gate voltage for controlling on / off of the transistor is a constant voltage such as a positive power supply voltage or a negative power supply voltage applied to the semiconductor integrated circuit. The MOS transistor has a finite resistance value between the source and the drain when it is turned on, and the resistance value changes depending strongly on the gate-source voltage.

図５のＤ／Ａ変換器をＭＯＳ半導体集積回路で作ると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉ、スイッチＳＢはゲート電圧およびソース電圧が一定であるのでオン時は常に一定の抵抗値となる。しかしスイッチＳＹ１〜ＳＹｉのゲート電圧は常に一定、一方ソース電圧はオペアンプ１００の出力信号ＯＵＴの電圧であるので、その差のゲート／ソース間電圧は出力信号ＯＵＴの電圧によって変化し、ソース／ドレイン間の抵抗値も変化する。   When the D / A converter of FIG. 5 is made of a MOS semiconductor integrated circuit, the switches SU1 to SUi, the switches SUG1 to SUGi, and the switch SB have constant gate voltage and source voltage, so that they always have constant resistance values when turned on. . However, since the gate voltages of the switches SY1 to SYi are always constant, while the source voltage is the voltage of the output signal OUT of the operational amplifier 100, the difference between the gate and source voltage varies depending on the voltage of the output signal OUT, and between the source and drain. The resistance value also changes.

すなわち、φ２がハイレベルになる時スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢがオン状態となり容量素子Ｃ1〜ＣiとＣｆｂの間で電荷の再分配が起こり、オペアンプ１００はデジタルデータＳｉに基づいたアナログ信号を出力する。この電荷の再分配の際に、スイッチＳＹ１〜ＳＹｉを構成するＭＯＳトランジスタの抵抗値がオペアンプの出力信号の電圧に依存して変わるため、電荷の分配の時定数がオペアンプの出力電圧に依存して変わることとなる。結果として、オペアンプの出力信号波形に出力信号電圧依存の影響を与え、これにより歪が発生する。 That is, when φ2 becomes high level, the switches SY1 to SYi and the switch SB are turned on, and charge redistribution occurs between the capacitive elements C 1 to C i and Cfb, and the operational amplifier 100 generates an analog signal based on the digital data Si. Is output. During the charge redistribution, the resistance value of the MOS transistors constituting the switches SY1 to SYi changes depending on the voltage of the output signal of the operational amplifier. Therefore, the time constant of charge distribution depends on the output voltage of the operational amplifier. Will change. As a result, the output signal waveform of the operational amplifier is influenced depending on the output signal voltage, thereby causing distortion.

またφ２がハイレベルになる直前では、容量素子Ｃ1〜ＣiとスイッチＳＹ１〜ＳＹｉの接続点の端子は基準電圧源（Ｖr+、Ｖr-）のいずれかの電圧となっており、この端子に付いている寄生容量に寄生電荷が蓄えられている。φ２がハイレベルになると、この端子の寄生電荷はスイッチＳＹ１〜ＳＹｉを介してオペアンプ１００の出力端子に放出され、オペアンプ１００が出力する電圧は、最終的には上記容量素子Ｃ1〜ＣiとＣｆｂの間で電荷が分配されて決まる電圧へと変化してゆく。しかし前述したように、スイッチＳＹ１〜ＳＹｉのソース／ドレイン間の抵抗値はオペアンプの出力電圧に依存して変わるため、寄生電荷がスイッチＳＹ１〜ＳＹｉを介して放出される時定数がオペアンプの出力電圧に依存して変わり、出力信号波形に出力信号電圧に依存した影響を与え、これにより歪が発生する。 Immediately before φ2 becomes high level, the terminals of the connection points of the capacitive elements C 1 to C i and the switches SY1 to SYi are any voltage of the reference voltage source (V r + , V r− ). Parasitic charge is stored in the parasitic capacitance attached to the terminal. When φ2 becomes high level, the parasitic charge of this terminal is discharged to the output terminal of the operational amplifier 100 through the switches SY1 to SYi, and the voltage output from the operational amplifier 100 is finally the capacitance elements C 1 to C i . The electric charge is distributed among Cfb and changes to a voltage determined. However, as described above, since the resistance value between the source / drain of the switches SY1 to SYi varies depending on the output voltage of the operational amplifier, the time constant in which the parasitic charges are discharged through the switches SY1 to SYi is the output voltage of the operational amplifier. Depending on the output signal, the output signal waveform is affected depending on the output signal voltage, resulting in distortion.

また、上記φ２がハイレベルになる時に、容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂとの間での電荷の分配による電荷の移動と、容量素子Ｃ1〜ＣiとスイッチＳＹ１〜ＳＹｉの接続点の端子の寄生電荷の電荷移動が、スイッチＳＢを介して行われるときに、基準電圧源（Ｖr+、Ｖr-）が大きい電圧であると大きな電流が流れる。大きな電流が流れることで、信号配線の寄生インダクタンスによって出力信号の電圧は大きく揺れる。この大きな揺れによっても出力信号に歪が発生する。 Further, when φ2 becomes high level, the movement of charges due to the distribution of charges between the capacitive elements C 1 to C i and the capacitive element Cfb, and the connection between the capacitive elements C 1 to C i and the switches SY1 to SYi. When the charge transfer of the parasitic charge at the terminal of the point is performed via the switch SB, a large current flows if the reference voltage source (V r + , V r− ) is a large voltage. When a large current flows, the voltage of the output signal greatly fluctuates due to the parasitic inductance of the signal wiring. This large fluctuation also causes distortion in the output signal.

このような出力信号に発生する歪を低減することが本発明の課題であり、本発明のＤ／Ａ変換器では、ＭＯＳトランジスタのオン時の抵抗値が出力信号ＯＵＴの出力信号波形に影響を与えないようにする、もしくは、大きな電流が流れないようにする、のいずれか一方または両方を行うことで、出力に歪が少ないＤ／Ａ変換器を提供することを目的とする。   It is an object of the present invention to reduce the distortion generated in such an output signal. In the D / A converter of the present invention, the resistance value when the MOS transistor is on affects the output signal waveform of the output signal OUT. It is an object of the present invention to provide a D / A converter with less distortion in output by performing either one or both of preventing a large current from flowing.

本発明のＤ／Ａ変換器は、上記の目的を達成するために、次のように構成される。   In order to achieve the above object, the D / A converter of the present invention is configured as follows.

請求項１に記載の発明は、与えられた複数ビットのデジタルデータをアナログ信号に変換し出力するＤ／Ａ変換器であって、アナログ信号出力を行うオペアンプと、第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、前記オペアンプの負帰還経路に挿入された第２の容量素子と、第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、第１の期間にオン状態となって、前記第３の容量素子を前記オペアンプの負帰還経路において第２の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除する第１のスイッチと、第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除する第２のスイッチとを備え、前記オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧に基づいたアナログ信号出力を行い、第２の期間は、前記２の容量素子に保持された電圧に基づいたアナログ信号出力を行い、前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に分配される際に、前記第１のスイッチがオフとなることで、該電荷の分配が負帰還経路で行われないようにしたことを特徴とするＤ／Ａ変換器である。   The invention according to claim 1 is a D / A converter for converting a given plurality of bits of digital data into an analog signal and outputting the analog signal, the operational amplifier for outputting the analog signal, and the plurality of the plurality of bits in a first period. Based on each of the bit digital data, a predetermined reference voltage is charged, and in the second period, a first plurality of capacitive elements connected in parallel with each other and a second feedback element inserted in the negative feedback path of the operational amplifier A third capacitive element connected in parallel with the second capacitive element in the first period and in parallel with the first plurality of capacitive elements in the second period; and The third capacitor element is turned on in the first period, the third capacitor element is connected in parallel with the second capacitor element in the negative feedback path of the operational amplifier, and the second capacitor element is turned off in the second period. And the third capacitive element A first switch for disconnecting a column; and an ON state in a second period; the first plurality of capacitive elements and the third capacitive element are connected in parallel; and in the first period A second switch for releasing the parallel connection between the first plurality of capacitive elements and the third capacitive element, the operational amplifier being connected in parallel during the first period The analog signal output based on the voltage held in the second capacitor element and the third capacitor element is performed, and the second period is an analog signal based on the voltage held in the capacitor element The second switch is turned on in the second period, and the charge charged in the first plurality of capacitive elements is distributed to the first plurality of capacitive elements and the third capacitive element. When the first switch is turned off, A D / A converter, wherein the distribution is so not to take the negative feedback path.

このようなＤ／Ａ変換器では、出力信号が新たなデジタルデータに従って信号変化をする期間、すなわち前記第１の期間に、アナログ出力信号に影響を与える経路中に存在し出力信号電圧依存して抵抗値が変化するＭＯＳトランジスタがオン状態とならない構成としている。そのために歪の発生が少ないＤ／Ａ変換器を実現できる。   In such a D / A converter, the output signal changes in accordance with new digital data, that is, in the first period, it exists in a path that affects the analog output signal and depends on the output signal voltage. The MOS transistor whose resistance value changes is not turned on. Therefore, a D / A converter with less distortion can be realized.

請求項２に記載の発明は、与えられた複数ビットのデジタルデータを差動アナログ信号に変換し出力するＤ／Ａ変換器であって、差動アナログ信号出力を行う全差動オペアンプと、第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、前記全差動オペアンプの反転入力端子と非反転出力端子との間に挿入された第２の容量素子と、第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第４の複数の容量素子と、前記全差動オペアンプの非反転入力端子と反転出力端子との間に挿入された第５の容量素子と、第１の期間に、前記第５の容量素子と並列に接続され、第２の期間に、前記第４の複数の容量素子と並列に接続される第６の容量素子と、第１の期間にオン状態となって、前記第３の容量素子を前記全差動オペアンプの反転入力端子と非反転出力端子との間において第２の容量素子と並列に接続すると共に前記第６の容量素子を前記全作動オペアンプの反転入力端子と非反転出力端子との間において第５の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第５の容量素子と前記第６の容量素子との並列の接続を解除する第１のスイッチと、第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続すると共に前記第４の複数の容量素子と前記第６の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第４の複数の容量素子と前記第６の容量素子との並列の接続を解除する第２のスイッチとを備え、前記全差動オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧と並列に接続された前記第５の容量素子および前記第６の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、第２の期間は、前記２の容量素子に保持された電圧と前記５の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に再分配され、かつ前記第４の複数の容量素子に充電された電荷が前記第４の複数の容量素子および第６の容量素子に再分配される際に、前記第１のスイッチがオフとなることで、該電荷の再分配が全差動オペアンプの反転入力端子と非反転出力端子との間または非反転入力端子と反転出力端子との間で行われないようにしたことを特徴とするＤ／Ａ変換器である。   The invention according to claim 2 is a D / A converter that converts a given plurality of bits of digital data into a differential analog signal and outputs the differential analog signal, and a fully differential operational amplifier that outputs a differential analog signal; In the first period, a predetermined reference voltage is charged based on each of the plurality of bits of digital data, and in the second period, the first plurality of capacitive elements connected in parallel to each other, and the fully differential operational amplifier A second capacitor element inserted between the inverting input terminal and the non-inverting output terminal is connected in parallel to the second capacitor element in the first period, and the first capacitor element is connected in parallel to the second capacitor element in the second period. A third capacitive element connected in parallel with the plurality of capacitive elements, and charged in a predetermined reference voltage based on each of the digital data of the plurality of bits in the first period, and in parallel with each other in the second period A fourth plurality of capacitive elements connected; A fifth capacitive element inserted between the non-inverting input terminal and the inverting output terminal of the fully differential operational amplifier, and connected in parallel with the fifth capacitive element in the first period, and in the second period A sixth capacitive element connected in parallel with the fourth plurality of capacitive elements; and an on-state input terminal of the fully differential operational amplifier, wherein the third capacitive element is turned on during the first period. And the non-inverting output terminal are connected in parallel to the second capacitive element, and the sixth capacitive element is connected to the fifth capacitive element between the inverting input terminal and the non-inverting output terminal of all the operational amplifiers. Connected in parallel and turned off in the second period, the parallel connection between the second capacitor and the third capacitor is released, and the fifth capacitor and the sixth capacitor A first switch for releasing the parallel connection with the capacitive element; The first plurality of capacitive elements and the third capacitive element are connected in parallel, and the fourth plurality of capacitive elements and the sixth capacitive element are connected in parallel. The first plurality of capacitive elements and the third capacitive element are released in parallel during the first period, and the fourth plurality of capacitive elements and the sixth capacitor are disconnected. A second switch for releasing parallel connection with the element, and the fully differential operational amplifier is held in the second capacitor element and the third capacitor element connected in parallel during the first period Differential analog signal output is performed based on the voltage held in the fifth capacitor element and the sixth capacitor element connected in parallel with the measured voltage, and in the second period, the second capacitor element is output. Based on the voltage held in the capacitor element and the voltage held in the capacitor element. Differential analog signal output is performed, the second switch is turned on in the second period, and the charges charged in the first plurality of capacitor elements are converted into the first plurality of capacitor elements and the third capacitor element. When the charge redistributed to the capacitive element and charged in the fourth plurality of capacitive elements is redistributed to the fourth plurality of capacitive elements and the sixth capacitive element, the first switch By turning off, the charge redistribution is not performed between the inverting input terminal and the non-inverting output terminal of the fully differential operational amplifier or between the non-inverting input terminal and the inverting output terminal. D / A converter.

このようなＤ／Ａ変換器では、出力信号が新たなデジタルデータに従って信号変化をする期間、すなわち前記第１の期間に、アナログ出力信号に影響を与える経路中に存在し出力信号電圧依存して抵抗値が変化するＭＯＳトランジスタがオン状態とならない構成としている。さらに全差動動作により電源などからのコモンモードのノイズに強くなっている、歪の発生の少ないＤ／Ａ変換器が実現できる。   In such a D / A converter, the output signal changes in accordance with new digital data, that is, in the first period, it exists in a path that affects the analog output signal and depends on the output signal voltage. The MOS transistor whose resistance value changes is not turned on. Furthermore, a D / A converter with less distortion, which is strong against common mode noise from a power source or the like by a fully differential operation, can be realized.

請求項３に記載の発明は、請求項１に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの出力端子に接続されていた端子は、前記第２の期間にオペアンプの出力端子に接続されていることを特徴とする。 According to a third aspect of the present invention, in the D / A converter according to the first aspect, the terminal connected to the output terminal of the operational amplifier in the first period at one terminal of the third capacitive element is And being connected to the output terminal of the operational amplifier in the second period .

この構成によれば、第３の容量素子とオペアンプの出力端子との接続用スイッチを不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。   According to this configuration, a connection switch between the third capacitor element and the output terminal of the operational amplifier is not necessary, so that a D / A converter with less distortion can be realized.

請求項４に記載の発明は、請求項１に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの反転入力端子に接続されていた端子は、前記第２の期間にオペアンプの反転入力端子に接続されていることを特徴とする。 According to a fourth aspect of the present invention, in the D / A converter according to the first aspect, the terminal connected to the inverting input terminal of the operational amplifier in the first period at one terminal of the third capacitive element Is connected to the inverting input terminal of the operational amplifier in the second period .

この構成によれば、第３の容量素子とオペアンプの反転入力端子との接続用スイッチを不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。   According to this configuration, a connection switch between the third capacitive element and the inverting input terminal of the operational amplifier is not required, and thus a D / A converter with less distortion can be realized.

請求項５に記載の発明は、請求項２に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転出力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転出力端子に接続されていることを特徴とする。 According to a fifth aspect of the present invention, in the D / A converter according to the second aspect, the one terminal of the third capacitive element is connected to the non-inverting output terminal of the fully differential operational amplifier in the first period. The terminal that has been connected is connected to the non-inverted output terminal of the fully differential operational amplifier in the second period , and is the inverted output of the fully differential operational amplifier in the first period at one terminal of the sixth capacitive element. The terminal connected to the terminal is connected to the inverting output terminal of the fully differential operational amplifier in the second period .

この構成によれば、第３の容量素子と全差動オペアンプの非反転出力端子との接続用スイッチを不要で、かつ第６の容量素子と全差動オペアンプとの反転出力端子の接続用スイッチも不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。   According to this configuration, a switch for connecting the third capacitive element and the non-inverted output terminal of the fully differential operational amplifier is unnecessary, and a switch for connecting the inverted output terminal of the sixth capacitive element and the fully differential operational amplifier. Therefore, a D / A converter with less distortion can be realized.

請求項６に記載の発明は、請求項２に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転入力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転入力端子に接続されていることを特徴とする。 According to a sixth aspect of the present invention, in the D / A converter according to the second aspect, one terminal of the third capacitive element is connected to the inverting input terminal of the fully differential operational amplifier during the first period. The terminal connected to the inverting input terminal of the fully differential operational amplifier in the second period and the one terminal of the sixth capacitive element is the non-inverting input terminal of the fully differential operational amplifier in the first period. The terminal connected to is connected to the non-inverting input terminal of the fully differential operational amplifier in the second period .

この構成によれば、第３の容量素子と全差動オペアンプの反転入力端子の接続用スイッチを不要で、第６の容量素子と全差動オペアンプの非反転入力端子の接続用スイッチを不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。   According to this configuration, the switch for connecting the third capacitor element and the inverting input terminal of the fully differential operational amplifier is not required, and the switch for connecting the sixth capacitor element and the non-inverting input terminal of the fully differential operational amplifier is not required. Therefore, a D / A converter with less distortion can be realized.

請求項７に記載の発明は、請求項１から６のいずれかに記載のＤ／Ａ変換器において、前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、順に２倍の大きさの容量値となるように設定されていることを特徴とする。   A seventh aspect of the present invention is the D / A converter according to any one of the first to sixth aspects, wherein a capacitance value of a part of the plurality of capacitive elements or all of the capacitive elements of the plurality of capacitive elements. The capacitance value is set so that the capacitance value is twice as large in order.

この構成によれば、歪の発生が少なく、占有面積の少ないＤ／Ａ変換器が実現できる。   According to this configuration, it is possible to realize a D / A converter with less distortion and a small occupation area.

請求項８に記載の発明は、請求項１から６のいずれかに記載のＤ／Ａ変換器において、前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、同一の値に設定されていることを特徴とする。   The invention according to claim 8 is the D / A converter according to any one of claims 1 to 6, wherein a part of capacitance values of the plurality of capacitance elements or all capacitance elements of the plurality of capacitance elements. The capacitance values are set to the same value.

この構成によれば、サイズ誤差によるノイズや歪をさらに低減できるＤ／Ａ変換器が実現できる。   According to this configuration, a D / A converter that can further reduce noise and distortion due to a size error can be realized.

本発明によれば、歪の発生が少ないＤ／Ａ変換器を提供できるようになる。   According to the present invention, it is possible to provide a D / A converter with less distortion.

本発明の第１の実施形態に係るＤ／Ａ変換器の構成を示す図である。It is a figure which shows the structure of the D / A converter which concerns on the 1st Embodiment of this invention. 本発明の第２の実施形態に係るＤ／Ａ変換器の構成を示す図である。It is a figure which shows the structure of the D / A converter which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係るＤ／Ａ変換器の構成を示す図である。It is a figure which shows the structure of the D / A converter which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係るＤ／Ａ変換器の構成を示す図である。It is a figure which shows the structure of the D / A converter which concerns on the 4th Embodiment of this invention. 従来のＤ／Ａ変換器の構成を示す図である。It is a figure which shows the structure of the conventional D / A converter. Ｄ／Ａ変換器を動作させるクロック波形である。It is a clock waveform for operating the D / A converter. 本発明のＤ／Ａ変換器をデルタシグマ型のＤ／Ａコンバータで用いた場合の構成を示す図である。It is a figure which shows the structure at the time of using the D / A converter of this invention with a delta-sigma type D / A converter.

以下、添付図面を参照しながら、本発明のＤ／Ａ変換器の実施形態を詳細に説明する。なお図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。   Hereinafter, embodiments of a D / A converter according to the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.

（第１の実施形態）
まず、図１を参照して、本発明の第１の実施形態に係るＤ／Ａ変換器の構成を説明する。図１のスイッチト・キャパシタ型Ｄ／Ａ変換器は、オペアンプ１０と、オペアンプの反転入力端子と出力端子の間（負帰還経路）に接続された容量素子Ｃｆｂ１と、スイッチＳＢ１を介して接続されたオペアンプの反転入力端子とオペアンプの出力端子との間（負帰還経路）に接続された容量素子Ｃｆｂ２と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＵ１〜ＳＵｉと、容量素子Ｃｆｂ２とスイッチＳＢ１の接続点に接続するスイッチＳＢ２と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、オペアンプ１０の出力端子に接続するスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。 (First embodiment)
First, the configuration of the D / A converter according to the first embodiment of the present invention will be described with reference to FIG. The switched capacitor type D / A converter of FIG. 1 is connected via an operational amplifier 10, a capacitive element Cfb1 connected between an inverting input terminal and an output terminal of the operational amplifier (negative feedback path), and a switch SB1. The capacitive element Cfb2 connected between the inverting input terminal of the operational amplifier and the output terminal of the operational amplifier (negative feedback path), the capacitive elements C 1 to C i, and one end of each of the capacitive elements C 1 to C i are analog signals. The switches SU1 to SUi connected to the ground potential, the switch SB2 connected to the connection point of the capacitive element Cfb2 and the switch SB1, and the other end are connected to one of two types of reference voltage sources (V r + , V r− ). Switches SUG1 to SUGi, switches SY1 to SYi connected to the output terminal of the operational amplifier 10, and a clock supply unit 200 for supplying two types of clocks φ1 and φ2. It has.

容量素子Ｃ1〜Ｃiの一部の容量値または全ての容量素子Ｃ1〜Ｃiの容量値が、順に２倍の大きさの容量値となるように設定されていてもよいし、同一の値に設定されていてもよい。 The capacitance value of the portion of the capacitance value or all of the capacitive element C 1 -C i of the capacitor C 1 -C i is, may be set in order to have a capacitance value of twice the size, the same It may be set to the value of.

なお、本実施形態のＤ／Ａ変換器においても、図６に示すようにクロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。   Also in the D / A converter of this embodiment, as shown in FIG. 6, the two types of clocks φ1 and φ2 supplied from the clock supply unit 200 repeat a low level and a high level at predetermined intervals, respectively. When one is at a high level, the other is at a low level, and the high level portions of the clocks do not overlap.

スイッチＳＵ１〜ＳＵｉおよびスイッチＳＢ１はφ１がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、Ｓiの極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓiｂ・φ１で示す）。
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２はφ２がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ２で示している。 The switches SU1 to SUi and the switch SB1 are turned on when φ1 is at a high level, and are turned off at other times, and this clock is indicated by the symbol φ1. Further, the switches SUG1 to SUGi are connected to one of the reference voltage sources (V r + , V r− ) according to the polarity (+1 or −1) of the digital data Si, φ1 is high level, and the polarity of Si is “ When it is “+1”, it is connected to the reference voltage source (V r + ) (indicated by the symbol Si · φ1), and when the polarity of S i is “−1”, it is connected to the reference voltage source (V r− ) (reference symbol S i b (Indicated by φ1).
The switches SY1 to SYi and the switch SB2 are turned on when φ2 is at a high level, and are turned off at other times, and this clock is indicated by the symbol φ2.

さて、この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＢ２がオフ状態となり、スイッチＳＵ１〜ＳＵｉがオン状態となり、これらのスイッチに接続された全容量素子Ｃ1〜Ｃiの一方の端子がアナログ信号グランド電圧に接地される。全容量素子Ｃ1〜Ｃiの他方の端子に接続されたスイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続され、全容量素子Ｃ1〜ＣiにはデジタルデータＳｉに基づいた電荷が蓄えられる。また、ＳＢ１はオン状態となり、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２は並列に接続されオペアンプ１０の反転入力端子と出力端子の間（負帰還経路）に接続される。この期間は、オペアンプ１０は、並列に接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２に保持された電圧に基づいたアナログ信号出力を行う。 Now, the operation of this circuit will be described. First, when φ1 is at a high level, the switch SB2 is turned off, the switches SU1 to SUi are turned on, and one terminal of all the capacitive elements C 1 to C i connected to these switches is set to the analog signal ground voltage. Grounded. Switch SUG1~SUGi connected to the other terminal of the total capacitance elements C 1 -C i is according to the polarity (+1 or -1) of digital data Si, the reference voltage source (V r +, V r-) either And charges based on the digital data Si are stored in all the capacitive elements C 1 to C i . Further, SB1 is turned on, and the capacitive element Cfb1 and the capacitive element Cfb2 are connected in parallel and connected between the inverting input terminal and the output terminal of the operational amplifier 10 (negative feedback path). During this period, the operational amplifier 10 outputs an analog signal based on the voltage held in the capacitive element Cfb1 and the capacitive element Cfb2 connected in parallel.

次に、φ１がローレベルになりφ２がハイレベルになると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉおよびスイッチＳＢ１がオフ状態となり、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となる。これにより、デジタルデータＳｉに基づいた電荷が蓄えられている容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２とが互いに並列に接続され、これらの容量素子Ｃ1〜Ｃi、Ｃｆｂ２の間で電荷の分配が行われる。この期間は、オペアンプ１０は、容量素子Ｃｆｂ１に保持された電圧に基づいたアナログ信号出力を行う。 Next, when φ1 becomes low level and φ2 becomes high level, the switches SU1 to SUi, the switches SUG1 to SUGi, and the switch SB1 are turned off, and the switches SY1 to SYi and the switch SB2 are turned on. As a result, the capacitive elements C 1 to C i in which charges based on the digital data Si are stored and the capacitive elements Cfb2 are connected in parallel to each other, and charge between these capacitive elements C 1 to C i and Cfb 2 Distribution is performed. During this period, the operational amplifier 10 outputs an analog signal based on the voltage held in the capacitive element Cfb1.

その後、ふたたびφ２がローレベルになりφ１がハイレベルになると、容量素子Ｃ1〜Ｃiは容量素子Ｃｆｂ２との接続が解除され、新たなデジタルデータＳｉ−Ｎｅｘｔの極性に応じて基準電圧源（Ｖr+、Ｖr-）のいずれかに接続される。このとき容量素子Ｃｆｂ１とデジタルデータＳｉに基づいた電荷を分配されている容量素子Ｃｆｂ２は並列に接続され、直前のφ２がハイレベルの期間で蓄えていた電荷に従って容量素子Ｃｆｂ１および容量素子Ｃｆｂ２の間で電荷の分配が行われ、オペアンプ１０はこの電荷の分配の過程を経てデジタルデータＳｉに基づいたアナログ信号を出力する。 Thereafter, when φ2 becomes low level and φ1 becomes high level again, the capacitive elements C 1 to C i are disconnected from the capacitive element Cfb2, and the reference voltage source (in accordance with the polarity of the new digital data Si-Next) V r + , V r− ). At this time, the capacitive element Cfb1 and the capacitive element Cfb2 to which the charge based on the digital data Si is distributed are connected in parallel, and between the capacitive element Cfb1 and the capacitive element Cfb2 in accordance with the charge stored immediately before φ2 is at a high level. The operational amplifier 10 outputs an analog signal based on the digital data Si through the process of distributing the electrical charge.

ここでＤ／Ａ変換器をＭＯＳ半導体集積回路として実現した場合には、各スイッチはＭＯＳトランジスタで構成され、各ＭＯＳトランジスタのオン・オフを制御するゲート電圧は多くの場合半導体集積回路に印加される正電源電圧または負電源電圧などの一定電圧とされる。ＭＯＳトランジスタは、一般に、オン時にソース／ドレイン間に有限な抵抗値を有しており、その抵抗値はゲート／ソース間電圧に強く依存して変化する。図１のＤ／Ａ変換器をＭＯＳ半導体集積回路で作ると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉ、スイッチＳＢ１、スイッチＳＢ２はゲート電圧およびソース電圧が一定であるのでオン時は常に一定の抵抗値となる。しかしスイッチＳＹ１〜ＳＹｉのゲート電圧は常に一定であるが、一方ソース電圧はオペアンプ１０の出力信号ＯＵＴの電圧であるので、その差のゲート／ソース間電圧は出力信号ＯＵＴの電圧によって変化し、抵抗値も変化する。そこで本実施形態のＤ／Ａ変換器では、φ２がハイレベルとなってスイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となって容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２の間で電荷の分配が起こるタイミングでは、スイッチＳＢ１がオフ状態となることにより、容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２がオペアンプ１０の反転入力端子とは切断されているため、オペアンプ１０は電荷の分配の影響を反映した出力を行わない構成としている。 Here, when the D / A converter is realized as a MOS semiconductor integrated circuit, each switch is composed of a MOS transistor, and a gate voltage for controlling on / off of each MOS transistor is often applied to the semiconductor integrated circuit. Constant voltage such as positive power supply voltage or negative power supply voltage. In general, a MOS transistor has a finite resistance value between a source and a drain when turned on, and the resistance value changes depending strongly on a gate-source voltage. When the D / A converter of FIG. 1 is made of a MOS semiconductor integrated circuit, the switches SU1 to SUi, the switches SUG1 to SUGi, the switch SB1 and the switch SB2 have constant gate voltage and source voltage, so that they always have constant resistance when turned on. Value. However, although the gate voltages of the switches SY1 to SYi are always constant, the source voltage is the voltage of the output signal OUT of the operational amplifier 10, so that the difference between the gate and source voltage varies depending on the voltage of the output signal OUT, and the resistance The value also changes. Therefore, in the D / A converter of this embodiment, φ2 becomes high level, the switches SY1 to SYi and the switch SB2 are turned on, and charge is distributed between the capacitive elements C 1 to C i and the capacitive element Cfb2. At the timing when the switch SB1 is turned off, the capacitive elements C 1 to C i and the capacitive element Cfb2 are disconnected from the inverting input terminal of the operational amplifier 10, so that the operational amplifier 10 reflects the influence of charge distribution. The output is not performed.

つぎにふたたびφ１がハイレベルになると、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオフ状態となり容量素子Ｃ1〜ＣiとＣｆｂ２の接続が切断され、並列接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２の間で電荷の分配が起こる。直前のφ２がハイレベルの期間に、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２とに保持された電圧の電圧差が緩和される方向で電圧が変化する。この構成により、直前のφ２がハイレベルの期間での容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電圧差は、入力されるデジタルデータの信号変化起因による電圧差ほど大きくなくなり、また量子化ノイズ起因による電圧差も基準電圧源（Ｖr+、Ｖr-）の電圧に比べて大きくなくなる。これはオーバーサンプル型のＤ／Ａコンバータで顕著である。したがって、スイッチＳＢ１がオンとなった場合のスイッチＳＢ１のソース電圧およびドレイン電圧は常にほぼオペアンプの反転入力端子の電圧近傍となり、スイッチＳＢ１はつねにほぼ一定の抵抗値の状態となる。 Turning again φ1 goes high, switch SY1~SYi and the switch SB2 is connected to the capacitive element C 1 -C i and Cfb2 turned off is cut, between the capacitive element Cfb1 and the capacitor Cfb2 connected in parallel Charge distribution occurs. The voltage changes in a direction in which the voltage difference between the voltages held in the capacitive element Cfb1 and the capacitive element Cfb2 is relaxed during the period when the immediately preceding φ2 is at the high level. With this configuration, the voltage difference between the capacitive element Cfb1 and the capacitive element Cfb2 in the period immediately before φ2 is at a high level is not as large as the voltage difference caused by the signal change of the input digital data, and the voltage caused by the quantization noise. The difference is not as great as the voltage of the reference voltage source (V r + , V r− ). This is remarkable in an oversampled D / A converter. Therefore, when the switch SB1 is turned on, the source voltage and drain voltage of the switch SB1 are always substantially in the vicinity of the voltage at the inverting input terminal of the operational amplifier, and the switch SB1 is always in a substantially constant resistance state.

このように本実施形態のＤ／Ａ変換器によれば、従来技術のように、出力信号電圧依存してＭＯＳトランジスタの抵抗値が変わるため電荷の分配の時定数が変わり、出力信号波形に出力信号電圧に依存した影響を与え、これによりオペアンプ出力に歪が発生するということは起こらない。   As described above, according to the D / A converter of this embodiment, the resistance value of the MOS transistor changes depending on the output signal voltage as in the prior art, so that the time constant of charge distribution changes and the output signal waveform is output. There is no influence on the output of the operational amplifier due to the influence depending on the signal voltage.

また、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電荷の分配時のオペアンプ出力の電圧変化も小さいので、大きな電流が流れることで信号配線の寄生インダクタンスによって出力信号の電圧は大きく揺れ、オペアンプ出力に歪が発生するということも起こらない。   In addition, since the voltage change of the operational amplifier output at the time of charge distribution between the capacitive element Cfb1 and the capacitive element Cfb2 is small, the voltage of the output signal greatly fluctuates due to the parasitic inductance of the signal wiring due to the large current flowing, and the operational amplifier output is distorted. It does not happen.

（第２の実施形態）
図２は、図１のＤ／Ａ変換器を全差動回路として実現し、差動アナログ信号出力を行う場合の第２の実施形態の構成図である。 (Second Embodiment)
FIG. 2 is a configuration diagram of the second embodiment in which the D / A converter of FIG. 1 is realized as a fully differential circuit and performs differential analog signal output.

本実施形態のＤ／Ａ変換器は、図２に示すように、第１の実施形態のＤ／Ａ変換器において用いていたオペアンプの代わりに全差動オペアンプを用いた構成である。このＤ／Ａ変換器は、この全差動オペアンプの反転入力端子とオペアンプの非反転出力端子との間に、第１の実施形態における反転入力端子とオペアンプの出力端子との間の構成と同様の構成を設けたことに加えて、非反転入力端子とオペアンプの反転出力端子との間にも、第１の実施形態における反転入力端子とオペアンプの非反転出力端子との間の構成と同様の構成を設けたものである。   As shown in FIG. 2, the D / A converter of this embodiment has a configuration using a fully differential operational amplifier instead of the operational amplifier used in the D / A converter of the first embodiment. This D / A converter has the same configuration as that between the inverting input terminal and the operational amplifier output terminal in the first embodiment, between the inverting input terminal of the fully differential operational amplifier and the non-inverting output terminal of the operational amplifier. In addition to the above configuration, the configuration between the non-inverting input terminal and the inverting output terminal of the operational amplifier is the same as that between the inverting input terminal and the non-inverting output terminal of the operational amplifier in the first embodiment. A configuration is provided.

本実施形態のＤ／Ａ変換器は、図２に示すように、全差動オペアンプ１１０と、オペアンプの反転入力端子と非反転出力端子の間に接続された容量素子Ｃｆｂ１０と、スイッチＳＣ１０を介して接続されたオペアンプの反転入力端子とオペアンプの非反転出力端子との間に接続された容量素子Ｃｆｂ２０と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＶ１〜ＳＶ１５と、容量素子Ｃｆｂ２０とスイッチＳＣ１０の接続点に接続するスイッチＳＣ２０と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１〜ＳＶＧ１５と、全差動オペアンプ１１０の非反転出力端子に接続するスイッチＳＺ１〜ＳＺ１５と、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。さらに全差動オペアンプ１１０の非反転入力端子と反転出力端子の間には、帰還経路に接続された容量素子Ｃｆｂ１１と、スイッチＳＣ１１を介して接続されたオペアンプの非反転入力端子とオペアンプの反転出力端子との間に接続された容量素子Ｃｆｂ２１と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＸ１〜ＳＸ１５と、容量素子Ｃｆｂ２１とスイッチＳＣ１１の接続点に接続するスイッチＳＣ２１と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸＧ１〜ＳＸＧ１５と、オペアンプ１０の反転出力端子に接続するスイッチＳＤ１〜ＳＤ１５とを備えている。なお図２は、１５レベルのデジタル信号を入力可能な構成を例に挙げて示したものであり、スイッチＳＶ１〜ＳＶ１５、スイッチＳＶＧ１〜ＳＶＧ１５、スイッチＳＺ１〜ＳＺ１５、スイッチＳＸ１〜ＳＸ１５、スイッチＳＸＧ１〜ＳＸＧ１５、スイッチＳＤ１〜ＳＤ１５の段数は入力レベルに応じて変更可能である。 As shown in FIG. 2, the D / A converter of this embodiment includes a fully differential operational amplifier 110, a capacitive element Cfb10 connected between the inverting input terminal and the non-inverting output terminal of the operational amplifier, and a switch SC10. The capacitive element Cfb20 connected between the inverting input terminal of the operational amplifier and the non-inverting output terminal of the operational amplifier, the capacitive elements C 1 to C i, and one end of each of the capacitive elements C 1 to C i are analog signals. The switches SV1 to SV15 connected to the ground potential, the switch SC20 connected to the connection point of the capacitive element Cfb20 and the switch SC10, and the other end are connected to one of two types of reference voltage sources (V r + , V r− ). To supply switches SVG1 to SVG15, switches SZ1 to SZ15 connected to the non-inverting output terminal of the fully differential operational amplifier 110, and two types of clocks φ1 and φ2. The clock supply unit 200 is provided. Furthermore, between the non-inverting input terminal and the inverting output terminal of the fully differential operational amplifier 110, the capacitive element Cfb11 connected to the feedback path, the non-inverting input terminal of the operational amplifier connected via the switch SC11, and the inverting output of the operational amplifier. a capacitor Cfb21 connected between the terminals, and the capacitive element C 1 -C i, one end of the capacitors C 1 -C i and switch SX1~SX15 on the analog signal ground potential, a capacitor Cfb21 The switch SC21 connected to the connection point of the switch SC11, the switches SXG1 to SXG15 having the other end connected to one of two types of reference voltage sources (V r + , V r− ), and the inverting output terminal of the operational amplifier 10 are connected. Switches SD1 to SD15 are provided. FIG. 2 shows an example of a configuration that can input a 15-level digital signal, and switches SV1 to SV15, switches SVG1 to SVG15, switches SZ1 to SZ15, switches SX1 to SX15, and switches SXG1 to SXG15. The number of stages of the switches SD1 to SD15 can be changed according to the input level.

本実施形態のＤ／Ａ変換器では、全差動オペアンプ１１０は、φ１がハイレベルの期間は、並列に接続された容量素子Ｃｆｂ１０および容量素子Ｃｆｂ２０に保持された電圧と並列に接続された容量素子Ｃｆｂ１１および容量素子Ｃｆｂ２１に保持された電圧とに基づいた差動アナログ信号出力を行い、第２の期間は、容量素子Ｃｆｂ１０に保持された電圧と容量素子Ｃｆｂ１１に保持された電圧とに基づいた差動アナログ信号出力を行なっている。   In the D / A converter according to the present embodiment, the fully differential operational amplifier 110 has a capacitance connected in parallel with the voltage held in the capacitive element Cfb10 and the capacitive element Cfb20 connected in parallel while φ1 is at a high level. The differential analog signal output based on the voltage held in the element Cfb11 and the capacitive element Cfb21 is performed, and the second period is based on the voltage held in the capacitive element Cfb10 and the voltage held in the capacitive element Cfb11. Differential analog signal output is performed.

本実施形態のＤ／Ａ変換器によれば、第１の実施形態のＤ／Ａ変換器の効果に加えて、全差動動作を行い、差動アナログ信号出力を行うことで、電源からなどの同相ノイズに強いＤ／Ａ変換器を実現できるようになっている。   According to the D / A converter of the present embodiment, in addition to the effects of the D / A converter of the first embodiment, a fully differential operation is performed and a differential analog signal output is performed, so that from the power source, etc. It is possible to realize a D / A converter that is resistant to common-mode noise.

（第３の実施形態）
図３を参照して、第３の実施形態に係るＤ／Ａ変換器の構成を説明する。この実施形態のＤ／Ａ変換器は、第１の実施形態のＤ／Ａ変換器において、容量素子Ｃｆｂ２が、スイッチＳＢ１を介して接続されたオペアンプの反転入力端子とオペアンプの出力端子との間（負帰還経路）に接続された構成であったことに代えて、容量素子Ｃｆｂ２が、スイッチＳＢ１を介して接続されたオペアンプの出力端子とオペアンプの反転入力端子との間（負帰還経路）に接続された構成としたものである。その他の構成は、第１の実施形態のＤ／Ａ変換器と同様である。 (Third embodiment)
The configuration of the D / A converter according to the third embodiment will be described with reference to FIG. The D / A converter of this embodiment is the same as the D / A converter of the first embodiment, in which the capacitive element Cfb2 is connected between the inverting input terminal of the operational amplifier and the output terminal of the operational amplifier connected via the switch SB1. Instead of the configuration connected to the (negative feedback path), the capacitive element Cfb2 is connected between the output terminal of the operational amplifier connected via the switch SB1 and the inverting input terminal of the operational amplifier (negative feedback path). It is a connected configuration. Other configurations are the same as those of the D / A converter of the first embodiment.

図３のスイッチト・キャパシタ型Ｄ／Ａ変換器は、オペアンプ１０と、オペアンプの反転入力端子と出力端子の間（帰還経路）に接続された容量素子Ｃｆｂ１と、オペアンプの反転入力端子とスイッチＳＢ１を介してオペアンプの出力端子との間に接続された容量素子Ｃｆｂ２と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＵ１〜ＳＵｉと、オペアンプの反転入力端子に接続するスイッチＳＢ２と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、容量素子Ｃｆｂ２とスイッチＳＢ１の接続点に接続するスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。 The switched capacitor type D / A converter of FIG. 3 includes an operational amplifier 10, a capacitive element Cfb1 connected between an inverting input terminal and an output terminal (feedback path) of the operational amplifier, an inverting input terminal of the operational amplifier, and a switch SB1. The capacitive element Cfb2 connected between the output terminals of the operational amplifier via the capacitor, the capacitive elements C 1 to C i, and the switches SU1 to SUi that connect one end of each of the capacitive elements C 1 to C i to the analog signal ground potential. A switch SB2 connected to the inverting input terminal of the operational amplifier, switches SUG1 to SUGi having the other end connected to one of two types of reference voltage sources (V r + , V r− ), a capacitive element Cfb2 and a switch SB1 Switches SY1 to SYi connected to the connection point and a clock supply unit 200 for supplying two types of clocks φ1 and φ2.

図６に示すように、クロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルのとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。   As shown in FIG. 6, the two types of clocks φ1 and φ2 supplied from the clock supply unit 200 are clocks that repeat a low level and a high level at predetermined intervals, respectively, and one of them is at a high level. The other is at a low level and the high level portions of the clocks do not overlap.

スイッチＳＵ１〜ＳＵｉおよびスイッチＳＢ１は、φ１がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、Ｓiの極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓiｂ・φ１で示す）。 The switches SU1 to SUi and the switch SB1 are turned on when φ1 is at a high level, and are turned off at other times, and this clock is indicated by the symbol φ1. Further, the switches SUG1 to SUGi are connected to one of the reference voltage sources (V r + , V r− ) according to the polarity (+1 or −1) of the digital data Si, φ1 is high level, and the polarity of Si is “ When it is “+1”, it is connected to the reference voltage source (V r + ) (indicated by the symbol Si · φ1), and when the polarity of S i is “−1”, it is connected to the reference voltage source (V r− ) (reference symbol S i b (Indicated by φ1).

スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２は、φ２がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ２で示している。   The switches SY1 to SYi and the switch SB2 are turned on when φ2 is at a high level, and are turned off at other times, and this clock is indicated by the symbol φ2.

この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＢ２がオフ状態となり、スイッチＳＵ１〜ＳＵｉがオン状態となり、これらのスイッチに接続された全容量素子Ｃ1〜Ｃiの一方の端子がアナログ信号グランド電圧に接地される。全容量素子Ｃ1〜Ｃiの他方の端子に接続されたスイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続され、全容量素子Ｃ1〜ＣiにはデジタルデータＳｉに基づいた電荷が蓄えられる。また、スイッチＳＢ１はオン状態となり、オペアンプ１０の反転入力端子と出力端子との間（帰還経路）に容量素子Ｃｆｂ１と容量素子Ｃｆｂ２が並列に接続される。この期間は、オペアンプ１０は、並列に接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２に保持された電圧に基づいたアナログ信号出力を行う。 The operation of this circuit will be described. First, when φ1 is at a high level, the switch SB2 is turned off, the switches SU1 to SUi are turned on, and one terminal of all the capacitive elements C 1 to C i connected to these switches is set to the analog signal ground voltage. Grounded. Switch SUG1~SUGi connected to the other terminal of the total capacitance elements C 1 -C i is according to the polarity (+1 or -1) of digital data Si, the reference voltage source (V r +, V r-) either And charges based on the digital data Si are stored in all the capacitive elements C 1 to C i . Further, the switch SB1 is turned on, and the capacitive element Cfb1 and the capacitive element Cfb2 are connected in parallel between the inverting input terminal and the output terminal of the operational amplifier 10 (feedback path). During this period, the operational amplifier 10 outputs an analog signal based on the voltage held in the capacitive element Cfb1 and the capacitive element Cfb2 connected in parallel.

次に、φ１がローレベルになりφ２がハイレベルになると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉおよびスイッチＳＢ１がオフ状態となり、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となる。これにより、デジタルデータＳｉに基づいた電荷が蓄えられている容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２とが互いに並列に接続され、これらの容量素子Ｃ1〜Ｃi、Ｃｆｂ２の間で電荷の分配が行われる。この期間は、オペアンプ１０は、容量素子Ｃｆｂ１に保持された電圧に基づいたアナログ信号出力を行う。 Next, when φ1 becomes low level and φ2 becomes high level, the switches SU1 to SUi, the switches SUG1 to SUGi, and the switch SB1 are turned off, and the switches SY1 to SYi and the switch SB2 are turned on. As a result, the capacitive elements C 1 to C i in which charges based on the digital data Si are stored and the capacitive elements Cfb2 are connected in parallel to each other, and charge between these capacitive elements C 1 to C i and Cfb 2 Distribution is performed. During this period, the operational amplifier 10 outputs an analog signal based on the voltage held in the capacitive element Cfb1.

その後、ふたたびφ２がローレベルになりφ１がハイレベルとなると、容量素子Ｃ1〜Ｃiは容量素子Ｃｆｂ２との接続が解除され、新たなデジタルデータＳｉ−Ｎｅｘｔの極性に応じて基準電圧源（Ｖr+、Ｖr-）のいずれかに接続される。このとき容量素子Ｃｆｂ１とデジタルデータＳｉに基づいた電荷を分配されている容量素子Ｃｆｂ２は並列に接続され、直前のφ２がハイレベルの期間で蓄えていた電荷に従って容量素子Ｃｆｂ１および容量素子Ｃｆｂ２の間で電荷の分配が行われ、オペアンプ１０はこの電荷の分配の過程を経てデジタルデータＳｉに基づいたアナログ信号を出力する。 Thereafter, when φ2 becomes low level and φ1 becomes high level, the capacitive elements C 1 to C i are disconnected from the capacitive element Cfb2, and the reference voltage source (in accordance with the polarity of the new digital data Si-Next) V r + , V r− ). At this time, the capacitive element Cfb1 and the capacitive element Cfb2 to which the charge based on the digital data Si is distributed are connected in parallel, and between the capacitive element Cfb1 and the capacitive element Cfb2 in accordance with the charge stored immediately before φ2 is at a high level. The operational amplifier 10 outputs an analog signal based on the digital data Si through the process of distributing the electrical charge.

ここでＤ／Ａ変換器をＭＯＳ半導体集積回路として実現した場合には、各スイッチはＭＯＳトランジスタで構成され、各ＭＯＳトランジスタのオン・オフを制御するゲート電圧は多くの場合半導体集積回路に印加される正電源電圧または負電源電圧などの一定電圧とされる。ＭＯＳトランジスタは、一般に、オン時にソース／ドレイン間に有限な抵抗値を有しており、その抵抗値はゲート／ソース間電圧に強く依存して変化する。図３のＤ／Ａ変換器をＭＯＳ半導体集積回路で作ると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉ、スイッチＳＢ１、スイッチＳＢ２はゲート電圧およびソース電圧が一定であるのでオン時は常に一定の抵抗値となる。しかしスイッチＳＹ１〜ＳＹｉのゲート電圧は常に一定であるが、一方ソース電圧はオペアンプ１０の出力信号ＯＵＴの電圧であるので、その差のゲート／ソース間電圧は出力信号ＯＵＴの電圧によって変化し、抵抗値も変化する。そこで本実施形態のＤ／Ａ変換器では、φ２がハイレベルとなってスイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となって容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２の間で電荷の分配が起こるタイミングでは、スイッチＳＢ１がオフ状態となることにより、容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２がオペアンプ１０の出力端子とは切断されているため、オペアンプ１０は電荷の分配の影響を反映した出力を行わない構成としている。 Here, when the D / A converter is realized as a MOS semiconductor integrated circuit, each switch is composed of a MOS transistor, and a gate voltage for controlling on / off of each MOS transistor is often applied to the semiconductor integrated circuit. Constant voltage such as positive power supply voltage or negative power supply voltage. In general, a MOS transistor has a finite resistance value between a source and a drain when turned on, and the resistance value changes depending strongly on a gate-source voltage. When the D / A converter of FIG. 3 is made of a MOS semiconductor integrated circuit, the switches SU1 to SUi, the switches SUG1 to SUGi, the switch SB1, and the switch SB2 have constant gate voltage and source voltage, so that they always have constant resistance when turned on. Value. However, although the gate voltages of the switches SY1 to SYi are always constant, the source voltage is the voltage of the output signal OUT of the operational amplifier 10, so that the difference between the gate and source voltage varies depending on the voltage of the output signal OUT, and the resistance The value also changes. Therefore, in the D / A converter of this embodiment, φ2 becomes high level, the switches SY1 to SYi and the switch SB2 are turned on, and charge is distributed between the capacitive elements C 1 to C i and the capacitive element Cfb2. At the timing that occurs, since the capacitive elements C 1 to C i and the capacitive element Cfb 2 are disconnected from the output terminal of the operational amplifier 10 because the switch SB1 is turned off, the operational amplifier 10 reflects the influence of charge distribution. The output is not performed.

つぎにふたたびφ１がハイレベルになって、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオフ状態となり容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２の接続が切断され、並列接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２の間で電荷の分配が起こる。直前のφ２がハイレベルの期間に、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２とに保持された電圧の電圧差が緩和される方向で電圧が変化する。この構成により、直前のφ２がハイレベルの期間での容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電圧差は、入力されるデジタルデータの信号変化起因による電圧差は大きくなくなり、また量子化ノイズ起因による電圧差も基準電圧源（Ｖr+、Ｖr-）の電圧に比べて大きくなくなる。これはオーバーサンプル型のＤ／Ａコンバータで顕著である。したがって、スイッチＳＢ１がオンとなる場合のスイッチＳＢ１のソース電圧およびドレイン電圧は常にほぼオペアンプの出力の電圧近傍となり、スイッチＳＢ１つねにほぼ一定の抵抗値の状態となる。 Next, φ1 is again set to the high level, the switches SY1 to SYi and the switch SB2 are turned off, and the capacitive elements C 1 to C i and the capacitive element Cfb2 are disconnected, and the capacitive elements Cfb1 and Cfb2 connected in parallel are disconnected. Charge distribution occurs between the two. The voltage changes in a direction in which the voltage difference between the voltages held in the capacitive element Cfb1 and the capacitive element Cfb2 is relaxed during the period when the immediately preceding φ2 is at the high level. With this configuration, the voltage difference between the capacitive element Cfb1 and the capacitive element Cfb2 during the period when the immediately preceding φ2 is at the high level is not large due to the signal change of the input digital data, and the voltage difference due to the quantization noise. The difference is not as great as the voltage of the reference voltage source (V r + , V r− ). This is remarkable in an oversampled D / A converter. Accordingly, when the switch SB1 is turned on, the source voltage and drain voltage of the switch SB1 are almost in the vicinity of the voltage of the output of the operational amplifier, and the switch SB1 always has a substantially constant resistance value.

このように本実施形態のＤ／Ａ変換器によれば、従来技術のように、出力信号電圧依存してＭＯＳトランジスタの抵抗値が変わるため電荷の分配の時定数が変わり、出力信号波形に出力信号電圧に依存した影響を与え、これによりオペアンプ出力に歪が発生するということは起こらない。   As described above, according to the D / A converter of this embodiment, the resistance value of the MOS transistor changes depending on the output signal voltage as in the prior art, so that the time constant of charge distribution changes and the output signal waveform is output. There is no influence on the output of the operational amplifier due to the influence depending on the signal voltage.

また本実施形態のＤ／Ａ変換器によれば、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電荷の分配開始時の電圧差が小さいので、大きな電流が流れることはなく、信号配線の寄生インダクタンスによって出力信号の電圧が大きく揺れ、オペアンプ出力に歪が発生するということは起こらない。   Further, according to the D / A converter of this embodiment, since the voltage difference at the start of charge distribution between the capacitive element Cfb1 and the capacitive element Cfb2 is small, a large current does not flow, and the output is caused by the parasitic inductance of the signal wiring. It does not happen that the signal voltage fluctuates greatly and the operational amplifier output is distorted.

（第４実施形態）
図４は、図３のＤ／Ａ変換器を全差動回路として実現し、差動アナログ信号出力を行う場合の第４の実施形態の構成図である。 (Fourth embodiment)
FIG. 4 is a configuration diagram of the fourth embodiment in the case where the D / A converter of FIG. 3 is realized as a fully differential circuit and performs differential analog signal output.

本実施形態のＤ／Ａ変換器は、図４に示すように、第３の実施形態のＤ／Ａ変換器において用いていたオペアンプの代わりに全差動オペアンプを用いた構成である。このＤ／Ａ変換器は、この全差動オペアンプの反転入力端子とオペアンプの非反転出力端子との間に、第３の実施形態における反転入力端子とオペアンプの出力端子との間の構成と同様の構成を設けたことに加えて、非反転入力端子とオペアンプの反転出力端子との間にも、第３の実施形態における反転入力端子とオペアンプの非反転出力端子との間の構成と同様の構成を設けたものである。   As shown in FIG. 4, the D / A converter of the present embodiment has a configuration using a fully differential operational amplifier instead of the operational amplifier used in the D / A converter of the third embodiment. This D / A converter is similar to the configuration between the inverting input terminal of the fully differential operational amplifier and the non-inverting output terminal of the operational amplifier, and between the inverting input terminal and the operational amplifier output terminal in the third embodiment. In addition, the same configuration as that between the inverting input terminal and the non-inverting output terminal of the operational amplifier in the third embodiment is provided between the non-inverting input terminal and the inverting output terminal of the operational amplifier. A configuration is provided.

本実施形態のＤ／Ａ変換器は、図４に示すように、全差動オペアンプ１１０と、オペアンプの反転入力端子と非反転出力端子の間に接続された容量素子Ｃｆｂ１０と、スイッチＳＣ１０を介して接続されたオペアンプの非反転出力端子とオペアンプの反転入力端子との間に接続された容量素子Ｃｆｂ２０と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＶ１〜ＳＶ１５と、容量素子Ｃｆｂ２０とスイッチＳＣ１０の接続点に接続するスイッチＳＣ２０と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１〜ＳＶＧ１５と、全差動オペアンプ１１０の非反転出力端子に接続するスイッチＳＺ１〜ＳＺ１５と、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。さらに全差動オペアンプ１１０の非反転入力端子と反転出力端子の間には、帰還経路に接続された容量素子Ｃｆｂ１１と、スイッチＳＣ１１を介して接続されたオペアンプの反転出力端子とオペアンプの非反転入力端子との間に接続された容量素子Ｃｆｂ２１と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＸ１〜ＳＸ１５と、容量素子Ｃｆｂ２１とスイッチＳＣ１１の接続点に接続するスイッチＳＣ２１と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸＧ１〜ＳＸＧ１５と、オペアンプ１０の反転出力端子に接続するスイッチＳＤ１〜ＳＤ１５とを備えている。なお図２は、１５レベルのデジタル信号を入力可能な構成を例に挙げて示したものであり、スイッチＳＶ１〜ＳＶ１５、スイッチＳＶＧ１〜ＳＶＧ１５、スイッチＳＺ１〜ＳＺ１５、スイッチＳＸ１〜ＳＸ１５、スイッチＳＸＧ１〜ＳＸＧ１５、スイッチＳＤ１〜ＳＤ１５の段数は入力レベルに応じて変更可能である。 As shown in FIG. 4, the D / A converter of this embodiment includes a fully differential operational amplifier 110, a capacitive element Cfb10 connected between the inverting input terminal and the non-inverting output terminal of the operational amplifier, and a switch SC10. The capacitive element Cfb20 connected between the non-inverting output terminal of the operational amplifier and the inverting input terminal of the operational amplifier, the capacitive elements C 1 to C i, and one end of each of the capacitive elements C 1 to C i are analog signals. The switches SV1 to SV15 connected to the ground potential, the switch SC20 connected to the connection point of the capacitive element Cfb20 and the switch SC10, and the other end are connected to one of two types of reference voltage sources (V r + , V r− ). To supply switches SVG1 to SVG15, switches SZ1 to SZ15 connected to the non-inverting output terminal of the fully differential operational amplifier 110, and two types of clocks φ1 and φ2. The clock supply unit 200 is provided. Further, between the non-inverting input terminal and the inverting output terminal of the fully differential operational amplifier 110, the capacitive element Cfb11 connected to the feedback path, the inverting output terminal of the operational amplifier connected via the switch SC11, and the non-inverting input of the operational amplifier. a capacitor Cfb21 connected between the terminals, and the capacitive element C 1 -C i, one end of the capacitors C 1 -C i and switch SX1~SX15 on the analog signal ground potential, a capacitor Cfb21 The switch SC21 connected to the connection point of the switch SC11, the switches SXG1 to SXG15 having the other end connected to one of two types of reference voltage sources (V r + , V r− ), and the inverting output terminal of the operational amplifier 10 are connected. Switches SD1 to SD15 are provided. FIG. 2 shows an example of a configuration that can input a 15-level digital signal, and switches SV1 to SV15, switches SVG1 to SVG15, switches SZ1 to SZ15, switches SX1 to SX15, and switches SXG1 to SXG15. The number of stages of the switches SD1 to SD15 can be changed according to the input level.

本実施形態のＤ／Ａ変換器では、全差動オペアンプ１１０は、φ１がハイレベルの期間は、並列に接続された容量素子Ｃｆｂ１０および容量素子Ｃｆｂ２０に保持された電圧と並列に接続された容量素子Ｃｆｂ１１および容量素子Ｃｆｂ２１に保持された電圧とに基づいたアナログ信号出力を行い、第２の期間は、容量素子Ｃｆｂ１０に保持された電圧と容量素子Ｃｆｂ１１に保持された電圧とに基づいたアナログ信号出力を行なっている。   In the D / A converter according to the present embodiment, the fully differential operational amplifier 110 has a capacitance connected in parallel with the voltage held in the capacitive element Cfb10 and the capacitive element Cfb20 connected in parallel while φ1 is at a high level. The analog signal output based on the voltage held in the element Cfb11 and the capacitive element Cfb21 is performed. In the second period, the analog signal based on the voltage held in the capacitive element Cfb10 and the voltage held in the capacitive element Cfb11 Outputting.

本実施形態のＤ／Ａ変換器によれば、第３の実施形態のＤ／Ａ変換器の効果に加えて、全作動動作を行い、差動アナログ信号出力を行うことで、電源からなどの同相ノイズに強いＤ／Ａ変換器を実現できるようになっている。   According to the D / A converter of the present embodiment, in addition to the effects of the D / A converter of the third embodiment, all the operation operations are performed and the differential analog signal output is performed, so that the power source can be A D / A converter resistant to common-mode noise can be realized.

以上説明したＤ／Ａ変換器は、低歪のＤ／Ａ変換したアナログ信号を出力することが求められている分野、たとえばオーディオ用のＤ／Ａ変換器、ビデオ用のＤ／Ａ変換器、産業計測用のＤ／Ａ変換器などでの利用が可能であるが、これらの用途に限定されず、歪の少ないアナログ信号を求められる用途で利用するとその効果が発揮できる。   The D / A converter described above is a field that is required to output a low distortion D / A converted analog signal, for example, an audio D / A converter, a video D / A converter, Although it can be used in a D / A converter for industrial measurement or the like, the present invention is not limited to these applications, and the effect can be exerted when used in an application where an analog signal with less distortion is required.

特に、入力されるデジタル信号をオーバーサンプリングして高速なデジタルデータとしたうえでアナログ信号に変換する、たとえばオーディオ用のＤ／Ａ変換器での利用は効果的な一例である。   In particular, it is an effective example to use an audio D / A converter, for example, which converts an input digital signal into an analog signal after oversampling the digital signal into high-speed digital data.

図７は、本発明のＤ／Ａ変換器を用いたオーディオ用のオーバーサンプリング型デルタシグマＤ／Ａコンバータの構成を示す図である。   FIG. 7 is a diagram showing a configuration of an oversampling delta-sigma D / A converter for audio using the D / A converter of the present invention.

この例では、バイナリー１６ビットの入力されるデジタル信号Ｄｉｎをデジタルインターポレーションフィルタ７００で、６４倍または１２８倍または２５６倍などの高速なバイナリー１６ビットのデジタルデータに変換し、１５レベルのデジタルデルタシグマ変調器７１０でノイズシェーピングした、低分解能（１５レベル）のデジタルデータに変換し、ＤＷＡ方式ダイナミックエレメントマッチング回路７２０でアナログ変換セグメントのミスマッチノイズ混入を低減させる信号処理を行い、本発明のＤ／Ａ変換器でなる１５レベルのスイッチトキャパシタＤ／Ａ変換器でアナログ信号変換し、アナログ信号ＯＵＴを出力するようになっている。   In this example, a binary 16-bit input digital signal Din is converted by a digital interpolation filter 700 into high-speed binary 16-bit digital data such as 64 times, 128 times, or 256 times, and a 15-level digital delta The signal is converted into low-resolution (15-level) digital data that has been subjected to noise shaping by the sigma modulator 710, and the DWA dynamic element matching circuit 720 performs signal processing for reducing mismatch noise in the analog conversion segment. The analog signal is converted by a 15-level switched capacitor D / A converter composed of an A converter, and an analog signal OUT is output.

１０ オペアンプ
１１０ 全差動オペアンプ
Ｃ1〜Ｃi、Ｃｆｂ１、Ｃｆｂ２、Ｃｆｂ１１、Ｃｆｂ２１ 容量素子
ＳＵ１〜ＳＵｉ、ＳＵＧ１〜ＳＵＧｉ、ＳＹ１〜ＳＹｉ、ＳＢ１、ＳＢ２、ＳＶ１〜ＳＶ１５、ＳＶＧ１〜ＳＶＧ１５、ＳＺ１〜ＳＺ１５、ＳＸ１〜ＳＸ１５、ＳＸＧ１〜ＳＸＧ１５、ＳＤ１〜ＳＤ１５、ＳＣ１０、ＳＣ２０、ＳＣ１１、ＳＣ２１ スイッチ
２００ クロック供給部
φ１、φ２ クロック 10 an operational amplifier 110 fully differential operational amplifier C 1 ~C i, Cfb1, Cfb2 , Cfb11, Cfb21 capacitive element SU1~SUi, SUG1~SUGi, SY1~SYi, SB1, SB2, SV1~SV15, SVG1~SVG15, SZ1~SZ15, SX1 to SX15, SXG1 to SXG15, SD1 to SD15, SC10, SC20, SC11, SC21 Switch 200 Clock supply unit φ1, φ2 clock

Claims (8)

与えられた複数ビットのデジタルデータをアナログ信号に変換し出力するＤ／Ａ変換器であって、
アナログ信号出力を行うオペアンプと、
第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、
前記オペアンプの負帰還経路に挿入された第２の容量素子と、
第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、
第１の期間にオン状態となって、前記第３の容量素子を前記オペアンプの負帰還経路において第２の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除する第１のスイッチと、
第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除する第２のスイッチとを備え、
前記オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧に基づいたアナログ信号出力を行い、第２の期間は、前記第２の容量素子に保持された電圧に基づいたアナログ信号出力を行い、
前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に分配される際に、前記第１のスイッチがオフとなることで、該電荷の分配が負帰還経路で行われないようにしたことを特徴とするＤ／Ａ変換器。 A D / A converter for converting a plurality of given digital data into an analog signal and outputting the analog signal;
An operational amplifier for analog signal output;
A plurality of first capacitive elements that are charged to a predetermined reference voltage based on each of the plurality of bits of digital data in a first period and connected in parallel to each other in a second period;
A second capacitive element inserted in the negative feedback path of the operational amplifier;
A third capacitive element connected in parallel with the second capacitive element in a first period and connected in parallel with the first plurality of capacitive elements in a second period;
The third capacitor element is turned on in the first period, the third capacitor element is connected in parallel with the second capacitor element in the negative feedback path of the operational amplifier, and the third capacitor element is turned off in the second period. A first switch for releasing parallel connection between the second capacitive element and the third capacitive element;
The first plurality of capacitive elements and the third capacitive element are connected in parallel in the second period, and are turned off in the first period. A second switch for releasing a parallel connection between the capacitive element and the third capacitive element;
The operational amplifier performs an analog signal output based on a voltage held in the second capacitor element and the third capacitor element connected in parallel during a first period, and the second period includes the second capacitor element . The analog signal output based on the voltage held in the two capacitive elements is performed,
When the second switch is turned on in the second period and the charge charged in the first plurality of capacitive elements is distributed to the first plurality of capacitive elements and the third capacitive element The D / A converter is characterized in that the charge distribution is not performed in the negative feedback path by turning off the first switch. 与えられた複数ビットのデジタルデータを差動アナログ信号に変換し出力するＤ／Ａ変換器であって、
差動アナログ信号出力を行う全差動オペアンプと、
第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、
前記全差動オペアンプの反転入力端子と非反転出力端子との間に挿入された第２の容量素子と、
第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、
第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第４の複数の容量素子と、
前記全差動オペアンプの非反転入力端子と反転出力端子との間に挿入された第５の容量素子と、
第１の期間に、前記第５の容量素子と並列に接続され、第２の期間に、前記第４の複数の容量素子と並列に接続される第６の容量素子と、
第１の期間にオン状態となって、前記第３の容量素子を前記全差動オペアンプの反転入力端子と非反転出力端子との間において第２の容量素子と並列に接続すると共に前記第６の容量素子を前記全作動オペアンプの反転入力端子と非反転出力端子との間において第５の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第５の容量素子と前記第６の容量素子との並列の接続を解除する第１のスイッチと、
第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続すると共に前記第４の複数の容量素子と前記第６の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第４の複数の容量素子と前記第６の容量素子との並列の接続を解除する第２のスイッチとを備え、
前記全差動オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧と並列に接続された前記第５の容量素子および前記第６の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、第２の期間は、前記第２の容量素子に保持された電圧と前記第５の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、
前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に再分配され、かつ前記第４の複数の容量素子に充電された電荷が前記第４の複数の容量素子および第６の容量素子に再分配される際に、前記第１のスイッチがオフとなることで、該電荷の再分配が全差動オペアンプの反転入力端子と非反転出力端子との間または非反転入力端子と反転出力端子との間で行われないようにしたことを特徴とするＤ／Ａ変換器。 A D / A converter that converts a plurality of given digital data into a differential analog signal and outputs the differential analog signal;
A fully differential operational amplifier that outputs differential analog signals;
A plurality of first capacitive elements that are charged to a predetermined reference voltage based on each of the plurality of bits of digital data in a first period and connected in parallel to each other in a second period;
A second capacitive element inserted between an inverting input terminal and a non-inverting output terminal of the fully differential operational amplifier;
A third capacitive element connected in parallel with the second capacitive element in a first period and connected in parallel with the first plurality of capacitive elements in a second period;
A plurality of fourth capacitive elements that are charged to a predetermined reference voltage based on each of the plurality of bits of digital data in a first period and connected in parallel to each other in a second period;
A fifth capacitive element inserted between a non-inverting input terminal and an inverting output terminal of the fully differential operational amplifier;
A sixth capacitive element connected in parallel with the fifth capacitive element in the first period and connected in parallel with the fourth plurality of capacitive elements in the second period;
The third capacitive element is turned on in the first period, and the third capacitive element is connected in parallel with the second capacitive element between the inverting input terminal and the non-inverting output terminal of the fully differential operational amplifier and the sixth capacitive element. Is connected in parallel with the fifth capacitive element between the inverting input terminal and the non-inverting output terminal of the all-operational operational amplifier, and is turned off during the second period. And a first switch for releasing parallel connection between the fifth capacitive element and the sixth capacitive element, and releasing parallel connection between the third capacitive element and the third capacitive element;
In the second period, the first plurality of capacitive elements and the third capacitive element are connected in parallel, and the fourth plurality of capacitive elements and the sixth capacitive element are connected to each other. Connected in parallel and turned off in the first period to release the parallel connection between the first plurality of capacitive elements and the third capacitive element and the fourth plurality of capacitive elements and the A second switch for releasing the parallel connection with the sixth capacitive element,
In the first differential period, the fully differential operational amplifier includes the second capacitive element connected in parallel and the fifth capacitive element connected in parallel with the voltage held in the third capacitive element, and the Differential analog signal output based on the voltage held in the sixth capacitor element is performed, and the voltage held in the second capacitor element and the fifth capacitor element are held in the second period. Perform differential analog signal output based on voltage,
The second switch is turned on in the second period, and the charge charged in the first plurality of capacitive elements is redistributed to the first plurality of capacitive elements and the third capacitive element; and When the charge charged in the fourth plurality of capacitive elements is redistributed to the fourth plurality of capacitive elements and the sixth capacitive element, the first switch is turned off, whereby the charge Is not performed between the inverting input terminal and the non-inverting output terminal of the fully differential operational amplifier or between the non-inverting input terminal and the inverting output terminal. 第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの出力端子に接続されていた端子は、前記第２の期間にオペアンプの出力端子に接続されていることを特徴とする、請求項１に記載のＤ／Ａ変換器。 The terminal connected to the output terminal of the operational amplifier in the first period at one terminal of the third capacitive element is connected to the output terminal of the operational amplifier in the second period , The D / A converter according to claim 1. 第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの反転入力端子に接続されていた端子は、前記第２の期間にオペアンプの反転入力端子に接続されていることを特徴とする、請求項１に記載のＤ／Ａ変換器。 One terminal of the third capacitor element connected to the inverting input terminal of the operational amplifier during the first period is connected to the inverting input terminal of the operational amplifier during the second period. The D / A converter according to claim 1. 第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転出力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転出力端子に接続されていることを特徴とする、請求項２に記載のＤ／Ａ変換器。 The terminal connected to the non-inverting output terminal of the fully differential operational amplifier in the first period at one terminal of the third capacitive element becomes the non-inverting output terminal of the fully differential operational amplifier in the second period. The terminal connected to one terminal of the sixth capacitive element and connected to the inverted output terminal of the fully differential operational amplifier during the first period is the inverted output of the fully differential operational amplifier during the second period. The D / A converter according to claim 2, wherein the D / A converter is connected to a terminal. 第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転入力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転入力端子に接続されていることを特徴とする、請求項２に記載のＤ／Ａ変換器。 One terminal of the third capacitive element connected to the inverting input terminal of the fully differential operational amplifier in the first period is connected to the inverting input terminal of the fully differential operational amplifier in the second period. And a terminal connected to the non-inverting input terminal of the fully differential operational amplifier in the first period at one terminal of the sixth capacitive element is the non-inverting input of the fully differential operational amplifier in the second period. The D / A converter according to claim 2, wherein the D / A converter is connected to a terminal. 前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、順に２倍の大きさの容量値となるように設定されていることを特徴とする、請求項１から６のいずれかに記載のＤ／Ａ変換器。   A capacitance value of a part of the plurality of capacitance elements or a capacitance value of all the capacitance elements of the plurality of capacitance elements is set so that the capacitance value is twice as large in order. The D / A converter in any one of Claim 1 to 6. 前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、同一の値に設定されていることを特徴とする、請求項１から６のいずれかに記載のＤ／Ａ変換器。   The capacitance value of a part of the plurality of capacitance elements or the capacitance value of all the capacitance elements of the plurality of capacitance elements is set to the same value. The D / A converter of description.
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